JP2004318500A

JP2004318500A - Memory circuit

Info

Publication number: JP2004318500A
Application number: JP2003111630A
Authority: JP
Inventors: Atsushi Narita; 篤史成田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2003-04-16
Filing date: 2003-04-16
Publication date: 2004-11-11

Abstract

<P>PROBLEM TO BE SOLVED: To easily replace a SRAM by a DRAM in a memory circuit. <P>SOLUTION: When a refresh cycle, a precharge cycle, RAS latency, CAS latency or RAS-to-CAS delay occurs, a refresh/clock control circuit 2 stops an internal clock S10 to be supplied to registers 21-31 for a time corresponding to the delay. A hand-shake control circuit 1 performs exchange with an outer I/F through the use of a hand-shake signal, so as not to supply data from the outer I/F to the memory circuit 100 while the register 21-31 are stopped, or not to output data from the memory circuit 100 to the outer I/F. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
この発明は、メモリ回路に関し、特に、ＤＲＡＭを有するメモリ回路に適用して好適なものである。
【０００２】
【従来の技術】
従来、高速メモリアクセスを目的としたメモリ回路においては、ＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）をメモリとして搭載することが一般的である。これは、ＳＲＡＭはＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）に比べ、高速メモリアクセスが可能であり、所望の回路スピードを得られるためである。
【０００３】
図５に、ＳＲＡＭを搭載したメモリ回路の構成を示す。図５に示すように、このメモリ回路は、ハンドシェイク制御回路１０１、ＳＲＡＭ１０２、コンビネーションロジック（組み合わせ論理）１１１〜１１９、レジスタ１２１〜１３１、入力端子１４１〜１５２、および出力端子１６１〜１６４を備える。
【０００４】
コンビネーションロジック１１１、１１２および１１３は、入力端子１４１〜１４５から供給されるデータに対して、所定の論理処理を行い、レジスタ１２１、１２２および１２３に供給する。レジスタ１２１は、コンビネーションロジック１１１から供給されるデータを一時格納し、コンビネーションロジック１１６および１１８に供給する。レジスタ１２２および１２３は、コンビネーションロジック１１２および１１３から供給されデータを一時格納し、コンビネーションロジック１１６および１１７に供給する。
【０００５】
コンビネーションロジック１１６および１１７は、レジスタ１２１、１２２および１２３から供給されるデータに対して、所定の論理処理を行い、レジスタ１２６および１２７に供給する。レジスタ１２６および１２７は、コンビネーションロジック１１６および１１７から供給されるデータを一時格納し、コンビネーションロジック１１８に供給する。コンビネーションロジック１１８は、レジスタ１２１、１２６および１２７から供給されるデータに対して所定の論理処理を行い、レジスタ１３０に供給する。レジスタ１３０は、コンビネーションロジック１１８から供給されるデータを一時格納し、出力端子１６２に供給する。
【０００６】
コンビネーションロジック１１４は、入力端子１４６および１４７から供給されるデータに対して所定の論理処理を行い、レジスタ１２４に供給する。レジスタ１２４は、コンビネーションロジック１１４から供給されるデータを一時格納し、ＳＲＡＭ１０２に供給する。
【０００７】
コンビネーションロジック１１５は、入力端子１４８および１４９から供給されるアドレスに対して所定の論理処理を行い、レジスタ１２５に供給する。レジスタ１２５は、コンビネーションロジック１１５から供給されるアドレスを一時格納し、ＳＲＡＭ１０２に供給する。
【０００８】
レジスタ１２８および１２９は、ＳＲＡＭ１０２から供給されるデータを一時格納し、コンビネーションロジック１１９に供給する。コンビネーションロジック１１９は、レジスタ１２８および１２９から供給されるデータに対して、所定の論理処理を行い、レジスタ１３１に供給する。レジスタ１３１は、コンビネーションロジック１１９から供給されたデータを一時格納し、出力端子１６３に供給する。
【０００９】
ハンドシェイク制御回路１０１は、ハンドシェイク信号により外部インタフェース（以下、Ｉ／Ｆ）とのやり取りを行う。ここで、ハンドシェイク信号は、ＲＥＡＤＲＥＡＤＹ信号Ｓ１０１、ＲＥＡＤＶＡＬＩＤ信号Ｓ１０２、ＷＲＩＴＥＲＥＡＤＹ信号Ｓ１０３およびＷＲＩＴＥＶＡＬＩＤ信号Ｓ１０４である。
【００１０】
ＲＥＡＤＲＥＡＤＹ信号Ｓ１０１は、メモリ回路から外部Ｉ／Ｆに対してデータの供給を要求するための信号である。また、ＲＥＡＤＶＡＬＩＤ信号Ｓ１０２は、外部Ｉ／Ｆからメモリ回路に供給されるデータが有効なデータであるか否かを示す信号である。また、ＷＲＩＴＥＲＥＡＤＹ信号Ｓ１０３は、外部Ｉ／Ｆからメモリ回路に対してデータの読み出しを要求する信号である。また、ＷＲＩＴＥＶＡＬＩＤ信号Ｓ１０４は、メモリ回路から外部Ｉ／Ｆに供給されるデータが有効であるか否かを示す信号である。
【００１１】
ＳＲＡＭ１０２は、データ書き込み時には、レジスタ１２５から供給される行アドレスおよび列アドレスに基づき、レジスタ１２４から供給されるデータを適宜記憶する。また、データ読み出し時には、レジスタ１２５から供給される行アドレスおよび列アドレスに基づき、適宜データを読み出し、レジスタ１２８および１２９に供給する。
【００１２】
図６に、ＳＲＡＭを搭載したメモリ回路の動作を説明するためのタイミングチャートを示す。以下、図６を参照しながら、ＳＲＡＭを搭載したメモリ回路のリード／ライト時の動作について説明する。
【００１３】
ライト時の動作
クロックｎにおいて、ハンドシェイク制御回路１０１が、出力端子１６１を介して外部Ｉ／Ｆに供給するＲＥＡＤＲＥＡＤＹ信号Ｓ１０１をアクティブにする。これにより、次のクロックｎ＋１において、入力端子１４１〜１４７を介して外部Ｉ／Ｆからメモリ回路にＲＥＡＤＤＡＴＡが供給される。また、これに伴って、入力端子１５１を介して外部Ｉ／Ｆからハンドシェイク制御回路１０１に供給されるＲＥＡＤＶＡＬＩＤ信号Ｓ１０２が有効になる。
【００１４】
リード時の動作
クロックｎ＋２において、入力端子１５２を介して外部Ｉ／Ｆからハンドシェイク制御回路１０１に供給されるＷＲＩＴＥＲＥＡＤＹ信号Ｓ１０３がアクティブになったのに応じて、出力端子１６２および１６３を介してメモリ回路から外部Ｉ／ＦにＷＲＩＴＥＤＡＴＡが供給される。また、これに伴って、ハンドシェイク制御回路１０１が、出力端子１６４を介して外部Ｉ／Ｆに供給するＷＲＩＴＥＶＡＬＩＤ信号Ｓ１０４をアクティブにする。
【００１５】
したがって、ＳＲＡＭ１０２を搭載したメモリ回路では、ＤＲＡＭにおけるようなリフレッシュサイクルがなく、ＲＥＡＤＹ信号やＶＡＬＩＤ信号などのハンドシェイク信号により外部Ｉ／Ｆとのやりとりが行われるため、メモリ回路をシンプルにすることができる、という利点を有する。その一方で、このメモリ回路では、ＳＲＡＭ１０２が１ビットの記録に６個のトランジスタを必要とするために、メモリ回路の面積が大きくなり、且つ、メモリ回路の価格上昇を招いてしまう、という問題を有している。
【００１６】
ところで、近年では、ＤＲＡＭのプロセスなどの進歩により、ＤＲＡＭにおいても、ＳＲＡＭにおけるように高速アクセスが可能となっている。また、メモリ回路を小型化し、且つ、安価にする要求も高まっている。
【００１７】
そこで、上述したＳＲＡＭを搭載したメモリ回路の問題点を解決するために、ＳＲＡＭに換えてＤＲＡＭをメモリ回路に搭載することが提案されている。ＤＲＡＭでは、１ビットの情報を記憶するメモリセルが、コンデンサとトランジスタ１つずつで構成されているため、同程度の製造技術を用いて、ＤＲＡＭはＳＲＡＭの約４倍の記録密度を実現できる、すなわち、メモリ回路の面積を縮小し、且つ、単位容量あたりのコストもＳＲＡＭに比して安価にできる。
【００１８】
【発明が解決しようとする課題】
ところが、ＳＲＡＭに換えてＤＲＡＭをメモリ回路に搭載した場合、ＳＲＡＭにはない遅延が問題となる。この遅延として、（１）リフレッシュサイクル、（２）ＲＡＳ、ＣＡＳレイテンシ、（３）ＲＡＳｔｏＣＡＳディレイ、（４）プリチャージ、を挙げることができる。
【００１９】
（１）リフレッシュサイクル
ＤＲＡＭでは、コンデンサに電荷を蓄積するか否かにより、「１」および「０」のデータが書き込まれる。このＤＲＡＭ内部のコンデンサは、放置しておくと自然に放電してデータを失ってしまうという特性がある。そのため、完全に放電してしまう前にコンデンサを再充電する動作、所謂リフレッシュ動作を行う必要がある。ＤＲＡＭには、必ず一定期間内にリフレッシュサイクルを必要なだけ与えなければならない。
【００２０】
（２）ＲＡＳ、ＣＡＳレイテンシ
ＤＲＡＭの制御信号として、ＲＡＳ（ｒｏｗａｄｄｒｅｓｓｓｔｒｏｂｅ）信号とＣＡＳ（ｃｏｌｕｍｎａｄｄｒｅｓｓｓｔｒｏｂｅ）信号とがある。ＣＡＳ信号は、ＤＲＡＭに対して列アドレス（ＣｏｌｕｍｎＡｄｄｒｅｓｓ）を与えるタイミングを伝えるための信号である。一方、ＲＡＳ信号は、行アドレス（ＲｏｗＡｄｄｒｅｓｓ）のタイミングを伝えるための信号である。
【００２１】
一般的に、ＤＲＡＭの記憶セルアレイは、その中の一意のセルを選択するのに、行アドレスと列アドレスという２種類のアドレスを必要とする構造になっている。従来、ＤＲＡＭでは、この２種類のアドレスを、同一の信号ピン上で、時分割により与えるようになっている。このような構成にすることにより、パッケージのピン数を減らすことも可能となっている。そして、メモリコントローラは、アドレス信号ピンに行アドレスが与えられている時にはＲＡＳ信号をアクティブにし、一方、列アドレスが与えられている時にはＣＡＳ信号をアクティブにする、という具合にＤＲＡＭをコントロールする。
【００２２】
図７に示すように、ＣＡＳレイテンシ（ＣｏｌｕｍｎＡｄｄｒｅｓｓＳｔｒｏｂｅＬａｔｅｎｃｙ）は、ＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）がデータの列アドレス指定を行ってからメモリが応答するまでの遅延をいう。一方、ＲＡＳレイテンシ（ＲｏｗＡｄｄｒｅｓｓＳｔｒｏｂｅＬａｔｅｎｃｙ）は、ＣＰＵがデータの行アドレス指定を行ってからメモリが応答するまでの遅延をいう。
【００２３】
（３）ＲＡＳｔｏＣＡＳディレイ
図７に示すように、ＲＡＳ（Ｒｏｗａｄｄｒｅｓｓｓｔｒｏｂｅ）信号が送信されたクロックからＣＡＳ信号が送信されたクロックまでのクロック差をＲＡＳｔｏＣＡＳディレイと称する。
【００２４】
（４）プリチャージ
データを読み出すときに、コンデンサ内の電荷が失われる（破壊読み出しされる）ので、１回データを読み出した後にプリチャージ動作が必要となる。プリチャージ中やリフレッシュ動作中は、データの読み書きは行えない。
【００２５】
したがって、ＳＲＡＭをＤＲＡＭに置き換えた場合、リフレッシュサイクルなどの遅延が生じている間に処理できないデータを保持するためのＦＩＦＯ（ｆｉｒｓｔｉｎｆｉｒｓｔｏｕｔ）などのバッファやパイプラインのイネーブル制御回路などが必要となり、大規模なシステムの変更を余儀なくされる。また、その変更による弊害がないことを確認するためのテストも、タイミングが変わるために全パターンテストを行う必要もある。
【００２６】
すなわち、従来のメモリ回路に搭載されたメモリを、ＳＲＡＭからＤＲＡＭに置き換えることは、メモリ回路を新規に作製するのと変わらないような作業が必要となってしまう。
【００２７】
したがって、この発明の目的は、メモリ回路において、ＳＲＡＭをＤＲＡＭに大幅なシステム変更なく置き換えることにより実現することができるメモリ回路を提供することにある。
【００２８】
【課題を解決するための手段】
上記課題を解決するために、この発明は、データを記憶するメモリと、
メモリに供給されるデータ、および／またはメモリから出力されるデータを少なくとも処理するデータ処理手段と、
メモリの動作に遅延が生じた場合、遅延に応じた時間、データ処理手段に供給されるクロックを停止するクロック制御手段と
を備えることを特徴とするメモリ回路である。
【００２９】
この発明によれば、メモリの動作に遅延が生じた場合、この遅延に応じた時間、データ処理手段に提供するクロックが停止されるため、遅延に応じた時間、データ処理手段を停止することができる。
【００３０】
【発明の実施の形態】
以下、この発明の一実施形態について図面を参照しながら説明する。図１に、この発明の一実施形態によるメモリ回路１００の構成の一例を示す。図１に示すように、このメモリ回路１００は、ハンドシェイク制御回路１と、リフレッシュ／クロック制御回路２と、メモリであるＤＲＡＭ３と、コンビネーションロジック１１〜１９およびレジスタ２１〜３１からなるデータ処理手段と、入力端子４１〜５３と、出力端子６１〜６４とを備える。
【００３１】
コンビネーションロジック１１、１２および１３は、入力端子４１〜４５から供給されるデータに対して、所定の論理処理を行い、レジスタ２１、２２および２３に供給する。レジスタ２１は、コンビネーションロジック１１から供給されるデータを一時格納し、コンビネーションロジック１６および１８に供給する。レジスタ２２および２３は、コンビネーションロジック１２および１３から供給されデータを一時格納し、コンビネーションロジック１６および１７に供給する。
【００３２】
コンビネーションロジック１６および１７は、レジスタ２１、２２および２３から供給されるデータに対して、所定の論理処理を行い、レジスタ２６および２７に供給する。レジスタ２６および２７は、コンビネーションロジック１６および１７から供給されるデータを一時格納し、コンビネーションロジック１８に供給する。コンビネーションロジック１８は、レジスタ２１、２６および２７から供給されるデータに対して所定の論理処理を行い、レジスタ３０に供給する。レジスタ３０は、コンビネーションロジック１８から供給されるデータを一時格納し、出力端子６２に供給する。
【００３３】
コンビネーションロジック１４は、入力端子４６および４７から供給されるデータに対して所定の論理処理を行い、レジスタ２４に供給する。レジスタ２４は、コンビネーションロジック１４から供給されるデータを一時格納し、ＤＲＡＭ３に供給する。
【００３４】
コンビネーションロジック１５は、入力端子４８および４９から供給されるアドレスに対して所定の論理処理を行い、レジスタ２５に供給する。レジスタ２５は、コンビネーションロジック１５から供給されるアドレスを一時格納し、ＤＲＡＭ３に供給する。
【００３５】
レジスタ２８および２９は、ＤＲＡＭ３から供給されるデータを一時格納し、コンビネーションロジック１９に供給する。コンビネーションロジック１９は、レジスタ３１から供給されるデータに対して、所定の論理処理を行い、レジスタ３１に供給する。レジスタ３１は、コンビネーションロジック１９から供給されたデータを一時格納し、出力端子６３に供給する。
【００３６】
ハンドシェイク制御回路１は、リフレッシュ／クロック制御回路２から供給されるハンドシェイク制御信号Ｓ７に基づき、ハンドシェイク信号により外部Ｉ／Ｆとのやり取りを行う。ここで、ハンドシェイク信号は、ＲＥＡＤＲＥＡＤＹ信号Ｓ３、ＲＥＡＤＶＡＬＩＤ信号Ｓ４、ＷＲＩＴＥＲＥＡＤＹ信号Ｓ５およびＷＲＩＴＥＶＡＬＩＤ信号Ｓ６である。
【００３７】
ＲＥＡＤＲＥＡＤＹ信号Ｓ３は、メモリ回路１００から外部Ｉ／Ｆに対してデータの供給を要求するための信号である。また、ＲＥＡＤＶＡＬＩＤ信号Ｓ４は、外部Ｉ／Ｆからメモリ回路１００に供給されるデータが有効なデータであるか否かを示す信号である。また、ＷＲＩＴＥＲＥＡＤＹ信号Ｓ５は、外部Ｉ／Ｆからメモリ回路１００に対してデータの読み出しを要求する信号である。また、ＷＲＩＴＥＶＡＬＩＤ信号Ｓ６は、メモリ回路１００から外部Ｉ／Ｆに供給されるデータが有効であるか否かを示す信号である。
【００３８】
例えば、メモリ回路１００から外部Ｉ／Ｆに対してデータの供給を要求する場合には、ハンドシェイク制御回路１は、出力端子６１を介して外部Ｉ／Ｆに供給するＲＥＡＤＲＥＡＤＹ信号Ｓ３をアクティブにする。これにより、外部Ｉ／Ｆからメモリ回路１００に入力端子４１〜４７を介してＲＥＡＤＤＡＴＡが供給される。この際、外部Ｉ／Ｆからハンドシェイク制御回路１に入力端子５２を介して供給されるＲＥＡＤＶＡＬＩＤ信号Ｓ４は、入力端子４１〜４７を介して外部Ｉ／Ｆからメモリ回路１００に供給されるＲＥＡＤＤＡＴＡが有効であることを示すアクティブになる。
【００３９】
また、メモリ回路１００から外部Ｉ／Ｆに対してデータの供給を停止するように要求する場合には、ハンドシェイク制御回路１は、出力端子６１を介して外部Ｉ／Ｆに供給するＲＥＡＤＲＥＡＤＹ信号Ｓ３を非アクティブにする。これにより、入力端子４１〜４７を介して、外部Ｉ／Ｆからメモリ回路１００に供給されるＲＥＡＤＤＡＴＡが停止される。この際、外部Ｉ／Ｆからハンドシェイク制御回路１に入力端子５２を介して供給されるＲＥＡＤＶＡＬＩＤ信号Ｓ４は、入力端子４１〜４７を介して外部Ｉ／Ｆからメモリ回路１００に供給されるＲＥＡＤＤＡＴＡが無効であることを示す非アクティブになる。
【００４０】
リフレッシュ／クロック制御回路２は、入力端子５１を介して外部Ｉ／Ｆからリフレッシュ／クロック制御回路２に供給される制御信号Ｓ２に応じて、ＤＲＡＭ３に対してタイミング信号Ｓ９を供給する。ここで、タイミング信号Ｓ９は、例えばリフレッシュパルス、ＲＡＳ信号またはＣＡＳ信号などである。
【００４１】
例えば、リフレッシュ／クロック制御回路２は、入力端子５１を介して外部Ｉ／Ｆから供給される制御信号Ｓ２に応じて、ＤＲＡＭリテンションを満たすために必要な回数分リフレッシュパルスを生成し、ＤＲＡＭ３に供給する。また、リフレッシュ／クロック制御回路２は、入力端子５１を介して外部Ｉ／Ｆから供給される制御信号Ｓ２に基づき、ＲＡＳ信号およびＣＡＳ信号などを生成し、ＤＲＡＭ３に供給する。
【００４２】
また、リフレッシュ／クロック制御回路２は、入力端子５０を介して外部Ｉ／Ｆから供給されるクロックＳ１をレジスタ２１〜３１およびＤＲＡＭ３に分配する。以下、リフレッシュ／クロック制御回路２からレジスタ２１〜３１に供給されるクロックを内部クロックＳ１０と称し、リフレッシュ／クロック制御回路２からＤＲＡＭ３に供給されるクロックをＤＲＡＭクロックＳ８と称する。
【００４３】
また、リフレッシュ／クロック制御回路２は、ＤＲＡＭ３の動作に遅延が生じた場合には、遅延に応じた時間、レジスタ２１〜３１に供給する内部クロックＳ１０を停止する。ここで、遅延は、例えば、データの書き込みに関する遅延であるリフレッシュサイクルおよびプリチャージサイクル、読み出しを要求してからデータが出力されるまでに必要な時間、すなわちデータの読み出しに関する遅延であるＣＡＳレイテンシ、または、行アドレスを指定して列アドレスを指定するまでに要する時間、すなわちアドレスの指定に関する遅延であるＲＡＳｔｏＣＡＳディレイを示す。
【００４４】
ＤＲＡＭ３は、例えば同期ＤＲＡＭであるＳＤＲＡＭ（ＳｙｎｃｈｒｏｎｏｕｓＤＲＡＭ）である。データ書き込み時には、レジスタ２５から供給される行アドレスおよび列アドレスに基づき、レジスタ２４から供給されるデータを適宜記憶する。また、データ読み出し時には、レジスタ２５から供給される行アドレスおよび列アドレスに基づき、適宜データを読み出し、レジスタ２８および２９に供給する。また、リフレッシュ／クロック制御回路２から供給されるリフレッシュパルスＳ９に応じて、ＤＲＡＭ３は、リフレッシュ動作を行う。なお、ＤＲＡＭ３における処理は、リフレッシュ／クロック制御回路２から供給されるＤＲＡＭクロックＳ８に同期して行われる。
【００４５】
図２に、リフレッシュに１サイクルを必要とするメモリ回路のリード／ライト時の動作を説明するためのタイミングチャートを示す。図３に、リフレッシュに２サイクルを必要とするメモリ回路のリード／ライト時の動作を説明するためのタイミングチャートを示す。
【００４６】
以下、図２を用いて、リフレッシュに１サイクルを必要とするメモリ回路のリード／ライト時の動作の一例について説明する。
【００４７】
１．ライト時の動作
まず、クロックｎにおいて、ハンドシェイク制御回路１が、リフレッシュ／クロック制御回路２から供給されるハンドシェイク制御信号Ｓ７に基づき、出力端子６１を介してハンドシェイク制御回路１から外部Ｉ／Ｆに供給するＲＥＡＤＲＥＡＤＹ信号Ｓ３を非アクティブにする。これにより、次にクロックｎ＋１において、入力端子４１〜４７を介して外部Ｉ／Ｆからメモリ回路１００に供給されるＲＥＡＤＤＡＴＡが停止される。また、これに伴って、入力端子５２を介して外部Ｉ／Ｆからハンドシェイク制御回路１に供給されるＲＥＡＤＶＡＬＩＤ信号Ｓ４が非アクティブとなる。
【００４８】
次のクロックｎ＋１において、リフレッシュ／クロック制御回路２が、リフレッシュパルスをＤＲＡＭ３に供給する。また、このクロックｎ＋１において、ハンドシェイク制御回路１が、リフレッシュ／クロック制御回路２から供給されるハンドシェイク制御信号Ｓ７に基づき、出力端子６１を介して外部Ｉ／Ｆに供給するＲＥＡＤＲＥＡＤＹ信号Ｓ３をアクティブにする。これにより、次のクロックｎ＋２において、入力端子４１〜４７を介して外部Ｉ／Ｆからメモリ回路１００に有効なＲＥＡＤＤＡＴＡが供給される。また、これに伴って、入力端子５２を介して外部Ｉ／Ｆからハンドシェイク制御回路１に供給されるＲＥＡＤＶＡＬＩＤ信号Ｓ４がアクティブになる。
【００４９】
次のクロックｎ＋２において、ＤＲＡＭ３が、リフレッシュ／クロック制御回路２から供給されるリフレッシュパルスに応じてリフレッシュを行う。このリフレッシュが行われている間、すなわち１クロックの間、リフレッシュ／クロック制御回路２が、レジスタ２１〜３１に供給する内部クロックＳ１０を停止する。
【００５０】
２．リード時の動作
まず、クロックｎ−１において、入力端子５３を介して外部Ｉ／Ｆからハンドシェイク制御回路１に供給されるＷＲＩＴＥＲＥＡＤＹ信号Ｓ５がアクティブになったのに応じて、次のクロックｎにおいて、メモリ回路１００から外部Ｉ／Ｆに出力端子６２および６３を介してＷＲＩＴＥＤＡＴＡが供給される。また、これに伴って、ハンドシェイク制御回路１が、出力端子６４を介して外部Ｉ／Ｆに供給するＷＲＩＴＥＶＡＬＩＤ信号をアクティブにする。
【００５１】
そして、クロックｎ＋１において、リフレッシュ／クロック制御回路２が、リフレッシュパルスをＤＲＡＭ３に供給する。また、このクロックｎ＋１において、出力端子６２および６３を介してメモリ回路１００から外部Ｉ／Ｆに供給されるＷＲＩＴＥＤＡＴＡが停止される。また、これに伴って、ハンドシェイク制御回路１が、リフレッシュ／クロック制御回路２から供給されるハンドシェイク制御信号Ｓ７に基づき、出力端子６４を介して外部Ｉ／Ｆに供給するＷＲＩＴＥ
ＶＡＬＩＤ信号を非アクティブにする。
【００５２】
次のクロックｎ＋２において、ＤＲＡＭ３が、リフレッシュ／クロック制御回路２から供給されるリフレッシュパルスに応じてリフレッシュを行う。このリフレッシュが行われている間、すなわち１クロックの間、リフレッシュ／クロック制御回路２が、レジスタ２１〜３１に供給する内部クロックＳ１０を停止する。また、このクロックｎ＋２において、ハンドシェイク制御回路１が、リフレッシュ／クロック制御回路２から供給されるハンドシェイク制御信号Ｓ７に基づき、出力端子６４を介して外部Ｉ／Ｆに供給するＷＲＩＴＥＶＡＬＩＤ信号をアクティブにする。
【００５３】
次のクロックｎ＋３において、出力端子６２および６３を介してメモリ回路１００から外部Ｉ／ＦにＷＲＩＴＥＤＡＴＡが供給される。
【００５４】
なお、リフレッシュに２サイクルを必要とするメモリ回路の動作は、リフレッシュに１サイクルを必要とする、上述のメモリ回路の動作と略同様であるので、説明を省略する。
【００５５】
図４は、ＲＡＳ信号およびＣＡＳ信号に応じたメモリ回路のリード／ライト時の動作の一例を示すタイミングチャートである。以下、図４を用いて、ＲＡＳ信号およびＣＡＳ信号に応じたメモリ回路の動作として、リード動作を一例として説明する。
【００５６】
まず、クロックｎにおいて、リフレッシュ／クロック制御回路２が、ＤＲＡＭ３に供給するＲＡＳ信号を非アクティブにし、ＣＡＳ信号をアクティブにすることにより、ＤＲＡＭ３に対して行アドレスを指定する。
【００５７】
次のクロックｎ＋１において、リフレッシュ／クロック制御回路２が、ＤＲＡＭ３に供給するＲＡＳ信号をアクティブにする。
【００５８】
次のクロックｎ＋２において、リフレッシュ／クロック制御回路２が、ＤＲＡＭ３に供給するＣＡＳ信号を非アクティブにすることにより、ＤＲＡＭ３に対して列アドレスを指定する。
【００５９】
また、クロックｎ＋２において、リフレッシュ／クロック制御回路２が、レジスタ２１〜３１に供給する内部クロックＳ１０を、ＲＡＳｔｏＣＡＳディレイに応じた時間、例えば１クロックの間停止する。
【００６０】
次のクロックｎ＋３において、リフレッシュ／クロック制御回路２が、ＤＲＡＭ３に供給するＣＡＳ信号をアクティブにする。
【００６１】
次のクロックｎ＋４において、ＤＲＡＭ３が、指定された列アドレスおよび行アドレスに基づき、データ（ＤＡＴＡ）を読み出す。
【００６２】
また、クロックｎ＋４において、リフレッシュ／クロック制御回路２が、レジスタ２１〜３１に供給する内部クロックＳ１０を、ＣＡＳレイテンシに応じた時間、例えば１クロックの間停止する。
【００６３】
この発明の一実施形態によれば、以下の効果を得ることができる。
リフレッシュサイクル、プリチャージサイクル、ＲＡＳレイテンシ、ＣＡＳレイテンシ、またはＲＡＳｔｏＣＡＳディレイが生じた場合、リフレッシュ／クロック制御回路２が、遅延に応じた時間、レジスタ２１〜３１に供給する内部クロックＳ１０を停止する。レジスタ２１〜３１が停止している期間に、外部Ｉ／Ｆからメモリ回路１００にデータが供給されないように、または、メモリ回路１００から外部Ｉ／Ｆにデータ出力されないように、ハンドシェイク制御回路１が、ハンドシェイク信号により外部Ｉ／Ｆとやり取りを行う。これにより、メモリ回路において、ＳＲＡＭをＤＲＡＭに容易に置き換えることができる。
【００６４】
また、ＤＲＡＭ３の動作に遅延が発生する期間に応じて、ロジック側の全クロックが停止されるため、ロジック側からは遅延を見えないようにすることができる。したがって、ＳＲＡＭとＤＲＡＭとのアクセスタイミングを擬似的に同等にできる。すなわち、タイミングの変更によるシステムへの弊害をなくし、その確認のためのテスト時間も大幅に削減することができ、また、従来のメモリ回路に備えられたメモリを、大規模ＳＲＡＭから面積の小さいＤＲＡＭに容易に変更することができる。
【００６５】
また、システム変更に伴う論理処理の変更をなくすことができる。すなわち、システム変更後に、新たにシステムのテストをする必要をなくし、更に、テストコストも削減することができる。
【００６６】
以上、この発明の一実施形態について具体的に説明したが、この発明は、上述の一実施形態に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。
【００６７】
例えば、上述の一実施形態において挙げた数値、メモリ回路の構成などはあくまでも例に過ぎず、必要に応じてこれと異なる数値、メモリ回路の構成などを用いてもよい。
【００６８】
また、この発明は、ＤＲＤＲＡＭ（ＤｉｒｅｃｔＲａｍｂｕｓＤＲＡＭ）またはＤＤＲＳＤＲＡＭ（ＤｏｕｂｌｅＤａｔａＲａｔｅＳＤＲＡＭ）を備えるメモリ回路に対して適用可能であることは言うまでもない。
【００６９】
【発明の効果】
以上説明したように、この発明によれば、メモリの動作に遅延が生じた場合、この遅延に応じた時間、データ処理手段に提供されるクロックが停止されるため、遅延に応じた時間、データ処理手段を停止することができる。よって、メモリ回路のメモリを容易に置き換えることができる。
【図面の簡単な説明】
【図１】この発明の一実施形態によるメモリ回路の構成の一例を示すブロック図である。
【図２】この発明の一実施形態によるメモリ回路の動作の一例を説明するためのタイミングチャートである。
【図３】この発明の一実施形態によるメモリ回路の動作の一例を説明するためのタイミングチャートである。
【図４】この発明の一実施形態によるメモリ回路の動作の一例を説明するためのタイミングチャートである。
【図５】従来のメモリ回路の構成を示すブロック図である。
【図６】従来のメモリ回路の動作を説明するためのタイミングチャートである。
【図７】従来のメモリ回路の動作を説明するためのタイミングチャートである。
【符号の説明】
１・・・ハンドシェイク制御回路、２・・・リフレッシュ／クロック制御回路、３・・・ＤＲＡＭ、１１〜１９・・・コンビネーションロジック、２１〜３１・・・レジスタ、４１〜５３・・・入力端子、６１〜６４・・・出力端子[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a memory circuit, and is particularly suitable for application to a memory circuit having a DRAM.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, in a memory circuit for high-speed memory access, it is common to mount an SRAM (Static Random Access Memory) as a memory. This is because the SRAM can access the memory at a higher speed and can obtain a desired circuit speed as compared with a DRAM (Dynamic Random Access Memory).
[0003]
FIG. 5 shows a configuration of a memory circuit equipped with an SRAM. As shown in FIG. 5, the memory circuit includes a handshake control circuit 101, an SRAM 102, combination logics 111 to 119, registers 121 to 131, input terminals 141 to 152, and output terminals 161 to 164.
[0004]
The combination logics 111, 112, and 113 perform predetermined logic processing on data supplied from the input terminals 141 to 145 and supply the data to the registers 121, 122, and 123. The register 121 temporarily stores data supplied from the combination logic 111 and supplies the data to the combination logics 116 and 118. Registers 122 and 123 temporarily store data supplied from combination logics 112 and 113 and supply the data to combination logics 116 and 117.
[0005]
The combination logics 116 and 117 perform predetermined logic processing on the data supplied from the registers 121, 122 and 123 and supply the data to the registers 126 and 127. Registers 126 and 127 temporarily store data supplied from combination logics 116 and 117 and supply the data to combination logic 118. The combination logic 118 performs predetermined logic processing on the data supplied from the registers 121, 126 and 127, and supplies the data to the register 130. The register 130 temporarily stores data supplied from the combination logic 118 and supplies the data to the output terminal 162.
[0006]
The combination logic 114 performs predetermined logic processing on data supplied from the input terminals 146 and 147 and supplies the data to the register 124. The register 124 temporarily stores data supplied from the combination logic 114 and supplies the data to the SRAM 102.
[0007]
The combination logic 115 performs predetermined logic processing on the address supplied from the input terminals 148 and 149 and supplies the address to the register 125. The register 125 temporarily stores the address supplied from the combination logic 115 and supplies the address to the SRAM 102.
[0008]
Registers 128 and 129 temporarily store data supplied from SRAM 102 and supply the data to combination logic 119. The combination logic 119 performs predetermined logic processing on the data supplied from the registers 128 and 129 and supplies the data to the register 131. The register 131 temporarily stores the data supplied from the combination logic 119 and supplies the data to the output terminal 163.
[0009]
The handshake control circuit 101 exchanges data with an external interface (hereinafter, I / F) using a handshake signal. Here, the handshake signals are a READ READY signal S101, a READ VALID signal S102, a WRITE READY signal S103, and a WRITE VALID signal S104.
[0010]
The READ READY signal S101 is a signal for requesting data supply from the memory circuit to the external I / F. READ VALID signal S102 is a signal indicating whether data supplied from the external I / F to the memory circuit is valid data. The WRITE READY signal S103 is a signal for requesting the memory circuit to read data from the external I / F. The WRITE VALID signal S104 is a signal indicating whether data supplied from the memory circuit to the external I / F is valid.
[0011]
When writing data, the SRAM 102 appropriately stores the data supplied from the register 124 based on the row address and the column address supplied from the register 125. Further, at the time of data reading, data is appropriately read based on the row address and the column address supplied from the register 125 and supplied to the registers 128 and 129.
[0012]
FIG. 6 is a timing chart for explaining the operation of the memory circuit equipped with the SRAM. Hereinafter, the operation at the time of reading / writing of the memory circuit equipped with the SRAM will be described with reference to FIG.
[0013]
Operation during write
At the clock n, the handshake control circuit 101 activates the READ READY signal S101 supplied to the external I / F via the output terminal 161. Accordingly, at the next clock n + 1, READ DATA is supplied from the external I / F to the memory circuit via the input terminals 141 to 147. Accordingly, the READ VALID signal S102 supplied from the external I / F to the handshake control circuit 101 via the input terminal 151 becomes valid.
[0014]
Operation when reading
At clock n + 2, in response to the WRITE READY signal S103 supplied from the external I / F to the handshake control circuit 101 via the input terminal 152 to become active, the memory circuit outputs from the memory circuit via the output terminals 162 and 163. WRITE DATA is supplied to the I / F. Accompanying this, the handshake control circuit 101 activates the WRITE VALID signal S104 supplied to the external I / F via the output terminal 164.
[0015]
Therefore, the memory circuit on which the SRAM 102 is mounted does not have a refresh cycle as in the DRAM, and exchanges with the external I / F by a handshake signal such as a READY signal or a VALID signal. Therefore, the memory circuit can be simplified. It has the advantage of being able to. On the other hand, in this memory circuit, since the SRAM 102 requires six transistors to record one bit, the area of the memory circuit increases, and the price of the memory circuit increases. Have.
[0016]
By the way, in recent years, with the progress of the DRAM process and the like, high-speed access is also possible in the DRAM as in the SRAM. In addition, there is an increasing demand for reducing the size and cost of memory circuits.
[0017]
In order to solve the above-mentioned problem of the memory circuit equipped with the SRAM, it has been proposed to mount a DRAM in the memory circuit instead of the SRAM. In a DRAM, since a memory cell for storing 1-bit information is composed of a capacitor and a transistor, the DRAM can achieve approximately four times the recording density of an SRAM using the same manufacturing technology. That is, the area of the memory circuit can be reduced, and the cost per unit capacity can be lower than that of the SRAM.
[0018]
[Problems to be solved by the invention]
However, when a DRAM is mounted in a memory circuit instead of the SRAM, a delay which is not provided in the SRAM becomes a problem. Examples of the delay include (1) refresh cycle, (2) RAS, CAS latency, (3) RAS to CAS delay, and (4) precharge.
[0019]
(1) Refresh cycle
In a DRAM, "1" and "0" data are written depending on whether or not charge is accumulated in a capacitor. The capacitor inside the DRAM has a characteristic that, if left unattended, the capacitor is naturally discharged and data is lost. Therefore, it is necessary to perform an operation of recharging the capacitor before it is completely discharged, that is, a so-called refresh operation. The DRAM must be provided with as many refresh cycles as necessary within a certain period.
[0020]
(2) RAS, CAS latency
DRAM control signals include a RAS (row address strobe) signal and a CAS (column address strobe) signal. The CAS signal is a signal for notifying the timing of giving a column address (Column Address) to the DRAM. On the other hand, the RAS signal is a signal for transmitting the timing of a row address (Row Address).
[0021]
Generally, a memory cell array of a DRAM has a structure that requires two types of addresses, a row address and a column address, to select a unique cell in the memory cell array. Conventionally, in a DRAM, these two types of addresses are given on the same signal pin by time division. With such a configuration, the number of pins of the package can be reduced. Then, the memory controller controls the DRAM such that the RAS signal is activated when the row address is applied to the address signal pin, and the CAS signal is activated when the column address is applied.
[0022]
As shown in FIG. 7, the CAS latency (Column Address Strobe Latency) refers to a delay from when a CPU (Central Processing Unit) specifies a column address of data to when a memory responds. On the other hand, RAS latency (Row Address Strobe Latency) refers to a delay from when the CPU specifies a row address of data to when the memory responds.
[0023]
(3) RAS to CAS delay
As shown in FIG. 7, a clock difference from a clock at which a RAS (Row address strobe) signal is transmitted to a clock at which a CAS signal is transmitted is referred to as a RAS to CAS delay.
[0024]
(4) Precharge
When data is read, the charge in the capacitor is lost (destructive reading), so a precharge operation is required after reading the data once. Data cannot be read or written during precharge or refresh operation.
[0025]
Therefore, when the SRAM is replaced with a DRAM, a buffer such as a FIFO (first in first out) for holding data that cannot be processed during a delay such as a refresh cycle, and a pipeline enable control circuit are required. , Forced large system changes. In addition, a test for confirming that there is no adverse effect due to the change also requires performing an entire pattern test because the timing is changed.
[0026]
That is, replacing a memory mounted in a conventional memory circuit from an SRAM to a DRAM requires an operation that is no different from manufacturing a new memory circuit.
[0027]
SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a memory circuit which can be realized by replacing an SRAM with a DRAM without a significant system change in the memory circuit.
[0028]
[Means for Solving the Problems]
In order to solve the above problem, the present invention provides a memory for storing data,
Data processing means for processing at least data supplied to the memory and / or data output from the memory;
A clock control means for stopping a clock supplied to the data processing means for a time corresponding to the delay when a delay occurs in the operation of the memory;
A memory circuit comprising:
[0029]
According to the present invention, when a delay occurs in the operation of the memory, the clock provided to the data processing means is stopped for a time corresponding to the delay, so that the data processing means can be stopped for a time corresponding to the delay. it can.
[0030]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, an embodiment of the present invention will be described with reference to the drawings. FIG. 1 shows an example of a configuration of a memory circuit 100 according to an embodiment of the present invention. As shown in FIG. 1, the memory circuit 100 includes a handshake control circuit 1, a refresh / clock control circuit 2, a DRAM 3 as a memory, and data processing means including combination logics 11 to 19 and registers 21 to 31. , Input terminals 41 to 53 and output terminals 61 to 64.
[0031]
The combination logics 11, 12, and 13 perform predetermined logic processing on data supplied from the input terminals 41 to 45, and supply the data to the registers 21, 22, and 23. The register 21 temporarily stores data supplied from the combination logic 11 and supplies the data to the combination logics 16 and 18. The registers 22 and 23 temporarily store data supplied from the combination logics 12 and 13 and supply the data to the combination logics 16 and 17.
[0032]
The combination logics 16 and 17 perform predetermined logic processing on the data supplied from the registers 21, 22 and 23 and supply the data to the registers 26 and 27. The registers 26 and 27 temporarily store data supplied from the combination logics 16 and 17 and supply the data to the combination logic 18. The combination logic 18 performs predetermined logic processing on the data supplied from the registers 21, 26 and 27, and supplies the data to the register 30. The register 30 temporarily stores data supplied from the combination logic 18 and supplies the data to the output terminal 62.
[0033]
The combination logic 14 performs predetermined logic processing on data supplied from the input terminals 46 and 47 and supplies the data to the register 24. The register 24 temporarily stores data supplied from the combination logic 14 and supplies the data to the DRAM 3.
[0034]
The combination logic 15 performs predetermined logic processing on the address supplied from the input terminals 48 and 49 and supplies the address to the register 25. The register 25 temporarily stores the address supplied from the combination logic 15 and supplies the address to the DRAM 3.
[0035]
The registers 28 and 29 temporarily store data supplied from the DRAM 3 and supply the data to the combination logic 19. The combination logic 19 performs predetermined logic processing on the data supplied from the register 31 and supplies the data to the register 31. The register 31 temporarily stores the data supplied from the combination logic 19 and supplies the data to the output terminal 63.
[0036]
The handshake control circuit 1 exchanges with the external I / F by a handshake signal based on the handshake control signal S7 supplied from the refresh / clock control circuit 2. Here, the handshake signals are a READ READY signal S3, a READ VALID signal S4, a WRITE READY signal S5, and a WRITE VALID signal S6.
[0037]
The READ READY signal S3 is a signal for requesting data supply from the memory circuit 100 to the external I / F. READ VALID signal S4 is a signal indicating whether data supplied from external I / F to memory circuit 100 is valid data. The WRITE READY signal S5 is a signal for requesting the memory circuit 100 to read data from the external I / F. The WRITE VALID signal S6 is a signal indicating whether data supplied from the memory circuit 100 to the external I / F is valid.
[0038]
For example, when the memory circuit 100 requests the external I / F to supply data, the handshake control circuit 1 activates the READ READY signal S3 supplied to the external I / F via the output terminal 61. I do. As a result, READ DATA is supplied from the external I / F to the memory circuit 100 via the input terminals 41 to 47. At this time, the READ VALID signal S4 supplied from the external I / F to the handshake control circuit 1 via the input terminal 52 is the READ VALID signal supplied from the external I / F to the memory circuit 100 via the input terminals 41 to 47. Active indicating DATA is valid.
[0039]
When the memory circuit 100 requests the external I / F to stop supplying data, the handshake control circuit 1 outputs a READ READY signal supplied to the external I / F via the output terminal 61. Deactivate S3. Thus, READ DATA supplied from the external I / F to the memory circuit 100 via the input terminals 41 to 47 is stopped. At this time, the READ VALID signal S4 supplied from the external I / F to the handshake control circuit 1 via the input terminal 52 is the READ VALID signal supplied from the external I / F to the memory circuit 100 via the input terminals 41 to 47. Deactivates, indicating that DATA is invalid.
[0040]
The refresh / clock control circuit 2 supplies a timing signal S9 to the DRAM 3 according to a control signal S2 supplied to the refresh / clock control circuit 2 from the external I / F via the input terminal 51. Here, the timing signal S9 is, for example, a refresh pulse, a RAS signal, a CAS signal, or the like.
[0041]
For example, the refresh / clock control circuit 2 generates refresh pulses as many times as necessary to satisfy DRAM retention and supplies the refresh pulses to the DRAM 3 in accordance with a control signal S2 supplied from an external I / F via the input terminal 51. I do. The refresh / clock control circuit 2 generates a RAS signal, a CAS signal, and the like based on a control signal S2 supplied from an external I / F via an input terminal 51, and supplies the generated RAS signal and CAS signal to the DRAM 3.
[0042]
The refresh / clock control circuit 2 distributes the clock S1 supplied from the external I / F via the input terminal 50 to the registers 21 to 31 and the DRAM 3. Hereinafter, the clock supplied from the refresh / clock control circuit 2 to the registers 21 to 31 is referred to as an internal clock S10, and the clock supplied from the refresh / clock control circuit 2 to the DRAM 3 is referred to as a DRAM clock S8.
[0043]
When a delay occurs in the operation of the DRAM 3, the refresh / clock control circuit 2 stops the internal clock S10 supplied to the registers 21 to 31 for a time corresponding to the delay. Here, the delay is, for example, a refresh cycle and a precharge cycle, which are delays related to data writing, a time required from when a read is requested to when data is output, that is, a CAS latency which is a delay related to data reading, Alternatively, it indicates a time required until a row address is specified and a column address is specified, that is, a RAS to CAS delay which is a delay related to the address specification.
[0044]
The DRAM 3 is, for example, an SDRAM (Synchronous DRAM) which is a synchronous DRAM. At the time of data writing, data supplied from the register 24 is appropriately stored based on the row address and the column address supplied from the register 25. At the time of data reading, data is appropriately read based on the row address and the column address supplied from the register 25 and supplied to the registers 28 and 29. The DRAM 3 performs a refresh operation in response to a refresh pulse S9 supplied from the refresh / clock control circuit 2. The processing in the DRAM 3 is performed in synchronization with the DRAM clock S8 supplied from the refresh / clock control circuit 2.
[0045]
FIG. 2 shows a timing chart for explaining an operation at the time of read / write of a memory circuit requiring one cycle for refresh. FIG. 3 is a timing chart for explaining an operation at the time of read / write of a memory circuit requiring two cycles for refresh.
[0046]
Hereinafter, an example of an operation at the time of read / write of a memory circuit requiring one cycle for refresh will be described with reference to FIG.
[0047]
1. Operation during write
First, at the clock n, the handshake control circuit 1 supplies the external I / F from the handshake control circuit 1 via the output terminal 61 based on the handshake control signal S7 supplied from the refresh / clock control circuit 2. Deactivate the READ READY signal S3. As a result, at the next clock n + 1, READ DATA supplied from the external I / F to the memory circuit 100 via the input terminals 41 to 47 is stopped. Accordingly, the READ VALID signal S4 supplied from the external I / F to the handshake control circuit 1 via the input terminal 52 becomes inactive.
[0048]
At the next clock n + 1, the refresh / clock control circuit 2 supplies a refresh pulse to the DRAM 3. At this clock n + 1, the handshake control circuit 1 outputs a READ READY signal S3 to be supplied to the external I / F via the output terminal 61 based on the handshake control signal S7 supplied from the refresh / clock control circuit 2. Activate. Thus, at the next clock n + 2, valid READ DATA is supplied to the memory circuit 100 from the external I / F via the input terminals 41 to 47. Along with this, the READ VALID signal S4 supplied from the external I / F to the handshake control circuit 1 via the input terminal 52 becomes active.
[0049]
At the next clock n + 2, the DRAM 3 performs refresh according to the refresh pulse supplied from the refresh / clock control circuit 2. While the refresh is being performed, that is, for one clock, the refresh / clock control circuit 2 stops the internal clock S10 supplied to the registers 21 to 31.
[0050]
2. Operation when reading
First, at the clock n-1, in response to the WRITE READY signal S5 supplied from the external I / F to the handshake control circuit 1 via the input terminal 53 becoming active, at the next clock n, the memory circuit WRITE DATA is supplied from 100 to an external I / F via output terminals 62 and 63. Accordingly, the handshake control circuit 1 activates the WRITE VALID signal supplied to the external I / F via the output terminal 64.
[0051]
Then, at the clock n + 1, the refresh / clock control circuit 2 supplies a refresh pulse to the DRAM 3. At this clock n + 1, WRITE DATA supplied from the memory circuit 100 to the external I / F via the output terminals 62 and 63 is stopped. Accordingly, the handshake control circuit 1 supplies the WRITE to the external I / F via the output terminal 64 based on the handshake control signal S7 supplied from the refresh / clock control circuit 2.
Deactivate the VALID signal.
[0052]
At the next clock n + 2, the DRAM 3 performs refresh according to the refresh pulse supplied from the refresh / clock control circuit 2. While the refresh is being performed, that is, for one clock, the refresh / clock control circuit 2 stops the internal clock S10 supplied to the registers 21 to 31. At this clock n + 2, the handshake control circuit 1 activates the WRITE VALID signal supplied to the external I / F via the output terminal 64 based on the handshake control signal S7 supplied from the refresh / clock control circuit 2. To
[0053]
At the next clock n + 3, WRITE DATA is supplied from the memory circuit 100 to the external I / F via the output terminals 62 and 63.
[0054]
Note that the operation of the memory circuit requiring two cycles for refreshing is substantially the same as the operation of the above-described memory circuit requiring one cycle for refreshing, and a description thereof will be omitted.
[0055]
FIG. 4 is a timing chart showing an example of an operation at the time of reading / writing of the memory circuit according to the RAS signal and the CAS signal. Hereinafter, a read operation will be described as an example of an operation of the memory circuit according to the RAS signal and the CAS signal with reference to FIG.
[0056]
First, at the clock n, the refresh / clock control circuit 2 deactivates the RAS signal supplied to the DRAM 3 and activates the CAS signal, thereby designating a row address for the DRAM 3.
[0057]
At the next clock n + 1, the refresh / clock control circuit 2 activates the RAS signal supplied to the DRAM 3.
[0058]
At the next clock n + 2, the refresh / clock control circuit 2 deactivates the CAS signal supplied to the DRAM 3, thereby designating a column address for the DRAM 3.
[0059]
Also, at the clock n + 2, the refresh / clock control circuit 2 stops the internal clock S10 supplied to the registers 21 to 31 for a time corresponding to the RAS to CAS delay, for example, for one clock.
[0060]
At the next clock n + 3, the refresh / clock control circuit 2 activates the CAS signal supplied to the DRAM 3.
[0061]
At the next clock n + 4, the DRAM 3 reads data (DATA) based on the designated column address and row address.
[0062]
Further, at the clock n + 4, the refresh / clock control circuit 2 stops the internal clock S10 supplied to the registers 21 to 31 for a time corresponding to the CAS latency, for example, for one clock.
[0063]
According to the embodiment of the present invention, the following effects can be obtained.
When a refresh cycle, a precharge cycle, a RAS latency, a CAS latency, or a RAS to CAS delay occurs, the refresh / clock control circuit 2 stops the internal clock S10 supplied to the registers 21 to 31 for a time corresponding to the delay. . While the registers 21 to 31 are stopped, the handshake control circuit 1 prevents the external I / F from supplying data to the memory circuit 100 or prevents the memory circuit 100 from outputting data to the external I / F. Communicates with the external I / F using the handshake signal. Thus, in the memory circuit, the SRAM can be easily replaced with the DRAM.
[0064]
Further, since all the clocks on the logic side are stopped in accordance with the period in which the operation of the DRAM 3 is delayed, the delay can be hidden from the logic side. Therefore, the access timings of the SRAM and the DRAM can be made pseudo equivalent. That is, the adverse effect on the system due to the change in the timing can be eliminated, the test time for the confirmation can be greatly reduced, and the memory provided in the conventional memory circuit can be changed from a large-scale SRAM to a small-area DRAM. Can be easily changed.
[0065]
Further, it is possible to eliminate the change of the logical processing due to the system change. That is, it is not necessary to newly test the system after the system change, and the test cost can be reduced.
[0066]
As described above, one embodiment of the present invention has been specifically described. However, the present invention is not limited to the above-described embodiment, and various modifications based on the technical idea of the present invention are possible.
[0067]
For example, the numerical values, the configuration of the memory circuit, and the like described in the above embodiment are merely examples, and different numerical values, the configuration of the memory circuit, and the like may be used as needed.
[0068]
Needless to say, the present invention is applicable to a memory circuit including a DR DRAM (Direct Rambus DRAM) or a DDR SDRAM (Double Data Rate SDRAM).
[0069]
【The invention's effect】
As described above, according to the present invention, when a delay occurs in the operation of the memory, the clock provided to the data processing means is stopped for a time corresponding to the delay, so that the time corresponding to the delay, the data The processing means can be stopped. Therefore, the memory of the memory circuit can be easily replaced.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an example of a configuration of a memory circuit according to an embodiment of the present invention.
FIG. 2 is a timing chart for explaining an example of the operation of the memory circuit according to the embodiment of the present invention;
FIG. 3 is a timing chart for explaining an example of the operation of the memory circuit according to the embodiment of the present invention;
FIG. 4 is a timing chart for explaining an example of the operation of the memory circuit according to the embodiment of the present invention;
FIG. 5 is a block diagram showing a configuration of a conventional memory circuit.
FIG. 6 is a timing chart for explaining an operation of a conventional memory circuit.
FIG. 7 is a timing chart for explaining an operation of a conventional memory circuit.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Handshake control circuit, 2 ... Refresh / clock control circuit, 3 ... DRAM, 11-19 ... Combination logic, 21-31 ... Register, 41-53 ... Input terminal , 61 to 64 ... output terminals

Claims

データを記憶するメモリと、
上記メモリに供給されるデータ、および／または上記メモリから出力されるデータを少なくとも処理するデータ処理手段と、
上記メモリの動作に遅延が生じた場合、上記遅延に応じた時間、上記データ処理手段に供給されるクロックを停止するクロック制御手段と
を備えることを特徴とするメモリ回路。A memory for storing data,
Data processing means for processing at least data supplied to the memory and / or data output from the memory;
A memory circuit, comprising: clock control means for stopping a clock supplied to the data processing means for a time corresponding to the delay when a delay occurs in the operation of the memory.

上記遅延が、アドレスの指定、データ書き込み、またはデータ読み出しに関する遅延であることを特徴とする請求項１記載のメモリ回路。2. The memory circuit according to claim 1, wherein the delay is a delay related to address designation, data writing, or data reading.

上記メモリがＤＲＡＭであることを特徴とする請求項１記載のメモリ回路。2. The memory circuit according to claim 1, wherein said memory is a DRAM.

上記遅延が、リフレッシュサイクル、プリチャージサイクル、ＲＡＳレイテンシ、ＣＡＳレイテンシ、またはＲＡＳｔｏＣＡＳディレイであることを特徴とする請求項３記載のメモリ回路。4. The memory circuit according to claim 3, wherein the delay is a refresh cycle, a precharge cycle, a RAS latency, a CAS latency, or a RAS to CAS delay.