JP2004309983A - 容量性負荷駆動回路およびプラズマディスプレイ装置 - Google Patents
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Abstract
【課題】従来、遅延回路により遅延時間を調整すると、出力信号のパルス幅に変動が生じて適切な出力電圧を容量性負荷に供給することが難しくなっていた。
【解決手段】入力端子と、該入力端子から入力された入力信号Ｖ１〜Ｖ４のフロントエッジを遅延させるフロントエッジ遅延回路６１〜６４と、前記入力信号のバックエッジを遅延させるバックエッジ遅延回路７１〜７４と、前記フロントエッジ遅延回路および前記バックエッジ遅延回路を介して得られる駆動制御信号を増幅する増幅回路３２，３４，４１，３８と、該増幅回路によって駆動される出力スイッチ素子３１，３３，４０，３７と、を備えるように構成する。
【選択図】 図１１
【解決手段】入力端子と、該入力端子から入力された入力信号Ｖ１〜Ｖ４のフロントエッジを遅延させるフロントエッジ遅延回路６１〜６４と、前記入力信号のバックエッジを遅延させるバックエッジ遅延回路７１〜７４と、前記フロントエッジ遅延回路および前記バックエッジ遅延回路を介して得られる駆動制御信号を増幅する増幅回路３２，３４，４１，３８と、該増幅回路によって駆動される出力スイッチ素子３１，３３，４０，３７と、を備えるように構成する。
【選択図】 図１１
Description
【０００１】
【発明の属する技術分野】
本発明は、容量性負荷駆動回路およびプラズマディスプレイ装置に関し、特に、プラズマディスプレイパネル（ＰＤＰ：Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）の画素のような容量性負荷を駆動する容量性負荷駆動回路およびプラズマディスプレイ装置に関する。
【０００２】
近年、薄型の表示装置としてプラズマディスプレイ装置が実用化されている。プラズマディスプレイパネルの各画素のような容量性負荷を駆動する容量性負荷駆動回路において、遅延回路によって遅延時間を調整すると、サステインパルスのパルス幅がばらつく可能性がある。例えば、サステインパルスのパルス幅が大きくなると、タイムマージンの減少や異常電流の発生等が生じる。一方、サステインパルスのパルス幅が小さくなると、サステイン電圧の立ち上がりおよび立ち下がり波形にノイズが重畳されて、プラズマディスプレイ装置における動作マージンが減少し、また、画面のチラツキが発生する。そこで、遅延回路によって遅延時間を調整した場合等に生じる出力パルス幅変動を低減し、適切な出力電圧を容量性負荷に供給することのできる容量性負荷駆動回路の提供が要望されている。さらに、タイムマージンの減少や、異常電流およびノイズ等の問題がない駆動電圧をプラズマディスプレイパネルへ供給することのできるプラズマディスプレイ装置の提供も要望されている。
【０００３】
【従来の技術】
近年、プラズマディスプレイパネルは、自己発光型であるため視認性がよく、薄型で大画面表示および高速表示が可能であることから、ＣＲＴに替わる表示パネルとして実用化されている。
【０００４】
図１は本発明が適用されるプラズマディスプレイ装置の一例を概略的に示す全体構成図であり、一般的な三電極面放電交流駆動型のプラズマディスプレイ装置を示すものである。図１において、参照符号１０はＰＤＰ、１１は第１の電極（Ｘ電極）、１２は第２の電極（Ｙ電極）、１３はアドレス電極、そして、１４はスキャンドライバを示している。
【０００５】
図１に示されるように、一般的なＰＤＰ１０は、ｎ本のＸ電極１１とＹ電極１２（Ｙ１〜Ｙｎ）とを隣接して交互に配置して、ｎ組のＸ電極１１とＹ電極１２の組を形成し、各組のＸ電極１１とＹ電極１２の間で表示のための発光を行う。Ｙ電極とＸ電極は表示電極と呼ばれるが、維持電極またはサステイン電極とも呼ばれることもある。ｍ本のアドレス電極１３（Ａ１〜Ａｍ）は、表示電極と垂直な方向に設けら、各アドレス電極１３とＸ電極１１およびＹ電極１２の各組との交点部分にそれぞれ表示セルが形成される。
【０００６】
Ｙ電極１２は、スキャンドライバ１４に接続されている。スキャンドライバ１４にはＹ電極の本数分のスイッチ１６が設けられており、アドレス期間には走査信号発生回路１５からのスキャンパルスが順に印加されるように切り換えられ、維持放電期間には、Ｙサステイン回路１９からのサステインパルスが同時に印加されるように切り換えられる。Ｘ電極１１はＸサステイン回路１８に共通に接続され、また、アドレス電極１３はアドレスドライバ１７に接続される。画像信号処理回路２１は、画像信号をプラズマディスプレイ装置内部での動作に適した形式に変換した後、アドレス回路１７に供給する。駆動制御回路２０は、プラズマディスプレイ装置の各部を制御する信号を発生して供給する。
【０００７】
図２は図１に示すプラズマディスプレイ装置の駆動波形を示す図である。
【０００８】
プラズマディスプレイ装置は、１つの表示画面を所定の周期毎に書き換えながら表示しており、１表示周期を１フィールドと称する。階調表示を行う場合には、１フィールドをさらに複数のサブフィールドに分割し、表示セル毎に発光するサブフィールドを組み合わせて表示を行う。各サブフィールドは、全表示セルを初期化するリセット期間と、全表示セルを表示する画像に対応した状態に設定するアドレス期間と、設定された状態に応じて各表示セルを発光させる維持放電（サステイン）期間とで構成される。維持放電期間には、Ｘ電極とＹ電極に交互に維持（サステイン）パルスが印加され、アドレス期間に発光するように設定された表示セルで維持放電が行なわれ、これが表示のための発光になる。
【０００９】
プラズマディスプレイ装置では、維持放電期間に、電極間に最大で２００Ｖ程度の電圧を高周波数のパルスとして印加する必要があり、特に、サブフィールド表示で階調表示を行うものではパルス幅は数μｓである。このような高電圧で且つ高周波の信号で駆動するため、一般にプラズマディスプレイ装置の消費電力は大きく、省電力化が要望されている。
【００１０】
図３は本発明が適用されるプラズマディスプレイ装置の他の例を概略的に示す全体構成図であり、ＡＬＩＳ方式（Ａｌｔｅｒｎａｔｅ Ｌｉｇｈｔｉｎｇ ｏｆ ｓｕｒｆａｃｅ ｍｅｔｈｏｄ）のプラズマディスプレイ装置を示すものである。
【００１１】
図３に示されるように、ＡＬＩＳ方式のＰＤＰでは、ｎ本のＹ電極（第２の電極）１２−Ｏおよび１２−Ｅとｎ＋１本のＸ電極（第１の電極）１１−Ｏおよび１１−Ｅを隣接して交互に配置し、全ての表示電極（Ｙ電極とＸ電極）の間で表示発光を行う。従って、２ｎ＋１本の表示電極で、２ｎ本の表示ラインが形成される。つまり、ＡＬＩＳ方式は、図１の構成と同等の表示電極数で２倍の精細度が実現できる。また、放電空間を無駄なく使用でき、さらに、電極などによる遮光が小さいため高い開口率が得られ、高輝度が実現できるという特徴を有する。なお、ＡＬＩＳ方式では、全ての表示電極間を表示のための放電に利用するが、それらの放電を同時に発生することはできない。そこで、表示を奇数ラインと偶数ラインで時間的に分割する、いわゆるインターレース走査を行う。奇数フィールドでは奇数番目の表示ラインで表示を行い、偶数フィールドでは偶数番目の表示ラインで表示を行って、全体として奇数フィールドと偶数フィールドの表示を合わせた表示を得るようになっている。
【００１２】
Ｙ電極はスキャンドライバ１４に接続されている。スキャンドライバ１４にはスイッチ１６が設けられており、アドレス期間には順にスキャンパルスが印加されるように切り換えられ、維持放電期間には、奇数のＹ電極１２−Ｏは第１のＹサステイン回路１９−Ｏに、偶数のＹ電極１２−Ｅは第２のＹサステイン回路１９−Ｅに接続されるように切り換えられる。このとき、奇数のＸ電極１１−Ｏは第１のＸサステイン回路１８−Ｏに、偶数のＸ電極１１−Ｅは第２のＸサステイン回路１８−Ｅに接続される。また、アドレス電極１３は、アドレスドライバ１７に接続される。画像信号処理回路２１と駆動制御回路２０は、図１で説明したのと同様の動作を行う。
【００１３】
図４は図３に示すプラズマディスプレイ装置における維持放電期間の駆動波形を示す図であり、図４（ａ）は奇数フィールドの波形を示し、また、図４（ｂ）は偶数フィールドの波形を示す。奇数フィールドでは、電極Ｙ１とＸ２に電圧Ｖｓを印加し、電極Ｘ１とＹ２をグランドレベルとし、電極Ｘ１とＹ１間および電極Ｘ２とＹ２間で、すなわち、奇数表示ラインで放電を行なわせる。このとき、偶数表示ラインの電極Ｙ１とＸ２の間の電位差はゼロであり、放電は発生しない。同様に、偶数フィールドでは、電極Ｘ１とＹ２に電圧Ｖｓを印加し、電極Ｙ１とＸ２をグランドレベルとし、電極Ｙ１とＸ２間および電極Ｙ２とＸ１間で、すなわち、偶数表示ラインで放電を発生させる。リセット期間やアドレス期間の駆動波形についての説明は省略する。
【００１４】
ところで、従来、サステインパルスの立ち上がり・立ち下がりタイミングのずれや形状のずれのないサステイン回路を有し、低消費電力で誤動作しないプラズマディスプレイ装置が提案されている（例えば、特許文献１参照）。
【００１５】
図５は従来のプラズマディスプレイ装置におけるサステイン回路（容量性負荷駆動回路）の一例を示す回路図であり、電力を回収する回収経路と蓄積した電力を印加する印加経路を分離した電力回収回路を有するサステイン回路を示すものである。なお、信号Ｖ１〜Ｖ４を発生する回路も設けられているが、ここでは省略してある。参照符号ＣｐはＰＤＰ（１０）のＸ電極とＹ電極で形成される表示セルの駆動容量を示す。図５では、一方の電極のサステイン回路を示したが、他方の電極にも同様のサステイン回路が設けられている。
【００１６】
まず、電力回収回路のないサステイン回路は、スイッチ素子（サステイン出力素子：ｎチャネル型ＭＯＳトランジスタ）３１および３３、増幅回路（ドライブ回路）３２および３４、並びに、遅延回路（フロントエッジ遅延回路）５１および５２を備えて構成され、また、電力回収回路は、スイッチ素子３７および４０、増幅回路３８および４１、並びに、遅延回路（フロントエッジ遅延回路）５４および５３を備えて構成される。
【００１７】
入力信号Ｖ１およびＶ２は、それぞれ遅延回路５１および５２を介して増幅回路３２および３４に入力され、これら増幅回路３２および３４から出力される信号ＶＧ１およびＶＧ２がスイッチ素子３１および３３のゲートに供給される。ここで、入力信号Ｖ１が高レベル『Ｈ』の時にはスイッチ素子３１がオンし、高レベル『Ｈ』の信号が電極（Ｘ電極またはＹ電極）に印加される。このとき、入力信号Ｖ２は低レベル『Ｌ』となってスイッチ素子３３はオフする。さらに、入力信号Ｖ１が低レベル『Ｌ』になってスイッチ素子３１がオフすると、同時に入力信号Ｖ２が高レベル『Ｈ』になってスイッチ素子３３がオンし、電極にはグランドレベルの電位が印加される。
【００１８】
一方、電力回収回路を有するサステイン回路において、サステインパルスを印加する時には、入力信号Ｖ１が高レベル『Ｈ』になる前に、入力信号Ｖ２が低レベル『Ｌ』になりスイッチ素子３３がオフした後、入力信号Ｖ３が高レベル『Ｈ』になってスイッチ素子４０がオンして容量３９、ダイオード４２、インダクタンス４３および容量Ｃｐで共振回路が形成され、容量３９に蓄積された電力が電極に供給されて電極の電位が上昇する。この電位の上昇が終了する直前に入力信号Ｖ３が低レベル『Ｌ』になってスイッチ素子４０がオフし、さらに、入力信号Ｖ１が高レベル『Ｈ』になってスイッチ素子３１がオンして、電極の電位をＶｓに固定する。
【００１９】
また、サステインパルスの印加を終了する時には、まず、入力信号Ｖ１が低レベル『Ｌ』になりスイッチ素子３１がオフした後、入力信号Ｖ４が高レベル『Ｈ』になってスイッチ素子３７がオンし、容量３９、ダイオード３６、インダクタンス３５および容量Ｃｐで共振回路が形成され、容量Ｃｐに蓄積された電荷が容量３９に供給されて容量３９の電圧が上昇する。これにより、電極に印加されたサステインパルスにより容量Ｃｐに蓄積された電力が容量３９に回収される。この電極の電位の低下が終了する直前に入力信号Ｖ４が低レベル『Ｌ』になってスイッチ素子３７がオフし、さらに、入力信号Ｖ２が高レベル『Ｈ』になってスイッチ素子３３がオンし、電極の電位がグランドに固定される。維持放電期間の間は、サステインパルス数だけ上記の動作を繰り返す。以上の構成により、維持放電に伴う消費電力を低減することが可能になる。
【００２０】
図６は図５に示すサステイン回路における遅延回路の一例を示す回路図である。
【００２１】
図６に示されるように、遅延回路５１（５２〜５４）は、入力端子から入力される入力信号Ｖ１（Ｖ２〜Ｖ４）のフロントエッジを遅延させる回路であり、可変抵抗（可変抵抗素子）Ｒおよび容量（容量素子）Ｃを備え、可変抵抗Ｒの抵抗値を可変することにより各入力信号の遅延時間を制御するようになっている。すなわち、遅延回路５１，５２，５３，５４により、後段に接続されている増幅回路３２，３４，４１，３８の遅延時間のバラツキを補正して、スイッチ素子３１，３３，４０，３７を適切なタイミングで駆動できるように、各スイッチ素子に供給するドライブパルスの位相を調整するようになっている。
【００２２】
これにより、プラズマディスプレイパネルへ適切なタイミングのサステインパルスを供給すると共に、増幅回路の遅延時間のバラツキによって生じる電力増加を抑えることが可能になる。
【００２３】
また、従来、交流駆動型ＰＤＰの駆動装置において、電力回収回路が正常に動作しなかった場合、駆動装置における出力ロスが大きくなって該駆動装置を構成する各素子の発熱量が増加するが、駆動装置の各素子を耐圧の大きい部品等で構成することなく、また、電力回収回路が正常に動作しなかった場合でも素子破壊等の発生を防止することができるプラズマディスプレイ装置が提案されている（例えば、特許文献２参照）。
【００２４】
【特許文献１】
特開２００１−２８２１８１号公報
【特許文献２】
特開２００２−２１５０８７号公報
【００２５】
【発明が解決しようとする課題】
図７は従来のサステイン回路における増幅回路の閾値電圧と出力パルス幅との関係を説明するための図であり、上述した図５に示すサステイン回路における課題を説明するための図である。また、図８は従来のサステイン回路における遅延時間と出力パルス幅との関係を説明するための図であり、そして、図９は従来のサステイン回路における出力パルス幅が大きい場合の動作波形を示す図である。
【００２６】
図７（ａ）は、前述した図５に示すサステイン回路において、遅延回路（５１）として図６の回路を適用し、１つのスイッチ素子（３１）を駆動する要部回路（遅延回路５１および増幅回路３２）を示している。ここで、図７（ａ）の回路において、入力信号をＶｉｎ（Ｖ１）、遅延回路５１における可変抵抗Ｒおよび容量Ｃの接続ノードの電圧をＶｒｃ、増幅回路３２の閾値電圧をＶｔｈ、そして、増幅回路の出力電圧をＶｏとする。このとき、各電圧Ｖｉｎ，Ｖｒｃ，ＶｔｈおよびＶｏの波形は図７（ｂ）〜図７（ｄ）のようになる。なお、説明を簡潔にするために増幅回路３２での遅延時間を零とする。また、他の遅延回路（５２，５３，５４）および増幅回路（３４，４１，３８）で構成される要部回路も同様である。
【００２７】
まず、入力信号Ｖｉｎの高レベル『Ｈ』の電圧をＶｃｃとすると、増幅回路３２の閾値電圧Ｖｔｈが、Ｖｔｈ＝Ｖｔｈ１＝Ｖｃｃ／２の時、可変抵抗Ｒおよび容量Ｃによるフロントエッジ（立ち上がりエッジ）の遅延時間Ｔ１は、バックエッジ（立ち下がりエッジ）の遅延時間Ｔ２と等しくなる。従って、入力信号のパルス幅Ｔｗｉｎと増幅回路３２の出力信号Ｖｏのパルス幅Ｔｗｏは等しくなる。なお、遅延回路５１における可変抵抗Ｒの抵抗値を大きくして遅延時間Ｔ１を増加させた場合でも、パルス幅Ｔｗｏは一定である（図８（ａ）を参照）。
【００２８】
次に、閾値電圧Ｖｔｈが、Ｖｔｈ＝Ｖｔｈ２＜Ｖｃｃ／２の時は、図７（ｄ）の破線で示すような出力波形となり、Ｔ１＜Ｔ２、従って、Ｔｗｉｎ＜Ｔｗｏとなる。このとき、Ｔ１とＴｗｏの関係は、図８（ｂ）に示されるように、遅延時間Ｔ１が大きくなるほど出力信号Ｖｏのパルス幅Ｔｗｏも大きくなる。そして、図５に示すサステイン回路における各部の波形は、図９の破線に示したようになる。なお、図９において、実線は、Ｔｗｉｎ＝Ｔｗｏの時の波形を示している。
【００２９】
その結果、図９に示されるように、信号ＶＧ２が立ち下ってから信号ＶＧ１が立ち上がるまでのタイムマージンＴＭ１、および、信号ＶＧ１が立ち下ってから信号ＶＧ２が立ち上がるまでのタイムマージンＴＭ２が減少する。このタイムマージンＴＭ１およびＴＭ２は、スイッチ素子３１（スイッチ素子ＣＵ）および３３（ＣＤ）が同時にオンになって貫通電流が流れることがないようにするためのタイムマージンである。このようなタイムマージンの減少は、回路の信頼性低下につながることになる。
【００３０】
また、図９に示されるように、信号ＶＧ２が立ち下ってから信号ＶＧ３が立ち上がるまでの時間ＴＭ３、および、信号ＶＧ１が立ち下ってから信号ＶＧ４が立ち上がるまでの時間ＴＭ４も減少するため、場合によってはスイッチ素子３３（ＣＤ）および４０（ＬＵ）が同時にオンしたり、スイッチ素子３１（ＣＵ）および３７（ＬＤ）が同時にオンすることにより、これらのスイッチ素子に異常電流が流れる危険がある。
【００３１】
さらに、閾値電圧Ｖｔｈが、Ｖｔｈ＝Ｖｔｈ３＞Ｖｃｃ／２の時は、図７（ｄ）の一点鎖線で示すような出力波形となり、Ｔ１＞Ｔ２、従って、Ｔｗｉｎ＞Ｔｗｏとなる。このとき、Ｔ１とＴｗｏの関係は、図８（ｃ）に示したように、遅延時間Ｔ１が大きくなるほど出力信号Ｖｏのパルス幅（出力パルス幅）Ｔｗｏは小さくなる。そして、図５に示すサステイン回路における各部の波形は、図９の破線に示したようになる。なお、図９における実線は、Ｔｗｉｎ＝Ｔｗｏの時の波形を示している。
【００３２】
図１０は従来のサステイン回路における出力パルス幅が小さい場合の動作波形を示す図である。
【００３３】
図１０に示されるように、信号ＶＧ１およびＶＧ２のパルス幅が小さくなると、スイッチ素子３１および３３がオンしている期間が短くなる。その結果、本来、サステイン電源電圧Ｖｓまたは接地電圧ＧＮＤにクランプしていなければならない期間においても、ハイインピーダンス状態となる。この結果、サステイン電圧（サステイン回路の出力信号）Ｖｏｕｔの高レベル『Ｈ』期間や低レベル『Ｌ』期間において、ノイズが重畳される恐れがある。
【００３４】
また、信号ＶＧ３およびＶＧ４のパルス幅が小さくなった場合、スイッチ素子３７および４０に電流が流れている途中で信号ＶＧ３およびＶＧ４が立ち下がると、上述したスイッチ素子３７および４０を強制的にオフ状態にする可能性がある。このように、スイッチ素子３７および４０を強制的にオフ状態にすると、スイッチ素子３７および４０の電力損失が増加したり、図１０に示すサステイン電圧Ｖｏｕｔの立ち上がり波形および立ち下がり波形にノイズが重畳されることにもなる。
【００３５】
このようなハイインピーダンス状態でのノイズや、サステイン電圧の立ち上がり波形および立ち下がり波形におけるノイズが重畳されると、プラズマディスプレイ装置における動作マージンが減少し、画面のチラツキが発生することになる。
【００３６】
さらに、以上の説明では増幅回路における遅延時間を零としたが、実際には、増幅回路においても遅延時間が存在し、さらに、増幅回路内の部品バラツキ等により遅延時間にもバラツキが生じている。図５に示す４つの遅延回路（５１，５２，５３，５４）は、対応する各増幅回路（３２，３４，４１，３８）における遅延時間のバラツキを吸収するために、フロントエッジの遅延時間Ｔ１をそれぞれ独立に調整するようになっており、そのため、出力信号Ｖｏのパルス幅（出力パルス幅）Ｔｗｏも増幅回路毎に異なる特性となっている。従って、出力パルス幅が大きくなった場合に生じるタイムマージンの減少および異常電流の発生等の問題、或いは、出力パルス幅が小さくなった場合に生じるサステイン電圧Ｖｏｕｔに重畳されるノイズの問題等が、より一層発生し易いといった解決すべき課題がある。
【００３７】
本発明の目的は、遅延回路によって遅延時間を調整した場合等に生じる出力信号のパルス幅の変動を低減し、適切な出力電圧を容量性負荷に供給することのできる容量性負荷駆動回路を提供することにある。さらに、本発明の他の目的は、タイムマージンの減少、異常電流の発生、および、ノイズ等の問題がない駆動電圧をプラズマディスプレイパネルへ供給することのできるプラズマディスプレイ装置を提供することにある。
【００３８】
【課題を解決するための手段】
本発明の第１の形態によれば、入力端子と、該入力端子から入力された入力信号のフロントエッジを遅延させるフロントエッジ遅延回路と、前記入力信号のバックエッジを遅延させるバックエッジ遅延回路と、前記フロントエッジ遅延回路および前記バックエッジ遅延回路を介して得られる駆動制御信号を増幅する増幅回路と、該増幅回路によって駆動される出力スイッチ素子と、を備えることを特徴とする容量性負荷駆動回路が提供される。
【００３９】
本発明の第２の形態によれば、入力端子と、該入力端子から入力された入力信号のフロントエッジを遅延させるフロントエッジ遅延回路と、該フロントエッジ遅延回路を介して得られた遅延信号から所定のパルス幅を有する駆動制御信号を生成するパルス幅調整回路と、前記駆動制御信号を増幅する増幅回路と、該増幅回路によって駆動される出力スイッチ素子と、を備えることを特徴とする容量性負荷駆動回路が提供される。
【００４０】
本発明の第３の形態によれば、複数のＸ電極と、該複数のＸ電極に略平行に配置され、該複数のＸ電極との間に放電を発生させる複数のＹ電極と、前記複数のＸ電極に放電電圧を印加するＸ電極駆動回路と、前記複数のＹ電極に放電電圧を印加するＹ電極駆動回路と、を有するプラズマディスプレイ装置であって、前記Ｘ電極駆動回路または前記Ｙ電極駆動回路は、入力端子と、該入力端子から入力された入力信号のフロントエッジを遅延させるフロントエッジ遅延回路と、前記入力信号のバックエッジを遅延させるバックエッジ遅延回路と、前記フロントエッジ遅延回路および前記バックエッジ遅延回路を介して得られる駆動制御信号を増幅する増幅回路と、該増幅回路によって駆動される出力スイッチ素子と、を備える容量性負荷駆動回路であることを特徴とするプラズマディスプレイ装置が提供される。
【００４１】
本発明の第４の形態によれば、複数のＸ電極と、該複数のＸ電極に略平行に配置され、該複数のＸ電極との間に放電を発生させる複数のＹ電極と、前記複数のＸ電極に放電電圧を印加するＸ電極駆動回路と、前記複数のＹ電極に放電電圧を印加するＹ電極駆動回路と、を有するプラズマディスプレイ装置であって、前記Ｘ電極駆動回路または前記Ｙ電極駆動回路は、入力端子と、該入力端子から入力された入力信号のフロントエッジを遅延させるフロントエッジ遅延回路と、該フロントエッジ遅延回路を介して得られた遅延信号から所定のパルス幅を有する駆動制御信号を生成するパルス幅調整回路と、前記駆動制御信号を増幅する増幅回路と、該増幅回路によって駆動される出力スイッチ素子と、を備える容量性負荷駆動回路であることを特徴とするプラズマディスプレイ装置が提供される。
【００４２】
本発明に係る第１の形態の容量性負荷駆動回路によれば、入力信号のフロントエッジの遅延時間とバックエッジの遅延時間を適切に設定することができる。また、本発明に係る第２の形態の容量性負荷駆動回路によれば、入力信号のフロントエッジの遅延時間と出力パルスのパルス幅を適切に設定することができる。これにより、出力パルス幅変動を低減することが可能になる。
【００４３】
さらに、本発明に係る第３の形態のプラズマディスプレイ装置によれば、Ｘ電極駆動回路またはＹ電極駆動回路は、入力信号のフロントエッジの遅延時間と出力パルスのパルス幅を適切に設定することができる。また、本発明に係る第４の形態のプラズマディスプレイ装置によれば、Ｘ電極駆動回路またはＹ電極駆動回路は、入力信号のフロントエッジの遅延時間と出力パルスのパルス幅を適切に設定することができる。これにより、プラズマディスプレイ装置のサステイン回路における遅延時間を調整した際に生じる可能性のあるタイムマージンを減少すると共に、異常電流およびノイズ等の問題を解決することが可能になる。
【００４４】
【発明の実施の形態】
以下、本発明に係る容量性負荷駆動回路およびプラズマディスプレイ装置の実施例を、図面を参照して詳述する。なお、本発明に係る表示装置およびその駆動方法は、例えば、ＡＬＩＳ方式のプラズマディスプレイ装置に限定されるものでなく、様々な方式のプラズマディスプレイ装置に対して幅広く適用することができる。
【００４５】
図１１は本発明に係る容量性負荷駆動回路の第１実施例を示すブロック回路図である。
【００４６】
図１１と図５との比較から明らかなように、本第１実施例の容量性負荷駆動回路は、図５に示す従来のサステイン回路（容量性負荷駆動回路）における遅延回路５１〜５４を、それぞれフロントエッジ遅延回路６１〜６４およびバックエッジ遅延回路７１〜７４で構成したものに相当する。従って、スイッチ素子（サステイン出力素子：ｎチャネル型ＭＯＳトランジスタ）３１，３３および増幅回路（ドライブ回路）３２，３４による駆動容量Ｃｐの駆動動作、並びに、スイッチ素子３７，４０、増幅回路３８，４１、ダイオード３６，４２、インダクタンス３５，４３および容量３９（Ｃｐ）による電力回収回路の動作等は、図５を参照して詳述したのと同様であり、その説明は省略する。
【００４７】
すなわち、図１１に示されるように、本第１実施例の容量性負荷駆動回路は、入力信号Ｖ１およびＶ２のフロントエッジを遅延させるフロントエッジ遅延回路６１および６２と、入力信号Ｖ１およびＶ２のバックエッジを遅延させるバックエッジ遅延回路７１および７２と、フロントエッジ遅延回路６１および６２並びにバックエッジ遅延回路７１および７２を介して得られる駆動制御信号を増幅する増幅回路３２および３４と、増幅回路３２および３４によって駆動されるスイッチ素子３１および３３と、を備える。
【００４８】
さらに、本第１実施例の容量性負荷駆動回路は、入力信号Ｖ３およびＶ４のフロントエッジを遅延させるフロントエッジ遅延回路６３および６４と、入力信号Ｖ３およびＶ４のバックエッジを遅延させるバックエッジ遅延回路７３および７４と、フロントエッジ遅延回路６３および６４並びにバックエッジ遅延回路７３および７４を介して得られる駆動制御信号を増幅する増幅回路４１および３８と、図５を参照して説明した増幅回路４１および３８によって駆動されるスイッチ素子４０および３７、ダイオード３６，４２、インダクタンス３５，４３、並びに、容量３９を有する電力回収回路と、を備える。
【００４９】
図１２は本発明に係る容量性負荷駆動回路の第２実施例を示すブロック回路図である。
【００５０】
図１２と図１１との比較から明らかなように、本第２実施例の容量性負荷駆動回路は、図１１に示す第１実施例の容量性負荷駆動回路におけるフロントエッジ遅延回路６１〜６４およびバックエッジ遅延回路７１〜７４を、それぞれ入力信号Ｖ１〜Ｖ４の立ち上がりエッジを遅延させる立ち上がりエッジ遅延回路６１１〜６４１および入力信号Ｖ１〜Ｖ４の立ち下がりエッジを遅延させる立ち下がりエッジ遅延回路７１１〜７４１で構成したものである。ここで、入力信号Ｖ１〜Ｖ４は、高レベル『Ｈ』で駆動する正極性パルス信号（ハイイネーブル信号）である。
【００５１】
図１３は本発明に係る容量性負荷駆動回路の第３実施例を示すブロック回路図である。
【００５２】
図１３と図１１との比較から明らかなように、本第３実施例の容量性負荷駆動回路は、図１１に示す第１実施例の容量性負荷駆動回路におけるフロントエッジ遅延回路６１〜６４およびバックエッジ遅延回路７１〜７４を、それぞれ入力信号Ｖ１〜Ｖ４の立ち下がりエッジを遅延させる立ち下がりエッジ遅延回路６１２〜６４２および入力信号Ｖ１〜Ｖ４の立ち上がりエッジを遅延させる立ち上がりエッジ遅延回路７１２〜７４２で構成したものである。ここで、入力信号Ｖ１〜Ｖ４は、低レベル『Ｌ』で駆動する負極性パルス信号（ロウイネーブル信号）である。また、バックエッジ遅延回路７１〜７４の出力信号は、インバータ８１〜８４を介して対応する各スイッチ素子（３１，３３，４０，３７）に供給される。
【００５３】
図１４は本発明に係る容量性負荷駆動回路の第４実施例を示す要部回路図であり、上述した図１２に示す第２実施例の容量性負荷駆動回路における立ち上がりエッジ遅延回路６１１（６２１〜６４１）および立ち下がりエッジ遅延回路７１１（７２１〜７４１）の具体的な一回路構成を示すものである。
【００５４】
図１４に示されるように、立ち上がりエッジ遅延回路６１１は、可変抵抗（可変抵抗素子）１０１、容量（容量素子）１０２およびダイオード１０３を備え、また、立ち下がりエッジ遅延回路７１１は、可変抵抗２０１、容量２０２およびダイオード２０３を備えている。ここで、立ち上がりエッジ遅延回路６１１において、可変抵抗１０１は、入力信号Ｖｉｎ（Ｖ１）に対して逆方向のダイオード１０３と並列に接続され、可変抵抗１０１およびダイオード１０３の出力側の接続ノードには、一端が接地ＧＮＤに接続された容量１０２の他端が接続されている。また、立ち下がりエッジ遅延回路７１１において、可変抵抗２０１は、入力信号Ｖｉｎに対して順方向のダイオード２０３と並列に接続され、可変抵抗２０１およびダイオード２０３の出力側の接続ノードには、一端が接地ＧＮＤに接続された容量２０２の他端が接続されている。なお、入力信号Ｖｉｎとしては、正極性パルス信号が使用される。
【００５５】
この図１４に示す第４実施例の容量性負荷駆動回路は、立ち上がりエッジ遅延回路６１１において、まず、可変抵抗１０１および容量１０２で構成される積分回路により、入力信号Ｖｉｎの立ち上がりエッジを遅延する。ここで、入力信号Ｖｉｎの立ち下がり時には、ダイオード１０３を介して容量１０２に蓄積された電荷を放電するようになっており、入力信号Ｖｉｎの立ち下がりエッジは、可変抵抗１０１の影響を受けずに次段の立ち下がりエッジ遅延回路７１１に伝えられる。このように、立ち上がりエッジ遅延回路６１１は、入力信号Ｖｉｎの立ち上がりエッジを遅延させるものであり、可変抵抗１０１の抵抗値を変化させることによって、立ち上がりエッジの遅延時間のみを独立に調整することができる。
【００５６】
さらに、立ち上がりエッジ遅延回路６１１の出力信号は、立ち下がりエッジ遅延回路７１１に供給され、この立ち下がりエッジ遅延回路７１１において、可変抵抗２０１および容量２０２で構成される積分回路により、立ち上がりエッジ遅延回路６１１の出力信号（入力信号Ｖ１：Ｖｉｎ）の立ち下がりが遅延される。ここで、立ち上がりエッジ遅延回路６１１の出力信号の立ち上がり時には、ダイオード２０３を介して容量２０２を充電する。このように、立ち下がりエッジ遅延回路７１１は、立ち上がりエッジ遅延回路６１１の出力信号の立ち下がりエッジを遅延させるものであり、可変抵抗２０１の抵抗値を変化させることによって、立ち下がりエッジの遅延時間のみを独立に調整することができる。なお、立ち下がりエッジ遅延回路７１１の出力信号は、スイッチ素子３１を駆動する増幅回路３２に供給される。
【００５７】
上述したように、本第４実施例の容量性負荷駆動回路によれば、入力信号Ｖｉｎ（Ｖ１〜Ｖ４）の立ち上がりエッジおよび立ち下がりエッジをそれぞれ独立に調整することができ、出力信号のパルス幅の変動を低減して適切な出力電圧を容量性負荷に供給することが可能になる。
【００５８】
図１５は本発明に係る容量性負荷駆動回路の第５実施例を示す要部回路図であり、上述した図１３に示す第３実施例の容量性負荷駆動回路における立ち下がりエッジ遅延回路６１２（６２２〜６４２）および立ち上がりエッジ遅延回路７１２（７２２〜７４２）の具体的な一回路構成を示すものである。
【００５９】
図１５と図１４との比較から明らかなように、本第５実施例の容量性負荷駆動回路は、図１４に示す第４実施例のダイオード１０３および２０３を、その極性を逆にしたダイオード１０４および２０４に置き換えて、第４実施例における立ち上がりエッジ遅延回路６１１および立ち下がりエッジ遅延回路７１１を立ち下がりエッジ遅延回路６１２および立ち上がりエッジ遅延回路７１２として構成したものである。なお、入力信号Ｖｉｎ（Ｖ１）としては、負極性パルス信号が使用される。また、立ち上がりエッジ遅延回路７１２の出力信号は、インバータ（８１）を介してスイッチ素子３１を駆動する増幅回路３２に供給される。
【００６０】
図１６は本発明に係る容量性負荷駆動回路の第６実施例を示す図であり、図１６（ａ）は要部回路図を示し、図１６（ｂ）は図１６（ａ）の回路における各波形図を示している。図１６（ａ）において、参照符号６１３はフロントエッジ遅延回路（立ち上がりエッジ遅延回路）、７１３はバックエッジ遅延回路（立ち下がりエッジ遅延回路）、１０７および２０７は第１および第２のモノマルチバイブレータ、また、９１３はＳＲフリップフロップを示している。なお、入力信号Ｖｉｎとしては、正極性パルス信号が使用される。
【００６１】
図１６（ａ）に示されるように、フロントエッジ遅延回路６１３は、可変抵抗１０５、容量１０６および第１のモノマルチバイブレータ１０７を備え、また、バックエッジ遅延回路７１３は、可変抵抗２０５、容量２０６、第２のモノマルチバイブレータ２０７およびインバータ２０８を備える。入力信号Ｖｉｎ（Ｖ１）は、第１のモノマルチバイブレータ１０７に供給されると共に、インバータ２０８を介して第２のモノマルチバイブレータ２０７に供給される。第１のモノマルチバイブレータ１０７には、可変抵抗１０５および容量１０６が設けられ、可変抵抗１０５の抵抗値を調整することにより時定数を変化させて、入力信号Ｖｉｎの立ち上がりエッジを遅延するようになっている。また、第２のモノマルチバイブレータ２０７には、可変抵抗２０５および容量２０６が設けられ、可変抵抗２０５の抵抗値を調整することにより時定数を変化させて、インバータ２０８で反転された入力信号（／Ｖｉｎ）の立ち上がりエッジ、すなわち、入力信号Ｖｉｎの立ち下がりエッジを遅延するようになっている。
【００６２】
第１のモノマルチバイブレータ１０７の出力信号（／Ｑ出力）Ｖｍ１および第２のモノマルチバイブレータ２０７の出力信号（／Ｑ出力）Ｖｍ２は、それぞれＳＲフリップフロップ９１３のセット端子Ｓおよびリセット端子Ｒに供給され、ＳＲフリップフロップ９１３から図１６（ｂ）に示されるような出力信号Ｖｏが出力される。すなわち、第１のモノマルチバイブレータ１０７の出力信号Ｖｍ１は、入力信号Ｖｉｎの立ち上がりエッジで立ち下がり、可変抵抗１０５および容量１０６の時定数により設定された所定時間後に立ち上がる。また、第２のモノマルチバイブレータ２０７の出力信号Ｖｍ２は、入力信号Ｖｉｎの立ち下がりエッジで立ち下がり、可変抵抗２０５および容量２０６の時定数により設定された所定時間後に立ち上がる。なお、第１および第２のモノマルチバイブレータ１０７，２０７およびインバータ２０８における遅延時間は無視できるものとする。
【００６３】
さらに、図１６（ａ）および図１６（ｂ）に示されるように、ＳＲフリップフロップ９１３は、信号Ｖｍ１の立ち上がりエッジでセットされ、信号Ｖｍ２の立ち上がりエッジでリセットされため、出力信号Ｖｏは、信号Ｖｍ１の立ち上がりエッジで立ち上がり、信号Ｖｍ２の立ち上がりエッジで立ち下がるパルス電圧となる。
【００６４】
このように、本第６実施例の容量性負荷駆動回路において、出力信号Ｖｏの立ち上がりエッジは、入力信号Ｖｉｎの立ち上がりエッジを遅延させることによって形成され、また、出力信号Ｖｏの立ち下がりエッジは、入力信号のＶｉｎの立ち下がりエッジを遅延させることによって形成される。そして、立ち上がりエッジの遅延時間は、可変抵抗１０５の抵抗値を変化させることによって調整することができ、また、立ち下がりエッジの遅延時間は、可変抵抗２０５の抵抗値を変化させることによって調整することができる。なお、可変抵抗１０５および２０５の抵抗値を変化させる代わりに、或いは、可変抵抗１０５および２０５の抵抗値の変化に加えて、容量１０６および２０６を可変容量とし、それらの容量値を変化させることで遅延時間の調整を行うように構成してもよい。
【００６５】
以上のように、本発明に係る容量性負荷駆動回路の第１〜第６実施例によれば、入力信号のフロントエッジ（立ち上がりエッジまたは立ち下がりエッジ）の遅延時間とバックエッジ（立ち下がりエッジまたは立ち上がりエッジ）の遅延時間を各々独立に設定することができ、これにより、従来のフロントエッジの遅延時間を変化させた場合に生じる出力パルス幅の変動（スイッチ素子へ供給するドライブパルスのパルス幅変動）を低減することができる。その結果、適切な出力電圧を容量性負荷に供給することができ、容量性負荷駆動回路をプラズマディスプレイ装置に適用した場合には、タイムマージンの減少、異常電流の発生、および、ノイズ等の問題がない駆動電圧をプラズマディスプレイパネルへ供給することが可能になる。
【００６６】
図１７は本発明に係る容量性負荷駆動回路の第７実施例を示すブロック回路図である。
【００６７】
図１７に示されるように、本第７実施例の容量性負荷駆動回路は、フロントエッジ遅延回路６１〜６４およびパルス幅調整回路９１〜９４を備えている。すなわち、本第７実施例の容量性負荷駆動回路は、図１１を参照して説明した第１実施例の容量性負荷駆動回路において、バックエッジ遅延回路７１〜７４の代わりにパルス幅調整回路９１〜９４を適用するようになっている。
【００６８】
図１８は本発明に係る容量性負荷駆動回路の第８実施例を示す図であり、図１８（ａ）は要部回路図を示し、図１８（ｂ）は図１８（ａ）の回路における各波形図を示している。ここで、図１８（ａ）に示す回路は、上述した図１７に示す第７実施例の容量性負荷駆動回路におけるフロントエッジ遅延回路６１（６２〜６４）およびパルス幅調整回路９１（９２〜９４）の一例としての具体的な回路構成を示すものである。
【００６９】
図１８（ａ）に示されるように、フロントエッジ遅延回路６１は、可変抵抗６０１および容量６０２を備え、また、パルス幅調整回路９１は、可変抵抗９０１、容量９０２およびモノマルチバイブレータ９０３を備える。すなわち、図１８（ｂ）に示されるように、本第８実施例の容量性負荷駆動回路において、入力信号Ｖｉｎは、図７（ａ）を参照して説明した従来のサステイン回路の遅延回路５１と同様の構成を有するフロントエッジ遅延回路６１によりフロントエッジが遅延され（遅延時間Ｔ１）、そして、モノマルチバイブレータ９０３により可変抵抗９０１および容量９０２により規定される時定数に応じたパルス幅Ｔｗｏを有する出力信号Ｖｏを得るようになっている。すなわち、本第８実施例の容量性負荷駆動回路は、フロントエッジ遅延回路６１における可変抵抗６０１抵抗値を変化させることにより入力信号Ｖｉｎのフロントエッジの遅延時間Ｔ１を調整し、且つ、パルス幅調整回路９１における可変抵抗９０１の抵抗値を変化させることにより出力信号Ｖｏのパルス幅Ｔｗｏを調整することで、フロントエッジの遅延時間と出力信号のパルス幅を独立に設定することができるようになっている。
【００７０】
図１９は本発明に係る容量性負荷駆動回路の第９実施例を示す図であり、図１９（ａ）は要部回路図を示し、図１９（ｂ）は図１９（ａ）の回路における各波形図を示している。ここで、図１９（ａ）に示す回路は、上述した図１８（ａ）に示す第８実施例の容量性負荷駆動回路におけるフロントエッジ遅延回路６１（６２〜６４）およびパルス幅調整回路９１（９２〜９４）の他の例としての具体的な回路構成を示すものである。
【００７１】
図１９（ａ）に示されるように、本第９実施例の容量性負荷駆動回路において、フロントエッジ遅延回路６１およびパルス幅調整回路９１は、クロック信号ＣＬＯＣＫのパルス数を数えるカウンタとして構成され、カウンタ６１に設定するカウント数（Ｃｏｎｔ１）を変化させることにより入力信号Ｖｉｎのフロントエッジの遅延時間Ｔ１を調整し、さらに、カウンタ９１に設定するカウント数（Ｃｏｎｔ２）を変化させることにより出力信号Ｖｏのパルス幅Ｔｗｏを調整するようになっている。本第９実施例の容量性負荷駆動回路は、フロントエッジの遅延時間および出力信号のパルス幅を、カウンタ６１および９１に供給する信号Ｃｏｎｔ１およびＣｏｎｔ２により独立に且つ容易に調整できるようになっている。
【００７２】
以上のように、本発明に係る容量性負荷駆動回路の第７〜第９実施例によれば、入力信号のフロントエッジ（立ち上がりエッジまたは立ち下がりエッジ）の遅延時間と出力信号のパルス幅を各々独立に設定することができ、これにより、従来のフロントエッジの遅延時間を変化させた場合に生じる出力パルス幅の変動を低減することができる。その結果、適切な出力電圧を容量性負荷に供給することができ、容量性負荷駆動回路をプラズマディスプレイ装置に適用した場合には、タイムマージンの減少、異常電流の発生、および、ノイズ等の問題がない駆動電圧をプラズマディスプレイパネルへ供給することが可能になる。
【００７３】
図２０は本発明に係る容量性負荷駆動回路の第１０実施例を示すブロック回路図である。
【００７４】
図２０と図１１との比較から明らかなように、本第１０実施例の容量性負荷駆動回路においては、図１１に示す第１実施例における入力端子（例えば、Ｖ１）と増幅回路（例えば、３２）との間に直列に設けられたフロントエッジ遅延回路（６１）およびバックエッジ遅延回路（７１）が並列に設けられるようになっている。
【００７５】
すなわち、図２０に示されるように、各入力信号Ｖ１〜Ｖ４は、それぞれフロントエッジ遅延回路６５１〜６５４およびバックエッジ遅延回路７５１〜７５４に供給されると共に、フロントエッジ遅延回路６５１，６５２，６５３，６５４およびバックエッジ遅延回路７５１，７５２，７５３，７５４の出力が増幅回路３２，３４，４１，３８に供給されるようになっている。
【００７６】
図２１は本発明に係る容量性負荷駆動回路の第１１実施例を示す要部回路図であり、上述した図２０に示す第１０実施例の容量性負荷駆動回路におけるフロントエッジ遅延回路６５１（６５２〜６５４）およびバックエッジ遅延回路７５１（７５２〜７５４）の具体的な一回路構成を示すものである。
【００７７】
図２１に示されるように、本第１１実施例の容量性負荷駆動回路において、フロントエッジ遅延回路（立ち上がりエッジ遅延回路）６５１は、可変抵抗３１１、ダイオード３１３および容量３１５を備えて構成され、また、バックエッジ遅延回路（立ち下がりエッジ遅延回路）７５１は、可変抵抗３１２、ダイオード３１３および容量３１５を備えて構成される。すなわち、本第１１実施例の容量性負荷駆動回路は、容量３１５をフロントエッジ遅延回路６５１およびバックエッジ遅延回路７５１で共用するようになっている。ここで、入力信号Ｖｉｎのフロントエッジ（立ち上がりエッジ）の遅延時間は、可変抵抗３１１の抵抗値を変化させることによって調整され、また、バックエッジ（立ち上がりエッジ）の遅延時間は、可変抵抗３１２の抵抗値を変化させることによって調整される。
【００７８】
図２２は本発明に係る容量性負荷駆動回路の第１２実施例を示す要部回路図であり、前述した図２０に示す第１０実施例の容量性負荷駆動回路におけるフロントエッジ遅延回路６５１（６５２〜６５４）およびバックエッジ遅延回路７５１（７５２〜７５４）の他の具体的な回路構成を示すものである。ここで、図２２に示す第１２実施例の容量性負荷駆動回路では、入力信号Ｖｉｎとして正極性パルス信号が使用され、フロントエッジ遅延回路６５１は入力信号Ｖｉｎの立ち上がりエッジを遅延し、また、バックエッジ遅延回路７５１は立ち下がりエッジを遅延する。
【００７９】
図２２と図２１との比較から明らかなように、本第１２実施例の容量性負荷駆動回路におけるフロントエッジ遅延回路（立ち上がりエッジ遅延回路）６５１は、上述した第１１実施例の容量性負荷駆動回路におけるフロントエッジ遅延回路からダイオード３１３を取り除いたものに相当する。入力信号Ｖｉｎの立ち上がり時は、可変抵抗３１１を介して容量３１５に電荷が充電され、また、入力信号Ｖｉｎの立ち下がり時には、可変抵抗３１１およびダイオード３１４と直列に接続された可変抵抗３１２を介して容量３１５の電荷を放電する。すなわち、出力電圧Ｖｏの立ち上がりエッジの遅延時間は、可変抵抗３１１の抵抗値によって変化し、また、出力電圧Ｖｏの立ち下がりエッジの遅延時間は、可変抵抗３１１および３１２の抵抗値によって変化する。
【００８０】
従って、本第１２実施例の容量性負荷駆動回路においては、まず、フロントエッジ遅延回路６５１における可変抵抗３１１の抵抗値を変化させて立ち上がりエッジの遅延時間を調整し、その後、バックエッジ遅延回路７５１における可変抵抗３１２の抵抗値を変化させて立ち下がりエッジの遅延時間を調整することで、立ち上がりエッジおよび立ち下がりエッジの遅延時間を適切に調整することができる。
【００８１】
図２３は本発明に係る容量性負荷駆動回路の第１３実施例を示す要部回路図である。ここで、図２３に示す第１３実施例の容量性負荷駆動回路では、入力信号Ｖｉｎとして負極性パルス信号が使用され、フロントエッジ遅延回路６５１は入力信号Ｖｉｎの立ち下がりエッジを遅延し、また、バックエッジ遅延回路７５１は立ち上がりエッジを遅延する。なお、本第１３実施例において、入力信号Ｖｉｎのフロントおよびバックエッジの遅延時間の調整が行われた信号は、インバータ３１７で反転および波形整形されて出力信号Ｖｏとして次段の増幅回路３２に供給されるようになっている。
【００８２】
図２３と図２２との比較から明らかなように、本第１３実施例の容量性負荷駆動回路におけるバックエッジ遅延回路（立ち上がりエッジ遅延回路）７５１は、上述した第１２実施例の容量性負荷駆動回路におけるバックエッジ遅延回路（立ち下がりエッジ遅延回路）におけるダイオードの向きを逆方向にしたものに相当する。入力信号Ｖｉｎの立ち下がり時は、可変抵抗３１１を介して容量３１５の電荷を放電し、また、入力信号Ｖｉｎの立ち上がり時には、可変抵抗３１１およびダイオード３１６と直列に接続された可変抵抗３１２を介して容量３１５に電荷が充電される。すなわち、出力電圧Ｖｏの立ち下がりエッジの遅延時間は、可変抵抗３１１の抵抗値によって変化し、また、出力電圧Ｖｏの立ち上がりエッジの遅延時間は、可変抵抗３１１および３１２の抵抗値によって変化する。
【００８３】
従って、本第１３実施例の容量性負荷駆動回路においては、まず、フロントエッジ遅延回路６５１における可変抵抗３１１の抵抗値を変化させて立ち下がりエッジの遅延時間を調整し、その後、バックエッジ遅延回路７５１における可変抵抗３１２の抵抗値を変化させて立ち上がりエッジの遅延時間を調整することで、立ち下がりエッジおよび立ち上がりエッジの遅延時間を適切に調整することができる。
【００８４】
図２４は本発明に係る容量性負荷駆動回路の第１４実施例を示すブロック回路図であり、集積回路１００を、前述した図１９に示す第９実施例のフロントエッジ遅延回路（６１〜６４）およびパルス幅調整回路（９１〜９４）により構成した例を示すものである。
【００８５】
図２４に示されるように、集積回路１００は、例えば、入力信号Ｖ１〜Ｖ４およびクロック信号ＣＬＯＣＫを受け取り、クロック信号ＣＬＯＣＫを制御信号（Ｃｏｎｔ１１〜Ｃｏｎｔ１４およびＣｏｎｔ２１〜Ｃｏｎｔ２４）に応じた数だけカウントすることによって、フロントエッジ遅延回路で入力信号のフロントエッジの遅延時間を調整すると共に、パルス幅調整回路でパルス幅を調整する。そして、これらのフロントエッジの遅延時間およびパルス幅が調整された信号が、それぞれ対応する増幅回路３２，３４，４１，３８に供給され、図５を参照して説明したのと同様のスイッチ素子（サステイン出力素子）の駆動および電力の回収を行うようになっている。
【００８６】
すなわち、各フロントエッジ遅延回路（カウンタ：６１〜６４）には、それぞれ入力信号（Ｖ１〜Ｖ４）のフロントエッジの遅延時間（Ｔ１）を調整するための制御信号（カウント数）Ｃｏｎｔ１１〜Ｃｏｎｔ１４が供給され、また、各パルス幅調整回路（カウンタ：９１〜９４）には、それぞれ出力信号のパルス幅（Ｔｗｏ）を調整するための制御信号（カウント数）Ｃｏｎｔ２１〜Ｃｏｎｔ２４が供給されている。すなわち、本第１４実施例によれば、フロントエッジの遅延時間および出力信号のパルス幅を、カウンタ（６１〜６４および９１〜９４）に供給する信号（Ｃｏｎｔ１１〜Ｃｏｎｔ１４およびＣｏｎｔ２１〜Ｃｏｎｔ２４）により独立に且つ容易に調整できるようになっている。
【００８７】
なお、上述した各実施例は、フロントエッジ遅延回路、バックエッジ遅延回路およびパルス幅調整回路等の例を示すだけのものであり、これらの回路は様々に変形し得るのはいうまでもない。
【００８８】
以上、詳述した容量性負荷駆動回路の各実施例は、図１〜図４を参照して説明したようなプラズマディスプレイ装置におけるサステイン回路として適用することにより、サステイン回路における遅延時間を調整した際に生じる可能性のあるタイムマージンを減少すると共に、異常電流およびノイズ等の課題を解決することができる。
【００８９】
（付記１） 入力端子と、
該入力端子から入力された入力信号のフロントエッジを遅延させるフロントエッジ遅延回路と、
前記入力信号のバックエッジを遅延させるバックエッジ遅延回路と、
前記フロントエッジ遅延回路および前記バックエッジ遅延回路を介して得られる駆動制御信号を増幅する増幅回路と、
該増幅回路によって駆動される出力スイッチ素子と、を備えることを特徴とする容量性負荷駆動回路。
【００９０】
（付記２） 付記１に記載の容量性負荷駆動回路において、
前記フロントエッジ遅延回路は、前記入力信号の立ち上がりエッジを遅延させる立ち上がりエッジ遅延回路であり、且つ、
前記バックエッジ遅延回路は、前記入力信号の立ち下がりエッジを遅延させる立ち下がりエッジ遅延回路であることを特徴とする容量性負荷駆動回路。
【００９１】
（付記３） 付記２に記載の容量性負荷駆動回路において、前記入力信号は、正極性パルス信号であることを特徴とする容量性負荷駆動回路。
【００９２】
（付記４） 付記１に記載の容量性負荷駆動回路において、
前記フロントエッジ遅延回路は、前記入力信号の立ち下がりエッジを遅延させる立ち下がりエッジ遅延回路であり、且つ、
前記バックエッジ遅延回路は、前記入力信号の立ち上がりエッジを遅延させる立ち上がりエッジ遅延回路であることを特徴とする容量性負荷駆動回路。
【００９３】
（付記５） 付記４に記載の容量性負荷駆動回路において、前記入力信号は、負極性パルス信号であることを特徴とする容量性負荷駆動回路。
【００９４】
（付記６） 付記２〜５のいずれか１項に記載の容量性負荷駆動回路において、前記立ち上がりエッジ遅延回路は、抵抗素子およびスイッチ素子の並列回路と容量素子とを備え、前記入力信号が立ち上がる時は前記抵抗素子を介して前記容量素子に電荷を充電し、且つ、前記入力信号が立ち下がる時は前記スイッチ素子を介して前記容量素子に充電された電荷を放電することを特徴とする容量性負荷駆動回路。
【００９５】
（付記７） 付記６に記載の容量性負荷駆動回路において、前記立ち上がりエッジ遅延回路におけるスイッチ素子は、ダイオードであることを特徴とする容量性負荷駆動回路。
【００９６】
（付記８） 付記６に記載の容量性負荷駆動回路において、前記立ち上がりエッジ遅延回路の遅延時間を、前記抵抗素子の抵抗値を変化させることによって調整することを特徴とする容量性負荷駆動回路。
【００９７】
（付記９） 付記６に記載の容量性負荷駆動回路において、前記立ち上がりエッジ遅延回路の遅延時間を、前記容量素子の容量値を変化させることによって調整することを特徴とする容量性負荷駆動回路。
【００９８】
（付記１０） 付記２〜５のいずれか１項に記載の容量性負荷駆動回路において、前記立ち下がりエッジ遅延回路は、抵抗素子およびスイッチ素子の並列回路と容量素子とを備え、前記入力信号が立ち下がる時は前記抵抗素子を介して前記容量素子に電荷を充電し、且つ、前記入力信号が立ち上がる時は前記スイッチ素子を介して前記容量素子に充電された電荷を放電することを特徴とする容量性負荷駆動回路。
【００９９】
（付記１１） 付記１０に記載の容量性負荷駆動回路において、前記立ち下がりエッジ遅延回路におけるスイッチ素子は、ダイオードであることを特徴とする容量性負荷駆動回路。
【０１００】
（付記１２） 付記１０に記載の容量性負荷駆動回路において、前記立ち下がりエッジ遅延回路の遅延時間を、前記抵抗素子の抵抗値を変化させることによって調整することを特徴とする容量性負荷駆動回路。
【０１０１】
（付記１３） 付記１０に記載の容量性負荷駆動回路において、前記立ち下がりエッジ遅延回路の遅延時間を、前記容量素子の容量値を変化させることによって調整することを特徴とする容量性負荷駆動回路。
【０１０２】
（付記１４） 付記１に記載の容量性負荷駆動回路において、
前記フロントエッジ遅延回路は、前記入力信号のフロントエッジをトリガとする第１のモノマルチバイブレータであり、且つ、
前記バックエッジ遅延回路は、前記入力信号のバックエッジをトリガとする第２のモノマルチバイブレータであり、前記第１のモノマルチバイブレータの出力信号と前記第２のモノマルチバイブレータの出力とを合成することにより、前記駆動制御信号を生成することを特徴とする容量性負荷駆動回路。
【０１０３】
（付記１５） 付記１に記載の容量性負荷駆動回路において、
前記フロントエッジ遅延回路は、第１の抵抗素子および第１のスイッチ素子を有する第１の直列回路と、第１の容量素子とを備え、
前記バックエッジ遅延回路は、第２の抵抗素子および第２のスイッチ素子を有する第２の直列回路と、第２の容量素子とを備え、前記第１の直列回路および前記第２の直列回路が並列に接続されていることを特徴とする容量性負荷駆動回路。
【０１０４】
（付記１６） 付記１５に記載の容量性負荷駆動回路において、前記第１の容量素子および前記第２の容量素子を同一の容量素子により共用したことを特徴とする容量性負荷駆動回路。
【０１０５】
（付記１７） 付記１５または１６に記載の容量性負荷駆動回路において、前記第１の抵抗素子の抵抗値を変化させることによって前記入力信号のフロントエッジの遅延時間を調整し、且つ、前記第２の抵抗素子の抵抗値を変化させることによって前記入力信号のバックエッジの遅延時間を調整することを特徴とする容量性負荷駆動回路。
【０１０６】
（付記１８） 付記１５または１６に記載の容量性負荷駆動回路において、前記第１のスイッチ素子および前記第２のスイッチ素子は、ダイオードであることを特徴とする容量性負荷駆動回路。
【０１０７】
（付記１９） 付記１に記載の容量性負荷駆動回路において、
前記フロントエッジ遅延回路は、第１の抵抗素子および第１の容量素子を備え、
前記バックエッジ遅延回路は、第２の抵抗素子およびスイッチ素子を有する直列回路と、第２の容量素子とを備え、前記第１の抵抗素子と前記直列回路が並列に接続されていることを特徴とする容量性負荷駆動回路。
【０１０８】
（付記２０） 付記１９に記載の容量性負荷駆動回路において、前記第１の容量素子および前記第２の容量素子を同一の容量素子により共用したことを特徴とする容量性負荷駆動回路。
【０１０９】
（付記２１） 付記１９または２０に記載の容量性負荷駆動回路において、前記第１の抵抗素子の抵抗値を変化させることによって前記入力信号のフロントエッジの遅延時間を調整し、且つ、前記第２の抵抗素子の抵抗値を変化させることによって前記入力信号のバックエッジの遅延時間を調整することを特徴とする容量性負荷駆動回路。
【０１１０】
（付記２２） 付記１９または２０に記載の容量性負荷駆動回路において、最初に前記第１の抵抗素子の抵抗値を変化させて前記入力信号のフロントエッジの遅延時間を調整し、次に前記第２の抵抗素子の抵抗値を変化させて前記入力信号のバックエッジの遅延時間を調整することを特徴とする容量性負荷駆動回路。
【０１１１】
（付記２３） 付記１９に記載の容量性負荷駆動回路において、前記スイッチ素子は、ダイオードであることを特徴とする容量性負荷駆動回路。
【０１１２】
（付記２４） 付記１に記載の容量性負荷駆動回路において、
前記フロントエッジ遅延回路は、前記入力信号のフロントエッジからクロック信号のカウントを開始する第１のカウンタを備え、且つ、
前記バックエッジ遅延回路は、前記入力信号のバックエッジからクロック信号のカウントを開始する第２のカウンタを備え、前記第１のカウンタのカウント値を変化させて前記フロントエッジの遅延時間を調整し、且つ、前記第２のカウンタのカウント値を変化させて前記バックエッジの遅延時間を調整することを特徴とする容量性負荷駆動回路。
【０１１３】
（付記２５） 付記２４に記載の容量性負荷駆動回路において、前記第１のカウンタおよび前記第２のカウンタを、同一の半導体集積回路上に形成したことを特徴とする容量性負荷駆動回路。
【０１１４】
（付記２６） 入力端子と、
該入力端子から入力された入力信号のフロントエッジを遅延させるフロントエッジ遅延回路と、
該フロントエッジ遅延回路を介して得られた遅延信号から所定のパルス幅を有する駆動制御信号を生成するパルス幅調整回路と、
前記駆動制御信号を増幅する増幅回路と、
該増幅回路によって駆動される出力スイッチ素子と、を備えることを特徴とする容量性負荷駆動回路。
【０１１５】
（付記２７） 付記２６に記載の容量性負荷駆動回路において、
前記フロントエッジ遅延回路は、抵抗素子および容量素子を備え、且つ、
前記パルス幅調整回路は、モノマルチバイブレータであることを特徴とする容量性負荷駆動回路。
【０１１６】
（付記２８） 付記２７に記載の容量性負荷駆動回路において、
前記入力信号の遅延時間を、前記フロントエッジ遅延回路における前記抵抗素子の抵抗値を変化させることによって調整することを特徴とする容量性負荷駆動回路。
【０１１７】
（付記２９） 付記２７に記載の容量性負荷駆動回路において、
前記入力信号の遅延時間を、前記フロントエッジ遅延回路における前記容量素子の容量値を変化させることによって調整することを特徴とする容量性負荷駆動回路。
【０１１８】
（付記３０） 付記２７〜２９のいずれか１項に記載の容量性負荷駆動回路において、前記駆動制御信号のパルス幅を、前記モノマルチバイブレータの時定数等を変化させることによって調整することを特徴とする容量性負荷駆動回路。
【０１１９】
（付記３１） 付記２６に記載の容量性負荷駆動回路において、
前記フロントエッジ遅延回路は、クロック信号をカウントする第１のカウンタであり、且つ、
前記パルス幅調整回路は、前記クロック信号をカウントする第２のカウンタであり、前記第１のカウンタのカウント値を変化させることによって前記入力信号の遅延時間を調整し、前記第２のカウンタのカウント値を変化させることによって前記駆動制御信号のパルス幅を調整することを特徴とする容量性負荷駆動回路。
【０１２０】
（付記３２） 付記２６に記載の容量性負荷駆動回路において、
前記フロントエッジ遅延回路は、前記入力信号の立ち上がりエッジを遅延させる立ち上がりエッジ遅延回路であり、且つ、
前記パルス幅調整回路は、モノマルチバイブレータであることを特徴とする容量性負荷駆動回路。
【０１２１】
（付記３３） 付記３２に記載の容量性負荷駆動回路において、前記入力信号は、正極性パルス信号であることを特徴とする容量性負荷駆動回路。
【０１２２】
（付記３４） 付記２６に記載の容量性負荷駆動回路において、
前記フロントエッジ遅延回路は、前記入力信号の立ち下がりエッジを遅延させる立ち下がりエッジ遅延回路であり、且つ、
前記パルス幅調整回路は、モノマルチバイブレータであることを特徴とする容量性負荷駆動回路。
【０１２３】
（付記３５） 付記３４に記載の容量性負荷駆動回路において、前記入力信号は、負極性パルス信号であることを特徴とする容量性負荷駆動回路。
【０１２４】
（付記３６） 付記１〜３５のいずれか１項に記載の容量性負荷駆動回路において、
該容量性負荷駆動回路は、第１および第２の容量性負荷駆動回路を備え、
前記第１の容量性負荷駆動回路における第１の出力スイッチ素子は、電源線と容量性負荷との間に接続され、
前記第２の容量性負荷駆動回路における第２の出力スイッチ素子は、前記容量性負荷と基準電圧との間に接続されることを特徴とする容量性負荷駆動回路。
【０１２５】
（付記３７） 付記３６に記載の容量性負荷駆動回路において、
該容量性負荷駆動回路は、さらに、第３および第４の容量性負荷駆動回路を備え、
前記第３の容量性負荷駆動回路における第３の出力スイッチ素子は、第１のコイルを介して前記容量性負荷に接続され、
前記第４の容量性負荷駆動回路における第４の出力スイッチ素子は、第２のコイルを介して前記容量性負荷に接続されることを特徴とする容量性負荷駆動回路。
【０１２６】
（付記３８） 付記３６または３７に記載の容量性負荷駆動回路において、前記電源線は、プラズマディスプレイ装置のサステイン電源線であることを特徴とする容量性負荷駆動回路。
【０１２７】
（付記３９） 複数のＸ電極と、
該複数のＸ電極に略平行に配置され、該複数のＸ電極との間に放電を発生させる複数のＹ電極と、
前記複数のＸ電極に放電電圧を印加するＸ電極駆動回路と、
前記複数のＹ電極に放電電圧を印加するＹ電極駆動回路と、を有するプラズマディスプレイ装置であって、
前記Ｘ電極駆動回路または前記Ｙ電極駆動回路は、付記１〜３８のいずれか１項に記載の容量性負荷駆動回路を用いて構成したことを特徴とするプラズマディスプレイ装置。
【０１２８】
【発明の効果】
以上、詳述したように、本発明によれば、遅延回路によって遅延時間を調整した場合等に生じる出力信号のパルス幅の変動を低減し、適切な出力電圧を容量性負荷に供給するようにした容量性負荷駆動回路を提供することができる。また、本発明によれば、タイムマージンの減少、異常電流の発生、および、ノイズ等の問題がない駆動電圧をプラズマディスプレイパネルへ供給することのできるプラズマディスプレイ装置を適用することができる。
【図面の簡単な説明】
【図１】本発明が適用されるプラズマディスプレイ装置の一例を概略的に示す全体構成図である。
【図２】図１に示すプラズマディスプレイ装置の駆動波形を示す図である。
【図３】本発明が適用されるプラズマディスプレイ装置の他の例を概略的に示す全体構成図である。
【図４】図３に示すプラズマディスプレイ装置における維持放電期間の駆動波形を示す図である。
【図５】従来のプラズマディスプレイ装置におけるサステイン回路の一例を示す回路図である。
【図６】図５に示すサステイン回路における遅延回路の一例を示す回路図である。
【図７】従来のサステイン回路における増幅回路の閾値電圧と出力パルス幅との関係を説明するための図である。
【図８】従来のサステイン回路における遅延時間と出力パルス幅との関係を説明するための図である。
【図９】従来のサステイン回路における出力パルス幅が大きい場合の動作波形を示す図である。
【図１０】従来のサステイン回路における出力パルス幅が小さい場合の動作波形を示す図である。
【図１１】本発明に係る容量性負荷駆動回路の第１実施例を示すブロック回路図である。
【図１２】本発明に係る容量性負荷駆動回路の第２実施例を示すブロック回路図である。
【図１３】本発明に係る容量性負荷駆動回路の第３実施例を示すブロック回路図である。
【図１４】本発明に係る容量性負荷駆動回路の第４実施例を示す要部回路図である。
【図１５】本発明に係る容量性負荷駆動回路の第５実施例を示す要部回路図である。
【図１６】本発明に係る容量性負荷駆動回路の第６実施例を示す図である。
【図１７】本発明に係る容量性負荷駆動回路の第７実施例を示すブロック回路図である。
【図１８】本発明に係る容量性負荷駆動回路の第８実施例を示す図である。
【図１９】本発明に係る容量性負荷駆動回路の第９実施例を示す図である。
【図２０】本発明に係る容量性負荷駆動回路の第１０実施例を示すブロック回路図である。
【図２１】本発明に係る容量性負荷駆動回路の第１１実施例を示す要部回路図である。
【図２２】本発明に係る容量性負荷駆動回路の第１２実施例を示す要部回路図である。
【図２３】本発明に係る容量性負荷駆動回路の第１３実施例を示す要部回路図である。
【図２４】本発明に係る容量性負荷駆動回路の第１４実施例を示すブロック回路図である。
【符号の説明】
１０…ＰＤＰ
１１…第１の電極（Ｘ電極）
１１−Ｏ…奇数Ｘ電極
１１−Ｅ…偶数Ｘ電極
１２…第２の電極（Ｙ電極）
１２−Ｏ…奇数Ｙ電極
１２−Ｅ…偶数Ｙ電極
１３…アドレス電極
１８−Ｏ…第１Ｘサステインパルス発生回路
１８−Ｅ…第２Ｘサステインパルス発生回路
１９−Ｏ…第１Ｙサステインパルス発生回路
１９−Ｅ…第２Ｙサステインパルス発生回路
３１，３３，３７，４０…スイッチ素子（サステイン出力素子：ｎチャネル型ＭＯＳトランジスタ）
３２，３４，３８，４１…増幅回路（ドライブ回路）
３５，４３…インダクタンス
３６，４２，１０３，１０４，２０３，２０４…ダイオード
３９，１０２，１０６，２０２，２０６…容量（容量素子）
５１〜５４…遅延回路
６１〜６４，６１３，６５１〜６５４…フロントエッジ遅延回路
７１〜７４，７１３，７５１〜７５４…バックエッジ遅延回路
８１，２０８…インバータ
９１〜９４…パルス幅調整回路
１００…集積回路
１０１，１０５，２０１，２０５…可変抵抗（可変抵抗素子）
１０７，２０７…モノマルチバイブレータ
６１１〜６４１，７１２〜７４２…立ち上がりエッジ遅延回路
６１２〜６４２，７１１〜７４１…立ち下がりエッジ遅延回路
９１３…ＳＲフリップフロップ
Ｃｐ…ＰＤＰのＸ電極とＹ電極で形成される表示セルの駆動容量
【発明の属する技術分野】
本発明は、容量性負荷駆動回路およびプラズマディスプレイ装置に関し、特に、プラズマディスプレイパネル（ＰＤＰ：Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）の画素のような容量性負荷を駆動する容量性負荷駆動回路およびプラズマディスプレイ装置に関する。
【０００２】
近年、薄型の表示装置としてプラズマディスプレイ装置が実用化されている。プラズマディスプレイパネルの各画素のような容量性負荷を駆動する容量性負荷駆動回路において、遅延回路によって遅延時間を調整すると、サステインパルスのパルス幅がばらつく可能性がある。例えば、サステインパルスのパルス幅が大きくなると、タイムマージンの減少や異常電流の発生等が生じる。一方、サステインパルスのパルス幅が小さくなると、サステイン電圧の立ち上がりおよび立ち下がり波形にノイズが重畳されて、プラズマディスプレイ装置における動作マージンが減少し、また、画面のチラツキが発生する。そこで、遅延回路によって遅延時間を調整した場合等に生じる出力パルス幅変動を低減し、適切な出力電圧を容量性負荷に供給することのできる容量性負荷駆動回路の提供が要望されている。さらに、タイムマージンの減少や、異常電流およびノイズ等の問題がない駆動電圧をプラズマディスプレイパネルへ供給することのできるプラズマディスプレイ装置の提供も要望されている。
【０００３】
【従来の技術】
近年、プラズマディスプレイパネルは、自己発光型であるため視認性がよく、薄型で大画面表示および高速表示が可能であることから、ＣＲＴに替わる表示パネルとして実用化されている。
【０００４】
図１は本発明が適用されるプラズマディスプレイ装置の一例を概略的に示す全体構成図であり、一般的な三電極面放電交流駆動型のプラズマディスプレイ装置を示すものである。図１において、参照符号１０はＰＤＰ、１１は第１の電極（Ｘ電極）、１２は第２の電極（Ｙ電極）、１３はアドレス電極、そして、１４はスキャンドライバを示している。
【０００５】
図１に示されるように、一般的なＰＤＰ１０は、ｎ本のＸ電極１１とＹ電極１２（Ｙ１〜Ｙｎ）とを隣接して交互に配置して、ｎ組のＸ電極１１とＹ電極１２の組を形成し、各組のＸ電極１１とＹ電極１２の間で表示のための発光を行う。Ｙ電極とＸ電極は表示電極と呼ばれるが、維持電極またはサステイン電極とも呼ばれることもある。ｍ本のアドレス電極１３（Ａ１〜Ａｍ）は、表示電極と垂直な方向に設けら、各アドレス電極１３とＸ電極１１およびＹ電極１２の各組との交点部分にそれぞれ表示セルが形成される。
【０００６】
Ｙ電極１２は、スキャンドライバ１４に接続されている。スキャンドライバ１４にはＹ電極の本数分のスイッチ１６が設けられており、アドレス期間には走査信号発生回路１５からのスキャンパルスが順に印加されるように切り換えられ、維持放電期間には、Ｙサステイン回路１９からのサステインパルスが同時に印加されるように切り換えられる。Ｘ電極１１はＸサステイン回路１８に共通に接続され、また、アドレス電極１３はアドレスドライバ１７に接続される。画像信号処理回路２１は、画像信号をプラズマディスプレイ装置内部での動作に適した形式に変換した後、アドレス回路１７に供給する。駆動制御回路２０は、プラズマディスプレイ装置の各部を制御する信号を発生して供給する。
【０００７】
図２は図１に示すプラズマディスプレイ装置の駆動波形を示す図である。
【０００８】
プラズマディスプレイ装置は、１つの表示画面を所定の周期毎に書き換えながら表示しており、１表示周期を１フィールドと称する。階調表示を行う場合には、１フィールドをさらに複数のサブフィールドに分割し、表示セル毎に発光するサブフィールドを組み合わせて表示を行う。各サブフィールドは、全表示セルを初期化するリセット期間と、全表示セルを表示する画像に対応した状態に設定するアドレス期間と、設定された状態に応じて各表示セルを発光させる維持放電（サステイン）期間とで構成される。維持放電期間には、Ｘ電極とＹ電極に交互に維持（サステイン）パルスが印加され、アドレス期間に発光するように設定された表示セルで維持放電が行なわれ、これが表示のための発光になる。
【０００９】
プラズマディスプレイ装置では、維持放電期間に、電極間に最大で２００Ｖ程度の電圧を高周波数のパルスとして印加する必要があり、特に、サブフィールド表示で階調表示を行うものではパルス幅は数μｓである。このような高電圧で且つ高周波の信号で駆動するため、一般にプラズマディスプレイ装置の消費電力は大きく、省電力化が要望されている。
【００１０】
図３は本発明が適用されるプラズマディスプレイ装置の他の例を概略的に示す全体構成図であり、ＡＬＩＳ方式（Ａｌｔｅｒｎａｔｅ Ｌｉｇｈｔｉｎｇ ｏｆ ｓｕｒｆａｃｅ ｍｅｔｈｏｄ）のプラズマディスプレイ装置を示すものである。
【００１１】
図３に示されるように、ＡＬＩＳ方式のＰＤＰでは、ｎ本のＹ電極（第２の電極）１２−Ｏおよび１２−Ｅとｎ＋１本のＸ電極（第１の電極）１１−Ｏおよび１１−Ｅを隣接して交互に配置し、全ての表示電極（Ｙ電極とＸ電極）の間で表示発光を行う。従って、２ｎ＋１本の表示電極で、２ｎ本の表示ラインが形成される。つまり、ＡＬＩＳ方式は、図１の構成と同等の表示電極数で２倍の精細度が実現できる。また、放電空間を無駄なく使用でき、さらに、電極などによる遮光が小さいため高い開口率が得られ、高輝度が実現できるという特徴を有する。なお、ＡＬＩＳ方式では、全ての表示電極間を表示のための放電に利用するが、それらの放電を同時に発生することはできない。そこで、表示を奇数ラインと偶数ラインで時間的に分割する、いわゆるインターレース走査を行う。奇数フィールドでは奇数番目の表示ラインで表示を行い、偶数フィールドでは偶数番目の表示ラインで表示を行って、全体として奇数フィールドと偶数フィールドの表示を合わせた表示を得るようになっている。
【００１２】
Ｙ電極はスキャンドライバ１４に接続されている。スキャンドライバ１４にはスイッチ１６が設けられており、アドレス期間には順にスキャンパルスが印加されるように切り換えられ、維持放電期間には、奇数のＹ電極１２−Ｏは第１のＹサステイン回路１９−Ｏに、偶数のＹ電極１２−Ｅは第２のＹサステイン回路１９−Ｅに接続されるように切り換えられる。このとき、奇数のＸ電極１１−Ｏは第１のＸサステイン回路１８−Ｏに、偶数のＸ電極１１−Ｅは第２のＸサステイン回路１８−Ｅに接続される。また、アドレス電極１３は、アドレスドライバ１７に接続される。画像信号処理回路２１と駆動制御回路２０は、図１で説明したのと同様の動作を行う。
【００１３】
図４は図３に示すプラズマディスプレイ装置における維持放電期間の駆動波形を示す図であり、図４（ａ）は奇数フィールドの波形を示し、また、図４（ｂ）は偶数フィールドの波形を示す。奇数フィールドでは、電極Ｙ１とＸ２に電圧Ｖｓを印加し、電極Ｘ１とＹ２をグランドレベルとし、電極Ｘ１とＹ１間および電極Ｘ２とＹ２間で、すなわち、奇数表示ラインで放電を行なわせる。このとき、偶数表示ラインの電極Ｙ１とＸ２の間の電位差はゼロであり、放電は発生しない。同様に、偶数フィールドでは、電極Ｘ１とＹ２に電圧Ｖｓを印加し、電極Ｙ１とＸ２をグランドレベルとし、電極Ｙ１とＸ２間および電極Ｙ２とＸ１間で、すなわち、偶数表示ラインで放電を発生させる。リセット期間やアドレス期間の駆動波形についての説明は省略する。
【００１４】
ところで、従来、サステインパルスの立ち上がり・立ち下がりタイミングのずれや形状のずれのないサステイン回路を有し、低消費電力で誤動作しないプラズマディスプレイ装置が提案されている（例えば、特許文献１参照）。
【００１５】
図５は従来のプラズマディスプレイ装置におけるサステイン回路（容量性負荷駆動回路）の一例を示す回路図であり、電力を回収する回収経路と蓄積した電力を印加する印加経路を分離した電力回収回路を有するサステイン回路を示すものである。なお、信号Ｖ１〜Ｖ４を発生する回路も設けられているが、ここでは省略してある。参照符号ＣｐはＰＤＰ（１０）のＸ電極とＹ電極で形成される表示セルの駆動容量を示す。図５では、一方の電極のサステイン回路を示したが、他方の電極にも同様のサステイン回路が設けられている。
【００１６】
まず、電力回収回路のないサステイン回路は、スイッチ素子（サステイン出力素子：ｎチャネル型ＭＯＳトランジスタ）３１および３３、増幅回路（ドライブ回路）３２および３４、並びに、遅延回路（フロントエッジ遅延回路）５１および５２を備えて構成され、また、電力回収回路は、スイッチ素子３７および４０、増幅回路３８および４１、並びに、遅延回路（フロントエッジ遅延回路）５４および５３を備えて構成される。
【００１７】
入力信号Ｖ１およびＶ２は、それぞれ遅延回路５１および５２を介して増幅回路３２および３４に入力され、これら増幅回路３２および３４から出力される信号ＶＧ１およびＶＧ２がスイッチ素子３１および３３のゲートに供給される。ここで、入力信号Ｖ１が高レベル『Ｈ』の時にはスイッチ素子３１がオンし、高レベル『Ｈ』の信号が電極（Ｘ電極またはＹ電極）に印加される。このとき、入力信号Ｖ２は低レベル『Ｌ』となってスイッチ素子３３はオフする。さらに、入力信号Ｖ１が低レベル『Ｌ』になってスイッチ素子３１がオフすると、同時に入力信号Ｖ２が高レベル『Ｈ』になってスイッチ素子３３がオンし、電極にはグランドレベルの電位が印加される。
【００１８】
一方、電力回収回路を有するサステイン回路において、サステインパルスを印加する時には、入力信号Ｖ１が高レベル『Ｈ』になる前に、入力信号Ｖ２が低レベル『Ｌ』になりスイッチ素子３３がオフした後、入力信号Ｖ３が高レベル『Ｈ』になってスイッチ素子４０がオンして容量３９、ダイオード４２、インダクタンス４３および容量Ｃｐで共振回路が形成され、容量３９に蓄積された電力が電極に供給されて電極の電位が上昇する。この電位の上昇が終了する直前に入力信号Ｖ３が低レベル『Ｌ』になってスイッチ素子４０がオフし、さらに、入力信号Ｖ１が高レベル『Ｈ』になってスイッチ素子３１がオンして、電極の電位をＶｓに固定する。
【００１９】
また、サステインパルスの印加を終了する時には、まず、入力信号Ｖ１が低レベル『Ｌ』になりスイッチ素子３１がオフした後、入力信号Ｖ４が高レベル『Ｈ』になってスイッチ素子３７がオンし、容量３９、ダイオード３６、インダクタンス３５および容量Ｃｐで共振回路が形成され、容量Ｃｐに蓄積された電荷が容量３９に供給されて容量３９の電圧が上昇する。これにより、電極に印加されたサステインパルスにより容量Ｃｐに蓄積された電力が容量３９に回収される。この電極の電位の低下が終了する直前に入力信号Ｖ４が低レベル『Ｌ』になってスイッチ素子３７がオフし、さらに、入力信号Ｖ２が高レベル『Ｈ』になってスイッチ素子３３がオンし、電極の電位がグランドに固定される。維持放電期間の間は、サステインパルス数だけ上記の動作を繰り返す。以上の構成により、維持放電に伴う消費電力を低減することが可能になる。
【００２０】
図６は図５に示すサステイン回路における遅延回路の一例を示す回路図である。
【００２１】
図６に示されるように、遅延回路５１（５２〜５４）は、入力端子から入力される入力信号Ｖ１（Ｖ２〜Ｖ４）のフロントエッジを遅延させる回路であり、可変抵抗（可変抵抗素子）Ｒおよび容量（容量素子）Ｃを備え、可変抵抗Ｒの抵抗値を可変することにより各入力信号の遅延時間を制御するようになっている。すなわち、遅延回路５１，５２，５３，５４により、後段に接続されている増幅回路３２，３４，４１，３８の遅延時間のバラツキを補正して、スイッチ素子３１，３３，４０，３７を適切なタイミングで駆動できるように、各スイッチ素子に供給するドライブパルスの位相を調整するようになっている。
【００２２】
これにより、プラズマディスプレイパネルへ適切なタイミングのサステインパルスを供給すると共に、増幅回路の遅延時間のバラツキによって生じる電力増加を抑えることが可能になる。
【００２３】
また、従来、交流駆動型ＰＤＰの駆動装置において、電力回収回路が正常に動作しなかった場合、駆動装置における出力ロスが大きくなって該駆動装置を構成する各素子の発熱量が増加するが、駆動装置の各素子を耐圧の大きい部品等で構成することなく、また、電力回収回路が正常に動作しなかった場合でも素子破壊等の発生を防止することができるプラズマディスプレイ装置が提案されている（例えば、特許文献２参照）。
【００２４】
【特許文献１】
特開２００１−２８２１８１号公報
【特許文献２】
特開２００２−２１５０８７号公報
【００２５】
【発明が解決しようとする課題】
図７は従来のサステイン回路における増幅回路の閾値電圧と出力パルス幅との関係を説明するための図であり、上述した図５に示すサステイン回路における課題を説明するための図である。また、図８は従来のサステイン回路における遅延時間と出力パルス幅との関係を説明するための図であり、そして、図９は従来のサステイン回路における出力パルス幅が大きい場合の動作波形を示す図である。
【００２６】
図７（ａ）は、前述した図５に示すサステイン回路において、遅延回路（５１）として図６の回路を適用し、１つのスイッチ素子（３１）を駆動する要部回路（遅延回路５１および増幅回路３２）を示している。ここで、図７（ａ）の回路において、入力信号をＶｉｎ（Ｖ１）、遅延回路５１における可変抵抗Ｒおよび容量Ｃの接続ノードの電圧をＶｒｃ、増幅回路３２の閾値電圧をＶｔｈ、そして、増幅回路の出力電圧をＶｏとする。このとき、各電圧Ｖｉｎ，Ｖｒｃ，ＶｔｈおよびＶｏの波形は図７（ｂ）〜図７（ｄ）のようになる。なお、説明を簡潔にするために増幅回路３２での遅延時間を零とする。また、他の遅延回路（５２，５３，５４）および増幅回路（３４，４１，３８）で構成される要部回路も同様である。
【００２７】
まず、入力信号Ｖｉｎの高レベル『Ｈ』の電圧をＶｃｃとすると、増幅回路３２の閾値電圧Ｖｔｈが、Ｖｔｈ＝Ｖｔｈ１＝Ｖｃｃ／２の時、可変抵抗Ｒおよび容量Ｃによるフロントエッジ（立ち上がりエッジ）の遅延時間Ｔ１は、バックエッジ（立ち下がりエッジ）の遅延時間Ｔ２と等しくなる。従って、入力信号のパルス幅Ｔｗｉｎと増幅回路３２の出力信号Ｖｏのパルス幅Ｔｗｏは等しくなる。なお、遅延回路５１における可変抵抗Ｒの抵抗値を大きくして遅延時間Ｔ１を増加させた場合でも、パルス幅Ｔｗｏは一定である（図８（ａ）を参照）。
【００２８】
次に、閾値電圧Ｖｔｈが、Ｖｔｈ＝Ｖｔｈ２＜Ｖｃｃ／２の時は、図７（ｄ）の破線で示すような出力波形となり、Ｔ１＜Ｔ２、従って、Ｔｗｉｎ＜Ｔｗｏとなる。このとき、Ｔ１とＴｗｏの関係は、図８（ｂ）に示されるように、遅延時間Ｔ１が大きくなるほど出力信号Ｖｏのパルス幅Ｔｗｏも大きくなる。そして、図５に示すサステイン回路における各部の波形は、図９の破線に示したようになる。なお、図９において、実線は、Ｔｗｉｎ＝Ｔｗｏの時の波形を示している。
【００２９】
その結果、図９に示されるように、信号ＶＧ２が立ち下ってから信号ＶＧ１が立ち上がるまでのタイムマージンＴＭ１、および、信号ＶＧ１が立ち下ってから信号ＶＧ２が立ち上がるまでのタイムマージンＴＭ２が減少する。このタイムマージンＴＭ１およびＴＭ２は、スイッチ素子３１（スイッチ素子ＣＵ）および３３（ＣＤ）が同時にオンになって貫通電流が流れることがないようにするためのタイムマージンである。このようなタイムマージンの減少は、回路の信頼性低下につながることになる。
【００３０】
また、図９に示されるように、信号ＶＧ２が立ち下ってから信号ＶＧ３が立ち上がるまでの時間ＴＭ３、および、信号ＶＧ１が立ち下ってから信号ＶＧ４が立ち上がるまでの時間ＴＭ４も減少するため、場合によってはスイッチ素子３３（ＣＤ）および４０（ＬＵ）が同時にオンしたり、スイッチ素子３１（ＣＵ）および３７（ＬＤ）が同時にオンすることにより、これらのスイッチ素子に異常電流が流れる危険がある。
【００３１】
さらに、閾値電圧Ｖｔｈが、Ｖｔｈ＝Ｖｔｈ３＞Ｖｃｃ／２の時は、図７（ｄ）の一点鎖線で示すような出力波形となり、Ｔ１＞Ｔ２、従って、Ｔｗｉｎ＞Ｔｗｏとなる。このとき、Ｔ１とＴｗｏの関係は、図８（ｃ）に示したように、遅延時間Ｔ１が大きくなるほど出力信号Ｖｏのパルス幅（出力パルス幅）Ｔｗｏは小さくなる。そして、図５に示すサステイン回路における各部の波形は、図９の破線に示したようになる。なお、図９における実線は、Ｔｗｉｎ＝Ｔｗｏの時の波形を示している。
【００３２】
図１０は従来のサステイン回路における出力パルス幅が小さい場合の動作波形を示す図である。
【００３３】
図１０に示されるように、信号ＶＧ１およびＶＧ２のパルス幅が小さくなると、スイッチ素子３１および３３がオンしている期間が短くなる。その結果、本来、サステイン電源電圧Ｖｓまたは接地電圧ＧＮＤにクランプしていなければならない期間においても、ハイインピーダンス状態となる。この結果、サステイン電圧（サステイン回路の出力信号）Ｖｏｕｔの高レベル『Ｈ』期間や低レベル『Ｌ』期間において、ノイズが重畳される恐れがある。
【００３４】
また、信号ＶＧ３およびＶＧ４のパルス幅が小さくなった場合、スイッチ素子３７および４０に電流が流れている途中で信号ＶＧ３およびＶＧ４が立ち下がると、上述したスイッチ素子３７および４０を強制的にオフ状態にする可能性がある。このように、スイッチ素子３７および４０を強制的にオフ状態にすると、スイッチ素子３７および４０の電力損失が増加したり、図１０に示すサステイン電圧Ｖｏｕｔの立ち上がり波形および立ち下がり波形にノイズが重畳されることにもなる。
【００３５】
このようなハイインピーダンス状態でのノイズや、サステイン電圧の立ち上がり波形および立ち下がり波形におけるノイズが重畳されると、プラズマディスプレイ装置における動作マージンが減少し、画面のチラツキが発生することになる。
【００３６】
さらに、以上の説明では増幅回路における遅延時間を零としたが、実際には、増幅回路においても遅延時間が存在し、さらに、増幅回路内の部品バラツキ等により遅延時間にもバラツキが生じている。図５に示す４つの遅延回路（５１，５２，５３，５４）は、対応する各増幅回路（３２，３４，４１，３８）における遅延時間のバラツキを吸収するために、フロントエッジの遅延時間Ｔ１をそれぞれ独立に調整するようになっており、そのため、出力信号Ｖｏのパルス幅（出力パルス幅）Ｔｗｏも増幅回路毎に異なる特性となっている。従って、出力パルス幅が大きくなった場合に生じるタイムマージンの減少および異常電流の発生等の問題、或いは、出力パルス幅が小さくなった場合に生じるサステイン電圧Ｖｏｕｔに重畳されるノイズの問題等が、より一層発生し易いといった解決すべき課題がある。
【００３７】
本発明の目的は、遅延回路によって遅延時間を調整した場合等に生じる出力信号のパルス幅の変動を低減し、適切な出力電圧を容量性負荷に供給することのできる容量性負荷駆動回路を提供することにある。さらに、本発明の他の目的は、タイムマージンの減少、異常電流の発生、および、ノイズ等の問題がない駆動電圧をプラズマディスプレイパネルへ供給することのできるプラズマディスプレイ装置を提供することにある。
【００３８】
【課題を解決するための手段】
本発明の第１の形態によれば、入力端子と、該入力端子から入力された入力信号のフロントエッジを遅延させるフロントエッジ遅延回路と、前記入力信号のバックエッジを遅延させるバックエッジ遅延回路と、前記フロントエッジ遅延回路および前記バックエッジ遅延回路を介して得られる駆動制御信号を増幅する増幅回路と、該増幅回路によって駆動される出力スイッチ素子と、を備えることを特徴とする容量性負荷駆動回路が提供される。
【００３９】
本発明の第２の形態によれば、入力端子と、該入力端子から入力された入力信号のフロントエッジを遅延させるフロントエッジ遅延回路と、該フロントエッジ遅延回路を介して得られた遅延信号から所定のパルス幅を有する駆動制御信号を生成するパルス幅調整回路と、前記駆動制御信号を増幅する増幅回路と、該増幅回路によって駆動される出力スイッチ素子と、を備えることを特徴とする容量性負荷駆動回路が提供される。
【００４０】
本発明の第３の形態によれば、複数のＸ電極と、該複数のＸ電極に略平行に配置され、該複数のＸ電極との間に放電を発生させる複数のＹ電極と、前記複数のＸ電極に放電電圧を印加するＸ電極駆動回路と、前記複数のＹ電極に放電電圧を印加するＹ電極駆動回路と、を有するプラズマディスプレイ装置であって、前記Ｘ電極駆動回路または前記Ｙ電極駆動回路は、入力端子と、該入力端子から入力された入力信号のフロントエッジを遅延させるフロントエッジ遅延回路と、前記入力信号のバックエッジを遅延させるバックエッジ遅延回路と、前記フロントエッジ遅延回路および前記バックエッジ遅延回路を介して得られる駆動制御信号を増幅する増幅回路と、該増幅回路によって駆動される出力スイッチ素子と、を備える容量性負荷駆動回路であることを特徴とするプラズマディスプレイ装置が提供される。
【００４１】
本発明の第４の形態によれば、複数のＸ電極と、該複数のＸ電極に略平行に配置され、該複数のＸ電極との間に放電を発生させる複数のＹ電極と、前記複数のＸ電極に放電電圧を印加するＸ電極駆動回路と、前記複数のＹ電極に放電電圧を印加するＹ電極駆動回路と、を有するプラズマディスプレイ装置であって、前記Ｘ電極駆動回路または前記Ｙ電極駆動回路は、入力端子と、該入力端子から入力された入力信号のフロントエッジを遅延させるフロントエッジ遅延回路と、該フロントエッジ遅延回路を介して得られた遅延信号から所定のパルス幅を有する駆動制御信号を生成するパルス幅調整回路と、前記駆動制御信号を増幅する増幅回路と、該増幅回路によって駆動される出力スイッチ素子と、を備える容量性負荷駆動回路であることを特徴とするプラズマディスプレイ装置が提供される。
【００４２】
本発明に係る第１の形態の容量性負荷駆動回路によれば、入力信号のフロントエッジの遅延時間とバックエッジの遅延時間を適切に設定することができる。また、本発明に係る第２の形態の容量性負荷駆動回路によれば、入力信号のフロントエッジの遅延時間と出力パルスのパルス幅を適切に設定することができる。これにより、出力パルス幅変動を低減することが可能になる。
【００４３】
さらに、本発明に係る第３の形態のプラズマディスプレイ装置によれば、Ｘ電極駆動回路またはＹ電極駆動回路は、入力信号のフロントエッジの遅延時間と出力パルスのパルス幅を適切に設定することができる。また、本発明に係る第４の形態のプラズマディスプレイ装置によれば、Ｘ電極駆動回路またはＹ電極駆動回路は、入力信号のフロントエッジの遅延時間と出力パルスのパルス幅を適切に設定することができる。これにより、プラズマディスプレイ装置のサステイン回路における遅延時間を調整した際に生じる可能性のあるタイムマージンを減少すると共に、異常電流およびノイズ等の問題を解決することが可能になる。
【００４４】
【発明の実施の形態】
以下、本発明に係る容量性負荷駆動回路およびプラズマディスプレイ装置の実施例を、図面を参照して詳述する。なお、本発明に係る表示装置およびその駆動方法は、例えば、ＡＬＩＳ方式のプラズマディスプレイ装置に限定されるものでなく、様々な方式のプラズマディスプレイ装置に対して幅広く適用することができる。
【００４５】
図１１は本発明に係る容量性負荷駆動回路の第１実施例を示すブロック回路図である。
【００４６】
図１１と図５との比較から明らかなように、本第１実施例の容量性負荷駆動回路は、図５に示す従来のサステイン回路（容量性負荷駆動回路）における遅延回路５１〜５４を、それぞれフロントエッジ遅延回路６１〜６４およびバックエッジ遅延回路７１〜７４で構成したものに相当する。従って、スイッチ素子（サステイン出力素子：ｎチャネル型ＭＯＳトランジスタ）３１，３３および増幅回路（ドライブ回路）３２，３４による駆動容量Ｃｐの駆動動作、並びに、スイッチ素子３７，４０、増幅回路３８，４１、ダイオード３６，４２、インダクタンス３５，４３および容量３９（Ｃｐ）による電力回収回路の動作等は、図５を参照して詳述したのと同様であり、その説明は省略する。
【００４７】
すなわち、図１１に示されるように、本第１実施例の容量性負荷駆動回路は、入力信号Ｖ１およびＶ２のフロントエッジを遅延させるフロントエッジ遅延回路６１および６２と、入力信号Ｖ１およびＶ２のバックエッジを遅延させるバックエッジ遅延回路７１および７２と、フロントエッジ遅延回路６１および６２並びにバックエッジ遅延回路７１および７２を介して得られる駆動制御信号を増幅する増幅回路３２および３４と、増幅回路３２および３４によって駆動されるスイッチ素子３１および３３と、を備える。
【００４８】
さらに、本第１実施例の容量性負荷駆動回路は、入力信号Ｖ３およびＶ４のフロントエッジを遅延させるフロントエッジ遅延回路６３および６４と、入力信号Ｖ３およびＶ４のバックエッジを遅延させるバックエッジ遅延回路７３および７４と、フロントエッジ遅延回路６３および６４並びにバックエッジ遅延回路７３および７４を介して得られる駆動制御信号を増幅する増幅回路４１および３８と、図５を参照して説明した増幅回路４１および３８によって駆動されるスイッチ素子４０および３７、ダイオード３６，４２、インダクタンス３５，４３、並びに、容量３９を有する電力回収回路と、を備える。
【００４９】
図１２は本発明に係る容量性負荷駆動回路の第２実施例を示すブロック回路図である。
【００５０】
図１２と図１１との比較から明らかなように、本第２実施例の容量性負荷駆動回路は、図１１に示す第１実施例の容量性負荷駆動回路におけるフロントエッジ遅延回路６１〜６４およびバックエッジ遅延回路７１〜７４を、それぞれ入力信号Ｖ１〜Ｖ４の立ち上がりエッジを遅延させる立ち上がりエッジ遅延回路６１１〜６４１および入力信号Ｖ１〜Ｖ４の立ち下がりエッジを遅延させる立ち下がりエッジ遅延回路７１１〜７４１で構成したものである。ここで、入力信号Ｖ１〜Ｖ４は、高レベル『Ｈ』で駆動する正極性パルス信号（ハイイネーブル信号）である。
【００５１】
図１３は本発明に係る容量性負荷駆動回路の第３実施例を示すブロック回路図である。
【００５２】
図１３と図１１との比較から明らかなように、本第３実施例の容量性負荷駆動回路は、図１１に示す第１実施例の容量性負荷駆動回路におけるフロントエッジ遅延回路６１〜６４およびバックエッジ遅延回路７１〜７４を、それぞれ入力信号Ｖ１〜Ｖ４の立ち下がりエッジを遅延させる立ち下がりエッジ遅延回路６１２〜６４２および入力信号Ｖ１〜Ｖ４の立ち上がりエッジを遅延させる立ち上がりエッジ遅延回路７１２〜７４２で構成したものである。ここで、入力信号Ｖ１〜Ｖ４は、低レベル『Ｌ』で駆動する負極性パルス信号（ロウイネーブル信号）である。また、バックエッジ遅延回路７１〜７４の出力信号は、インバータ８１〜８４を介して対応する各スイッチ素子（３１，３３，４０，３７）に供給される。
【００５３】
図１４は本発明に係る容量性負荷駆動回路の第４実施例を示す要部回路図であり、上述した図１２に示す第２実施例の容量性負荷駆動回路における立ち上がりエッジ遅延回路６１１（６２１〜６４１）および立ち下がりエッジ遅延回路７１１（７２１〜７４１）の具体的な一回路構成を示すものである。
【００５４】
図１４に示されるように、立ち上がりエッジ遅延回路６１１は、可変抵抗（可変抵抗素子）１０１、容量（容量素子）１０２およびダイオード１０３を備え、また、立ち下がりエッジ遅延回路７１１は、可変抵抗２０１、容量２０２およびダイオード２０３を備えている。ここで、立ち上がりエッジ遅延回路６１１において、可変抵抗１０１は、入力信号Ｖｉｎ（Ｖ１）に対して逆方向のダイオード１０３と並列に接続され、可変抵抗１０１およびダイオード１０３の出力側の接続ノードには、一端が接地ＧＮＤに接続された容量１０２の他端が接続されている。また、立ち下がりエッジ遅延回路７１１において、可変抵抗２０１は、入力信号Ｖｉｎに対して順方向のダイオード２０３と並列に接続され、可変抵抗２０１およびダイオード２０３の出力側の接続ノードには、一端が接地ＧＮＤに接続された容量２０２の他端が接続されている。なお、入力信号Ｖｉｎとしては、正極性パルス信号が使用される。
【００５５】
この図１４に示す第４実施例の容量性負荷駆動回路は、立ち上がりエッジ遅延回路６１１において、まず、可変抵抗１０１および容量１０２で構成される積分回路により、入力信号Ｖｉｎの立ち上がりエッジを遅延する。ここで、入力信号Ｖｉｎの立ち下がり時には、ダイオード１０３を介して容量１０２に蓄積された電荷を放電するようになっており、入力信号Ｖｉｎの立ち下がりエッジは、可変抵抗１０１の影響を受けずに次段の立ち下がりエッジ遅延回路７１１に伝えられる。このように、立ち上がりエッジ遅延回路６１１は、入力信号Ｖｉｎの立ち上がりエッジを遅延させるものであり、可変抵抗１０１の抵抗値を変化させることによって、立ち上がりエッジの遅延時間のみを独立に調整することができる。
【００５６】
さらに、立ち上がりエッジ遅延回路６１１の出力信号は、立ち下がりエッジ遅延回路７１１に供給され、この立ち下がりエッジ遅延回路７１１において、可変抵抗２０１および容量２０２で構成される積分回路により、立ち上がりエッジ遅延回路６１１の出力信号（入力信号Ｖ１：Ｖｉｎ）の立ち下がりが遅延される。ここで、立ち上がりエッジ遅延回路６１１の出力信号の立ち上がり時には、ダイオード２０３を介して容量２０２を充電する。このように、立ち下がりエッジ遅延回路７１１は、立ち上がりエッジ遅延回路６１１の出力信号の立ち下がりエッジを遅延させるものであり、可変抵抗２０１の抵抗値を変化させることによって、立ち下がりエッジの遅延時間のみを独立に調整することができる。なお、立ち下がりエッジ遅延回路７１１の出力信号は、スイッチ素子３１を駆動する増幅回路３２に供給される。
【００５７】
上述したように、本第４実施例の容量性負荷駆動回路によれば、入力信号Ｖｉｎ（Ｖ１〜Ｖ４）の立ち上がりエッジおよび立ち下がりエッジをそれぞれ独立に調整することができ、出力信号のパルス幅の変動を低減して適切な出力電圧を容量性負荷に供給することが可能になる。
【００５８】
図１５は本発明に係る容量性負荷駆動回路の第５実施例を示す要部回路図であり、上述した図１３に示す第３実施例の容量性負荷駆動回路における立ち下がりエッジ遅延回路６１２（６２２〜６４２）および立ち上がりエッジ遅延回路７１２（７２２〜７４２）の具体的な一回路構成を示すものである。
【００５９】
図１５と図１４との比較から明らかなように、本第５実施例の容量性負荷駆動回路は、図１４に示す第４実施例のダイオード１０３および２０３を、その極性を逆にしたダイオード１０４および２０４に置き換えて、第４実施例における立ち上がりエッジ遅延回路６１１および立ち下がりエッジ遅延回路７１１を立ち下がりエッジ遅延回路６１２および立ち上がりエッジ遅延回路７１２として構成したものである。なお、入力信号Ｖｉｎ（Ｖ１）としては、負極性パルス信号が使用される。また、立ち上がりエッジ遅延回路７１２の出力信号は、インバータ（８１）を介してスイッチ素子３１を駆動する増幅回路３２に供給される。
【００６０】
図１６は本発明に係る容量性負荷駆動回路の第６実施例を示す図であり、図１６（ａ）は要部回路図を示し、図１６（ｂ）は図１６（ａ）の回路における各波形図を示している。図１６（ａ）において、参照符号６１３はフロントエッジ遅延回路（立ち上がりエッジ遅延回路）、７１３はバックエッジ遅延回路（立ち下がりエッジ遅延回路）、１０７および２０７は第１および第２のモノマルチバイブレータ、また、９１３はＳＲフリップフロップを示している。なお、入力信号Ｖｉｎとしては、正極性パルス信号が使用される。
【００６１】
図１６（ａ）に示されるように、フロントエッジ遅延回路６１３は、可変抵抗１０５、容量１０６および第１のモノマルチバイブレータ１０７を備え、また、バックエッジ遅延回路７１３は、可変抵抗２０５、容量２０６、第２のモノマルチバイブレータ２０７およびインバータ２０８を備える。入力信号Ｖｉｎ（Ｖ１）は、第１のモノマルチバイブレータ１０７に供給されると共に、インバータ２０８を介して第２のモノマルチバイブレータ２０７に供給される。第１のモノマルチバイブレータ１０７には、可変抵抗１０５および容量１０６が設けられ、可変抵抗１０５の抵抗値を調整することにより時定数を変化させて、入力信号Ｖｉｎの立ち上がりエッジを遅延するようになっている。また、第２のモノマルチバイブレータ２０７には、可変抵抗２０５および容量２０６が設けられ、可変抵抗２０５の抵抗値を調整することにより時定数を変化させて、インバータ２０８で反転された入力信号（／Ｖｉｎ）の立ち上がりエッジ、すなわち、入力信号Ｖｉｎの立ち下がりエッジを遅延するようになっている。
【００６２】
第１のモノマルチバイブレータ１０７の出力信号（／Ｑ出力）Ｖｍ１および第２のモノマルチバイブレータ２０７の出力信号（／Ｑ出力）Ｖｍ２は、それぞれＳＲフリップフロップ９１３のセット端子Ｓおよびリセット端子Ｒに供給され、ＳＲフリップフロップ９１３から図１６（ｂ）に示されるような出力信号Ｖｏが出力される。すなわち、第１のモノマルチバイブレータ１０７の出力信号Ｖｍ１は、入力信号Ｖｉｎの立ち上がりエッジで立ち下がり、可変抵抗１０５および容量１０６の時定数により設定された所定時間後に立ち上がる。また、第２のモノマルチバイブレータ２０７の出力信号Ｖｍ２は、入力信号Ｖｉｎの立ち下がりエッジで立ち下がり、可変抵抗２０５および容量２０６の時定数により設定された所定時間後に立ち上がる。なお、第１および第２のモノマルチバイブレータ１０７，２０７およびインバータ２０８における遅延時間は無視できるものとする。
【００６３】
さらに、図１６（ａ）および図１６（ｂ）に示されるように、ＳＲフリップフロップ９１３は、信号Ｖｍ１の立ち上がりエッジでセットされ、信号Ｖｍ２の立ち上がりエッジでリセットされため、出力信号Ｖｏは、信号Ｖｍ１の立ち上がりエッジで立ち上がり、信号Ｖｍ２の立ち上がりエッジで立ち下がるパルス電圧となる。
【００６４】
このように、本第６実施例の容量性負荷駆動回路において、出力信号Ｖｏの立ち上がりエッジは、入力信号Ｖｉｎの立ち上がりエッジを遅延させることによって形成され、また、出力信号Ｖｏの立ち下がりエッジは、入力信号のＶｉｎの立ち下がりエッジを遅延させることによって形成される。そして、立ち上がりエッジの遅延時間は、可変抵抗１０５の抵抗値を変化させることによって調整することができ、また、立ち下がりエッジの遅延時間は、可変抵抗２０５の抵抗値を変化させることによって調整することができる。なお、可変抵抗１０５および２０５の抵抗値を変化させる代わりに、或いは、可変抵抗１０５および２０５の抵抗値の変化に加えて、容量１０６および２０６を可変容量とし、それらの容量値を変化させることで遅延時間の調整を行うように構成してもよい。
【００６５】
以上のように、本発明に係る容量性負荷駆動回路の第１〜第６実施例によれば、入力信号のフロントエッジ（立ち上がりエッジまたは立ち下がりエッジ）の遅延時間とバックエッジ（立ち下がりエッジまたは立ち上がりエッジ）の遅延時間を各々独立に設定することができ、これにより、従来のフロントエッジの遅延時間を変化させた場合に生じる出力パルス幅の変動（スイッチ素子へ供給するドライブパルスのパルス幅変動）を低減することができる。その結果、適切な出力電圧を容量性負荷に供給することができ、容量性負荷駆動回路をプラズマディスプレイ装置に適用した場合には、タイムマージンの減少、異常電流の発生、および、ノイズ等の問題がない駆動電圧をプラズマディスプレイパネルへ供給することが可能になる。
【００６６】
図１７は本発明に係る容量性負荷駆動回路の第７実施例を示すブロック回路図である。
【００６７】
図１７に示されるように、本第７実施例の容量性負荷駆動回路は、フロントエッジ遅延回路６１〜６４およびパルス幅調整回路９１〜９４を備えている。すなわち、本第７実施例の容量性負荷駆動回路は、図１１を参照して説明した第１実施例の容量性負荷駆動回路において、バックエッジ遅延回路７１〜７４の代わりにパルス幅調整回路９１〜９４を適用するようになっている。
【００６８】
図１８は本発明に係る容量性負荷駆動回路の第８実施例を示す図であり、図１８（ａ）は要部回路図を示し、図１８（ｂ）は図１８（ａ）の回路における各波形図を示している。ここで、図１８（ａ）に示す回路は、上述した図１７に示す第７実施例の容量性負荷駆動回路におけるフロントエッジ遅延回路６１（６２〜６４）およびパルス幅調整回路９１（９２〜９４）の一例としての具体的な回路構成を示すものである。
【００６９】
図１８（ａ）に示されるように、フロントエッジ遅延回路６１は、可変抵抗６０１および容量６０２を備え、また、パルス幅調整回路９１は、可変抵抗９０１、容量９０２およびモノマルチバイブレータ９０３を備える。すなわち、図１８（ｂ）に示されるように、本第８実施例の容量性負荷駆動回路において、入力信号Ｖｉｎは、図７（ａ）を参照して説明した従来のサステイン回路の遅延回路５１と同様の構成を有するフロントエッジ遅延回路６１によりフロントエッジが遅延され（遅延時間Ｔ１）、そして、モノマルチバイブレータ９０３により可変抵抗９０１および容量９０２により規定される時定数に応じたパルス幅Ｔｗｏを有する出力信号Ｖｏを得るようになっている。すなわち、本第８実施例の容量性負荷駆動回路は、フロントエッジ遅延回路６１における可変抵抗６０１抵抗値を変化させることにより入力信号Ｖｉｎのフロントエッジの遅延時間Ｔ１を調整し、且つ、パルス幅調整回路９１における可変抵抗９０１の抵抗値を変化させることにより出力信号Ｖｏのパルス幅Ｔｗｏを調整することで、フロントエッジの遅延時間と出力信号のパルス幅を独立に設定することができるようになっている。
【００７０】
図１９は本発明に係る容量性負荷駆動回路の第９実施例を示す図であり、図１９（ａ）は要部回路図を示し、図１９（ｂ）は図１９（ａ）の回路における各波形図を示している。ここで、図１９（ａ）に示す回路は、上述した図１８（ａ）に示す第８実施例の容量性負荷駆動回路におけるフロントエッジ遅延回路６１（６２〜６４）およびパルス幅調整回路９１（９２〜９４）の他の例としての具体的な回路構成を示すものである。
【００７１】
図１９（ａ）に示されるように、本第９実施例の容量性負荷駆動回路において、フロントエッジ遅延回路６１およびパルス幅調整回路９１は、クロック信号ＣＬＯＣＫのパルス数を数えるカウンタとして構成され、カウンタ６１に設定するカウント数（Ｃｏｎｔ１）を変化させることにより入力信号Ｖｉｎのフロントエッジの遅延時間Ｔ１を調整し、さらに、カウンタ９１に設定するカウント数（Ｃｏｎｔ２）を変化させることにより出力信号Ｖｏのパルス幅Ｔｗｏを調整するようになっている。本第９実施例の容量性負荷駆動回路は、フロントエッジの遅延時間および出力信号のパルス幅を、カウンタ６１および９１に供給する信号Ｃｏｎｔ１およびＣｏｎｔ２により独立に且つ容易に調整できるようになっている。
【００７２】
以上のように、本発明に係る容量性負荷駆動回路の第７〜第９実施例によれば、入力信号のフロントエッジ（立ち上がりエッジまたは立ち下がりエッジ）の遅延時間と出力信号のパルス幅を各々独立に設定することができ、これにより、従来のフロントエッジの遅延時間を変化させた場合に生じる出力パルス幅の変動を低減することができる。その結果、適切な出力電圧を容量性負荷に供給することができ、容量性負荷駆動回路をプラズマディスプレイ装置に適用した場合には、タイムマージンの減少、異常電流の発生、および、ノイズ等の問題がない駆動電圧をプラズマディスプレイパネルへ供給することが可能になる。
【００７３】
図２０は本発明に係る容量性負荷駆動回路の第１０実施例を示すブロック回路図である。
【００７４】
図２０と図１１との比較から明らかなように、本第１０実施例の容量性負荷駆動回路においては、図１１に示す第１実施例における入力端子（例えば、Ｖ１）と増幅回路（例えば、３２）との間に直列に設けられたフロントエッジ遅延回路（６１）およびバックエッジ遅延回路（７１）が並列に設けられるようになっている。
【００７５】
すなわち、図２０に示されるように、各入力信号Ｖ１〜Ｖ４は、それぞれフロントエッジ遅延回路６５１〜６５４およびバックエッジ遅延回路７５１〜７５４に供給されると共に、フロントエッジ遅延回路６５１，６５２，６５３，６５４およびバックエッジ遅延回路７５１，７５２，７５３，７５４の出力が増幅回路３２，３４，４１，３８に供給されるようになっている。
【００７６】
図２１は本発明に係る容量性負荷駆動回路の第１１実施例を示す要部回路図であり、上述した図２０に示す第１０実施例の容量性負荷駆動回路におけるフロントエッジ遅延回路６５１（６５２〜６５４）およびバックエッジ遅延回路７５１（７５２〜７５４）の具体的な一回路構成を示すものである。
【００７７】
図２１に示されるように、本第１１実施例の容量性負荷駆動回路において、フロントエッジ遅延回路（立ち上がりエッジ遅延回路）６５１は、可変抵抗３１１、ダイオード３１３および容量３１５を備えて構成され、また、バックエッジ遅延回路（立ち下がりエッジ遅延回路）７５１は、可変抵抗３１２、ダイオード３１３および容量３１５を備えて構成される。すなわち、本第１１実施例の容量性負荷駆動回路は、容量３１５をフロントエッジ遅延回路６５１およびバックエッジ遅延回路７５１で共用するようになっている。ここで、入力信号Ｖｉｎのフロントエッジ（立ち上がりエッジ）の遅延時間は、可変抵抗３１１の抵抗値を変化させることによって調整され、また、バックエッジ（立ち上がりエッジ）の遅延時間は、可変抵抗３１２の抵抗値を変化させることによって調整される。
【００７８】
図２２は本発明に係る容量性負荷駆動回路の第１２実施例を示す要部回路図であり、前述した図２０に示す第１０実施例の容量性負荷駆動回路におけるフロントエッジ遅延回路６５１（６５２〜６５４）およびバックエッジ遅延回路７５１（７５２〜７５４）の他の具体的な回路構成を示すものである。ここで、図２２に示す第１２実施例の容量性負荷駆動回路では、入力信号Ｖｉｎとして正極性パルス信号が使用され、フロントエッジ遅延回路６５１は入力信号Ｖｉｎの立ち上がりエッジを遅延し、また、バックエッジ遅延回路７５１は立ち下がりエッジを遅延する。
【００７９】
図２２と図２１との比較から明らかなように、本第１２実施例の容量性負荷駆動回路におけるフロントエッジ遅延回路（立ち上がりエッジ遅延回路）６５１は、上述した第１１実施例の容量性負荷駆動回路におけるフロントエッジ遅延回路からダイオード３１３を取り除いたものに相当する。入力信号Ｖｉｎの立ち上がり時は、可変抵抗３１１を介して容量３１５に電荷が充電され、また、入力信号Ｖｉｎの立ち下がり時には、可変抵抗３１１およびダイオード３１４と直列に接続された可変抵抗３１２を介して容量３１５の電荷を放電する。すなわち、出力電圧Ｖｏの立ち上がりエッジの遅延時間は、可変抵抗３１１の抵抗値によって変化し、また、出力電圧Ｖｏの立ち下がりエッジの遅延時間は、可変抵抗３１１および３１２の抵抗値によって変化する。
【００８０】
従って、本第１２実施例の容量性負荷駆動回路においては、まず、フロントエッジ遅延回路６５１における可変抵抗３１１の抵抗値を変化させて立ち上がりエッジの遅延時間を調整し、その後、バックエッジ遅延回路７５１における可変抵抗３１２の抵抗値を変化させて立ち下がりエッジの遅延時間を調整することで、立ち上がりエッジおよび立ち下がりエッジの遅延時間を適切に調整することができる。
【００８１】
図２３は本発明に係る容量性負荷駆動回路の第１３実施例を示す要部回路図である。ここで、図２３に示す第１３実施例の容量性負荷駆動回路では、入力信号Ｖｉｎとして負極性パルス信号が使用され、フロントエッジ遅延回路６５１は入力信号Ｖｉｎの立ち下がりエッジを遅延し、また、バックエッジ遅延回路７５１は立ち上がりエッジを遅延する。なお、本第１３実施例において、入力信号Ｖｉｎのフロントおよびバックエッジの遅延時間の調整が行われた信号は、インバータ３１７で反転および波形整形されて出力信号Ｖｏとして次段の増幅回路３２に供給されるようになっている。
【００８２】
図２３と図２２との比較から明らかなように、本第１３実施例の容量性負荷駆動回路におけるバックエッジ遅延回路（立ち上がりエッジ遅延回路）７５１は、上述した第１２実施例の容量性負荷駆動回路におけるバックエッジ遅延回路（立ち下がりエッジ遅延回路）におけるダイオードの向きを逆方向にしたものに相当する。入力信号Ｖｉｎの立ち下がり時は、可変抵抗３１１を介して容量３１５の電荷を放電し、また、入力信号Ｖｉｎの立ち上がり時には、可変抵抗３１１およびダイオード３１６と直列に接続された可変抵抗３１２を介して容量３１５に電荷が充電される。すなわち、出力電圧Ｖｏの立ち下がりエッジの遅延時間は、可変抵抗３１１の抵抗値によって変化し、また、出力電圧Ｖｏの立ち上がりエッジの遅延時間は、可変抵抗３１１および３１２の抵抗値によって変化する。
【００８３】
従って、本第１３実施例の容量性負荷駆動回路においては、まず、フロントエッジ遅延回路６５１における可変抵抗３１１の抵抗値を変化させて立ち下がりエッジの遅延時間を調整し、その後、バックエッジ遅延回路７５１における可変抵抗３１２の抵抗値を変化させて立ち上がりエッジの遅延時間を調整することで、立ち下がりエッジおよび立ち上がりエッジの遅延時間を適切に調整することができる。
【００８４】
図２４は本発明に係る容量性負荷駆動回路の第１４実施例を示すブロック回路図であり、集積回路１００を、前述した図１９に示す第９実施例のフロントエッジ遅延回路（６１〜６４）およびパルス幅調整回路（９１〜９４）により構成した例を示すものである。
【００８５】
図２４に示されるように、集積回路１００は、例えば、入力信号Ｖ１〜Ｖ４およびクロック信号ＣＬＯＣＫを受け取り、クロック信号ＣＬＯＣＫを制御信号（Ｃｏｎｔ１１〜Ｃｏｎｔ１４およびＣｏｎｔ２１〜Ｃｏｎｔ２４）に応じた数だけカウントすることによって、フロントエッジ遅延回路で入力信号のフロントエッジの遅延時間を調整すると共に、パルス幅調整回路でパルス幅を調整する。そして、これらのフロントエッジの遅延時間およびパルス幅が調整された信号が、それぞれ対応する増幅回路３２，３４，４１，３８に供給され、図５を参照して説明したのと同様のスイッチ素子（サステイン出力素子）の駆動および電力の回収を行うようになっている。
【００８６】
すなわち、各フロントエッジ遅延回路（カウンタ：６１〜６４）には、それぞれ入力信号（Ｖ１〜Ｖ４）のフロントエッジの遅延時間（Ｔ１）を調整するための制御信号（カウント数）Ｃｏｎｔ１１〜Ｃｏｎｔ１４が供給され、また、各パルス幅調整回路（カウンタ：９１〜９４）には、それぞれ出力信号のパルス幅（Ｔｗｏ）を調整するための制御信号（カウント数）Ｃｏｎｔ２１〜Ｃｏｎｔ２４が供給されている。すなわち、本第１４実施例によれば、フロントエッジの遅延時間および出力信号のパルス幅を、カウンタ（６１〜６４および９１〜９４）に供給する信号（Ｃｏｎｔ１１〜Ｃｏｎｔ１４およびＣｏｎｔ２１〜Ｃｏｎｔ２４）により独立に且つ容易に調整できるようになっている。
【００８７】
なお、上述した各実施例は、フロントエッジ遅延回路、バックエッジ遅延回路およびパルス幅調整回路等の例を示すだけのものであり、これらの回路は様々に変形し得るのはいうまでもない。
【００８８】
以上、詳述した容量性負荷駆動回路の各実施例は、図１〜図４を参照して説明したようなプラズマディスプレイ装置におけるサステイン回路として適用することにより、サステイン回路における遅延時間を調整した際に生じる可能性のあるタイムマージンを減少すると共に、異常電流およびノイズ等の課題を解決することができる。
【００８９】
（付記１） 入力端子と、
該入力端子から入力された入力信号のフロントエッジを遅延させるフロントエッジ遅延回路と、
前記入力信号のバックエッジを遅延させるバックエッジ遅延回路と、
前記フロントエッジ遅延回路および前記バックエッジ遅延回路を介して得られる駆動制御信号を増幅する増幅回路と、
該増幅回路によって駆動される出力スイッチ素子と、を備えることを特徴とする容量性負荷駆動回路。
【００９０】
（付記２） 付記１に記載の容量性負荷駆動回路において、
前記フロントエッジ遅延回路は、前記入力信号の立ち上がりエッジを遅延させる立ち上がりエッジ遅延回路であり、且つ、
前記バックエッジ遅延回路は、前記入力信号の立ち下がりエッジを遅延させる立ち下がりエッジ遅延回路であることを特徴とする容量性負荷駆動回路。
【００９１】
（付記３） 付記２に記載の容量性負荷駆動回路において、前記入力信号は、正極性パルス信号であることを特徴とする容量性負荷駆動回路。
【００９２】
（付記４） 付記１に記載の容量性負荷駆動回路において、
前記フロントエッジ遅延回路は、前記入力信号の立ち下がりエッジを遅延させる立ち下がりエッジ遅延回路であり、且つ、
前記バックエッジ遅延回路は、前記入力信号の立ち上がりエッジを遅延させる立ち上がりエッジ遅延回路であることを特徴とする容量性負荷駆動回路。
【００９３】
（付記５） 付記４に記載の容量性負荷駆動回路において、前記入力信号は、負極性パルス信号であることを特徴とする容量性負荷駆動回路。
【００９４】
（付記６） 付記２〜５のいずれか１項に記載の容量性負荷駆動回路において、前記立ち上がりエッジ遅延回路は、抵抗素子およびスイッチ素子の並列回路と容量素子とを備え、前記入力信号が立ち上がる時は前記抵抗素子を介して前記容量素子に電荷を充電し、且つ、前記入力信号が立ち下がる時は前記スイッチ素子を介して前記容量素子に充電された電荷を放電することを特徴とする容量性負荷駆動回路。
【００９５】
（付記７） 付記６に記載の容量性負荷駆動回路において、前記立ち上がりエッジ遅延回路におけるスイッチ素子は、ダイオードであることを特徴とする容量性負荷駆動回路。
【００９６】
（付記８） 付記６に記載の容量性負荷駆動回路において、前記立ち上がりエッジ遅延回路の遅延時間を、前記抵抗素子の抵抗値を変化させることによって調整することを特徴とする容量性負荷駆動回路。
【００９７】
（付記９） 付記６に記載の容量性負荷駆動回路において、前記立ち上がりエッジ遅延回路の遅延時間を、前記容量素子の容量値を変化させることによって調整することを特徴とする容量性負荷駆動回路。
【００９８】
（付記１０） 付記２〜５のいずれか１項に記載の容量性負荷駆動回路において、前記立ち下がりエッジ遅延回路は、抵抗素子およびスイッチ素子の並列回路と容量素子とを備え、前記入力信号が立ち下がる時は前記抵抗素子を介して前記容量素子に電荷を充電し、且つ、前記入力信号が立ち上がる時は前記スイッチ素子を介して前記容量素子に充電された電荷を放電することを特徴とする容量性負荷駆動回路。
【００９９】
（付記１１） 付記１０に記載の容量性負荷駆動回路において、前記立ち下がりエッジ遅延回路におけるスイッチ素子は、ダイオードであることを特徴とする容量性負荷駆動回路。
【０１００】
（付記１２） 付記１０に記載の容量性負荷駆動回路において、前記立ち下がりエッジ遅延回路の遅延時間を、前記抵抗素子の抵抗値を変化させることによって調整することを特徴とする容量性負荷駆動回路。
【０１０１】
（付記１３） 付記１０に記載の容量性負荷駆動回路において、前記立ち下がりエッジ遅延回路の遅延時間を、前記容量素子の容量値を変化させることによって調整することを特徴とする容量性負荷駆動回路。
【０１０２】
（付記１４） 付記１に記載の容量性負荷駆動回路において、
前記フロントエッジ遅延回路は、前記入力信号のフロントエッジをトリガとする第１のモノマルチバイブレータであり、且つ、
前記バックエッジ遅延回路は、前記入力信号のバックエッジをトリガとする第２のモノマルチバイブレータであり、前記第１のモノマルチバイブレータの出力信号と前記第２のモノマルチバイブレータの出力とを合成することにより、前記駆動制御信号を生成することを特徴とする容量性負荷駆動回路。
【０１０３】
（付記１５） 付記１に記載の容量性負荷駆動回路において、
前記フロントエッジ遅延回路は、第１の抵抗素子および第１のスイッチ素子を有する第１の直列回路と、第１の容量素子とを備え、
前記バックエッジ遅延回路は、第２の抵抗素子および第２のスイッチ素子を有する第２の直列回路と、第２の容量素子とを備え、前記第１の直列回路および前記第２の直列回路が並列に接続されていることを特徴とする容量性負荷駆動回路。
【０１０４】
（付記１６） 付記１５に記載の容量性負荷駆動回路において、前記第１の容量素子および前記第２の容量素子を同一の容量素子により共用したことを特徴とする容量性負荷駆動回路。
【０１０５】
（付記１７） 付記１５または１６に記載の容量性負荷駆動回路において、前記第１の抵抗素子の抵抗値を変化させることによって前記入力信号のフロントエッジの遅延時間を調整し、且つ、前記第２の抵抗素子の抵抗値を変化させることによって前記入力信号のバックエッジの遅延時間を調整することを特徴とする容量性負荷駆動回路。
【０１０６】
（付記１８） 付記１５または１６に記載の容量性負荷駆動回路において、前記第１のスイッチ素子および前記第２のスイッチ素子は、ダイオードであることを特徴とする容量性負荷駆動回路。
【０１０７】
（付記１９） 付記１に記載の容量性負荷駆動回路において、
前記フロントエッジ遅延回路は、第１の抵抗素子および第１の容量素子を備え、
前記バックエッジ遅延回路は、第２の抵抗素子およびスイッチ素子を有する直列回路と、第２の容量素子とを備え、前記第１の抵抗素子と前記直列回路が並列に接続されていることを特徴とする容量性負荷駆動回路。
【０１０８】
（付記２０） 付記１９に記載の容量性負荷駆動回路において、前記第１の容量素子および前記第２の容量素子を同一の容量素子により共用したことを特徴とする容量性負荷駆動回路。
【０１０９】
（付記２１） 付記１９または２０に記載の容量性負荷駆動回路において、前記第１の抵抗素子の抵抗値を変化させることによって前記入力信号のフロントエッジの遅延時間を調整し、且つ、前記第２の抵抗素子の抵抗値を変化させることによって前記入力信号のバックエッジの遅延時間を調整することを特徴とする容量性負荷駆動回路。
【０１１０】
（付記２２） 付記１９または２０に記載の容量性負荷駆動回路において、最初に前記第１の抵抗素子の抵抗値を変化させて前記入力信号のフロントエッジの遅延時間を調整し、次に前記第２の抵抗素子の抵抗値を変化させて前記入力信号のバックエッジの遅延時間を調整することを特徴とする容量性負荷駆動回路。
【０１１１】
（付記２３） 付記１９に記載の容量性負荷駆動回路において、前記スイッチ素子は、ダイオードであることを特徴とする容量性負荷駆動回路。
【０１１２】
（付記２４） 付記１に記載の容量性負荷駆動回路において、
前記フロントエッジ遅延回路は、前記入力信号のフロントエッジからクロック信号のカウントを開始する第１のカウンタを備え、且つ、
前記バックエッジ遅延回路は、前記入力信号のバックエッジからクロック信号のカウントを開始する第２のカウンタを備え、前記第１のカウンタのカウント値を変化させて前記フロントエッジの遅延時間を調整し、且つ、前記第２のカウンタのカウント値を変化させて前記バックエッジの遅延時間を調整することを特徴とする容量性負荷駆動回路。
【０１１３】
（付記２５） 付記２４に記載の容量性負荷駆動回路において、前記第１のカウンタおよび前記第２のカウンタを、同一の半導体集積回路上に形成したことを特徴とする容量性負荷駆動回路。
【０１１４】
（付記２６） 入力端子と、
該入力端子から入力された入力信号のフロントエッジを遅延させるフロントエッジ遅延回路と、
該フロントエッジ遅延回路を介して得られた遅延信号から所定のパルス幅を有する駆動制御信号を生成するパルス幅調整回路と、
前記駆動制御信号を増幅する増幅回路と、
該増幅回路によって駆動される出力スイッチ素子と、を備えることを特徴とする容量性負荷駆動回路。
【０１１５】
（付記２７） 付記２６に記載の容量性負荷駆動回路において、
前記フロントエッジ遅延回路は、抵抗素子および容量素子を備え、且つ、
前記パルス幅調整回路は、モノマルチバイブレータであることを特徴とする容量性負荷駆動回路。
【０１１６】
（付記２８） 付記２７に記載の容量性負荷駆動回路において、
前記入力信号の遅延時間を、前記フロントエッジ遅延回路における前記抵抗素子の抵抗値を変化させることによって調整することを特徴とする容量性負荷駆動回路。
【０１１７】
（付記２９） 付記２７に記載の容量性負荷駆動回路において、
前記入力信号の遅延時間を、前記フロントエッジ遅延回路における前記容量素子の容量値を変化させることによって調整することを特徴とする容量性負荷駆動回路。
【０１１８】
（付記３０） 付記２７〜２９のいずれか１項に記載の容量性負荷駆動回路において、前記駆動制御信号のパルス幅を、前記モノマルチバイブレータの時定数等を変化させることによって調整することを特徴とする容量性負荷駆動回路。
【０１１９】
（付記３１） 付記２６に記載の容量性負荷駆動回路において、
前記フロントエッジ遅延回路は、クロック信号をカウントする第１のカウンタであり、且つ、
前記パルス幅調整回路は、前記クロック信号をカウントする第２のカウンタであり、前記第１のカウンタのカウント値を変化させることによって前記入力信号の遅延時間を調整し、前記第２のカウンタのカウント値を変化させることによって前記駆動制御信号のパルス幅を調整することを特徴とする容量性負荷駆動回路。
【０１２０】
（付記３２） 付記２６に記載の容量性負荷駆動回路において、
前記フロントエッジ遅延回路は、前記入力信号の立ち上がりエッジを遅延させる立ち上がりエッジ遅延回路であり、且つ、
前記パルス幅調整回路は、モノマルチバイブレータであることを特徴とする容量性負荷駆動回路。
【０１２１】
（付記３３） 付記３２に記載の容量性負荷駆動回路において、前記入力信号は、正極性パルス信号であることを特徴とする容量性負荷駆動回路。
【０１２２】
（付記３４） 付記２６に記載の容量性負荷駆動回路において、
前記フロントエッジ遅延回路は、前記入力信号の立ち下がりエッジを遅延させる立ち下がりエッジ遅延回路であり、且つ、
前記パルス幅調整回路は、モノマルチバイブレータであることを特徴とする容量性負荷駆動回路。
【０１２３】
（付記３５） 付記３４に記載の容量性負荷駆動回路において、前記入力信号は、負極性パルス信号であることを特徴とする容量性負荷駆動回路。
【０１２４】
（付記３６） 付記１〜３５のいずれか１項に記載の容量性負荷駆動回路において、
該容量性負荷駆動回路は、第１および第２の容量性負荷駆動回路を備え、
前記第１の容量性負荷駆動回路における第１の出力スイッチ素子は、電源線と容量性負荷との間に接続され、
前記第２の容量性負荷駆動回路における第２の出力スイッチ素子は、前記容量性負荷と基準電圧との間に接続されることを特徴とする容量性負荷駆動回路。
【０１２５】
（付記３７） 付記３６に記載の容量性負荷駆動回路において、
該容量性負荷駆動回路は、さらに、第３および第４の容量性負荷駆動回路を備え、
前記第３の容量性負荷駆動回路における第３の出力スイッチ素子は、第１のコイルを介して前記容量性負荷に接続され、
前記第４の容量性負荷駆動回路における第４の出力スイッチ素子は、第２のコイルを介して前記容量性負荷に接続されることを特徴とする容量性負荷駆動回路。
【０１２６】
（付記３８） 付記３６または３７に記載の容量性負荷駆動回路において、前記電源線は、プラズマディスプレイ装置のサステイン電源線であることを特徴とする容量性負荷駆動回路。
【０１２７】
（付記３９） 複数のＸ電極と、
該複数のＸ電極に略平行に配置され、該複数のＸ電極との間に放電を発生させる複数のＹ電極と、
前記複数のＸ電極に放電電圧を印加するＸ電極駆動回路と、
前記複数のＹ電極に放電電圧を印加するＹ電極駆動回路と、を有するプラズマディスプレイ装置であって、
前記Ｘ電極駆動回路または前記Ｙ電極駆動回路は、付記１〜３８のいずれか１項に記載の容量性負荷駆動回路を用いて構成したことを特徴とするプラズマディスプレイ装置。
【０１２８】
【発明の効果】
以上、詳述したように、本発明によれば、遅延回路によって遅延時間を調整した場合等に生じる出力信号のパルス幅の変動を低減し、適切な出力電圧を容量性負荷に供給するようにした容量性負荷駆動回路を提供することができる。また、本発明によれば、タイムマージンの減少、異常電流の発生、および、ノイズ等の問題がない駆動電圧をプラズマディスプレイパネルへ供給することのできるプラズマディスプレイ装置を適用することができる。
【図面の簡単な説明】
【図１】本発明が適用されるプラズマディスプレイ装置の一例を概略的に示す全体構成図である。
【図２】図１に示すプラズマディスプレイ装置の駆動波形を示す図である。
【図３】本発明が適用されるプラズマディスプレイ装置の他の例を概略的に示す全体構成図である。
【図４】図３に示すプラズマディスプレイ装置における維持放電期間の駆動波形を示す図である。
【図５】従来のプラズマディスプレイ装置におけるサステイン回路の一例を示す回路図である。
【図６】図５に示すサステイン回路における遅延回路の一例を示す回路図である。
【図７】従来のサステイン回路における増幅回路の閾値電圧と出力パルス幅との関係を説明するための図である。
【図８】従来のサステイン回路における遅延時間と出力パルス幅との関係を説明するための図である。
【図９】従来のサステイン回路における出力パルス幅が大きい場合の動作波形を示す図である。
【図１０】従来のサステイン回路における出力パルス幅が小さい場合の動作波形を示す図である。
【図１１】本発明に係る容量性負荷駆動回路の第１実施例を示すブロック回路図である。
【図１２】本発明に係る容量性負荷駆動回路の第２実施例を示すブロック回路図である。
【図１３】本発明に係る容量性負荷駆動回路の第３実施例を示すブロック回路図である。
【図１４】本発明に係る容量性負荷駆動回路の第４実施例を示す要部回路図である。
【図１５】本発明に係る容量性負荷駆動回路の第５実施例を示す要部回路図である。
【図１６】本発明に係る容量性負荷駆動回路の第６実施例を示す図である。
【図１７】本発明に係る容量性負荷駆動回路の第７実施例を示すブロック回路図である。
【図１８】本発明に係る容量性負荷駆動回路の第８実施例を示す図である。
【図１９】本発明に係る容量性負荷駆動回路の第９実施例を示す図である。
【図２０】本発明に係る容量性負荷駆動回路の第１０実施例を示すブロック回路図である。
【図２１】本発明に係る容量性負荷駆動回路の第１１実施例を示す要部回路図である。
【図２２】本発明に係る容量性負荷駆動回路の第１２実施例を示す要部回路図である。
【図２３】本発明に係る容量性負荷駆動回路の第１３実施例を示す要部回路図である。
【図２４】本発明に係る容量性負荷駆動回路の第１４実施例を示すブロック回路図である。
【符号の説明】
１０…ＰＤＰ
１１…第１の電極（Ｘ電極）
１１−Ｏ…奇数Ｘ電極
１１−Ｅ…偶数Ｘ電極
１２…第２の電極（Ｙ電極）
１２−Ｏ…奇数Ｙ電極
１２−Ｅ…偶数Ｙ電極
１３…アドレス電極
１８−Ｏ…第１Ｘサステインパルス発生回路
１８−Ｅ…第２Ｘサステインパルス発生回路
１９−Ｏ…第１Ｙサステインパルス発生回路
１９−Ｅ…第２Ｙサステインパルス発生回路
３１，３３，３７，４０…スイッチ素子（サステイン出力素子：ｎチャネル型ＭＯＳトランジスタ）
３２，３４，３８，４１…増幅回路（ドライブ回路）
３５，４３…インダクタンス
３６，４２，１０３，１０４，２０３，２０４…ダイオード
３９，１０２，１０６，２０２，２０６…容量（容量素子）
５１〜５４…遅延回路
６１〜６４，６１３，６５１〜６５４…フロントエッジ遅延回路
７１〜７４，７１３，７５１〜７５４…バックエッジ遅延回路
８１，２０８…インバータ
９１〜９４…パルス幅調整回路
１００…集積回路
１０１，１０５，２０１，２０５…可変抵抗（可変抵抗素子）
１０７，２０７…モノマルチバイブレータ
６１１〜６４１，７１２〜７４２…立ち上がりエッジ遅延回路
６１２〜６４２，７１１〜７４１…立ち下がりエッジ遅延回路
９１３…ＳＲフリップフロップ
Ｃｐ…ＰＤＰのＸ電極とＹ電極で形成される表示セルの駆動容量
Claims (10)
- 入力端子と、
該入力端子から入力された入力信号のフロントエッジを遅延させるフロントエッジ遅延回路と、
前記入力信号のバックエッジを遅延させるバックエッジ遅延回路と、
前記フロントエッジ遅延回路および前記バックエッジ遅延回路を介して得られる駆動制御信号を増幅する増幅回路と、
該増幅回路によって駆動される出力スイッチ素子と、を備えることを特徴とする容量性負荷駆動回路。 - 請求項１に記載の容量性負荷駆動回路において、
前記フロントエッジ遅延回路は、前記入力信号の立ち上がりエッジを遅延させる立ち上がりエッジ遅延回路であり、且つ、
前記バックエッジ遅延回路は、前記入力信号の立ち下がりエッジを遅延させる立ち下がりエッジ遅延回路であることを特徴とする容量性負荷駆動回路。 - 請求項１に記載の容量性負荷駆動回路において、
前記フロントエッジ遅延回路は、前記入力信号の立ち下がりエッジを遅延させる立ち下がりエッジ遅延回路であり、且つ、
前記バックエッジ遅延回路は、前記入力信号の立ち上がりエッジを遅延させる立ち上がりエッジ遅延回路であることを特徴とする容量性負荷駆動回路。 - 請求項２または３に記載の容量性負荷駆動回路において、前記立ち上がりエッジ遅延回路は、抵抗素子およびスイッチ素子の並列回路と容量素子とを備え、前記入力信号が立ち上がる時は前記抵抗素子を介して前記容量素子に電荷を充電し、且つ、前記入力信号が立ち下がる時は前記スイッチ素子を介して前記容量素子に充電された電荷を放電することを特徴とする容量性負荷駆動回路。
- 請求項２または３に記載の容量性負荷駆動回路において、前記立ち下がりエッジ遅延回路は、抵抗素子およびスイッチ素子の並列回路と容量素子とを備え、前記入力信号が立ち下がる時は前記抵抗素子を介して前記容量素子に電荷を充電し、且つ、前記入力信号が立ち上がる時は前記スイッチ素子を介して前記容量素子に充電された電荷を放電することを特徴とする容量性負荷駆動回路。
- 請求項１に記載の容量性負荷駆動回路において、
前記フロントエッジ遅延回路は、前記入力信号のフロントエッジからクロック信号のカウントを開始する第１のカウンタを備え、且つ、
前記バックエッジ遅延回路は、前記入力信号のバックエッジからクロック信号のカウントを開始する第２のカウンタを備え、前記第１のカウンタのカウント値を変化させて前記フロントエッジの遅延時間を調整し、且つ、前記第２のカウンタのカウント値を変化させて前記バックエッジの遅延時間を調整することを特徴とする容量性負荷駆動回路。 - 入力端子と、
該入力端子から入力された入力信号のフロントエッジを遅延させるフロントエッジ遅延回路と、
該フロントエッジ遅延回路を介して得られた遅延信号から所定のパルス幅を有する駆動制御信号を生成するパルス幅調整回路と、
前記駆動制御信号を増幅する増幅回路と、
該増幅回路によって駆動される出力スイッチ素子と、を備えることを特徴とする容量性負荷駆動回路。 - 請求項１〜７のいずれか１項に記載の容量性負荷駆動回路において、
該容量性負荷駆動回路は、第１および第２の容量性負荷駆動回路を備え、
前記第１の容量性負荷駆動回路における第１の出力スイッチ素子は、電源線と容量性負荷との間に接続され、
前記第２の容量性負荷駆動回路における第２の出力スイッチ素子は、前記容量性負荷と基準電圧との間に接続されることを特徴とする容量性負荷駆動回路。 - 請求項８に記載の容量性負荷駆動回路において、
該容量性負荷駆動回路は、さらに、第３および第４の容量性負荷駆動回路を備え、
前記第３の容量性負荷駆動回路における第３の出力スイッチ素子は、第１のコイルを介して前記容量性負荷に接続され、
前記第４の容量性負荷駆動回路における第４の出力スイッチ素子は、第２のコイルを介して前記容量性負荷に接続されることを特徴とする容量性負荷駆動回路。 - 複数のＸ電極と、
該複数のＸ電極に略平行に配置され、該複数のＸ電極との間に放電を発生させる複数のＹ電極と、
前記複数のＸ電極に放電電圧を印加するＸ電極駆動回路と、
前記複数のＹ電極に放電電圧を印加するＹ電極駆動回路と、を有するプラズマディスプレイ装置であって、
前記Ｘ電極駆動回路または前記Ｙ電極駆動回路は、請求項１〜９のいずれか１項に記載の容量性負荷駆動回路を用いて構成したことを特徴とするプラズマディスプレイ装置。
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