JP2004271245A - Test method of semiconductor element and its testing device - Google Patents

Test method of semiconductor element and its testing device Download PDF

Info

Publication number
JP2004271245A
JP2004271245A JP2003059249A JP2003059249A JP2004271245A JP 2004271245 A JP2004271245 A JP 2004271245A JP 2003059249 A JP2003059249 A JP 2003059249A JP 2003059249 A JP2003059249 A JP 2003059249A JP 2004271245 A JP2004271245 A JP 2004271245A
Authority
JP
Japan
Prior art keywords
lead terminal
electrode
resin mold
terminal
loop
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2003059249A
Other languages
Japanese (ja)
Other versions
JP4316262B2 (en
Inventor
Koji Kaga
幸治 加賀
Tadashige Jinno
忠重 甚野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nihon Inter Electronics Corp
Original Assignee
Nihon Inter Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nihon Inter Electronics Corp filed Critical Nihon Inter Electronics Corp
Priority to JP2003059249A priority Critical patent/JP4316262B2/en
Publication of JP2004271245A publication Critical patent/JP2004271245A/en
Application granted granted Critical
Publication of JP4316262B2 publication Critical patent/JP4316262B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/859—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving monitoring, e.g. feedback loop
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12032—Schottky diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Testing Relating To Insulation (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To remove a defective product of a semiconductor element by discovering a defect on a thinned resin mold part by a simple method and a device. <P>SOLUTION: A rectifying device 1 for small power or the like having the resin mold part 4 is used as a DUT 10, and a withstand voltage test to the mold thickness from the top part of a loop-shaped bending part 7 of a metal thread 8 existing in the resin mold part 4 to the resin mold part 4 upper face, is performed so as to detect a leak current by applying a prescribed voltage to the interval between T1 terminal connected to a pressure-contact type electrode 14 arranged on the resin mold part 4 upper face and T2 terminal where a first lead terminal 2 and a second lead terminal 3 exposed from both ends of the resin mold part 4 to the outside are connected in the short-circuited state. Thus, determination between a nondefective product and a defective product of the DUT 10 is performed, and the defective product is removed by a removal means. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、樹脂封止型半導体素子におけるパッケージの薄型化に伴い、樹脂モールド部肉厚の良否を、絶縁耐圧試験をもって簡単に判定できるようにした半導体素子の試験方法及びその試験装置に関するものである。
【０００２】
【従来の技術】
図９は、小電力用整流素子の外形を示す図であり、（ａ）はその平面図、（ｂ）はその正面図、（ｃ）はその右側面図である。
この小電力用整流素子１は、例えばアノード端子となる第一リード端子２と、例えばカソード端子となる第二リード端子３とを備え、それら第一リード端子２及び第二リード端子３の他端が、封止樹脂によって形成された樹脂モールド部４の長手方向の両端側面から外部に露出するような形状となっている。
【０００３】
上記のような形状の小電力用整流素子１（通常品）における樹脂モールド部４の実際の寸法を示せば、２．６ｍｍ（Ｗ）×１．６ｍｍ（Ｄ）×１．１ｍｍ（Ｈ）程度である。
しかしながら、近年ユーザーからの更なる薄型化の根強い要望があり、その要望に応えて樹脂モールド部４の厚さ（Ｈ）を１．１ｍｍから０．９ｍｍにと、０．２ｍｍ分薄くする試みがなされている。
【０００４】
かかる場合の小電力用整流素子１の内部部品と内部寸法を示せば、図１０の通りである。
図１０において、５はその内部にＰＮ接合を形成した半導体チップであり、この半導体チップ５は、第二リード端子３の一端に形成したチップ載置面３Ａに、例えば裏面側のカソード電極面が半田層６を介して固着されている。
一方、半導体チップ５の表面側のアノード電極面と第一リード端子２の一端に形成したボンディング領域面２Ａとが、外方に向かってループ状曲がり部７を形成した金属細線８にてワイヤボンディングされている。
【０００５】
上記のような内部構造における各部の寸法について説明を加えると次のようになる。
先ず、上記小電力用整流素子１のパッケージにおいては、半導体チップ５を搭載するためのチップ搭載面３Ａの寸法が最大で１．２５ｍｍ□程度となるので、電流容量で表すと、０．５〜１．０Ａ程度の容量のチップ、すなわち、１．０ｍｍ□（ｍａｘ）程度のチップ搭載が可能である。
なお、半導体チップ５の種類としては、ＳＢＤ（ショットキー・バリア・ダイオード）とＦＲＤ（ファースト・リカバリー・ダイオード）が代表的である。
耐圧については特に言及しないが、アノード端子（Ａ）−カソード端子（Ｋ）間の沿面距離等の関係もあり、通常は２００Ｖ耐圧以内のものが搭載されている。
【０００６】
▲１▼さて、直流順電流（ＩＦ）＝０．５〜１．０（Ａ）で、逆電圧（ＶＲ）＝３０〜２００Ｖの半導体チップ５が上記のような微小なパッケージに搭載されるのであるから、当然のごとく半導体素子全体としての放熱特性が問題となる。
つまり、放熱特性を向上させるためには、Ａ−Ｋ端子に用いられる第一、第二リード端子２，３の板厚が厚い方がより有利であるが、これを厚くし過ぎると、他の部品の寸法がより小さくなる。
結果として、外形Ｈ＝１．１ｍｍを、Ｈ＝０．９ｍｍとするには、前記リード端子２，３の板厚（ｔ１）を、ｔ１＝０．１５ｍｍからｔ１＝０．１１ｍｍとするのが、放熱特性を損なわせないという観点からは薄い方の限界である。
【０００７】
▲２▼続いて、半導体チップ５の板厚について考察する。
半導体チップ５の板厚については、より薄い方がチップ自体の放熱特性（通常発熱源のＰＮ接合が上面に搭載されることになるので、板厚が薄ければ薄いほど、放熱板としてのＫ端子面、すなわち、チップ載置面３Ａまでの距離が短い方がより有利となる。）においてもより優れていることは良く知られているが、チップを製作する時に用いるウエハの径が最低でも５〜６インチφ程度はあるので、ある程度のウエハの板厚でないと、その製作工程で割れが発生し易すくなってしまう。すなわち、チップ板厚をｔ２とすれば、ｔ２≧２００μｍが確保されている必要がある。これ以下のｔ２では、特別の処理工程を要することになり、コスト・アップを招き、また、通常の処理工程が使えなくなるという問題がある。
【０００８】
▲３▼次に、金属細線（線径：２５〜５０μｍφ）のループ状曲がり部７について考察する。
半導体チップ１のアノード電極面から、第一リード端子２のボンディング載置面２Ａへの接続は、図１０に示したように通常、金属細線８による接続が簡便である。かかる金属細線８の代りに、内部リード部品を用いて接続することも不可能ではないが、今ここでは金属細線８が用いられるものとする。
【０００９】
さて、半導体チップ５のアノード電極面から第一リード端子２のボンディング領域面２Ａに金属細線８を接続する際、特にアノード電極面へのボンディング箇所では金属細線８の変形による残留応力が大きいので、その直上部は垂直に立上げてその応力の影響を和らげてやる必要がある。そして、この立上げ部、すなわち、ループ状曲がり部７の曲率半径が大きければ大きいほど、より残留応力が小さくなるという理由から、少なくとも金属細線８のループ状曲がり部７の最頂面部までの高さ（ｔ３）が、ｔ３≧０．２５ｍｍであることが必要となる。
【００１０】
▲４▼続いて、ループ状曲がり部７の最頂面部から樹脂モールド部４の上面までの肉厚（ｔ４）について考察する。
小電力用整流素子１のパッケージの外形高さ寸法、Ｈ＝０．９ｍｍを保証するには、樹脂モールド部４の高さ（Ｈｏ）を、Ｈｏ＝０．８７ｍｍ程度に収める必要がある。そして、第二リード端子３の下側（裏面側）の樹脂モールド部４の肉厚（ｔ５）と、金属細線８のループ状曲がり部７における最頂面での樹脂モールド部４の肉厚（ｔ４）とを、今、仮にｔ５＝ｔ４の同一厚さにした場合、ｔ５＝ｔ４＝０．１４ｍｍとなる。
なお、半導体チップ５の裏面と第二リード端子２との接続は、半田層６を介して接続され、その半田層６の厚み（ｔ６）は、０．０３ｍｍ程度となっている。
【００１１】
以上が図１０における内部構造の各部分の寸法説明であるが、ここで新たな問題が発生する。
すなわち、前述の▲４▼で述べたループ状曲がり部７の最頂面部から樹脂モールド部４の上面までの肉厚（ｔ４）が０．１４ｍｍしか確保できないために発生する問題である。
【００１２】
ところで、樹脂モールド部４を形成するには、トランスファーモールド方式が一般的である。例えば、図９中の矢印で示した箇所に樹脂注入用ゲートを有し、加熱、熔融（流動化）した高粘度の樹脂モールド材がここから加圧注入されると、樹脂モールド材は、ループ状曲がり部７の最頂面上部を経由した後、カソード側の第二リード端子３の方に向かって金型内を通過する。この時、金属細線８が存在しているために樹脂モールド材の流れが乱れ、金属細線８の陰となる部分やループ状曲がり部７の最頂面上部での狭い樹脂モールド材通過点付近には気泡を巻き込んだり、あるいは樹脂モールド材そのものが、樹脂注入後の冷却過程で金型寸法通りに仕上がらず、欠けたり、寸法変化を起こしたりという不具合が、この部分の樹脂モールド材の肉厚がより薄くなったことで発生し易くなってしまったという問題である。
【００１３】
上記の問題に対処するには、トランファーモールド工程そのものをより改善させなければならないことは当然であるが、この部分での前述したような不良品が万一発生した場合、それらを完全に検査し・判定し、不良品を除去する手立てが、また必要であることは言うまでもない。
その手段として、図１０に示したような光学的な観察手段９によって検査・判定・不良品を除去する方法が考えられる。
【００１４】
例えば、特開昭６１−６２８４４号公報、特開平１−２８４７４３号公報、特開平２−２５４３０８号公報、特開平５−９０３６５公報、特開平１１−２３７２１０号公報、実開平４−５９１４９号公報など多数存在し、また、かかる光学的な観察手段を備えた装置は、すでに市場で販売されている。
上記のような装置の観測可能な視野範囲は、例えば１０μｍφ以上であって、上記のような外形製品においては、その視野設定値を最も不良品が発生し易い、例えば６０〜１００μｍφの範囲に設定に設定すれば検査・判定が可能であろう。
しかしながら、上記の光学的な観察方法では以下のような欠点がある。
（１）値段が１台当り数百万円以上と、極めて高価であって、結果的に製品のコストアップにつながること。
（２）基本的に、光学的な観察方法であるために、素子自体の特性との因果関係を特定し難い。つまり、光学的な観察情報が的確に素子特性に反映し難く、どの程度の光学的欠陥であれば、どの程度素子特性を損ねてしまうかといった１対１の検査対応マニュアルが極めて作成しずらいこと。
以下に、上記光学的な観察方法の欠点を含めて総括した従来技術の問題点を発明が解決しようとする課題して述べる。
【００１５】
【発明が解決しようとする課題】
（１）小電力用整流素子のような小型外形製品のパッケージの厚みに関しては、近年ユーザーからの更なる薄型化のニーズが強いという背景があり、かかるリーズに応えることは結果として、金属細線８のループ状曲がり部７における最頂面部上の樹脂モールド部肉厚の更なる寸法低下を招く。
【００１６】
（２）樹脂モールド部肉厚を局所的に薄くしてしまう結果、かかる部分の樹脂モールド材中に気泡（ボイド）の混入や、欠け、変形等の不具合がより発生し易い。
【００１７】
（３）上記のような不具合が発生した製品は完全に検査・判別の上、取り除かれる必要があるが、従来市販の光学式装置では、コストが高く、延いては製品単価のコストアップを招く。また、電気的な素子特性との因果関係を特定するのが難しく判定基準のマニュアルを作成する上で対応がし難く、実際の応用面では問題がある。
【００１８】
（４）光学的な検査方式では、分解能の限界が現在市販されている装置では５〜１０μｍ程度、つまり１０μｍ以下のものは検出することができない。したがって、仮に、樹脂モールド部４の表面に、金属細線８のループ状曲がり部７の一部が１０μｍ飛び出していたとしてもこれを検出することができない。
【００１９】
（５）先に挙げた光学的な観察方法を示す公報の内容では、その構成が複雑で、かつ、検査手順が煩雑などで結局、製品コストに悪影響を与えてしてしまう。
【００２０】
本発明は、上記の各課題を解決するためになされたもので、その目的とするところは以下のようなものである。
（１）小電力用整流素子等の半導体素子におけるパッケージの薄型化に伴い、金属細線のループ状曲がり部直上の樹脂モールド部肉厚が低下し、その部分の気泡（ボイド）の混入や欠け、変形等の不都合の発生率が大きくなるので、これを簡単な操作で確実に検査・判定し、しかも高価な装置や方法を用いることなく、安価に実現し、しかも量産に適し、終局的に製品のコストアップに結び付かないような試験方法及びその試験装置を提供すること。
【００２１】
（２）上記のような検査工程は、他の目的のマシン、フォーミングマシンや電気的特性計測用テスタ、テーピングマシンマシン等とともに、マシン組込み型として用いる場合が多いので、それらへの実装が簡単な方法及び手段であること。
【００２２】
【課題を解決しようとする手段】
請求項１に記載した発明は、第一リード端子と第二リード端子とを有し、前記第二リード端子のチップ載置面に半導体チップが載置・固着され、該半導体チップ上面の電極部と前記第一リード端子の一端に設けたボンディング領域面とが、外方に向かってループ状の曲がりを形成した金属細線にてワイヤボンディングされ、前記第一リドード端子及び第二リード端子の他端が外部に露出するように前記金属細線のループ状曲がりの頂部を含んで前記半導体チップの周囲を樹脂封止して所定肉厚の樹脂モールド部が形成された半導体素子に対する試験方法であって、
前記金属細線のループ状曲がりの頂部から樹脂モールド部上面までのモールド厚に対する絶縁耐圧試験を行ない前記半導体素子の良品、不良品を判定することを特徴とするものである。
【００２３】
請求項２に記載した発明は、第一リード端子と第二リード端子とを有し、前記第二リード端子のチップ載置面に半導体チップが載置・固着され、該半導体チップ上面の電極部と前記第一リード端子の一端に設けたボンディング領域面とが外方に向かってループ状の曲がり部を形成した金属細線にてワイヤボンディングされ、前記第一リドード端子及び第二リード端子の他端が外部に露出するように前記金属細線のループ状曲がり部の最頂部を含んで前記半導体チップの周囲を樹脂封止して所定肉厚の樹脂モールド部が形成された半導体素子において、
前記ループ状曲がり部の最頂部に対応した樹脂モールド部の上面に押圧接触する第一電極と、前記第一リード端子及び第二リード端子を短絡した第二電極と、該第一電極と第二電極間に所定の電圧を加える電源と、該第一電極と第二電極間に所定の電圧を加えた際の漏れ電流を検出する手段とを備え、該手段により検出した漏れ電流の値を基準値と比較して半導体素子の良否を判定することを特徴とするものである。
【００２４】
請求項３に記載した発明は、前記半導体素子がリードフレームに多数形成され、該半導体素子の樹脂モールド部のモールド厚に対する絶縁耐圧試験を行ない前記半導体素子の良品、不良品を判定することを特徴とするものである。
【００２５】
請求項４に記載した発明は、前記樹脂モールド部の上面に押圧される前記第一電極が、回転するローラ状電極であり、走行するリードフレーム内の半導体素子の絶縁耐圧試験を連続的に行なうことを特徴とするものである。
【００２６】
請求項５に記載した発明は、前記電源が、直流電源又は商用交流電源であることを特徴とするものである。
【００２７】
【作用】
請求項１に記載した発明では、金属細線のループ状曲がりの頂部から樹脂モールド部上面までのモールド厚に対する絶縁耐圧試験を行ない半導体素子の良品、不良品を判定するようにした。このため、薄肉化した樹脂モールドに形成され易い気泡（ボイド）、ピンホール、欠け等が簡単な方法で容易に検出することができ、不良品除去率を向上させ、延いては製品の信頼性を高めることができる。
【００２８】
請求項２に記載した発明では、ループ状曲がり部の最頂部に対応した樹脂モールド部の上面に押圧接触する第一電極と、前記第一リード端子及び第二リード端子を短絡した第二電極との間に所定の電圧を、所定の電源により加え、その時の漏れ電流を検出し、基準値となる漏れ電流と比較して半導体素子の良否を判定するようにした。このため、漏れ電流の多寡により容易にループ状曲がり部直上の薄肉化した樹脂モールド部の欠陥を検出することができ、不良品の除去率を向上させることができる。
【００２９】
請求項３に記載した発明では、リードフレームの状態で半導体素子の樹脂モールド部のモールド厚に対する絶縁耐圧試験を行ない前記半導体素子の良品、不良品を判定するようにした。このため、連続的な検査・測定が容易であるとともに、後の取り扱いも容易となる。
【００３０】
請求項４に記載した発明では、樹脂モールド部の上面に押圧される第一電極が、回転するローラ状電極であり、走行するリードフレーム内の半導体素子の絶縁耐圧試験を連続的に行なえるようにした。このため、さらに一層連続的な検査・測定が容易になるとともに、後の取り扱いも容易となる。
【００３１】
請求項５に記載した発明では、電源を直流電源又は商用交流電源とした。この際、特に商用交流電源を使用するには、印加電圧の方向が時間ごとに変わるので、ループ状曲がり部直上の薄肉化した樹脂モールド部の漏れ電流を両方向から検出・判定することができ、その精度を高めることができる。
【００３２】
【実施例】
以下に、本発明の実施例を、図を参照して説明する。
図１は本発明の試験方法を説明するための概念図である。
この実施例では個々に分離された半導体素子について試験する場合を説明する。
図において、被試験素子（以下、ＤＵＴと記す。）は、図の手前から奥方向、あるいは奥から手前方向に移動してきた後、テスト位置で止まっている。
ＤＵＴ１０の樹脂モールド部４から外部に露出させたアノード（Ａ）側の第一リード端子２は、奥行き方向に設けた導電性材料から成る第一レール１１上に、Ｘ−Ｙ方向の位置決めがされて載置される。
また、第一リード端子２とは反対側に露出されたカソード（Ｋ）側の第二リード端子３は、前記第一レール１１と所定の間隔をもって平行に配置した導電性材料から成る第二レール１２上に、同じくＸ−Ｙ方向に位置決めして載置される。
【００３３】
上記第一レール１１及び第二レール１２は、配線１３により電気的に短絡されＴ２端子に接続されている。
一方、ＤＵＴ１０の樹脂モールド部４上には、例えば上下動可能な押圧接触型電極１４が配置されている。この接触型電極１４は、ＤＵＴ１０内部の金属細線８におけるループ状曲がり部７の最頂面部に対向するように配置される構成となっている。そして、この押圧接触型電極１４は、配線１５によりＴ１端子に接続されている。
【００３４】
上記のＴ１端子とＴ２端子間には、直流（ＤＣ）電源あるいは商用交流（ＡＣ）電源から所定の試験電圧が印加される。この時、第一リード端子１１と第二リード端子１２とは配線１３により短絡されているので、デバイス内部における半導体チップ５のＰＮ接合に加わる印加電圧は０ボルトであり、そのためデバイスが試験中に破壊あるいは劣化することはない。また、アノード側となる第一リード端子２とカソード側となる第二リード端子３とが短絡されて同電位であるということは、Ｔ１端子、Ｔ２端子間に印加された試験電圧が、ループ状曲がり部７の最高点と樹脂モールド部４上面の押圧接触型電極１４との間にある樹脂モールド部４の薄い肉厚寸法（Ｄ）で持ちこたえるということを意味している。
【００３５】
ところで、空気中での常温（Ｔａ＝２５℃）における絶縁耐量は約（１，０００Ｖ／１ｍｍ）程度であることが良く知られている。したがって、ループ状曲がり部７の最高点と押圧接触型電極１４との間の部分（距離Ｄ）の間を貫く気泡等の原因よるピンホールが存在していないとすれば、０．１４ｍｍ肉厚に対しての絶縁耐量は、約（１４０Ｖ／０．１４ｍｍ）であることになる。
【００３６】
一方、気泡の混在したＤＵＴ１０、あるいは樹脂モールド部４の欠けや変形等の不都合の発生しているＤＵＴ１０の不具合の度合いを、金属顕微鏡による表面観察や超音波検査装置、あるいは軟Ｘ線等の検査装置を併用して詳しく調査する。
それから不具合の度合いと、上記絶縁耐量との相関データを多数個の試料ＤＵＴ１０を用いて採った後に、試験電圧、あるいはＡＣ（ＤＣ）の印加波形、印加時間等の試験条件を決定すれば良い。
【００３７】
さて、上記の絶縁耐圧試験に合格したＤＵＴ１０で、その良品は、例えば次のテーピング工程に送られ、不良品は、Ｔ１端子及びＴ２端子を介して処理した信号を経て別に設けた除去手段を通じて不良品箱に落とす等として回収される。
続いて、次のＤＵＴ１０が図１の位置に送り込まれ、次々と絶縁耐圧試験が繰り返えされる。
【００３８】
以上の試験方法によれば、薄肉化したループ状曲がり部７における最頂面部の欠陥を容易かつ高精度で発見することができ、不良品の除去により半導体素子の信頼性を向上させることができる。
【００３９】
次に、本発明の他の実施例につき、図２を参照して説明する。
この実施例では、試験する際のＤＵＴの形状が個別の素子ではなく、リードフレームの状態であることが特徴である。
すなわち、図において、１６はリードフレームであり、このリードフレーム１６には、例えば図１に示したような構造の樹脂モールド部４を有する小電力用整流素子がタイバ１７を介してリードフレーム１６の幅方向２連に、長さ方向に１リードフレーム当り４０〜６０連の単位で形成されている。
【００４０】
上記リードフレーム１６の幅方向両端を位置規制し、かつ、連結部１８Ａ，１８Ｂを受ける下側のレール状電極１９Ａ，１９Ｂと、図示のＭ−Ｍ’位置に、幅方向一対のＤＵＴ（小電力用整流素子１）における樹脂モールド部４に接触する図１と同様に上下に移動可能な押圧接触型電極１４とが設けられている。また、これらの押圧接触型電極１４は、ｔ１端子又はｔ’１端子に切換可能な接点を有するスイッチＳを介して接続され、レール状電極１９Ａはｔ２端子に、レール状電極１９Ｂはｔ’２端子にそれぞれ接続されている。
【００４１】
上記の構成で、リードフレーム１６はレール状電極１９Ａ，１９Ｂ上を、今、例えば矢印の右方向に搬送され、Ｍ−Ｍ’位置で停止する。この位置で押圧接触型電極１４が下降し、ＤＵＴの樹脂モールド部４の上面に押圧接触する。
次いで、スイッチＳの接点がいずれかの方向に切換えられ後、ｔ１，ｔ２端子間又はｔ’１，ｔ’２端子間にＡＣ又はＤＣ電源からの試験電圧が印加され絶縁耐圧試験が実施される。
【００４２】
なお、別個に２つの電源があれば、上記切換えのためのスイッチＳは不要となり、ｔ１，ｔ２端子側とｔ’１，ｔ’２端子側とを、上記のように時間をずらして試験することなく、同時に試験することが可能となり、その分、試験時間が速くなる利点が生じる。
【００４３】
上記の場合、良品、不良品の判定方法は、先の実施例と同じであるが、その一方、不良品の除去方法は先の実施例と異なる。
すなわち、この実施例では、不良品ＤＵＴの樹脂モールド部４表面上に、バット・マーク等を付しておき、タイバーカット分離して個々のＤＵＴにした後に、例えばリードフレーム１６の自走搬送装置上に設けた光学的センサにてバット・マーク等を検出し、その検出信号を不良品検出装置の駆動手段とする。
【００４４】
次に、さらに本発明の他の実施例につき、図３を参照して説明する。
この実施例では、上記の実施例と同様にリードフレーム１６の状態で試験を行なうものであるが、該リードフレーム１６上の電極の構造が異なっている。
すなわち、リードフレーム１６の上側の電極は、ローラ状電極２０であって、ＤＵＴ１０の樹脂モールド部４に、下方に付勢されたばね等によって押圧接触し、かつ、回転可能にリードフレーム１６上に配置されている。
なお、上記ローラ状電極２０は、試験時にリードフレーム１６上に下降して樹脂モールド部４と押圧接触し、試験終了後、上昇して該樹脂モールド部４から離れるような機構を備えるようにしても良い。また、上記ローラ状電極２０は、配線２１を介してｔ”１端子に接続されている。
【００４５】
上記のローラ状電極２０が先の実施例で述べた固定式の電極に較べて優れている点は、ローラ径、リードフレーム１６の送り速度、ＤＵＴ間隔（リードフレーム１６の送りピッチ）等を適切に選び、かつ、ばね等による適当なローラ圧を加えた状態として等速度で連続的にリードフレーム１６を送れる点である。
【００４６】
また、リードフレーム１６を送るための機構は、上側のローラ状電極２１の回転のみによっても良いし、下側のレール状電極２２にのみ送り機構を設け、上側のローラ状電極は、樹脂モールド部４との接触摩擦力によって自由回転するようにしても良い。あるいは、上下両方の電極２０，２２を連動させるようにして送る機構であっても良い。
【００４７】
上記レール状電極２２とｔ”２端子とは配線２３により結線され、絶縁耐圧試験は、先の実施例と同様に、ｔ”１端子とｔ”２端子間に所定の電源から所定の電圧が印加され実施される。不良品の除去方法も同様である。ただ、上側のローラ状電極２０が樹脂モールド部４を押圧する状態が時間とともに連続的に変化していることの違いを確実に把握しておけば良い。
【００４８】
次に、絶縁耐圧試験の概要について、若干補足説明をしておく。
図４に、かかる絶縁耐圧試験のタイムチャートを示した。
また、図８に絶縁耐圧試験回路の一例を示した。
図８において、Ｔ１端子と押圧接触型電極１４との間に接続されたＲｉｎは入力保護抵抗である。ＯＰ１は、第一のオペアンプであり、このオペアンプＯＰ１のプラス（＋）入力端子と第一レール１１とがノイズフィルタＬ及びゲイン調整用抵抗Ｒ１を介して接続されている。また、Ｔ２端子と第一のオペアンプＯＰ１のマイナス（−）入力端子とが配線１３により接続され、前記ノイズフィルタの前段の結線と前記配線１３間には検出抵抗ＲＤが接続されている。
【００４９】
前記第一のオペアンプＯＰ１の次段には、第二のオペアンプＯＰ２が設けられている。すなわち、第一のオペアンプＯＰ１の出力端子と第二のオペアンプＯＰ２のプラス（＋）入力端子とが接続され、第二のオペアンプＯＰ２のマイナス（−）入力端子は参考基準電圧設定手段ＶＲｅｆを介してアースに接続されている。また、第一のオペアンプＯＰ１のプラス（＋）入力端子と該オペアンプＯＰ１の出力端子間には該オペアンプＯＰ１のゲイン調整用抵抗Ｒ２が該オペアンプＯＰ１と並列に接続されている。
【００５０】
上記絶縁耐圧試験回路は、主要部の構成を示すものであるが、各部の機能は図８の上部にブロックで示したように、Ｔ１，Ｔ２端子間に所定の電圧を印加する入力機能部分Ａと、その時の漏れ電流を検出する検出機能部分Ｂと、該検出機能部分で得られた検出信号を増幅する増幅機能部分Ｃと、増幅した検出信号と参考基準電圧ＶＲｅｆと比較して製品の良否を判定する比較・判定機能部分Ｄと、製品の良否判定信号を出力する出力機能部分Ｅとから構成されている。
【００５１】
上記の回路構成において、スタート信号を受けた後、別に設けた電源回路から例えば商用周波数のＡＣ電圧（０〜２５０Ｖ）が、Ｔ１，Ｔ２端子間に印加される。この状態のタイムチャートが図４の（ａ）である。また、高電圧の印加時間は、例えば１〜６０（ｓｅｃ）間に亘って設定できるようになっている（図４（ｂ）参照）。
また、この実施例では素子数（ＤＵＴ）２０個までが測定可能としたが、これは目的に応じて自由に設定するようにすれば良い。
【００５２】
そして、ＤＵＴ１０が良品であれば、上記設定の印加時間１〜６０（ｓｅｃ）の間に、Ｔ１，Ｔ２端子間に漏れ電流が流れることはないが、不良品が発生した時は、多くの漏れ電流が流れ、試験装置が破壊するおそれがあるので、図示を省略したＮＧ，リレーをオフさせる（図４（ｃ），（ｄ）参照）。
【００５３】
なお、ＤＵＴ１０の漏れ電流は、図８の検出抵抗ＲＤの両端間電圧（電位差）を測定することで検出が可能である。この時の検出電流（図４（ｅ）参照）を入力信号として第一のオペアンプＯＰ１に入力して増幅処理し、第二のオペアンプＯＰ２に導く。第二のオペアンプＯＰ２では、入力された増幅検出信号と参考基準電圧（閾値）を示す信号とが比較され、該基準電圧よりも増幅検出信号が大きな値を示せば、例えば「Ｈ」レベルの信号を出力し、この出力信号を受けて図示を省略したＬＥＤを点灯（図４（ｆ）参照）させると共に、後工程でＤＵＴ１０を不良品として除去するために同じく図示を省略した不良品除去装置に、前記出力信号を駆動信号して送出する。
【００５４】
続いて、正規の上記設定印加時間経過後、ＥＮＤ信号が出力（図４（ｈ）参照）され、ＤＵＴ１０が交換されて再び上記の試験が繰り返される。
なお、ＮＧ発生時には、その時点でＥＮＤ信号が出力（図４（ｇ）参照）され、ＤＵＴ１０の交換を促す。
【００５５】
ところで、Ｔ１，Ｔ２端子間に流れる漏れ電流の基準値を設定しなければならないが、以下にこの点について説明する。
図５及び図６にその基礎データを示した。
図５は絶縁耐圧試験装置におけるＴ１，Ｔ２端子間の漏れ電流を示している。ＡＣ１，０００Ｖの試験電圧が印加された時、この試験装置自体に流れる漏れ電流が０．６μＡ程度あることを示している。
ＡＣ波形のいたるところに、髭状のノイズ電圧が見られるが、これは図８のＬを始めとする他のフィルタ部品により除去することができる。
【００５６】
装置自体が０．６μｍの漏れ電流を有する試験装置にＤＵＴ１０を搭載した状態でＡＣ１，０００Ｖの試験電圧が印加された場合の測定波形（検出抵抗ＲＤの両端電位差を電流に換算）を示したのが図６である。
図６によれば、ＤＵＴ１０が試験装置に搭載され、高電圧の試験電圧（ＡＣ１，０００Ｖ）が印加された時の漏れ電流は、例えば４μＡ程度であることが分かる。そして、この漏れ電流の値は、その正体がＤＵＴ１０の樹脂モールド部４の表面に沿って流れる電流であることも明らかである。
【００５７】
以上図５及び図６での漏れ電流の大きさが実測により確認されたので、これら固有の漏れ電流の影響を受けることのない程度でしかもなるべく小さ目である本番試験時の漏れ電流が設定される（遮断電流設定仕様；５０〜１，０００μＡ±５％）。
図７に本番試験におけるＮＧ品検出波形例を示すが、この時のＡＣ波形のピーク値から本例においては、漏れ電流値（遮断電流値）がＤＵＴ１０載置時のもれ電流（４μＡ）の約１０倍である４０μＡとなっていることが分かる。
【００５８】
図中、符号Ｔの位置でＮＧ品が発生、検出されているので、漏れ電流が図８の入力保護抵抗Ｒｉｎで決まる約１４０μＡまで一気に上昇する。
しかしながら、９〜１０ｍｓ後にはＮＧ，リレーがオフされるので、リレー電流は一気に下降する。そして、このＮＧ該当のＤＵＴ１０対しては、不良品である旨を示すＬＥＤが点灯され、このＮＧ該当ＤＵＴ１０以外のＤＵＴ１０に対しては、そのまま特定の試験電圧が所定の印加時間に亘って印加され試験が続行されるため、試験回路は再び復帰し、ＮＧのＤＵＴ１０に約１９ｍｓのＮＧ漏れ電流を流した後に、正常なＡＣ波形に戻る。
【００５９】
【発明の効果】
以上、実施例を通じて説明した本発明によれば、近年、より薄型化する傾向の、例えば小電力用整流素子のパッケージのように金属細線のループ状曲がり部直上の残り肉厚の極めて薄い樹脂モールド部を有する構造で、より発生し易い気泡（ボイド）、ピンホール、欠け、変形等の不具合を、簡単な方法と装置で確実に検査・判定し、不良品を除去することができる。
特に、従来の光学的な観察手段では発見できないような１０μｍ以下の欠陥、傷、気泡等についてもその大きさとは殆ど関係なく不良品として確実に検出できる利点がある。また、電気的な試験に基づく検知・判定・不良品の除去方法・装置であるために、デバイスの特性自体を試験しながら測定しているのであるから、不具合の状況とデバイス特性との関係も分かり易く、また、その良品、不良品の判別も容易に行なうことができる。さらに、自動化を推進することで、短時間の試験で量産性に富み、製品コストアップにもならず、他のマシンへの組込み・合体性等も良い等数々の優れた効果を奏するものである。
【図面の簡単な説明】
【図１】本発明の試験方法の一実施例を説明するための概略構成図である。
【図２】本発明の試験方法の他の実施例を説明するための概略構成図である。
【図３】本発明の試験方法のさらに他の実施例を説明するための概略構成図である。
【図４】絶縁耐圧試験のタイムチャート図である。
【図５】絶縁耐圧試験装置の電極間漏れ電流を示す図である。
【図６】絶縁耐圧試験装置でのＤＵＴ搭載時の漏れ電流を示す図である。
【図７】絶縁耐圧試験装置での本番試験におけるＮＧ品検出時の波形を示す図である。
【図８】絶縁耐圧試験回路の主要部構成を示した概念図である。
【図９】小型パッケージ製品の一例として示した小電力用整流素子の外形図であり、（ａ）はその平面図、（ｂ）はその正面図、（ｃ）はその右側面図である。
【図１０】樹脂モールド部に対する従来の検査・判定方法を説明するための概略構成図である。
【符号の説明】
１ 小電力用素子
２ 第一リード端子
２Ａ ボンディング領域面
３ 第二リード端子
３Ａ チップ載置面
４ 樹脂モールド部
５ 半導体チップ
６ 半田層
７ ループ状曲がり部
８ 金属細線
９ 光学的な観察手段
１０ ＤＵＴ
１１ 第一レール
１２ 第二レール
１３ 配線
１４ 押圧接触型電極
１５ 配線
１６ リードフレーム
１７ タイバ
１８Ａ，１８Ｂ 連結部
１９Ａ，１９Ｂ レール状電極
２０ ローラ状電極
２１ 配線
２２ レール状電極
２３ 配線[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method and apparatus for testing a semiconductor device in which the thickness of a resin molded portion can be easily determined by a dielectric strength test with the thinning of a package in a resin-sealed semiconductor device. is there.
[0002]
[Prior art]
9A and 9B are views showing the external shape of the rectifying element for low power, wherein FIG. 9A is a plan view, FIG. 9B is a front view, and FIG. 9C is a right side view.
The low-power rectifying element 1 includes, for example, a first lead terminal 2 serving as an anode terminal and a second lead terminal 3 serving as a cathode terminal, for example, and the other ends of the first lead terminal 2 and the second lead terminal 3. Are formed so as to be exposed to the outside from both side surfaces in the longitudinal direction of the resin mold portion 4 formed of the sealing resin.
[0003]
If the actual dimensions of the resin mold portion 4 in the small-power rectifying element 1 (normal product) having the above-described shape are shown, they are about 2.6 mm (W) × 1.6 mm (D) × 1.1 mm (H). It is.
However, in recent years, there has been a persistent demand from users for further reduction in thickness, and in response to the demand, attempts have been made to reduce the thickness (H) of the resin mold portion 4 from 1.1 mm to 0.9 mm by 0.2 mm. Has been done.
[0004]
FIG. 10 shows the internal components and internal dimensions of the small power rectifier 1 in such a case.
In FIG. 10, reference numeral 5 denotes a semiconductor chip having a PN junction formed therein. The semiconductor chip 5 has a chip mounting surface 3A formed at one end of the second lead terminal 3 and a cathode electrode surface on the back side, for example. It is fixed via a solder layer 6.
On the other hand, the anode electrode surface on the front surface side of the semiconductor chip 5 and the bonding area surface 2A formed at one end of the first lead terminal 2 are wire-bonded by a thin metal wire 8 having a loop-shaped bent portion 7 outward. Have been.
[0005]
The dimensions of each part in the above internal structure will be described as follows.
First, in the package of the low-power rectifying element 1, the size of the chip mounting surface 3A for mounting the semiconductor chip 5 is 1.25 mm at the maximum. □ Therefore, when expressed in terms of current capacity, a chip having a capacity of about 0.5 to 1.0 A, that is, 1.0 mm □ (Max) chips can be mounted.
Note that typical types of the semiconductor chip 5 include an SBD (Schottky barrier diode) and an FRD (fast recovery diode).
Although the withstand voltage is not particularly mentioned, there is also a relation such as a creeping distance between the anode terminal (A) and the cathode terminal (K), and usually, a withstand voltage within 200 V is mounted.
[0006]
(1) Now, the DC forward current (I F ) = 0.5 to 1.0 (A) and the reverse voltage (V R 3) Since the semiconductor chip 5 of 30 to 200 V is mounted in the above minute package, the heat dissipation characteristics of the semiconductor element as a whole naturally become a problem.
In other words, in order to improve the heat radiation characteristics, it is more advantageous that the first and second lead terminals 2 and 3 used for the AK terminals have a large plate thickness. The dimensions of the parts are smaller.
As a result, in order to make the outer shape H = 1.1 mm and H = 0.9 mm, the thickness (t1) of the lead terminals 2 and 3 should be changed from t1 = 0.15 mm to t1 = 0.11 mm. However, from the viewpoint that heat radiation characteristics are not impaired, the thinner limit is set.
[0007]
(2) Next, the thickness of the semiconductor chip 5 will be considered.
Regarding the plate thickness of the semiconductor chip 5, the thinner the heat dissipation characteristics of the chip itself (normally, the PN junction of the heat source is mounted on the upper surface, so the thinner the plate, the smaller the K as the heat dissipation plate. It is well known that the shorter the distance to the terminal surface, that is, the shorter the distance to the chip mounting surface 3A, the better.) Since the diameter is about 5 to 6 inches φ, if the thickness of the wafer is not a certain value, cracks are easily generated in the manufacturing process. That is, assuming that the chip thickness is t2, it is necessary to ensure that t2 ≧ 200 μm. At t2 below this, a special processing step is required, which leads to an increase in cost and a problem that normal processing steps cannot be used.
[0008]
{Circle around (3)} Next, the loop-shaped bent portion 7 of a thin metal wire (wire diameter: 25 to 50 μmφ) will be considered.
As shown in FIG. 10, the connection from the anode electrode surface of the semiconductor chip 1 to the bonding mounting surface 2A of the first lead terminal 2 is usually simple by a thin metal wire 8. It is not impossible to connect using an internal lead component instead of the thin metal wire 8, but it is assumed here that the thin metal wire 8 is used.
[0009]
Now, when connecting the thin metal wire 8 from the anode electrode surface of the semiconductor chip 5 to the bonding area surface 2A of the first lead terminal 2, the residual stress due to the deformation of the thin metal wire 8 is particularly large at the bonding portion to the anode electrode surface. It is necessary to raise the portion immediately above to reduce the influence of the stress. Then, since the larger the radius of curvature of the rising portion, that is, the larger the radius of curvature of the loop-shaped bent portion 7, the smaller the residual stress, the height of at least the top surface portion of the loop-shaped bent portion 7 of the fine metal wire 8 is increased. It is necessary that the length (t3) is t3 ≧ 0.25 mm.
[0010]
{Circle around (4)} Next, the thickness (t4) from the top surface of the loop-shaped bent portion 7 to the upper surface of the resin mold portion 4 will be considered.
In order to guarantee the outer height of the package of the small power rectifier 1, H = 0.9 mm, the height (Ho) of the resin mold part 4 needs to be set to about Ho = 0.87 mm. Then, the thickness (t5) of the resin mold portion 4 on the lower side (back side) of the second lead terminal 3 and the thickness of the resin mold portion 4 at the topmost surface of the loop-shaped bent portion 7 of the thin metal wire 8 ( Assuming that t4) is the same thickness as t5 = t4, t5 = t4 = 0.14 mm.
The connection between the back surface of the semiconductor chip 5 and the second lead terminal 2 is connected via a solder layer 6, and the thickness (t6) of the solder layer 6 is about 0.03 mm.
[0011]
The above is the description of the dimensions of each part of the internal structure in FIG. 10, but a new problem arises here.
That is, the problem occurs because the thickness (t4) from the top surface of the loop-shaped bent portion 7 to the upper surface of the resin mold portion 4 described above in (4) can be secured only 0.14 mm.
[0012]
Incidentally, in order to form the resin mold portion 4, a transfer molding method is generally used. For example, a resin injection gate is provided at a location indicated by an arrow in FIG. 9, and when a high-viscosity resin mold material that has been heated and melted (fluidized) is injected under pressure therefrom, the resin mold material becomes a loop. After passing through the upper part of the topmost surface of the curved part 7, it passes through the mold toward the second lead terminal 3 on the cathode side. At this time, the flow of the resin molding material is disturbed due to the presence of the thin metal wire 8, and the shadow of the thin metal wire 8 and the vicinity of the narrow resin molding material passing point at the top of the top surface of the loop-shaped bent portion 7. The resin mold material does not finish to the dimensions of the mold in the cooling process after the resin is injected, and the resin mold material itself is chipped or changes dimensions. The problem is that it is more likely to occur as the thickness becomes thinner.
[0013]
In order to address the above problems, it is natural that the transfer molding process itself must be further improved, but if any of the above-mentioned defective products occur in this area, they should be completely inspected. Needless to say, it is necessary to make a judgment and to remove defective products again.
As such means, a method of inspecting / determining / removing defective products by an optical observation means 9 as shown in FIG. 10 can be considered.
[0014]
For example, JP-A-61-62844, JP-A-1-284743, JP-A-2-254308, JP-A-5-90365, JP-A-11-237210, JP-A-4-59149, etc. A large number and devices with such optical viewing means are already on the market.
The observable visual field range of the above-described apparatus is, for example, 10 μmφ or more, and in the above-described external product, the visual field setting value is set to a range of 60 to 100 μmφ where the defective product is most likely to occur. If it is set to, inspection and judgment will be possible.
However, the above-mentioned optical observation method has the following disadvantages.
(1) The price is extremely high at a price of several million yen or more per unit, which results in an increase in product cost.
(2) Basically, since it is an optical observation method, it is difficult to specify a causal relationship with the characteristics of the element itself. In other words, it is difficult to accurately reflect the optical observation information in the element characteristics, and it is extremely difficult to create a one-to-one inspection correspondence manual on how much optical defects would impair the element characteristics. thing.
The problems of the prior art, including the drawbacks of the above-described optical observation method, will be described below as problems to be solved by the present invention.
[0015]
[Problems to be solved by the invention]
(1) With regard to the thickness of a package of a small external product such as a rectifying element for small power, there is a strong demand from users for further reduction in thickness in recent years. In this case, the thickness of the resin mold portion on the topmost surface of the loop-shaped bent portion 7 is further reduced in size.
[0016]
(2) As a result of locally reducing the thickness of the resin mold portion, inconveniences such as inclusion of bubbles (voids), chipping, deformation, and the like in the resin mold material in such a portion are more likely to occur.
[0017]
(3) It is necessary to completely remove the product in which the above-mentioned trouble has occurred after the inspection and discrimination, but the cost is high with the conventional commercially available optical devices, and the cost of the product is increased. . In addition, it is difficult to specify the causal relationship with the electrical element characteristics, and it is difficult to prepare a manual for determination criteria.
[0018]
(4) In the optical inspection method, a device having a resolution limit of about 5 to 10 μm, that is, 10 μm or less, cannot be detected by a currently marketed apparatus. Therefore, even if a part of the loop-shaped bent portion 7 of the thin metal wire 8 protrudes 10 μm from the surface of the resin mold portion 4, it cannot be detected.
[0019]
(5) The contents of the above-mentioned publications showing the optical observation method have a complicated structure and a complicated inspection procedure, which ultimately adversely affects the product cost.
[0020]
The present invention has been made to solve each of the above-mentioned problems, and the objects thereof are as follows.
(1) As the package of a semiconductor device such as a low-power rectifying device becomes thinner, the thickness of a resin mold portion immediately above a loop-shaped bent portion of a thin metal wire is reduced, and air bubbles (voids) in the portion are mixed or chipped. Since the occurrence rate of inconvenience such as deformation becomes large, it can be reliably inspected and judged by simple operation, and it can be realized at low cost without using expensive devices and methods, and it is suitable for mass production. To provide a test method and a test apparatus that do not lead to an increase in cost.
[0021]
(2) The inspection process as described above is often used as a machine built-in type together with a machine for other purposes, a forming machine, a tester for measuring electrical characteristics, a taping machine machine, etc., so that mounting on them is easy. Method and means.
[0022]
[Means to solve the problem]
The invention according to claim 1 has a first lead terminal and a second lead terminal, and a semiconductor chip is mounted and fixed on a chip mounting surface of the second lead terminal, and an electrode portion on an upper surface of the semiconductor chip is provided. And a bonding area surface provided at one end of the first lead terminal are wire-bonded with a thin metal wire having a loop-shaped bend outward, and the other ends of the first lead terminal and the second lead terminal are connected. A method for testing a semiconductor element in which a resin mold portion having a predetermined thickness is formed by resin-sealing the periphery of the semiconductor chip including a top portion of a loop-shaped bend of the thin metal wire so as to be exposed to the outside,
A non-defective or defective semiconductor element is determined by performing a withstand voltage test on a mold thickness from the top of the loop-shaped bend of the thin metal wire to the upper surface of the resin mold portion.
[0023]
The invention according to claim 2 has a first lead terminal and a second lead terminal, and a semiconductor chip is mounted and fixed on a chip mounting surface of the second lead terminal, and an electrode portion on an upper surface of the semiconductor chip is provided. And a bonding area surface provided at one end of the first lead terminal is wire-bonded outward with a thin metal wire having a loop-shaped bent portion, and the other ends of the first lead terminal and the second lead terminal are provided. In a semiconductor element in which a resin molded portion having a predetermined thickness is formed by resin-sealing the periphery of the semiconductor chip including the top portion of the loop-shaped bent portion of the thin metal wire so as to be exposed to the outside,
A first electrode that presses and contacts the upper surface of the resin mold portion corresponding to the top of the loop-shaped bent portion, a second electrode that short-circuits the first lead terminal and the second lead terminal, and the first electrode and the second electrode. A power supply for applying a predetermined voltage between the electrodes, and means for detecting a leakage current when a predetermined voltage is applied between the first electrode and the second electrode, wherein a value of the leakage current detected by the means is used as a reference. The quality of the semiconductor element is determined by comparing the value with the value.
[0024]
The invention described in claim 3 is characterized in that a large number of the semiconductor elements are formed on a lead frame, and a withstand voltage test is performed on a mold thickness of a resin mold portion of the semiconductor element to determine a good or defective semiconductor element. It is assumed that.
[0025]
In the invention described in claim 4, the first electrode pressed against the upper surface of the resin mold portion is a rotating roller-shaped electrode, and continuously performs a withstand voltage test of a semiconductor element in a running lead frame. It is characterized by the following.
[0026]
The invention described in claim 5 is characterized in that the power supply is a DC power supply or a commercial AC power supply.
[0027]
[Action]
According to the first aspect of the present invention, a non-defective or defective semiconductor element is determined by performing a withstand voltage test on the mold thickness from the top of the loop-shaped bend of the thin metal wire to the upper surface of the resin mold portion. For this reason, air bubbles (voids), pinholes, chips, and the like, which are easily formed in the thin resin mold, can be easily detected by a simple method, thereby improving the rejection rate of defective products, and consequently, product reliability. Can be increased.
[0028]
In the invention described in claim 2, a first electrode that presses and contacts the upper surface of the resin mold portion corresponding to the top of the loop-shaped bent portion, and a second electrode that short-circuits the first lead terminal and the second lead terminal. During this time, a predetermined voltage is applied from a predetermined power supply, the leakage current at that time is detected, and the pass / fail of the semiconductor element is determined by comparing the leakage current with a reference value. For this reason, it is possible to easily detect a defect in the thinned resin mold portion immediately above the loop-shaped bent portion due to the amount of leakage current, and it is possible to improve the removal rate of defective products.
[0029]
According to the third aspect of the present invention, a non-defective product and a defective product of the semiconductor element are determined by performing a withstand voltage test on the mold thickness of the resin mold portion of the semiconductor element in the state of the lead frame. For this reason, continuous inspection and measurement are easy, and later handling is also easy.
[0030]
In the invention described in claim 4, the first electrode pressed against the upper surface of the resin mold portion is a rotating roller-shaped electrode, so that the withstand voltage test of the semiconductor element in the running lead frame can be continuously performed. I made it. For this reason, further continuous inspection / measurement becomes easier, and later handling becomes easier.
[0031]
In the invention described in claim 5, the power supply is a DC power supply or a commercial AC power supply. At this time, particularly when using a commercial AC power supply, the direction of the applied voltage changes with time, so that the leakage current of the thinned resin mold portion immediately above the loop-shaped bent portion can be detected and determined from both directions, Its accuracy can be increased.
[0032]
【Example】
An embodiment of the present invention will be described below with reference to the drawings.
FIG. 1 is a conceptual diagram for explaining the test method of the present invention.
In this embodiment, a case where a test is performed on individually separated semiconductor elements will be described.
In the drawing, a device under test (hereinafter, referred to as a DUT) moves from the near side to the back side or from the back to the front side, and then stops at the test position.
The first lead terminal 2 on the anode (A) side exposed to the outside from the resin mold part 4 of the DUT 10 is positioned on the first rail 11 made of a conductive material provided in the depth direction in the XY direction. Is placed.
The second lead terminal 3 on the cathode (K) side, which is exposed on the side opposite to the first lead terminal 2, is a second rail made of a conductive material disposed in parallel with the first rail 11 at a predetermined interval. 12, and is also positioned and placed in the XY directions.
[0033]
The first rail 11 and the second rail 12 are electrically short-circuited by a wiring 13 and connected to a T2 terminal.
On the other hand, on the resin mold portion 4 of the DUT 10, for example, a press contact electrode 14 that can move up and down is arranged. The contact type electrode 14 is arranged so as to face the topmost surface of the loop-shaped bent portion 7 in the thin metal wire 8 inside the DUT 10. The pressure contact type electrode 14 is connected to a T1 terminal by a wiring 15.
[0034]
A predetermined test voltage is applied between the T1 terminal and the T2 terminal from a direct current (DC) power supply or a commercial alternating current (AC) power supply. At this time, since the first lead terminal 11 and the second lead terminal 12 are short-circuited by the wiring 13, the applied voltage applied to the PN junction of the semiconductor chip 5 inside the device is 0 volt. There is no destruction or deterioration. The fact that the first lead terminal 2 on the anode side and the second lead terminal 3 on the cathode side are short-circuited and have the same potential means that the test voltage applied between the T1 terminal and the T2 terminal is loop-shaped. This means that the resin mold portion 4 can be held with a small thickness (D) between the highest point of the bent portion 7 and the press contact electrode 14 on the upper surface of the resin mold portion 4.
[0035]
It is well known that the dielectric strength at room temperature (Ta = 25 ° C.) in air is about (1,000 V / 1 mm). Therefore, if there is no pinhole due to bubbles or the like penetrating between a portion (distance D) between the highest point of the loop-shaped bent portion 7 and the pressure contact type electrode 14, the thickness is 0.14 mm. Is about (140 V / 0.14 mm).
[0036]
On the other hand, the degree of inconvenience of the DUT 10 in which bubbles are mixed or the DUT 10 in which inconvenience such as chipping or deformation of the resin mold portion 4 occurs is determined by surface observation using a metallographic microscope, an ultrasonic inspection apparatus, or inspection using a soft X-ray or the like. Investigate in detail using the device together.
Then, after obtaining correlation data between the degree of the defect and the above-mentioned dielectric strength using a large number of sample DUTs 10, test conditions such as a test voltage, an AC (DC) applied waveform, and an applied time may be determined.
[0037]
By the way, in the DUT 10 which has passed the above-mentioned withstand voltage test, the non-defective product is sent to, for example, the next taping step, and the defective product is not passed through the signal processed through the T1 terminal and the T2 terminal, and is not passed through the separately provided removing means. Collected as dropped in a good product box.
Subsequently, the next DUT 10 is sent to the position shown in FIG. 1, and the dielectric strength test is repeated one after another.
[0038]
According to the above-described test method, it is possible to easily and accurately detect a defect at the top surface of the thinned loop-shaped bent portion 7, and to improve the reliability of the semiconductor element by removing defective products. .
[0039]
Next, another embodiment of the present invention will be described with reference to FIG.
This embodiment is characterized in that the shape of the DUT at the time of testing is not an individual element but a state of a lead frame.
That is, in the drawing, reference numeral 16 denotes a lead frame. In this lead frame 16, for example, a small-power rectifying element having a resin mold portion 4 having a structure as shown in FIG. It is formed in units of 40 to 60 units per lead frame in the width direction and two units in the width direction.
[0040]
A pair of DUTs (small power supply) in the width direction are positioned at the lower rail-shaped electrodes 19A and 19B, which regulate the position of both ends in the width direction of the lead frame 16 and receive the connecting portions 18A and 18B, and the MM 'position shown in the drawing. The rectifying element 1) is provided with a pressing contact type electrode 14 that can move up and down similarly to FIG. These pressing contact type electrodes 14 are connected via a switch S having a contact switchable to a t1 terminal or a t′1 terminal, the rail-shaped electrode 19A is connected to the t2 terminal, and the rail-shaped electrode 19B is connected to the t′2 terminal. Each is connected to a terminal.
[0041]
With the above configuration, the lead frame 16 is now conveyed on the rail-shaped electrodes 19A and 19B, for example, in the right direction of the arrow, and stops at the MM 'position. At this position, the pressure contact electrode 14 descends and comes into pressure contact with the upper surface of the resin mold portion 4 of the DUT.
Next, after the contact of the switch S is switched in either direction, a test voltage from an AC or DC power supply is applied between the t1 and t2 terminals or between the t'1 and t'2 terminals, and a dielectric strength test is performed. .
[0042]
If there are two separate power supplies, the switch S for switching is not necessary, and the t1 and t2 terminal sides and the t'1 and t'2 terminal sides are tested at different times as described above. The test can be performed at the same time without the need, and the advantage that the test time is shortened accordingly is obtained.
[0043]
In the above case, the method of determining a non-defective product or a defective product is the same as that of the previous embodiment, but the method of removing the defective product is different from that of the previous embodiment.
That is, in this embodiment, a bat mark or the like is provided on the surface of the resin mold portion 4 of the defective DUT, and the DUT is separated into individual DUTs by tie-bar cutting. A bat mark or the like is detected by the optical sensor provided above, and the detection signal is used as driving means of the defective product detection device.
[0044]
Next, still another embodiment of the present invention will be described with reference to FIG.
In this embodiment, the test is performed in the state of the lead frame 16 as in the above embodiment, but the structure of the electrodes on the lead frame 16 is different.
That is, the upper electrode of the lead frame 16 is a roller-shaped electrode 20, which is pressed against the resin mold portion 4 of the DUT 10 by a spring or the like urged downward, and is rotatably disposed on the lead frame 16. Have been.
In addition, the roller-shaped electrode 20 is provided with a mechanism that descends onto the lead frame 16 during the test and makes pressure contact with the resin mold part 4, and after the test is completed, rises and separates from the resin mold part 4. Is also good. The roller electrode 20 is connected to a t ″ 1 terminal via a wiring 21.
[0045]
The point that the roller-shaped electrode 20 is superior to the fixed electrode described in the previous embodiment is that the roller diameter, the feed speed of the lead frame 16, the DUT interval (the feed pitch of the lead frame 16), and the like are appropriate. And the lead frame 16 can be fed continuously at a constant speed with appropriate roller pressure applied by a spring or the like.
[0046]
Further, the mechanism for feeding the lead frame 16 may be based only on the rotation of the upper roller-shaped electrode 21, or provided with a feeding mechanism only on the lower rail-shaped electrode 22. 4 may be freely rotated by a contact frictional force with the contact member 4. Alternatively, a mechanism may be used in which the upper and lower electrodes 20 and 22 are fed in association with each other.
[0047]
The rail-shaped electrode 22 and the t ″ 2 terminal are connected by a wiring 23. In the withstand voltage test, a predetermined voltage from a predetermined power supply is applied between the t ″ 1 terminal and the t ″ 2 terminal as in the previous embodiment. The same applies to the method of removing defective products, except that the difference between the state in which the upper roller-shaped electrode 20 presses the resin mold portion 4 changes continuously with time is surely grasped. You should do it.
[0048]
Next, a brief supplementary description of the outline of the dielectric strength test will be given.
FIG. 4 shows a time chart of the dielectric strength test.
FIG. 8 shows an example of a dielectric strength test circuit.
In FIG. 8, Rin connected between the T1 terminal and the pressure contact type electrode 14 is an input protection resistor. OP1 is a first operational amplifier, and a plus (+) input terminal of the operational amplifier OP1 and the first rail 11 are connected via a noise filter L and a gain adjusting resistor R1. Further, a T2 terminal and a negative (−) input terminal of the first operational amplifier OP1 are connected by a wiring 13, and a detection resistor R is provided between a connection at a preceding stage of the noise filter and the wiring 13. D Is connected.
[0049]
A second operational amplifier OP2 is provided at a stage subsequent to the first operational amplifier OP1. That is, the output terminal of the first operational amplifier OP1 is connected to the plus (+) input terminal of the second operational amplifier OP2, and the minus (−) input terminal of the second operational amplifier OP2 is connected to the reference voltage setting means V. Ref Is connected to ground via Further, between the plus (+) input terminal of the first operational amplifier OP1 and the output terminal of the operational amplifier OP1, a gain adjusting resistor R2 of the operational amplifier OP1 is connected in parallel with the operational amplifier OP1.
[0050]
The above-mentioned withstand voltage test circuit shows the configuration of the main part. The function of each part is, as shown by a block in the upper part of FIG. 8, an input function part A for applying a predetermined voltage between the T1 and T2 terminals. A detection function part B for detecting a leakage current at that time, an amplification function part C for amplifying a detection signal obtained by the detection function part, an amplified detection signal and a reference voltage V Ref A comparison / judgment function part D for judging the quality of the product by comparing with the above, and an output function part E for outputting a good / bad judgment signal of the product.
[0051]
In the above circuit configuration, after receiving the start signal, for example, a commercial frequency AC voltage (0 to 250 V) is applied between the T1 and T2 terminals from a separately provided power supply circuit. FIG. 4A is a time chart in this state. The application time of the high voltage can be set, for example, between 1 and 60 (sec) (see FIG. 4B).
Further, in this embodiment, up to 20 elements (DUT) can be measured, but this can be set freely according to the purpose.
[0052]
If the DUT 10 is non-defective, no leakage current flows between the T1 and T2 terminals during the set application time 1 to 60 (sec). Since a current flows and the test apparatus may be broken, NG and a relay, not shown, are turned off (see FIGS. 4C and 4D).
[0053]
Note that the leakage current of the DUT 10 corresponds to the detection resistance R in FIG. D Can be detected by measuring the voltage (potential difference) between both ends of the device. The detected current (see FIG. 4E) at this time is input to the first operational amplifier OP1 as an input signal, amplified, and led to the second operational amplifier OP2. In the second operational amplifier OP2, the input amplification detection signal is compared with a signal indicating a reference voltage (threshold). If the amplification detection signal shows a value larger than the reference voltage, for example, an "H" level signal In response to this output signal, an unillustrated LED is turned on (see FIG. 4 (f)), and a DUT 10 is removed in a post-process by a defective product removing device which is also not illustrated in order to remove the DUT 10 as a defective product. , And outputs the output signal as a drive signal.
[0054]
Subsequently, after the elapse of the regular setting application time, the END signal is output (see FIG. 4H), the DUT 10 is replaced, and the above test is repeated again.
When an NG occurs, an END signal is output at that time (see FIG. 4G) to prompt the DUT 10 to be replaced.
[0055]
By the way, the reference value of the leakage current flowing between the T1 and T2 terminals must be set, and this will be described below.
5 and 6 show the basic data.
FIG. 5 shows the leakage current between the T1 and T2 terminals in the dielectric strength test apparatus. This shows that when a test voltage of 1,000 V AC is applied, the leakage current flowing through the test apparatus itself is about 0.6 μA.
Whisker-like noise voltages are found throughout the AC waveform, which can be removed by other filter components such as L in FIG.
[0056]
A measurement waveform (detection resistance R) when a test voltage of 1,000 V AC is applied while the DUT 10 is mounted on a test device having a leakage current of 0.6 μm itself. D 6 is shown in FIG. 6).
According to FIG. 6, it can be seen that the leakage current when the DUT 10 is mounted on a test apparatus and a high voltage test voltage (AC 1,000 V) is applied is, for example, about 4 μA. It is also apparent that the value of the leakage current is a current whose identity flows along the surface of the resin mold portion 4 of the DUT 10.
[0057]
Since the magnitude of the leakage current in FIGS. 5 and 6 has been confirmed by actual measurement, the leakage current at the time of the actual test is set so as not to be affected by the inherent leakage current and as small as possible. (Interruption current setting specification; 50 to 1,000 μA ± 5%).
FIG. 7 shows an example of an NG product detection waveform in the actual test. From the peak value of the AC waveform at this time, in this example, the leakage current value (cutoff current value) is the leakage current value (4 μA) when the DUT 10 is mounted. It can be seen that it is 40 μA, which is about 10 times.
[0058]
In the figure, since an NG product is generated and detected at the position of the symbol T, the leakage current rises at a stretch to about 140 μA determined by the input protection resistor Rin in FIG.
However, since NG and the relay are turned off after 9 to 10 ms, the relay current falls at a stretch. Then, an LED indicating that the product is defective is turned on for the NG applicable DUT 10, and a specific test voltage is applied to the DUT 10 other than the NG applicable DUT 10 for a predetermined application time as it is. As the test continues, the test circuit returns again and returns to a normal AC waveform after passing an NG leakage current of about 19 ms to the NG DUT 10.
[0059]
【The invention's effect】
According to the present invention described in the above, according to the present invention, in recent years, there is a tendency to become thinner, for example, a resin mold having an extremely thin remaining thickness just above a loop-shaped bent portion of a thin metal wire such as a package of a small-power rectifier. With a structure having a portion, defects such as air bubbles (voids), pinholes, chips, deformation and the like which are more likely to be generated can be reliably inspected and determined by a simple method and apparatus, and defective products can be removed.
In particular, there is an advantage that defects, scratches, bubbles, and the like having a size of 10 μm or less, which cannot be found by conventional optical observation means, can be reliably detected as defective regardless of their size. In addition, since the method is based on an electrical test, it is a method / apparatus for detecting / judging / removing defective products, measurement is performed while testing the characteristics of the device itself. It is easy to understand, and the discrimination between good and defective products can be easily performed. In addition, by promoting automation, it has many excellent effects such as high productivity in a short period of time, no increase in product cost, and good integration and integration into other machines. .
[Brief description of the drawings]
FIG. 1 is a schematic configuration diagram for explaining one embodiment of a test method of the present invention.
FIG. 2 is a schematic configuration diagram for explaining another embodiment of the test method of the present invention.
FIG. 3 is a schematic configuration diagram for explaining still another embodiment of the test method of the present invention.
FIG. 4 is a time chart of a dielectric strength test.
FIG. 5 is a diagram showing a leakage current between electrodes of a dielectric strength test device.
FIG. 6 is a diagram showing a leakage current when a DUT is mounted in a dielectric strength test apparatus.
FIG. 7 is a diagram showing a waveform when an NG product is detected in a production test using a dielectric strength testing device.
FIG. 8 is a conceptual diagram showing a main part configuration of a withstand voltage test circuit.
9A and 9B are external views of a small-power rectifying element shown as an example of a small package product, where FIG. 9A is a plan view, FIG. 9B is a front view, and FIG. 9C is a right side view.
FIG. 10 is a schematic configuration diagram for explaining a conventional inspection / judgment method for a resin mold portion.
[Explanation of symbols]
1 Element for low power
2 First lead terminal
2A Bonding area surface
3 Second lead terminal
3A chip mounting surface
4 Resin mold part
5 Semiconductor chip
6 Solder layer
7 Loop-shaped bend
8 Thin metal wires
9 Optical observation means
10 DUT
11 First rail
12 Second rail
13 Wiring
14 Press contact electrode
15 Wiring
16 Lead frame
17 Taiba
18A, 18B connecting part
19A, 19B Rail electrode
20 Roller electrode
21 Wiring
22 Rail electrode
23 Wiring

Claims (5)

第一リード端子と第二リード端子とを有し、前記第二リード端子のチップ載置面に半導体チップが載置・固着され、該半導体チップ上面の電極部と前記第一リード端子の一端に設けたボンディング領域面とが、外方に向かってループ状の曲がりを形成した金属細線にてワイヤボンディングされ、前記第一リドード端子及び第二リード端子の他端が外部に露出するように前記金属細線のループ状曲がりの頂部を含んで前記半導体チップの周囲を樹脂封止して所定肉厚の樹脂モールド部が形成された半導体素子に対する試験方法であって、
前記金属細線のループ状曲がりの頂部から樹脂モールド部上面までのモールド厚に対する絶縁耐圧試験を行ない前記半導体素子の良品、不良品を判定することを特徴とする半導体素子の試験方法。A semiconductor chip is mounted and fixed on a chip mounting surface of the second lead terminal, and has a first lead terminal and a second lead terminal, and an electrode portion on the upper surface of the semiconductor chip and one end of the first lead terminal. The bonding area surface provided is wire-bonded with a thin metal wire forming a loop-shaped bend outward, and the metal is so formed that the other ends of the first lid terminal and the second lead terminal are exposed to the outside. A method for testing a semiconductor element having a resin molded portion having a predetermined thickness formed by resin-sealing the periphery of the semiconductor chip including a top portion of a loop-shaped bend of a thin wire,
A method of testing a semiconductor device, comprising: performing a dielectric strength test on a mold thickness from a top of a loop-shaped bend of the thin metal wire to an upper surface of a resin mold portion to determine whether the semiconductor device is good or defective. 第一リード端子と第二リード端子とを有し、前記第二リード端子のチップ載置面に半導体チップが載置・固着され、該半導体チップ上面の電極部と前記第一リード端子の一端に設けたボンディング領域面とが外方に向かってループ状の曲がり部を形成した金属細線にてワイヤボンディングされ、前記第一リドード端子及び第二リード端子の他端が外部に露出するように前記金属細線のループ状曲がり部の最頂部を含んで前記半導体チップの周囲を樹脂封止して所定肉厚の樹脂モールド部が形成された半導体素子において、
前記ループ状曲がり部の最頂部に対応した樹脂モールド部の上面に押圧接触する第一電極と、前記第一リード端子及び第二リード端子を短絡した第二電極と、該第一電極と第二電極間に所定の電圧を加える電源と、該第一電極と第二電極間に所定の電圧を加えた際の漏れ電流を検出する手段とを備え、該手段により検出した漏れ電流の値を基準値と比較して半導体素子の良否を判定することを特徴とする半導体素子の試験装置。A semiconductor chip is mounted and fixed on a chip mounting surface of the second lead terminal, and has a first lead terminal and a second lead terminal, and an electrode portion on the upper surface of the semiconductor chip and one end of the first lead terminal. The bonding area surface provided is wire-bonded with a thin metal wire having a loop-shaped bent portion outward, and the metal is formed such that the other ends of the first lid terminal and the second lead terminal are exposed to the outside. In a semiconductor device in which a resin mold portion having a predetermined thickness is formed by resin-sealing the periphery of the semiconductor chip including a top portion of a loop-shaped bent portion of a thin wire,
A first electrode that presses and contacts the upper surface of the resin mold portion corresponding to the top of the loop-shaped bent portion, a second electrode that short-circuits the first lead terminal and the second lead terminal, and the first electrode and the second electrode. A power supply for applying a predetermined voltage between the electrodes, and means for detecting a leakage current when a predetermined voltage is applied between the first electrode and the second electrode, wherein a value of the leakage current detected by the means is used as a reference. A semiconductor device test apparatus, which determines the quality of a semiconductor device by comparing the value with a value. 前記半導体素子がリードフレームに多数形成され、該半導体素子の樹脂モールド部のモールド厚に対する絶縁耐圧試験を行ない前記半導体素子の良品、不良品を判定することを特徴とする請求項１に記載の半導体素子の試験方法。2. The semiconductor according to claim 1, wherein a large number of the semiconductor elements are formed on a lead frame, and a withstand voltage test is performed on a mold thickness of a resin mold portion of the semiconductor element to determine a good product or a defective product of the semiconductor device. 3. Device test method. 前記樹脂モールド部の上面に押圧される前記第一電極は、回転するローラ状電極であり、走行するリードフレーム内の半導体素子の絶縁耐圧試験を連続的に行なうことを特徴とする請求項２に記載の半導体素子の試験装置。3. The method according to claim 2, wherein the first electrode pressed against the upper surface of the resin mold portion is a rotating roller-shaped electrode, and continuously performs a withstand voltage test of a semiconductor element in a running lead frame. A test device for a semiconductor device as described in the above. 前記電源は、直流電源又は商用交流電源であることを特徴とする請求項２に記載の半導体素子の試験装置。3. The apparatus according to claim 2, wherein the power supply is a DC power supply or a commercial AC power supply.
JP2003059249A 2003-03-06 2003-03-06 Test method for semiconductor devices Expired - Fee Related JP4316262B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2003059249A JP4316262B2 (en) 2003-03-06 2003-03-06 Test method for semiconductor devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003059249A JP4316262B2 (en) 2003-03-06 2003-03-06 Test method for semiconductor devices

Publications (2)

Publication Number Publication Date
JP2004271245A true JP2004271245A (en) 2004-09-30
JP4316262B2 JP4316262B2 (en) 2009-08-19

Family

ID=33122112

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003059249A Expired - Fee Related JP4316262B2 (en) 2003-03-06 2003-03-06 Test method for semiconductor devices

Country Status (1)

Country Link
JP (1) JP4316262B2 (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013057589A (en) * 2011-09-08 2013-03-28 Fuji Electric Co Ltd Characteristic test device for semiconductor element and method for testing characteristic of semiconductor element using the same
CN112034321A (en) * 2020-08-03 2020-12-04 中国空间技术研究院 Method for evaluating functional performance of fast soft recovery diode
JP2021060296A (en) * 2019-10-08 2021-04-15 新日本無線株式会社 Method for determining quality of semiconductor device

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013057589A (en) * 2011-09-08 2013-03-28 Fuji Electric Co Ltd Characteristic test device for semiconductor element and method for testing characteristic of semiconductor element using the same
JP2021060296A (en) * 2019-10-08 2021-04-15 新日本無線株式会社 Method for determining quality of semiconductor device
JP7372104B2 (en) 2019-10-08 2023-10-31 日清紡マイクロデバイス株式会社 Method for determining the quality of semiconductor devices
CN112034321A (en) * 2020-08-03 2020-12-04 中国空间技术研究院 Method for evaluating functional performance of fast soft recovery diode

Also Published As

Publication number Publication date
JP4316262B2 (en) 2009-08-19

Similar Documents

Publication Publication Date Title
JPS59134841A (en) On-line inspecting method and system for bonding to electronic part
US8714015B2 (en) Joint quality inspection and joint quality inspection method
JPH0141031B2 (en)
US10241151B2 (en) Die crack detector and method therefor
JP5817361B2 (en) Semiconductor element characteristic test apparatus and semiconductor element characteristic test method using the apparatus
US8496158B2 (en) Method and apparatus for monitoring free air ball (FAB) formation in wire bonding
JP2017129395A (en) Semiconductor device inspection apparatus and semiconductor device inspection method
JP2004271245A (en) Test method of semiconductor element and its testing device
US11402426B2 (en) Inductive testing probe apparatus for testing semiconductor die and related systems and methods
CN108231619B (en) Detection method for power semiconductor chip
JP2011222717A (en) Semiconductor manufacturing device, and method for manufacturing semiconductor device
JP4025490B2 (en) Manufacturing method of semiconductor device
JP2008141111A (en) Semiconductor device and method of inspecting chip crack of semiconductor device
US10658328B2 (en) Detection of foreign particles during wire bonding
JPH08330368A (en) Semiconductor circuit device group and its probe test
JP5861822B2 (en) Semiconductor device and test method thereof
JPS649731B2 (en)
JP2020027922A (en) Semiconductor inspection apparatus and semiconductor device manufacturing method
JPH10223707A (en) Wafer-testing method and device
JP4599776B2 (en) Wire bonding evaluation method and evaluation jig used therefor
JP2019100951A (en) Inspection method of semiconductor device, and inspection apparatus
US8657180B2 (en) Bond pad assessment for wire bonding
TW200305726A (en) Probing method, testing apparatus and testing method of semiconductor device
JPH05206233A (en) Aging equipment for semiconductor
CN114089150A (en) Semiconductor chip testing device and testing method

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060203

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080229

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081015

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081022

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20081022

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090519

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090520

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120529

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150529

Year of fee payment: 6

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees