JPH05206233A - Aging equipment for semiconductor - Google Patents
Aging equipment for semiconductorInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ウェハ状態の半導体を
エージングする装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an apparatus for aging a semiconductor in a wafer state.
【０００２】[0002]
【従来の技術】ＬＳＩ等の半導体装置は、通常その製造
工程において、パッケージング後、即ち組立て後にエー
ジングと呼ばれる加速寿命試験が行われる。2. Description of the Related Art A semiconductor device such as an LSI is usually subjected to an accelerated life test called aging after packaging, that is, after assembly in the manufacturing process.
【０００３】ここで予め代表的な従来の製造工程につい
て触れておくと、先ず、前工程と呼ばれる工程におい
て、所定の回路機能が作り込まれたＬＳＩチップを多数
含むウェハが完成し、プローブ検査でウェハ内のＬＳＩ
チップは一個一個所定の回路機能が正常に動作するか否
かを検査される。その後、後工程と呼ばれる工程に入
り、先ずダイシング工程でウェハ内のＬＳＩチップは一
個一個分離され、前記プローブ検査で良品とされたＬＳ
Ｉチップはパッケージングされる。パッケージング工程
では、ＬＳＩチップはリードピンとともに樹脂で封止さ
れたり、セラミックスの容器に気密封止され、完成品と
しての形状を整える。またテープ上に形成されたリード
端子にＬＳＩチップの電極を接続したＴＡＢ（Tape Aut
omated Bonding）として完成品となる。To mention a typical conventional manufacturing process in advance, first, in a process called a pre-process, a wafer including a large number of LSI chips having predetermined circuit functions is completed and is subjected to a probe test. LSI in wafer
Each chip is inspected whether or not a predetermined circuit function operates normally. After that, a process called a post-process is started. First, in the dicing process, the LSI chips in the wafer are separated one by one, and the LS is judged as a good product by the probe inspection.
The I-chip is packaged. In the packaging process, the LSI chip is sealed with resin together with the lead pins, or hermetically sealed in a ceramic container to prepare the shape of the finished product. In addition, a TAB (Tape Aut) in which electrodes of the LSI chip are connected to lead terminals formed on the tape
Completed as omated Bonding).
【０００４】次に前述したような完成品としての形状を
整えたＬＳＩは、エージング工程に入る。エージングと
は、個々の半導体装置に所定の電圧を印加して所定の雰
囲気温度、例えば１２５℃で所定時間、例えば４〜９６
時間動作させる加速寿命試験である。その目的は、周知
のように半導体装置の回路動作を安定化させるととも
に、信頼性的な意味での寿命の短い半導体装置を不良品
として顕在化させることにある。具体的な方法として
は、通常、エージングに必要な配線、部品を施したエー
ジングボード上のソケットにＬＳＩを収納し、高温恒温
槽の中で電気的動作を行う。この工程で、前記プローブ
検査で良品とされたＬＳＩであっても、温度ストレス、
電気的ストレスを所定時間加えられることによってある
割合で不良となる。このようなＬＳＩは前記した前工程
でなんらかの不良要因が作り込まれたにもかかわらず、
プローブ検査では不良とはならず、エージング工程で不
良現象が顕在化する。エージング工程で発生した不良品
は次の選別工程で除去され、良品のみが出荷される。従
って適切な条件でエージングを行うことにより、実使用
において十分な耐用年数を有する製品のみを出荷できる
ようになり、エージングは半導体装置の製造工程におい
て必要不可欠な工程となっている。Next, the LSI whose shape has been adjusted as a finished product as described above enters an aging step. Aging means applying a predetermined voltage to each semiconductor device and maintaining a predetermined ambient temperature, for example, 125 ° C. for a predetermined time, for example, 4 to 96.
It is an accelerated life test that operates for a time. As is well known, the purpose is to stabilize the circuit operation of a semiconductor device and to make a semiconductor device having a short life in terms of reliability manifest as a defective product. As a specific method, usually, the LSI is housed in a socket on an aging board on which wiring and parts necessary for aging are provided, and an electrical operation is performed in a high temperature constant temperature bath. In this process, even if the LSI is a good product in the probe inspection, temperature stress,
When electrical stress is applied for a predetermined time, it becomes defective at a certain rate. In such an LSI, although some defect factor was created in the preceding process,
The probe inspection does not result in a failure, and a failure phenomenon becomes apparent during the aging process. Defective products generated in the aging process are removed in the next sorting process, and only good products are shipped. Therefore, by performing aging under appropriate conditions, only products having a sufficient service life in actual use can be shipped, and aging is an essential step in the manufacturing process of semiconductor devices.
【０００５】しかしながら、上述のエージング工程には
以下に述べるような問題がある。However, the above aging process has the following problems.
【０００６】先ず、従来技術におけるエージング工程
は、先に述べたようにパッケージングの後に実施される
ため、寿命の短い不良チップをも組み立ててしまい、結
果的に無駄な作業を行ったことになる。First, since the aging process in the prior art is performed after packaging as described above, defective chips having a short life are also assembled, resulting in wasteful work. ..
【０００７】さらに、エージング後の選別工程で大量の
不良品が検出された場合、その殆どの原因はウェハ完成
までの前工程にあることが多く、その不良情報を早く前
工程にフィードバックすべきであるにもかかわらず、パ
ッケージング後にエージングを行うために、不良情報の
フィードバックが遅れてしまうという問題がある。Furthermore, when a large number of defective products are detected in the sorting process after aging, most of the causes are in the pre-process until the completion of the wafer, and the defect information should be fed back to the pre-process early. Nevertheless, there is a problem that the feedback of defect information is delayed because of aging after packaging.
【０００８】更に、近年、高密度実装技術が急速に発達
しつつある中で、半導体装置をチップ状態で実装したい
という要求が高まっているが、チップ状態ではエージン
グが実施されておらず、信頼性的に不安が残るという問
題がある。Furthermore, in recent years, with the rapid development of high-density packaging technology, there is an increasing demand for semiconductor devices to be packaged in a chip state. However, aging is not carried out in the chip state, and reliability is improved. There is a problem that the anxiety remains.
【０００９】以上の問題点を解決するために、半導体装
置をウェハ状態でエージングする方法が特開昭６０−１
６７３４３で提案されている。この方法は、Ｓｉウェハ
にエージング用回路及び突起状電極を形成し、これを前
工程完成後の半導体ウェハに押し当て、２枚の板で挾ん
で圧力を加え、半導体ウェハ上の全チップを一括してエ
ージングするものである。本方法は、Ｓｉウェハをプロ
ーブカードとして用いることで、高温状態での前記突起
状電極と半導体ウェハの電極との位置ずれを極力防止し
ている。In order to solve the above problems, a method of aging a semiconductor device in a wafer state is disclosed in Japanese Patent Laid-Open No. 60-1.
Proposed in 67343. In this method, an aging circuit and projecting electrodes are formed on a Si wafer, and this is pressed against the semiconductor wafer after the completion of the previous process, and sandwiched by two plates to apply pressure to all the chips on the semiconductor wafer at once. Then ages. In this method, the Si wafer is used as a probe card to prevent the misalignment between the protruding electrodes and the electrodes of the semiconductor wafer in a high temperature state as much as possible.
【００１０】[0010]
【発明が解決しようとする課題】しかし、上記ウェハエ
ージング方法では、前記突起状電極の高さバラツキによ
って、一部の突起状電極が前記半導体ウェハの電極に接
触できなくなり、所定のエージングを施すことができな
いチップが発生するという問題がある。また、前記半導
体ウェハの全面に渡って平行に前記プローブカードを押
し当て、片あたりを防ぐ手段が開示されていなかった。However, in the above-described wafer aging method, due to the height variation of the projecting electrodes, some of the projecting electrodes cannot contact the electrodes of the semiconductor wafer, and the predetermined aging is performed. There is a problem that some chips cannot be generated. Further, there has not been disclosed a means for pressing the probe card in parallel over the entire surface of the semiconductor wafer to prevent uneven contact.
【００１１】本発明の目的は、半導体ウェハのエージン
グを施すために必要な全電極と、給電用電極との電気的
高信頼接続を得ることができる、半導体のエージング装
置を提供することにある。An object of the present invention is to provide a semiconductor aging apparatus capable of obtaining a highly reliable electrical connection between all electrodes necessary for aging a semiconductor wafer and a power supply electrode.
【００１２】[0012]
【課題を解決するための手段】上記目的を達成するた
め、前記集積回路チップの電極位置と同じ位置に給電用
電極を配置し、前記給電用電極上に弾性を有する異方性
導電材料を設置し、かつ前記半導体ウェハとの粗アライ
メントを行うためのガイド孔を設けたウェハエージング
用プローブカードを、平坦な上面を有する下部基板上に
載置したＬＳＩウェハに前記給電用電極面を対向させて
押しつけるに際し、前記下部基板上にプローブカードと
ＬＳＩウェハとの粗アライメントを行うためのガイドピ
ンと、前記プローブカードとＬＳＩウェハとの間隔を決
定するためのスペーサ部を設け、さらにプローブカード
が前記スペーサ部に接触したことを検知するための接触
検知電極を前記プローブカードの前記給電用電極面に設
けた。In order to achieve the above object, a power feeding electrode is arranged at the same position as an electrode position of the integrated circuit chip, and an anisotropic conductive material having elasticity is placed on the power feeding electrode. In addition, a probe card for wafer aging provided with a guide hole for performing rough alignment with the semiconductor wafer, the power supply electrode surface is opposed to the LSI wafer mounted on the lower substrate having a flat upper surface. At the time of pressing, a guide pin for performing rough alignment between the probe card and the LSI wafer and a spacer portion for determining the distance between the probe card and the LSI wafer are provided on the lower substrate, and the probe card further includes the spacer portion. A contact detection electrode for detecting that the probe card has been contacted is provided on the power supply electrode surface of the probe card.
【００１３】[0013]
【作用】前記弾性を有する異方性導電材料は、前記給電
用電極に高さバラツキが生じても、その弾性変形により
前記給電用電極と前記集積回路チップの電極との不接触
を防止する。また、前記スペーサ部及び接触検知電極
は、前記プローブカードと前記半導体ウェハとを前記弾
性を有する異方性導電材料を介して、前記スペーサ部に
前記接触検知電極が接触するまで押し当てることによ
り、所定の間隔で平行に前記プローブカードと前記半導
体ウェハとが押し当てられるようにする役割を果たす。The elastic anisotropic conductive material prevents non-contact between the power feeding electrode and the electrode of the integrated circuit chip due to its elastic deformation even if the height of the power feeding electrode varies. Further, the spacer portion and the contact detection electrode, by pressing the probe card and the semiconductor wafer through the elastic anisotropic conductive material, until the contact detection electrode contacts the spacer portion, The probe card and the semiconductor wafer are pressed against each other in parallel at a predetermined interval.
【００１４】[0014]
【実施例】本発明にかかわるエージング装置の一実施例
を図１及び図２を用いて説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the aging device according to the present invention will be described with reference to FIGS.
【００１５】ウェハエージング用プローブカード２に
は、被エージング対象物である半導体ウェハ１の上に形
成された集積回路チップ電極１１と同じ位置に、突起状
給電用電極２１が、めっきなどのプロセスを用いて形成
される。また該突起状給電用電極２１の上に、弾性を有
する異方性導電材料３を接着剤などを用いて設置する。
この弾性を有する異方性導電材料３は、例えばシリコン
ゴムシート３１の中に厚み方向に金属細線３２を多数適
宜の間隔で貫通させた構造の材料である。また前記ウェ
ハエージング用プローブカード２と、前記半導体ウェハ
１とを押し当てたときの両者の間隔を規定するために用
いる、接触検知電極２２を例えば銅箔パターンにより形
成する。また粗アライメントのためのガイド孔２３及び
精密アライメントのためのアライメント孔２４を設け
る。更に電源などのエージング設備との電気的接続を得
るために配線体２５が接続される。上記構成によるウェ
ハエージング用プローブカード２は、ガイド孔２３及び
アライメント孔２４を設けた剛性の高い上部基板４に取
り付けられる。On the probe card 2 for wafer aging, the projecting power supply electrode 21 is provided with a process such as plating at the same position as the integrated circuit chip electrode 11 formed on the semiconductor wafer 1 to be aged. Is formed using. Further, an anisotropic conductive material 3 having elasticity is placed on the protruding power supply electrode 21 by using an adhesive or the like.
The elastic conductive material 3 having elasticity is, for example, a material having a structure in which a large number of thin metal wires 32 are penetrated through the silicon rubber sheet 31 in the thickness direction at appropriate intervals. Further, the contact detection electrode 22 used for defining the distance between the wafer aging probe card 2 and the semiconductor wafer 1 when they are pressed against each other is formed by, for example, a copper foil pattern. Further, a guide hole 23 for rough alignment and an alignment hole 24 for fine alignment are provided. Further, the wiring body 25 is connected to obtain an electrical connection with an aging facility such as a power source. The probe card 2 for wafer aging having the above structure is attached to the upper substrate 4 having the guide hole 23 and the alignment hole 24 and having high rigidity.
【００１６】一方、前記半導体ウェハ１は、平坦な上面
を有する下部基板５に載置される。該下部基板５には、
前記ウェハエージング用プローブカード２と前記半導体
ウェハ１との粗アライメントのためのガイドピン５１を
直立させて設け、該ガイドピン５１の底部は前記ウェハ
エージング用プローブカード２と前記半導体ウェハ１と
の間隔を規定するためのスペーサ部５２とする。該スペ
ーサ部５２の厚さは前記半導体ウェハ１の厚さ以上でか
つ前記半導体ウェハ１の厚さと前記弾性を有する異方性
導電材料３の厚さの合計より薄いものとする。また前記
スペーサ部５２は、前記ガイドピン５１と独立させて設
けても良い。前記接触検知電極２２は前記スペーサ部５
２に接触したことを電気的に検知することを目的にして
いるので前記スペーサ部５２の少なくとも表面は金属と
する。また前記接触検知電極２２と前記スペーサ部５２
とは複数組設ける。On the other hand, the semiconductor wafer 1 is placed on a lower substrate 5 having a flat upper surface. The lower substrate 5 includes
A guide pin 51 for rough alignment between the wafer aging probe card 2 and the semiconductor wafer 1 is provided upright, and the bottom of the guide pin 51 is a space between the wafer aging probe card 2 and the semiconductor wafer 1. Is defined as a spacer portion 52. The thickness of the spacer portion 52 is equal to or larger than the thickness of the semiconductor wafer 1 and smaller than the total thickness of the semiconductor wafer 1 and the anisotropic conductive material 3 having elasticity. Further, the spacer portion 52 may be provided independently of the guide pin 51. The contact detection electrode 22 has the spacer portion 5
At least the surface of the spacer portion 52 is made of metal because the purpose is to electrically detect that the spacer 2 is touched. Further, the contact detection electrode 22 and the spacer portion 52
And multiple sets.
【００１７】前記下部基板５はＸＹ方向の移動及びＸＹ
平面内での回転が可能なステージ６の上に固定される。The lower substrate 5 is moved in the XY direction and moved in the XY direction.
It is fixed on a stage 6 that can rotate in a plane.
【００１８】次に、上記エージング装置を用いたウェハ
エージング方法について説明する。Next, a wafer aging method using the above aging device will be described.
【００１９】先ず、半導体ウェハ１を下部基板５の上に
載置する。このとき下部基板５の上にはマークを設け
て、所定の位置に半導体ウェハ１が載置されるようにす
ることが望ましい。また、下部基板５には真空吸着用の
溝や孔を設けてウェハチャック機能を持たせることが望
ましい。次に、ウェハエージング用プローブカード２を
取り付けた上部基板４は、上下動を行なう保持具７によ
って保持され、上方よりガイド孔２３をガイドピン５１
に合わせるようにして下降させられる。このときアライ
メント孔２４の上方より光学系を用いて半導体ウェハ１
の位置合わせマークなどを認識させ、ステージ６を微動
させてウェハエージング用プローブカード２と半導体ウ
ェハ１との精密アライメントを行なう。アライメント方
法としては、この他にウェハエージング用プローブカー
ド２と半導体ウェハ１の間に光学系を挿入して、両者の
位置合わせマークを同時に認識してステージ６を微動さ
せ、最後に光学系を待避させても良い。なお、ステージ
６を微動させて精密アライメントを行なうために、ガイ
ド孔２３の径はをガイドピン５１のそれよりも最大微動
量以上大きくとっておく。精密アライメント完了後、保
持具７をさらに下降させて弾性を有する異方性導電材料
３を半導体ウェハ１に接触させ、加圧・固定手段を用い
てウェハエージング用プローブカード２を半導体ウェハ
１に押し当てる。加圧・固定手段としては、例えばガイ
ドピン５１に設けたネジ５３を利用してナット８を締め
付けて行く。接触検知電極２２とスペーサ部５２が接触
したことを電気的に検知するまでナット８を締め付ける
作業を複数組行うことにより、確実に弾性を有する異方
性導電材料３を半導体ウェハ１の全域に渡って所定量圧
縮させることができる。その後、ステージ６を除去して
エージング槽に上記エージング装置を複数台設置し、加
熱すると共に配線体２５を通じて電気信号を供給して半
導体ウェハ１のエージングを行う。加熱方法としては下
部基板５にヒータを組み込んでも良い。First, the semiconductor wafer 1 is placed on the lower substrate 5. At this time, it is desirable to provide a mark on the lower substrate 5 so that the semiconductor wafer 1 is placed at a predetermined position. Further, it is desirable that the lower substrate 5 be provided with a groove or hole for vacuum suction to have a wafer chuck function. Next, the upper substrate 4 to which the wafer aging probe card 2 is attached is held by the holder 7 that moves up and down, and the guide hole 23 is guided from above from the guide pin 23.
It is lowered to match the. At this time, by using an optical system from above the alignment hole 24, the semiconductor wafer 1
Then, the stage 6 is finely moved to perform precise alignment between the wafer aging probe card 2 and the semiconductor wafer 1. As another alignment method, an optical system is inserted between the probe card 2 for wafer aging and the semiconductor wafer 1, the alignment marks of both are recognized at the same time, and the stage 6 is finely moved, and finally the optical system is retracted. You may let me. The diameter of the guide hole 23 is larger than that of the guide pin 51 by at least the maximum amount of fine movement in order to finely move the stage 6 for precise alignment. After the completion of the precision alignment, the holder 7 is further lowered to bring the anisotropic conductive material 3 having elasticity into contact with the semiconductor wafer 1, and the probe card 2 for wafer aging is pressed onto the semiconductor wafer 1 using a pressing / fixing means. Hit As the pressurizing / fixing means, for example, a screw 53 provided on the guide pin 51 is used to tighten the nut 8. By performing a plurality of sets of operations for tightening the nut 8 until the contact detection electrode 22 and the spacer portion 52 are electrically detected, the anisotropic conductive material 3 having the elasticity is surely spread over the entire area of the semiconductor wafer 1. Can be compressed by a predetermined amount. After that, the stage 6 is removed and a plurality of the above-mentioned aging devices are installed in the aging tank, and the semiconductor wafer 1 is aged by heating and supplying an electric signal through the wiring body 25. As a heating method, a heater may be incorporated in the lower substrate 5.
【００２０】本実施例によれば、弾性を有する異方性導
電材料を用いるため、突起状給電用電極の高さばらつき
に起因する給電用電極とチップ電極との接触不良発生を
防止出来ると共に、接触検知電極とスペーサ部によっ
て、半導体ウェハ全域に渡ってウェハエージング用プロ
ーブカードを所定の間隔で平行に押し当てることが出来
信頼性の高いウェハエージングを行うことが可能とな
る。According to this embodiment, since the anisotropic conductive material having elasticity is used, it is possible to prevent the occurrence of the contact failure between the power feeding electrode and the chip electrode due to the height variation of the protruding power feeding electrode. By the contact detection electrode and the spacer portion, the probe card for wafer aging can be pressed in parallel at a predetermined interval over the entire area of the semiconductor wafer, and highly reliable wafer aging can be performed.
【００２１】[0021]
【発明の効果】本発明によれば、半導体装置をチップに
分割する前のウェハ状態でエージングするに際し、ウェ
ハ上の全チップに対し、一括して高い信頼度でエージン
グする事が可能となった。According to the present invention, when a semiconductor device is aged in a wafer state before being divided into chips, all the chips on the wafer can be collectively aged with high reliability. ..
【図１】本発明の半導体のエージング装置の一実施例を
示す断面図である。FIG. 1 is a sectional view showing an embodiment of a semiconductor aging apparatus of the present invention.
【図２】本発明の半導体のエージング装置の一実施例を
示す部分拡大断面図である。FIG. 2 is a partially enlarged sectional view showing an embodiment of a semiconductor aging apparatus of the present invention.
１…半導体ウェハ、 ２…ウェハエージング用プローブカード、 ３…弾性を有する異方性導電材料、 ４…上部基板、 ５…下部基板、 ６…ステージ、 ７…保持具、 ８…ナット、 １１…集積回路チップ電極、 ２１…突起状給電用電極、 ２２…接触検知電極、 ２３…ガイド孔、 ２４…アライメント孔、 ２５…配線体、 ３１…シリコンゴムシート、 ３２…金属細線、 ５１…ガイドピン、 ５２…スペーサ部、 ５３…ネジ。 DESCRIPTION OF SYMBOLS 1 ... Semiconductor wafer, 2 ... Probe card for wafer aging, 3 ... Anisotropic conductive material having elasticity, 4 ... Upper substrate, 5 ... Lower substrate, 6 ... Stage, 7 ... Holder, 8 ... Nut, 11 ... Integrated Circuit chip electrode, 21 ... Projection-shaped power feeding electrode, 22 ... Contact detection electrode, 23 ... Guide hole, 24 ... Alignment hole, 25 ... Wiring body, 31 ... Silicon rubber sheet, 32 ... Metal fine wire, 51 ... Guide pin, 52 … Spacer, 53… Screw.
Claims (3)
路チップを、ウェハ状態で一括してエージングする装置
において、前記集積回路チップの電極位置と同じ位置に
給電用電極を配置し、前記給電用電極上に弾性を有する
異方性導電材料を設置し、かつ前記半導体ウェハとの粗
アライメントを行うためのガイド孔を設けたウェハエー
ジング用プローブカードを、平坦な上面を有する下部基
板上に載置した前記半導体ウェハに前記給電用電極面を
対向させて押しつけるに際し、前記下部基板上にプロー
ブカードと前記半導体ウェハとの粗アライメントを行う
ためのガイドピンと、前記プローブカードと前記半導体
ウェハとの間隔を決定するためのスペーサ部を設け、さ
らにプローブカードが前記スペーサ部に接触したことを
検知するための接触検知電極を前記プローブカードの前
記給電用電極面に設けたことを特徴とする半導体のエー
ジング装置。1. An apparatus for collectively aging a plurality of integrated circuit chips formed on a semiconductor wafer in a wafer state, wherein a power feeding electrode is arranged at the same position as an electrode position of the integrated circuit chip, and the power feeding is performed. A wafer aging probe card having an anisotropic conductive material having elasticity and a guide hole for rough alignment with the semiconductor wafer is mounted on a lower substrate having a flat upper surface. A guide pin for performing rough alignment between the probe card and the semiconductor wafer on the lower substrate, and a gap between the probe card and the semiconductor wafer when the power supply electrode surface is pressed against the placed semiconductor wafer. A spacer for determining the contact area, and a contact for detecting that the probe card has come into contact with the spacer. Semiconductor aging device according to claim sensing electrode that is provided on the power-feeding electrode surface of the probe card.
前記半導体ウェハの厚さ以上でかつ前記半導体ウェハの
厚さと前記弾性を有する異方性導電材料の厚さの合計よ
り薄いことを特徴とする半導体のエージング装置。2. The spacer according to claim 1, wherein the thickness of the spacer portion is equal to or larger than the thickness of the semiconductor wafer and is smaller than the total thickness of the semiconductor wafer and the anisotropic conductive material having elasticity. And semiconductor aging equipment.
接触検知電極を複数組設けたことを特徴とする半導体の
エージング装置。3. A semiconductor aging device according to claim 1, wherein a plurality of sets of the spacer portion and the contact detection electrode are provided.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1372192A JPH05206233A (en) | 1992-01-29 | 1992-01-29 | Aging equipment for semiconductor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1372192A JPH05206233A (en) | 1992-01-29 | 1992-01-29 | Aging equipment for semiconductor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206233A true JPH05206233A (en) | 1993-08-13 |
Family
ID=11841111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1372192A Pending JPH05206233A (en) | 1992-01-29 | 1992-01-29 | Aging equipment for semiconductor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05206233A (en) |
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