JP2004260128A - 多層配線を有する半導体装置 - Google Patents

Abstract

【課題】内部素子領域を囲む外周防護壁構造を最適化し、チップ端部からの水分の侵入を完全に遮断することにより、回路部の腐食を防止し、高信頼性を保証する半導体装置を提供する。
【解決手段】内部素子領域１０４取り囲むように配置される、配線層とビア層によって構成される外周防護壁を、チップ端部１０２から３０ｕｍの距離を離して配置し、又は、外周防護壁を２重以上構成する。
【選択図】 図１

Description

本発明は、多層配線を有する半導体装置に関し、特に半導体基板の端部と複数の素子が形成された内部素子領域との間に設けられた、水分の侵入を防止するための内部素子領域を取り囲む外周防護壁の構造に関する。

半導体デバイスにとって、水分の侵入はデバイスの信頼性を大きく劣化させる一因の１つである。半導体装置は、始めウェハ状態で形成され、その後にダイシング技術によりチップ状に分割・切断されるが、ダイシング途中およびダイシング後のチップ端部側面からの水分の侵入が懸念される。特に層間絶縁膜として低誘電率膜を用いた多層配線構造の場合、一般に低誘電率膜は低密度であるために水分が透過しやすく、さらに問題は深刻になる。

この問題を解決するために、半導体チップの端部と半導体チップのボンディングパッドを含む内部素子領域との間に、水分の侵入を防止する半導体基板上に設けられた複数の層間絶縁膜のそれぞれを貫通し、一体となって当該内部素子領域を取り囲む外周防護壁を設けることが知られている。

外周防護壁は、耐水性の強い絶縁膜や金属膜、又は、それらの組み合わせの積層膜で内部素子領域を完全に取り囲むようにリング状に形成される。このような技術は、特許文献１乃至３に記載されている。半導体として、シリコンウエハは、今では、直径３００ｍｍの物が最大直径のウエハとして用いられているが、製造工程終了後、個々のチップに切断分割され多量のシリコンチップが得られる。

図３はこのようなシリコンウエハが切断分離されたときの状態の一部を示す平面図である。シリコンウエハ１００は接着シート（図示せず）に接着され、ダイシング機により、チップ間の中央線１０１（シリコンウエハにこの線があるとは限らない）に沿って研磨切断される。研磨切断シロはダイシングブレードの幅にほぼ等しく約３０μｍ（以下μｍをｕｍと記す）になる。チップ端部１０２と内部素子領域１０４との間に外周防護壁１０３が形成される。内部素子領域はボンディングパッド（図示せず）を含み、一般的には、ボンディングパッドが内部素子領域の外周に沿って配置される。従って、外周防護壁はボンディングバッドとチップ端部との間に形成される。

図４は特許文献２に記載された、外周防護壁を有するシリコンチップ１０５の断面図である。シリコンチップ１０５は、素子の拡散領域を含むシリコン基板１０６、素子のゲート電極やコンタクトホールを含む下部絶縁層１０７、第１の層間絶縁膜１０８、第２の層間絶縁膜１１１、第３の層間絶縁膜１１４及び層間絶縁膜内の金属配線からなる。シリコンチップ１０５の内部素子領域１０４の金属配線として第１の金属配線１１０と第２の金属配線１１５があり、第１の金属配線１１０と第２の金属配線１１５は必要に応じて、接続孔部を埋める金属プラグ１１２により接続されている。外周防護壁１０３は、第１の層間絶縁膜の中に形成され、内部素子領域１０４を取り囲むようにリング状の金属配線１０９、同様な金属配線１１３及び金属配線１１６からなる。金属配線１０９は第１の金属配線１１０と同時に形成され、金属配線１１３は金属プラグ１１２と同時に形成され、金属配線１１６は第２の金属配線１１５と同時に形成される。このように形成された外周防護壁１０３により、シリコンチップ端部１０２から内部素子領域１０４へ水分が侵入するのが防止され内部素子領域の絶縁層や金属配線が腐食するのが防止される。

特開平４−２７９０５０号公報 特開２０００−１５０４２９号公報 米国特許６，１３７，１５５

しかしながら、発明者らは、以上のような外周防護壁を形成する上でダイシング状態を詳細に検討した結果次のような問題があることを見出した。図５はシリコンウエハーをダイシング切断した直後のダイシング部分を拡大した平面図である。図３と同じ部分には同一の符号を付けている。チップ端部１０２から内部素子領域１０４に向けてチップ端部の欠け、傷、クラック等のチッピング１２０及び層間膜剥れ１２１が、ダイシング時のブレードのブレやブレードの劣化等の原因により、発生する。これらのチッピング１２０、層間膜剥れ１２１はチップ端部から侵入深さで最大２５ｕｍに達するものもある。そのため、外周防護壁がチップ端部に接近し過ぎているとダイシング工程におけるチッピングにより外周防護壁が破壊される可能性がある。特に、層間絶縁膜に低誘電率膜を用いている場合には、低誘電率膜はそれ自体の機械的強度の弱さ、および他の膜との密着性の弱さから被ダイシング領域近傍において層間膜剥がれ１２１が発生しやすい。

次に、外周防護壁の金属がチップ端部からの水分侵入により完全に腐食されてしまうと、それ以上の水分侵入に対して無防備になってしまうことである。水分によって完全に腐食されない程度に幅広な数十ｕｍ幅の外周防護壁を用いる方法は考えられる。しかし、図４において、外周防護壁１０３の金属配線１０９、金属配線１１６、金属配線１１３の幅を、内部配線領域１０４の金属配線の幅（１ｕｍ以下）よりも数十倍太くすると、外周防護壁１０３部分と内部配線領域１０４部分の絶縁膜の溝形成や金属埋めこみを均一に形成するのが非常に困難になり実用的には不可能に近い。

上記課題を解決するため、本発明の多層配線を有する半導体装置は、半導体基板上に複数の素子及び複数の配線層を有し、前記半導体基板の端部と前記複数の素子が形成された内部素子領域との間に設けられ、前記半導体基板上に設けられた複数の層間絶縁膜のそれぞれを貫通し、一体となって当該内部素子領域を取り囲む外周防護壁を有する半導体装置において、前記外周防護壁が２重以上設けられていることを特徴とする多層配線を有する半導体装置である。

又、本発明の多層配線を有する半導体装置は、半導体基板上に複数の素子及び複数の配線層を有し、前記半導体基板の端部と前記複数の素子が形成された内部素子領域との間に設けられ、前記半導体基板上に設けられた複数の層間絶縁膜のそれぞれを貫通し、一体となって当該内部素子領域を取り囲む外周防護壁を有する半導体装置において、前記半導体基板の端部と前記外周防護壁との間隔は、チッピングの深さより大きく、またこの深さは、チッピングは典型的には２５ｕｍなので、３０ｕｍ以上であることを特徴とする多層配線を有する半導体装置である。 チッピングとは、チップ端部の欠け、傷、クラック等を言う。

又、本発明の多層配線を有する半導体装置は、半導体基板上に複数の素子及び複数の配線層を有し、前記半導体基板の端部と前記複数の素子が形成された内部素子領域との間に設けられ、前記半導体基板上に設けられた複数の層間絶縁膜のそれぞれを貫通し、一体となって当該内部素子領域を取り囲む外周防護壁を有する半導体装置において、前記外周防護壁が２重以上設けられ、前記半導体基板の端部と最外周の前記外周防護壁との間隔が３０ｕｍ以上であることを特徴とする多層配線を有する半導体装置である。

前記外周防護壁は、前記内部素子領域の前記複数の配線層と同時に、同じ材料で形成された複数の配線層と、前記内部素子領域の前記複数の配線層間を接続するビアプラグと同時に、同じ材料で形成されたビアプラグとで形成されても良い。

前記配線層及びビアプラグはＡｌを主成分とする合金、銅、又は、銅を主成分とする合金であってもよい。

前記外周防護壁を構成する前記ビアプラグは、前記内部素子領域を取り囲むようにリング状に繋がっていることが望ましい。

前記多層配線層を絶縁分離する層間絶縁膜の内少なくとも１つは、ＳｉＯ２、Ｌ−Ｏｘ（梯子型水素化シロキサン）、ＨＳＱ、ＳｉＯＣ、ＳｉＬＫ（ポリフェニレン）、ＳｉＯＦ、ＳｉＣＮ、ＳｉＣ、ＳｉＮ、ＳｉＣＯＨ及びＳｉＯＮの内のいずれか１つからなる膜、又は、２つ以上からなる積層膜であっても良い。

以上説明したように、本発明は、内部素子領域を取り囲むように配置される配線層とビア層によって構成された外周防護壁を有する多層配線構造において、外周防護壁最外周とチップ端部の距離をチッピングの深さ以上、より具体的には３０ｕｍ以上離し、又は、外周防護壁を２重以上配置するというものである。

その具体的な効果は、次のようなものである。外周防護壁の最外周とチップ端部の距離をチッピングの深さ以上、より具体的には３０ｕｍ以上にすることでダイシング工程時にチップ端部で発生しうるチッピングもしくは層間膜剥がれにより外周防護壁が破壊されることを回避できる。外周防護壁を２重以上配置することで、外側の外周防護壁がチップ端部からの水分侵入により完全に腐食されてしまった場合でも、内側の外周防護壁によって内部素子領域への水分の侵入を防止せしめることができる。

次に、本発明の実施の形態を図面を参照して説明する。図１は本発明の実施の形態を示すシリコンチップの断面図である。本実施の形態によれば、図１に示す様に、シリコンチップ１０５は、不純物拡散層等（図示せず）が形成されたシリコン基板６と、ゲート電極（図示せず）やコンタクトホール（図示せず）が形成された素子を含む絶縁層７と、その上に順次形成される多層の絶縁膜と配線層からなる。第１の配線層絶縁膜８とその中に形成された第１の配線１０と、第２の配線層絶縁膜１４とその中に形成された第２の配線１５と、第１の配線層絶縁膜８と第２の配線絶縁膜１４との間に形成されたビア層絶縁膜１１とその中に形成された第１の配線１０と第２の配線１５を接続するビアプラグ１２により２層の配線層が形成される。配線層を増やすには、ビア層絶縁膜１１と第２の配線層絶縁膜１４を一組として順に積層して行けばよい。本実施の形態では説明を簡単にし本発明を明瞭にするために２層配線のばあいを示している。

上記のように、内部配線領域は従来の多層配線集積回路シリコンチップと同じである。本実施の形態では、外周防護壁は、外周防護壁１０３−１〜１０３−３の３重構造になっている。平面図は省略しているが、これら３重の外周防護壁１０３−１〜１０３−３は内部素子領域１０４を取り囲むようにリング状に形成される。外周防護壁１０３−１〜１０３−３の幅は約１ｕｍで間隔は約１ｕｍであれば良い。

外周防護壁１０３−１は第１の配線９−１と第２の配線１６−１とビアプラグ１３−１とからなる。外周防護壁１０３−２，３についても同様であるので説明は省略する。これらの配線及びビアプラグは内部素子領域の配線及びプラグと同一材料で同時に形成されたものである。最外周の外周防護壁１０３−１とシリコンチップ１０５の端部１０２との距離Ｌは３０ｕｍである。シリコンチップの端部１０２はダイシング装置及びダイシングブレードによって削りシロが異なるのでそれに応じて最外周の外周防護壁１０３−１の位置が決められる。一般的なダイシングの削りシロは約３０ｕｍである。

上記の実施の形態では外周防護壁は３重のばあいを説明しているが、２重以上であれば何重でも良い。１個の外周防護壁の幅は約１ｕｍであるので、３重以上の多重にしてもチップ面積は殆ど増加しない。また、チップ端部から外周防護壁の距離を３０ｕｍとしたが、３０ｕｍ以上であれば良い。

ここで、第１の配線層絶縁膜８、ビア層絶縁膜１１、第２の配線層絶縁膜１４にはＳｉＯ２、Ｌ−Ｏｘ（梯子型水素化シロキサン）、ＨＳＱ、ＳｉＯＣ、ＳｉＬＫ（ポリフェニレン）、ＳｉＯＦ、ＳｉＣＮ、ＳｉＣ、ＳｉＮ、ＳｉＣＯＨ及びＳｉＯＮの中のいずれか１つの材料から選ぶことができる。又は、それらの積層膜を用いてもよい。また、第１の配線１０及び９−１〜９−３、ビアプラグ１２、１３−１〜１３−３、第２の配線１５、１６−１〜１６−３の材料としては、Ａｌを主成分とする合金、Ｃｕ、又は、Ｃｕを主成分とする合金を用いることができる。

（実施例）
上記実施の形態による図１のシリコンチップの製造方法の実施例として図２を参照して詳細に説明する。先ず、図２（ａ）に示すように、シリコン基板６内に半導体素子を構成するソース、ドレイン領域（図示せず）や、素子分離領域（図示せず）を形成する。次にシリコン基板６の上にゲート電極（図示せず）やコンタクトホール（図示せず）を含む素子を含む絶縁層７を形成する。次に図２（ｂ）に示すように、シリコン基板６上に形成された素子を含む絶縁層７の上に、第１の配線層絶縁膜８、その中に第１の配線１０および３重の外周防護壁を構成する第１の配線９−１〜９−３を形成する。第１の配線９−１の端部とシリコンチップ端部（ダイシング後に規定される）１０２との距離は３０ｕｍにする。

第１の配線層絶縁膜８は、ＣＶＤ法によりＳｉＯ２膜を成膜する事により得られる。このＳｉＯ２膜に溝を形成し、メッキ法により銅を全面に堆積し、溝部以外の銅を化学機械的研磨（ＣＭＰ）により除去することにより、第１の配線１０、９−１〜９−３が形成される。この方法は良く知られた銅埋めこみ配線方法であるので、詳細な説明は省略する。

次に図２（ｃ）に示すように、第１の配線層絶縁膜８、第１の配線１０および外周防護壁を構成する第１の配線９−１〜９−３上に、第１のビア層絶縁膜１１を形成し、その中に、ビアプラグ１２及び外周防護壁を構成するビアプラグ１３−１〜１３−３層形成する。ビアプラグ１３−１〜１３−３は第１の配線９−１等よりも細い幅でリング状に形成される。本図では第１の配線９−１の上に１本のビアプラグ１３−１が接続されているが、複数のビアプラグ１３−１が形成されても良い。

ここで、ビア層絶縁膜１１にはＳｉＯ２、Ｌ−Ｏｘ（梯子型水素化シロキサン）、ＨＳＱ、ＳｉＯＣ、ＳｉＬＫ（ポリフェニレン）、ＳｉＯＦ、ＳｉＣＮ、ＳｉＣ、ＳｉＮ、ＳｉＣＯＨ及びＳｉＯＮの中のいずれか１つの材料から選ぶことができる。又は、それらの積層膜を用いてもよい。また、ビアプラグ１２、１３−１〜１３−３は第１の配線１０と同様に銅埋め込み配線方法により形成される。

次に、図２（ｄ）に示すように、ビア層絶縁膜１１の上に、第２の配線層絶縁膜１４、その中に、第２の配線１５および外周防護壁を構成する第２の配線１６−１〜１６−３を形成する。第２の配線層絶縁膜１４は、ビア層絶縁膜１１と同様に形成される。第２の配線１５、１６−１〜１６−３は第１の配線１０と同様に銅埋め込み配線方法により形成される。

配線を３層以上の多層にするには、図２（ｃ）及び（ｄ）で説明した工程を繰返せばよい。又、図２（ｃ）及び（ｄ）で説明した工程はシングルダマシンと呼ばれる製造方法であるが、ビアプラグと第２の配線を同時に形成するデュアルダマシンと呼ばれる製造方法を用いても良い。最後に、窒化膜やポリミィド膜等のパッシベーション膜（図示せず）が形成され図１に示す３重構造の外周防護壁を有する多層配線シリコン集積回路チップが完成される。

上記実施の形態では、外周防護壁として、内部素子領域と同じ金属配線を積層する構造を説明したが、本発明はこの構造に限られるものではない。外周防護壁として金属配線ではなく、耐湿性に強い誘電体膜、例えば窒化膜、を用いることもできるし、耐湿性の強い誘電体膜と金属膜の積層構造としても良い。また、外周防護壁は内部素子領域の製造工程と同時に形成されることが望ましいが、専用の工程で形成しても良い。例えば、多層の層間絶縁膜に一度に溝を形成し、その溝を金属、又は耐湿性の強い誘電体膜で埋めることにより、外周防護壁を形成しても良い。異種の金属の接合、異種の誘電体膜の接合、誘電体膜と金属との接合に当っては界面の接着強度が充分強い材料の選択やバリア金属（ＴｉＮ等）の検討が必要であることは言うまでもないことである。

この発明の１実施形態である外周防護壁を有する半導体チップの断面図である。 この発明の１実施例である半導体チップの製造工程を順に示す図である。 シリコンウエハーの一部を示す平面図である。 従来の外周防護壁を有する半導体チップの断面図である。 ダイシングによる、チッピングや層間絶縁膜の剥れを示す平面図である。

符号の説明

１００ シリコンウエハ
１０１ チップ間中央線
１０２ チップ端部
１０３ 外周防護壁
１０４ 内部素子領域
１０５ シリコンチップ
６、１０６ シリコン基板
７、１０７ 素子を含む絶縁層
８ 第１の配線層絶縁膜
１０、９−１〜９−３ 第１の配線
１１ ビア層絶縁膜
１２、１３−１〜１３−３ ビアプラグ
１０３−１、１０３−２、１０３−３ 外周防護壁
１４ 第２の配線層絶縁膜
１５、１６−１〜１６−３ 第２の配線

Claims (8)

1. 半導体基板上に複数の素子及び複数の配線層を有し、前記半導体基板の端部と前記複数の素子が形成された内部素子領域との間に設けられ、前記半導体基板上に設けられた複数の層間絶縁膜のそれぞれを貫通し、一体となって当該内部素子領域を取り囲む外周防護壁を有する半導体装置において、
   前記外周防護壁が２重以上設けられていることを特徴とする多層配線を有する半導体装置。
2. 半導体基板上に複数の素子及び複数の配線層を有し、前記半導体基板の端部と前記複数の素子が形成された内部素子領域との間に設けられ、前記半導体基板上に設けられた複数の層間絶縁膜のそれぞれを貫通し、一体となって当該内部素子領域を取り囲む外周防護壁を有する半導体装置において、前記半導体基板の端部と前記外周防護壁との間隔は、チッピングの深さより大きいことを特徴とする半導体装置。
3. 前記半導体基板の端部と前記外周防護壁との間隔が３０μｍ以上であることを特徴とする多層配線を有する請求項２に記載の半導体装置。
4. 半導体基板上に複数の素子及び複数の配線層を有し、前記半導体基板の端部と前記複数の素子が形成された内部素子領域との間に設けられ、前記半導体基板上に設けられた複数の層間絶縁膜のそれぞれを貫通し、一体となって当該内部素子領域を取り囲む外周防護壁を有する半導体装置において、
   前記外周防護壁が２重以上設けられ、前記半導体基板の端部と最外周の前記外周防護壁との間隔が３０μｍ以上であることを特徴とする多層配線を有する半導体装置。
5. 前記外周防護壁は、前記内部素子領域の前記複数の配線層と同時に、同じ材料で形成された複数の配線層と、前記内部素子領域の前記複数の配線層間を接続するビアプラグと同時に、同じ材料で形成されたビアプラグと、からなることを特徴とする請求項１から４のいずれか一項に記載の多層配線を有する半導体装置。
6. 前記配線層及びビアプラグはＡｌを主成分とする合金、銅、又は、銅を主成分とする合金からなることを特徴とする請求項１から５のいずれか一項に記載の多層配線を有する半導体装置。
7. 前記外周防護壁を構成する前記ビアプラグは、前記内部素子領域を取り囲むようにリング状に繋がっていることを特徴とする請求項１から６のいずれか一項に記載の多層配線を有する半導体装置。
8. 前記多層配線層を絶縁分離する層間絶縁膜の内少なくとも１つは、ＳｉＯ２、Ｌ−Ｏｘ（梯子型水素化シロキサン）、ＨＳＱ、ＳｉＯＣ、ＳｉＬＫ（ポリフェニレン）、ＳｉＯＦ、ＳｉＣＮ、ＳｉＣ、ＳｉＮ、ＳｉＣＯＨ及びＳｉＯＮの内のいずれか１つからなる膜、又は、２つ以上からなる積層膜であることを特徴とする請求項１から７のいずれか一項に記載の多層配線を有する半導体装置。

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