JP2004260101A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】半導体基板上に形成された幅や径が小さくアスペクト比が大きいコンタクトホールに、アルミニウムを含む薄膜を良好に埋め込むことができる半導体装置の製造方法を提供する。
【解決手段】表面にコンタクトホール４が形成されたシリコン基板１上に、ほぼ全面に渡って、化学蒸着法により、ポリシリコン膜１５が形成される（図２（ａ））。次に、所定のパターンの開口を有するマスクを介したエッチングによりポリシリコン膜１５が除去されて、ポリシリコン膜１５がコンタクトホール４の内面を含む所定面積を有する領域にのみ存在する状態にされる（図２（ｂ））。その後、シリコン基板１のほぼ全面に、スパッタ法により、アルミニウム原子が堆積されてアルミニウム薄膜１６が形成される（図２（ｃ））。この際、シリコン基板１が加熱される。
【選択図】 図２
【解決手段】表面にコンタクトホール４が形成されたシリコン基板１上に、ほぼ全面に渡って、化学蒸着法により、ポリシリコン膜１５が形成される（図２（ａ））。次に、所定のパターンの開口を有するマスクを介したエッチングによりポリシリコン膜１５が除去されて、ポリシリコン膜１５がコンタクトホール４の内面を含む所定面積を有する領域にのみ存在する状態にされる（図２（ｂ））。その後、シリコン基板１のほぼ全面に、スパッタ法により、アルミニウム原子が堆積されてアルミニウム薄膜１６が形成される（図２（ｃ））。この際、シリコン基板１が加熱される。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳ ＦＥＴなどの半導体装置の製造方法に関し、特に、シリコン基板等の半導体基板上に形成された微細なコンタクトホールを埋め込むようにアルミニウムを含む薄膜を形成する工程を含む半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体装置の製造工程では、シリコン基板上に形成された微細なホール（穴）状またはトレンチ（溝）状のコンタクトホールを埋めるようにアルミニウムからなる電極薄膜が形成される。このような電極薄膜は、シリコン基板上に形成された素子（たとえば、トランジスタ）の取り出し電極をなす。
このような薄膜は、従来、スパッタ法により、シリコン基板上にアルミニウム原子を供給して、コンタクトホールを埋めるようにアルミニウム薄膜を形成することにより形成されていた。アルミニウム薄膜を形成する工程において、コンタクトホールがアルミニウム薄膜で埋められやすいように、シリコン基板が加熱されることもあった。
【０００３】
【発明が解決しようとする課題】
ところが、近年の配線パターンの微細化に伴い、コンタクトホールの幅や径が小さく（たとえば、０．６μｍ以下に）なってきている。一方、コンタクトホールの深さは配線パターンが微細化されてもほとんど変わらないので、コンタクトホールの幅または径に対するコンタクトホールの深さの比（アスペクト比）が、大きく（たとえば、１以上に）なる。
【０００４】
このような幅や径が小さくアスペクト比が大きいコンタクトホールには、上述の方法では、コンタクトホールを良好に埋めるアルミニウム薄膜を形成することができなかった。具体的には、アルミニウム薄膜内でコンタクトホールに対応する部分にボイド（空隙）が形成されるという問題があった。これは、スパッタ法では、幅や径が小さくアスペクト比が大きいコンタクトホールの内部空間が、アルミニウム原子で完全に埋められる前に、コンタクトホールの開口を塞ぐようにアルミニウム薄膜が成長してしまうことによる。
【０００５】
また、成膜時またはその後の工程で、アルミニウム薄膜から、シリコン基板上の拡散領域などへとアルミニウム原子が拡散（アルミスパイク）し、素子のｐｎ接合が破壊されるという問題もあった。
そこで、この発明の目的は、半導体基板上に形成された幅や径が小さくアスペクト比が大きいコンタクトホールに、アルミニウムを含む薄膜を良好に埋め込むことができる半導体装置の製造方法を提供することである。
【０００６】
この発明の他の目的は、コンタクトホールに埋め込まれたアルミニウムを含む薄膜から、アルミニウム原子が拡散しにくい半導体装置の製造方法を提供することである。
【０００７】
【課題を解決するための手段および発明の効果】
上記の課題を解決するための請求項１記載の発明は、半導体基板（１）上に形成されたコンタクトホール（４）を埋めるようにアルミニウムを含む薄膜（１１）を形成する半導体装置の製造方法であって、上記半導体基板の表面において、上記コンタクトホールの内表面を含む所定面積を有する領域にシリコンを含む薄膜（１５）を形成する工程と、この所定面積を有する領域にシリコンを含む薄膜を形成する工程の後、上記半導体基板の表面に、アルミニウムを含む薄膜（１１，１６）を形成するアルミニウム薄膜形成工程と、このアルミニウムを含む薄膜が形成された半導体基板を、アルミニウムに対するシリコンの拡散が生じる温度に加熱する加熱工程とを含むことを特徴とする半導体装置の製造方法である。
【０００８】
なお、括弧内の英数字は後述の実施形態における対応構成要素等を示す。以下、この項において同じ。
この発明によれば、アルミニウムを含む薄膜（以下、「アルミニウム薄膜」という。）の形成に先立って、コンタクトホールの内表面を含む領域にシリコンを含む薄膜が形成される。シリコンを含む薄膜がコンタクトホールを埋めて形成される場合、その後実施されるアルミニウム薄膜形成工程で、たとえば、物理蒸着法により半導体基板上に供給されるアルミニウム原子は、コンタクトホール内を埋めて存在するシリコンを含む薄膜上にも供給される。また、シリコンを含む薄膜がコンタクトホールを埋めずに形成される場合、その後実施されるアルミニウム薄膜形成工程で、アルミニウム原子はコンタクトホールの内部（特に、内壁）には到達しにくい。
【０００９】
いずれの場合でも、加熱工程で、コンタクトホール内のシリコンを含む薄膜を構成するシリコン原子はアルミニウム薄膜中に拡散するとともに、アルミニウム薄膜を構成するアルミニウム原子は、コンタクトホール内のシリコンを含む薄膜中に拡散しながらコンタクトホール内へと移動することができる。
これにより、コンタクトホール内はアルミニウム薄膜で良好に埋められる。特に、コンタクトホールの幅や径が０．６μｍ以下と小さく、コンタクトホールのアスペクト比が１以上と高い場合、このような製造方法は効果がある。アルミニウム薄膜の不要な部分は、その後、エッチングなどにより除去してもよい。このようにして、コンタクトホールに良好に埋め込まれたアルミニウム薄膜を形成できる。
【００１０】
コンタクトホールは、半導体基板の表層部に形成された素子に取り出し電極を接続するためのものであってもよく、多層配線の層間接続をするためのものであってもよい。上記の方法により、たとえば、コンタクトホール内面に露出している半導体層（半導体基板自身であってもよい。）や配線とアルミニウム薄膜とを電気的に接続できる。
加熱工程は、アルミニウム薄膜形成工程と同時に実施されてもよく、アルミニウム薄膜形成工程終了後に実施されてもよい。また、加熱工程は、アルミニウム薄膜形成工程と同時に実施し、さらに、アルミニウム薄膜形成工程終了後、一定時間加熱を継続するものであってもよい。
【００１１】
また、アルミニウム薄膜はシリコンを含んだものとなるため、コンタクトホールに埋め込まれたアルミニウム薄膜中のアルミニウム原子は、コンタクトホール内面に露出している半導体層（特に、シリコンからなるもの）へ拡散しにくくなる。これにより、当該半導体層の内方に形成されたｐｎ接合の破壊を防ぐことができる。
以上のような効果を奏するために必要なシリコンを含む薄膜中のシリコン量は少なく、たとえば、アルミニウムを含む薄膜中のアルミニウム量に対して、原子比で数％以下である。このため、シリコンを含む薄膜を形成するために半導体基板の表面全面にシリコンを供給すると、単位面積あたりに供給されるシリコン量が少なくなるので、シリコンの量を正確に制御することは困難である。
【００１２】
この発明によれば、所定面積を有する領域が充分小さな面積を有するようにすることにより、この所定面積を有する領域に供給されるシリコン量を多くすることができる。したがって、シリコンを含む薄膜中のシリコン量を正確に制御することができる。
上記所定面積を有する領域の面積は、たとえば、上記アルミニウム薄膜形成工程で形成されるアルミニウムを含む薄膜の面積より小さいものとすることができる。半導体基板は、たとえば、シリコン基板であってもよく、表面にエピタキシャル層が形成されたものであってもよい。
【００１３】
シリコンを含む薄膜を形成する工程は、化学蒸着法によりポリシリコンの薄膜を形成する工程を含んでいてもよい。化学蒸着法により、コンタクトホールの内部にポリシリコン膜を良好に形成できる。アルミニウム薄膜形成工程は、たとえば、物理蒸着法の一例であるスパッタ法によりアルミニウム薄膜を形成する工程を含んでいてもよい。
請求項２記載の発明は、上記所定面積を有する領域に上記シリコンを含む薄膜を形成する工程が、上記所定面積より広い領域に上記シリコンを含む薄膜を形成する工程と、このシリコンを含む薄膜の面積が上記所定面積になるように、このシリコンを含む薄膜を除去する除去工程とを含むことを特徴とする請求項１記載の半導体装置の製造方法である。
【００１４】
この発明によれば、たとえば、所定のパターンを有するマスクを用いた除去工程により、シリコンを含む薄膜の面積を正確に所定の面積にすることができる。
所定面積を有する領域より広い領域に上記シリコンを含む薄膜を形成する工程は、半導体基板においてコンタクトホールが形成された面の全面にシリコンを含む薄膜を形成するものであってもよい。除去工程は、エッチングにより、上記シリコンを含む薄膜を除去する工程を含んでいてもよい。
【００１５】
請求項３記載の発明は、上記所定面積が、上記アルミニウム薄膜形成工程で形成されるアルミニウムを含む薄膜の面積の９９％以下であることを特徴とする請求項１または２のいずれかに記載の半導体装置の製造方法である。
シリコンを含む薄膜が形成される所定面積と、アルミニウム薄膜の面積との割合を、上記のようにすることにより、アルミニウム薄膜中のアルミニウム量に対するシリコン量の精度を高くすることができる。アルミニウム薄膜の面積に対する上記所定面積の割合が小さいほど、アルミニウム薄膜中のアルミニウム量に対するシリコン量の精度を高くすることができる。
【００１６】
請求項４記載の発明は、上記半導体基板は、上記コンタクトホールを含む複数のセル（Ｃ）を備えたものであり、上記アルミニウム薄膜形成工程で上記半導体基板の単位セルあたりに供給されるアルミニウム量に対する上記所定面積を有する領域に形成される単位セルあたりの上記シリコンを含む薄膜に含まれているシリコン量の比が、原子比で０．１％以上かつ２％以下であることを特徴とする請求項１ないし３のいずれかに記載の半導体装置の製造方法である。
【００１７】
これにより、上述の拡散によるアルミニウム原子の移動が有効に生じて、コンタクトホールに良好にアルミニウム薄膜を埋め込むことができる。また、過剰なシリコンによるシリコンノジュールの発生を防ぐこともできる。シリコンを含む薄膜に含まれるシリコン量は、アルミニウムに対する量が除去工程後に上記の割合になっていればよく、シリコンを含む薄膜が形成された直後には、アルミニウム量に対して、より多くてもよい。
【００１８】
このようにアルミニウム薄膜中のアルミニウム量に対するシリコンを含む薄膜中のシリコン量が小さい場合でも、上述のように所定面積を有する領域に供給されるシリコン量を多くできるので、シリコン量を正確に制御できる。
請求項５記載の発明は、上記加熱工程が、上記半導体基板を３８０℃ないし５７０℃に加熱する工程を含むことを特徴とする請求項１ないし４のいずれかに記載の半導体装置の製造方法である。
【００１９】
加熱工程において、半導体基板を３８０℃以上に加熱することにより、上述のアルミニウム原子およびシリコン原子の拡散を好適に生じさせ、コンタクトホールに良好にアルミニウム薄膜を埋め込むことができる。
また、半導体基板の加熱温度を５７０℃以下とすることにより、コンタクトホールに埋め込まれたアルミニウム薄膜から、半導体基板などへのアルミニウム原子の拡散を少なくできる。
【００２０】
【発明の実施の形態】
以下では、添付図面を参照して、本発明の実施の形態について詳細に説明する。
図１は、本発明の製造方法を適用して製造されるＭＯＳ ＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の構造を示す図解的な断面図である。
【００２１】
シリコン基板１の表層部には、ｎ−型のエピタキシャル層２が形成されている。エピタキシャル層２の上には、複数のリッジ形状の積層膜３が形成されている。積層膜３は、シリコン基板１の表面に沿う第１の方向（図１で、紙面に垂直な方向）に延びるものと、シリコン基板１の表面に沿い第１の方向に直交する第２の方向（図１で、紙面に平行な方向）に延びるものとを含んでいる。それぞれの方向に関して、複数の積層膜３が互いにほぼ平行に配列されている。すなわち、積層膜３は格子状に形成されている。積層膜３で囲まれた領域は、コンタクトホール（穴）４となっている。コンタクトホール４はエピタキシャル層２に達しない深さを有している。
【００２２】
積層膜３は、下部（エピタキシャル層２側）から上部に向かって積層された、ｐ−層５、ｎ＋層６、および酸化シリコン層７を含んでいる。
各積層膜３の内部には、エピタキシャル層２の上部から積層膜３の積層方向に延びるポリシリコン層８が形成されている。ポリシリコン層８は、ｐ−層５およびｎ＋層６を貫通しており、上部（エピタキシャル層２側とは反対側）で酸化シリコン層７に接している。ポリシリコン層８は、不純物の添加により導電化されていて、シリコン基板１の端部で外部接続されており、ＦＥＴのゲート電極として機能するようになっている。
【００２３】
ポリシリコン層８の周囲には、酸化シリコン層７と接する部分を除いて、酸化膜（ゲート酸化膜）９が形成されている。
コンタクトホール４の底部で、隣接する積層膜３のｐ−層５間、およびエピタキシャル層２に接する部分には、ｐ−層５より層厚が薄いｐ＋層１０が形成されている。積層膜３およびｐ＋層１０の上部には、コンタクトホール４を埋めるようにアルミニウム（Ａｌ）を主成分とするアルミニウム電極膜１１が形成されている。アルミニウム電極膜１１は、少量（たとえば、原子比でアルミニウムに対して０．３％）のシリコンを含んでいる。アルミニウム電極膜１１は、ｎ＋層６の取り出し電極として機能するようになっている。
【００２４】
アルミニウム電極膜１１とシリコン基板１に接続された図示しない電極との間に一定の大きさの電圧を印加するとともに、ポリシリコン層８（ゲート電極）を所定の電位にすることにより、ｐ−層５を介して、ｎ＋層６とエピタキシャル層２との間に電流（ドレイン電流）を流すことができる。ドレイン電流は、ｐ−層５中で酸化膜９近傍を、酸化膜９に沿って流れる。すなわち、ｐ−層５中で酸化膜９近傍の部分にチャネルが形成される。
【００２５】
以上のような構造のＭＯＳ ＦＥＴにおいて、コンタクトホール４の幅Ｗ１は、たとえば、０．６μｍであり、コンタクトホール４の幅Ｗ１に対する深さＤの比（アスペクト比）Ｄ／Ｗ１は大きい（たとえば、１以上）。ポリシリコン層８の幅Ｗ２は、たとえば、０．６μｍであり、積層膜３のうちポリシリコン層８の片側に存在する部分の幅Ｗ３は、たとえば、０．４５μｍである。したがって、このＭＯＳ ＦＥＴの素子単位（セルＣ）の幅Ｗ４は、たとえば、２．１μｍである。チャネルが縦方向に（シリコン基板１に垂直な方向）に形成されていることに加え、ｎ＋層６とアルミニウム電極膜１１とが、コンタクトホール４の内側壁で接触されていることにより、このような小さなセルＣが実現されている。
【００２６】
このように、セルＣを小さくすることにより、単位面積あたりに多くのセルＣを形成することができる。これにより、単位面積あたりのチャネルの数およびエピタキシャル層２において電流が流れる領域を多くすることができる。したがって、オン抵抗を低減することができる。
図２は、アルミニウム電極膜１１の形成工程を説明するための図解的な断面図である。
【００２７】
先ず、ｐ＋層１０および積層膜３上に、ＣＶＤ（化学蒸着）法により、シリコン基板１のほぼ全面に渡ってポリシリコン膜１５が形成される（図２（ａ）参照）。ポリシリコン膜１５は、積層膜３の側面（コンタクトホール４の内壁）および上面、ｐ＋層１０の上面などに均一な厚さで形成される。ポリシリコン膜１５の厚さは、たとえば、１０００Åとすることができる。
次に、ポリシリコン膜１５の表面に所定のパターンの開口を有するマスクが形成される。マスクはコンタクトホール４およびその周辺を覆うように形成され、マスクの開口からは酸化シリコン層７の頂部に対応する領域が露出される。そして、このマスクの開口を介したエッチングによりポリシリコン膜１５が除去される。これにより、ポリシリコン膜１５は、コンタクトホール４の内面を含む領域にのみ、所定の面積を有して存在するようになる。この状態が、図２（ｂ）に示されている。
【００２８】
図３は、エッチング後のポリシリコン膜１５の分布を示す図解的な斜視図である。ポリシリコン膜１５は、平面視においてほぼ正方形の所定面積を有する領域が残るようにされる。酸化シリコン層７の一部は、ポリシリコン膜１５から露出される。
図２を参照して、このようにして所定面積を有する領域にポリシリコン膜１５が形成されたシリコン基板１のほぼ全面に、スパッタ法により、アルミニウム原子が堆積されてアルミニウム薄膜１６が形成される。この際、シリコン基板１は加熱される。加熱温度は、３８０℃ないし５７０℃とされる。
【００２９】
スパッタ法によりシリコン基板１上に供給されたアルミニウム原子は、コンタクトホール４の内部には到達しにくいので、成膜の初期には、アルミニウム原子は主にコンタクトホール４の外部に堆積してアルミニウム薄膜１６を形成する。アルミニウム原子は、上記の温度範囲ではポリシリコン膜１５中に拡散するので、コンタクトホール４外に形成されたアルミニウム薄膜１６の一部は、コンタクトホール４内に流れ込むように移動する。
【００３０】
また、ポリシリコン膜１５を構成するシリコン原子も、アルミニウム薄膜１６中へと拡散する。このようして、コンタクトホール４は次第にアルミニウム薄膜１６で埋められていき（図２（ｃ）参照）、成膜終了時にはコンタクトホール４は、アルミニウム薄膜１６により完全に埋められる。シリコン基板１へのアルミニウム原子の供給を停止した後、適当な時間シリコン基板１の加熱を継続することとしてもよい。
【００３１】
このようにして、図１に示すように、ボイド（空隙）のない良好なアルミニウム電極膜１１が得られる。特に、コンタクトホール４が、幅や径が０．６μｍ以下と小さく、アスペクト比が１以上と高い場合、このような製造方法は効果がある。
ポリシリコン膜１５をエッチングにより除去した後の単位セルＣあたりのポリシリコン膜１５（図２（ｂ）および図３参照）に含まれるシリコン量は、スパッタ法によりシリコン基板１に供給される単位セルＣあたりのアルミニウム量に対して、原子比で０．１％以上かつ２％以下とされる。これにより、上述の拡散によるアルミニウム原子の移動が有効に生じて、コンタクトホール４に良好にアルミニウム電極膜１１を埋め込むことができる。また、過剰なシリコンによるシリコンノジュールの発生を防ぐこともできる。
【００３２】
このため、アルミニウム電極膜１１は、アルミニウムを主成分とし、少量（たとえば、原子比でアルミニウムに対して０．３％）のシリコンを含んだものとなる。
また、シリコン基板１に供給するアルミニウム量に対するエッチング後のシリコン量の比は、シリコン基板１を加熱する工程の温度におけるアルミニウムに対するシリコンの固溶限界内とすることが好ましい。この場合、ポリシリコン膜１５を構成するシリコン原子は全量アルミニウム薄膜１６中へと移動し、アルミニウム薄膜１６の成膜終了後には、アルミニウム薄膜１６（アルミニウム電極膜１１）とｐ＋層１０および積層膜３との間には、ポリシリコン膜１５は存在しなくなる。
【００３３】
アルミニウム電極膜１１が形成された後、アルミニウム電極膜１１の不要部分は、エッチングなどにより除去される。
アルミニウム電極膜１１が固溶限界内のシリコンを含んでいることにより、スパッタ法によるアルミニウム電極膜１１形成時や他の工程において、シリコン基板１が加熱されて高温になった場合でも、アルミニウム電極膜１１を構成するアルミニウム原子は、ｐ＋層１０、積層膜３、エピタキシャル層２などへ拡散しにくい。したがって、素子を構成するエピタキシャル層２、ｐ−層５、およびｎ＋層６にアルミニウム原子が拡散して、ｐｎ接合が破壊されることはない。
【００３４】
このようにしてアルミニウム電極膜１１を形成する場合、アルミニウム電極膜１１を形成する前にバリアメタル層を形成する必要もない。
以上の半導体装置の製造方法において、エッチング後のポリシリコン膜１５の面積は、アルミニウム薄膜１６の面積（アルミニウム原子が供給される面積）のたとえば１０％程度とされる。このため、ポリシリコン膜１５がシリコン基板１のほぼ全面に渡って形成されていた場合と比べて、ポリシリコン膜１５を１０倍程度の厚さで形成することができる。
【００３５】
すなわち、ポリシリコン膜１５がシリコン基板１のほぼ全面に渡って形成されていた場合は、ポリシリコン膜１５は１００Å程度の厚さとなる。このように薄いポリシリコン膜１５を形成しようとすると、単位面積あたりに供給されるシリコン量が少なくなり、シリコン量の精度が悪くなる。一方、エッチング後のポリシリコン膜１５の面積を上述のように小さくすることにより、単位面積あたりに供給するシリコン量を多くでき、シリコン量の精度を高くできる。
【００３６】
上記所定面積を有する領域に形成されるポリシリコン膜１５の面積は、たとえば、アルミニウム薄膜１６の面積の９９％以下とすることができる。これにより、アルミニウム薄膜１６中のアルミニウム量に対するポリシリコン膜１５中のシリコン量の精度を高くすることができる。
この発明の一実施形態の説明は、以上の通りであるが、この発明は他の形態でも実施することもできる。たとえば、本発明に係る製造方法は、ＭＯＳ ＦＥＴ以外の半導体装置の様々なコンタクトホールを埋めて薄膜を形成する場合にも適用可能である。
【００３７】
たとえば、上記の実施形態では、アルミニウム電極膜１１はコンタクトホール４側面に露出したｐ＋層６（半導体層）に電気的に接続されるように形成されているが、コンタクトホール底面に露出している半導体層（基板自身を含む。）に電気的に接続されるように形成されてもよい。この場合、コンタクトホールの内側壁には絶縁体のみが露出していてもよい。
さらに、コンタクトホール４は、半導体層（素子）に取り出し電極を接続するためのものに限られず、配線（たとえば、金属からなる配線）の層間接続を行うためのものであってもよい。この場合、コンタクトホール４内（たとえば、コンタクトホール４の底面）に配線が露出するようにし、上記の実施形態と同様の方法により、このコンタクトホール４内にアルミニウム電極膜１１を埋め込むものとすることができる。
【００３８】
また、アルミニウム電極膜１１は、コンタクトホール内に露出している導体に電気的に接続されるものであってもよい。
薄膜（電極配線）を埋め込むコンタクトホールは、幅または径が０．６μｍ以下のものに限られず、幅または径が０．６μｍより大きいのものであってもよい。また、薄膜（電極配線）を埋め込むコンタクトホールは、アスペクト比が１以上のものに限られず、アスペクト比が１未満のものであってもよい。
【００３９】
半導体装置は、ＭＯＳ ＦＥＴ以外に、たとえばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）などの半導体装置であってもよい。
シリコン基板１を加熱する工程は、シリコン基板１上にアルミニウム原子を堆積させる工程（図２（ｃ）参照）の終了後別途実施されてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の変更を施すことが可能である。
【図面の簡単な説明】
【図１】本発明の製造方法を適用して製造されるＭＯＳ ＦＥＴの構造を示す図解的な断面図である。
【図２】アルミニウム電極膜の形成方法を説明するための図解的な断面図である。
【図３】エッチング後のポリシリコン膜の分布を示す図解的な斜視図である。
【符号の説明】
１ シリコン基板
４ コンタクトホール
１１ アルミニウム電極膜
１５ ポリシリコン膜
１６ アルミニウム薄膜
Ｃ セル
【発明の属する技術分野】
本発明は、ＭＯＳ ＦＥＴなどの半導体装置の製造方法に関し、特に、シリコン基板等の半導体基板上に形成された微細なコンタクトホールを埋め込むようにアルミニウムを含む薄膜を形成する工程を含む半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体装置の製造工程では、シリコン基板上に形成された微細なホール（穴）状またはトレンチ（溝）状のコンタクトホールを埋めるようにアルミニウムからなる電極薄膜が形成される。このような電極薄膜は、シリコン基板上に形成された素子（たとえば、トランジスタ）の取り出し電極をなす。
このような薄膜は、従来、スパッタ法により、シリコン基板上にアルミニウム原子を供給して、コンタクトホールを埋めるようにアルミニウム薄膜を形成することにより形成されていた。アルミニウム薄膜を形成する工程において、コンタクトホールがアルミニウム薄膜で埋められやすいように、シリコン基板が加熱されることもあった。
【０００３】
【発明が解決しようとする課題】
ところが、近年の配線パターンの微細化に伴い、コンタクトホールの幅や径が小さく（たとえば、０．６μｍ以下に）なってきている。一方、コンタクトホールの深さは配線パターンが微細化されてもほとんど変わらないので、コンタクトホールの幅または径に対するコンタクトホールの深さの比（アスペクト比）が、大きく（たとえば、１以上に）なる。
【０００４】
このような幅や径が小さくアスペクト比が大きいコンタクトホールには、上述の方法では、コンタクトホールを良好に埋めるアルミニウム薄膜を形成することができなかった。具体的には、アルミニウム薄膜内でコンタクトホールに対応する部分にボイド（空隙）が形成されるという問題があった。これは、スパッタ法では、幅や径が小さくアスペクト比が大きいコンタクトホールの内部空間が、アルミニウム原子で完全に埋められる前に、コンタクトホールの開口を塞ぐようにアルミニウム薄膜が成長してしまうことによる。
【０００５】
また、成膜時またはその後の工程で、アルミニウム薄膜から、シリコン基板上の拡散領域などへとアルミニウム原子が拡散（アルミスパイク）し、素子のｐｎ接合が破壊されるという問題もあった。
そこで、この発明の目的は、半導体基板上に形成された幅や径が小さくアスペクト比が大きいコンタクトホールに、アルミニウムを含む薄膜を良好に埋め込むことができる半導体装置の製造方法を提供することである。
【０００６】
この発明の他の目的は、コンタクトホールに埋め込まれたアルミニウムを含む薄膜から、アルミニウム原子が拡散しにくい半導体装置の製造方法を提供することである。
【０００７】
【課題を解決するための手段および発明の効果】
上記の課題を解決するための請求項１記載の発明は、半導体基板（１）上に形成されたコンタクトホール（４）を埋めるようにアルミニウムを含む薄膜（１１）を形成する半導体装置の製造方法であって、上記半導体基板の表面において、上記コンタクトホールの内表面を含む所定面積を有する領域にシリコンを含む薄膜（１５）を形成する工程と、この所定面積を有する領域にシリコンを含む薄膜を形成する工程の後、上記半導体基板の表面に、アルミニウムを含む薄膜（１１，１６）を形成するアルミニウム薄膜形成工程と、このアルミニウムを含む薄膜が形成された半導体基板を、アルミニウムに対するシリコンの拡散が生じる温度に加熱する加熱工程とを含むことを特徴とする半導体装置の製造方法である。
【０００８】
なお、括弧内の英数字は後述の実施形態における対応構成要素等を示す。以下、この項において同じ。
この発明によれば、アルミニウムを含む薄膜（以下、「アルミニウム薄膜」という。）の形成に先立って、コンタクトホールの内表面を含む領域にシリコンを含む薄膜が形成される。シリコンを含む薄膜がコンタクトホールを埋めて形成される場合、その後実施されるアルミニウム薄膜形成工程で、たとえば、物理蒸着法により半導体基板上に供給されるアルミニウム原子は、コンタクトホール内を埋めて存在するシリコンを含む薄膜上にも供給される。また、シリコンを含む薄膜がコンタクトホールを埋めずに形成される場合、その後実施されるアルミニウム薄膜形成工程で、アルミニウム原子はコンタクトホールの内部（特に、内壁）には到達しにくい。
【０００９】
いずれの場合でも、加熱工程で、コンタクトホール内のシリコンを含む薄膜を構成するシリコン原子はアルミニウム薄膜中に拡散するとともに、アルミニウム薄膜を構成するアルミニウム原子は、コンタクトホール内のシリコンを含む薄膜中に拡散しながらコンタクトホール内へと移動することができる。
これにより、コンタクトホール内はアルミニウム薄膜で良好に埋められる。特に、コンタクトホールの幅や径が０．６μｍ以下と小さく、コンタクトホールのアスペクト比が１以上と高い場合、このような製造方法は効果がある。アルミニウム薄膜の不要な部分は、その後、エッチングなどにより除去してもよい。このようにして、コンタクトホールに良好に埋め込まれたアルミニウム薄膜を形成できる。
【００１０】
コンタクトホールは、半導体基板の表層部に形成された素子に取り出し電極を接続するためのものであってもよく、多層配線の層間接続をするためのものであってもよい。上記の方法により、たとえば、コンタクトホール内面に露出している半導体層（半導体基板自身であってもよい。）や配線とアルミニウム薄膜とを電気的に接続できる。
加熱工程は、アルミニウム薄膜形成工程と同時に実施されてもよく、アルミニウム薄膜形成工程終了後に実施されてもよい。また、加熱工程は、アルミニウム薄膜形成工程と同時に実施し、さらに、アルミニウム薄膜形成工程終了後、一定時間加熱を継続するものであってもよい。
【００１１】
また、アルミニウム薄膜はシリコンを含んだものとなるため、コンタクトホールに埋め込まれたアルミニウム薄膜中のアルミニウム原子は、コンタクトホール内面に露出している半導体層（特に、シリコンからなるもの）へ拡散しにくくなる。これにより、当該半導体層の内方に形成されたｐｎ接合の破壊を防ぐことができる。
以上のような効果を奏するために必要なシリコンを含む薄膜中のシリコン量は少なく、たとえば、アルミニウムを含む薄膜中のアルミニウム量に対して、原子比で数％以下である。このため、シリコンを含む薄膜を形成するために半導体基板の表面全面にシリコンを供給すると、単位面積あたりに供給されるシリコン量が少なくなるので、シリコンの量を正確に制御することは困難である。
【００１２】
この発明によれば、所定面積を有する領域が充分小さな面積を有するようにすることにより、この所定面積を有する領域に供給されるシリコン量を多くすることができる。したがって、シリコンを含む薄膜中のシリコン量を正確に制御することができる。
上記所定面積を有する領域の面積は、たとえば、上記アルミニウム薄膜形成工程で形成されるアルミニウムを含む薄膜の面積より小さいものとすることができる。半導体基板は、たとえば、シリコン基板であってもよく、表面にエピタキシャル層が形成されたものであってもよい。
【００１３】
シリコンを含む薄膜を形成する工程は、化学蒸着法によりポリシリコンの薄膜を形成する工程を含んでいてもよい。化学蒸着法により、コンタクトホールの内部にポリシリコン膜を良好に形成できる。アルミニウム薄膜形成工程は、たとえば、物理蒸着法の一例であるスパッタ法によりアルミニウム薄膜を形成する工程を含んでいてもよい。
請求項２記載の発明は、上記所定面積を有する領域に上記シリコンを含む薄膜を形成する工程が、上記所定面積より広い領域に上記シリコンを含む薄膜を形成する工程と、このシリコンを含む薄膜の面積が上記所定面積になるように、このシリコンを含む薄膜を除去する除去工程とを含むことを特徴とする請求項１記載の半導体装置の製造方法である。
【００１４】
この発明によれば、たとえば、所定のパターンを有するマスクを用いた除去工程により、シリコンを含む薄膜の面積を正確に所定の面積にすることができる。
所定面積を有する領域より広い領域に上記シリコンを含む薄膜を形成する工程は、半導体基板においてコンタクトホールが形成された面の全面にシリコンを含む薄膜を形成するものであってもよい。除去工程は、エッチングにより、上記シリコンを含む薄膜を除去する工程を含んでいてもよい。
【００１５】
請求項３記載の発明は、上記所定面積が、上記アルミニウム薄膜形成工程で形成されるアルミニウムを含む薄膜の面積の９９％以下であることを特徴とする請求項１または２のいずれかに記載の半導体装置の製造方法である。
シリコンを含む薄膜が形成される所定面積と、アルミニウム薄膜の面積との割合を、上記のようにすることにより、アルミニウム薄膜中のアルミニウム量に対するシリコン量の精度を高くすることができる。アルミニウム薄膜の面積に対する上記所定面積の割合が小さいほど、アルミニウム薄膜中のアルミニウム量に対するシリコン量の精度を高くすることができる。
【００１６】
請求項４記載の発明は、上記半導体基板は、上記コンタクトホールを含む複数のセル（Ｃ）を備えたものであり、上記アルミニウム薄膜形成工程で上記半導体基板の単位セルあたりに供給されるアルミニウム量に対する上記所定面積を有する領域に形成される単位セルあたりの上記シリコンを含む薄膜に含まれているシリコン量の比が、原子比で０．１％以上かつ２％以下であることを特徴とする請求項１ないし３のいずれかに記載の半導体装置の製造方法である。
【００１７】
これにより、上述の拡散によるアルミニウム原子の移動が有効に生じて、コンタクトホールに良好にアルミニウム薄膜を埋め込むことができる。また、過剰なシリコンによるシリコンノジュールの発生を防ぐこともできる。シリコンを含む薄膜に含まれるシリコン量は、アルミニウムに対する量が除去工程後に上記の割合になっていればよく、シリコンを含む薄膜が形成された直後には、アルミニウム量に対して、より多くてもよい。
【００１８】
このようにアルミニウム薄膜中のアルミニウム量に対するシリコンを含む薄膜中のシリコン量が小さい場合でも、上述のように所定面積を有する領域に供給されるシリコン量を多くできるので、シリコン量を正確に制御できる。
請求項５記載の発明は、上記加熱工程が、上記半導体基板を３８０℃ないし５７０℃に加熱する工程を含むことを特徴とする請求項１ないし４のいずれかに記載の半導体装置の製造方法である。
【００１９】
加熱工程において、半導体基板を３８０℃以上に加熱することにより、上述のアルミニウム原子およびシリコン原子の拡散を好適に生じさせ、コンタクトホールに良好にアルミニウム薄膜を埋め込むことができる。
また、半導体基板の加熱温度を５７０℃以下とすることにより、コンタクトホールに埋め込まれたアルミニウム薄膜から、半導体基板などへのアルミニウム原子の拡散を少なくできる。
【００２０】
【発明の実施の形態】
以下では、添付図面を参照して、本発明の実施の形態について詳細に説明する。
図１は、本発明の製造方法を適用して製造されるＭＯＳ ＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の構造を示す図解的な断面図である。
【００２１】
シリコン基板１の表層部には、ｎ−型のエピタキシャル層２が形成されている。エピタキシャル層２の上には、複数のリッジ形状の積層膜３が形成されている。積層膜３は、シリコン基板１の表面に沿う第１の方向（図１で、紙面に垂直な方向）に延びるものと、シリコン基板１の表面に沿い第１の方向に直交する第２の方向（図１で、紙面に平行な方向）に延びるものとを含んでいる。それぞれの方向に関して、複数の積層膜３が互いにほぼ平行に配列されている。すなわち、積層膜３は格子状に形成されている。積層膜３で囲まれた領域は、コンタクトホール（穴）４となっている。コンタクトホール４はエピタキシャル層２に達しない深さを有している。
【００２２】
積層膜３は、下部（エピタキシャル層２側）から上部に向かって積層された、ｐ−層５、ｎ＋層６、および酸化シリコン層７を含んでいる。
各積層膜３の内部には、エピタキシャル層２の上部から積層膜３の積層方向に延びるポリシリコン層８が形成されている。ポリシリコン層８は、ｐ−層５およびｎ＋層６を貫通しており、上部（エピタキシャル層２側とは反対側）で酸化シリコン層７に接している。ポリシリコン層８は、不純物の添加により導電化されていて、シリコン基板１の端部で外部接続されており、ＦＥＴのゲート電極として機能するようになっている。
【００２３】
ポリシリコン層８の周囲には、酸化シリコン層７と接する部分を除いて、酸化膜（ゲート酸化膜）９が形成されている。
コンタクトホール４の底部で、隣接する積層膜３のｐ−層５間、およびエピタキシャル層２に接する部分には、ｐ−層５より層厚が薄いｐ＋層１０が形成されている。積層膜３およびｐ＋層１０の上部には、コンタクトホール４を埋めるようにアルミニウム（Ａｌ）を主成分とするアルミニウム電極膜１１が形成されている。アルミニウム電極膜１１は、少量（たとえば、原子比でアルミニウムに対して０．３％）のシリコンを含んでいる。アルミニウム電極膜１１は、ｎ＋層６の取り出し電極として機能するようになっている。
【００２４】
アルミニウム電極膜１１とシリコン基板１に接続された図示しない電極との間に一定の大きさの電圧を印加するとともに、ポリシリコン層８（ゲート電極）を所定の電位にすることにより、ｐ−層５を介して、ｎ＋層６とエピタキシャル層２との間に電流（ドレイン電流）を流すことができる。ドレイン電流は、ｐ−層５中で酸化膜９近傍を、酸化膜９に沿って流れる。すなわち、ｐ−層５中で酸化膜９近傍の部分にチャネルが形成される。
【００２５】
以上のような構造のＭＯＳ ＦＥＴにおいて、コンタクトホール４の幅Ｗ１は、たとえば、０．６μｍであり、コンタクトホール４の幅Ｗ１に対する深さＤの比（アスペクト比）Ｄ／Ｗ１は大きい（たとえば、１以上）。ポリシリコン層８の幅Ｗ２は、たとえば、０．６μｍであり、積層膜３のうちポリシリコン層８の片側に存在する部分の幅Ｗ３は、たとえば、０．４５μｍである。したがって、このＭＯＳ ＦＥＴの素子単位（セルＣ）の幅Ｗ４は、たとえば、２．１μｍである。チャネルが縦方向に（シリコン基板１に垂直な方向）に形成されていることに加え、ｎ＋層６とアルミニウム電極膜１１とが、コンタクトホール４の内側壁で接触されていることにより、このような小さなセルＣが実現されている。
【００２６】
このように、セルＣを小さくすることにより、単位面積あたりに多くのセルＣを形成することができる。これにより、単位面積あたりのチャネルの数およびエピタキシャル層２において電流が流れる領域を多くすることができる。したがって、オン抵抗を低減することができる。
図２は、アルミニウム電極膜１１の形成工程を説明するための図解的な断面図である。
【００２７】
先ず、ｐ＋層１０および積層膜３上に、ＣＶＤ（化学蒸着）法により、シリコン基板１のほぼ全面に渡ってポリシリコン膜１５が形成される（図２（ａ）参照）。ポリシリコン膜１５は、積層膜３の側面（コンタクトホール４の内壁）および上面、ｐ＋層１０の上面などに均一な厚さで形成される。ポリシリコン膜１５の厚さは、たとえば、１０００Åとすることができる。
次に、ポリシリコン膜１５の表面に所定のパターンの開口を有するマスクが形成される。マスクはコンタクトホール４およびその周辺を覆うように形成され、マスクの開口からは酸化シリコン層７の頂部に対応する領域が露出される。そして、このマスクの開口を介したエッチングによりポリシリコン膜１５が除去される。これにより、ポリシリコン膜１５は、コンタクトホール４の内面を含む領域にのみ、所定の面積を有して存在するようになる。この状態が、図２（ｂ）に示されている。
【００２８】
図３は、エッチング後のポリシリコン膜１５の分布を示す図解的な斜視図である。ポリシリコン膜１５は、平面視においてほぼ正方形の所定面積を有する領域が残るようにされる。酸化シリコン層７の一部は、ポリシリコン膜１５から露出される。
図２を参照して、このようにして所定面積を有する領域にポリシリコン膜１５が形成されたシリコン基板１のほぼ全面に、スパッタ法により、アルミニウム原子が堆積されてアルミニウム薄膜１６が形成される。この際、シリコン基板１は加熱される。加熱温度は、３８０℃ないし５７０℃とされる。
【００２９】
スパッタ法によりシリコン基板１上に供給されたアルミニウム原子は、コンタクトホール４の内部には到達しにくいので、成膜の初期には、アルミニウム原子は主にコンタクトホール４の外部に堆積してアルミニウム薄膜１６を形成する。アルミニウム原子は、上記の温度範囲ではポリシリコン膜１５中に拡散するので、コンタクトホール４外に形成されたアルミニウム薄膜１６の一部は、コンタクトホール４内に流れ込むように移動する。
【００３０】
また、ポリシリコン膜１５を構成するシリコン原子も、アルミニウム薄膜１６中へと拡散する。このようして、コンタクトホール４は次第にアルミニウム薄膜１６で埋められていき（図２（ｃ）参照）、成膜終了時にはコンタクトホール４は、アルミニウム薄膜１６により完全に埋められる。シリコン基板１へのアルミニウム原子の供給を停止した後、適当な時間シリコン基板１の加熱を継続することとしてもよい。
【００３１】
このようにして、図１に示すように、ボイド（空隙）のない良好なアルミニウム電極膜１１が得られる。特に、コンタクトホール４が、幅や径が０．６μｍ以下と小さく、アスペクト比が１以上と高い場合、このような製造方法は効果がある。
ポリシリコン膜１５をエッチングにより除去した後の単位セルＣあたりのポリシリコン膜１５（図２（ｂ）および図３参照）に含まれるシリコン量は、スパッタ法によりシリコン基板１に供給される単位セルＣあたりのアルミニウム量に対して、原子比で０．１％以上かつ２％以下とされる。これにより、上述の拡散によるアルミニウム原子の移動が有効に生じて、コンタクトホール４に良好にアルミニウム電極膜１１を埋め込むことができる。また、過剰なシリコンによるシリコンノジュールの発生を防ぐこともできる。
【００３２】
このため、アルミニウム電極膜１１は、アルミニウムを主成分とし、少量（たとえば、原子比でアルミニウムに対して０．３％）のシリコンを含んだものとなる。
また、シリコン基板１に供給するアルミニウム量に対するエッチング後のシリコン量の比は、シリコン基板１を加熱する工程の温度におけるアルミニウムに対するシリコンの固溶限界内とすることが好ましい。この場合、ポリシリコン膜１５を構成するシリコン原子は全量アルミニウム薄膜１６中へと移動し、アルミニウム薄膜１６の成膜終了後には、アルミニウム薄膜１６（アルミニウム電極膜１１）とｐ＋層１０および積層膜３との間には、ポリシリコン膜１５は存在しなくなる。
【００３３】
アルミニウム電極膜１１が形成された後、アルミニウム電極膜１１の不要部分は、エッチングなどにより除去される。
アルミニウム電極膜１１が固溶限界内のシリコンを含んでいることにより、スパッタ法によるアルミニウム電極膜１１形成時や他の工程において、シリコン基板１が加熱されて高温になった場合でも、アルミニウム電極膜１１を構成するアルミニウム原子は、ｐ＋層１０、積層膜３、エピタキシャル層２などへ拡散しにくい。したがって、素子を構成するエピタキシャル層２、ｐ−層５、およびｎ＋層６にアルミニウム原子が拡散して、ｐｎ接合が破壊されることはない。
【００３４】
このようにしてアルミニウム電極膜１１を形成する場合、アルミニウム電極膜１１を形成する前にバリアメタル層を形成する必要もない。
以上の半導体装置の製造方法において、エッチング後のポリシリコン膜１５の面積は、アルミニウム薄膜１６の面積（アルミニウム原子が供給される面積）のたとえば１０％程度とされる。このため、ポリシリコン膜１５がシリコン基板１のほぼ全面に渡って形成されていた場合と比べて、ポリシリコン膜１５を１０倍程度の厚さで形成することができる。
【００３５】
すなわち、ポリシリコン膜１５がシリコン基板１のほぼ全面に渡って形成されていた場合は、ポリシリコン膜１５は１００Å程度の厚さとなる。このように薄いポリシリコン膜１５を形成しようとすると、単位面積あたりに供給されるシリコン量が少なくなり、シリコン量の精度が悪くなる。一方、エッチング後のポリシリコン膜１５の面積を上述のように小さくすることにより、単位面積あたりに供給するシリコン量を多くでき、シリコン量の精度を高くできる。
【００３６】
上記所定面積を有する領域に形成されるポリシリコン膜１５の面積は、たとえば、アルミニウム薄膜１６の面積の９９％以下とすることができる。これにより、アルミニウム薄膜１６中のアルミニウム量に対するポリシリコン膜１５中のシリコン量の精度を高くすることができる。
この発明の一実施形態の説明は、以上の通りであるが、この発明は他の形態でも実施することもできる。たとえば、本発明に係る製造方法は、ＭＯＳ ＦＥＴ以外の半導体装置の様々なコンタクトホールを埋めて薄膜を形成する場合にも適用可能である。
【００３７】
たとえば、上記の実施形態では、アルミニウム電極膜１１はコンタクトホール４側面に露出したｐ＋層６（半導体層）に電気的に接続されるように形成されているが、コンタクトホール底面に露出している半導体層（基板自身を含む。）に電気的に接続されるように形成されてもよい。この場合、コンタクトホールの内側壁には絶縁体のみが露出していてもよい。
さらに、コンタクトホール４は、半導体層（素子）に取り出し電極を接続するためのものに限られず、配線（たとえば、金属からなる配線）の層間接続を行うためのものであってもよい。この場合、コンタクトホール４内（たとえば、コンタクトホール４の底面）に配線が露出するようにし、上記の実施形態と同様の方法により、このコンタクトホール４内にアルミニウム電極膜１１を埋め込むものとすることができる。
【００３８】
また、アルミニウム電極膜１１は、コンタクトホール内に露出している導体に電気的に接続されるものであってもよい。
薄膜（電極配線）を埋め込むコンタクトホールは、幅または径が０．６μｍ以下のものに限られず、幅または径が０．６μｍより大きいのものであってもよい。また、薄膜（電極配線）を埋め込むコンタクトホールは、アスペクト比が１以上のものに限られず、アスペクト比が１未満のものであってもよい。
【００３９】
半導体装置は、ＭＯＳ ＦＥＴ以外に、たとえばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）などの半導体装置であってもよい。
シリコン基板１を加熱する工程は、シリコン基板１上にアルミニウム原子を堆積させる工程（図２（ｃ）参照）の終了後別途実施されてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の変更を施すことが可能である。
【図面の簡単な説明】
【図１】本発明の製造方法を適用して製造されるＭＯＳ ＦＥＴの構造を示す図解的な断面図である。
【図２】アルミニウム電極膜の形成方法を説明するための図解的な断面図である。
【図３】エッチング後のポリシリコン膜の分布を示す図解的な斜視図である。
【符号の説明】
１ シリコン基板
４ コンタクトホール
１１ アルミニウム電極膜
１５ ポリシリコン膜
１６ アルミニウム薄膜
Ｃ セル
Claims (5)
- 半導体基板上に形成されたコンタクトホールを埋めるようにアルミニウムを含む薄膜を形成する半導体装置の製造方法であって、
上記半導体基板の表面において、上記コンタクトホールの内表面を含む所定面積を有する領域にシリコンを含む薄膜を形成する工程と、
この所定面積を有する領域にシリコンを含む薄膜を形成する工程の後、上記半導体基板の表面に、アルミニウムを含む薄膜を形成するアルミニウム薄膜形成工程と、
このアルミニウムを含む薄膜が形成された半導体基板を、アルミニウムに対するシリコンの拡散が生じる温度に加熱する加熱工程とを含むことを特徴とする半導体装置の製造方法。 - 上記所定面積を有する領域に上記シリコンを含む薄膜を形成する工程が、上記所定面積より広い領域に上記シリコンを含む薄膜を形成する工程と、
このシリコンを含む薄膜の面積が上記所定面積になるように、このシリコンを含む薄膜を除去する除去工程とを含むことを特徴とする請求項１記載の半導体装置の製造方法。 - 上記所定面積が、上記アルミニウム薄膜形成工程で形成されるアルミニウムを含む薄膜の面積の９９％以下であることを特徴とする請求項１または２のいずれかに記載の半導体装置の製造方法。
- 上記半導体基板は、上記コンタクトホールを含む複数のセルを備えたものであり、
上記アルミニウム薄膜形成工程で上記半導体基板の単位セルあたりに供給されるアルミニウム量に対する上記所定面積を有する領域に形成される単位セルあたりの上記シリコンを含む薄膜に含まれているシリコン量の比が、原子比で０．１％以上かつ２％以下であることを特徴とする請求項１ないし３のいずれかに記載の半導体装置の製造方法。 - 上記加熱工程が、上記半導体基板を３８０℃ないし５７０℃に加熱する工程を含むことを特徴とする請求項１ないし４のいずれかに記載の半導体装置の製造方法。
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