JP2004241734A - 半導体モジュール - Google Patents
半導体モジュール Download PDFInfo
- Publication number
- JP2004241734A JP2004241734A JP2003031878A JP2003031878A JP2004241734A JP 2004241734 A JP2004241734 A JP 2004241734A JP 2003031878 A JP2003031878 A JP 2003031878A JP 2003031878 A JP2003031878 A JP 2003031878A JP 2004241734 A JP2004241734 A JP 2004241734A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- main current
- semiconductor chip
- conductor pattern
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Inverter Devices (AREA)
Abstract
【課題】半導体モジュールの小型化を図りながら、モジュール内のインダクタンスを可能な限り小さくする。
【解決手段】絶縁回路基板１の表面には、導体パターン２ａ、２ｂが形成されている。半導体チップ３は、その底面に形成されているドレインが導体パターン２ａに接触し、その上面に形成されているソースがヒートスプレッダ５に接触するように設けられている。半導体チップ４は、その上面に形成されているソースが導体パターン２ｂに接触し、その底面に形成されているドレインがヒートスプレッダ６に接触するように設けられている。Ｕ電極２３は、ヒートスプレッダ５、６に接触している。Ｐ電極２１は導体パターン２ａに接触し、Ｎ電極２２は導体パターン２ｂに接触している。
【選択図】 図１
【解決手段】絶縁回路基板１の表面には、導体パターン２ａ、２ｂが形成されている。半導体チップ３は、その底面に形成されているドレインが導体パターン２ａに接触し、その上面に形成されているソースがヒートスプレッダ５に接触するように設けられている。半導体チップ４は、その上面に形成されているソースが導体パターン２ｂに接触し、その底面に形成されているドレインがヒートスプレッダ６に接触するように設けられている。Ｕ電極２３は、ヒートスプレッダ５、６に接触している。Ｐ電極２１は導体パターン２ａに接触し、Ｎ電極２２は導体パターン２ｂに接触している。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体モジュールに係わり、特に、大電流を流すパワー半導体モジュールに係わる。
【０００２】
【従来の技術】
１以上の半導体素子を含む半導体モジュールは、様々な分野において広く使用されている。そして、大電流を流すパワー半導体モジュールは、例えば、インバータ回路や電力変換回路等として実用化されている。
【０００３】
図４は、既存の半導体モジュールの一例の構成を示す図である。なお、この半導体モジュールには、例えば、図５に示すインバータ回路が形成されている。ここで、図５に示すインバータ回路は、Ｕ相用回路１１１、Ｖ相回路１１２、Ｗ相回路１１３を備え、不図示の制御回路からの指示に従って３相交流を生成する。また、Ｕ相用回路１１１、Ｖ相回路１１２、Ｗ相回路１１３は、それぞれ、互いに直列的に接続された１組のトランジスタ（上アーム用トランジスタ、下アーム用トランジスタ）を含むように構成されている。そして、図４には、Ｕ相用回路１１１、Ｖ相回路１１２、Ｗ相回路１１３のうちのいずれか１つ（例えば、Ｕ相用回路１１１）が描かれている。
【０００４】
図４において、半導体チップ１０１、１０２は、絶縁回路基板１０３の上面に取り付けられている。ここで、半導体チップ１０１、１０２には、それぞれ、図５に示す上アーム用トランジスタ、下アーム用トランジスタが形成されている。そして、Ｐ電極と半導体チップ１０１との間、半導体チップ１０１とＵ電極との間、Ｕ電極と半導体チップ１０２との間、および半導体チップ１０２とＮ電極との間は、それぞれ、ボンディングワイヤ１０４、１０５、１０６、１０７により接続されている。ここで、この半導体モジュールの主電流は、図４において矢印で示すように流れる。
【０００５】
ところで、パワー半導体モジュールは、スイッチング周波数の高速化に伴い、モジュール内の寄生インダクタンスを低減させることが重要になってきている。そして、従来より、モジュール内で主電流が流れる経路を工夫することによってそのようなインダクタンスを低減させる技術が知られている。この場合、モジュールは、互いに平行に形成された経路を主電流が互いに逆方向に流れるように設計され、それらの互いに平行に形成された経路で発生する磁束の変化が打ち消しあうことで相互インダクタンスの抑制が図られている（例えば、特許文献１、２参照。）。
【０００６】
図４に示すパワー半導体モジュールでは、ボンディングワイヤ１０４およびボンディングワイヤ１０７が互いに平行または略平行に形成されており、これらのボンディングワイヤを介して互いに逆方向の電流が流れる。また、ボンディングワイヤ１０５およびボンディングワイヤ１０６が互いに平行または略平行に形成されており、これらのボンディングワイヤを介して互いに逆方向の電流が流れる。
【０００７】
【特許文献１】
特開平１０−７４８８６号公報（図１、図２、および明細書の段落００１６〜００１９）
【０００８】
【特許文献２】
特開２００１−７１４０号公報（図１、および明細書の段落００５１〜００５６）
【０００９】
【発明が解決しようとする課題】
ところが、上述のようにして電流経路を工夫しても、ボンディングワイヤにおけるインダクタンスの抑制には限界がある。
本発明の目的は、半導体モジュール内のインダクタンスを可能な限り小さくすることである。また、本発明の他の目的は、半導体モジュールの小型化を図ることである。
【００１０】
【課題を解決するための手段】
本発明の半導体モジュールは、同一の表面に第１の導体パターンおよび第２の導体パターンが形成された絶縁回路基板、上記第１の導体パターンに接触するように設けられた第１の電極、上記第２の導体パターンに接触するように設けられた第２の電極、一方の表面に主電流入力領域を備え他方の表面に主電流出力領域を備えてその主電流入力領域が上記第１の導体パターンに接触するように上記絶縁回路基板に取り付けられた第１の半導体チップ、一方の表面に主電流入力領域を備え他方の表面に主電流出力領域を備えてその主電流出力領域が上記第２の導体パターンに接触するように上記絶縁回路基板に取り付けられた第２の半導体チップ、上記第１の半導体チップの主電流出力領域および上記第２の半導体チップの主電流入力領域に電気的に接続する第３の電極、を有する。
【００１１】
上記半導体モジュールにおいて、第１の電極から入力される電流は、第１の導体パターン、第１の半導体チップを介して第３の電極に導かれ、その第３の電極から外部に出力される。一方、第３の電極から入力される電流は、第２の半導体チップ、第２の導体パターンを介して第２の電極に導かれ、その第２の電極から外部に出力される。ここで、第１の電極および第２の電極は、それぞれ、第１の導体パターンおよび第２の導体パターンに接触するように設けられている。また、第１の半導体チップおよび第２の半導体チップは、それぞれ、第１の導体パターンおよび第２の導体パターンに接触するように絶縁回路基板に取り付けられている。すなわち、この半導体モジュールでは、主電流が流れる経路にボンディングワイヤが存在しない。よって、ボンディングワイヤの配線インダクタンスは発生しない。また、第１の電極から第３の電極へ至る電流経路と、第３の電極から第２の電極は至る電流経路とでは、互いに逆方向に電流が流れるので、相互インダクタンスが相殺される。
【００１２】
上記半導体モジュールにおいて、上記第３の電極は、上記第１の半導体チップの主電流出力領域および上記第２の半導体チップの主電流入力領域に接触するように配置されるようにしてもよい。この構成によれば、各半導体チップの上部に第３の電極が位置するので、絶縁回路基板上に第３の電極を設けるためのエリアを確保する必要がなく、モジュールの小型化が図れる。
【００１３】
また、上記半導体モジュールにおいて、上記第１の半導体チップの主電流出力領域および上記第２の半導体チップの主電流入力領域は、それぞれ、導電性のヒートスプレッダを介して上記第３の電極に接続されるようにしてもよい。この構成においては、放熱効果が向上するだけでなく、第３の電極に加わる力が第１および第２の半導体チップに伝わりにくくなる。
【００１４】
本発明の他の態様の半導体モジュールは、表面に導体パターンが形成された絶縁回路基板、上記導体パターンに接触するように設けられた第１の電極、一方の表面に主電流入力領域を備え他方の表面に主電流出力領域を備えてそれら主電流入力領域および主電流出力領域のうちの一方が上記導体パターンに接触するように上記絶縁回路基板に取り付けられた半導体チップ、上記半導体チップの主電流入力領域および主電流出力領域のうちの他方に電気的に接続する第２の電極、を有する。そして、上記第１の電極および上記第２の電極が、互いに平行に、且つ、上記絶縁回路基板に対して垂直方向または略垂直方向に伸びるように形成されている。
【００１５】
この半導体モジュールにおいても、主電流が流れる経路にボンディングワイヤが存在しないので、ボンディングワイヤの配線インダクタンスが発生しない。また、各電極が絶縁回路基板に対して垂直方向または略垂直方向に伸びるように形成されているので、モジュールの小型化が図れる。また、各電極に流れる電流は逆方向なので、相互インダクタンスが相殺される。
【００１６】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照しながら説明する。
図１は、本発明の実施形態に係わる半導体モジュールの構成を示す図である。ここで、この半導体モジュールには、例えば、図５に示すインバータ回路が形成されている。そして、図１においては、図５に示すＵ相用回路１１１、Ｖ相回路１１２、Ｗ相回路１１３のうちのいずれか１つ（例えば、Ｕ相用回路１１１）が描かれている。また、図２（ａ）および図２（ｂ）は、それぞれ、図１に示す半導体モジュールを側方から見た図である。
【００１７】
絶縁回路基板１は、図５に示すインバータ回路を形成するための回路基板であって、その表面に導体パターンが形成されている。ここでは、互いに電気的に絶縁された導体パターン（第１の導体パターン）２ａ、導体パターン（第２の導体パターン）２ｂ、導体パターン２ｃが形成されている。また、図３にのみ記載しているが、導体パターン２ｄも形成されている。
【００１８】
絶縁回路基板１の上面には、半導体チップ（第１の半導体チップ）３、および半導体チップ（第２の半導体チップ）４が取り付けられている。ここで、半導体チップ３、４の表面には、それぞれ、図３に示すように、ソースパッド（主電流出力領域）１１、ゲートパッド１２、センスパッド１３が形成されている。尚、センスパッド１３は、半導体チップ３、４が備える各種センサ（例えば、温度センサ等）の出力を外部に引き出すための電極パッドである。一方、半導体チップ３、４の裏面には、それぞれ、ドレイン電極（主電流入力領域）１４が形成されている。
【００１９】
半導体チップ３は、ソースパッド１１が形成されている面を上に向けた状態で絶縁回路基板１に取り付けられる。このとき、半導体チップ３は、その裏面に形成されているドレイン電極１４が導体パターン２ａに接触するように絶縁回路基板１に取り付けられる。一方、半導体チップ４は、ソースパッド１１が形成されている面を下に向けた状態で絶縁回路基板１に取り付けられる。このとき、半導体チップ４は、ソースパッド１１が導体パターン２ｂに接触し、ゲートパッド１２が導体パターン２ｃに接触し、センスパッド１３が導体パターン２ｄに接触するように絶縁回路基板１に取り付けられる。この場合、導体パターン２ａ〜２ｄと、半導体チップ３、４の対応するパッドまたは電極とは、例えば、半田付けにより互いに接触している。
【００２０】
なお、「接触」とは、基本的には、ろう接等によって金属どうしを互いに接触させることをいうが、金属どうしを直接的に圧接することにより接触させることも含むものとする。また、「ろう接」に用いる溶加材は、実施例では「半田」が使用されるが、これに限定されるものではなく、例えば、銀ろう等であってもよい。
【００２１】
Ｐ電極（第１の電極）２１は、導体パターン２ａに接触するように設けられている。一方、Ｎ電極（第２の電極）２２は、導体パターン２ｂに接触するように設けられている。なお、Ｐ電極２１およびＮ電極２２は、例えば、当該半導体モジュールのケースにその一部が埋め込まれるようにして固定されており、そのケースを勘合してモジュールを組み立てたときに対応する導体パターン２ａ、２ｂに圧接されるように配置されている。また、Ｐ電極２１およびＮ電極２２は、それぞれ、絶縁回路基板１に対して垂直方向または略垂直方向に伸びるように設けられている。
【００２２】
半導体チップ３、４の上部には、それぞれ、ヒートスプレッダ５、６が取り付けられる。このとき、ヒートスプレッダ５は、半導体チップ３のソースパッド１１に半田付けにより接触するように取り付けられる。一方、ヒートスプレッダ６は、半導体チップ４のドレイン電極１４に半田付けにより接触するように取り付けられる。なお、ヒートスプレッダ５、６は、電気伝導度および熱伝導度の双方が高い金属で形成されている。
【００２３】
Ｕ電極（第３の電極）２３は、半田付けにより、ヒートスプレッダ５、６の双方に接触するように取り付けられる。ここで、Ｕ電極２３は、Ｐ電極２１およびＮ電極２２と同様に、絶縁回路基板１に対して垂直方向または略垂直方向に伸びるように形成されている。また、Ｕ電極２３は、外部から加わる力が半導体チップ３、４に伝わりにくくするために、遊び部２３ａが設けられている。
【００２４】
ゲート電極２４は、ボンディングワイヤを介して半導体チップ３のゲートパッド１２に接続されている。また、ゲート電極２５は、ボンディングワイヤを介して導体パターン２ｃに接続されている。なお、図面を見やすくするために図示してないが、半導体チップ３のセンスパッド１３および導体パターン２ｄは、それぞれ、ボンディングワイヤを介して不図示のセンス電極に接続される。
【００２５】
上記構成の半導体モジュールは、以下のように動作する。すなわち、半導体チップ３に形成されている上アーム用トランジスタは、ゲート電極２４を介して与えられるゲート制御信号により駆動される。また、半導体チップ４に形成されている下アーム用トランジスタは、ゲート電極２５を介して与えられるゲート制御信号により駆動される。
【００２６】
半導体チップ３に形成されている上アーム用トランジスタがオン状態に制御されると、Ｐ電極２１から入力される電流は、導体パターン２ａ、半導体チップ３のドレイン電極１４、半導体チップ３（上アーム用トランジスタ）、半導体チップ３のソースパッド１１、ヒートスプレッダ５を介してＵ電極２３に導かれ、そのＵ電極２３から出力される。すなわち、この電流は、図１において、矢印Ａが指し示す方向に流れる。一方、半導体チップ４に形成されている下アーム用トランジスタがオン状態に制御されると、Ｕ電極２３から入力される電流は、ヒートスプレッダ６、半導体チップ４のドレイン電極１４、半導体チップ４（下アーム用トランジスタ）、半導体チップ４のソースパッド１１、導体パターン２ｂを介してＮ電極２２に導かれ、そのＮ電極２２から出力される。すなわち、この電流は、図１において、矢印Ｂが指し示す方向に流れる。
【００２７】
このように、実施形態の半導体モジュールでは、主電流が流れる経路にボンディングワイヤが使用されていないので、従来技術において問題になっていたボンディングワイヤの配線インダクタンスを排除できる。なお、ゲート電極２４と半導体チップ３のゲートパッド１２との間、及びゲート電極２５と導体パターン２ｃとの間は、それぞれボンディングワイヤにより接続されているが、この経路を介して流れるゲート制御信号の電流は小さく、この経路で発生するインダクタンスの影響は少ないので、ボンディングワイヤのインダクタンスを排除するに値しない。同様に、半導体チップ３、４のセンスパッド１３と不図示の電極とを接続する経路についても、そのインダクタンスの影響は少ないので、ボンディングワイヤのインダクタンスを排除するに値しない。
【００２８】
また、半導体チップ３を介して電流が流れる経路と半導体チップ４を介して電流が流れる経路とが互いに平行になっており、且つ、それらの経路を介して互いに反対方向に電流が流れるので、相互インダクタンスは相殺される。
さらに、Ｕ電極２３が半導体チップ３、４の上部に設けられる構成なので、絶縁回路基板１上にＵ電極２３を取り付けるためのエリアを確保する必要がなく、モジュールの小型化が図れる。また、Ｐ電極２１、Ｎ電極２２、Ｕ電極２３が絶縁回路基板１に対して垂直方向または略垂直方向に伸びるように形成されているが、このこともモジュールの小型化に寄与する。
【００２９】
なお、図１および図２に示す実施例では、半導体チップ３、４とＵ電極２３と間にヒートスプレッダ５、６が設けられているが、本発明はこの構成に限定されるものではない。すなわち、本発明では、ヒートスプレッダ５、６は必須の部品ではなく、Ｕ電極２３は、半田などにより半導体チップ３、４に直接的に接触するようにしてもよい。なお、ヒートスプレッダ５、６は、放熱作用を向上させるだけでなく、Ｕ電極２３に加わる力を半導体チップ３、４に伝わりにくくする作用、およびＵ電極２３と導体パターン２ａ、２ｂとの間の耐圧を確保する（絶縁距離を確保する）作用も奏している。従って、これらの問題が生じない場合、或いはこれらの問題が別の方策により解決される場合は、ヒートスプレッダ５、６を設ける必要はない。
【００３０】
また、上述の実施形態では、各半導体チップ上にＭＯＳトランジスタが形成されているが、本発明はこれに限定されるものではない。すなわち、各半導体チップ上には、ＭＯＳトランジスタ以外の半導体素子（例えば、ＩＧＢＴ）が形成されていてもよい。
【００３１】
さらに、上述の実施形態では、半導体モジュール内にインバータ回路が形成されているが、本発明はこれに限定されるものではない。
さらに、本発明による効果は、１つの半導体チップを内蔵する半導体モジュールにおいても得られる。すなわち、例えば、図２（ａ）に示す半導体チップ３に注目した場合であっても、主電流は、相互インダクタンスを相殺するように流れる。また、この場合も、絶縁回路基板１上にＵ電極２３を配置するためのエリアを確保する必要がない。
【００３２】
【発明の効果】
本発明によれば、主電流が流れる経路にボンディングワイヤが使用されていないので、ボンディングワイヤの配線インダクタンスが排除される。また、互いに平行な経路を介して互いに逆方向に主電流が流れるような構成なので、相互インダクタンスが相殺される。さらに、絶縁回路基板上に電極を取り付けるためのエリアが少ないので、モジュールの小型化が図れる。
【図面の簡単な説明】
【図１】本発明の実施形態に係わる半導体モジュールの構成を示す図である。
【図２】図１に示す半導体モジュールを側方から見た図である。
【図３】半導体チップの取付け方法を示す図である。
【図４】既存の半導体モジュールの一例の構成を示す図である。
【図５】半導体モジュール内に形成される回路の一例を示す図である。
【符号の説明】
１ 絶縁回路基板
２ａ〜２ｃ 導体パターン
３、４ 半導体チップ
５、６ ヒートスプレッダ
１１ ソースパッド
１４ ドレイン電極
２１ Ｐ電極
２２ Ｎ電極
２３ Ｕ電極
【発明の属する技術分野】
本発明は、半導体モジュールに係わり、特に、大電流を流すパワー半導体モジュールに係わる。
【０００２】
【従来の技術】
１以上の半導体素子を含む半導体モジュールは、様々な分野において広く使用されている。そして、大電流を流すパワー半導体モジュールは、例えば、インバータ回路や電力変換回路等として実用化されている。
【０００３】
図４は、既存の半導体モジュールの一例の構成を示す図である。なお、この半導体モジュールには、例えば、図５に示すインバータ回路が形成されている。ここで、図５に示すインバータ回路は、Ｕ相用回路１１１、Ｖ相回路１１２、Ｗ相回路１１３を備え、不図示の制御回路からの指示に従って３相交流を生成する。また、Ｕ相用回路１１１、Ｖ相回路１１２、Ｗ相回路１１３は、それぞれ、互いに直列的に接続された１組のトランジスタ（上アーム用トランジスタ、下アーム用トランジスタ）を含むように構成されている。そして、図４には、Ｕ相用回路１１１、Ｖ相回路１１２、Ｗ相回路１１３のうちのいずれか１つ（例えば、Ｕ相用回路１１１）が描かれている。
【０００４】
図４において、半導体チップ１０１、１０２は、絶縁回路基板１０３の上面に取り付けられている。ここで、半導体チップ１０１、１０２には、それぞれ、図５に示す上アーム用トランジスタ、下アーム用トランジスタが形成されている。そして、Ｐ電極と半導体チップ１０１との間、半導体チップ１０１とＵ電極との間、Ｕ電極と半導体チップ１０２との間、および半導体チップ１０２とＮ電極との間は、それぞれ、ボンディングワイヤ１０４、１０５、１０６、１０７により接続されている。ここで、この半導体モジュールの主電流は、図４において矢印で示すように流れる。
【０００５】
ところで、パワー半導体モジュールは、スイッチング周波数の高速化に伴い、モジュール内の寄生インダクタンスを低減させることが重要になってきている。そして、従来より、モジュール内で主電流が流れる経路を工夫することによってそのようなインダクタンスを低減させる技術が知られている。この場合、モジュールは、互いに平行に形成された経路を主電流が互いに逆方向に流れるように設計され、それらの互いに平行に形成された経路で発生する磁束の変化が打ち消しあうことで相互インダクタンスの抑制が図られている（例えば、特許文献１、２参照。）。
【０００６】
図４に示すパワー半導体モジュールでは、ボンディングワイヤ１０４およびボンディングワイヤ１０７が互いに平行または略平行に形成されており、これらのボンディングワイヤを介して互いに逆方向の電流が流れる。また、ボンディングワイヤ１０５およびボンディングワイヤ１０６が互いに平行または略平行に形成されており、これらのボンディングワイヤを介して互いに逆方向の電流が流れる。
【０００７】
【特許文献１】
特開平１０−７４８８６号公報（図１、図２、および明細書の段落００１６〜００１９）
【０００８】
【特許文献２】
特開２００１−７１４０号公報（図１、および明細書の段落００５１〜００５６）
【０００９】
【発明が解決しようとする課題】
ところが、上述のようにして電流経路を工夫しても、ボンディングワイヤにおけるインダクタンスの抑制には限界がある。
本発明の目的は、半導体モジュール内のインダクタンスを可能な限り小さくすることである。また、本発明の他の目的は、半導体モジュールの小型化を図ることである。
【００１０】
【課題を解決するための手段】
本発明の半導体モジュールは、同一の表面に第１の導体パターンおよび第２の導体パターンが形成された絶縁回路基板、上記第１の導体パターンに接触するように設けられた第１の電極、上記第２の導体パターンに接触するように設けられた第２の電極、一方の表面に主電流入力領域を備え他方の表面に主電流出力領域を備えてその主電流入力領域が上記第１の導体パターンに接触するように上記絶縁回路基板に取り付けられた第１の半導体チップ、一方の表面に主電流入力領域を備え他方の表面に主電流出力領域を備えてその主電流出力領域が上記第２の導体パターンに接触するように上記絶縁回路基板に取り付けられた第２の半導体チップ、上記第１の半導体チップの主電流出力領域および上記第２の半導体チップの主電流入力領域に電気的に接続する第３の電極、を有する。
【００１１】
上記半導体モジュールにおいて、第１の電極から入力される電流は、第１の導体パターン、第１の半導体チップを介して第３の電極に導かれ、その第３の電極から外部に出力される。一方、第３の電極から入力される電流は、第２の半導体チップ、第２の導体パターンを介して第２の電極に導かれ、その第２の電極から外部に出力される。ここで、第１の電極および第２の電極は、それぞれ、第１の導体パターンおよび第２の導体パターンに接触するように設けられている。また、第１の半導体チップおよび第２の半導体チップは、それぞれ、第１の導体パターンおよび第２の導体パターンに接触するように絶縁回路基板に取り付けられている。すなわち、この半導体モジュールでは、主電流が流れる経路にボンディングワイヤが存在しない。よって、ボンディングワイヤの配線インダクタンスは発生しない。また、第１の電極から第３の電極へ至る電流経路と、第３の電極から第２の電極は至る電流経路とでは、互いに逆方向に電流が流れるので、相互インダクタンスが相殺される。
【００１２】
上記半導体モジュールにおいて、上記第３の電極は、上記第１の半導体チップの主電流出力領域および上記第２の半導体チップの主電流入力領域に接触するように配置されるようにしてもよい。この構成によれば、各半導体チップの上部に第３の電極が位置するので、絶縁回路基板上に第３の電極を設けるためのエリアを確保する必要がなく、モジュールの小型化が図れる。
【００１３】
また、上記半導体モジュールにおいて、上記第１の半導体チップの主電流出力領域および上記第２の半導体チップの主電流入力領域は、それぞれ、導電性のヒートスプレッダを介して上記第３の電極に接続されるようにしてもよい。この構成においては、放熱効果が向上するだけでなく、第３の電極に加わる力が第１および第２の半導体チップに伝わりにくくなる。
【００１４】
本発明の他の態様の半導体モジュールは、表面に導体パターンが形成された絶縁回路基板、上記導体パターンに接触するように設けられた第１の電極、一方の表面に主電流入力領域を備え他方の表面に主電流出力領域を備えてそれら主電流入力領域および主電流出力領域のうちの一方が上記導体パターンに接触するように上記絶縁回路基板に取り付けられた半導体チップ、上記半導体チップの主電流入力領域および主電流出力領域のうちの他方に電気的に接続する第２の電極、を有する。そして、上記第１の電極および上記第２の電極が、互いに平行に、且つ、上記絶縁回路基板に対して垂直方向または略垂直方向に伸びるように形成されている。
【００１５】
この半導体モジュールにおいても、主電流が流れる経路にボンディングワイヤが存在しないので、ボンディングワイヤの配線インダクタンスが発生しない。また、各電極が絶縁回路基板に対して垂直方向または略垂直方向に伸びるように形成されているので、モジュールの小型化が図れる。また、各電極に流れる電流は逆方向なので、相互インダクタンスが相殺される。
【００１６】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照しながら説明する。
図１は、本発明の実施形態に係わる半導体モジュールの構成を示す図である。ここで、この半導体モジュールには、例えば、図５に示すインバータ回路が形成されている。そして、図１においては、図５に示すＵ相用回路１１１、Ｖ相回路１１２、Ｗ相回路１１３のうちのいずれか１つ（例えば、Ｕ相用回路１１１）が描かれている。また、図２（ａ）および図２（ｂ）は、それぞれ、図１に示す半導体モジュールを側方から見た図である。
【００１７】
絶縁回路基板１は、図５に示すインバータ回路を形成するための回路基板であって、その表面に導体パターンが形成されている。ここでは、互いに電気的に絶縁された導体パターン（第１の導体パターン）２ａ、導体パターン（第２の導体パターン）２ｂ、導体パターン２ｃが形成されている。また、図３にのみ記載しているが、導体パターン２ｄも形成されている。
【００１８】
絶縁回路基板１の上面には、半導体チップ（第１の半導体チップ）３、および半導体チップ（第２の半導体チップ）４が取り付けられている。ここで、半導体チップ３、４の表面には、それぞれ、図３に示すように、ソースパッド（主電流出力領域）１１、ゲートパッド１２、センスパッド１３が形成されている。尚、センスパッド１３は、半導体チップ３、４が備える各種センサ（例えば、温度センサ等）の出力を外部に引き出すための電極パッドである。一方、半導体チップ３、４の裏面には、それぞれ、ドレイン電極（主電流入力領域）１４が形成されている。
【００１９】
半導体チップ３は、ソースパッド１１が形成されている面を上に向けた状態で絶縁回路基板１に取り付けられる。このとき、半導体チップ３は、その裏面に形成されているドレイン電極１４が導体パターン２ａに接触するように絶縁回路基板１に取り付けられる。一方、半導体チップ４は、ソースパッド１１が形成されている面を下に向けた状態で絶縁回路基板１に取り付けられる。このとき、半導体チップ４は、ソースパッド１１が導体パターン２ｂに接触し、ゲートパッド１２が導体パターン２ｃに接触し、センスパッド１３が導体パターン２ｄに接触するように絶縁回路基板１に取り付けられる。この場合、導体パターン２ａ〜２ｄと、半導体チップ３、４の対応するパッドまたは電極とは、例えば、半田付けにより互いに接触している。
【００２０】
なお、「接触」とは、基本的には、ろう接等によって金属どうしを互いに接触させることをいうが、金属どうしを直接的に圧接することにより接触させることも含むものとする。また、「ろう接」に用いる溶加材は、実施例では「半田」が使用されるが、これに限定されるものではなく、例えば、銀ろう等であってもよい。
【００２１】
Ｐ電極（第１の電極）２１は、導体パターン２ａに接触するように設けられている。一方、Ｎ電極（第２の電極）２２は、導体パターン２ｂに接触するように設けられている。なお、Ｐ電極２１およびＮ電極２２は、例えば、当該半導体モジュールのケースにその一部が埋め込まれるようにして固定されており、そのケースを勘合してモジュールを組み立てたときに対応する導体パターン２ａ、２ｂに圧接されるように配置されている。また、Ｐ電極２１およびＮ電極２２は、それぞれ、絶縁回路基板１に対して垂直方向または略垂直方向に伸びるように設けられている。
【００２２】
半導体チップ３、４の上部には、それぞれ、ヒートスプレッダ５、６が取り付けられる。このとき、ヒートスプレッダ５は、半導体チップ３のソースパッド１１に半田付けにより接触するように取り付けられる。一方、ヒートスプレッダ６は、半導体チップ４のドレイン電極１４に半田付けにより接触するように取り付けられる。なお、ヒートスプレッダ５、６は、電気伝導度および熱伝導度の双方が高い金属で形成されている。
【００２３】
Ｕ電極（第３の電極）２３は、半田付けにより、ヒートスプレッダ５、６の双方に接触するように取り付けられる。ここで、Ｕ電極２３は、Ｐ電極２１およびＮ電極２２と同様に、絶縁回路基板１に対して垂直方向または略垂直方向に伸びるように形成されている。また、Ｕ電極２３は、外部から加わる力が半導体チップ３、４に伝わりにくくするために、遊び部２３ａが設けられている。
【００２４】
ゲート電極２４は、ボンディングワイヤを介して半導体チップ３のゲートパッド１２に接続されている。また、ゲート電極２５は、ボンディングワイヤを介して導体パターン２ｃに接続されている。なお、図面を見やすくするために図示してないが、半導体チップ３のセンスパッド１３および導体パターン２ｄは、それぞれ、ボンディングワイヤを介して不図示のセンス電極に接続される。
【００２５】
上記構成の半導体モジュールは、以下のように動作する。すなわち、半導体チップ３に形成されている上アーム用トランジスタは、ゲート電極２４を介して与えられるゲート制御信号により駆動される。また、半導体チップ４に形成されている下アーム用トランジスタは、ゲート電極２５を介して与えられるゲート制御信号により駆動される。
【００２６】
半導体チップ３に形成されている上アーム用トランジスタがオン状態に制御されると、Ｐ電極２１から入力される電流は、導体パターン２ａ、半導体チップ３のドレイン電極１４、半導体チップ３（上アーム用トランジスタ）、半導体チップ３のソースパッド１１、ヒートスプレッダ５を介してＵ電極２３に導かれ、そのＵ電極２３から出力される。すなわち、この電流は、図１において、矢印Ａが指し示す方向に流れる。一方、半導体チップ４に形成されている下アーム用トランジスタがオン状態に制御されると、Ｕ電極２３から入力される電流は、ヒートスプレッダ６、半導体チップ４のドレイン電極１４、半導体チップ４（下アーム用トランジスタ）、半導体チップ４のソースパッド１１、導体パターン２ｂを介してＮ電極２２に導かれ、そのＮ電極２２から出力される。すなわち、この電流は、図１において、矢印Ｂが指し示す方向に流れる。
【００２７】
このように、実施形態の半導体モジュールでは、主電流が流れる経路にボンディングワイヤが使用されていないので、従来技術において問題になっていたボンディングワイヤの配線インダクタンスを排除できる。なお、ゲート電極２４と半導体チップ３のゲートパッド１２との間、及びゲート電極２５と導体パターン２ｃとの間は、それぞれボンディングワイヤにより接続されているが、この経路を介して流れるゲート制御信号の電流は小さく、この経路で発生するインダクタンスの影響は少ないので、ボンディングワイヤのインダクタンスを排除するに値しない。同様に、半導体チップ３、４のセンスパッド１３と不図示の電極とを接続する経路についても、そのインダクタンスの影響は少ないので、ボンディングワイヤのインダクタンスを排除するに値しない。
【００２８】
また、半導体チップ３を介して電流が流れる経路と半導体チップ４を介して電流が流れる経路とが互いに平行になっており、且つ、それらの経路を介して互いに反対方向に電流が流れるので、相互インダクタンスは相殺される。
さらに、Ｕ電極２３が半導体チップ３、４の上部に設けられる構成なので、絶縁回路基板１上にＵ電極２３を取り付けるためのエリアを確保する必要がなく、モジュールの小型化が図れる。また、Ｐ電極２１、Ｎ電極２２、Ｕ電極２３が絶縁回路基板１に対して垂直方向または略垂直方向に伸びるように形成されているが、このこともモジュールの小型化に寄与する。
【００２９】
なお、図１および図２に示す実施例では、半導体チップ３、４とＵ電極２３と間にヒートスプレッダ５、６が設けられているが、本発明はこの構成に限定されるものではない。すなわち、本発明では、ヒートスプレッダ５、６は必須の部品ではなく、Ｕ電極２３は、半田などにより半導体チップ３、４に直接的に接触するようにしてもよい。なお、ヒートスプレッダ５、６は、放熱作用を向上させるだけでなく、Ｕ電極２３に加わる力を半導体チップ３、４に伝わりにくくする作用、およびＵ電極２３と導体パターン２ａ、２ｂとの間の耐圧を確保する（絶縁距離を確保する）作用も奏している。従って、これらの問題が生じない場合、或いはこれらの問題が別の方策により解決される場合は、ヒートスプレッダ５、６を設ける必要はない。
【００３０】
また、上述の実施形態では、各半導体チップ上にＭＯＳトランジスタが形成されているが、本発明はこれに限定されるものではない。すなわち、各半導体チップ上には、ＭＯＳトランジスタ以外の半導体素子（例えば、ＩＧＢＴ）が形成されていてもよい。
【００３１】
さらに、上述の実施形態では、半導体モジュール内にインバータ回路が形成されているが、本発明はこれに限定されるものではない。
さらに、本発明による効果は、１つの半導体チップを内蔵する半導体モジュールにおいても得られる。すなわち、例えば、図２（ａ）に示す半導体チップ３に注目した場合であっても、主電流は、相互インダクタンスを相殺するように流れる。また、この場合も、絶縁回路基板１上にＵ電極２３を配置するためのエリアを確保する必要がない。
【００３２】
【発明の効果】
本発明によれば、主電流が流れる経路にボンディングワイヤが使用されていないので、ボンディングワイヤの配線インダクタンスが排除される。また、互いに平行な経路を介して互いに逆方向に主電流が流れるような構成なので、相互インダクタンスが相殺される。さらに、絶縁回路基板上に電極を取り付けるためのエリアが少ないので、モジュールの小型化が図れる。
【図面の簡単な説明】
【図１】本発明の実施形態に係わる半導体モジュールの構成を示す図である。
【図２】図１に示す半導体モジュールを側方から見た図である。
【図３】半導体チップの取付け方法を示す図である。
【図４】既存の半導体モジュールの一例の構成を示す図である。
【図５】半導体モジュール内に形成される回路の一例を示す図である。
【符号の説明】
１ 絶縁回路基板
２ａ〜２ｃ 導体パターン
３、４ 半導体チップ
５、６ ヒートスプレッダ
１１ ソースパッド
１４ ドレイン電極
２１ Ｐ電極
２２ Ｎ電極
２３ Ｕ電極
Claims (4)
- 同一の表面に第１の導体パターンおよび第２の導体パターンが形成された絶縁回路基板と、
上記第１の導体パターンに接触するように設けられた第１の電極と、
上記第２の導体パターンに接触するように設けられた第２の電極と、
一方の表面に主電流入力領域を備え他方の表面に主電流出力領域を備え、その主電流入力領域が上記第１の導体パターンに接触するように上記絶縁回路基板に取り付けられた第１の半導体チップと、
一方の表面に主電流入力領域を備え他方の表面に主電流出力領域を備え、その主電流出力領域が上記第２の導体パターンに接触するように上記絶縁回路基板に取り付けられた第２の半導体チップと、
上記第１の半導体チップの主電流出力領域および上記第２の半導体チップの主電流入力領域に電気的に接続する第３の電極、
を有する半導体モジュール。 - 請求項１に記載の半導体モジュールであって、
上記第３の電極は、上記第１の半導体チップの主電流出力領域および上記第２の半導体チップの主電流入力領域に接触するように配置される。 - 請求項１に記載の半導体モジュールであって、
上記第１の半導体チップの主電流出力領域および上記第２の半導体チップの主電流入力領域は、それぞれ、導電性のヒートスプレッダを介して上記第３の電極に接続される。 - 表面に導体パターンが形成された絶縁回路基板と、
上記導体パターンに接触するように設けられた第１の電極と、
一方の表面に主電流入力領域を備え他方の表面に主電流出力領域を備え、それら主電流入力領域および主電流出力領域のうちの一方が上記導体パターンに接触するように上記絶縁回路基板に取り付けられた半導体チップと、
上記半導体チップの主電流入力領域および主電流出力領域のうちの他方に電気的に接続する第２の電極、を有し、
上記第１の電極および上記第２の電極が、互いに平行に、且つ、上記絶縁回路基板に対して垂直方向または略垂直方向に伸びるように形成されていることを特徴とする半導体モジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003031878A JP2004241734A (ja) | 2003-02-10 | 2003-02-10 | 半導体モジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003031878A JP2004241734A (ja) | 2003-02-10 | 2003-02-10 | 半導体モジュール |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004241734A true JP2004241734A (ja) | 2004-08-26 |
Family
ID=32958299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003031878A Withdrawn JP2004241734A (ja) | 2003-02-10 | 2003-02-10 | 半導体モジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004241734A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007116172A (ja) * | 2005-10-21 | 2007-05-10 | Semikron Elektronik Gmbh & Co Kg | パワー半導体モジュール |
| JP2007200982A (ja) * | 2006-01-24 | 2007-08-09 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
| JP2007201303A (ja) * | 2006-01-30 | 2007-08-09 | Fuji Electric Holdings Co Ltd | 半導体装置 |
| JP2010287737A (ja) * | 2009-06-11 | 2010-12-24 | Renesas Electronics Corp | 半導体装置 |
| JP2017108130A (ja) * | 2015-11-30 | 2017-06-15 | 株式会社東芝 | 半導体モジュール |
| WO2018011969A1 (ja) * | 2016-07-15 | 2018-01-18 | 新電元工業株式会社 | 半導体モジュール |
| WO2020144907A1 (ja) * | 2019-01-08 | 2020-07-16 | トヨタ自動車株式会社 | 半導体装置 |
-
2003
- 2003-02-10 JP JP2003031878A patent/JP2004241734A/ja not_active Withdrawn
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007116172A (ja) * | 2005-10-21 | 2007-05-10 | Semikron Elektronik Gmbh & Co Kg | パワー半導体モジュール |
| JP2007200982A (ja) * | 2006-01-24 | 2007-08-09 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
| JP2007201303A (ja) * | 2006-01-30 | 2007-08-09 | Fuji Electric Holdings Co Ltd | 半導体装置 |
| JP2010287737A (ja) * | 2009-06-11 | 2010-12-24 | Renesas Electronics Corp | 半導体装置 |
| US8466549B2 (en) | 2009-06-11 | 2013-06-18 | Renesas Electronics Corporation | Semiconductor device for power conversion |
| JP2017108130A (ja) * | 2015-11-30 | 2017-06-15 | 株式会社東芝 | 半導体モジュール |
| WO2018011969A1 (ja) * | 2016-07-15 | 2018-01-18 | 新電元工業株式会社 | 半導体モジュール |
| JP6271765B1 (ja) * | 2016-07-15 | 2018-01-31 | 新電元工業株式会社 | 半導体モジュール |
| CN107851636A (zh) * | 2016-07-15 | 2018-03-27 | 新电元工业株式会社 | 半导体模块 |
| US10692810B2 (en) | 2016-07-15 | 2020-06-23 | Shindengen Electric Manufacturing Co., Ltd. | Semiconductor module |
| WO2020144907A1 (ja) * | 2019-01-08 | 2020-07-16 | トヨタ自動車株式会社 | 半導体装置 |
| JPWO2020144907A1 (ja) * | 2019-01-08 | 2021-11-11 | 株式会社デンソー | 半導体装置 |
| JP7192886B2 (ja) | 2019-01-08 | 2022-12-20 | 株式会社デンソー | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5259016B2 (ja) | パワー半導体モジュール | |
| JP6665926B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| JP5176507B2 (ja) | 半導体装置 | |
| JP4660214B2 (ja) | 電力用半導体装置 | |
| KR20020006453A (ko) | 반도체장치 | |
| JP4985810B2 (ja) | 半導体装置 | |
| KR101614669B1 (ko) | 전력용 반도체 장치 | |
| JP5652346B2 (ja) | パワー半導体モジュール | |
| JP5285348B2 (ja) | 回路装置 | |
| JP2014011338A (ja) | 半導体装置 | |
| JP2010287737A (ja) | 半導体装置 | |
| CN116435278A (zh) | 功率半导体器件模块中的杂散电感降低 | |
| JPWO2021002132A1 (ja) | 半導体モジュールの回路構造 | |
| GB2567746A (en) | Semiconductor device | |
| JP2004241734A (ja) | 半導体モジュール | |
| JP3450803B2 (ja) | 樹脂封止型半導体装置 | |
| JP2020519027A (ja) | 半導体モジュール | |
| JPWO2014192348A1 (ja) | 半導体装置 | |
| JP2008306872A (ja) | 半導体装置 | |
| JP2010258366A (ja) | 半導体装置 | |
| JP2023021365A (ja) | 半導体装置および電力変換装置 | |
| JP4479365B2 (ja) | 半導体装置 | |
| JP4246040B2 (ja) | 半導体装置の実装体 | |
| JP5533983B2 (ja) | 半導体装置 | |
| JP2017079307A (ja) | 半導体装置および半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060509 |