JP2004228446A

JP2004228446A - Printed circuit board

Info

Publication number: JP2004228446A
Application number: JP2003016702A
Authority: JP
Inventors: Toshinobu Kokatsu; 俊亘小勝
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2003-01-24
Filing date: 2003-01-24
Publication date: 2004-08-12

Abstract

<P>PROBLEM TO BE SOLVED: To provide a printed circuit board, in which the connecting strength of the bottom of a via is strengthened, without thickening the entire circuit pattern in a via-on-pad structure. <P>SOLUTION: A lower layer circuit pattern 16, including a connecting pad 6, is formed on the main surface of a core substrate 11, a via hole bottom strengthening pad 7 is formed on this connection pad 6, and a via hole 5 reaching the via hole bottom strengthening pad 7 is formed on an interlayer insulating film 10. An upper-layer circuit pattern 14 is formed on the inner surface of the via hole 5 and the interlayer insulating film 10 through electrolytic plating or electroless plating, the electrode pad 4 of the upper-layer circuit pattern 14 is connected to the via hole bottom strengthening pad 7 through the via hole 5, the electrode pad 4 exposed to the opening formed in a protective film 9 is covered with a solder bump 3, and the electrode 2 of a CSP 1 of the electronic part for a semiconductor device, etc. is connected to the solder bump 3. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明はプリント基板に係わり、特に信頼性を強化したビア接続構造を有するプリント基板に関する。
【０００２】
【従来の技術】
図６に従来技術のプリント基板を示す。ガラスエポキシ板によるコア基板１１の主面に銅板をラミネートし、この銅板をフォトレジスト技術によりパターニングすることにより接続パッド６を含む下層の回路パターンを形成する。
【０００３】
次に、下層の回路パターンの上にエポキシ樹脂またはポリイミド樹脂による膜厚約３０μｍの層間絶縁膜１０を形成し、層間絶縁膜１０に下層の回路パターンの接続パッド６に達するビアホール（バイアホール、ＶｉａＨｏｌｅ）５を形成する。
【０００４】
次に、ビアホール５の内面上および層間絶縁膜上に電解メッキもしくは無電解メッキにより上層の回路パターン１４を形成する。この上層の回路パターン１４にはビアホール５を通して下層の回路パターンの接続パッド６に接続し、層間絶縁膜１０上を延在する引き出された電極パッド４を含んでいる。
【０００５】
次ぎに、全体的に被着された保護膜９に引き出し配線の電極パッド４を露出する開口を形成し、そこに半田バンプ３を形成する。
【０００６】
そして、半導体装置等の電子部品のＣＳＰ（チップサイズパッケージ：ＣｈｉｐＳｉｚｅＰａｃｋａｇｅ）１の電極２を半田バンプ３接続する
しかしながら図６に示す従来のプリント基板では、ビアホール５内で下層の回路パターンの接続パッド６に接続された上層の回路パターンの引き出し配線が層間絶縁膜１０上を引き回されて、ビアホール５上から離れた位置で半田バンプ３を形成しているから、高密度化に対応することが不可能となる。
【０００７】
このために図７に断面図を示し、図８に斜視図を示すように、ビアホール５上に直接半田バンプ３を形成する、いわゆるビアオンパッド構造のプリント基板が広く用いられるようになっている。
【０００８】
図７、図８のプリント基板では、ガラスエポキシ板によるコア基板１１の主面上に銅板をラミネートし、この銅板をフォトレジスト技術によりパターニングすることにより下層の回路パターン１６を形成する。この下層の回路パターン１６には接続パッド６を含んでいる。
【０００９】
次ぎに、エポキシ樹脂またはポリイミド樹脂による膜厚が約３０μｍの層間絶縁膜１０を形成し、層間絶縁膜１０に下層の回路パターンの接続パッド６に達するビアホール５を形成する。
【００１０】
次ぎに、ビアホール５の内面上および層間絶縁膜１０上に電解メッキもしくは無電解メッキにより上層の回路パターン１４を形成する。この上層の回路パターンにはビアホール５内で下層の回路パターンの接続パッド６に接続する電極パッド４を含んでいる。
【００１１】
次ぎに、全体的に被着された保護膜９に電極パッド４を露出する開口を形成し、そこに電極パッド４に被着した半田バンプ３を形成する。
【００１２】
そして、半導体装置等の電子部品のＣＳＰ１の電極２をビアホール上に形成されている半田バンプ３に接続する
このように半田バンプがビアホール上に形成されているビアオンパッドの構造では、接続配線の引き回しがないからプリント配線板の高密度化に対応することが可能になる。
【００１３】
【特許文献１】
特開２００１−２２３４６９号公報
【００１４】
【発明が解決しようとする課題】
ここで、電極パッドがビアホールの周囲で層間絶縁膜の上面との接続強度を保つために、ビアホール径（図８）はビアランド径（図８）よりも小さい必要がある。
【００１５】
そして、回路パターン形成時のゆがみや、ビアホール形成の誤差等を考慮すると、ビアホール径を小さくした方が量産レベルでは有利となる。
【００１６】
一般的な工法を用いて基板形成を行うことを考えた場合、一般的に、ビアホール径とビアランド径はそれぞれ１５０μｍ、４００μｍ程度であるが、ビアホール形成をレーザ等で高精度に行った場合、ビアホール径を１００μｍ以下、ビアランド径を２５０μｍにすることが可能である。
【００１７】
そして、ＣＳＰの狭ピッチ化に伴い、さらに小径化の要望が強くなり、このようなビアオンパッド構造では、ビアランド径はそのままパッド径になるために、狭ピッチに対応するには、その小径化が不可欠となる。
【００１８】
しかしながら、このビアオンパッド構造では、パッケージ、バンプ、基板の曲げ変形応力や、加熱冷却による熱膨張に起因する熱応力が、ビアホール底部に集中する場合がある。特にプリント基板は、そのコア基板は弾性に富む樹脂であり、半導体チップ等の搭載部品と比較してはるかに大きい平面積にであるから、ビア底部に基板の曲げによる変形応力が大きく作用する。
【００１９】
ビアホール底部の接続強度は主にビアホール径と、ビアホール底部が接続する導体層（接続パッド）の厚みが大きく影響する。
【００２０】
電極パッドの小径化、それに伴うビアホール径の小径化は、ビアホール底部の接続強度を低下させる。さらに、機器の小型、軽量化のため基板の薄型化の要望もあり、基板薄型化のために、導体層（回路パターン全体）の層厚も薄くする必要がある。
【００２１】
このような、ビアホール径の小径化と導体層薄型化によって、図９に示すように応力集中位置にクラック３１が入り、あるいは、図１０に示すように、ビアホール底部において破断３２が発生する。
【００２２】
これによりビアオンパッド構造のビアホール底部の接続強度が低下し、装置の信頼性を著しく悪化させている。
【００２３】
一方、回路パターン全体を厚い材料にすると、プリント基板の厚さが厚くなりすぎて好ましくない。
【００２４】
さらに、回路パターン全体を厚い材料にすると、微細な回路パターンを形成するのに支障を生じる。
【００２５】
したがって本発明の主な目的は、ビアオンパッド構造において、回路パターン全体を厚くすることなく、ビア底部の接続強度を強化したプリント基板を提供することである。
【００２６】
【課題を解決するための手段】
本発明の特徴は、下層の回路パターンと上層の回路パターンとを層間絶縁膜に形成されたビアホールを通して接続を行うビア構造を具備するプリント基板において、前記下層の回路パターンの電極接続部上に前記ビアホール底径よりも大きい範囲で金属材料その他の導電性の材料によってビアホール底補強パッドを設け、これにより補強されたビア構造にしたプリント基板にある。
【００２７】
ここで、前記ビアホール底補強パッドは前記下層の回路パターンの電極接続部よりも小さい面積で形成されていることが好ましい。
【００２８】
また、前記ビアホール底補強パッドの断面形状は長方形状であることができる。あるいは、前記ビアホール底補強パッドの断面形状は台形形状であることができる。
【００２９】
さらに、前記上層の回路パターの電極パッドが前記ビアホールの内部に形成され、半田バンプの下部部分が前記電極パッドを介して前記ビアホール内に入り込んでいることができる。あるいは、前記上層の回路パターの電極パッドが前記ビアホールの内部を充填して形成されていることができる。
【００３０】
また、前記上層の回路パターンは一層であることができる。あるいは、前記上層の回路パターンは多層であり、それぞれの層に対応して前記ビア構造を有することができる。
【００３１】
さらに、前記ビアホールの真上に半田バンプが形成されたビアオンパッドの構造になっていることが好ましい。
【００３２】
【発明の実施の形態】
以下図面を参照して本発明を説明する。図１は本発明の第１の実施の形態におけるビアホール底補強パッド付ビルドアップ型のプリント基板の断面図であり、図２はその斜視図である。
【００３３】
ガラスエポキシ板によるコア基板１１の主面に銅板をラミネートし、この銅板をフォトレジスト技術によりパターニングすることにより接続パッド６を含む下層の回路パターン１６を形成する。
【００３４】
尚、下層の回路パターン１６は電解メッキもしくは無電解メッキ等により形成される場合もある。
【００３５】
さらに、この内層パターンである下層の回路パターン１６は、ビアホール下の接続パッド６を含むパターンの意味であるから、コア基板上の１層目もしくは複数層目の層間絶縁膜上に電解メッキもしくは無電解メッキ等により形成される場合もある。
【００３６】
次に、下層の回路パターン１６の接続パッド６上に、ビアホール底強化パッド７を形成する。
【００３７】
このビアホール底強化パッド７は、たとえば、下層の回路パターン形成後、メッキ工程等により形成することもできるし、下層の回路パターン形成用の導体膜を形成後、ビアホール底強化パッド以外の部分をエッチング等によって除去して形成してもよい。また、はんだペースト印刷や、銀ペースト塗布といった方法も考えられる。その他いずれの方法で形成しても有効である。
【００３８】
また、図１および図２に示すように、ビアホール底強化パッド７は接続パッド６よりも小さい面積とすることによりその形成を容易にしている。また図１および図２に示すように、この実施の形態のビアホール底強化パッド７の縦断面形状は長方形状である。
【００３９】
次ぎに、ビアホール底強化パッド７および下層の回路パターン１６の上にエポキシ樹脂またはポリイミド樹脂による膜厚約３０μｍの層間絶縁膜１０を形成し、この層間絶縁膜１０にビアホール底強化パッド７に達するビアホール５を形成する。
【００４０】
ここで、ビアホール底強化パッド７はビアホール５よりも大きい面積であるから、位置合わせ等による多少のばらつきが生じてもビアホール５の全底面にビアホール底強化パッド７が位置していることになる。
【００４１】
次に、ビアホール５の内面上および層間絶縁膜上に電解メッキもしくは無電解メッキにより上層の回路パターン１４を形成する。この上層の回路パターン１４にはビアホール５を通してビアホール底強化パッド７に接続し、層間絶縁膜上を延在する引き出された電極パッド４を含んでいる。
【００４２】
次ぎに、全体的に被着された保護膜９に引き出し配線の電極パッド４を露出する開口を形成し、そこに半田バンプ３を形成する。
【００４３】
そして、半導体装置等の電子部品のＣＳＰ１の電極２をビアホール上に形成されている半田バンプ３に接続する
本発明のビアホール底強化パッド７について具体的数値で説明を加える。たとえば、従来よく使用されている基板構造として、接続パッド６を含む下層の回路パターン１６の層厚を２０μｍから１５μｍへ薄型化すると、断面２次モーメントは断面高さの３乗に比例するから１５^３／２０^３０．４２倍となり、剪断強さも０．４２倍に低下する。
【００４４】
さらに、ビアホール底径が１５０μｍから５０μｍとすれば、円周長さも約０．３３倍剪断強さも０．３３倍となり、両方の影響を考慮するとビア底強度は０．１４倍まで低下する。
【００４５】
厳密には周囲の絶縁層の影響、弾性変形等もあるため、ここまで低下するわけではないが、本実施の形態の如く、直径１５０μｍ、厚さ１５μｍのビアホール底強化パッド７を用いれば、ビアホール径を５０μｍ、接続パッド６を含む下層の回路パターン１６の層厚を１５μｍとしても、同様の計算をすれば断面２次モーメントは３０^３／２０^３３．４倍、なるため、ビアホール底強度は１．１倍となり、強度低下を招くことはない。また、本発明の構造であれば、表層のパターン配線との絶縁距離が十分確保可能なため、電気特性上の問題を発生することもない。
【００４６】
図３は本発明の第２の実施の形態を示す断面図である。図３において図１と同一もしくは類似箇所は同じ符号を付してあるから重複する説明は省略する。
【００４７】
図３に示すように、第２の実施の形態のビアホール底強化パッド７の縦断面形状は台形形状になっている。このようにビアホール底強化パッド７を台形形状にすることにより、パッド外周での応力集中が避けられ、さらに強度を上げることができる。
【００４８】
図４は本発明の第３の実施の形態を示す断面図である。図４において図１と同一もしくは類似箇所は同じ符号を付してあるから重複する説明は省略する。
【００４９】
第３の実施の形態では、図４に示すように電極パッド４はビアホール５内において同心円の円形でなく、表層のパターンを避け絶縁を確保できる部分全体を厚くしているかからさらに強度を上げることができる。
【００５０】
すなわち、図４のようなフィルドビア構造での適用も有効である。フィルドビア構造にビアホール底補強パッドを適用することで、ビアホール５内を電極パッド４で充填したフィルドビア１２とすることによりビアホールの小径化が可能となる。このビアホールの小型化により、プリント基板のより高密度化が可能となり、さらに、フィルドビア１２をメッキ等で製造する際には、メッキ時間の短縮にもつながり、生産性も向上する。
【００５１】
図５は本発明の第４の実施の形態を示す断面図である。図５において図１および図４と同一もしくは類似箇所は同じ符号を付してあるから重複する説明は省略する。
【００５２】
図５はスタックフィルドビア構造を示すもので、接続パッド６を含む下層の配線パターン１６上に第２の層間絶縁膜２０を設け、その上に中間層の回路パターン２６を形成している。
【００５３】
上層の回路パターン１４のフィルドビア１２下であって下層の回路パターンの１６の接続パッド６の上の第２の層間絶縁膜２０に第２のビアホール２５を形成し、この第２のビアホール２５を中間層の回路パターン２６の電極・接続パッド２４で充電することによりフィルドビア１３を構成し、フィルドビア１３の下に第２のビアホール２５よりも大きい面積の第２のビアホール底補強パッド１７を形成している。
【００５４】
これにより、下層の回路パターン１６の接続パッド６とその真上に位置している半田バンプ３とは、第２のビアホール底補強パッド１７、フィルドビア１３、ビアホール底補強パッド７およびフィルドビア１２を介して電気的・機械的に接続された構造になっている。
【００５５】
このように多層配線構造においても複数のビアホール下にそれぞれビアホール底補強パッドを設けているから、多層配線のプリント基板に反りが生じても各ビアホール下に断線やクラックが発生することを防止することができる。
【００５６】
尚、以上の実施の形態ではビアオンパッド構造を用いて説明したが、ビアオンパッド構造でないビア構造に本発明のビアホール底補強パッドを設けることで信頼性を高めることができる。
【００５７】
また以上の実施の形態では、外部側に位置する上層の電極パッドに半田バンプが接続し、この電極パッド下のビア構造にビアホール底補強パッドを設けた場合を説明したが、外部側に位置しないでたがいに積層されている内層の回路パターンどうしを接続するビア構造に本発明のビアホール底補強パッドを設けることで信頼性を高めることができる。
【００５８】
さらに実施の形態ではビルドアップ基板での構造を示したが、一括して積層する構造の基板でも有効である。すなわち、一括積層を行う前の導体層（回路パターン）上に同様のビアホール底強化パッドを形成しておくことにより信頼性を高めることができる。
【００５９】
【発明の効果】
以上説明したように本発明によれば、ビアホール底強化パッドによって、基板の高密度化、薄型化に伴い、ビアオンパッド構造を採用しても接続強度を十分に確保することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示す断面図である。
【図２】本発明の第１の実施の形態を示す斜視図である。
【図３】本発明の第２の実施の形態を示す断面図である。
【図４】本発明の第３の実施の形態を示す断面図である。
【図５】本発明の第４の実施の形態を示す断面図である。
【図６】従来技術を示す断面図である。
【図７】他の従来技術を示す断面図である。
【図８】他の従来技術を示す斜視図である。
【図９】他の従来技術の問題点を示す断面図である。
【図１０】他の従来技術の他の問題点を示す断面図である。
【符号の説明】
１ＣＳＰ
２電極
３半田バンプ
４電極パッド
５ビアホール
６接続パッド
７ビアホール底強化パッド
９保護膜
１０層間絶縁膜
１１コア基板
１２フィルドビア
１３フィルドビア
１４上層の回路パターン
１６下層の回路パターン
３１クラック
３２破断
２０第２の層間絶縁膜
２６中間層の回路パターン
２５第２のビアホール
２４電極・接続パッド[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a printed circuit board, and more particularly to a printed circuit board having a via connection structure with enhanced reliability.
[0002]
[Prior art]
FIG. 6 shows a conventional printed circuit board. A copper plate is laminated on the main surface of the core substrate 11 made of a glass epoxy plate, and the copper plate is patterned by a photoresist technique to form a lower circuit pattern including the connection pads 6.
[0003]
Next, an interlayer insulating film 10 having a thickness of about 30 μm made of an epoxy resin or a polyimide resin is formed on the lower circuit pattern, and a via hole (via hole, via) reaching the connection pad 6 of the lower circuit pattern is formed in the interlayer insulating film 10. (Hole) 5 is formed.
[0004]
Next, an upper circuit pattern 14 is formed on the inner surface of the via hole 5 and on the interlayer insulating film by electrolytic plating or electroless plating. The upper circuit pattern 14 includes the electrode pad 4 that is connected to the connection pad 6 of the lower circuit pattern through the via hole 5 and extends on the interlayer insulating film 10.
[0005]
Next, an opening for exposing the electrode pad 4 of the lead-out wiring is formed in the protective film 9 entirely covered, and the solder bump 3 is formed there.
[0006]
Then, an electrode 2 of a CSP (Chip Size Package) 1 of an electronic component such as a semiconductor device is connected to a solder bump 3. However, in the conventional printed circuit board shown in FIG. Since the lead wiring of the upper circuit pattern connected to the pad 6 is routed on the interlayer insulating film 10 and the solder bump 3 is formed at a position distant from the via hole 5, it is necessary to cope with high density. Becomes impossible.
[0007]
To this end, as shown in a sectional view of FIG. 7 and a perspective view of FIG. 8, a printed board having a so-called via-on-pad structure in which solder bumps 3 are formed directly on via holes 5 has been widely used.
[0008]
7 and 8, a copper plate is laminated on the main surface of the core substrate 11 by a glass epoxy plate, and the copper plate is patterned by a photoresist technique to form a lower circuit pattern 16. The lower circuit pattern 16 includes the connection pad 6.
[0009]
Next, an interlayer insulating film 10 having a thickness of about 30 μm made of an epoxy resin or a polyimide resin is formed, and a via hole 5 is formed in the interlayer insulating film 10 to reach a connection pad 6 of a lower circuit pattern.
[0010]
Next, an upper circuit pattern 14 is formed on the inner surface of the via hole 5 and on the interlayer insulating film 10 by electrolytic plating or electroless plating. The upper circuit pattern includes the electrode pad 4 connected to the connection pad 6 of the lower circuit pattern in the via hole 5.
[0011]
Next, an opening for exposing the electrode pad 4 is formed in the protective film 9 which is entirely adhered, and the solder bump 3 adhered to the electrode pad 4 is formed there.
[0012]
Then, the electrode 2 of the CSP 1 of the electronic component such as a semiconductor device is connected to the solder bump 3 formed on the via hole. In the via-on-pad structure in which the solder bump is formed on the via hole, the wiring of the connection wiring is not provided. Since there is no printed wiring board, it is possible to cope with a high density printed wiring board.
[0013]
[Patent Document 1]
JP 2001-223469 A
[Problems to be solved by the invention]
Here, in order to maintain the connection strength between the electrode pad and the upper surface of the interlayer insulating film around the via hole, the diameter of the via hole (FIG. 8) needs to be smaller than the diameter of the via land (FIG. 8).
[0015]
In consideration of distortion at the time of forming a circuit pattern, errors in forming a via hole, and the like, it is advantageous to reduce the diameter of the via hole at a mass production level.
[0016]
When a substrate is formed using a general method, the diameter of the via hole and the diameter of the via land are generally about 150 μm and 400 μm, respectively. It is possible to make the diameter 100 μm or less and the via land diameter 250 μm.
[0017]
With the narrower pitch of the CSP, there is a strong demand for a smaller diameter. In such a via-on-pad structure, the diameter of the via land becomes the pad diameter as it is. It becomes.
[0018]
However, in this via-on-pad structure, the bending deformation stress of the package, the bump, and the substrate, and the thermal stress caused by thermal expansion due to heating and cooling may concentrate on the bottom of the via hole. In particular, the printed circuit board has a core substrate made of a resin having a high elasticity, and has a much larger flat area than a mounted component such as a semiconductor chip. Therefore, a large deformation stress acts on the bottom of the via due to the bending of the substrate.
[0019]
The connection strength at the bottom of the via hole is largely affected mainly by the diameter of the via hole and the thickness of the conductor layer (connection pad) connected to the bottom of the via hole.
[0020]
The reduction in the diameter of the electrode pad and the resulting reduction in the diameter of the via hole reduce the connection strength at the bottom of the via hole. Further, there is a demand for a thinner substrate for miniaturization and weight reduction of the device, and for the substrate to be thinner, it is necessary to reduce the thickness of the conductor layer (entire circuit pattern).
[0021]
Such a reduction in the diameter of the via hole and a reduction in the thickness of the conductor layer cause a crack 31 to occur at the stress concentration position as shown in FIG. 9 or a break 32 at the bottom of the via hole as shown in FIG.
[0022]
As a result, the connection strength at the bottom of the via hole of the via-on-pad structure is reduced, and the reliability of the device is significantly deteriorated.
[0023]
On the other hand, if the entire circuit pattern is made of a thick material, the thickness of the printed circuit board becomes too large, which is not preferable.
[0024]
Further, if the entire circuit pattern is made of a thick material, it will be difficult to form a fine circuit pattern.
[0025]
Therefore, a main object of the present invention is to provide a printed circuit board in which the connection strength at the bottom of a via is increased without increasing the thickness of the entire circuit pattern in the via-on-pad structure.
[0026]
[Means for Solving the Problems]
The feature of the present invention is a printed circuit board having a via structure for connecting a lower circuit pattern and an upper circuit pattern through a via hole formed in an interlayer insulating film, wherein the printed circuit board has an electrode connection portion on the lower circuit pattern. There is a printed circuit board having a via structure in which a via hole bottom reinforcing pad is provided with a metal material or another conductive material in a range larger than the via hole bottom diameter, and the via structure is reinforced thereby.
[0027]
Here, it is preferable that the via hole bottom reinforcing pad is formed with an area smaller than an electrode connecting portion of the lower circuit pattern.
[0028]
The cross-sectional shape of the via-hole bottom reinforcing pad may be rectangular. Alternatively, the cross-sectional shape of the via hole bottom reinforcing pad may be trapezoidal.
[0029]
Further, an electrode pad of the upper circuit pattern may be formed inside the via hole, and a lower portion of the solder bump may enter the via hole via the electrode pad. Alternatively, an electrode pad of the upper circuit pattern may be formed by filling the inside of the via hole.
[0030]
Further, the upper layer circuit pattern may be a single layer. Alternatively, the circuit pattern of the upper layer is a multilayer, and may have the via structure corresponding to each layer.
[0031]
Further, it is preferable that a via-on-pad structure is formed in which a solder bump is formed directly above the via hole.
[0032]
BEST MODE FOR CARRYING OUT THE INVENTION
The present invention will be described below with reference to the drawings. FIG. 1 is a cross-sectional view of a build-up type printed circuit board with a via-hole bottom reinforcing pad according to a first embodiment of the present invention, and FIG. 2 is a perspective view thereof.
[0033]
A copper plate is laminated on the main surface of the core substrate 11 made of a glass epoxy plate, and the copper plate is patterned by a photoresist technique to form a lower circuit pattern 16 including the connection pads 6.
[0034]
The lower circuit pattern 16 may be formed by electrolytic plating or electroless plating.
[0035]
Further, since the lower circuit pattern 16 which is the inner layer pattern means a pattern including the connection pad 6 below the via hole, electrolytic plating or non-electrolytic plating is performed on the first or a plurality of interlayer insulating films on the core substrate. It may be formed by electrolytic plating or the like.
[0036]
Next, the via hole bottom reinforcing pad 7 is formed on the connection pad 6 of the lower circuit pattern 16.
[0037]
The via hole bottom reinforcing pad 7 can be formed by, for example, a plating process or the like after forming a lower layer circuit pattern, or after forming a lower layer circuit pattern forming conductor film, etching portions other than the via hole bottom reinforcing pad. Alternatively, it may be formed by removal. In addition, a method such as solder paste printing or silver paste application is also conceivable. Any other method is effective.
[0038]
Also, as shown in FIGS. 1 and 2, the via hole bottom reinforcing pad 7 has a smaller area than the connection pad 6 to facilitate its formation. As shown in FIGS. 1 and 2, the via hole bottom reinforcing pad 7 of the present embodiment has a rectangular cross-sectional shape in a rectangular shape.
[0039]
Next, an interlayer insulating film 10 of about 30 μm thick made of epoxy resin or polyimide resin is formed on the via hole bottom reinforcing pad 7 and the lower circuit pattern 16, and the via hole reaching the via hole bottom reinforcing pad 7 is formed in the interlayer insulating film 10. 5 is formed.
[0040]
Here, the via hole bottom reinforcing pad 7 has an area larger than that of the via hole 5, so that the via hole bottom reinforcing pad 7 is located on the entire bottom surface of the via hole 5 even if there is some variation due to alignment or the like.
[0041]
Next, an upper circuit pattern 14 is formed on the inner surface of the via hole 5 and on the interlayer insulating film by electrolytic plating or electroless plating. The upper circuit pattern 14 includes the lead-out electrode pad 4 connected to the via hole bottom reinforcing pad 7 through the via hole 5 and extending on the interlayer insulating film.
[0042]
Next, an opening for exposing the electrode pad 4 of the lead-out wiring is formed in the protective film 9 entirely covered, and the solder bump 3 is formed there.
[0043]
The via hole bottom reinforcing pad 7 of the present invention for connecting the electrode 2 of the CSP 1 of an electronic component such as a semiconductor device to the solder bump 3 formed on the via hole will be described with specific numerical values. For example, if the thickness of the lower circuit pattern 16 including the connection pad 6 is reduced from 20 μm to 15 μm as a substrate structure that has been conventionally used, the second moment of area is proportional to the cube of the height of the section. ^{^3/20} 3 becomes 0.42 times, the shear strength is also lowered to 0.42 times.
[0044]
Furthermore, if the via hole bottom diameter is from 150 μm to 50 μm, the circumferential length and the shear strength are also about 0.33 times, and the shear strength is also 0.33 times. Considering both effects, the via bottom strength is reduced to 0.14 times.
[0045]
Strictly speaking, there is also the influence of the surrounding insulating layer, elastic deformation, and the like, so the temperature does not decrease to this point. However, if the via hole bottom reinforcing pad 7 having a diameter of 150 μm and a thickness of 15 μm is used as in this embodiment, the via hole 50μm diameter, even 15μm layer thickness of the lower layer of the circuit pattern 16 including the connection pads 6, if the same calculation section secondary moment ³⁰ ^3/20 3 3.4 times, it becomes, the bottom of the via hole strength It is 1.1 times and does not cause a decrease in strength. Further, according to the structure of the present invention, a sufficient insulation distance from the pattern wiring on the surface layer can be ensured, so that there is no problem in electrical characteristics.
[0046]
FIG. 3 is a cross-sectional view showing a second embodiment of the present invention. In FIG. 3, the same or similar portions as those in FIG. 1 are denoted by the same reference numerals, and the duplicate description will be omitted.
[0047]
As shown in FIG. 3, the vertical cross-sectional shape of the via hole bottom reinforcing pad 7 of the second embodiment is trapezoidal. By forming the via hole bottom reinforcing pad 7 in a trapezoidal shape in this way, stress concentration on the pad outer periphery can be avoided, and the strength can be further increased.
[0048]
FIG. 4 is a sectional view showing a third embodiment of the present invention. In FIG. 4, the same or similar portions as those in FIG. 1 are denoted by the same reference numerals, and the duplicate description will be omitted.
[0049]
In the third embodiment, as shown in FIG. 4, the electrode pads 4 are not concentric circles in the via holes 5 and the strength is further increased because the entire portion where the insulation can be ensured is avoided by avoiding the surface layer pattern. Can be.
[0050]
That is, application in a filled via structure as shown in FIG. 4 is also effective. By applying the via hole bottom reinforcing pad to the filled via structure, the via hole 5 is filled with the electrode pad 4 to be a filled via 12, so that the diameter of the via hole can be reduced. The miniaturization of the via hole enables a higher density of the printed circuit board. Further, when the filled via 12 is manufactured by plating or the like, the plating time is reduced, and the productivity is improved.
[0051]
FIG. 5 is a sectional view showing a fourth embodiment of the present invention. In FIG. 5, the same or similar portions as those in FIGS. 1 and 4 are denoted by the same reference numerals, and the description thereof will not be repeated.
[0052]
FIG. 5 shows a stacked filled via structure in which a second interlayer insulating film 20 is provided on the lower wiring pattern 16 including the connection pad 6, and a circuit pattern 26 of an intermediate layer is formed thereon.
[0053]
A second via hole 25 is formed in the second interlayer insulating film 20 below the filled via 12 of the upper circuit pattern 14 and above the 16 connection pads 6 of the lower circuit pattern, and the second via hole 25 is The filled via 13 is formed by charging with the electrode / connection pad 24 of the circuit pattern 26 of the layer, and the second via hole bottom reinforcing pad 17 having a larger area than the second via hole 25 is formed under the filled via 13. .
[0054]
As a result, the connection pads 6 of the lower circuit pattern 16 and the solder bumps 3 located directly above the connection pads 6 are connected via the second via hole bottom reinforcing pad 17, the filled via 13, the via hole bottom reinforcing pad 7, and the filled via 12. The structure is electrically and mechanically connected.
[0055]
As described above, even in the multilayer wiring structure, via hole bottom reinforcing pads are provided under a plurality of via holes, respectively. Therefore, even if the printed wiring board of the multilayer wiring is warped, it is possible to prevent disconnection or cracking under each via hole. Can be.
[0056]
Although the above embodiment has been described using the via-on-pad structure, the reliability can be improved by providing the via-hole bottom reinforcing pad of the present invention in a via structure other than the via-on-pad structure.
[0057]
Further, in the above embodiment, the case where the solder bump is connected to the upper electrode pad located on the outer side and the via hole bottom reinforcing pad is provided in the via structure below this electrode pad has been described, but it is not located on the outer side. By providing the via hole bottom reinforcing pad of the present invention in the via structure connecting the circuit patterns of the inner layers stacked on each other, the reliability can be improved.
[0058]
Further, in the embodiments, the structure using the build-up substrate has been described, but a substrate having a structure in which the layers are collectively stacked is also effective. That is, the reliability can be improved by forming a similar via hole bottom reinforcing pad on the conductor layer (circuit pattern) before performing the batch lamination.
[0059]
【The invention's effect】
As described above, according to the present invention, with the via hole bottom reinforcing pad, a sufficient connection strength can be ensured even if a via-on-pad structure is adopted as the substrate becomes denser and thinner.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a first embodiment of the present invention.
FIG. 2 is a perspective view showing the first embodiment of the present invention.
FIG. 3 is a sectional view showing a second embodiment of the present invention.
FIG. 4 is a sectional view showing a third embodiment of the present invention.
FIG. 5 is a sectional view showing a fourth embodiment of the present invention.
FIG. 6 is a cross-sectional view showing a conventional technique.
FIG. 7 is a sectional view showing another conventional technique.
FIG. 8 is a perspective view showing another conventional technique.
FIG. 9 is a cross-sectional view showing a problem of another related art.
FIG. 10 is a cross-sectional view showing another problem of another conventional technique.
[Explanation of symbols]
1 CSP
2 electrode 3 solder bump 4 electrode pad 5 via hole 6 connection pad 7 via hole bottom reinforcing pad 9 protective film 10 interlayer insulating film 11 core substrate 12 fill via 13 fill via 14 upper circuit pattern 16 lower circuit pattern 31 crack 32 break 20 second Interlayer insulating film 26 Intermediate layer circuit pattern 25 Second via hole 24 Electrode / connection pad

Claims

下層の回路パターンと上層の回路パターンとを層間絶縁膜に形成されたビアホールを通して接続を行うビア構造を具備するプリント基板において、前記下層の回路パターンの接続パッド上に前記ビアホール底径よりも大きい範囲で金属材料その他の導電性の材料によってビアホール底補強パッドを設け、これにより補強されたビア構造にしたことを特徴とするプリント基板。In a printed circuit board having a via structure for connecting a lower circuit pattern and an upper circuit pattern through a via hole formed in an interlayer insulating film, a range larger than the via hole bottom diameter on a connection pad of the lower circuit pattern A printed circuit board characterized in that a via hole bottom reinforcing pad is provided by a metal material or another conductive material to form a via structure reinforced thereby.

前記ビアホール底補強パッドは前記下層の回路パターンの接続パッドよりも小さい面積で形成されていることを特徴とする請求項１記載のプリント基板。2. The printed circuit board according to claim 1, wherein the via hole bottom reinforcing pad is formed in an area smaller than a connection pad of the lower circuit pattern.

前記ビアホール底補強パッドの断面形状は長方形状であることを特徴とする請求項１記載のプリント基板。2. The printed circuit board according to claim 1, wherein the cross-sectional shape of the via hole bottom reinforcing pad is rectangular.

前記ビアホール底補強パッドの断面形状は台形形状であることを特徴とする請求項１記載のプリント基板。2. The printed circuit board according to claim 1, wherein the via hole bottom reinforcing pad has a trapezoidal cross section.

前記上層の回路パターの電極パッドが前記ビアホールの内部に形成され、半田バンプの下部部分が前記電極パッドを介して前記ビアホール内に入り込んでいることを特徴とする請求項１記載のプリント基板。2. The printed circuit board according to claim 1, wherein an electrode pad of the upper circuit pattern is formed inside the via hole, and a lower portion of the solder bump enters the via hole via the electrode pad.

前記上層の回路パターの電極パッドが前記ビアホールの内部を充填して形成されていることを特徴とする請求項１記載のプリント基板。2. The printed circuit board according to claim 1, wherein an electrode pad of the upper circuit pattern is formed by filling the inside of the via hole.

前記上層の回路パターンは一層であることを特徴とする請求項１記載のプリント基板。The printed circuit board according to claim 1, wherein the circuit pattern in the upper layer is a single layer.

前記上層の回路パターンは多層であり、それぞれの層に対応して前記ビア構造を有することを特徴とする請求項１記載のプリント基板。
ことができる。2. The printed circuit board according to claim 1, wherein the upper circuit pattern is a multilayer, and has the via structure corresponding to each layer.
be able to.

前記ビアホールの真上に半田バンプが形成されたビアオンパッドの構造になっていることを特徴とする請求項１乃至請求項８のいずれかに記載のプリント基板。9. The printed circuit board according to claim 1, wherein the printed circuit board has a via-on-pad structure in which a solder bump is formed immediately above the via hole.