JP2004214717A - Flip flop - Google Patents

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JP2004214717A
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Hiroshi Yanagiuchi
弘 柳内
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a flip-flop capable of realizing a high speed operation and reducing the power consumption independently of a circuit design method. <P>SOLUTION: In a sense amplifier D flip-flop 10, since an NMOS transistor NT 111 connected between a first output node H111 and a first intermediate node F111 and an NMOS transistor NT 115 connected between a second output node H112 and a third intermediate node F112 are cut off when the first output node H111 and the second output node H112 are pre-charged, electric charges are charged only to the first output node H111 and the second output node H112. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、フリップフロップに係り、特に、センスアンプを用いたフリップフロップの改良に関するものである。
【０００２】
【従来の技術】
最近のＬＳＩはＧＨｚレベルの高速動作や低消費電力動作、またはその両方が要求される。それらＬＳＩにおいて、フリップフロップ回路は、スキャン(scan)モードのためだけでなく、高速化のためのパイプライン制御にも広く用いられている。
そして、フリップフロップはＬＳＩの動作周波数、消費電力を決定する重要な要素の一つとなっている。
【０００３】
ところが、高速動作においては、フリップフロップ回路で消費される時間、具体的にはセットアップタイム(set up time) とバリッドディレイ(valid delay)の１クロックサイクルに対する割合が非常に大きく、高速化への大きな障害となっている。また、低消費電力動作においては、フリップフロップ回路はシステムクロック等のクロック信号（同期信号）で動作し、クロック信号系での消費電力はＬＳＩ全体の消費電力に対して割合が非常に大きく、低消費化への障害となっている。
【０００４】
そこで、現在に至るまでフリップフロップを高速化し、低消費電力化する様々な手法が提案され続けてきた。
この高速動作フリップフロップとして、近年になって発表されたＤ型フリップフロップに”Ｓｅｎｓｅ Ａｍｐｌｉｆｉｅｒ‐Ｂａｓｅｄ Ｆｌｉｐ‐ｆｌｏｐ”（たとえば、非特許文献１）。
以下、このＤ型フリップフロップを「センスアンプ式Ｄ型フリップフロップ（ＳＡＦＦ）」と呼ぶ。
【０００５】
このセンスアンプ式Ｄ型フリップフロップでは、第１段ラッチ（マスタ側ラッチ）にインバータループを応用した差動センスアンプを搭載し、第２段ラッチ（スレイブ側ラッチ）にはＲＳラッチを搭載し、これを組み合わせてＤ型フリップフロップを実現している。
【０００６】
図４５は、従来のセンスアンプ式Ｄ型フリップフロップの一構成例を示す回路図である。
このセンスアンプ式Ｄ型フリップフロップ１は、図４５に示すように、第１段ラッチ（マスタ側ラッチ）２と第２段ラッチ（スレイブ側ラッチ）３とが縦続接続されて構成されている。
【０００７】
第１段ラッチ２は、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ２１〜ＰＴ２４、およびｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ２１〜ＮＴ２６、を有している。
【０００８】
ＰＭＯＳトランジスタＰＴ２１〜ＰＴ２４のソースが電源電圧ＶDDの供給ラインに接続されている。
ＰＭＯＳトランジスタＰＴ２１，ＰＴ２２のドレインがＮＭＯＳトランジスタＮＴ２１のドレインに接続され、その接続点により出力ノードＨ１が構成されている。そして、出力ノードＨ１がＰＭＯＳトランジスタＰＴ２３のゲートおよびＮＭＯＳトランジスタＮＴ２２のゲートに接続されている。
ＰＭＯＳトランジスタＰＴ２３，ＰＴ２４のドレインがＮＭＯＳトランジスタＮＴ２２のドレインに接続され、その接続点により出力ノードＨ２が構成されている。そして、出力ノードＨ２がＰＭＯＳトランジスタＰＴ２２のゲートおよびＮＭＯＳトランジスタＮＴ２１のゲートに接続されている。
そして、ＰＭＯＳトランジスタＰＴ２１およびＰＴ２４のゲートがクロック信号（同期信号）ＣＫの入力ラインに接続されている。
【０００９】
ＮＭＯＳトランジスタＮＴ２１のソースはＮＭＯＳトランジスタＮＴ２３のドレインに接続され、その接続点により中間ノードＦ１が構成されている。ＮＭＯＳトランジスタＮＴ２２のソースはＮＭＯＳトランジスタＮＴ２４のドレインに接続され、その接続点により中間ノードＦ２が構成されている。
ＮＭＯＳトランジスタＮＴ２３およびＮＭＯＳトランジスタＮＴ２４のソース同士が接続され、その接続点により中間ノードＧ１が構成されている。この中間ノードＧ１がＮＭＯＳトランジスタＮＴ２５のドレインに接続され、ＮＭＯＳトランジスタＮＴ２５のソースが接地電位ＧＮＤに接続されている。
そして、ノードＦ１とＦ２にＮＭＯＳトランジスタＮＴ２６のソース、ドレインがそれぞれ接続されている。
ＮＭＯＳトランジスタＮＴ２３のゲートはデータ入力信号Ｄの供給ラインに接続され、ＮＭＯＳトランジスタＮＴ２４のゲートはデータ入力信号Ｄの反転信号Ｄｂの供給ラインに接続されている。ＮＭＯＳトランジスタＮＴ２５のゲートはクロック信号ＣＫの供給ラインに接続され、ＮＭＯＳトランジスタＮＴ２６のゲートは電源電圧ＶDDの供給ラインに接続されている。
【００１０】
また、第２段ラッチ３は、２入力ＮＡＮＤゲートＮＡ３１，ＮＡ３２により構成されている。
ＮＡＮＤゲートＮＡ３１の第１入力端子が第１段ラッチ２の出力ノードＨ１に接続され、第２入力端子がＮＡＮＤゲートＮＡ３２の出力端子に接続されている。
ＮＡＮＤゲートＮＡ３２の第１入力端子が第１段ラッチ２のノードＨ２に接続され、第２入力端子がＮＡＭＤゲートＮＡ３１の出力端子に接続されている。
そして、第２段ラッチ３は、ＮＡＮＤゲートＮＡ３１からデータＱを出力し、ＮＡＮＤゲートＮＡ３２から反転データＱｂを出力する。
【００１１】
次に、従来のセンスアンプ式Ｄ型フリップフロップ１の動作について、図４６のタイミングチャートに関連付けて説明する。
【００１２】
このフリップフロップ１は、クロック信号ＣＫの立ち上がりエッジに同期してデータ入力信号Ｄの値を取り込み、データＱおよび反転データＱｂを出力する。その値はクロック信号ＣＫの１周期間保持される。
【００１３】
クロック信号ＣＫがローレベル（論理０レベル）の期間において、ＰＭＯＳトランジスタＰＴ２１，ＰＴ２４がオンになり、ＮＭＯＳトランジスタＮＴ２５はカットオフになる。
【００１４】
クロック信号ＣＫがローレベルの期間においては、ＰＭＯＳトランジスタＰＴ２１，ＰＴ２４は等価的に抵抗として振る舞い、これらを通してノードＨ１、Ｈ２は、図４６（Ａ），（Ｃ），（Ｅ）に示すように、完全な論理１の電位（ハイレベル）にプリチャージされる。
そして、ＰＭＯＳトランジスタＰＴ２２，ＰＴ２３は、カットオフになる。ＮＭＯＳトランジスタＮＴ２１，ＮＴ２２はゲート端子とドレイン端子が同電位になるため等価的にダイオードとして振る舞う。
したがって、電源電圧をＶDD〔Ｖ〕、ＮＭＯＳトランジスタのしきい値をＶｔｎとすれば、このときのノードＦ１，Ｆ２の電位は、図４６（Ｄ）および（Ｆ）に示すように、（ＶDD−Ｖｔｎ）〔Ｖ〕になると見積もることができる。すなわち、出力ノードＨ１，Ｈ２側から中間ノードＦ１，Ｆ２に対して電荷が流れる。
【００１５】
上述したように、クロック信号ＣＫがローレベルのときは、第１段ラッチ２の出力ノードＨ１、Ｈ２は共に論理１のハイレベルであり、これは第２段ラッチ３のＮＡＮＤ‐ＲＳラッチを保持モードとして動作させる。
【００１６】
クロック信号ＣＫがハイレベルになると、ＰＭＯＳトランジスタＰＴ２１，ＰＴ２４がカットオフになり、ＮＭＯＳトランジスタＮＴ２５がオンになり、センスアンプが作動する。
データ入力信号Ｄとその反転信号Ｄｄの状態によって、ＮＭＯＳトランジスタＮＴ２３およびＮＭＯＳトランジスタＮＴ２４のいずれか一つのがカットオフになっている。
したがって、中間ノードＦ１、Ｆ２が接地に対して持つそれぞれの導通抵抗に差が生じる。
【００１７】
たとえば、ＮＭＯＳトランジスタＮＴ２４がカットオフしていると仮定すると、中間ノードＦ１が接地に対して持つ導通抵抗はＮＭＯＳトランジスタＮＴ２３とＮＭＯＳトランジスタＮＴ２５の抵抗値の和であるのに対し、中間ノードＦ２の場合には、ＮＭＯＳトランジスタＮＴ２６とＮＭＯＳトランジスタＮＴ２３とＮＭＯＳトランジスタＮＴ２５の抵抗値の和になる。
このような導通抵抗の差は、出力ノードＨ１，Ｈ２上の電荷の放電速度に現れる。先の例では、ノードＦ１が接地に対して持つ導通抵抗の方が小さいため、ノードＨ１の電荷がより素早く放電される。このとき、ノードＨ２上の電荷も放電される。
しかし、出力ノードＨ１の電位が下がることによってＰＭＯＳトランジスタＰＴ２３がオン、ＮＭＯＳトランジスタＮＴ２２がカットオフになり、下がりかけたノードＨ２の電位は上昇し、再び完全な論理１の電位を得る。
【００１８】
このようにして、ＰＭＯＳトランジスタＰＴ２２，ＰＴ２３、およびＮＭＯＳトランジスタＮＴ２１，ＮＴ２２から構成されるインバータループに定常状態が確立される。
この後、データ入力信号Ｄおよびその反転信号Ｄｄが変化して、カットオフになるトランジスタがＮＭＯＳトランジスタＮＴ２４からＮＭＯＳトランジスタＮＴ２３に変化したとしても、この定常状態は壊されることがない。
なぜなら、ＮＭＯＳトランジスタＮＴ２３、ＮＴ２４のいずれか一つは常にオンになっていて、ＮＭＯＳトランジスタＮＴ２６を介することによって、中間ノードＦ１，Ｆ２の双方が常に接地へ至る経路を持つが故に、インバータループは常に接地に接続されるからである。
【００１９】
このようにして、図４６（Ａ），（Ｃ），（Ｅ）に示すように、クロック信号がハイレベルの期間において第１段ラッチ２の出力ノードＨ、Ｈ２のどちらか一つが論理０になる。
これを受けて、第２段ラッチ３のＲＳラッチは、セットあるいはリセットされ、入力データに応じた値が出力Ｑ，Ｑｄに現れる。
【００２０】
【非特許文献１】
Ｊ．Ｍｏｎｔａｎａｒｏ，ｅｔ ａｌ．，”Ａ １６０ＭＨｚ ３２ｂ ０．５Ｗ ＣＭＯＳ ＲｌＳＣ Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ，”ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，ｐｐ．２１４−２１５，Ｆｅｂ．，１９９６．
【００２１】
【発明が解決しようとする課題】
ところが、前述のセンスアンプ式Ｄ型フリップフロップ１は、データパス回路のような相補入力、相補出力の回路構成において最大限の利点が活かせるが、ＡＳＩＣのようなランダムロジック回路には適さない。
回路手法全てを考慮した場合、前述のセンスアンプ式Ｄ型フリップフロップ１には次のような課題がある。
【００２２】
第１に入力で、データ入力信号Ｄまたはその反転信号Ｄｂの片方のみの信号入力とすれば、センスアンプ式Ｄ型フリップフロップ１は、高速動作可能な最大の要因であるセットアップタイムが短いという利点が損なわれる。
【００２３】
次に出力で、図４５において、出力ＱおよびＱｂは互いのＮＡＮＤゲートＮＡ３１，ＮＡ３２の入力と接続されているが、出力信号配線がクロストーク等の影響を受けた場合、値が変化しそのまま保持されてしまう恐れがある。
これを解消するためには、図４７に示すように、ＮＡＮＤゲートＮＡ３１，ＮＡ３２の出力側にインバータＩＮＶ３１，ＩＮＶ３２を設けることが考えられるが、単にインバータを設けただけでは、バリッドディレイが長くなる。
【００２４】
最後に、第１段ラッチ２の各ノードにおける電荷の充放電である。図４５の各ノードＨ１，Ｈ２，Ｆ１，Ｆ２，Ｇ１においては、データ入力信号Ｄおよびその反転信号Ｄｂの論理レベルの変化に関係なく、毎クロック電荷の充電が行われる。
たとえば、データ入力信号Ｄがハイレベルの場合は、Ｈ１，Ｆ１，Ｆ２，Ｇ１の各ノードの電荷が放電され、反転信号Ｆｂがハイレベルの場合は、Ｈ２，Ｆ１，Ｆ２，Ｇ１の各ノードの電荷が放電される。
電荷の充電時間がセットアップタイムを、放電時間がバリッドディレイを左右する要因のひとつであるし、クロック信号による消費電力増加の要因のひとつでもある。
以上の理由から、前述したセンスアンプ式Ｄ型フリップフロップ１は回路設計手法に依存し、高速動作の利点を失う。
【００２５】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、回路設計手法に依存することなく、高速動作を実現でき、消費電力の削減を図れるフリップフロップを提供することにある。
【００２６】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の観点は、第１段ラッチと、上記第１段ラッチのラッチデータをラッチする第２段ラッチとを含むフリップフロップであって、前記第１段ラッチは、第１の出力ノードと、第２の出力ノードと、上記第１の出力ノードと基準電位間の第１の信号経路に当該基準電位に向かって順に形成される第１および第２の中間ノードと、上記第２の出力ノードと上記基準電位間の第２の信号経路に当該基準電位に向かって順に形成される第３および第４の中間ノードと、同期信号が第１の電位レベルのときに上記第１の出力ノードおよび上記第２の出力ノードを第２の電位レベルに設定するプリ設定手段と、上記第２の出力ノードが第１の電位レベルのときに導通して上記第１の出力ノードを第２の電位源に接続し、第２の電位レベルのときに非導通状態に保持される第１のスイッチング手段と、上記第１の出力ノードが第１の電位レベルのときに導通して上記第２の出力ノードを第２の電位源に接続し、第２の電位レベルのときに非導通状態に保持される第２のスイッチング手段と、上記同期信号が第１の電位レベルのときに非導通状態に保持され、第２の電位レベルのときに導通する第３および第４のスイッチング手段と、データ入力信号が第１の電位レベルのときに非導通状態に保持され、第２の電位レベルのときに導通する第５のスイッチング手段と、上記データ入力信号の反転信号が第１の電位レベルのときに非導通状態に保持され、第２の電位レベルのときに導通する第６のスイッチング手段と、上記第１の出力ノードが第１の電位レベルのときに非導通状態に保持され、第２の電位レベルのときに導通する第７のスイッチング手段と、上記第２の出力ノードが第１の電位レベルのときに非導通状態に保持され、第２の電位レベルのときに導通する第７のスイッチング手段と、を有し、上記第３、第５、および第７のスイッチング手段は、上記第１の信号経路に直列に接続され、少なくとも上記第３のスイッチング手段は、上記第１の出力ノードと上記第１の中間ノードとの間、または上記第１の中間ノードと上記第２の中間ノードとの間に接続され、上記第４、第６、および第８のスイッチング手段は、上記第２の信号経路に直列に接続され、少なくとも上記第４のスイッチング手段は、上記第２の出力ノードと上記第３の中間ノードとの間、または上記第３の中間ノードと上記第４の中間ノードとの間に接続されている。
【００２７】
本発明では、上記第３のスイッチング手段が上記第１の出力ノードと上記第１の中間ノードとの間に接続され、上記第５のスイッチング手段が上記第１の中間ノードと上記第２の中間ノードとの間に接続、上記第７のスイッチング手段が上記第２の中間ノードと上記基準電位との間に接続され、上記第４のスイッチング手段が上記第２の出力ノードと上記第３の中間ノードとの間に接続され、上記第６のスイッチング手段が上記第３の中間ノードと上記第４の中間ノードとの間に接続、上記第８のスイッチング手段が上記第４の中間ノードと上記基準電位との間に接続され、上記第１段ラッチは、さらに、上記第２の出力ノードが第２の電位レベルのときに導通して上記第１の中間ノードを上記基準電位に接続し、第１の電位レベルのときに非導通状態に保持される第９のスイッチング手段と、上記第１の出力ノードが第２の電位レベルのときに導通して上記第３の中間ノードを上記基準電位に接続し、第１の電位レベルのときに非導通状態に保持される第１０のスイッチング手段と、を有する。
【００２８】
また、本発明では、上記第３のスイッチング手段が上記第１の出力ノードと上記第１の中間ノードとの間に接続され、上記第７のスイッチング手段が上記第１の中間ノードと上記第２の中間ノードとの間に接続、上記第５のスイッチング手段が上記第２の中間ノードと上記基準電位との間に接続され、上記第４のスイッチング手段が上記第２の出力ノードと上記第３の中間ノードとの間に接続され、上記第８のスイッチング手段が上記第３の中間ノードと上記第４の中間ノードとの間に接続、上記第６のスイッチング手段が上記第４の中間ノードと上記基準電位との間に接続され、上記第１段ラッチは、さらに、上記第２の出力ノードが第２の電位レベルのときに導通して上記第２の中間ノードを上記基準電位に接続し、第１の電位レベルのときに非導通状態に保持される第９のスイッチング手段と、上記第１の出力ノードが第２の電位レベルのときに導通して上記第４の中間ノードを上記基準電位に接続し、第１の電位レベルのときに非導通状態に保持される第１０のスイッチング手段と、を有する。
【００２９】
また、本発明では、上記第３のスイッチング手段が上記第１の出力ノードと上記第１の中間ノードとの間に接続され、上記第７のスイッチング手段が上記第１の中間ノードと上記第２の中間ノードとの間に接続、上記第５のスイッチング手段が上記第２の中間ノードと上記基準電位との間に接続され、上記第４のスイッチング手段が上記第２の出力ノードと上記第３の中間ノードとの間に接続され、上記第８のスイッチング手段が上記第３の中間ノードと上記第４の中間ノードとの間に接続、上記第６のスイッチング手段が上記第４の中間ノードと上記基準電位との間に接続され、上記第１段ラッチは、さらに、上記第２の出力ノードが第２の電位レベルのときに導通して上記第１の中間ノードを上記基準電位に接続し、第１の電位レベルのときに非導通状態に保持される第９のスイッチング手段と、上記第１の出力ノードが第２の電位レベルのときに導通して上記第３の中間ノードを上記基準電位に接続し、第１の電位レベルのときに非導通状態に保持される第１０のスイッチング手段と、を有する。
【００３０】
また、本発明では、上記第３のスイッチング手段が上記第１の出力ノードと上記第１の中間ノードとの間に接続され、上記第７のスイッチング手段が上記第１の中間ノードと上記第２の中間ノードとの間に接続、上記第５のスイッチング手段が上記第２の中間ノードと上記基準電位との間に接続され、上記第４のスイッチング手段が上記第２の出力ノードと上記第３の中間ノードとの間に接続され、上記第８のスイッチング手段が上記第３の中間ノードと上記第４の中間ノードとの間に接続、上記第６のスイッチング手段が上記第４の中間ノードと上記基準電位との間に接続され、上記第１段ラッチは、さらに、上記第２の出力ノードが第２の電位レベルのときに導通して上記第２の中間ノードと上記第４の中間ノードとを接続し、第１の電位レベルのときに非導通状態に保持される第９のスイッチング手段と、上記第１の出力ノードが第２の電位レベルのときに導通して上記第２の中間ノードと上記第４の中間ノードとを接続し、第１の電位レベルのときに非導通状態に保持される第１０のスイッチング手段と、を有する。
【００３１】
また、本発明では、上記第３のスイッチング手段が上記第１の出力ノードと上記第１の中間ノードとの間に接続され、上記第７のスイッチング手段が上記第１の中間ノードと上記第２の中間ノードとの間に接続、上記第５のスイッチング手段が上記第２の中間ノードと上記基準電位との間に接続され、上記第４のスイッチング手段が上記第２の出力ノードと上記第３の中間ノードとの間に接続され、上記第８のスイッチング手段が上記第３の中間ノードと上記第４の中間ノードとの間に接続、上記第６のスイッチング手段が上記第４の中間ノードと上記基準電位との間に接続され、上記第１段ラッチは、さらに、抵抗成分を含み、上記第２の中間ノードと上記第４の中間ノードとを接続する接続手段を、有する。
【００３２】
また、本発明では、上記第５のスイッチング手段が上記第１の出力ノードと上記第１の中間ノードとの間に接続され、上記第３のスイッチング手段が上記第１の中間ノードと上記第２の中間ノードとの間に接続、上記第７のスイッチング手段が上記第２の中間ノードと上記基準電位との間に接続され、上記第６のスイッチング手段が上記第２の出力ノードと上記第３の中間ノードとの間に接続され、上記第４のスイッチング手段が上記第３の中間ノードと上記第４の中間ノードとの間に接続、上記第８のスイッチング手段が上記第４の中間ノードと上記基準電位との間に接続され、上記第１段ラッチは、さらに、上記第２の出力ノードが第２の電位レベルのときに導通して上記第１の出力ノードと上記第１の中間ノードとを接続し、第１の電位レベルのときに非導通状態に保持される第９のスイッチング手段と、上記第１の出力ノードが第２の電位レベルのときに導通して上記第２の出力ノードと上記第３の中間ノードとを接続し、第１の電位レベルのときに非導通状態に保持される第１０のスイッチング手段と、を有する。
【００３３】
また、本発明では、上記第５のスイッチング手段が上記第１の出力ノードと上記第１の中間ノードとの間に接続され、上記第３のスイッチング手段が上記第１の中間ノードと上記第２の中間ノードとの間に接続、上記第７のスイッチング手段が上記第２の中間ノードと上記基準電位との間に接続され、上記第６のスイッチング手段が上記第２の出力ノードと上記第３の中間ノードとの間に接続され、上記第４のスイッチング手段が上記第３の中間ノードと上記第４の中間ノードとの間に接続、上記第８のスイッチング手段が上記第４の中間ノードと上記基準電位との間に接続され、上記第１段ラッチは、さらに、抵抗成分を含み、上記第２の中間ノードと上記第４の中間ノードとを接続する接続手段を、有する。
【００３４】
好適には、上記第２段ラッチは、上記第１段ラッチによるラッチすべきデータ信号をラッチ処理に並行して出力する回路を含む。
【００３５】
好適には、上記第２段ラッチは、第１段ラッチの出力信号レベルが変化し、当該第２段ラッチに相反する信号が保持されている場合、上記第１段ラッチの出力信号変化と同時に、当該第２段ラッチに保持されている相反信号を無効化し、最終出力信号に伝達する回路を含む。
【００３６】
本発明の第２の観点は、第１段ラッチと、上記第１段ラッチのラッチデータをラッチする第２段ラッチとを含むフリップフロップであって、前記第１段ラッチは、第１の出力ノードと、第２の出力ノードと、第１の中間ノードと、第２の中間ノードと、第３の中間ノードと、同期信号が第１の電位レベルのときに上記第１の出力ノードおよび上記第２の出力ノードを第２の電位レベルに設定するプリ設定手段と、上記第２の出力ノードが第１の電位レベルのときに導通して上記第１の出力ノードを第２の電位源に接続し、第２の電位レベルのときに非導通状態に保持される第１のスイッチング手段と、上記第１の出力ノードが第１の電位レベルのときに導通して上記第２の出力ノードを第２の電位源に接続し、第２の電位レベルのときに非導通状態に保持される第２のスイッチング手段と、上記第１の出力ノードと上記第１の中間ノードとの間に接続され、上記第２の出力ノードが第１の電位レベルのときに非導通状態に保持され、第２の電位レベルのときに導通する第３のスイッチング手段と、上記第２の出力ノードと上記第２の中間ノードとの間に接続され、上記第１の出力ノードが第１の電位レベルのときに非導通状態に保持され、第２の電位レベルのときに導通する第４のスイッチング手段と、上記第１の中間ノードと上記第３の中間ノードとの間に接続され、データ入力信号が第１の電位レベルのときに非導通状態に保持され、第２の電位レベルのときに導通する第５のスイッチング手段と、上記第２の中間ノードと上記第３の中間ノードとの間に接続され、データ入力信号の反転信号が第１の電位レベルのときに非導通状態に保持され、第２の電位レベルのときに導通する第６のスイッチング手段と、上記第３の中間ノードと基準電位との間に接続され、上記同期信号が第１の電位レベルのときに非導通状態に保持され、第２の電位レベルのときに導通する第７のスイッチング手段と、抵抗成分を含み、上記第１の中間ノードと上記第２の中間ノードを接続する接続手段と、を有し、上記第２段ラッチは、上記第１段ラッチによるラッチすべきデータ信号をラッチ処理に並行して出力する回路を含む。
【００３７】
好適には、上記第２段ラッチは、第１段ラッチの出力信号レベルが変化し、当該第２段ラッチに相反する信号が保持されている場合、上記第１段ラッチの出力信号変化と同時に、当該第２段ラッチに保持されている相反信号を無効化し、最終出力信号に伝達する回路を含む。
【００３８】
本発明によれば、たとえば同期信号が第１の電位レベルの期間において、第３および第４のスイッチング手段は非導通状態となる。
そして、同期信号が第１の電位レベルの期間においては、第１および第２の出力ノードが論理１の第２の電位レベルにプリチャージされる。
このとき、第３および第４のスイッチング手段は非導通状態となっていることから、第１の中間および第３の中間には電荷の充電は行われない。
一方、第１および第２のスイッチング素子を除く他のスイッチング素子スイッチング素子は。第１の出力ノードおよび第２の出力ノードがハイレベルのプリチャージされたことに伴い導通する。
その結果、データ入力信号Ｄ、反転信号Ｄｂの状態に関係なく、第１および第２の中間ノードは各対応するスイッチング素子を通して電荷が放電されて第１の電位レベルとなる。
したがって、同期信号が第１の電位レベルの期間においては、電荷の充電は、第１の出力ノードおよび第２の出力ノードに対してのみ行われる。
次に、同期信号がハイレベルになると、プリ設定手段によるプリチャージが停止され、第３および第４のスイッチング手段は導通状態となる。
ここで、たとえばデータ入力信号Ｄが第２の電位レベルで第５のスイッチング素子に、その反転信号Ｄｂが第１の電位レベルで第６のスイッチング素子に供給されると、第５のスイッチング素子が導通する。このとき、第６のスイッチング素子は非導通状態のままである。
その結果、第１の信号経路は第１の出力ノードから接地電位ＧＮＤまで電気的に接続される。したがって、第１の出力ノードに充電された電荷は、各スイッチング素子を通して放電される。これにより、第１の出力ノードは第１の電位レベルとなり、第２段ラッチから所定レベルのデータが出力される。
【００３９】
【発明の実施の形態】
第１実施形態
図１は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第１の実施形態を示す回路図である。
【００４０】
このセンスアンプ式Ｄ型フリップフロップ１０は、図１に示すように、第１段ラッチ（マスタ側ラッチ）１１と第２段ラッチ（スレイブ側ラッチ）１２とが第１の出力ノードＨ１１１および第２の出力ノードＨ１１２を介して縦続接続されて構成されている。
なお、以下の説明では、第１の電位を接地電位（０Ｖ）レベル、第２の電位を電源電圧ＶDDレベルとする。
【００４１】
第１段ラッチ１１は、ＰＭＯＳトランジスタＰＴ１１１〜ＰＴ１１４、ＮＭＯＳトランジスタＮＴ１１１〜ＮＴ１１８、第１の出力ノードＨ１１１、第２の出力ノードＨ１１２、第１の中間ノードＦ１１１、第２の中間ノードＧ１１１、第３の中間ノードＦ１１２、および第４の中間ノードＧ１１２を有している。
【００４２】
これらの構成要素のうち、ＰＭＯＳトランジスタＰＴ１１２により第１のスイッチング素子が構成され、ＰＭＯＳトランジスタＰＴ１１３により第２のスイッチング素子が構成され、ＮＭＯＳトランジスタＮＴ１１１により第３のスイッチング素子が構成され、ＮＭＯＳトランジスタＮＴ１１５により第４のスイッチング素子が構成され、ＮＭＯＳトランジスタＮＴ１１２により第５のスイッチング素子が構成され、ＮＭＯＳトランジスタＮＴ１１６により第６のスイッチング素子が構成され、ＮＭＯＳトランジスタＮＴ１１３により第７のスイッチング素子が構成され、ＮＭＯＳトランジスタＮＴ１１７により第８のスイッチング素子が構成され、ＮＭＯＳトランジスタＮＴ１１４により第９のスイッチング素子が構成され、ＮＭＯＳトランジスタＮＴ１１８により第１０のスイッチング素子が構成されている。
また、ＰＭＯＳトランジスタＰＴ１１１，ＰＴ１１４によりプリ設定手段が構成されている。
【００４３】
ＰＭＯＳトランジスタＰＴ１１１〜ＰＴ１１４のソースが電源電圧ＶDDの供給ライン（第２の電位源）に接続されている。
ＰＭＯＳトランジスタＰＴ１１１，ＰＴ１１２のドレインがＮＭＯＳトランジスタＮＴ１１１のドレインに接続され、その接続点により第１の出力ノードＨ１１１が構成されている。そして、第１の出力ノードＨ１１１がＰＭＯＳトランジスタＰＴ１１３のゲートおよびＮＭＯＳトランジスタＮＴ１１７，１１８のゲートに接続されている。
ＰＭＯＳトランジスタＰＴ１１３，ＰＴ１１４のドレインがＮＭＯＳトランジスタＮＴ１１５のドレインに接続され、その接続点により第２の出力ノードＨ１１２が構成されている。そして、第２の出力ノードＨ１１２がＰＭＯＳトランジスタＰＴ１１２のゲートおよびＮＭＯＳトランジスタＮＴ１１３，ＮＴ１１４のゲートに接続されている。
そして、ＰＭＯＳトランジスタＰＴ１１１およびＰＴ１１４のゲート、並びに、ＮＭＯＳトランジスタＮＴ１１１，ＮＴ１１５のゲートが第１の電位レベル（接地レベル）および第２の電位レベル（電源電圧ＶDDレベル）をとるクロック信号（同期信号）ＣＫの入力ラインに接続されている。
【００４４】
ＮＭＯＳトランジスタＮＴ１１１のソースはＮＭＯＳトランジスタＮＴ１１２のドレインに接続され、その接続点により第１の中間ノードＦ１１１が構成されている。ＮＭＯＳトランジスタＮＴ１１２のソースはＮＭＯＳトランジスタＮＴ１１３のドレインに接続され、その接続点により第２の中間ノードＧ１１１が構成されている。ＮＭＯＳトランジスタＮＴ１１３ソースが接地電位（基準電位）ＧＮＤに接続されている。また、ＮＭＯＳトランジスタＮＴ１１４のドレインが第１の中間ノードＦ１１１に接続され、ソースが接地電位ＧＮＤに接地されている。
この第１の出力ノードＨ１１１から接地電位に至るＮＭＯＳトランジスタＮＴ１１１、第１の中間ノードＦ１１１、ＮＭＯＳトランジスタＮＴ１１２、第２の中間ノードＧ１１１、およびＮＭＯＳトランジスタＮＴ１１３により第１の信号経路ＳＰ１１１が形成されている。
そして、ＮＭＯＳトランジスタＮＴ１１２のゲートはデータ入力信号Ｄの供給ラインに接続されている。
【００４５】
ＮＭＯＳトランジスタＮＴ１１５のソースはＮＭＯＳトランジスタＮＴ１１６のドレインに接続され、その接続点により第３の中間ノードＦ１１２が構成されている。ＮＭＯＳトランジスタＮＴ１１６のソースはＮＭＯＳトランジスタＮＴ１１７のドレインに接続され、その接続点により第４の中間ノードＧ１１２が構成されている。ＮＭＯＳトランジスタＮＴ１１７ソースが接地電位ＧＮＤに接続されている。また、ＮＭＯＳトランジスタＮＴ１１８のドレインが第３の中間ノードＦ１１２に接続され、ソースが接地電位ＧＮＤに接地されている。
この第２の出力ノードＨ１１２から接地電位に至るＮＭＯＳトランジスタＮＴ１１５、第３の中間ノードＦ１１２、ＮＭＯＳトランジスタＮＴ１１６、第４の中間ノードＧ１１２、およびＮＭＯＳトランジスタＮＴ１１７により第２の信号経路ＳＰ１１２が形成されている。
そして、ＮＭＯＳトランジスタＮＴ１１６のゲートはデータ入力信号Ｄの反転信号Ｄｂの供給ラインに接続されている。
【００４６】
また、第２段ラッチ１２は、２入力ＮＡＮＤゲートＮＡ１２１，ＮＡ１２２により構成されている。
ＮＡＮＤゲートＮＡ１２１の第１入力端子が第１段ラッチ１１の第１の出力ノードＨ１１１に接続され、第２入力端子がＮＡＮＤゲートＮＡ１２２の出力端子に接続されている。
ＮＡＮＤゲートＮＡ１２２の第１入力端子が第１段ラッチ１１の第２の出力ノードＨ１１２に接続され、第２入力端子がＮＡＭＤゲートＮＡ１２１の出力端子に接続されている。
そして、第２段ラッチ１２は、ＮＡＮＤゲートＮＡ１２１からデータＱを出力し、ＮＡＮＤゲートＮＡ１２２から反転データＱｂを出力する。
【００４７】
次に、センスアンプ式Ｄ型フリップフロップ１０の動作について、図２のタイミングチャートに関連付けて説明する。以下の説明では、第１の電位レベル（接地電位）をローレベル、第２の電位レベル（電源電圧ＶDDレベル）ハイレベルとする。
【００４８】
このフリップフロップ１０は、クロック信号ＣＫの立ち上がりエッジに同期してデータ入力信号Ｄの値を取り込み、データＱ、反転データＱｂを出力する。
。その値はクロック信号ＣＫの１周期間保持される。
【００４９】
クロック信号ＣＫがローレベルの期間において、ＰＭＯＳトランジスタＰＴ１１１，ＰＴ１１４がオンになり、ＮＭＯＳトランジスタＮＴ１１１，ＮＴ１１５はカットオフになる。
【００５０】
クロック信号ＣＫがローレベルの期間においては、ＰＭＯＳトランジスタＰＴ１１１，ＰＴ１１４は等価的に抵抗として振る舞い、これらを通して第１の出力ノードＨ１１１および第２の出力ノードＨ１１２は、図２（Ａ），（Ｃ），（Ｆ）に示すように、完全な論理１の電位（ハイレベル）にプリチャージされる。
そして、ＰＭＯＳトランジスタＰＴ１１２，ＰＴ１１３は、カットオフになる。
このとき、ＮＭＯＳトランジスタＮＴ１１１，ＮＴ１１５はカットオフになっていることから、第１の中間ノードＦ１１１および第３の中間ノードＦ１１２には電荷の充電は行われない。
一方、ＮＭＯＳトランジスタＮＴ１１３，ＮＴ１１４，ＮＴ１１７、およびＮＴ１１８は、第１の出力ノードＨ１１１および第２の出力ノードＨ１１２がハイレベルにプリチャージされたことに伴いオンになる。
その結果、データ入力信号Ｄ、反転信号Ｄｂの状態に関係なく、第１の中間ノードＦ１１１はＮＭＯＳトランジスタＮＴ１１４を通して、第２の中間ノードＧ１１１はＮＭＯＳトランジスタＮＴ１１３を通して、第３の中間ノードＦ１１２はＮＭＯＳトランジスタＮＴ１１８を通して、第４の中間ノードＧ１１２はＮＭＯＳトランジスタＮＴ１１７を通して電荷が放電されてローレベルとなる。
したがって、クロック信号ＣＫがローレベルの期間においては、電荷の充電は、第１の出力ノードＨ１１１および第２の出力ノードＨ１１２に対してのみ行われる。
【００５１】
次に、クロック信号ＣＫがハイレベルになると、ＰＭＯＳトランジスタＰＴ１１１，ＰＴ１１４がオフになり、ＮＭＯＳトランジスタＮＴ１１１，ＮＴ１１５はオンになる。
したがって、電源電圧をＶDD〔Ｖ〕、ＮＭＯＳトランジスタのしきい値をＶｔｎとすれば、このときの第１の中間ノードＦ１１１，第２の中間ノードＦ１１２の電位は、図２（Ｄ）および（Ｇ）に示すように、（ＶDD−Ｖｔｎ）〔Ｖ〕になると見積もることができる。
ここで、データ入力信号ＤがハイレベルでＮＭＯＳトランジスタＮＴ１１２のゲートに、その反転信号ＤｂがローレベルでＮＭＯＳトランジスタＮＴ１１６のゲートに供給されると、ＮＭＯＳトランジスタＮＴ１１２がオンし、ＮＭＯＳトランジスタＮＴ１１６はオフになる。このとき、ＮＭＯＳトランジスタＮＴ１１３はオンのままである。
その結果、第１の信号経路ＳＰ１１１は第１の出力ノードＨ１１１から接地電位ＧＮＤまで電気的に接続される。したがって、第１の出力ノードＨ１１１に充電された電荷は、ＮＭＯＳトランジスタＮＴ１１１〜ＮＴ１１３およびＮＴ１１４を通して放電される。これにより、第１の出力ノードＨ１１１はローレベルとなり、図２（Ｂ），（Ｉ）に示すように、第２段ラッチ１２のＮＡＮＤゲートＮＡ１２１からハイレベルのデータＱが出力される。
【００５２】
一方、第２の出力ノードＨ１１２の電荷は、図２（Ｆ）に示すように、第１の出力ノードＨ１１１がハイレベルからローレベルに変化するごく僅かな時間放電される。
しかし、第１の出力ノードＨ１１１の電位が下がることによってＰＭＯＳトランジスタＰＴ１１３がオン、ＮＭＯＳトランジスタＮＴ１１８がカットオフになり、下がりかけた第２の出力ノードＨ１１２の電位は上昇し、再び完全な論理１の電位を得、ハイレベルを保持する。
【００５３】
データ入力信号Ｄがローレベルで、その反転信号Ｄｂがハイレベルの場合は、上述した動作と逆の動作が行われる。
【００５４】
すなわち、データ入力信号ＤがローレベルでＮＭＯＳトランジスタＮＴ１１２のゲートに、その反転信号ＤｂがハイレベルでＮＭＯＳトランジスタＮＴ１１６のゲートに供給されると、ＮＭＯＳトランジスタＮＴ１１２がオフし、ＮＭＯＳトランジスタＮＴ１１６はオンになる。このとき、ＮＭＯＳトランジスタＮＴ１１７はオンのままである。
その結果、第２の信号経路ＳＰ１１２は第２の出力ノードＨ１１２から接地電位ＧＮＤまで電気的に接続される。したがって、第２の出力ノードＨ１１２に充電された電荷は、ＮＭＯＳトランジスタＮＴ１１５〜ＮＴ１１７およびＮＴ１１８を通して放電される。これにより、第１の出力ノードＨ１１２はローレベルとなり、第２段ラッチ１２のＮＡＮＤゲートＮＡ１２２からハイレベルのデータＱｂが出力される。
【００５５】
一方、第１の出力ノードＨ１１１の電荷は、第２の出力ノードＨ１１２がハイレベルからローレベルに変化するごく僅かな時間放電される。
しかし、第２の出力ノードＨ１１２の電位が下がることによってＰＭＯＳトランジスタＰＴ１１２がオン、ＮＭＯＳトランジスタＮＴ１１４がカットオフになり、下がりかけた第１の出力ノードＨ１１１の電位は上昇し、再び完全な論理１の電位を得、ハイレベルを保持する。
【００５６】
以上述べたように、第１の出力ノードＨ１１１および第２の出力ノードＨ１１２のブリチャージ時には、第１の出力ノードＨ１１１と第１の中間ノードＦ１１１間に接続されたＮＭＯＳトランジスタＮＴ１１２、および、第１の出力ノードＨ１１２と第３の中間ノードＦ１１２間に接続されたＮＭＯＳトランジスタＮＴ１１６がカットオフすることから、電荷の充電は、第１の出力ノードＨ１１１および第２の出力ノードＨ１１２に対してのみ行われる。
以上より、充電される電荷は従来回路より少なく、放電に寄与するトランジスタは従来回路より多いため、従来回路よりも高速動作が可能である。
【００５７】
すなわち、本第１の実施形態によれば、従来のセンスアンプ式Ｄ型フリップフロップに対し、第１段ラッチ１１にて充電される電荷量を少なくし充電時間を短縮することができセットアップタイムを短縮することができる。また、第１段ラッチ１１にて充電された電荷を素早く放電させることができることから、第１段ラッチ１１の出力信号を短時間で確定させることができ、バリッドディレイを短縮することが可能である。
その結果、回路設計手法に依存することなく、高速動作を実現でき、消費電力の削減することができる利点がある。
【００５８】
第２実施形態
図３は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第２の実施形態を示す回路図である。
【００５９】
本第２の実施形態が上述した第１の実施形態と異なる点は、第２段ラッチ１２−１のＮＡＮＤゲートＮＡ１２１，ＮＡ１２２の出力側にインバータＩＮＶ１２１−１，ＩＮＶ１２２−１を配置したことにある。
【００６０】
その他の構成は、上述した第１の実施形態と同様である。
【００６１】
第２の実施形態によれば、クロストーク等の影響を抑止できる。
また、前段の第１段ラッチ１１にて、セットアップタイムを短縮することができ、また、第１段ラッチ１１の出力信号を短時間で確定させることができ、バリッドディレイを短縮することが可能であることから、インバータを挿入してバリッドディレイが長くなったとしても、全体として、回路設計手法に依存することなく、高速動作を実現でき、消費電力の削減することができる利点がある。
【００６２】
第３実施形態
図４は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第３の実施形態を示す回路図である。
【００６３】
本第３の実施形態が上述した第１の実施形態と異なる点は、第１段ラッチ１１−２において、第１の信号経路ＳＰ１１１における第５のスイッチング素子としてのＮＭＯＳトランジスタＮＴ１１２と第７のスイッチング素子としてのＮＭＯＳトランジスタＮＴ１１３の接続位置、および第９のスイッチング素子としてのＮＭＯＳトランジスタＮＴ１１４のドレインの接続位置、並びに、第２の信号経路ＳＰ１１２における第６のスイッチング素子としてのＮＭＯＳトランジスタＮＴ１１６と第８のスイッチング素子としてのＮＭＯＳトランジスタＮＴ１１７の接続位置、および第１０のスイッチング素子としてのＮＭＯＳトランジスタＮＴ１１８のドレインの接続位置を変更したことにある。
【００６４】
具体的には、第１の信号経路ＳＰ１１１において、ＮＭＯＳトランジスタＮＴ１１２のドレインを第２の中間ノードＧ１１１に接続し、ソースを接地電位ＧＮＤに接続し、ＮＭＯＳトランジスタＮＴ１１３のドレインを第１の中間ノードＦ１１１に接続し、ソースを第２の中間ノードＧ１１１に接続している。また、ＮＭＯＳトランジスタＮＴ１１４のドレインを第１の中間ノードＦ１１１の代わりに、第２の中間ノードＧ１１１に接続している。
同様に、第２の信号経路ＳＰ１１２において、ＮＭＯＳトランジスタＮＴ１１６のドレインを第４の中間ノードＧ１１２に接続し、ソースを接地電位ＧＮＤに接続し、ＮＭＯＳトランジスタＮＴ１１７のドレインを第３の中間ノードＦ１１２に接続し、ソースを第４の中間ノードＧ１１２に接続している。また、ＮＭＯＳトランジスタＮＴ１１８のドレインを第３の中間ノードＦ１１２の代わりに、第４の中間ノードＧ１１２に接続している。
【００６５】
次に、図４のセンスアンプ式Ｄ型フリップフロップ１０−２の動作について説明する。この場合、タイミングチャートとしては、基本的に図２と同様のチャートとなる。
【００６６】
クロック信号ＣＫがローレベルの期間において、ＰＭＯＳトランジスタＰＴ１１１，ＰＴ１１４がオンになり、ＮＭＯＳトランジスタＮＴ１１１，ＮＴ１１５はカットオフになる。
【００６７】
クロック信号ＣＫがローレベルの期間においては、ＰＭＯＳトランジスタＰＴ１１１，ＰＴ１１４は等価的に抵抗として振る舞い、これらを通して第１の出力ノードＨ１１１および第２の出力ノードＨ１１２は、完全な論理１の電位（ハイレベル）にプリチャージされる。
そして、ＰＭＯＳトランジスタＰＴ１１２，ＰＴ１１３は、カットオフになる。
このとき、ＮＭＯＳトランジスタＮＴ１１１，ＮＴ１１５はカットオフになっていることから、第１の中間ノードＦ１１１および第３の中間ノードＦ１１２には電荷の充電は行われない。
一方、ＮＭＯＳトランジスタＮＴ１１３，ＮＴ１１４，ＮＴ１１７、およびＮＴ１１８は、第１の出力ノードＨ１１１および第２の出力ノードＨ１１２がハイレベルにプリチャージされたことに伴いオンになる。
その結果、データ入力信号Ｄ、反転信号Ｄｂの状態に関係なく、第１の中間ノードＦ１１１および第２の中間ノードＧ１１１はＮＭＯＳトランジスタＮＴ１１３，ＮＴ１１４を通して、第３の中間ノードＦ１１２および第４の中間ノードＧ１１２はＮＭＯＳトランジスタＮＴ１１７，ＮＴ１１８を通して電荷が放電されてローレベルとなる。
したがって、クロック信号ＣＫがローレベルの期間においては、電荷の充電は、第１の出力ノードＨ１１１および第２の出力ノードＨ１１２に対してのみ行われる。
【００６８】
次に、クロック信号ＣＫがハイレベルになると、ＰＭＯＳトランジスタＰＴ１１１，ＰＴ１１４がオフになり、ＮＭＯＳトランジスタＮＴ１１１，ＮＴ１１５はオンになる。
ここで、データ入力信号ＤがハイレベルでＮＭＯＳトランジスタＮＴ１１２のゲートに、その反転信号ＤｂがローレベルでＮＭＯＳトランジスタＮＴ１１６のゲートに供給されると、ＮＭＯＳトランジスタＮＴ１１２がオンし、ＮＭＯＳトランジスタＮＴ１１６はオフになる。このとき、ＮＭＯＳトランジスタＮＴ１１３はオンのままである。
その結果、第１の出力ノードＨ１１１から接地電位ＧＮＤまで電気的に接続される。したがって、第１の出力ノードＨ１１１に充電された電荷は、ＮＭＯＳトランジスタＮＴ１１１、ＮＴ１１３およびＮＴ１１４を通して放電される。これにより、第１の出力ノードＨ１１１はローレベルとなり、第２段ラッチ１２のＮＡＮＤゲートＮＡ１２１からハイレベルのデータＱが出力される。
【００６９】
一方、第２の出力ノードＨ１１２の電荷は、第１の出力ノードＨ１１１がハイレベルからローレベルに変化するごく僅かな時間放電される。
しかし、第１の出力ノードＨ１１１の電位が下がることによってＰＭＯＳトランジスタＰＴ１１３がオン、ＮＭＯＳトランジスタＮＴ１１７，ＮＴ１１８がカットオフになり、下がりかけた第２の出力ノードＨ１１２の電位は上昇し、再び完全な論理１の電位を得、ハイレベルを保持する。
【００７０】
データ入力信号Ｄがローレベルで、その反転信号Ｄｂがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【００７１】
第３の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができる。
【００７２】
第４実施形態
図５は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第４の実施形態を示す回路図である。
【００７３】
本第４の実施形態が上述した第３の実施形態と異なる点は、第２段ラッチ１２−３のＮＡＮＤゲートＮＡ１２１，ＮＡ１２２の出力側にインバータＩＮＶ１２１−３，ＩＮＶ１２２−３を配置したことにある。
【００７４】
その他の構成は、上述した第３の実施形態と同様である。
【００７５】
第４の実施形態によれば、クロストーク等の影響を抑止できる。
また、前段の第１段ラッチ１１−２にて、セットアップタイムを短縮することができ、また、第１段ラッチ１１−２の出力信号を短時間で確定させることができ、バリッドディレイを短縮することが可能であることから、インバータを挿入してバリッドディレイが長くなったとしても、全体として、回路設計手法に依存することなく、高速動作を実現でき、消費電力の削減することができる利点がある。
【００７６】
第５実施形態
図６は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第５の実施形態を示す回路図である。
【００７７】
本第５の実施形態が上述した第１の実施形態と異なる点は、第１段ラッチ１１−４において、第１の信号経路ＳＰ１１１における第５のスイッチング素子としてのＮＭＯＳトランジスタＮＴ１１２と第７のスイッチング素子としてのＮＭＯＳトランジスタＮＴ１１３の接続位置、並びに、第２の信号経路ＳＰ１１２における第６のスイッチング素子としてのＮＭＯＳトランジスタＮＴ１１６と第８のスイッチング素子としてのＮＭＯＳトランジスタＮＴ１１７の接続位置を変更したことにある。
【００７８】
具体的には、第１の信号経路ＳＰ１１１において、ＮＭＯＳトランジスタＮＴ１１２のドレインを第２の中間ノードＧ１１１に接続し、ソースを接地電位ＧＮＤに接続し、ＮＭＯＳトランジスタＮＴ１１３のドレインを第１の中間ノードＦ１１１に接続し、ソースを第２の中間ノードＧ１１１に接続している。
同様に、第２の信号経路ＳＰ１１２において、ＮＭＯＳトランジスタＮＴ１１６のドレインを第４の中間ノードＧ１１２に接続し、ソースを接地電位ＧＮＤに接続し、ＮＭＯＳトランジスタＮＴ１１７のドレインを第３の中間ノードＦ１１２に接続し、ソースを第４の中間ノードＧ１１２に接続している。
【００７９】
次に、図６のセンスアンプ式Ｄ型フリップフロップ１０−４の動作について説明する。この場合、タイミングチャートとしては、基本的に図２と同様のチャートとなる。
【００８０】
クロック信号ＣＫがローレベルの期間において、ＰＭＯＳトランジスタＰＴ１１１，ＰＴ１１４がオンになり、ＮＭＯＳトランジスタＮＴ１１１，ＮＴ１１５はカットオフになる。
【００８１】
クロック信号ＣＫがローレベルの期間においては、ＰＭＯＳトランジスタＰＴ１１１，ＰＴ１１４は等価的に抵抗として振る舞い、これらを通して第１の出力ノードＨ１１１および第２の出力ノードＨ１１２は、完全な論理１の電位（ハイレベル）にプリチャージされる。
そして、ＰＭＯＳトランジスタＰＴ１１２，ＰＴ１１３は、カットオフになる。
このとき、ＮＭＯＳトランジスタＮＴ１１１，ＮＴ１１５はカットオフになっていることから、第１の中間ノードＦ１１１および第３の中間ノードＦ１１２には電荷の充電は行われない。
一方、ＮＭＯＳトランジスタＮＴ１１３，ＮＴ１１４，ＮＴ１１７、およびＮＴ１１８は、第１の出力ノードＨ１１１および第２の出力ノードＨ１１２がハイレベルにプリチャージされたことに伴いオンになる。
その結果、データ入力信号Ｄ、反転信号Ｄｂの状態に関係なく、第１の中間ノードＦ１１１はＮＭＯＳトランジスタＮＴ１１４を通して、第３の中間ノードＦ１１２はＮＭＯＳトランジスタＮＴ１１８を通して電荷が放電されてローレベルとなる。
したがって、クロック信号ＣＫがローレベルの期間においては、電荷の充電は、第１の出力ノードＨ１１１および第２の出力ノードＨ１１２に対してのみ行われる。
【００８２】
次に、クロック信号ＣＫがハイレベルになると、ＰＭＯＳトランジスタＰＴ１１１，ＰＴ１１４がオフになり、ＮＭＯＳトランジスタＮＴ１１１，ＮＴ１１５はオンになる。
ここで、データ入力信号ＤがハイレベルでＮＭＯＳトランジスタＮＴ１１２のゲートに、その反転信号ＤｂがローレベルでＮＭＯＳトランジスタＮＴ１１６のゲートに供給されると、ＮＭＯＳトランジスタＮＴ１１２がオンし、ＮＭＯＳトランジスタＮＴ１１６はオフになる。このとき、ＮＭＯＳトランジスタＮＴ１１３はオンのままである。
その結果、第１の信号経路ＳＰ１１１は第１の出力ノードＨ１１１から接地電位ＧＮＤまで電気的に接続される。したがって、第１の出力ノードＨ１１１に充電された電荷は、ＮＭＯＳトランジスタＮＴ１１１〜ＮＴ１１３およびＮＴ１１４を通して放電される。これにより、第１の出力ノードＨ１１１はローレベルとなり、第２段ラッチ１２のＮＡＮＤゲートＮＡ１２１からハイレベルのデータＱが出力される。
【００８３】
一方、第２の出力ノードＨ１１２の電荷は、第１の出力ノードＨ１１１がハイレベルからローレベルに変化するごく僅かな時間放電される。
しかし、第１の出力ノードＨ１１１の電位が下がることによってＰＭＯＳトランジスタＰＴ１１３がオン、ＮＭＯＳトランジスタＮＴ１１７，ＮＴ１１８がカットオフになり、下がりかけた第２の出力ノードＨ１１２の電位は上昇し、再び完全な論理１の電位を得、ハイレベルを保持する。
【００８４】
データ入力信号Ｄがローレベルで、その反転信号Ｄｂがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【００８５】
第５の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができる。
【００８６】
第６実施形態
図７は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第６の実施形態を示す回路図である。
【００８７】
本第６の実施形態が上述した第５の実施形態と異なる点は、第２段ラッチ１２−５のＮＡＮＤゲートＮＡ１２１，ＮＡ１２２の出力側にインバータＩＮＶ１２１−５，ＩＮＶ１２２−５を配置したことにある。
【００８８】
その他の構成は、上述した第５の実施形態と同様である。
【００８９】
第６の実施形態によれば、クロストーク等の影響を抑止できる。
また、前段の第１段ラッチ１１−４にて、セットアップタイムを短縮することができ、また、第１段ラッチ１１−４の出力信号を短時間で確定させることができ、バリッドディレイを短縮することが可能であることから、インバータを挿入してバリッドディレイが長くなったとしても、全体として、回路設計手法に依存することなく、高速動作を実現でき、消費電力の削減することができる利点がある。
【００９０】
第７実施形態
図８は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第７の実施形態を示す回路図である。
【００９１】
本第７の実施形態が上述した第３の実施形態と異なる点は、第１段ラッチ１１−６において、第９のスイッチング素子としてのＮＭＯＳトランジスタＮＴ１１４のソースの接続位置、並びに、第１０のスイッチング素子としてのＮＭＯＳトランジスタＮＴ１１８のソースの接続位置を変更したことにある。
【００９２】
具体的には、ＮＭＯＳトランジスタＮＴ１１４のソースを接地する代わりに、第４の中間ノードＧ１１２に接続している。
同様に、ＮＭＯＳトランジスタＮＴ１１８のソースを接地する代わりに、第２の中間ノードＧ１１１に接続している。
【００９３】
次に、図８のセンスアンプ式Ｄ型フリップフロップ１０−６の動作について、図９のタイミングチャートに関連付けて説明する。
【００９４】
クロック信号ＣＫがローレベルの期間において、ＰＭＯＳトランジスタＰＴ１１１，ＰＴ１１４がオンになり、ＮＭＯＳトランジスタＮＴ１１１，ＮＴ１１５はカットオフになる。
【００９５】
クロック信号ＣＫがローレベルの期間においては、ＰＭＯＳトランジスタＰＴ１１１，ＰＴ１１４は等価的に抵抗として振る舞い、これらを通して第１の出力ノードＨ１１１および第２の出力ノードＨ１１２は、図９（Ａ），（Ｃ），（Ｆ）に示すように、完全な論理１の電位（ハイレベル）にプリチャージされる。
そして、ＰＭＯＳトランジスタＰＴ１１２，ＰＴ１１３は、カットオフになる。
このとき、ＮＭＯＳトランジスタＮＴ１１１，ＮＴ１１５はカットオフになっていることから、第１の中間ノードＦ１１１および第３の中間ノードＦ１１２には電荷の充電は行われない。
一方、ＮＭＯＳトランジスタＮＴ１１３，ＮＴ１１４，ＮＴ１１７、およびＮＴ１１８は、第１の出力ノードＨ１１１および第２の出力ノードＨ１１２がハイレベルにプリチャージされたことに伴いオンになる。
また、データ入力信号Ｄおよび反転信号Ｄｂのいずれか一方はハイレベルであることから、ＮＭＯＳトランジスタＮＴ１１２またはＮＭＯＳトランジスタＮＴ１１６のいずれかがオン状態にある。
その結果、第１の中間ノードＦ１１１および第２の中間ノードＧ１１１は、図９（Ｅ）に示すように、ＮＭＯＳトランジスタＮＴ１１３およびＮＭＯＳトランジスタＮＴ１１２、または、ＮＭＯＳトランジスタＮＴ１１３、ＮＴ１１４，ＮＴ１１８、およびＮＴ１１６を通して電荷が放電されてローレベルに保持される。
同様に、第３の中間ノードＦ１１２および第４の中間ノードＧ１１２は、図９（Ｈ）に示すように、ＮＭＯＳトランジスタＮＴ１１７およびＮＭＯＳトランジスタＮＴ１１６、または、ＮＭＯＳトランジスタＮＴ１１７、ＮＴ１１４，ＮＴ１１８、およびＮＴ１１２を通して電荷が放電されてローレベルに保持される。
したがって、クロック信号ＣＫがローレベルの期間においては、電荷の充電は、第１の出力ノードＨ１１１および第２の出力ノードＨ１１２に対してのみ行われる。
【００９６】
次に、クロック信号ＣＫがハイレベルになると、ＰＭＯＳトランジスタＰＴ１１１，ＰＴ１１４がオフになり、ＮＭＯＳトランジスタＮＴ１１１，ＮＴ１１５はオンになる。
したがって、電源電圧をＶDD〔Ｖ〕、ＮＭＯＳトランジスタのしきい値をＶｔｎとすれば、このときの第１の中間ノードＦ１１１，第２の中間ノードＦ１１２の電位は、図９（Ｄ）および（Ｇ）に示すように、（ＶDD−Ｖｔｈｎ）〔Ｖ〕になると見積もることができる。
ここで、データ入力信号ＤがハイレベルでＮＭＯＳトランジスタＮＴ１１２のゲートに、その反転信号ＤｂがローレベルでＮＭＯＳトランジスタＮＴ１１６のゲートに供給されると、ＮＭＯＳトランジスタＮＴ１１２がオンし、ＮＭＯＳトランジスタＮＴ１１６はオフになる。このとき、ＮＭＯＳトランジスタＮＴ１１３はオンのままである。
その結果、第１の信号経路ＳＰ１１１は第１の出力ノードＨ１１１から接地電位ＧＮＤまで電気的に接続される。したがって、第１の出力ノードＨ１１１に充電された電荷は、ＮＭＯＳトランジスタＮＴ１１１〜ＮＴ１１３を通して放電される。これにより、第１の出力ノードＨ１１１はローレベルとなり、図９（Ｂ），（Ｉ）に示すように、第２段ラッチ１２のＮＡＮＤゲートＮＡ１２１からハイレベルのデータＱが出力される。
【００９７】
一方、第２の出力ノードＨ１１２の電荷は、図９（Ｆ）に示すように、第１の出力ノードＨ１１１がハイレベルからローレベルに変化するごく僅かな時間放電される。
しかし、第１の出力ノードＨ１１１の電位が下がることによってＰＭＯＳトランジスタＰＴ１１３がオン、ＮＭＯＳトランジスタＮＴ１１７，ＮＴ１１８がカットオフになり、下がりかけた第２の出力ノードＨ１１２の電位は上昇し、再び完全な論理１の電位を得、ハイレベルを保持する。
【００９８】
データ入力信号Ｄがローレベルで、その反転信号Ｄｂがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【００９９】
第７の実施形態によれば、上述した第１および第３の実施形態の効果と同様の効果を得ることができる。
【０１００】
第８実施形態
図１０は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第８の実施形態を示す回路図である。
【０１０１】
本第８の実施形態が上述した第７の実施形態と異なる点は、第２段ラッチ１２−７のＮＡＮＤゲートＮＡ１２１，ＮＡ１２２の出力側にインバータＩＮＶ１２１−７，ＩＮＶ１２２−７を配置したことにある。
【０１０２】
その他の構成は、上述した第７の実施形態と同様である。
【０１０３】
第８の実施形態によれば、クロストーク等の影響を抑止できる。
また、前段の第１段ラッチ１１−６にて、セットアップタイムを短縮することができ、また、第１段ラッチ１１−６の出力信号を短時間で確定させることができ、バリッドディレイを短縮することが可能であることから、インバータを挿入してバリッドディレイが長くなったとしても、全体として、回路設計手法に依存することなく、高速動作を実現でき、消費電力の削減することができる利点がある。
【０１０４】
第９実施形態
図１１は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第９の実施形態を示す回路図である。
【０１０５】
本第９の実施形態が上述した第７の実施形態と異なる点は、第２の中間ノードＧ１１１と第４の中間ノードＧ１１２とを、ゲートが電源電圧ＶDDの供給ラインに接続されたオン抵抗として機能するＮＭＯＳトランジスタＮＴ１１９により接続するようにしたことにある。
【０１０６】
その他の構成は、上述した第７の実施形態と同様である。
【０１０７】
本第９の実施形態に係る動作は、基本的に上述した図９のタイミングチャートに関連付けて説明した第７の実施形態の動作と同様に行われることから、ここではその詳細な説明は省略する。
【０１０８】
第９の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができる。
【０１０９】
第１０実施形態
図１２は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第１０の実施形態を示す回路図である。
【０１１０】
本第１０の実施形態が上述した第９の実施形態と異なる点は、第２段ラッチ１２−９のＮＡＮＤゲートＮＡ１２１，ＮＡ１２２の出力側にインバータＩＮＶ１２１−９，ＩＮＶ１２２−９を配置したことにある。
【０１１１】
その他の構成は、上述した第９の実施形態と同様である。
【０１１２】
第１０の実施形態によれば、クロストーク等の影響を抑止できる。
また、前段の第１段ラッチ１１−８にて、セットアップタイムを短縮することができ、また、第１段ラッチ１１−８の出力信号を短時間で確定させることができ、バリッドディレイを短縮することが可能であることから、インバータを挿入してバリッドディレイが長くなったとしても、全体として、回路設計手法に依存することなく、高速動作を実現でき、消費電力の削減することができる利点がある。
【０１１３】
第１１実施形態
図１３は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第１１の実施形態を示す回路図である。
【０１１４】
本第１１の実施形態が上述した第１の実施形態と異なる点は、第１段ラッチ１１−１０において、第１の信号経路ＳＰ１１１における第３のスイッチング素子としてのＮＭＯＳトランジスタＮＴ１１１と第５のスイッチング素子としてのＮＭＯＳトランジスタＮＴ１１５の接続位置、および第９のスイッチング素子としてのＮＭＯＳトランジスタＮＴ１１４のドレインの接続位置、並びに、第２の信号経路ＳＰ１１２における第４のスイッチング素子としてのＮＭＯＳトランジスタＮＴ１１５と第６のスイッチング素子としてのＮＭＯＳトランジスタＮＴ１１６の接続位置、および第１０のスイッチング素子としてのＮＭＯＳトランジスタＮＴ１１８のドレインの接続位置を変更したことにある。
【０１１５】
具体的には、第１の信号経路ＳＰ１１１において、ＮＭＯＳトランジスタＮＴ１１１のドレインを第１の中間ノードＦ１１１に接続し、ソースを第２の中間ノードＧ１１１に接続し、ＮＭＯＳトランジスタＮＴ１１２のドレインを第１の出力Ｈ１１１に接続し、ソースを第１の中間ノードＦ１１１に接続している。また、ＮＭＯＳトランジスタＮＴ１１４のドレインを第１の出力ノードＨ１１１に接続し、ソースを第１の中間ノードＦ１１１に接続している。
同様に、第２の信号経路ＳＰ１１２において、ＮＭＯＳトランジスタＮＴ１１５のドレインを第３の中間ノードＦ１１２に接続し、ソースを第４の中間ノードＧ１１２に接続し、ＮＭＯＳトランジスタＮＴ１１６のドレインを第２の出力Ｈ１１２に接続し、ソースを第３の中間ノードＦ１１２に接続している。また、ＮＭＯＳトランジスタＮＴ１１８のドレインを第２の出力ノードＨ１１２に接続し、ソースを第３の中間ノードＦ１１２に接続している。
【０１１６】
次に、図１３のセンスアンプ式Ｄ型フリップフロップ１０−１０の動作について、図１４のタイミングチャートに関連付けて説明する。
【０１１７】
クロック信号ＣＫがローレベルの期間において、ＰＭＯＳトランジスタＰＴ１１１，ＰＴ１１４がオンになり、ＮＭＯＳトランジスタＮＴ１１１，ＮＴ１１５はカットオフになる。
【０１１８】
クロック信号ＣＫがローレベルの期間においては、ＰＭＯＳトランジスタＰＴ１１１，ＰＴ１１４は等価的に抵抗として振る舞い、これらを通して第１の出力ノードＨ１１１および第２の出力ノードＨ１１２は、図１４（Ａ），（Ｃ），（Ｆ）に示すように、完全な論理１の電位（ハイレベル）にプリチャージされる。そして、ＰＭＯＳトランジスタＰＴ１１２，ＰＴ１１３は、カットオフになる。
このとき、ＮＭＯＳトランジスタＮＴ１１１，ＮＴ１１５はカットオフになっていることから、第２の中間ノードＧ１１２および第４の中間ノードＧ１１２には電荷の充電は行われない。
一方、ＮＭＯＳトランジスタＮＴ１１３，ＮＴ１１４，ＮＴ１１７、およびＮＴ１１８は、第１の出力ノードＨ１１１および第２の出力ノードＨ１１２がハイレベルにプリチャージされたことに伴いオンになる。
また、データ入力信号Ｄおよび反転信号Ｄｂのいずれか一方はハイレベルであることから、ＮＭＯＳトランジスタＮＴ１１２またはＮＭＯＳトランジスタＮＴ１１６のいずれかがオン状態にある。
その結果、第１の中間ノードＦ１１１および第３の中間ノードＦ１１２は、図１４（Ｄ），（Ｇ）に示すように、（ＶDD−Ｖｔｈ）レベルとなる。
また、第２の中間ノードＧ１１１は、図１４（Ｅ）に示すように、ＮＭＯＳトランジスタＮＴ１１３を通して電荷が放電されてローレベルに保持される。
同様に、第４の中間ノードＮＤＧ１１２は、図１４（Ｈ）に示すように、ＮＭＯＳトランジスタＮＴ１１７を通して電荷が放電されてローレベルに保持される。
したがって、クロック信号ＣＫがローレベルの期間においては、電荷の充電は、第１の出力ノードＨ１１１および第２の出力ノードＨ１１２、並びに第１の中間ノードＦ１１１および第３の中間ノードＦ１１２に対してのみ行われる。
【０１１９】
次に、クロック信号ＣＫがハイレベルになると、ＰＭＯＳトランジスタＰＴ１１１，ＰＴ１１４がオフになり、ＮＭＯＳトランジスタＮＴ１１１，ＮＴ１１５はオンになる。
ここで、データ入力信号ＤがハイレベルでＮＭＯＳトランジスタＮＴ１１２のゲートに、その反転信号ＤｂがローレベルでＮＭＯＳトランジスタＮＴ１１６のゲートに供給されると、ＮＭＯＳトランジスタＮＴ１１２がオンし、ＮＭＯＳトランジスタＮＴ１１６はオフになる。このとき、ＮＭＯＳトランジスタＮＴ１１３はオンのままである。
その結果、第１の信号経路ＳＰ１１１は第１の出力ノードＨ１１１から接地電位ＧＮＤまで電気的に接続される。したがって、第１の出力ノードＨ１１１に充電された電荷は、ＮＭＯＳトランジスタＮＴ１１１〜ＮＴ１１３およびＮＴ１１４を通して放電される。これにより、第１の出力ノードＨ１１１はローレベルとなり、図１４（Ｂ），（Ｉ）に示すように、第２段ラッチ１２のＮＡＮＤゲートＮＡ１２１からハイレベルのデータＱが出力される。
【０１２０】
一方、第２の出力ノードＨ１１２の電荷は、図１４（Ｆ）に示すように、第１の出力ノードＨ１１１がハイレベルからローレベルに変化するごく僅かな時間放電される。
しかし、第１の出力ノードＨ１１１の電位が下がることによってＰＭＯＳトランジスタＰＴ１１３がオン、ＮＭＯＳトランジスタＮＴ１１７，ＮＴ１１８がカットオフになり、下がりかけた第２の出力ノードＨ１１２の電位は上昇し、再び完全な論理１の電位を得、ハイレベルを保持する。
【０１２１】
なお、データ入力信号Ｄがハイレベルの場合、第４の中間ノードＧ１１２のレベルは、図１４（Ｂ），（Ｈ）に示すように、（ＶDD−Ｖｔｈｎ）／２レベルとなる。
【０１２２】
データ入力信号Ｄがローレベルで、その反転信号Ｄｂがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
なお、この場合、第４の中間ノードＧ１１２のレベルは接地レベルであるが、第２の中間ノードＧ１１１は、図１４（Ｂ），（Ｅ）に示すように、（ＶDD−Ｖｔｈｎ）／２レベルとなる。
【０１２３】
第１１の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができる。
【０１２４】
第１２実施形態
図１５は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第１２の実施形態を示す回路図である。
【０１２５】
本第１２の実施形態が上述した第１１の実施形態と異なる点は、第２段ラッチ１２−１１のＮＡＮＤゲートＮＡ１２１，ＮＡ１２２の出力側にインバータＩＮＶ１２１−１１，ＩＮＶ１２２−１１を配置したことにある。
【０１２６】
その他の構成は、上述した第１１の実施形態と同様である。
【０１２７】
第１２の実施形態によれば、クロストーク等の影響を抑止できる。
また、前段の第１段ラッチ１１−１０にて、セットアップタイムを短縮することができ、また、第１段ラッチ１１−１０の出力信号を短時間で確定させることができ、バリッドディレイを短縮することが可能であることから、インバータを挿入してバリッドディレイが長くなったとしても、全体として、回路設計手法に依存することなく、高速動作を実現でき、消費電力の削減することができる利点がある。
【０１２８】
第１３実施形態
図１６は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第１３の実施形態を示す回路図である。
【０１２９】
本第１３の実施形態が上述した第９の実施形態と異なる点は、第１段ラッチ１１−１０において、第１の信号経路ＳＰ１１１における第３のスイッチング素子としてのＮＭＯＳトランジスタＮＴ１１１と第５のスイッチング素子としてのＮＭＯＳトランジスタＮＴ１１５の接続位置、並びに、第２の信号経路ＳＰ１１２における第４のスイッチング素子としてのＮＭＯＳトランジスタＮＴ１１５と第６のスイッチング素子としてのＮＭＯＳトランジスタＮＴ１１６の接続位置を変更したことにある。
【０１３０】
具体的には、第１の信号経路ＳＰ１１１において、ＮＭＯＳトランジスタＮＴ１１１のドレインを第１の中間ノードＦ１１１に接続し、ソースを第２の中間ノードＧ１１１に接続し、ＮＭＯＳトランジスタＮＴ１１２のドレインを第１の出力Ｈ１１１に接続し、ソースを第１の中間ノードＦ１１１に接続している。また、ＮＭＯＳトランジスタＮＴ１１４のドレインを第１の出力ノードＨ１１１に接続し、ソースを第１の中間ノードＦ１１１に接続している。
同様に、第２の信号経路ＳＰ１１２において、ＮＭＯＳトランジスタＮＴ１１５のドレインを第３の中間ノードＦ１１２に接続し、ソースを第４の中間ノードＧ１１２に接続し、ＮＭＯＳトランジスタＮＴ１１６のドレインを第２の出力Ｈ１１２に接続し、ソースを第３の中間ノードＦ１１２に接続している。また、ＮＭＯＳトランジスタＮＴ１１８のドレインを第２の出力ノードＨ１１２に接続し、ソースを第３の中間ノードＦ１１２に接続している。
【０１３１】
次に、図１６のセンスアンプ式Ｄ型フリップフロップ１０−１２の動作について、図１７のタイミングチャートに関連付けて説明する。
【０１３２】
クロック信号ＣＫがローレベルの期間において、ＰＭＯＳトランジスタＰＴ１１１，ＰＴ１１４がオンになり、ＮＭＯＳトランジスタＮＴ１１１，ＮＴ１１５はカットオフになる。
【０１３３】
クロック信号ＣＫがローレベルの期間においては、ＰＭＯＳトランジスタＰＴ１１１，ＰＴ１１４は等価的に抵抗として振る舞い、これらを通して第１の出力ノードＨ１１１および第２の出力ノードＨ１１２は、図１７（Ａ），（Ｃ），（Ｆ）に示すように、完全な論理１の電位（ハイレベル）にプリチャージされる。
そして、ＰＭＯＳトランジスタＰＴ１１２，ＰＴ１１３は、カットオフになる。
このとき、ＮＭＯＳトランジスタＮＴ１１１，ＮＴ１１５はカットオフになっていることから、第２の中間ノードＧ１１２および第４の中間ノードＧ１１２には電荷の充電は行われない。
一方、ＮＭＯＳトランジスタＮＴ１１３，ＮＴ１１４，ＮＴ１１７、およびＮＴ１１８は、第１の出力ノードＨ１１１および第２の出力ノードＨ１１２がハイレベルにプリチャージされたことに伴いオンになる。
また、データ入力信号Ｄおよび反転信号Ｄｂのいずれか一方はハイレベルであることから、ＮＭＯＳトランジスタＮＴ１１２またはＮＭＯＳトランジスタＮＴ１１６のいずれかがオン状態にある。
その結果、第１の中間ノードＦ１１１および第３の中間ノードＦ１１２は、図１７（Ｄ），（Ｇ）に示すように、（ＶDD−Ｖｔｈｎ）レベルとなる。
また、第２の中間ノードＧ１１１は、図１７（Ｅ）に示すように、ＮＭＯＳトランジスタＮＴ１１２、またはＮＭＯＳトランジスタＮＴ１１９、ＮＴ１１６を通して電荷が放電されてローレベルに保持される。
同様に、第４の中間ノードＮＤＧ１１２は、図１７（Ｈ）に示すように、ＮＭＯＳトランジスタＮＴ１１６、または、ＮＭＯＳトランジスタＮＴ１１９、ＮＴ１１２を通して電荷が放電されてローレベルに保持される。
したがって、クロック信号ＣＫがローレベルの期間においては、電荷の充電は、第１の出力ノードＨ１１１および第２の出力ノードＨ１１２、並びに第１の中間ノードＦ１１１および第３の中間ノードＦ１１２に対してのみ行われる。
【０１３４】
次に、クロック信号ＣＫがハイレベルになると、ＰＭＯＳトランジスタＰＴ１１１，ＰＴ１１４がオフになり、ＮＭＯＳトランジスタＮＴ１１１，ＮＴ１１５はオンになる。
ここで、データ入力信号ＤがハイレベルでＮＭＯＳトランジスタＮＴ１１２のゲートに、その反転信号ＤｂがローレベルでＮＭＯＳトランジスタＮＴ１１６のゲートに供給されると、ＮＭＯＳトランジスタＮＴ１１２がオンし、ＮＭＯＳトランジスタＮＴ１１６はオフになる。このとき、ＮＭＯＳトランジスタＮＴ１１３はオンのままである。
その結果、第１の信号経路ＳＰ１１１は第１の出力ノードＨ１１１から接地電位ＧＮＤまで電気的に接続される。したがって、第１の出力ノードＨ１１１に充電された電荷は、ＮＭＯＳトランジスタＮＴ１１１〜ＮＴ１１３を通して放電される。これにより、第１の出力ノードＨ１１１はローレベルとなり、図１７（Ｂ），（Ｉ）に示すように、第２段ラッチ１２のＮＡＮＤゲートＮＡ１２１からハイレベルのデータＱが出力される。
【０１３５】
一方、第２の出力ノードＨ１１２の電荷は、図１７（Ｆ）に示すように、第１の出力ノードＨ１１１がハイレベルからローレベルに変化するごく僅かな時間放電される。
しかし、第１の出力ノードＨ１１１の電位が下がることによってＰＭＯＳトランジスタＰＴ１１３がオン、ＮＭＯＳトランジスタＮＴ１１７，ＮＴ１１８がカットオフになり、下がりかけた第２の出力ノードＨ１１２の電位は上昇し、再び完全な論理１の電位を得、ハイレベルを保持する。
【０１３６】
データ入力信号Ｄがローレベルで、その反転信号Ｄｂがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【０１３７】
第１３の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができる。
【０１３８】
第１４実施形態
図１８は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第１４の実施形態を示す回路図である。
【０１３９】
本第１４の実施形態が上述した第１３の実施形態と異なる点は、第２段ラッチ１２−１３のＮＡＮＤゲートＮＡ１２１，ＮＡ１２２の出力側にインバータＩＮＶ１２１−１３，ＩＮＶ１２２−１３を配置したことにある。
【０１４０】
その他の構成は、上述した第１３の実施形態と同様である。
【０１４１】
第１４の実施形態によれば、クロストーク等の影響を抑止できる。
また、前段の第１段ラッチ１１−１２にて、セットアップタイムを短縮することができ、また、第１段ラッチ１１−１２の出力信号を短時間で確定させることができ、バッリドディレイを短縮することが可能であることから、インバータを挿入してバッリドディレイが長くなったとしても、全体として、回路設計手法に依存することなく、高速動作を実現でき、消費電力の削減することができる利点がある。
【０１４２】
第１５実施形態
図１９は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第１５の実施形態を示す回路図である。
【０１４３】
このセンスアンプ式Ｄ型フリップフロップ２０は、図１９に示すように、第１段ラッチ２１と第２段ラッチ２２とが縦続接続されて構成されている。
【０１４４】
第１段ラッチ２１は、ＰＭＯＳトランジスタＰＴ２１１〜ＰＴ２１４、およびＮＭＯＳトランジスタＮＴ２１１〜ＮＴ２１６を有している。
この場合、ＰＭＯＳトランジスタＰＴ２１２より第１のスイッチング素子が構成され、ＰＭＯＳトランジスタＰＴ２１３より第２のスイッチング素子が構成され、ＮＭＯＳトランジスタＮＴ２１１により第３のスイッチング素子が構成され、ＮＭＯＳトランジスタＮＴ２１２により第４のスイッチング素子が構成され、ＮＭＯＳトランジスタＮＴ２１３により第５のスイッチング手段が構成され、ＮＭＯＳトランジスタＮＴ２１４により第６のスイッチング手段が構成され、ＮＭＯＳトランジスタＮＴ２１５により第７のスイッチング手段が構成される。また、ＮＭＯＳトランジスタＮＴ２１６により接続手段が構成される。
【０１４５】
ＰＭＯＳトランジスタＰＴ２１１〜ＰＴ２１４のソースが電源電圧ＶDDの供給ラインに接続されている。
ＰＭＯＳトランジスタＰＴ２１１，ＰＴ２１２のドレインがＮＭＯＳトランジスタＮＴ２１１のドレインに接続され、その接続点により第１の出力ノードＨ２１１が構成されている。そして、第１の出力ノードＨ２１１がＰＭＯＳトランジスタＰＴ２１３のゲートおよびＮＭＯＳトランジスタＮＴ２１２のゲートに接続されている。
ＰＭＯＳトランジスタＰＴ２１３，ＰＴ２１４のドレインがＮＭＯＳトランジスタＮＴ２１２のドレインに接続され、その接続点により第２の出力ノードＨ２１２が構成されている。そして、第２の出力ノードＨ２１２がＰＭＯＳトランジスタＰＴ２１２のゲートおよびＮＭＯＳトランジスタＮＴ２１１のゲートに接続されている。
そして、ＰＭＯＳトランジスタＰＴ２１１およびＰＴ２１４のゲートがクロック信号ＣＫの入力ラインに接続されている。
【０１４６】
ＮＭＯＳトランジスタＮＴ２１１のソースはＮＭＯＳトランジスタＮＴ２１３のドレインに接続され、その接続点により第１の中間ノードＦ２１１が構成されている。ＮＭＯＳトランジスタＮＴ２１２のソースはＮＭＯＳトランジスタＮＴ２１４のドレインに接続され、その接続点により第２の中間ノードＦ２１２が構成されている。
ＮＭＯＳトランジスタＮＴ２１３およびＮＭＯＳトランジスタＮＴ２１４のソース同士が接続され、その接続点により第３の中間ノードＧ２１１が構成されている。この第３の中間ノードＧ２１１がＮＭＯＳトランジスタＮＴ２１５のドレインに接続され、ＮＭＯＳトランジスタＮＴ２１５のソースが接地電位ＧＮＤに接続されている。
そして、第１の中間ノードＦ２１１と第２の中間ノードＦ２１２にＮＭＯＳトランジスタＮＴ２１６のソース、ドレインがそれぞれ接続されている。
ＮＭＯＳトランジスタＮＴ２１３のゲートはデータ入力信号Ｄの供給ラインに接続され、ＮＭＯＳトランジスタＮＴ２１４のゲートはデータ入力信号Ｄの反転信号Ｄｂの供給ラインに接続されている。ＮＭＯＳトランジスタＮＴ２１５のゲートはクロック信号ＣＫの供給ラインに接続され、ＮＭＯＳトランジスタＮＴ２１６のゲートは電源電圧ＶDDの供給ラインに接続されている。
【０１４７】
また、第２段ラッチ２２は、２入力ＮＡＮＤゲートＮＡ２１１〜ＮＡ２１４により構成されている。
ＮＡＮＤゲートＮＡ２１１の第１入力端子が第１段ラッチ２１の第１の出力ノードＨ２１１に接続され、第２入力端子がＮＡＮＤゲートＮＡ２１２の出力端子およびＮＡＮＤゲートＮＡ２１４の第１入力端子に接続され、これらの接続点によりノードＩ２２１が構成されている。
ＮＡＮＤゲートＮＡ２１２の第１入力端子が第１段ラッチ２１の第２のノードＨ２１２に接続され、第２入力端子がＮＡＭＤゲートＮＡ２１１の出力端子およびＮＡＮＤゲートＮＡ２１３の第１入力端子に接続され、これらの接続点によりノードＩ２２２が構成されている。
ＮＡＮＤゲートＮＡ２１３の第２入力端子が第１段ラッチ２１の第２のノードＨ２１２に接続され、ＮＡＮＤゲートＮＡ２１４の第２入力端子が第１段ラッチ２１の第１のノードＨ２１１に接続されている。
そして、第２段ラッチ２２は、ＮＡＮＤゲートＮＡ２１４からデータＱを出力し、ＮＡＮＤゲートＮＡ２１３から反転データＱｂを出力する。
【０１４８】
次に、図１９のセンスアンプ式Ｄ型フリップフロップ２０の動作について、図２０のタイミングチャートに関連付けて説明する。
【０１４９】
このフリップフロップ２０は、クロック信号ＣＫの立ち上がりエッジに同期してデータ入力信号Ｄの値を取り込み、データＱおよび反転データＱｂを出力する。その値はクロック信号ＣＫの１周期間保持される。
【０１５０】
クロック信号ＣＫがローレベル（論理０レベル）の期間において、ＰＭＯＳトランジスタＰＴ２１１，ＰＴ２１４がオンになり、ＮＭＯＳトランジスタＮＴ２１５はカットオフになる。
【０１５１】
クロック信号ＣＫがローレベルの期間においては、ＰＭＯＳトランジスタＰＴ２１１，ＰＴ２１４は等価的に抵抗として振る舞い、これらを通して第１の出力ノードＨ２１１および第２の出力ノードＨ２１２は、図４６（Ａ），（Ｃ），（Ｅ）に示すように、完全な論理１の電位（ハイレベル）にプリチャージされる。
そして、ＰＭＯＳトランジスタＰＴ２１２，ＰＴ２１３は、カットオフになる。ＮＭＯＳトランジスタＮＴ２１１，ＮＴ２１２はゲート端子とドレイン端子が同電位になるため等価的にダイオードとして振る舞う。
したがって、電源電圧をＶDD〔Ｖ〕、ＮＭＯＳトランジスタのしきい値をＶｔｈｎとすれば、このときのノードＦ１，Ｆ２の電位は、（ＶDD−Ｖｔｈｎ）〔Ｖ〕になると見積もることができる。
【０１５２】
クロック信号ＣＫがハイレベルになると、ＰＭＯＳトランジスタＰＴ２１１，ＰＴ２１４がカットオフになり、ＮＭＯＳトランジスタＮＴ２１５がオンになり、センスアンプが作動する。
データ入力信号Ｄとその反転信号Ｄｄの状態によって、ＮＭＯＳトランジスタＮＴ２１３およびＮＭＯＳトランジスタＮＴ２１４のいずれか一つのがカットオフになっている。
したがって、中間ノードＦ２１１、Ｆ２１２が接地に対して持つそれぞれの導通抵抗に差が生じる。
【０１５３】
たとえば、ＮＭＯＳトランジスタＮＴ２１４がカットオフしていると仮定すると、中間ノードＦ１１が接地に対して持つ導通抵抗はＮＭＯＳトランジスタＮＴ２１３とＮＭＯＳトランジスタＮＴ２１５の抵抗値の和であるのに対し、中間ノードＦ２１２の場合には、ＮＭＯＳトランジスタＮＴ２１６とＮＭＯＳトランジスタＮＴ２１３とＮＭＯＳトランジスタＮＴ２１５の抵抗値の和になる。
このような導通抵抗の差は、出力ノードＨ２１１，Ｈ２１２上の電荷の放電速度に現れる。先の例では、中間ノードＦ２１１が接地に対して持つ導通抵抗の方が小さいため、出力ノードＨ２１１の電荷がより素早く放電される。このとき、出力ノードＨ２１２上の電荷も放電される。
しかし、出力ノードＨ２１１の電位が下がることによってＰＭＯＳトランジスタＰＴ２１３がオン、ＮＭＯＳトランジスタＮＴ２１２がカットオフになり、下がりかけた出力ノードＨ２１２の電位は上昇し、再び完全な論理１の電位を得る。
【０１５４】
このようにして、ＰＭＯＳトランジスタＰＴ２１２，ＰＴ２１３、およびＮＭＯＳトランジスタＮＴ２１１，ＮＴ２１２から構成されるインバータループに定常状態が確立される。
この後、データ入力信号Ｄおよびその反転信号Ｄｄが変化して、カットオフになるトランジスタがＮＭＯＳトランジスタＮＴ２１４からＮＭＯＳトランジスタＮＴ２１３に変化したとしても、この定常状態は壊されることがない。
なぜなら、ＮＭＯＳトランジスタＮＴ２１３、ＮＴ２１４のいずれか一つは常にオンになっていて、ＮＭＯＳトランジスタＮＴ２１６を介することによって、中間ノードＦ２１１，Ｆ２１２の双方が常に接地へ至る経路を持つが故に、インバータループは常に接地に接続されるからである。
【０１５５】
このようにして、図２０（Ａ），（Ｃ），（Ｅ）に示すように、クロック信号がハイレベルの期間ににおいて第１段ラッチ２１の出力ノードＨ２１１、Ｈ２１２のどちらか一つが論理０になる。
【０１５６】
ここで、データ入力信号Ｄがハイレベル、その反転信号Ｄｂがローレベルであるとすると、第１の出力ノードＨ２１１はローレベルとなり、図２０（Ｇ）に示すように、速やかに第２段ラッチ２２のＮＡＮＤゲートＮＡ２１４よりハイレベルのデータＱが出力される。
また、ＮＡＮＤゲートＮＡ２１３の出力データＱｂがＮＡＮＤゲートＮＡ２１１を介してローレベルとなる。
【０１５７】
データ入力信号Ｄがローレベルで、その反転信号Ｄｂがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【０１５８】
本第１５の実施形態によれば、第２段ラッチ２２において、前段ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたので、従来回路よりも速やかにハイレベルを出力できるため高速動作が可能である。
【０１５９】
第１６実施形態
図２１は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第１６の実施形態を示す回路図である。
【０１６０】
本第１６の実施形態が上述した第１５の実施形態と異なる点は、第２段ラッチ２２−１の回路構成にある。
【０１６１】
具体的には、第２段ラッチ２２−１は、図２１に示すように、インバータＩＮＶ２２１〜ＩＮＶ２２４、ＰＭＯＳトランジスタＰＴ２２１、およびＮＭＯＳトランジスタＮＴ２２１を有している。
【０１６２】
ＰＭＯＳトランジスタＰＴ２２１のソースが電源電圧ＶDDの供給ラインに接続され、ドレインがＮＭＯＳトランジスタＮＴ２２１のドレインに接続され、この接続点によりノードＪ２２１が構成されている。また、ＮＭＯＳトランジスタＮＴ２２１のソースは接地電位ＧＮＤに接続されている。
インバータＩＮＶ２２１の入力端子が第１段ラッチ２１の第１の出力ノードＨ２１１に接続され、出力端子がＮＭＯＳトランジスタＮＴ２２１のゲートに接続されている。ここでは、このインバータＩＮＶ２２１の出力端子とＮＭＯＳトランジスタＮＴ２２１のゲートとの接続点をノード／Ｈ２１１とする。
ノードＪ２１１がインバータＩＮＶ２２２およびＩＮＶ２２３の入力端子およびインバータＩＮＶ２２４の出力端子に接続されている。
また、インバータＩＮＶ２２３の出力端子とインバータＩＮＶ２２４の入力端子が接続され、その接続点によりノードＪ２２２が構成されている。これらインバータＩＮＶ２２３とＩＮＶ２２４によりラッチが構成されている。
そして、第２段ラッチ２２−１は、インバータＩＮＶ２２２の出力端子からデータＱを出力する。
【０１６３】
次に、図２１のセンスアンプ式Ｄ型フリップフロップ２０−１の動作について、図２２のタイミングチャートに関連付けて説明する。
なお、第１段ラッチ２１の動作は図１９の場合と同様に行われることから、ここではその詳細な説明を省略する。
【０１６４】
ここで、データ入力信号Ｄがハイレベル、その反転信号Ｄｂがローレベルであるとすると、第１の出力ノードＨ２１１はローレベルとなり、図２２の（Ｃ）に示すように、第２段ラッチ２２−１のインバータＩＮＶ２２１の出力ノード／Ｈ２１１はハイレベルとなる。このとき、第１段ラッチ２１の第２の出力ノードＨ２１２は、図２２（Ｅ）に示すように、ハイレベルである。
その結果、ＮＭＯＳトランジスタＮＴ２２１がオンし、ＰＭＯＳトランジスタＰＴ２２１がオフし、ノードＪ２２１が、図２２（Ｄ）に示すように、ローレベルとなり、速やかにインバータＩＮＶ２２２よりハイレベルのデータＱが出力される。
なお、ノードＪ２２１のデータは、インバータＩＮＶ２２３とＩＮＶ２２４のクロスラッチによりクロック信号ＣＫがローレベルに切り替わってもそのレベルが保持される。
【０１６５】
データ入力信号Ｄがローレベルで、その反転信号Ｄｂがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【０１６６】
本第１６の実施形態によれば、従来回路よりも速やかにハイレベルのデータを出力できるため高速動作が可能である。
【０１６７】
第１７実施形態
図２３は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第１７の実施形態を示す回路図である。
【０１６８】
本第１７の実施形態が上述した第１６の実施形態と異なる点は、第２段ラッチ２２−２を、相反する信号が保持されている場合、第１段ラッチ２１の出力信号変化と同時に、第２段ラッチに保持されている相反信号を無効化する回路構成としたことにある。
具体的には、クロスラッチを構成するインバータＩＮＶ２２４−２をノード／Ｈ２１１およびＨ２１２に接続されたクロックドインバータ（Clocked Inverter）により構成したことにある。
【０１６９】
データ入力信号Ｄがハイレベル、その反転信号Ｄｂがローレベルであるとすると、第１の出力ノードＨ２１１はローレベルとなり、第２段ラッチ２２−１のインバータＩＮＶ２２１の出力ノード／Ｈ２１１はハイレベルとなる。このとき、第１段ラッチ２１の第２の出力ノードＨ２１２は、図２２（Ｅ）に示すように、ハイレベルである。
その結果、ＮＭＯＳトランジスタＮＴ２２１がオンし、ＰＭＯＳトランジスタＰＴ２２１がオフし、ノードＪ２２１が、図２２（Ｄ）に示すように、ローレベルとなる。
このとき、クロックドインバータＩＮＶ２２４−２はハイレベルを出力できなくなり、速やかにインバータＩＮＶ２２２よりハイレベルのデータＱが出力される。
したがって、ノードＪ２２１がローレベルに変化することを妨げることなく速やかにインバータＩＮＶ２２２よりハイレベルのデータＱが出力される。
また、ノードＪ２２１のデータは、インバータＩＮＶ２２３とＩＮＶ２２４のクロスラッチによりクロック信号ＣＫがローレベルに切り替わってもそのレベルが保持される。
【０１７０】
データ入力信号Ｄがローレベルで、その反転信号Ｄｂがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【０１７１】
本第１７の実施形態によれば、従来回路よりも速やかにハイレベルのデータを出力できるため高速動作が可能である。
【０１７２】
第１８実施形態
図２４は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第１８の実施形態を示す回路図である。
【０１７３】
本第１８の実施形態が上述した第１の実施形態と異なる点は、第２段ラッチ１２−１４において、前段ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたことにある。
【０１７４】
具体的には、第２段ラッチ１２−１４を４つの２入力ＮＡＮＤゲートＮＡ１２１〜ＮＡ１２４により構成している。
ＮＡＮＤゲートＮＡ１２１の第１入力端子が第１段ラッチ１１の第１の出力ノードＨ１１１に接続され、第２入力端子がＮＡＮＤゲートＮＡ１２２の出力端子およびＮＡＮＤゲートＮＡ１２４の第１入力端子に接続され、これらの接続点によりノードＩ１２１が構成されている。
ＮＡＮＤゲートＮＡ１２２の第１入力端子が第１段ラッチ１１の第２のノードＨ１１２に接続され、第２入力端子がＮＡＭＤゲートＮＡ１２１の出力端子およびＮＡＮＤゲートＮＡ１２３の第１入力端子に接続され、これらの接続点によりノードＩ１２２が構成されている。
ＮＡＮＤゲートＮＡ１２３の第２入力端子が第１段ラッチ１１の第２のノードＨ１１２に接続され、ＮＡＮＤゲートＮＡ１２４の第２入力端子が第１段ラッチ１１の第１のノードＨ１１１に接続されている。
そして、第２段ラッチ１２−１４は、ＮＡＮＤゲートＮＡ１２４からデータＱを出力し、ＮＡＮＤゲートＮＡ１２３から反転データＱｂを出力する。
【０１７５】
たとえば、データ入力信号Ｄがハイレベル、その反転信号Ｄｂがローレベルであるとすると、第１の出力ノードＨ１１１はローレベルとなり、速やかに第２段ラッチ１２−１４のＮＡＮＤゲートＮＡ１２４よりハイレベルのデータＱが出力される。
また、ＮＡＮＤゲートＮＡ１２３の出力データＱｂがＮＡＮＤゲートＮＡ１２１を介してローレベルとなる。
【０１７６】
データ入力信号Ｄがローレベルで、その反転信号Ｄｂがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【０１７７】
本第１８の実施形態によれば、第２段ラッチ１２−１４において、前段ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたので、第１の実施形態の効果に加えて、従来回路よりも速やかにハイレベルを出力できるため高速動作が可能である。
【０１７８】
第１９実施形態
図２５は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第１９の実施形態を示す回路図である。
【０１７９】
本第１９の実施形態が上述した第１の実施形態と異なる点は、第２段ラッチ１２−１５の回路構成にある。
【０１８０】
具体的には、第２段ラッチ１２−１５は、図２５に示すように、インバータＩＮＶ１２１−１５〜ＩＮＶ１２４−１５、ＰＭＯＳトランジスタＰＴ１２１−１５、およびＮＭＯＳトランジスタＮＴ１２１−１５を有している。
【０１８１】
ＰＭＯＳトランジスタＰＴ１２１−１５のソースが電源電圧ＶDDの供給ラインに接続され、ドレインがＮＭＯＳトランジスタＮＴ１２１−１５のドレインに接続され、この接続点によりノードＪ１２１が構成されている。また、ＮＭＯＳトランジスタＮＴ１２１−１５のソースは接地電位ＧＮＤに接続されている。
インバータＩＮＶ１２１−１５の入力端子が第１段ラッチ１１の第１の出力ノードＨ１１１に接続され、出力端子がＮＭＯＳトランジスタＮＴ１２１−１５のゲートに接続されている。ここでは、このインバータＩＮＶ１２１−１５の出力端子とＮＭＯＳトランジスタＮＴ１２１−１５のゲートとの接続点をノード／Ｈ１１１とする。
ノードＪ１２１がインバータＩＮＶ１２２−１５およびＩＮＶ１２３−１５の入力端子およびインバータＩＮＶ１２４−１５の出力端子に接続されている。
また、インバータＩＮＶ１２３−１５の出力端子とインバータＩＮＶ１２４−１５の入力端子が接続され、その接続点によりノードＪ１２２が構成されている。これらインバータＩＮＶ１２３−１５とＩＮＶ１２４−１５によりラッチが構成されている。
そして、第２段ラッチ１２−１５は、インバータＩＮＶ１２２−１５の出力端子からデータＱを出力する。
【０１８２】
この場合、たとえばデータ入力信号Ｄがハイレベル、その反転信号Ｄｂがローレベルであるとすると、第１の出力ノードＨ１１１はローレベルとなり、第２段ラッチ１２−１５のインバータＩＮＶ１２１−１５の出力ノード／１１１はハイレベルとなる。このとき、第１段ラッチ１１の第２の出力ノードＨ１１２は、ハイレベルである。
その結果、ＮＭＯＳトランジスタＮＴ１２１−１５がオンし、ＰＭＯＳトランジスタＰＴ１２１−１５がオフし、ノードＪ１２１が、ローレベルとなり、速やかにインバータＩＮＶ１２２−１５よりハイレベルのデータＱが出力される。
なお、ノードＪ１２１−１５のデータは、インバータＩＮＶ１２３−１５とＩＮＶ１２４−１５のクロスラッチによりクロック信号ＣＫがローレベルに切り替わってもそのレベルが保持される。
【０１８３】
データ入力信号Ｄがローレベルで、その反転信号Ｄｂがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【０１８４】
本第１９の実施形態によれば、第２段ラッチ１２−１５において、前段ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたので、第１の実施形態の効果に加えて、従来回路よりも速やかにハイレベルを出力できるため高速動作が可能である。
【０１８５】
第２０実施形態
図２６は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第２０の実施形態を示す回路図である。
【０１８６】
本第２０の実施形態が上述した第１９の実施形態と異なる点は、第２段ラッチ１２−１６を、相反する信号が保持されている場合、第１段ラッチ１１の出力信号変化と同時に、第２段ラッチに保持されている相反信号を無効化する回路構成としたことにある。
具体的には、クロスラッチを構成するインバータＩＮＶ１２４−１６をノード／Ｈ１１１およびＨ１１２に接続されたクロックドインバータ（Clocked Inverter）により構成したことにある。
【０１８７】
この場合、たとえばデータ入力信号Ｄがハイレベル、その反転信号Ｄｂがローレベルであるとすると、第１の出力ノードＨ１１１はローレベルとなり、第２段ラッチ１２−１６のインバータＩＮＶ１２１−１５の出力ノード／Ｈ１１１はハイレベルとなる。このとき、第１段ラッチ１１の第２の出力ノードＨ１１２は、ハイレベルである。
その結果、ＮＭＯＳトランジスタＮＴ１２１−１５がオンし、ＰＭＯＳトランジスタＰＴ１２１−１５がオフし、ノードＪ１２１が、ローレベルとなる。
このとき、クロックドインバータＩＮＶ１２４−１６はハイレベルを出力できなくなり、速やかにインバータＩＮＶ１２２−１５よりハイレベルのデータＱが出力される。
したがって、ノードＪ１２１がローレベルに変化することを妨げることなく速やかにインバータＩＮＶ１２２−１５よりハイレベルのデータＱが出力される。また、ノードＪ１２１のデータは、インバータＩＮＶ１２３−１５とＩＮＶ１２４−１５のクロスラッチによりクロック信号ＣＫがローレベルに切り替わってもそのレベルが保持される。
【０１８８】
データ入力信号Ｄがローレベルで、その反転信号Ｄｂがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【０１８９】
本第２０の実施形態によれば、第１９の実施形態の効果に加えて、従来回路よりも速やかにハイレベルのデータを出力できるため高速動作が可能である。
【０１９０】
第２１実施形態
図２７は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第２１の実施形態を示す回路図である。
【０１９１】
本第２１の実施形態が上述した第３の実施形態と異なる点は、第２段ラッチ１２−１７において、前段ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたことにある。
【０１９２】
具体的には、第２段ラッチ１２−１７を４つの２入力ＮＡＮＤゲートＮＡ１２１−１７〜ＮＡ１２４−１７により構成している。
ＮＡＮＤゲートＮＡ１２１−１７の第１入力端子が第１段ラッチ１１−２の第１の出力ノードＨ１１１に接続され、第２入力端子がＮＡＮＤゲートＮＡ１２２−１７の出力端子およびＮＡＮＤゲートＮＡ１２４−１７の第１入力端子に接続され、これらの接続点によりノードＩ１２１−１７が構成されている。
ＮＡＮＤゲートＮＡ１２２−１７の第１入力端子が第１段ラッチ１１−２の第２のノードＨ１１２に接続され、第２入力端子がＮＡＭＤゲートＮＡ１２１−１７の出力端子およびＮＡＮＤゲートＮＡ１２３−１７の第１入力端子に接続され、これらの接続点によりノードＩ１２２−１７が構成されている。
ＮＡＮＤゲートＮＡ１２３−１７の第２入力端子が第１段ラッチ１１−２の第２のノードＨ１１２に接続され、ＮＡＮＤゲートＮＡ１２４−１７の第２入力端子が第１段ラッチ１１−２の第１のノードＨ１１１に接続されている。
そして、第２段ラッチ１２−１７は、ＮＡＮＤゲートＮＡ１２４−１７からデータＱを出力し、ＮＡＮＤゲートＮＡ１２３−１７から反転データＱｂを出力する。
【０１９３】
たとえば、データ入力信号Ｄがハイレベル、その反転信号Ｄｂがローレベルであるとすると、第１の出力ノードＨ１１１はローレベルとなり、速やかに第２段ラッチ１２−１７のＮＡＮＤゲートＮＡ１２４−１７よりハイレベルのデータＱが出力される。
また、ＮＡＮＤゲートＮＡ１２３−１７の出力データＱｂがＮＡＮＤゲートＮＡ１２１−１７を介してローレベルとなる。
【０１９４】
データ入力信号Ｄがローレベルで、その反転信号Ｄｂがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【０１９５】
本第２１の実施形態によれば、第２段ラッチ１２−１７において、第１段ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたので、第１および第３の実施形態の効果に加えて、従来回路よりも速やかにハイレベルを出力できるため高速動作が可能である。
【０１９６】
第２２実施形態
図２８は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第２２の実施形態を示す回路図である。
【０１９７】
本第２２の実施形態が上述した第３の実施形態と異なる点は、第２段ラッチ１２−１８の回路構成にある。
【０１９８】
具体的には、第２段ラッチ１２−１８は、図２８に示すように、インバータＩＮＶ１２１−１８〜ＩＮＶ１２４−１８、ＰＭＯＳトランジスタＰＴ１２１−１８、およびＮＭＯＳトランジスタＮＴ１２１−１８を有している。
【０１９９】
ＰＭＯＳトランジスタＰＴ１２１−１８のソースが電源電圧ＶDDの供給ラインに接続され、ドレインがＮＭＯＳトランジスタＮＴ１２１−１８のドレインに接続され、この接続点によりノードＪ１２１−１８が構成されている。また、ＮＭＯＳトランジスタＮＴ１２１−１８のソースは接地電位ＧＮＤに接続されている。
インバータＩＮＶ１２１−１８の入力端子が第１段ラッチ１１の第１の出力ノードＨ１１１に接続され、出力端子がＮＭＯＳトランジスタＮＴ１２１−１８のゲートに接続されている。ここでは、このインバータＩＮＶ１２１−１８の出力端子とＮＭＯＳトランジスタＮＴ１２１−１８のゲートとの接続点をノード／Ｈ１１１とする。
ノードＪ１２１−１８がインバータＩＮＶ１２２−１８およびＩＮＶ１２３−１８の入力端子およびインバータＩＮＶ１２４−１８の出力端子に接続されている。
また、インバータＩＮＶ１２３−１８の出力端子とインバータＩＮＶ１２４−１８の入力端子が接続され、その接続点によりノードＪ１２２−１８が構成されている。これらインバータＩＮＶ１２３−１８とＩＮＶ１２４−１８によりラッチが構成されている。
そして、第２段ラッチ１２−１８は、インバータＩＮＶ１２２−１８の出力端子からデータＱを出力する。
【０２００】
この場合、たとえばデータ入力信号Ｄがハイレベル、その反転信号Ｄｂがローレベルであるとすると、第１の出力ノードＨ１１１はローレベルとなり、第２段ラッチ１２−１８のインバータＩＮＶ１２１−１８の出力ノード／１１１はハイレベルとなる。このとき、第１段ラッチ１１−２の第２の出力ノードＨ１１２は、ハイレベルである。
その結果、ＮＭＯＳトランジスタＮＴ１２１−１８がオンし、ＰＭＯＳトランジスタＰＴ１２１−１８がオフし、ノードＪ１２１−１８が、ローレベルとなり、速やかにインバータＩＮＶ１２２−１８よりハイレベルのデータＱが出力される。
なお、ノードＪ１２１−１８のデータは、インバータＩＮＶ１２３−１８とＩＮＶ１２４−１８のクロスラッチによりクロック信号ＣＫがローレベルに切り替わってもそのレベルが保持される。
【０２０１】
データ入力信号Ｄがローレベルで、その反転信号Ｄｂがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【０２０２】
本第２２の実施形態によれば、第２段ラッチ１２−１８において、第１段ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたので、第１および第３の実施形態の効果に加えて、従来回路よりも速やかにハイレベルを出力できるため高速動作が可能である。
【０２０３】
第２３実施形態
図２９は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第２３の実施形態を示す回路図である。
【０２０４】
本第２３の実施形態が上述した第２２の実施形態と異なる点は、第２段ラッチ１２−１９を、相反する信号が保持されている場合、第１段ラッチ１１−２の出力信号変化と同時に、第２段ラッチに保持されている相反信号を無効化する回路構成としたことにある。
具体的には、クロスラッチを構成するインバータＩＮＶ１２４−１９をノード／Ｈ１１１およびＨ１１２に接続されたクロックドインバータ（Clocked Inverter）により構成したことにある。
【０２０５】
この場合、たとえばデータ入力信号Ｄがハイレベル、その反転信号Ｄｂがローレベルであるとすると、第１の出力ノードＨ１１１はローレベルとなり、第２段ラッチ１２−１９のインバータＩＮＶ１２１−１８の出力ノード／Ｈ１１１はハイレベルとなる。このとき、第１段ラッチ１１−２の第２の出力ノードＨ１１２は、ハイレベルである。
その結果、ＮＭＯＳトランジスタＮＴ１２１−１８がオンし、ＰＭＯＳトランジスタＰＴ１２１−１８がオフし、ノードＪ１２１−１８が、ローレベルとなる。
このとき、クロックドインバータＩＮＶ１２４−１９はハイレベルを出力できなくなり、速やかにインバータＩＮＶ１２２−１８よりハイレベルのデータＱが出力される。
したがって、ノードＪ１２１−１８がローレベルにに変化することを妨げることなく速やかにインバータＩＮＶ１２２−１８よりハイレベルのデータＱが出力される。
また、ノードＪ１２１−１８のデータは、インバータＩＮＶ１２３−１８とＩＮＶ１２４−１９のクロスラッチによりクロック信号ＣＫがローレベルに切り替わってもそのレベルが保持される。
【０２０６】
データ入力信号Ｄがローレベルで、その反転信号Ｄｂがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【０２０７】
本第２３の実施形態によれば、第２２の実施形態の効果に加えて、従来回路よりも速やかにハイレベルのデータを出力できるため高速動作が可能である。
【０２０８】
第２４実施形態
図３０は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第２４の実施形態を示す回路図である。
【０２０９】
本第２４の実施形態が上述した第５の実施形態と異なる点は、第２段ラッチ１２−２０において、前段ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたことにある。
【０２１０】
具体的には、第２段ラッチ１２−２０を４つの２入力ＮＡＮＤゲートＮＡ１２１−２０〜ＮＡ１２４−２０により構成している。
ＮＡＮＤゲートＮＡ１２１−２０の第１入力端子が第１段ラッチ１１−４の第１の出力ノードＨ１１１に接続され、第２入力端子がＮＡＮＤゲートＮＡ１２２−２０の出力端子およびＮＡＮＤゲートＮＡ１２４−２０の第１入力端子に接続され、これらの接続点によりノードＩ１２１−２０が構成されている。
ＮＡＮＤゲートＮＡ１２２−２０の第１入力端子が第１段ラッチ１１−４の第２のノードＨ１１２に接続され、第２入力端子がＮＡＭＤゲートＮＡ１２１−２０の出力端子およびＮＡＮＤゲートＮＡ１２３−２０の第１入力端子に接続され、これらの接続点によりノードＩ１２２−２０が構成されている。
ＮＡＮＤゲートＮＡ１２３−２０の第２入力端子が第１段ラッチ１１−４の第２のノードＨ１１２に接続され、ＮＡＮＤゲートＮＡ１２４−２０の第２入力端子が第１段ラッチ１１−４の第１のノードＨ１１１に接続されている。
そして、第２段ラッチ１２−２０は、ＮＡＮＤゲートＮＡ１２４−２０からデータＱを出力し、ＮＡＮＤゲートＮＡ１２３−２０から反転データＱｂを出力する。
【０２１１】
たとえば、データ入力信号Ｄがハイレベル、その反転信号Ｄｂがローレベルであるとすると、第１の出力ノードＨ１１１はローレベルとなり、速やかに第２段ラッチ１２−２０のＮＡＮＤゲートＮＡ１２４−２０よりハイレベルのデータＱが出力される。
また、ＮＡＮＤゲートＮＡ１２３−２０の出力データＱｂがＮＡＮＤゲートＮＡ１２１−２０を介してローレベルとなる。
【０２１２】
データ入力信号Ｄがローレベルで、その反転信号Ｄｂがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【０２１３】
本第２４の実施形態によれば、第２段ラッチ１２−２０において、第１段ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたので、第１および第３の実施形態の効果に加えて、従来回路よりも速やかにハイレベルを出力できるため高速動作が可能である。
【０２１４】
第２５実施形態
図３１は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第２５の実施形態を示す回路図である。
【０２１５】
本第２５の実施形態が上述した第５の実施形態と異なる点は、第２段ラッチ１２−２１の回路構成にある。
【０２１６】
具体的には、第２段ラッチ１２−２１は、図３１に示すように、インバータＩＮＶ１２１−２１〜ＩＮＶ１２４−２１、ＰＭＯＳトランジスタＰＴ１２１−２１、およびＮＭＯＳトランジスタＮＴ１２１−２１を有している。
【０２１７】
ＰＭＯＳトランジスタＰＴ１２１−２１ソースが電源電圧ＶDDの供給ラインに接続され、ドレインがＮＭＯＳトランジスタＮＴ１２１−２１のドレインに接続され、この接続点によりノードＪ１２１−２１が構成されている。また、ＮＭＯＳトランジスタＮＴ１２１−２１のソースは接地電位ＧＮＤに接続されている。インバータＩＮＶ１２１−２１の入力端子が第１段ラッチ１１−４の第１の出力ノードＨ１１１に接続され、出力端子がＮＭＯＳトランジスタＮＴ１２１−２１のゲートに接続されている。ここでは、このインバータＩＮＶ１２１−２１の出力端子とＮＭＯＳトランジスタＮＴ１２１−２１のゲートとの接続点をノード／Ｈ１１１とする。
ノードＪ１２１−２１がインバータＩＮＶ１２２−２１およびＩＮＶ１２３−２１の入力端子およびインバータＩＮＶ１２４−２１の出力端子に接続されている。
また、インバータＩＮＶ１２３−２１の出力端子とインバータＩＮＶ１２４−２１の入力端子が接続され、その接続点によりノードＪ１２２−２１が構成されている。これらインバータＩＮＶ１２３−２１とＩＮＶ１２４−２１によりラッチが構成されている。
そして、第２段ラッチ１２−２１は、インバータＩＮＶ１２２−２１の出力端子からデータＱを出力する。
【０２１８】
この場合、たとえばデータ入力信号Ｄがハイレベル、その反転信号Ｄｂがローレベルであるとすると、第１の出力ノードＨ１１１はローレベルとなり、第２段ラッチ１２−２１のインバータＩＮＶ１２１−２１の出力ノード／１１１はハイレベルとなる。このとき、第１段ラッチ１１−４の第２の出力ノードＨ１１２は、ハイレベルである。
その結果、ＮＭＯＳトランジスタＮＴ１２１−２１がオンし、ＰＭＯＳトランジスタＰＴ１２１−２１がオフし、ノードＪ１２１−２１が、ローレベルとなり、速やかにインバータＩＮＶ１２２−２１よりハイレベルのデータＱが出力される。
なお、ノードＪ１２１−２１のデータは、インバータＩＮＶ１２３−２１とＩＮＶ１２４−２１のクロスラッチによりクロック信号ＣＫがローレベルに切り替わってもそのレベルが保持される。
【０２１９】
データ入力信号Ｄがローレベルで、その反転信号Ｄｂがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【０２２０】
本第２５の実施形態によれば、第２段ラッチ１２−２１において、第１段ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたので、第１および第５の実施形態の効果に加えて、従来回路よりも速やかにハイレベルを出力できるため高速動作が可能である。
【０２２１】
第２６実施形態
図３２は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第２６の実施形態を示す回路図である。
【０２２２】
本第２６の実施形態が上述した第２５の実施形態と異なる点は、第２段ラッチ１２−２２を、相反する信号が保持されている場合、第１段ラッチ１１−４の出力信号変化と同時に、第２段ラッチに保持されている相反信号を無効化する回路構成としたことにある。
具体的には、クロスラッチを構成するインバータＩＮＶ１２４−２２をノード／Ｈ１１１およびＨ１１２に接続されたクロックドインバータ（Clocked Inverter）により構成したことにある。
【０２２３】
この場合、たとえばデータ入力信号Ｄがハイレベル、その反転信号Ｄｂがローレベルであるとすると、第１の出力ノードＨ１１１はローレベルとなり、第２段ラッチ１２−２２のインバータＩＮＶ１２１−２１の出力ノード／Ｈ１１１はハイレベルとなる。このとき、第１段ラッチ１１−４の第２の出力ノードＨ１１２は、ハイレベルである。
その結果、ＮＭＯＳトランジスタＮＴ１２１−２１がオンし、ＰＭＯＳトランジスタＰＴ１２１−２１がオフし、ノードＪ１２１−２１が、ローレベルとなる。
このとき、クロックドインバータＩＮＶ１２４−２２はハイレベルを出力できなくなり、速やかにインバータＩＮＶ１２２−２１よりハイレベルのデータＱが出力される。
したがって、ノードＪ１２１−２１がローレベルにに変化することを妨げることなく速やかにインバータＩＮＶ１２２−２１よりハイレベルのデータＱが出力される。
また、ノードＪ１２１−２１のデータは、インバータＩＮＶ１２３−２１とＩＮＶ１２４−２２のクロスラッチによりクロック信号ＣＫがローレベルに切り替わってもそのレベルが保持される。
【０２２４】
データ入力信号Ｄがローレベルで、その反転信号Ｄｂがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【０２２５】
本第２６の実施形態によれば、第２５の実施形態の効果に加えて、従来回路よりも速やかにハイレベルのデータを出力できるため高速動作が可能である。
【０２２６】
第２７実施形態
図３３は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第２７の実施形態を示す回路図である。
【０２２７】
本第２７の実施形態が上述した第７の実施形態と異なる点は、第２段ラッチ１２−２３において、前段ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたことにある。
【０２２８】
具体的には、第２段ラッチ１２−２３を４つの２入力ＮＡＮＤゲートＮＡ１２１−２３〜ＮＡ１２４−２３により構成している。
ＮＡＮＤゲートＮＡ１２１−２３の第１入力端子が第１段ラッチ１１−６の第１の出力ノードＨ１１１に接続され、第２入力端子がＮＡＮＤゲートＮＡ１２２−２３の出力端子およびＮＡＮＤゲートＮＡ１２４−２３の第１入力端子に接続され、これらの接続点によりノードＩ１２１−２３が構成されている。
ＮＡＮＤゲートＮＡ１２２−２３の第１入力端子が第１段ラッチ１１−６の第２のノードＨ１１２に接続され、第２入力端子がＮＡＭＤゲートＮＡ１２１−２３の出力端子およびＮＡＮＤゲートＮＡ１２３−２３の第１入力端子に接続され、これらの接続点によりノードＩ１２２−２３が構成されている。
ＮＡＮＤゲートＮＡ１２３−２３の第２入力端子が第１段ラッチ１１−６の第２のノードＨ１１２に接続され、ＮＡＮＤゲートＮＡ１２４−２３の第２入力端子が第１段ラッチ１１−６の第１のノードＨ１１１に接続されている。
そして、第２段ラッチ１２−２３は、ＮＡＮＤゲートＮＡ１２４−２３からデータＱを出力し、ＮＡＮＤゲートＮＡ１２３−２３から反転データＱｂを出力する。
【０２２９】
たとえば、データ入力信号Ｄがハイレベル、その反転信号Ｄｂがローレベルであるとすると、第１の出力ノードＨ１１１はローレベルとなり、速やかに第２段ラッチ１２−２３のＮＡＮＤゲートＮＡ１２４−２３よりハイレベルのデータＱが出力される。
また、ＮＡＮＤゲートＮＡ１２３−２３の出力データＱｂがＮＡＮＤゲートＮＡ１２１−２３を介してローレベルとなる。
【０２３０】
データ入力信号Ｄがローレベルで、その反転信号Ｄｂがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【０２３１】
本第２７の実施形態によれば、第２段ラッチ１２−２３において、第１段ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたので、第１および第７の実施形態の効果に加えて、従来回路よりも速やかにハイレベルを出力できるため高速動作が可能である。
【０２３２】
第２８実施形態
図３４は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第２８の実施形態を示す回路図である。
【０２３３】
本第２８の実施形態が上述した第７の実施形態と異なる点は、第２段ラッチ１２−２４の回路構成にある。
【０２３４】
具体的には、第２段ラッチ１２−２４は、図３４に示すように、インバータＩＮＶ１２１−２４〜ＩＮＶ１２４−２４、ＰＭＯＳトランジスタＰＴ１２１−２４、およびＮＭＯＳトランジスタＮＴ１２１−２４を有している。
【０２３５】
ＰＭＯＳトランジスタＰＴ１２１−２４ソースが電源電圧ＶDDの供給ラインに接続され、ドレインがＮＭＯＳトランジスタＮＴ１２１−２４のドレインに接続され、この接続点によりノードＪ１２１−２４が構成されている。また、ＮＭＯＳトランジスタＮＴ１２１−２４のソースは接地電位ＧＮＤに接続されている。
インバータＩＮＶ１２１−２４の入力端子が第１段ラッチ１１−６の第１の出力ノードＨ１１１に接続され、出力端子がＮＭＯＳトランジスタＮＴ１２１−２４のゲートに接続されている。ここでは、このインバータＩＮＶ１２１−２４の出力端子とＮＭＯＳトランジスタＮＴ１２１−２４のゲートとの接続点をノード／Ｈ１１１とする。
ノードＪ１２１−２４がインバータＩＮＶ１２２−２４およびＩＮＶ１２３−２４の入力端子およびインバータＩＮＶ１２４−２４の出力端子に接続されている。
また、インバータＩＮＶ１２３−２４の出力端子とインバータＩＮＶ１２４−２４の入力端子が接続され、その接続点によりノードＪ１２２−２４が構成されている。これらインバータＩＮＶ１２３−２４とＩＮＶ１２４−２４によりラッチが構成されている。
そして、第２段ラッチ１２−２４は、インバータＩＮＶ１２２−２４の出力端子からデータＱを出力する。
【０２３６】
この場合、たとえばデータ入力信号Ｄがハイレベル、その反転信号Ｄｂがローレベルであるとすると、第１の出力ノードＨ１１１はローレベルとなり、第２段ラッチ１２−２４のインバータＩＮＶ１２１−２４の出力ノード／１１１はハイレベルとなる。このとき、第１段ラッチ１１−６の第２の出力ノードＨ１１２は、ハイレベルである。
その結果、ＮＭＯＳトランジスタＮＴ１２１−２４がオンし、ＰＭＯＳトランジスタＰＴ１２１−２４がオフし、ノードＪ１２１−２４が、ローレベルとなり、速やかにインバータＩＮＶ１２２−２４よりハイレベルのデータＱが出力される。
なお、ノードＪ１２１−２４のデータは、インバータＩＮＶ１２３−２４とＩＮＶ１２４−２４のクロスラッチによりクロック信号ＣＫがローレベルに切り替わってもそのレベルが保持される。
【０２３７】
データ入力信号Ｄがローレベルで、その反転信号Ｄｂがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【０２３８】
本第２８の実施形態によれば、第２段ラッチ１２−２４において、第１段ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたので、第１および第７の実施形態の効果に加えて、従来回路よりも速やかにハイレベルを出力できるため高速動作が可能である。
【０２３９】
第２９実施形態
図３５は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第２９の実施形態を示す回路図である。
【０２４０】
本第２９の実施形態が上述した第２８の実施形態と異なる点は、第２段ラッチ１２−２５を、相反する信号が保持されている場合、第１段ラッチ１１−６の出力信号変化と同時に、第２段ラッチに保持されている相反信号を無効化する回路構成としたことにある。
具体的には、クロスラッチを構成するインバータＩＮＶ１２４−２５をノード／Ｈ１１１およびＨ１１２に接続されたクロックドインバータ（Clocked Inverter）により構成したことにある。
【０２４１】
この場合、たとえばデータ入力信号Ｄがハイレベル、その反転信号Ｄｂがローレベルであるとすると、第１の出力ノードＨ１１１はローレベルとなり、第２段ラッチ１２−２５のインバータＩＮＶ１２１−２４の出力ノード／Ｈ１１１はハイレベルとなる。このとき、第１段ラッチ１１−６の第２の出力ノードＨ１１２は、ハイレベルである。
その結果、ＮＭＯＳトランジスタＮＴ１２１−２４がオンし、ＰＭＯＳトランジスタＰＴ１２１−２４がオフし、ノードＪ１２１−２４が、ローレベルとなる。
このとき、クロックドインバータＩＮＶ１２４−２５はハイレベルを出力できなくなり、速やかにインバータＩＮＶ１２２−２４よりハイレベルのデータＱが出力される。
したがって、ノードＪ１２１−２４がローレベルに変化することを妨げることなく速やかにインバータＩＮＶ１２２−２４よりハイレベルのデータＱが出力される。
また、ノードＪ１２１−２４のデータは、インバータＩＮＶ１２３−２４とＩＮＶ１２４−２５のクロスラッチによりクロック信号ＣＫがローレベルに切り替わってもそのレベルが保持される。
【０２４２】
データ入力信号Ｄがローレベルで、その反転信号Ｄｂがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【０２４３】
本第２９の実施形態によれば、第２８の実施形態の効果に加えて、従来回路よりも速やかにハイレベルのデータを出力できるため高速動作が可能である。
【０２４４】
第３０実施形態
図３６は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第３０の実施形態を示す回路図である。
【０２４５】
本第３０の実施形態が上述した第９の実施形態と異なる点は、第２段ラッチ１２−２６において、前段ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたことにある。
【０２４６】
具体的には、第２段ラッチ１２−２６を４つの２入力ＮＡＮＤゲートＮＡ１２１−２６〜ＮＡ１２４−２６により構成している。
ＮＡＮＤゲートＮＡ１２１−２６の第１入力端子が第１段ラッチ１１−８の第１の出力ノードＨ１１１に接続され、第２入力端子がＮＡＮＤゲートＮＡ１２２−２６の出力端子およびＮＡＮＤゲートＮＡ１２４−２６の第１入力端子に接続され、これらの接続点によりノードＩ１２１−２６が構成されている。
ＮＡＮＤゲートＮＡ１２２−２６の第１入力端子が第１段ラッチ１１−８の第２のノードＨ１１２に接続され、第２入力端子がＮＡＭＤゲートＮＡ１２１−２６の出力端子およびＮＡＮＤゲートＮＡ１２３−２６の第１入力端子に接続され、これらの接続点によりノードＩ１２２−２６が構成されている。
ＮＡＮＤゲートＮＡ１２３−２６の第２入力端子が第１段ラッチ１１−８の第２のノードＨ１１２に接続され、ＮＡＮＤゲートＮＡ１２４−２６の第２入力端子が第１段ラッチ１１−８の第１のノードＨ１１１に接続されている。
そして、第２段ラッチ１２−２６は、ＮＡＮＤゲートＮＡ１２４−２６からデータＱを出力し、ＮＡＮＤゲートＮＡ１２３−２６から反転データＱｂを出力する。
【０２４７】
たとえば、データ入力信号Ｄがハイレベル、その反転信号Ｄｂがローレベルであるとすると、第１の出力ノードＨ１１１はローレベルとなり、速やかに第２段ラッチ１２−２６のＮＡＮＤゲートＮＡ１２４−２６よりハイレベルのデータＱが出力される。
また、ＮＡＮＤゲートＮＡ１２３−２６の出力データＱｂがＮＡＮＤゲートＮＡ１２１−２６を介してローレベルとなる。
【０２４８】
データ入力信号Ｄがローレベルで、その反転信号Ｄｂがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【０２４９】
本第３０の実施形態によれば、第２段ラッチ１２−２６において、第１段ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたので、第１および第７の実施形態の効果に加えて、従来回路よりも速やかにハイレベルを出力できるため高速動作が可能である。
【０２５０】
第３１実施形態
図３７は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第３１の実施形態を示す回路図である。
【０２５１】
本第３１の実施形態が上述した第９の実施形態と異なる点は、第２段ラッチ１２−２７の回路構成にある。
【０２５２】
具体的には、第２段ラッチ１２−２７は、図３７に示すように、インバータＩＮＶ１２１−２７〜ＩＮＶ１２４−２７、ＰＭＯＳトランジスタＰＴ１２１−２７、およびＮＭＯＳトランジスタＮＴ１２１−２７を有している。
【０２５３】
ＰＭＯＳトランジスタＰＴ１２１−２７ソースが電源電圧ＶDDの供給ラインに接続され、ドレインがＮＭＯＳトランジスタＮＴ１２１−２７のドレインに接続され、この接続点によりノードＪ１２１−２７が構成されている。また、ＮＭＯＳトランジスタＮＴ１２１−２７のソースは接地電位ＧＮＤに接続されている。インバータＩＮＶ１２１−２７の入力端子が第１段ラッチ１１−８の第１の出力ノードＨ１１１に接続され、出力端子がＮＭＯＳトランジスタＮＴ１２１−２７のゲートに接続されている。ここでは、このインバータＩＮＶ１２１−２７の出力端子とＮＭＯＳトランジスタＮＴ１２１−２７のゲートとの接続点をノード／Ｈ１１１とする。
ノードＪ１２１−２７がインバータＩＮＶ１２２−２７およびＩＮＶ１２３−２７の入力端子およびインバータＩＮＶ１２４−２７の出力端子に接続されている。
また、インバータＩＮＶ１２３−２７の出力端子とインバータＩＮＶ１２４−２７の入力端子が接続され、その接続点によりノードＪ１２２−２７が構成されている。これらインバータＩＮＶ１２３−２７とＩＮＶ１２４−２７によりラッチが構成されている。
そして、第２段ラッチ１２−２７は、インバータＩＮＶ１２２−２７の出力端子からデータＱを出力する。
【０２５４】
この場合、たとえばデータ入力信号Ｄがハイレベル、その反転信号Ｄｂがローレベルであるとすると、第１の出力ノードＨ１１１はローレベルとなり、第２段ラッチ１２−２７のインバータＩＮＶ１２１−２７の出力ノード／１１１はハイレベルとなる。このとき、第１段ラッチ１１−８の第２の出力ノードＨ１１２は、ハイレベルである。
その結果、ＮＭＯＳトランジスタＮＴ１２１−２７がオンし、ＰＭＯＳトランジスタＰＴ１２１−２７がオフし、ノードＪ１２１−２７が、ローレベルとなり、速やかにインバータＩＮＶ１２２−２７よりハイレベルのデータＱが出力される。
なお、ノードＪ１２１−２７のデータは、インバータＩＮＶ１２３−２７とＩＮＶ１２４−２７のクロスラッチによりクロック信号ＣＫがローレベルに切り替わってもそのレベルが保持される。
【０２５５】
データ入力信号Ｄがローレベルで、その反転信号Ｄｂがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【０２５６】
本第３１の実施形態によれば、第２段ラッチ１２−２７において、第１段ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたので、第１および第９の実施形態の効果に加えて、従来回路よりも速やかにハイレベルを出力できるため高速動作が可能である。
【０２５７】
第３２実施形態
図３８は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第３２の実施形態を示す回路図である。
【０２５８】
本第３２の実施形態が上述した第３１の実施形態と異なる点は、第２段ラッチ１２−２８を、相反する信号が保持されている場合、第１段ラッチ１１−８の出力信号変化と同時に、第２段ラッチに保持されている相反信号を無効化する回路構成としたことにある。
具体的には、クロスラッチを構成するインバータＩＮＶ１２４−２８をノード／Ｈ１１１およびＨ１１２に接続されたクロックドインバータ（Clocked Inverter）により構成したことにある。
【０２５９】
この場合、たとえばデータ入力信号Ｄがハイレベル、その反転信号Ｄｂがローレベルであるとすると、第１の出力ノードＨ１１１はローレベルとなり、第２段ラッチ１２−２８のインバータＩＮＶ１２１−２７の出力ノード／Ｈ１１１はハイレベルとなる。このとき、第１段ラッチ１１−８の第２の出力ノードＨ１１２は、ハイレベルである。
その結果、ＮＭＯＳトランジスタＮＴ１２１−２７がオンし、ＰＭＯＳトランジスタＰＴ１２１−２７がオフし、ノードＪ１２１−２７が、ローレベルとなる。
このとき、クロックドインバータＩＮＶ１２４−２８はハイレベルを出力できなくなり、速やかにインバータＩＮＶ１２２−２７よりハイレベルのデータＱが出力される。
したがって、ノードＪ１２１−２７がローレベルに変化することを妨げることなく速やかにインバータＩＮＶ１２２−２７よりハイレベルのデータＱが出力される。
また、ノードＪ１２１−２７のデータは、インバータＩＮＶ１２３−２７とＩＮＶ１２４−２８のクロスラッチによりクロック信号ＣＫがローレベルに切り替わってもそのレベルが保持される。
【０２６０】
データ入力信号Ｄがローレベルで、その反転信号Ｄｂがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【０２６１】
本第３２の実施形態によれば、第３１の実施形態の効果に加えて、従来回路よりも速やかにハイレベルのデータを出力できるため高速動作が可能である。
【０２６２】
第３３実施形態
図３９は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第３３の実施形態を示す回路図である。
【０２６３】
本第３３の実施形態が上述した第１１の実施形態と異なる点は、第２段ラッチ１２−２９において、前段ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたことにある。
【０２６４】
具体的には、第２段ラッチ１２−２９を４つの２入力ＮＡＮＤゲートＮＡ１２１−２９〜ＮＡ１２４−２９により構成している。
ＮＡＮＤゲートＮＡ１２１−２９の第１入力端子が第１段ラッチ１１−１０の第１の出力ノードＨ１１１に接続され、第２入力端子がＮＡＮＤゲートＮＡ１２２−２９の出力端子およびＮＡＮＤゲートＮＡ１２４−２９の第１入力端子に接続され、これらの接続点によりノードＩ１２１−２９が構成されている。
ＮＡＮＤゲートＮＡ１２２−２９の第１入力端子が第１段ラッチ１１−１０の第２のノードＨ１１２に接続され、第２入力端子がＮＡＭＤゲートＮＡ１２１−２９の出力端子およびＮＡＮＤゲートＮＡ１２３−２９の第１入力端子に接続され、これらの接続点によりノードＩ１２２−２９が構成されている。
ＮＡＮＤゲートＮＡ１２３−２９の第２入力端子が第１段ラッチ１１−１０の第２のノードＨ１１２に接続され、ＮＡＮＤゲートＮＡ１２４−２９の第２入力端子が第１段ラッチ１１−１０の第１のノードＨ１１１に接続されている。
そして、第２段ラッチ１２−２９は、ＮＡＮＤゲートＮＡ１２４−２９からデータＱを出力し、ＮＡＮＤゲートＮＡ１２３−２９から反転データＱｂを出力する。
【０２６５】
たとえば、データ入力信号Ｄがハイレベル、その反転信号Ｄｂがローレベルであるとすると、第１の出力ノードＨ１１１はローレベルとなり、速やかに第２段ラッチ１２−２９のＮＡＮＤゲートＮＡ１２４−２９よりハイレベルのデータＱが出力される。
また、ＮＡＮＤゲートＮＡ１２３−２９の出力データＱｂがＮＡＮＤゲートＮＡ１２１−２９を介してローレベルとなる。
【０２６６】
データ入力信号Ｄがローレベルで、その反転信号Ｄｂがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【０２６７】
本第３３の実施形態によれば、第２段ラッチ１２−２９において、第１段ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたので、第１および第１１の実施形態の効果に加えて、従来回路よりも速やかにハイレベルを出力できるため高速動作が可能である。
【０２６８】
第３４実施形態
図４０は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第３４の実施形態を示す回路図である。
【０２６９】
本第３４の実施形態が上述した第１１の実施形態と異なる点は、第２段ラッチ１２−３０の回路構成にある。
【０２７０】
具体的には、第２段ラッチ１２−３０は、図４０に示すように、インバータＩＮＶ１２１−３０〜ＩＮＶ１２４−３０、ＰＭＯＳトランジスタＰＴ１２１−３０、およびＮＭＯＳトランジスタＮＴ１２１−３０を有している。
【０２７１】
ＰＭＯＳトランジスタＰＴ１２１−３０のソースが電源電圧ＶDDの供給ラインに接続され、ドレインがＮＭＯＳトランジスタＮＴ１２１−３０のドレインに接続され、この接続点によりノードＪ１２１−３０が構成されている。また、ＮＭＯＳトランジスタＮＴ１２１−３０のソースは接地電位ＧＮＤに接続されている。
インバータＩＮＶ１２１−３０の入力端子が第１段ラッチ１１−１０の第１の出力ノードＨ１１１に接続され、出力端子がＮＭＯＳトランジスタＮＴ１２１−３０のゲートに接続されている。ここでは、このインバータＩＮＶ１２１−３０の出力端子とＮＭＯＳトランジスタＮＴ１２１−３０のゲートとの接続点をノード／Ｈ１１１とする。
ノードＪ１２１−３０がインバータＩＮＶ１２２−３０およびＩＮＶ１２３−３０の入力端子およびインバータＩＮＶ１２４−３０の出力端子に接続されている。
また、インバータＩＮＶ１２３−３０の出力端子とインバータＩＮＶ１２４−３０の入力端子が接続され、その接続点によりノードＪ１２２−３０が構成されている。これらインバータＩＮＶ１２３−３０とＩＮＶ１２４−３０によりラッチが構成されている。
そして、第２段ラッチ１２−３０は、インバータＩＮＶ１２２−３０の出力端子からデータＱを出力する。
【０２７２】
この場合、たとえばデータ入力信号Ｄがハイレベル、その反転信号Ｄｂがローレベルであるとすると、第１の出力ノードＨ１１１はローレベルとなり、第２段ラッチ１２−３０のインバータＩＮＶ１２１−３０の出力ノード／１１１はハイレベルとなる。このとき、第１段ラッチ１１−１０の第２の出力ノードＨ１１２は、ハイレベルである。
その結果、ＮＭＯＳトランジスタＮＴ１２１−３０がオンし、ＰＭＯＳトランジスタＰＴ１２１−３０がオフし、ノードＪ１２１−３０が、ローレベルとなり、速やかにインバータＩＮＶ１２２−３０よりハイレベルのデータＱが出力される。
なお、ノードＪ１２１−３０のデータは、インバータＩＮＶ１２３−３０とＩＮＶ１２４−３０のクロスラッチによりクロック信号ＣＫがローレベルに切り替わってもそのレベルが保持される。
【０２７３】
データ入力信号Ｄがローレベルで、その反転信号Ｄｂがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【０２７４】
本第３４の実施形態によれば、第２段ラッチ１２−３０において、第１段ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたので、第１および第１１の実施形態の効果に加えて、従来回路よりも速やかにハイレベルを出力できるため高速動作が可能である。
【０２７５】
第３５実施形態
図４１は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第３５の実施形態を示す回路図である。
【０２７６】
本第３５の実施形態が上述した第３４の実施形態と異なる点は、第２段ラッチ１２−３１を、相反する信号が保持されている場合、第１段ラッチ１１−１０の出力信号変化と同時に、第２段ラッチに保持されている相反信号を無効化する回路構成としたことにある。
具体的には、クロスラッチを構成するインバータＩＮＶ１２４−３１をノード／Ｈ１１１およびＨ１１２に接続されたクロックドインバータ（Clocked Inverter）により構成したことにある。
【０２７７】
この場合、たとえばデータ入力信号Ｄがハイレベル、その反転信号Ｄｂがローレベルであるとすると、第１の出力ノードＨ１１１はローレベルとなり、第２段ラッチ１２−３１のインバータＩＮＶ１２１−３０の出力ノード／Ｈ１１１はハイレベルとなる。このとき、第１段ラッチ１１−１０の第２の出力ノードＨ１１２は、ハイレベルである。
その結果、ＮＭＯＳトランジスタＮＴ１２１−３０がオンし、ＰＭＯＳトランジスタＰＴ１２１−３０がオフし、ノードＪ１２１−３０が、ローレベルとなる。
このとき、クロックドインバータＩＮＶ１２４−３１はハイレベルを出力できなくなり、速やかにインバータＩＮＶ１２２−３０よりハイレベルのデータＱが出力される。
したがって、ノードＪ１２１−３０がローレベルにに変化することを妨げることなく速やかにインバータＩＮＶ１２２−３０よりハイレベルのデータＱが出力される。
また、ノードＪ１２１−３０のデータは、インバータＩＮＶ１２３−３０とＩＮＶ１２４−３１のクロスラッチによりクロック信号ＣＫがローレベルに切り替わってもそのレベルが保持される。
【０２７８】
データ入力信号Ｄがローレベルで、その反転信号Ｄｂがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【０２７９】
本第３５の実施形態によれば、第３４の実施形態の効果に加えて、従来回路よりも速やかにハイレベルのデータを出力できるため高速動作が可能である。
【０２８０】
第３６実施形態
図４２は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第３６の実施形態を示す回路図である。
【０２８１】
本第３６の実施形態が上述した第１３の実施形態と異なる点は、第２段ラッチ１２−３２において、前段ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたことにある。
【０２８２】
具体的には、第２段ラッチ１２−３２を４つの２入力ＮＡＮＤゲートＮＡ１２１−３２〜ＮＡ１２４−３２により構成している。
ＮＡＮＤゲートＮＡ１２１−３２の第１入力端子が第１段ラッチ１１−１２の第１の出力ノードＨ１１１に接続され、第２入力端子がＮＡＮＤゲートＮＡ１２２−３２の出力端子およびＮＡＮＤゲートＮＡ１２４−３２の第１入力端子に接続され、これらの接続点によりノードＩ１２１−３２が構成されている。
ＮＡＮＤゲートＮＡ１２２−３２の第１入力端子が第１段ラッチ１１−１２の第２のノードＨ１１２に接続され、第２入力端子がＮＡＭＤゲートＮＡ１２１−３２の出力端子およびＮＡＮＤゲートＮＡ１２３−３２の第１入力端子に接続され、これらの接続点によりノードＩ１２２−３２が構成されている。
ＮＡＮＤゲートＮＡ１２３−３２の第２入力端子が第１段ラッチ１１−１２の第２のノードＨ１１２に接続され、ＮＡＮＤゲートＮＡ１２４−３２の第２入力端子が第１段ラッチ１１−１２の第１のノードＨ１１１に接続されている。
そして、第２段ラッチ１２−３２は、ＮＡＮＤゲートＮＡ１２４−３２からデータＱを出力し、ＮＡＮＤゲートＮＡ１２３−３２から反転データＱｂを出力する。
【０２８３】
たとえば、データ入力信号Ｄがハイレベル、その反転信号Ｄｂがローレベルであるとすると、第１の出力ノードＨ１１１はローレベルとなり、速やかに第２段ラッチ１２−３２のＮＡＮＤゲートＮＡ１２４−３２よりハイレベルのデータＱが出力される。
また、ＮＡＮＤゲートＮＡ１２３−３２の出力データＱｂがＮＡＮＤゲートＮＡ１２１−３２を介してローレベルとなる。
【０２８４】
データ入力信号Ｄがローレベルで、その反転信号Ｄｂがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【０２８５】
本第３６の実施形態によれば、第２段ラッチ１２−３２において、第１段ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたので、第１および第１３の実施形態の効果に加えて、従来回路よりも速やかにハイレベルを出力できるため高速動作が可能である。
【０２８６】
第３７実施形態
図４３は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第３７の実施形態を示す回路図である。
【０２８７】
本第３７の実施形態が上述した第１３の実施形態と異なる点は、第２段ラッチ１２−３３の回路構成にある。
【０２８８】
具体的には、第２段ラッチ１２−３３は、図４３に示すように、インバータＩＮＶ１２１−３３〜ＩＮＶ１２４−３３、ＰＭＯＳトランジスタＰＴ１２１−３３、およびＮＭＯＳトランジスタＮＴ１２１−３３を有している。
【０２８９】
ＰＭＯＳトランジスタＰＴ１２１−３３のソースが電源電圧ＶDDの供給ラインに接続され、ドレインがＮＭＯＳトランジスタＮＴ１２１−３３のドレインに接続され、この接続点によりノードＪ１２１−３３が構成されている。また、ＮＭＯＳトランジスタＮＴ１２１−３３のソースは接地電位ＧＮＤに接続されている。
インバータＩＮＶ１２１−３３の入力端子が第１段ラッチ１１−１２の第１の出力ノードＨ１１１に接続され、出力端子がＮＭＯＳトランジスタＮＴ１２１−３３のゲートに接続されている。ここでは、このインバータＩＮＶ１２１−３３の出力端子とＮＭＯＳトランジスタＮＴ１２１−３３のゲートとの接続点をノード／Ｈ１１１とする。
ノードＪ１２１−３３がインバータＩＮＶ１２２−３３およびＩＮＶ１２３−３３の入力端子およびインバータＩＮＶ１２４−３３の出力端子に接続されている。
また、インバータＩＮＶ１２３−３３の出力端子とインバータＩＮＶ１２４−３０の入力端子が接続され、その接続点によりノードＪ１２２−３３が構成されている。これらインバータＩＮＶ１２３−３３とＩＮＶ１２４−３３によりラッチが構成されている。
そして、第２段ラッチ１２−３３は、インバータＩＮＶ１２２−３３の出力端子からデータＱを出力する。
【０２９０】
この場合、たとえばデータ入力信号Ｄがハイレベル、その反転信号Ｄｂがローレベルであるとすると、第１の出力ノードＨ１１１はローレベルとなり、第２段ラッチ１２−３３のインバータＩＮＶ１２１−３３の出力ノード／１１１はハイレベルとなる。このとき、第１段ラッチ１１−１２の第２の出力ノードＨ１１２は、ハイレベルである。
その結果、ＮＭＯＳトランジスタＮＴ１２１−３３がオンし、ＰＭＯＳトランジスタＰＴ１２１−３３がオフし、ノードＪ１２１−３３が、ローレベルとなり、速やかにインバータＩＮＶ１２２−３３よりハイレベルのデータＱが出力される。
なお、ノードＪ１２１−３３のデータは、インバータＩＮＶ１２３−３３とＩＮＶ１２４−３３のクロスラッチによりクロック信号ＣＫがローレベルに切り替わってもそのレベルが保持される。
【０２９１】
データ入力信号Ｄがローレベルで、その反転信号Ｄｂがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【０２９２】
本第３７の実施形態によれば、第２段ラッチ１２−３３において、第１段ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたので、第１および第１３の実施形態の効果に加えて、従来回路よりも速やかにハイレベルを出力できるため高速動作が可能である。
【０２９３】
第３８実施形態
図４４は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第３８の実施形態を示す回路図である。
【０２９４】
本第３８の実施形態が上述した第３７の実施形態と異なる点は、第２段ラッチ１２−３４を、相反する信号が保持されている場合、第１段ラッチ１１−１２の出力信号変化と同時に、第２段ラッチに保持されている相反信号を無効化する回路構成としたことにある。
具体的には、クロスラッチを構成するインバータＩＮＶ１２４−３４をノード／Ｈ１１１およびＨ１１２に接続されたクロックドインバータ（Clocked Inverter）により構成したことにある。
【０２９５】
この場合、たとえばデータ入力信号Ｄがハイレベル、その反転信号Ｄｂがローレベルであるとすると、第１の出力ノードＨ１１１はローレベルとなり、第２段ラッチ１２−３４のインバータＩＮＶ１２１−３３の出力ノード／Ｈ１１１はハイレベルとなる。このとき、第１段ラッチ１１−１２の第２の出力ノードＨ１１２は、ハイレベルである。
その結果、ＮＭＯＳトランジスタＮＴ１２１−３３がオンし、ＰＭＯＳトランジスタＰＴ１２１−３３がオフし、ノードＪ１２１−３３が、ローレベルとなる。
このとき、クロックドインバータＩＮＶ１２４−３４はハイレベルを出力できなくなり、速やかにインバータＩＮＶ１２２−３３よりハイレベルのデータＱが出力される。
したがって、ノードＪ１２１−３３がローレベルに変化することを妨げることなく速やかにインバータＩＮＶ１２２−３３よりハイレベルのデータＱが出力される。
また、ノードＪ１２１−３３のデータは、インバータＩＮＶ１２３−３３とＩＮＶ１２４−３４のクロスラッチによりクロック信号ＣＫがローレベルに切り替わってもそのレベルが保持される。
【０２９６】
データ入力信号Ｄがローレベルで、その反転信号Ｄｂがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【０２９７】
本第３８の実施形態によれば、第３７の実施形態の効果に加えて、従来回路よりも速やかにハイレベルのデータを出力できるため高速動作が可能である。
【０２９８】
【発明の効果】
以上説明したように、本発明によれば、回路設計手法に依存することなく、高速動作を実現でき、消費電力の削減することができる利点がある。
【図面の簡単な説明】
【図１】本発明に係るセンスアンプ式Ｄ型フリップフロップの第１の実施形態を示す回路図である。
【図２】図１のＤ型フリップフロップの動作を説明するためのタイミングチャートである。
【図３】本発明に係るセンスアンプ式Ｄ型フリップフロップの第２の実施形態を示す回路図である。
【図４】本発明に係るセンスアンプ式Ｄ型フリップフロップの第３の実施形態を示す回路図である。
【図５】本発明に係るセンスアンプ式Ｄ型フリップフロップの第４の実施形態を示す回路図である。
【図６】本発明に係るセンスアンプ式Ｄ型フリップフロップの第５の実施形態を示す回路図である。
【図７】本発明に係るセンスアンプ式Ｄ型フリップフロップの第６の実施形態を示す回路図である。
【図８】本発明に係るセンスアンプ式Ｄ型フリップフロップの第７の実施形態を示す回路図である。
【図９】図８のＤ型フリップフロップの動作を説明するためのタイミングチャートである。
【図１０】本発明に係るセンスアンプ式Ｄ型フリップフロップの第８の実施形態を示す回路図である。
【図１１】本発明に係るセンスアンプ式Ｄ型フリップフロップの第９の実施形態を示す回路図である。
【図１２】本発明に係るセンスアンプ式Ｄ型フリップフロップの第１０の実施形態を示す回路図である。
【図１３】本発明に係るセンスアンプ式Ｄ型フリップフロップの第１１の実施形態を示す回路図である。
【図１４】図１３のＤ型フリップフロップの動作を説明するためのタイミングチャートである。
【図１５】本発明に係るセンスアンプ式Ｄ型フリップフロップの第１２の実施形態を示す回路図である。
【図１６】本発明に係るセンスアンプ式Ｄ型フリップフロップの第１３の実施形態を示す回路図である。
【図１７】図１６のＤ型フリップフロップの動作を説明するためのタイミングチャートである。
【図１８】本発明に係るセンスアンプ式Ｄ型フリップフロップの第１４の実施形態を示す回路図である。
【図１９】本発明に係るセンスアンプ式Ｄ型フリップフロップの第１５の実施形態を示す回路図である。
【図２０】図１９のＤ型フリップフロップの動作を説明するためのタイミングチャートである。
【図２１】本発明に係るセンスアンプ式Ｄ型フリップフロップの第１６の実施形態を示す回路図である。
【図２２】図２１のＤ型フリップフロップの動作を説明するためのタイミングチャートである。
【図２３】本発明に係るセンスアンプ式Ｄ型フリップフロップの第１７の実施形態を示す回路図である。
【図２４】本発明に係るセンスアンプ式Ｄ型フリップフロップの第１８の実施形態を示す回路図である。
【図２５】本発明に係るセンスアンプ式Ｄ型フリップフロップの第１９の実施形態を示す回路図である。
【図２６】本発明に係るセンスアンプ式Ｄ型フリップフロップの第２０の実施形態を示す回路図である。
【図２７】本発明に係るセンスアンプ式Ｄ型フリップフロップの第２１の実施形態を示す回路図である。
【図２８】本発明に係るセンスアンプ式Ｄ型フリップフロップの第２２の実施形態を示す回路図である。
【図２９】本発明に係るセンスアンプ式Ｄ型フリップフロップの第２３の実施形態を示す回路図である。
【図３０】本発明に係るセンスアンプ式Ｄ型フリップフロップの第２４の実施形態を示す回路図である。
【図３１】本発明に係るセンスアンプ式Ｄ型フリップフロップの第２５の実施形態を示す回路図である。
【図３２】本発明に係るセンスアンプ式Ｄ型フリップフロップの第２６の実施形態を示す回路図である。
【図３３】本発明に係るセンスアンプ式Ｄ型フリップフロップの第２７の実施形態を示す回路図である。
【図３４】本発明に係るセンスアンプ式Ｄ型フリップフロップの第２８の実施形態を示す回路図である。
【図３５】本発明に係るセンスアンプ式Ｄ型フリップフロップの第２９の実施形態を示す回路図である。
【図３６】本発明に係るセンスアンプ式Ｄ型フリップフロップの第３０の実施形態を示す回路図である。
【図３７】本発明に係るセンスアンプ式Ｄ型フリップフロップの第３１の実施形態を示す回路図である。
【図３８】本発明に係るセンスアンプ式Ｄ型フリップフロップの第３２の実施形態を示す回路図である。
【図３９】本発明に係るセンスアンプ式Ｄ型フリップフロップの第３３の実施形態を示す回路図である。
【図４０】本発明に係るセンスアンプ式Ｄ型フリップフロップの第３４の実施形態を示す回路図である。
【図４１】本発明に係るセンスアンプ式Ｄ型フリップフロップの第３５の実施形態を示す回路図である。
【図４２】本発明に係るセンスアンプ式Ｄ型フリップフロップの第３６の実施形態を示す回路図である。
【図４３】本発明に係るセンスアンプ式Ｄ型フリップフロップの第３７の実施形態を示す回路図である。
【図４４】本発明に係るセンスアンプ式Ｄ型フリップフロップの第３８の実施形態を示す回路図である。
【図４５】従来のセンスアンプ式Ｄ型フリップフロップの第１の構成例を示す回路図である。
【図４６】図４５のＤ型フリップフロップの動作を説明するためのタイミングチャートである。
【図４７】従来のセンスアンプ式Ｄ型フリップフロップの第２の構成例を示す回路図である。
【符号の説明】
１０，１０−１〜１０−３４，２０，２０−１，２０−２…センスアンプ式Ｄ型フリップフロップ、１１，１１−１，１１−２，１１−４，１１−６，１１−８，１１−１０，１１−１２，２１…第１段ラッチ、１２，１２−１，１２−３，１２−５，１２−７，１２−９，１２−１１，１２−１３，１２−１５，１２−１６，１２−１８〜１２−３４、２２，２２−１，２２−２…第２段ラッチ、ＰＴ１１１〜ＰＴ１１４，ＰＴ１２１、ＰＴ２１１〜ＰＴ２１４，ＰＴ２２１…ＰＭＯＳトランジスタ、ＮＴ１１１〜ＮＴ１１９、ＮＴ２１１〜ＮＴ２１６、ＮＴ１２１…ＮＭＯＳトランジスタ、ＮＡ１２１〜ＮＡ１２４…ＮＡＮＤゲート。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a flip-flop, and more particularly to an improvement of a flip-flop using a sense amplifier.
[0002]
[Prior art]
Recent LSIs require high-speed operation at the GHz level, low-power operation, or both. In these LSIs, flip-flop circuits are widely used not only for scan mode but also for pipeline control for high-speed operation.
The flip-flop is one of the important factors that determine the operating frequency and power consumption of the LSI.
[0003]
However, in the high-speed operation, the time consumed by the flip-flop circuit, specifically, the ratio of the set-up time and the valid delay to one clock cycle is very large, which is a large factor in increasing the speed. It is an obstacle. In the low power consumption operation, the flip-flop circuit operates with a clock signal (synchronous signal) such as a system clock, and the power consumption of the clock signal system is very large relative to the power consumption of the entire LSI. It is an obstacle to consumption.
[0004]
Therefore, various techniques for increasing the speed of the flip-flop and reducing the power consumption have been proposed until now.
As a high-speed operation flip-flop, a D-type flip-flop recently announced is “Sense Amplifier-Based Flip-flop” (for example, Non-Patent Document 1).
Hereinafter, this D-type flip-flop is referred to as a “sense amplifier type D-type flip-flop (SAFF)”.
[0005]
In this sense amplifier type D flip-flop, a differential sense amplifier applying an inverter loop is mounted on a first stage latch (master side latch), and an RS latch is mounted on a second stage latch (slave side latch). By combining these, a D-type flip-flop is realized.
[0006]
FIG. 45 is a circuit diagram showing a configuration example of a conventional sense amplifier type D flip-flop.
As shown in FIG. 45, the sense amplifier type D flip-flop 1 includes a first stage latch (master side latch) 2 and a second stage latch (slave side latch) 3 connected in cascade.
[0007]
The first stage latch 2 has p-channel MOS (PMOS) transistors PT21 to PT24 and n-channel MOS (NMOS) transistors NT21 to NT26.
[0008]
The sources of the PMOS transistors PT21 to PT24 have the power supply voltage VDDConnected to the supply line.
The drains of the PMOS transistors PT21 and PT22 are connected to the drain of the NMOS transistor NT21, and the connection point forms an output node H1. The output node H1 is connected to the gate of the PMOS transistor PT23 and the gate of the NMOS transistor NT22.
The drains of the PMOS transistors PT23 and PT24 are connected to the drain of the NMOS transistor NT22, and the connection point constitutes an output node H2. The output node H2 is connected to the gate of the PMOS transistor PT22 and the gate of the NMOS transistor NT21.
The gates of the PMOS transistors PT21 and PT24 are connected to an input line of a clock signal (synchronization signal) CK.
[0009]
The source of the NMOS transistor NT21 is connected to the drain of the NMOS transistor NT23, and the connection point forms the intermediate node F1. The source of the NMOS transistor NT22 is connected to the drain of the NMOS transistor NT24, and the connection point forms an intermediate node F2.
The sources of the NMOS transistor NT23 and the NMOS transistor NT24 are connected to each other, and the connection point forms an intermediate node G1. This intermediate node G1 is connected to the drain of the NMOS transistor NT25, and the source of the NMOS transistor NT25 is connected to the ground potential GND.
The source and the drain of the NMOS transistor NT26 are connected to the nodes F1 and F2, respectively.
The gate of the NMOS transistor NT23 is connected to the supply line of the data input signal D, and the gate of the NMOS transistor NT24 is connected to the supply line of the inverted signal Db of the data input signal D. The gate of the NMOS transistor NT25 is connected to the supply line of the clock signal CK, and the gate of the NMOS transistor NT26 is connected to the power supply voltage V.DDConnected to the supply line.
[0010]
The second-stage latch 3 includes two-input NAND gates NA31 and NA32.
The first input terminal of the NAND gate NA31 is connected to the output node H1 of the first-stage latch 2, and the second input terminal is connected to the output terminal of the NAND gate NA32.
The first input terminal of the NAND gate NA32 is connected to the node H2 of the first stage latch 2, and the second input terminal is connected to the output terminal of the NAMD gate NA31.
Then, the second-stage latch 3 outputs data Q from the NAND gate NA31, and outputs inverted data Qb from the NAND gate NA32.
[0011]
Next, the operation of the conventional sense amplifier type D flip-flop 1 will be described with reference to the timing chart of FIG.
[0012]
The flip-flop 1 captures the value of the data input signal D in synchronization with the rising edge of the clock signal CK, and outputs data Q and inverted data Qb. The value is held for one cycle of the clock signal CK.
[0013]
During a period when the clock signal CK is at a low level (logic 0 level), the PMOS transistors PT21 and PT24 are turned on, and the NMOS transistor NT25 is cut off.
[0014]
During the period when the clock signal CK is at the low level, the PMOS transistors PT21 and PT24 behave equivalently as resistors, and through these, the nodes H1 and H2 are connected as shown in FIGS. It is precharged to a complete logic 1 potential (high level).
Then, the PMOS transistors PT22 and PT23 are cut off. Since the gate terminals and the drain terminals of the NMOS transistors NT21 and NT22 have the same potential, they behave equivalently as diodes.
Therefore, when the power supply voltage is VDD[V] Assuming that the threshold value of the NMOS transistor is Vtn, the potentials of the nodes F1 and F2 at this time become (Vtn) as shown in FIGS. 46 (D) and (F).DD−Vtn) [V]. That is, charges flow from the output nodes H1 and H2 to the intermediate nodes F1 and F2.
[0015]
As described above, when the clock signal CK is at the low level, the output nodes H1 and H2 of the first stage latch 2 are both at the high level of logic 1, which holds the NAND-RS latch of the second stage latch 3. Operate as mode.
[0016]
When the clock signal CK goes high, the PMOS transistors PT21 and PT24 are cut off, the NMOS transistor NT25 is turned on, and the sense amplifier operates.
Depending on the state of the data input signal D and its inverted signal Dd, one of the NMOS transistors NT23 and NT24 is cut off.
Therefore, a difference occurs between the conduction resistances of the intermediate nodes F1 and F2 with respect to the ground.
[0017]
For example, assuming that the NMOS transistor NT24 is cut off, the conduction resistance of the intermediate node F1 with respect to the ground is the sum of the resistance values of the NMOS transistor NT23 and the NMOS transistor NT25. Is the sum of the resistance values of the NMOS transistors NT26, NT23, and NT25.
Such a difference in the conduction resistance appears in the discharge speed of the charges on the output nodes H1 and H2. In the above example, since the conduction resistance of the node F1 with respect to the ground is smaller, the charge of the node H1 is discharged more quickly. At this time, the charge on the node H2 is also discharged.
However, when the potential of the output node H1 falls, the PMOS transistor PT23 turns on and the NMOS transistor NT22 cuts off, and the potential of the falling node H2 rises to obtain a complete logic 1 potential again.
[0018]
In this way, a steady state is established in the inverter loop composed of the PMOS transistors PT22 and PT23 and the NMOS transistors NT21 and NT22.
Thereafter, even if the data input signal D and its inverted signal Dd change and the transistor to be cut off changes from the NMOS transistor NT24 to the NMOS transistor NT23, this steady state is not broken.
This is because one of the NMOS transistors NT23 and NT24 is always on, and both of the intermediate nodes F1 and F2 always have a path to ground through the NMOS transistor NT26. This is because it is connected to the ground.
[0019]
Thus, as shown in FIGS. 46 (A), (C), and (E), one of the output nodes H and H2 of the first-stage latch 2 becomes logic 0 during the period when the clock signal is at the high level. Become.
In response, the RS latch of the second stage latch 3 is set or reset, and a value corresponding to the input data appears on the outputs Q and Qd.
[0020]
[Non-patent document 1]
J. See Montanaro, et al. , "A 160MHz 32b 0.5W CMOS Rlsc Microprocessor," ISSCC Digest of Technical Papers, pp. 146-64. 214-215, Feb. , 1996.
[0021]
[Problems to be solved by the invention]
However, the above-described sense-amplifier D-type flip-flop 1 can make the most of its advantage in a circuit configuration of complementary input and complementary output such as a data path circuit, but is not suitable for a random logic circuit such as an ASIC.
When all circuit methods are considered, the above-described sense amplifier type D flip-flop 1 has the following problems.
[0022]
First, if only one of the data input signal D and its inverted signal Db is input, the sense amplifier D-type flip-flop 1 has an advantage that the setup time, which is the largest factor capable of high-speed operation, is short. Is impaired.
[0023]
Next, in FIG. 45, the outputs Q and Qb are connected to the inputs of the NAND gates NA31 and NA32, however, when the output signal wiring is affected by crosstalk or the like, the value changes and is held as it is. There is a risk of being done.
In order to solve this problem, as shown in FIG. 47, it is conceivable to provide inverters INV31 and INV32 on the output side of NAND gates NA31 and NA32. However, simply providing an inverter increases the valid delay.
[0024]
Finally, charging and discharging of electric charges at each node of the first-stage latch 2 are described. In each of nodes H1, H2, F1, F2, and G1 in FIG. 45, charge of each clock is performed regardless of a change in the logic level of data input signal D and its inverted signal Db.
For example, when the data input signal D is at a high level, the charges at the nodes H1, F1, F2, and G1 are discharged, and when the inverted signal Fb is at a high level, the nodes at H2, F1, F2, and G1 are discharged. The charge is discharged.
The charge time of the charge determines the setup time, the discharge time determines the valid delay, and is one of the factors that increase the power consumption due to the clock signal.
For the above reasons, the sense amplifier type D-type flip-flop 1 described above loses the advantage of high-speed operation depending on the circuit design method.
[0025]
The present invention has been made in view of such circumstances, and an object of the present invention is to provide a flip-flop capable of realizing high-speed operation and reducing power consumption without depending on a circuit design technique.
[0026]
[Means for Solving the Problems]
In order to achieve the above object, a first aspect of the present invention is a flip-flop including a first-stage latch and a second-stage latch for latching latch data of the first-stage latch, wherein the first-stage latch includes a first-stage latch. The latch includes a first output node, a second output node, and a first and a second signal sequentially formed on the first signal path between the first output node and the reference potential toward the reference potential. An intermediate node; third and fourth intermediate nodes sequentially formed on the second signal path between the second output node and the reference potential toward the reference potential; A pre-setting means for setting the first output node and the second output node to a second potential level at the time of, and conducting when the second output node is at the first potential level, and One output node is connected to a second potential source A first switching unit that is kept in a non-conductive state at a second potential level; and a second switching unit that conducts when the first output node is at a first potential level and connects the second output node to a second one. A second switching means connected to the potential source and held in a non-conductive state when the signal is at a second potential level; and a second switching means held in a non-conductive state when the synchronization signal is at the first potential level. Third and fourth switching means which conduct when the potential level is attained, and fifth switching means which are kept non-conductive when the data input signal is at the first potential level and conduct when the data input signal is at the second potential level Means, a non-conductive state when the inverted signal of the data input signal is at the first potential level, and a sixth switching means which is conductive when the inverted signal is at the second potential level; and wherein the first output node is Of the first potential level A seventh switching means which is kept in a non-conductive state when the second output node is at a second potential level and is kept in a non-conductive state when the second output node is at a first potential level; And a seventh switching means that conducts when the potential level is equal to the third signal level, wherein the third, fifth, and seventh switching means are connected in series to the first signal path, and are connected to at least the third signal path. Switching means is connected between the first output node and the first intermediate node or between the first intermediate node and the second intermediate node, and is connected to the fourth, sixth, And eighth switching means are connected in series to the second signal path, and at least the fourth switching means is connected between the second output node and the third intermediate node or the third switching means. Intermediate node and the above 4 intermediate nodes.
[0027]
In the present invention, the third switching means is connected between the first output node and the first intermediate node, and the fifth switching means is connected to the first intermediate node and the second intermediate node. The seventh switching means is connected between the second intermediate node and the reference potential, and the fourth switching means is connected between the second output node and the third intermediate node. The sixth switching means is connected between the third intermediate node and the fourth intermediate node, and the eighth switching means is connected between the fourth intermediate node and the reference node. And the first stage latch is further connected when the second output node is at a second potential level to connect the first intermediate node to the reference potential. At the potential level of 1. A ninth switching means which is kept in a conductive state, and which conducts when the first output node is at a second potential level to connect the third intermediate node to the reference potential; And a tenth switching unit that is kept in a non-conducting state at the time of (i).
[0028]
In the present invention, the third switching means is connected between the first output node and the first intermediate node, and the seventh switching means is connected to the first intermediate node and the second intermediate node. The fifth switching means is connected between the second intermediate node and the reference potential, and the fourth switching means is connected between the second output node and the third output node. , The eighth switching means is connected between the third intermediate node and the fourth intermediate node, and the sixth switching means is connected to the fourth intermediate node. Connected to the reference potential, the first-stage latch further conducts when the second output node is at a second potential level, and connects the second intermediate node to the reference potential. At the first potential level Ninth switching means, which is kept in a non-conducting state when the first output node is at a second potential level and is connected to connect the fourth intermediate node to the reference potential. And a tenth switching means which is kept in a non-conductive state at the potential level of
[0029]
In the present invention, the third switching means is connected between the first output node and the first intermediate node, and the seventh switching means is connected to the first intermediate node and the second intermediate node. The fifth switching means is connected between the second intermediate node and the reference potential, and the fourth switching means is connected between the second output node and the third output node. , The eighth switching means is connected between the third intermediate node and the fourth intermediate node, and the sixth switching means is connected to the fourth intermediate node. Connected to the reference potential, the first-stage latch further conducts when the second output node is at a second potential level and connects the first intermediate node to the reference potential. At the first potential level Ninth switching means, which is kept in a non-conducting state when the first output node is at a second potential level, and conducts to connect the third intermediate node to the reference potential. And a tenth switching means which is kept in a non-conductive state at the potential level of
[0030]
In the present invention, the third switching means is connected between the first output node and the first intermediate node, and the seventh switching means is connected to the first intermediate node and the second intermediate node. The fifth switching means is connected between the second intermediate node and the reference potential, and the fourth switching means is connected between the second output node and the third output node. , The eighth switching means is connected between the third intermediate node and the fourth intermediate node, and the sixth switching means is connected to the fourth intermediate node. Connected to the reference potential, the first-stage latch further conducts when the second output node is at a second potential level, and the second intermediate node and the fourth intermediate node And the first A ninth switching means which is kept in a non-conducting state when the signal is at a level, and which conducts when the first output node is at a second potential level, and is connected to the second intermediate node and the fourth intermediate node. And a tenth switching means that is kept in a non-conductive state at the first potential level.
[0031]
In the present invention, the third switching means is connected between the first output node and the first intermediate node, and the seventh switching means is connected to the first intermediate node and the second intermediate node. The fifth switching means is connected between the second intermediate node and the reference potential, and the fourth switching means is connected between the second output node and the third output node. , The eighth switching means is connected between the third intermediate node and the fourth intermediate node, and the sixth switching means is connected to the fourth intermediate node. The first-stage latch is connected between the reference potential and the first-stage latch, and further includes a connection unit that includes a resistance component and connects the second intermediate node and the fourth intermediate node.
[0032]
In the present invention, the fifth switching means is connected between the first output node and the first intermediate node, and the third switching means is connected to the first intermediate node and the second intermediate node. The seventh switching means is connected between the second intermediate node and the reference potential, and the sixth switching means is connected between the second output node and the third output node. , The fourth switching means is connected between the third intermediate node and the fourth intermediate node, and the eighth switching means is connected to the fourth intermediate node. Connected to the reference potential, the first-stage latch further conducts when the second output node is at a second potential level, and is connected to the first output node and the first intermediate node. And the first Ninth switching means which is kept in a non-conducting state when the signal is at a level, and which conducts when the first output node is at a second potential level and which is connected to the second output node and the third intermediate node. And a tenth switching means that is kept in a non-conductive state at the first potential level.
[0033]
In the present invention, the fifth switching means is connected between the first output node and the first intermediate node, and the third switching means is connected to the first intermediate node and the second intermediate node. The seventh switching means is connected between the second intermediate node and the reference potential, and the sixth switching means is connected between the second output node and the third output node. , The fourth switching means is connected between the third intermediate node and the fourth intermediate node, and the eighth switching means is connected to the fourth intermediate node. The first-stage latch is connected between the reference potential and the first-stage latch, and further includes a connection unit that includes a resistance component and connects the second intermediate node and the fourth intermediate node.
[0034]
Preferably, the second-stage latch includes a circuit that outputs a data signal to be latched by the first-stage latch in parallel with a latch process.
[0035]
Preferably, when the output signal level of the first-stage latch changes and a signal opposite to the second-stage latch is held, the second-stage latch simultaneously changes the output signal of the first-stage latch. And a circuit for invalidating the reciprocal signal held in the second-stage latch and transmitting it to the final output signal.
[0036]
A second aspect of the present invention is a flip-flop including a first-stage latch and a second-stage latch for latching latch data of the first-stage latch, wherein the first-stage latch includes a first output. A node, a second output node, a first intermediate node, a second intermediate node, a third intermediate node, and the first output node and the first output node when the synchronization signal is at the first potential level. Pre-setting means for setting a second output node to a second potential level; and conducting when the second output node is at the first potential level to make the first output node a second potential source. A first switching means connected to the second output node, the first switching means being kept in a non-conductive state when the second output node is at the second potential level; Connected to a second potential source and disconnected at the second potential level A second switching means, which is held in a state, is connected between the first output node and the first intermediate node, and is in a non-conductive state when the second output node is at a first potential level , And connected between the second output node and the second intermediate node, wherein the first output node is connected to the first output node. Is connected between the first intermediate node and the third intermediate node, the fourth switching means being kept in a non-conductive state when the potential level is at the second potential level and conducting at the second potential level; Fifth switching means, which is kept non-conductive when the data input signal is at the first potential level and is conductive when it is at the second potential level, comprises the second intermediate node and the third intermediate node. Connected between the data input The sixth switching means, which is kept non-conductive when the inverted signal of the signal is at the first potential level and is conductive when it is at the second potential level, between the third intermediate node and the reference potential; A seventh switching unit connected to the first intermediate node, the seventh switching unit being connected when the synchronization signal is at a first potential level and kept non-conductive and conducting when the synchronization signal is at a second potential level; And a connection means for connecting the second intermediate node. The second-stage latch includes a circuit that outputs a data signal to be latched by the first-stage latch in parallel with a latch process.
[0037]
Preferably, when the output signal level of the first-stage latch changes and a signal opposite to the second-stage latch is held, the second-stage latch simultaneously changes the output signal of the first-stage latch. And a circuit for invalidating the reciprocal signal held in the second-stage latch and transmitting it to the final output signal.
[0038]
According to the present invention, for example, while the synchronization signal is at the first potential level, the third and fourth switching means are turned off.
Then, while the synchronization signal is at the first potential level, the first and second output nodes are precharged to the second potential level of logic 1.
At this time, since the third and fourth switching means are in a non-conductive state, no charge is charged in the first intermediate and the third intermediate.
On the other hand, the switching elements other than the first and second switching elements are the switching elements. The first output node and the second output node become conductive when precharged to a high level.
As a result, irrespective of the state of the data input signal D and the inversion signal Db, the first and second intermediate nodes are discharged through the corresponding switching elements to have the first potential level.
Therefore, while the synchronization signal is at the first potential level, the charge is performed only on the first output node and the second output node.
Next, when the synchronizing signal goes high, the precharging by the pre-setting means is stopped, and the third and fourth switching means are turned on.
Here, for example, when the data input signal D is supplied to the fifth switching element at the second potential level and the inverted signal Db is supplied to the sixth switching element at the first potential level, the fifth switching element becomes Conduct. At this time, the sixth switching element remains off.
As a result, the first signal path is electrically connected from the first output node to the ground potential GND. Therefore, the charge charged in the first output node is discharged through each switching element. As a result, the first output node goes to the first potential level, and data of a predetermined level is output from the second stage latch.
[0039]
BEST MODE FOR CARRYING OUT THE INVENTION
First embodiment
FIG. 1 is a circuit diagram showing a first embodiment of a sense amplifier type D flip-flop according to the present invention.
[0040]
As shown in FIG. 1, the sense amplifier type D flip-flop 10 includes a first stage latch (master side latch) 11 and a second stage latch (slave side latch) 12 having a first output node H111 and a second stage latch (slave side latch). Are cascade-connected via an output node H112.
In the following description, the first potential is a ground potential (0 V) level, and the second potential is a power supply voltage VDDLevel.
[0041]
The first-stage latch 11 includes PMOS transistors PT111 to PT114, NMOS transistors NT111 to NT118, a first output node H111, a second output node H112, a first intermediate node F111, a second intermediate node G111, and a third It has an intermediate node F112 and a fourth intermediate node G112.
[0042]
Among these components, the PMOS transistor PT112 forms a first switching element, the PMOS transistor PT113 forms a second switching element, the NMOS transistor NT111 forms a third switching element, and the NMOS transistor NT115 forms The fourth switching element is formed, the fifth switching element is formed by the NMOS transistor NT112, the sixth switching element is formed by the NMOS transistor NT116, the seventh switching element is formed by the NMOS transistor NT113, and the NMOS transistor An eighth switching element is constituted by NT117, a ninth switching element is constituted by NMOS transistor NT114, and an NMOS transistor Tenth switching element is constituted by register NT118.
The pre-setting means is constituted by the PMOS transistors PT111 and PT114.
[0043]
The sources of the PMOS transistors PT111 to PT114 are at the power supply voltage VDD(Second potential source).
The drains of the PMOS transistors PT111 and PT112 are connected to the drain of the NMOS transistor NT111, and the connection point constitutes a first output node H111. The first output node H111 is connected to the gate of the PMOS transistor PT113 and the gates of the NMOS transistors NT117 and NT118.
The drains of the PMOS transistors PT113 and PT114 are connected to the drain of the NMOS transistor NT115, and the connection point constitutes a second output node H112. The second output node H112 is connected to the gate of the PMOS transistor PT112 and the gates of the NMOS transistors NT113 and NT114.
The gates of the PMOS transistors PT111 and PT114 and the gates of the NMOS transistors NT111 and NT115 are connected to the first potential level (ground level) and the second potential level (power supply voltage VDDLevel) is connected to an input line of a clock signal (synchronization signal) CK which takes a level.
[0044]
The source of the NMOS transistor NT111 is connected to the drain of the NMOS transistor NT112, and the connection point forms a first intermediate node F111. The source of the NMOS transistor NT112 is connected to the drain of the NMOS transistor NT113, and the connection point forms a second intermediate node G111. The source of the NMOS transistor NT113 is connected to the ground potential (reference potential) GND. The drain of the NMOS transistor NT114 is connected to the first intermediate node F111, and the source is grounded to the ground potential GND.
A first signal path SP111 is formed by the NMOS transistor NT111 reaching the ground potential from the first output node H111, the first intermediate node F111, the NMOS transistor NT112, the second intermediate node G111, and the NMOS transistor NT113. .
The gate of the NMOS transistor NT112 is connected to the supply line of the data input signal D.
[0045]
The source of the NMOS transistor NT115 is connected to the drain of the NMOS transistor NT116, and the connection point forms a third intermediate node F112. The source of the NMOS transistor NT116 is connected to the drain of the NMOS transistor NT117, and the connection point forms a fourth intermediate node G112. The source of the NMOS transistor NT117 is connected to the ground potential GND. The drain of the NMOS transistor NT118 is connected to the third intermediate node F112, and the source is grounded to the ground potential GND.
A second signal path SP112 is formed by the NMOS transistor NT115, the third intermediate node F112, the NMOS transistor NT116, the fourth intermediate node G112, and the NMOS transistor NT117 that reach the ground potential from the second output node H112. .
The gate of the NMOS transistor NT116 is connected to the supply line of the inverted signal Db of the data input signal D.
[0046]
The second-stage latch 12 includes two-input NAND gates NA121 and NA122.
The first input terminal of the NAND gate NA121 is connected to the first output node H111 of the first-stage latch 11, and the second input terminal is connected to the output terminal of the NAND gate NA122.
The first input terminal of the NAND gate NA122 is connected to the second output node H112 of the first stage latch 11, and the second input terminal is connected to the output terminal of the NAMD gate NA121.
Then, the second-stage latch 12 outputs data Q from the NAND gate NA121 and outputs inverted data Qb from the NAND gate NA122.
[0047]
Next, the operation of the sense amplifier type D flip-flop 10 will be described with reference to the timing chart of FIG. In the following description, the first potential level (ground potential) is set to a low level, and the second potential level (power supply voltage VDDLevel) High level.
[0048]
The flip-flop 10 captures the value of the data input signal D in synchronization with the rising edge of the clock signal CK, and outputs data Q and inverted data Qb.
. The value is held for one cycle of the clock signal CK.
[0049]
While the clock signal CK is at the low level, the PMOS transistors PT111 and PT114 are turned on, and the NMOS transistors NT111 and NT115 are cut off.
[0050]
During the period when the clock signal CK is at the low level, the PMOS transistors PT111 and PT114 behave equivalently as resistors, and through these, the first output node H111 and the second output node H112 are connected as shown in FIGS. , (F), it is precharged to a complete logic 1 potential (high level).
Then, the PMOS transistors PT112 and PT113 are cut off.
At this time, since the NMOS transistors NT111 and NT115 are cut off, the first intermediate node F111 and the third intermediate node F112 are not charged.
On the other hand, the NMOS transistors NT113, NT114, NT117, and NT118 are turned on when the first output node H111 and the second output node H112 are precharged to a high level.
As a result, regardless of the states of the data input signal D and the inverted signal Db, the first intermediate node F111 passes through the NMOS transistor NT114, the second intermediate node G111 passes through the NMOS transistor NT113, and the third intermediate node F112 passes through the NMOS transistor NT112. The electric charge of the fourth intermediate node G112 is discharged through the NMOS transistor NT117 through NT118 and becomes low level.
Therefore, during the period when the clock signal CK is at the low level, the charge is performed only on the first output node H111 and the second output node H112.
[0051]
Next, when the clock signal CK goes high, the PMOS transistors PT111 and PT114 are turned off, and the NMOS transistors NT111 and NT115 are turned on.
Therefore, when the power supply voltage is VDD[V], assuming that the threshold value of the NMOS transistor is Vtn, the potentials of the first intermediate node F111 and the second intermediate node F112 at this time are as shown in FIGS. 2 (D) and 2 (G). (VDD−Vtn) [V].
Here, when the data input signal D is supplied to the gate of the NMOS transistor NT112 at a high level and the inverted signal Db is supplied to the gate of the NMOS transistor NT116 at a low level, the NMOS transistor NT112 is turned on and the NMOS transistor NT116 is turned off. Become. At this time, the NMOS transistor NT113 remains on.
As a result, the first signal path SP111 is electrically connected from the first output node H111 to the ground potential GND. Therefore, the electric charge charged in the first output node H111 is discharged through the NMOS transistors NT111 to NT113 and NT114. As a result, the first output node H111 becomes low level, and high-level data Q is output from the NAND gate NA121 of the second stage latch 12, as shown in FIGS. 2B and 2I.
[0052]
On the other hand, the electric charge of the second output node H112 is discharged for a very short time when the first output node H111 changes from the high level to the low level as shown in FIG.
However, the decrease in the potential of the first output node H111 turns on the PMOS transistor PT113 and cuts off the NMOS transistor NT118, so that the potential of the second output node H112, which has fallen, rises, and complete logic 1 Obtain the potential and keep the high level.
[0053]
When the data input signal D is at a low level and the inverted signal Db is at a high level, an operation reverse to the above-described operation is performed.
[0054]
That is, when the data input signal D is supplied to the gate of the NMOS transistor NT112 at a low level and the inverted signal Db is supplied to the gate of the NMOS transistor NT116 at a high level, the NMOS transistor NT112 is turned off and the NMOS transistor NT116 is turned on. . At this time, the NMOS transistor NT117 remains on.
As a result, the second signal path SP112 is electrically connected from the second output node H112 to the ground potential GND. Therefore, the electric charge charged in the second output node H112 is discharged through the NMOS transistors NT115 to NT117 and NT118. As a result, the first output node H112 becomes low level, and the high-level data Qb is output from the NAND gate NA122 of the second stage latch 12.
[0055]
On the other hand, the electric charge of the first output node H111 is discharged for a very short time when the second output node H112 changes from the high level to the low level.
However, when the potential of the second output node H112 falls, the PMOS transistor PT112 turns on and the NMOS transistor NT114 cuts off, and the potential of the first output node H111 which has fallen rises again, and the complete logic 1 Obtain the potential and keep the high level.
[0056]
As described above, when the first output node H111 and the second output node H112 are recharged, the NMOS transistor NT112 connected between the first output node H111 and the first intermediate node F111, and the first Is cut off by the NMOS transistor NT116 connected between the output node H112 and the third intermediate node F112, the charge is performed only on the first output node H111 and the second output node H112. .
As described above, the amount of charge to be charged is smaller than that of the conventional circuit, and the number of transistors that contribute to discharging is larger than that of the conventional circuit.
[0057]
That is, according to the first embodiment, the amount of charge charged by the first-stage latch 11 can be reduced and the charging time can be shortened as compared with the conventional sense amplifier type D flip-flop, and the setup time can be reduced. Can be shortened. Further, since the charge charged in the first-stage latch 11 can be quickly discharged, the output signal of the first-stage latch 11 can be determined in a short time, and the valid delay can be reduced. .
As a result, there is an advantage that high-speed operation can be realized without depending on a circuit design technique, and power consumption can be reduced.
[0058]
Second embodiment
FIG. 3 is a circuit diagram showing a second embodiment of the sense amplifier type D flip-flop according to the present invention.
[0059]
The second embodiment differs from the above-described first embodiment in that inverters INV121-1 and INV122-1 are arranged on the output side of the NAND gates NA121 and NA122 of the second-stage latch 12-1. .
[0060]
Other configurations are the same as those of the above-described first embodiment.
[0061]
According to the second embodiment, the influence of crosstalk and the like can be suppressed.
Further, the setup time can be shortened by the first-stage latch 11 in the preceding stage, and the output signal of the first-stage latch 11 can be determined in a short time, so that the valid delay can be reduced. For this reason, even if the valid delay becomes long by inserting an inverter, there is an advantage that high-speed operation can be realized as a whole and power consumption can be reduced without depending on a circuit design technique.
[0062]
Third embodiment
FIG. 4 is a circuit diagram showing a third embodiment of the sense amplifier type D flip-flop according to the present invention.
[0063]
The third embodiment is different from the above-described first embodiment in that, in the first-stage latch 11-2, the NMOS transistor NT112 as the fifth switching element in the first signal path SP111 and the seventh switching are used. The connection position of the NMOS transistor NT113 as an element, the connection position of the drain of the NMOS transistor NT114 as a ninth switching element, and the connection positions of the NMOS transistor NT116 and the eighth switching element in the second signal path SP112. The point is that the connection position of the NMOS transistor NT117 as the switching element and the connection position of the drain of the NMOS transistor NT118 as the tenth switching element are changed.
[0064]
Specifically, in the first signal path SP111, the drain of the NMOS transistor NT112 is connected to the second intermediate node G111, the source is connected to the ground potential GND, and the drain of the NMOS transistor NT113 is connected to the first intermediate node F111. , And the source is connected to the second intermediate node G111. Further, the drain of the NMOS transistor NT114 is connected to the second intermediate node G111 instead of the first intermediate node F111.
Similarly, in the second signal path SP112, the drain of the NMOS transistor NT116 is connected to the fourth intermediate node G112, the source is connected to the ground potential GND, and the drain of the NMOS transistor NT117 is connected to the third intermediate node F112. Then, the source is connected to the fourth intermediate node G112. Further, the drain of the NMOS transistor NT118 is connected to the fourth intermediate node G112 instead of the third intermediate node F112.
[0065]
Next, the operation of the sense amplifier type D flip-flop 10-2 of FIG. 4 will be described. In this case, the timing chart is basically the same as that of FIG.
[0066]
While the clock signal CK is at the low level, the PMOS transistors PT111 and PT114 are turned on, and the NMOS transistors NT111 and NT115 are cut off.
[0067]
During the period when the clock signal CK is at the low level, the PMOS transistors PT111 and PT114 behave equivalently as resistors, and through these, the first output node H111 and the second output node H112 connect to the complete logic 1 potential (high level). ).
Then, the PMOS transistors PT112 and PT113 are cut off.
At this time, since the NMOS transistors NT111 and NT115 are cut off, the first intermediate node F111 and the third intermediate node F112 are not charged.
On the other hand, the NMOS transistors NT113, NT114, NT117, and NT118 are turned on when the first output node H111 and the second output node H112 are precharged to a high level.
As a result, regardless of the states of the data input signal D and the inverted signal Db, the first intermediate node F111 and the second intermediate node G111 are connected to the third intermediate node F112 and the fourth intermediate node through the NMOS transistors NT113 and NT114. G112 is discharged to a low level through the NMOS transistors NT117 and NT118.
Therefore, during the period when the clock signal CK is at the low level, the charge is performed only on the first output node H111 and the second output node H112.
[0068]
Next, when the clock signal CK goes high, the PMOS transistors PT111 and PT114 are turned off, and the NMOS transistors NT111 and NT115 are turned on.
Here, when the data input signal D is supplied to the gate of the NMOS transistor NT112 at a high level and the inverted signal Db is supplied to the gate of the NMOS transistor NT116 at a low level, the NMOS transistor NT112 is turned on and the NMOS transistor NT116 is turned off. Become. At this time, the NMOS transistor NT113 remains on.
As a result, the first output node H111 is electrically connected to the ground potential GND. Therefore, the electric charge charged in the first output node H111 is discharged through the NMOS transistors NT111, NT113 and NT114. As a result, the first output node H111 becomes low level, and the high-level data Q is output from the NAND gate NA121 of the second stage latch 12.
[0069]
On the other hand, the electric charge of the second output node H112 is discharged for a very short time when the first output node H111 changes from the high level to the low level.
However, the decrease in the potential of the first output node H111 turns on the PMOS transistor PT113, cuts off the NMOS transistors NT117 and NT118, increases the potential of the falling second output node H112, and completes the logic again. 1 is obtained and the high level is maintained.
[0070]
When the data input signal D is at a low level and the inverted signal Db is at a high level, an operation reverse to the above-described operation is performed. Here, the detailed description is omitted.
[0071]
According to the third embodiment, the same effects as those of the above-described first embodiment can be obtained.
[0072]
Fourth embodiment
FIG. 5 is a circuit diagram showing a fourth embodiment of the sense amplifier type D flip-flop according to the present invention.
[0073]
The fourth embodiment is different from the third embodiment in that inverters INV121-3 and INV122-3 are arranged on the output side of the NAND gates NA121 and NA122 of the second-stage latch 12-3. .
[0074]
Other configurations are the same as those of the third embodiment.
[0075]
According to the fourth embodiment, the influence of crosstalk and the like can be suppressed.
Further, the setup time can be shortened by the first-stage latch 11-2 in the preceding stage, and the output signal of the first-stage latch 11-2 can be determined in a short time, thereby reducing the valid delay. Therefore, even if the valid delay becomes longer by inserting an inverter, the overall advantage is that high-speed operation can be realized and power consumption can be reduced without depending on the circuit design method. is there.
[0076]
Fifth embodiment
FIG. 6 is a circuit diagram showing a fifth embodiment of the sense amplifier type D flip-flop according to the present invention.
[0077]
The fifth embodiment is different from the above-described first embodiment in that, in the first-stage latch 11-4, the NMOS transistor NT112 as the fifth switching element in the first signal path SP111 and the seventh switching are used. The point is that the connection position of the NMOS transistor NT113 as the element and the connection position of the NMOS transistor NT116 as the sixth switching element and the connection position of the NMOS transistor NT117 as the eighth switching element in the second signal path SP112 are changed.
[0078]
Specifically, in the first signal path SP111, the drain of the NMOS transistor NT112 is connected to the second intermediate node G111, the source is connected to the ground potential GND, and the drain of the NMOS transistor NT113 is connected to the first intermediate node F111. And the source is connected to the second intermediate node G111.
Similarly, in the second signal path SP112, the drain of the NMOS transistor NT116 is connected to the fourth intermediate node G112, the source is connected to the ground potential GND, and the drain of the NMOS transistor NT117 is connected to the third intermediate node F112. Then, the source is connected to the fourth intermediate node G112.
[0079]
Next, the operation of the sense amplifier type D flip-flop 10-4 of FIG. 6 will be described. In this case, the timing chart is basically the same as that of FIG.
[0080]
During the period when the clock signal CK is at the low level, the PMOS transistors PT111 and PT114 are turned on, and the NMOS transistors NT111 and NT115 are cut off.
[0081]
During the period when the clock signal CK is at the low level, the PMOS transistors PT111 and PT114 behave equivalently as resistors, and through these, the first output node H111 and the second output node H112 connect to the complete logic 1 potential (high level). ).
Then, the PMOS transistors PT112 and PT113 are cut off.
At this time, since the NMOS transistors NT111 and NT115 are cut off, the first intermediate node F111 and the third intermediate node F112 are not charged.
On the other hand, the NMOS transistors NT113, NT114, NT117, and NT118 are turned on when the first output node H111 and the second output node H112 are precharged to a high level.
As a result, regardless of the states of the data input signal D and the inverted signal Db, the first intermediate node F111 is discharged through the NMOS transistor NT114, and the third intermediate node F112 is discharged through the NMOS transistor NT118 to be discharged to a low level.
Therefore, during the period when the clock signal CK is at the low level, the charge is performed only on the first output node H111 and the second output node H112.
[0082]
Next, when the clock signal CK goes high, the PMOS transistors PT111 and PT114 are turned off, and the NMOS transistors NT111 and NT115 are turned on.
Here, when the data input signal D is supplied to the gate of the NMOS transistor NT112 at a high level and the inverted signal Db is supplied to the gate of the NMOS transistor NT116 at a low level, the NMOS transistor NT112 is turned on and the NMOS transistor NT116 is turned off. Become. At this time, the NMOS transistor NT113 remains on.
As a result, the first signal path SP111 is electrically connected from the first output node H111 to the ground potential GND. Therefore, the electric charge charged in the first output node H111 is discharged through the NMOS transistors NT111 to NT113 and NT114. As a result, the first output node H111 becomes low level, and the high-level data Q is output from the NAND gate NA121 of the second stage latch 12.
[0083]
On the other hand, the electric charge of the second output node H112 is discharged for a very short time when the first output node H111 changes from the high level to the low level.
However, the decrease in the potential of the first output node H111 turns on the PMOS transistor PT113, cuts off the NMOS transistors NT117 and NT118, increases the potential of the falling second output node H112, and completes the logic again. 1 is obtained and the high level is maintained.
[0084]
When the data input signal D is at a low level and the inverted signal Db is at a high level, an operation reverse to the above-described operation is performed. Here, the detailed description is omitted.
[0085]
According to the fifth embodiment, the same effects as those of the above-described first embodiment can be obtained.
[0086]
Sixth embodiment
FIG. 7 is a circuit diagram showing a sixth embodiment of the sense amplifier type D flip-flop according to the present invention.
[0087]
The sixth embodiment differs from the fifth embodiment in that the inverters INV121-5 and INV122-5 are arranged on the output side of the NAND gates NA121 and NA122 of the second-stage latch 12-5. .
[0088]
Other configurations are the same as those of the above-described fifth embodiment.
[0089]
According to the sixth embodiment, the influence of crosstalk and the like can be suppressed.
Further, the setup time can be shortened by the first-stage latch 11-4 at the preceding stage, and the output signal of the first-stage latch 11-4 can be determined in a short time, thereby reducing the valid delay. Therefore, even if the valid delay becomes longer by inserting an inverter, the overall advantage is that high-speed operation can be realized and power consumption can be reduced without depending on the circuit design method. is there.
[0090]
Seventh embodiment
FIG. 8 is a circuit diagram showing a seventh embodiment of the sense amplifier type D flip-flop according to the present invention.
[0091]
The seventh embodiment is different from the above-described third embodiment in that, in the first-stage latch 11-6, the connection position of the source of the NMOS transistor NT114 as the ninth switching element and the tenth switching That is, the connection position of the source of the NMOS transistor NT118 as an element is changed.
[0092]
Specifically, the source of the NMOS transistor NT114 is connected to the fourth intermediate node G112 instead of being grounded.
Similarly, the source of the NMOS transistor NT118 is connected to the second intermediate node G111 instead of being grounded.
[0093]
Next, the operation of the sense amplifier type D flip-flop 10-6 in FIG. 8 will be described with reference to the timing chart in FIG.
[0094]
While the clock signal CK is at the low level, the PMOS transistors PT111 and PT114 are turned on, and the NMOS transistors NT111 and NT115 are cut off.
[0095]
During the period when the clock signal CK is at the low level, the PMOS transistors PT111 and PT114 behave equivalently as resistors, and through these, the first output node H111 and the second output node H112 are connected as shown in FIGS. , (F), it is precharged to a complete logic 1 potential (high level).
Then, the PMOS transistors PT112 and PT113 are cut off.
At this time, since the NMOS transistors NT111 and NT115 are cut off, the first intermediate node F111 and the third intermediate node F112 are not charged.
On the other hand, the NMOS transistors NT113, NT114, NT117, and NT118 are turned on when the first output node H111 and the second output node H112 are precharged to a high level.
Further, since one of the data input signal D and the inverted signal Db is at a high level, either the NMOS transistor NT112 or the NMOS transistor NT116 is in an on state.
As a result, as shown in FIG. 9E, the first intermediate node F111 and the second intermediate node G111 charge through the NMOS transistors NT113 and NT112 or the NMOS transistors NT113, NT114, NT118, and NT116. Is discharged and held at a low level.
Similarly, as shown in FIG. 9H, the third intermediate node F112 and the fourth intermediate node G112 charge through the NMOS transistors NT117 and NT116 or the NMOS transistors NT117, NT114, NT118, and NT112. Is discharged and held at a low level.
Therefore, during the period when the clock signal CK is at the low level, the charge is performed only on the first output node H111 and the second output node H112.
[0096]
Next, when the clock signal CK goes high, the PMOS transistors PT111 and PT114 are turned off, and the NMOS transistors NT111 and NT115 are turned on.
Therefore, when the power supply voltage is VDD[V] Assuming that the threshold value of the NMOS transistor is Vtn, the potentials of the first intermediate node F111 and the second intermediate node F112 at this time are as shown in FIGS. 9D and 9G. (VDD−Vthn) [V].
Here, when the data input signal D is supplied to the gate of the NMOS transistor NT112 at a high level and the inverted signal Db is supplied to the gate of the NMOS transistor NT116 at a low level, the NMOS transistor NT112 is turned on and the NMOS transistor NT116 is turned off. Become. At this time, the NMOS transistor NT113 remains on.
As a result, the first signal path SP111 is electrically connected from the first output node H111 to the ground potential GND. Therefore, the electric charge charged in the first output node H111 is discharged through the NMOS transistors NT111 to NT113. As a result, the first output node H111 becomes low level, and high-level data Q is output from the NAND gate NA121 of the second-stage latch 12, as shown in FIGS. 9B and 9I.
[0097]
On the other hand, the electric charge at the second output node H112 is discharged for a very short time when the first output node H111 changes from a high level to a low level, as shown in FIG.
However, the decrease in the potential of the first output node H111 turns on the PMOS transistor PT113, cuts off the NMOS transistors NT117 and NT118, increases the potential of the falling second output node H112, and completes the logic again. 1 is obtained and the high level is maintained.
[0098]
When the data input signal D is at a low level and the inverted signal Db is at a high level, an operation reverse to the above-described operation is performed. Here, the detailed description is omitted.
[0099]
According to the seventh embodiment, the same effects as those of the above-described first and third embodiments can be obtained.
[0100]
Eighth embodiment
FIG. 10 is a circuit diagram showing an eighth embodiment of the sense amplifier type D flip-flop according to the present invention.
[0101]
The eighth embodiment is different from the above-described seventh embodiment in that inverters INV121-7 and INV122-7 are arranged on the output side of the NAND gates NA121 and NA122 of the second-stage latch 12-7. .
[0102]
Other configurations are the same as those of the above-described seventh embodiment.
[0103]
According to the eighth embodiment, the influence of crosstalk and the like can be suppressed.
Further, the setup time can be shortened by the first-stage latch 11-6 in the preceding stage, and the output signal of the first-stage latch 11-6 can be determined in a short time, thereby reducing the valid delay. Therefore, even if the valid delay becomes longer by inserting an inverter, the overall advantage is that high-speed operation can be realized and power consumption can be reduced without depending on the circuit design method. is there.
[0104]
Ninth embodiment
FIG. 11 is a circuit diagram showing a ninth embodiment of the sense amplifier type D flip-flop according to the present invention.
[0105]
The ninth embodiment is different from the above-described seventh embodiment in that the second intermediate node G111 and the fourth intermediate node G112 are connected to each other by a gate connected to the power supply voltageDDIs connected by an NMOS transistor NT119 which functions as an on-resistance and is connected to the supply line.
[0106]
Other configurations are the same as those of the above-described seventh embodiment.
[0107]
The operation according to the ninth embodiment is basically performed in the same manner as the operation of the seventh embodiment described in relation to the above-described timing chart of FIG. 9, and thus the detailed description thereof is omitted here. .
[0108]
According to the ninth embodiment, the same effects as those of the above-described first embodiment can be obtained.
[0109]
Tenth embodiment
FIG. 12 is a circuit diagram showing a sense amplifier D-type flip-flop according to a tenth embodiment of the present invention.
[0110]
The tenth embodiment is different from the ninth embodiment in that inverters INV121-9 and INV122-9 are arranged on the output side of the NAND gates NA121 and NA122 of the second-stage latch 12-9. .
[0111]
Other configurations are the same as those in the ninth embodiment.
[0112]
According to the tenth embodiment, the influence of crosstalk and the like can be suppressed.
Also, the setup time can be shortened by the first-stage latch 11-8 at the preceding stage, and the output signal of the first-stage latch 11-8 can be determined in a short time, thereby reducing the valid delay. Therefore, even if the valid delay becomes longer by inserting an inverter, the overall advantage is that high-speed operation can be realized and power consumption can be reduced without depending on the circuit design method. is there.
[0113]
Eleventh embodiment
FIG. 13 is a circuit diagram showing an eleventh embodiment of the sense amplifier type D flip-flop according to the present invention.
[0114]
The difference between the eleventh embodiment and the first embodiment is that in the first-stage latch 11-10, the NMOS transistor NT111 as the third switching element in the first signal path SP111 and the fifth switching The connection position of the NMOS transistor NT115 as the element, the connection position of the drain of the NMOS transistor NT114 as the ninth switching element, and the fourth switching element in the second signal path SP112. That is, the connection position of the NMOS transistor NT116 as the switching element and the connection position of the drain of the NMOS transistor NT118 as the tenth switching element are changed.
[0115]
Specifically, in the first signal path SP111, the drain of the NMOS transistor NT111 is connected to the first intermediate node F111, the source is connected to the second intermediate node G111, and the drain of the NMOS transistor NT112 is connected to the first intermediate node G111. The source is connected to the output H111, and the source is connected to the first intermediate node F111. Further, the drain of the NMOS transistor NT114 is connected to the first output node H111, and the source is connected to the first intermediate node F111.
Similarly, in the second signal path SP112, the drain of the NMOS transistor NT115 is connected to the third intermediate node F112, the source is connected to the fourth intermediate node G112, and the drain of the NMOS transistor NT116 is connected to the second output H112. And the source is connected to a third intermediate node F112. The drain of the NMOS transistor NT118 is connected to the second output node H112, and the source is connected to the third intermediate node F112.
[0116]
Next, the operation of the sense amplifier type D flip-flop 10-10 of FIG. 13 will be described with reference to the timing chart of FIG.
[0117]
While the clock signal CK is at the low level, the PMOS transistors PT111 and PT114 are turned on, and the NMOS transistors NT111 and NT115 are cut off.
[0118]
During the period when the clock signal CK is at a low level, the PMOS transistors PT111 and PT114 behave equivalently as resistors, and through these, the first output node H111 and the second output node H112 are connected as shown in FIGS. , (F), it is precharged to a complete logic 1 potential (high level). Then, the PMOS transistors PT112 and PT113 are cut off.
At this time, since the NMOS transistors NT111 and NT115 are cut off, the second intermediate node G112 and the fourth intermediate node G112 are not charged.
On the other hand, the NMOS transistors NT113, NT114, NT117, and NT118 are turned on when the first output node H111 and the second output node H112 are precharged to a high level.
Further, since one of the data input signal D and the inverted signal Db is at a high level, either the NMOS transistor NT112 or the NMOS transistor NT116 is on.
As a result, as shown in FIGS. 14D and 14G, the first intermediate node F111 and the third intermediate node F112DD-Vth) level.
Further, as shown in FIG. 14E, the second intermediate node G111 is discharged through the NMOS transistor NT113 and is kept at a low level.
Similarly, the charge of the fourth intermediate node NDG112 is discharged through the NMOS transistor NT117 and held at the low level, as shown in FIG.
Therefore, during the period when the clock signal CK is at the low level, charge is charged only to the first output node H111 and the second output node H112, and to the first intermediate node F111 and the third intermediate node F112. Done.
[0119]
Next, when the clock signal CK goes high, the PMOS transistors PT111 and PT114 are turned off, and the NMOS transistors NT111 and NT115 are turned on.
Here, when the data input signal D is supplied to the gate of the NMOS transistor NT112 at a high level and the inverted signal Db is supplied to the gate of the NMOS transistor NT116 at a low level, the NMOS transistor NT112 is turned on and the NMOS transistor NT116 is turned off. Become. At this time, the NMOS transistor NT113 remains on.
As a result, the first signal path SP111 is electrically connected from the first output node H111 to the ground potential GND. Therefore, the electric charge charged in the first output node H111 is discharged through the NMOS transistors NT111 to NT113 and NT114. As a result, the first output node H111 becomes low level, and high-level data Q is output from the NAND gate NA121 of the second-stage latch 12, as shown in FIGS.
[0120]
On the other hand, the electric charge of the second output node H112 is discharged for a very short time when the first output node H111 changes from the high level to the low level as shown in FIG.
However, the decrease in the potential of the first output node H111 turns on the PMOS transistor PT113, cuts off the NMOS transistors NT117 and NT118, increases the potential of the falling second output node H112, and completes the logic again. 1 is obtained and the high level is maintained.
[0121]
When the data input signal D is at a high level, the level of the fourth intermediate node G112 becomes (V) as shown in FIGS.DD-Vthn) / 2 level.
[0122]
When the data input signal D is at a low level and the inverted signal Db is at a high level, an operation reverse to the above-described operation is performed. Here, the detailed description is omitted.
In this case, the level of the fourth intermediate node G112 is the ground level, but the level of the second intermediate node G111 is (V) as shown in FIGS.DD-Vthn) / 2 level.
[0123]
According to the eleventh embodiment, the same effects as those of the above-described first embodiment can be obtained.
[0124]
Twelfth embodiment
FIG. 15 is a circuit diagram showing a twelfth embodiment of the sense amplifier type D flip-flop according to the present invention.
[0125]
The twelfth embodiment is different from the above-described eleventh embodiment in that inverters INV121-11 and INV122-11 are arranged on the output side of the NAND gates NA121 and NA122 of the second-stage latch 12-11. .
[0126]
Other configurations are the same as those of the above-described eleventh embodiment.
[0127]
According to the twelfth embodiment, the influence of crosstalk and the like can be suppressed.
The setup time can be shortened by the first-stage latch 11-10 at the preceding stage, and the output signal of the first-stage latch 11-10 can be determined in a short time, thereby reducing the valid delay. Therefore, even if the valid delay becomes longer by inserting an inverter, the overall advantage is that high-speed operation can be realized and power consumption can be reduced without depending on the circuit design method. is there.
[0128]
13th embodiment
FIG. 16 is a circuit diagram showing a thirteenth embodiment of the sense amplifier type D flip-flop according to the present invention.
[0129]
The difference between the thirteenth embodiment and the ninth embodiment is that in the first-stage latch 11-10, the NMOS transistor NT111 as the third switching element in the first signal path SP111 and the fifth switching The point is that the connection position of the NMOS transistor NT115 as the element and the connection position of the NMOS transistor NT115 as the fourth switching element and the connection position of the NMOS transistor NT116 as the sixth switching element in the second signal path SP112 are changed.
[0130]
Specifically, in the first signal path SP111, the drain of the NMOS transistor NT111 is connected to the first intermediate node F111, the source is connected to the second intermediate node G111, and the drain of the NMOS transistor NT112 is connected to the first intermediate node G111. The source is connected to the output H111, and the source is connected to the first intermediate node F111. Further, the drain of the NMOS transistor NT114 is connected to the first output node H111, and the source is connected to the first intermediate node F111.
Similarly, in the second signal path SP112, the drain of the NMOS transistor NT115 is connected to the third intermediate node F112, the source is connected to the fourth intermediate node G112, and the drain of the NMOS transistor NT116 is connected to the second output H112. And the source is connected to a third intermediate node F112. The drain of the NMOS transistor NT118 is connected to the second output node H112, and the source is connected to the third intermediate node F112.
[0131]
Next, the operation of the sense amplifier type D flip-flop 10-12 of FIG. 16 will be described with reference to the timing chart of FIG.
[0132]
While the clock signal CK is at the low level, the PMOS transistors PT111 and PT114 are turned on, and the NMOS transistors NT111 and NT115 are cut off.
[0133]
During the period when the clock signal CK is at the low level, the PMOS transistors PT111 and PT114 behave equivalently as resistors, and through these, the first output node H111 and the second output node H112 are connected as shown in FIGS. , (F), it is precharged to a complete logic 1 potential (high level).
Then, the PMOS transistors PT112 and PT113 are cut off.
At this time, since the NMOS transistors NT111 and NT115 are cut off, the second intermediate node G112 and the fourth intermediate node G112 are not charged.
On the other hand, the NMOS transistors NT113, NT114, NT117, and NT118 are turned on when the first output node H111 and the second output node H112 are precharged to a high level.
Further, since one of the data input signal D and the inverted signal Db is at a high level, either the NMOS transistor NT112 or the NMOS transistor NT116 is on.
As a result, as shown in FIGS. 17D and 17G, the first intermediate node F111 and the third intermediate node F112DD-Vthn) level.
As shown in FIG. 17E, the second intermediate node G111 is discharged at the low level through the NMOS transistor NT112 or the NMOS transistors NT119 and NT116 and is held at the low level.
Similarly, the fourth intermediate node NDG112 is discharged at the low level through the NMOS transistor NT116 or the NMOS transistors NT119 and NT112 as shown in FIG.
Therefore, during the period when the clock signal CK is at the low level, charge is charged only to the first output node H111 and the second output node H112, and to the first intermediate node F111 and the third intermediate node F112. Done.
[0134]
Next, when the clock signal CK goes high, the PMOS transistors PT111 and PT114 are turned off, and the NMOS transistors NT111 and NT115 are turned on.
Here, when the data input signal D is supplied to the gate of the NMOS transistor NT112 at a high level and the inverted signal Db is supplied to the gate of the NMOS transistor NT116 at a low level, the NMOS transistor NT112 is turned on and the NMOS transistor NT116 is turned off. Become. At this time, the NMOS transistor NT113 remains on.
As a result, the first signal path SP111 is electrically connected from the first output node H111 to the ground potential GND. Therefore, the electric charge charged in the first output node H111 is discharged through the NMOS transistors NT111 to NT113. As a result, the first output node H111 becomes low level, and high-level data Q is output from the NAND gate NA121 of the second-stage latch 12, as shown in FIGS.
[0135]
On the other hand, the electric charge of the second output node H112 is discharged for a very short time when the first output node H111 changes from the high level to the low level as shown in FIG.
However, the decrease in the potential of the first output node H111 turns on the PMOS transistor PT113, cuts off the NMOS transistors NT117 and NT118, increases the potential of the falling second output node H112, and completes the logic again. 1 is obtained and the high level is maintained.
[0136]
When the data input signal D is at a low level and the inverted signal Db is at a high level, an operation reverse to the above-described operation is performed. Here, the detailed description is omitted.
[0137]
According to the thirteenth embodiment, the same effects as those of the above-described first embodiment can be obtained.
[0138]
14th embodiment
FIG. 18 is a circuit diagram showing a fourteenth embodiment of the sense amplifier type D flip-flop according to the present invention.
[0139]
The fourteenth embodiment is different from the above-described thirteenth embodiment in that inverters INV121-13 and INV122-13 are arranged on the output side of the NAND gates NA121 and NA122 of the second-stage latch 12-13. .
[0140]
Other configurations are the same as those of the above-described thirteenth embodiment.
[0141]
According to the fourteenth embodiment, the influence of crosstalk and the like can be suppressed.
Further, the setup time can be shortened by the first-stage latches 11-12 at the preceding stage, and the output signal of the first-stage latches 11-12 can be determined in a short time, so that the ballistic delay can be reduced. It is possible to realize high-speed operation without depending on the circuit design method as a whole and to reduce power consumption even if an inverter is inserted and the valley delay becomes long. There are advantages.
[0142]
15th embodiment
FIG. 19 is a circuit diagram showing a sense amplifier D-type flip-flop according to a fifteenth embodiment of the present invention.
[0143]
As shown in FIG. 19, the sense-amplifier D-type flip-flop 20 includes a first-stage latch 21 and a second-stage latch 22 connected in cascade.
[0144]
The first-stage latch 21 has PMOS transistors PT211 to PT214 and NMOS transistors NT211 to NT216.
In this case, a first switching element is constituted by the PMOS transistor PT212, a second switching element is constituted by the PMOS transistor PT213, a third switching element is constituted by the NMOS transistor NT211 and a fourth switching element is constituted by the NMOS transistor NT212. An element is configured, a fifth switching unit is configured by the NMOS transistor NT213, a sixth switching unit is configured by the NMOS transistor NT214, and a seventh switching unit is configured by the NMOS transistor NT215. The connection means is constituted by the NMOS transistor NT216.
[0145]
The sources of the PMOS transistors PT211 to PT214 are at the power supply voltage VDDConnected to the supply line.
The drains of the PMOS transistors PT211 and PT212 are connected to the drain of the NMOS transistor NT211. The connection point constitutes a first output node H211. The first output node H211 is connected to the gate of the PMOS transistor PT213 and the gate of the NMOS transistor NT212.
The drains of the PMOS transistors PT213 and PT214 are connected to the drain of the NMOS transistor NT212, and the connection point constitutes a second output node H212. Further, the second output node H212 is connected to the gate of the PMOS transistor PT212 and the gate of the NMOS transistor NT211.
The gates of the PMOS transistors PT211 and PT214 are connected to the input line of the clock signal CK.
[0146]
The source of the NMOS transistor NT211 is connected to the drain of the NMOS transistor NT213, and the connection point forms a first intermediate node F211. The source of the NMOS transistor NT212 is connected to the drain of the NMOS transistor NT214, and the connection point forms a second intermediate node F212.
The sources of the NMOS transistor NT213 and the NMOS transistor NT214 are connected to each other, and the connection point forms a third intermediate node G211. This third intermediate node G211 is connected to the drain of the NMOS transistor NT215, and the source of the NMOS transistor NT215 is connected to the ground potential GND.
The source and the drain of the NMOS transistor NT216 are connected to the first intermediate node F211 and the second intermediate node F212, respectively.
The gate of the NMOS transistor NT213 is connected to the supply line of the data input signal D, and the gate of the NMOS transistor NT214 is connected to the supply line of the inverted signal Db of the data input signal D. The gate of the NMOS transistor NT215 is connected to the supply line of the clock signal CK, and the gate of the NMOS transistor NT216 is connected to the power supply voltage V.DDConnected to the supply line.
[0147]
The second-stage latch 22 includes two-input NAND gates NA211 to NA214.
A first input terminal of the NAND gate NA211 is connected to a first output node H211 of the first-stage latch 21, and a second input terminal is connected to an output terminal of the NAND gate NA212 and a first input terminal of the NAND gate NA214. Constitutes a node I221.
The first input terminal of the NAND gate NA212 is connected to the second node H212 of the first-stage latch 21, and the second input terminal is connected to the output terminal of the NAMD gate NA211 and the first input terminal of the NAND gate NA213. The connection point forms a node I222.
The second input terminal of the NAND gate NA213 is connected to the second node H212 of the first-stage latch 21, and the second input terminal of the NAND gate NA214 is connected to the first node H211 of the first-stage latch 21.
Then, the second-stage latch 22 outputs data Q from the NAND gate NA214, and outputs inverted data Qb from the NAND gate NA213.
[0148]
Next, the operation of the sense amplifier type D flip-flop 20 of FIG. 19 will be described with reference to the timing chart of FIG.
[0149]
The flip-flop 20 captures the value of the data input signal D in synchronization with the rising edge of the clock signal CK, and outputs data Q and inverted data Qb. The value is held for one cycle of the clock signal CK.
[0150]
During a period when the clock signal CK is at a low level (logic 0 level), the PMOS transistors PT211 and PT214 are turned on, and the NMOS transistor NT215 is cut off.
[0151]
During a period in which the clock signal CK is at the low level, the PMOS transistors PT211 and PT214 behave equivalently as resistors, and through these, the first output node H211 and the second output node H212 are connected as shown in FIGS. , (E), it is precharged to the complete logic 1 potential (high level).
Then, the PMOS transistors PT212 and PT213 are cut off. The NMOS transistors NT211 and NT212 behave equivalently as diodes because the gate terminal and the drain terminal have the same potential.
Therefore, when the power supply voltage is VDD[V] Assuming that the threshold value of the NMOS transistor is Vthn, the potentials of the nodes F1 and F2 at this time are (VDD−Vthn) [V].
[0152]
When the clock signal CK goes high, the PMOS transistors PT211 and PT214 are cut off, the NMOS transistor NT215 is turned on, and the sense amplifier operates.
Depending on the state of the data input signal D and its inverted signal Dd, one of the NMOS transistors NT213 and NT214 is cut off.
Therefore, a difference occurs between the respective conduction resistances of the intermediate nodes F211 and F212 with respect to the ground.
[0153]
For example, assuming that the NMOS transistor NT214 is cut off, the conduction resistance of the intermediate node F11 with respect to the ground is the sum of the resistance values of the NMOS transistor NT213 and the NMOS transistor NT215. Is the sum of the resistance values of the NMOS transistors NT216, NT213, and NT215.
Such a difference in conduction resistance appears in the discharge speed of the charges on the output nodes H211 and H212. In the above example, since the intermediate node F211 has a smaller conduction resistance with respect to the ground, the charge at the output node H211 is discharged more quickly. At this time, the charge on the output node H212 is also discharged.
However, the decrease in the potential of the output node H211 turns on the PMOS transistor PT213 and cuts off the NMOS transistor NT212, so that the potential of the output node H212, which has fallen, rises, and a complete logic 1 potential is obtained again.
[0154]
Thus, a steady state is established in the inverter loop including the PMOS transistors PT212 and PT213 and the NMOS transistors NT211 and NT212.
Thereafter, even if the data input signal D and its inverted signal Dd change and the transistor to be cut off changes from the NMOS transistor NT214 to the NMOS transistor NT213, this steady state is not broken.
This is because one of the NMOS transistors NT213 and NT214 is always on, and both of the intermediate nodes F211 and F212 always have a path to the ground through the NMOS transistor NT216. This is because it is connected to the ground.
[0155]
In this manner, as shown in FIGS. 20A, 20C and 20E, during the period when the clock signal is at the high level, one of the output nodes H211 and H212 of the first-stage latch 21 becomes logic 0. become.
[0156]
Here, assuming that the data input signal D is at the high level and the inverted signal Db is at the low level, the first output node H211 goes to the low level, and as shown in FIG. High-level data Q is output from the 22 NAND gate NA214.
Further, the output data Qb of the NAND gate NA213 goes low via the NAND gate NA211.
[0157]
When the data input signal D is at a low level and the inverted signal Db is at a high level, an operation reverse to the above-described operation is performed. Here, the detailed description is omitted.
[0158]
According to the fifteenth embodiment, since the second stage latch 22 is provided with the circuit for transmitting the output signal change of the previous stage latch to the final output signal in a short time, the high level can be output more quickly than the conventional circuit. Therefore, high-speed operation is possible.
[0159]
Sixteenth embodiment
FIG. 21 is a circuit diagram showing a sixteenth embodiment of the sense amplifier type D flip-flop according to the present invention.
[0160]
The sixteenth embodiment is different from the fifteenth embodiment in the circuit configuration of the second-stage latch 22-1.
[0161]
Specifically, the second-stage latch 22-1, as shown in FIG. 21, includes inverters INV221 to INV224, a PMOS transistor PT221, and an NMOS transistor NT221.
[0162]
The source of the PMOS transistor PT221 has the power supply voltage VDD, And the drain is connected to the drain of the NMOS transistor NT221, and this connection point constitutes a node J221. The source of the NMOS transistor NT221 is connected to the ground potential GND.
The input terminal of the inverter INV221 is connected to the first output node H211 of the first-stage latch 21, and the output terminal is connected to the gate of the NMOS transistor NT221. Here, a connection point between the output terminal of the inverter INV221 and the gate of the NMOS transistor NT221 is defined as a node / H211.
The node J211 is connected to the input terminals of the inverters INV222 and INV223 and the output terminal of the inverter INV224.
The output terminal of the inverter INV223 and the input terminal of the inverter INV224 are connected, and the connection point forms a node J222. A latch is formed by the inverters INV223 and INV224.
Then, the second-stage latch 22-1 outputs the data Q from the output terminal of the inverter INV222.
[0163]
Next, the operation of the sense amplifier type D flip-flop 20-1 of FIG. 21 will be described with reference to the timing chart of FIG.
The operation of the first-stage latch 21 is performed in the same manner as in the case of FIG. 19, and thus the detailed description thereof is omitted here.
[0164]
Here, assuming that the data input signal D is at a high level and the inverted signal Db is at a low level, the first output node H211 is at a low level, and as shown in FIG. The output node / H211 of the -1 inverter INV221 becomes high level. At this time, the second output node H212 of the first-stage latch 21 is at a high level as shown in FIG.
As a result, the NMOS transistor NT221 turns on, the PMOS transistor PT221 turns off, and the node J221 goes low as shown in FIG. 22D, and the high-level data Q is output immediately from the inverter INV222.
Note that the data at the node J221 is maintained at the low level even when the clock signal CK is switched to the low level by the cross latch of the inverters INV223 and INV224.
[0165]
When the data input signal D is at a low level and the inverted signal Db is at a high level, an operation reverse to the above-described operation is performed. Here, the detailed description is omitted.
[0166]
According to the sixteenth embodiment, high-level data can be output more quickly than in a conventional circuit, so that high-speed operation is possible.
[0167]
Seventeenth embodiment
FIG. 23 is a circuit diagram showing a seventeenth embodiment of the sense amplifier type D flip-flop according to the present invention.
[0168]
The seventeenth embodiment is different from the above-described sixteenth embodiment in that the second-stage latch 22-2 simultaneously outputs a change in the output signal of the first-stage latch 21 when an opposite signal is held. The circuit configuration is such that the reciprocal signal held in the second-stage latch is invalidated.
Specifically, the inverter INV224-2 constituting the cross latch is constituted by a clocked inverter (Clocked Inverter) connected to the nodes / H211 and H212.
[0169]
Assuming that the data input signal D is at the high level and the inverted signal Db is at the low level, the first output node H211 is at the low level, and the output node / H211 of the inverter INV221 of the second-stage latch 22-1 is at the high level. Become. At this time, the second output node H212 of the first-stage latch 21 is at a high level as shown in FIG.
As a result, the NMOS transistor NT221 turns on, the PMOS transistor PT221 turns off, and the node J221 goes low as shown in FIG.
At this time, the clocked inverter INV224-2 cannot output a high level, and the high-level data Q is immediately output from the inverter INV222.
Therefore, high-level data Q is output from inverter INV222 promptly without preventing node J221 from changing to low level.
Further, the data at the node J221 is maintained at the low level even when the clock signal CK is switched to the low level by the cross latch of the inverters INV223 and INV224.
[0170]
When the data input signal D is at a low level and the inverted signal Db is at a high level, an operation reverse to the above-described operation is performed. Here, the detailed description is omitted.
[0171]
According to the seventeenth embodiment, high-level data can be output more quickly than a conventional circuit, so that high-speed operation is possible.
[0172]
18th embodiment
FIG. 24 is a circuit diagram showing an eighteenth embodiment of the sense amplifier type D flip-flop according to the present invention.
[0173]
The eighteenth embodiment is different from the above-described first embodiment in that a circuit for transmitting a change in the output signal of the previous-stage latch to the final output signal in a short time is provided in the second-stage latch 12-14. is there.
[0174]
Specifically, the second-stage latch 12-14 is constituted by four 2-input NAND gates NA121 to NA124.
The first input terminal of the NAND gate NA121 is connected to the first output node H111 of the first-stage latch 11, and the second input terminal is connected to the output terminal of the NAND gate NA122 and the first input terminal of the NAND gate NA124. Constitutes a node I121.
The first input terminal of the NAND gate NA122 is connected to the second node H112 of the first-stage latch 11, and the second input terminal is connected to the output terminal of the NAMD gate NA121 and the first input terminal of the NAND gate NA123. A node I122 is configured by the connection point.
The second input terminal of the NAND gate NA123 is connected to the second node H112 of the first-stage latch 11, and the second input terminal of the NAND gate NA124 is connected to the first node H111 of the first-stage latch 11.
Then, the second-stage latch 12-14 outputs the data Q from the NAND gate NA124 and outputs the inverted data Qb from the NAND gate NA123.
[0175]
For example, assuming that data input signal D is at a high level and inverted signal Db is at a low level, first output node H111 goes to a low level, and quickly goes to a higher level than NAND gate NA124 of second stage latch 12-14. Data Q is output.
The output data Qb of the NAND gate NA123 goes to a low level via the NAND gate NA121.
[0176]
When the data input signal D is at a low level and the inverted signal Db is at a high level, an operation reverse to the above-described operation is performed. Here, the detailed description is omitted.
[0177]
According to the eighteenth embodiment, in the second-stage latch 12-14, a circuit for transmitting a change in the output signal of the preceding-stage latch to the final output signal in a short time is provided. As a result, a high level can be output more quickly than in a conventional circuit, so that high-speed operation is possible.
[0178]
19th embodiment
FIG. 25 is a circuit diagram showing a nineteenth embodiment of the sense amplifier type D flip-flop according to the present invention.
[0179]
The nineteenth embodiment is different from the first embodiment in the circuit configuration of the second-stage latches 12-15.
[0180]
Specifically, as shown in FIG. 25, the second-stage latch 12-15 has inverters INV121-15 to INV124-15, a PMOS transistor PT121-15, and an NMOS transistor NT121-15.
[0181]
The source of the PMOS transistor PT121-15 is the power supply voltage VDD, And the drain is connected to the drain of the NMOS transistor NT121-15, and this connection point constitutes the node J121. The source of the NMOS transistor NT121-15 is connected to the ground potential GND.
The input terminal of the inverter INV121-15 is connected to the first output node H111 of the first-stage latch 11, and the output terminal is connected to the gate of the NMOS transistor NT121-15. Here, a connection point between the output terminal of the inverter INV121-15 and the gate of the NMOS transistor NT121-15 is referred to as a node / H111.
The node J121 is connected to the input terminals of the inverters INV122-15 and INV123-15 and the output terminal of the inverter INV124-15.
The output terminal of the inverter INV123-15 is connected to the input terminal of the inverter INV124-15, and the connection point forms a node J122. A latch is constituted by the inverters INV123-15 and INV124-15.
Then, the second-stage latch 12-15 outputs the data Q from the output terminal of the inverter INV122-15.
[0182]
In this case, for example, assuming that data input signal D is at a high level and inverted signal Db is at a low level, first output node H111 is at a low level, and output node of inverter INV121-15 of second stage latch 12-15. / 111 becomes high level. At this time, the second output node H112 of the first-stage latch 11 is at a high level.
As a result, the NMOS transistor NT121-15 turns on, the PMOS transistor PT121-15 turns off, the node J121 goes to low level, and the high-level data Q is output immediately from the inverter INV122-15.
The data at the node J121-15 is maintained at the low level even when the clock signal CK is switched to the low level by the cross latch between the inverters INV123-15 and INV124-15.
[0183]
When the data input signal D is at a low level and the inverted signal Db is at a high level, an operation reverse to the above-described operation is performed. Here, the detailed description is omitted.
[0184]
According to the nineteenth embodiment, in the second-stage latch 12-15, a circuit for transmitting a change in the output signal of the preceding-stage latch to the final output signal in a short time is provided. As a result, a high level can be output more quickly than in a conventional circuit, so that high-speed operation is possible.
[0185]
Twentieth embodiment
FIG. 26 is a circuit diagram showing a twentieth embodiment of the sense amplifier type D flip-flop according to the present invention.
[0186]
The twentieth embodiment is different from the above-described nineteenth embodiment in that the second-stage latches 12-16 output the first-stage latch 11 simultaneously with the change of the output signal when the opposite signal is held. The circuit configuration is such that the reciprocal signal held in the second-stage latch is invalidated.
Specifically, the inverter INV124-16 constituting the cross latch is constituted by a clocked inverter (Clocked Inverter) connected to the nodes / H111 and H112.
[0187]
In this case, for example, assuming that data input signal D is at a high level and inverted signal Db is at a low level, first output node H111 is at a low level, and output node of inverter INV121-15 of second stage latch 12-16. / H111 is at a high level. At this time, the second output node H112 of the first-stage latch 11 is at a high level.
As a result, the NMOS transistor NT121-15 turns on, the PMOS transistor PT121-15 turns off, and the node J121 becomes low level.
At this time, the clocked inverter INV124-16 cannot output a high level, and the high level data Q is output immediately from the inverter INV122-15.
Therefore, high-level data Q is output from inverter INV122-15 immediately without preventing node J121 from changing to low level. Further, the data at the node J121 is maintained at the low level even when the clock signal CK is switched to the low level by the cross latch of the inverters INV123-15 and INV124-15.
[0188]
When the data input signal D is at a low level and the inverted signal Db is at a high level, an operation reverse to the above-described operation is performed. Here, the detailed description is omitted.
[0189]
According to the twentieth embodiment, in addition to the effects of the nineteenth embodiment, high-level data can be output more quickly than in a conventional circuit, so that high-speed operation is possible.
[0190]
21st embodiment
FIG. 27 is a circuit diagram showing a twenty-first embodiment of the sense amplifier type D flip-flop according to the present invention.
[0191]
The difference between the twenty-first embodiment and the third embodiment is that the second stage latch 12-17 is provided with a circuit for transmitting a change in the output signal of the previous stage latch to the final output signal in a short time. is there.
[0192]
Specifically, the second-stage latch 12-17 is constituted by four 2-input NAND gates NA121-17 to NA124-17.
A first input terminal of the NAND gate NA121-17 is connected to the first output node H111 of the first-stage latch 11-2, and a second input terminal is connected to the output terminal of the NAND gate NA122-17 and the NAND gate NA124-17. The input terminal is connected to one input terminal, and these connection points constitute a node I121-17.
A first input terminal of the NAND gate NA122-17 is connected to the second node H112 of the first-stage latch 11-2, and a second input terminal is an output terminal of the NAMD gate NA121-17 and a first input terminal of the NAND gate NA123-17. These terminals are connected to input terminals, and these connection points constitute a node I122-17.
The second input terminal of the NAND gate NA123-17 is connected to the second node H112 of the first-stage latch 11-2, and the second input terminal of the NAND gate NA124-17 is connected to the first node of the first-stage latch 11-2. It is connected to the node H111.
Then, the second-stage latch 12-17 outputs the data Q from the NAND gate NA124-17, and outputs the inverted data Qb from the NAND gate NA123-17.
[0193]
For example, assuming that data input signal D is at a high level and inverted signal Db is at a low level, first output node H111 goes to a low level and quickly goes higher than NAND gate NA124-17 of second stage latch 12-17. The level data Q is output.
The output data Qb of the NAND gate NA123-17 goes low via the NAND gate NA121-17.
[0194]
When the data input signal D is at a low level and the inverted signal Db is at a high level, an operation reverse to the above-described operation is performed. Here, the detailed description is omitted.
[0195]
According to the twenty-first embodiment, the second stage latch 12-17 is provided with a circuit for transmitting a change in the output signal of the first stage latch to the final output signal in a short time. In addition to the effect of the embodiment, a high level can be output more quickly than a conventional circuit, so that high-speed operation is possible.
[0196]
Twenty-second embodiment
FIG. 28 is a circuit diagram showing a twenty-second embodiment of the sense amplifier type D flip-flop according to the present invention.
[0197]
The twenty-second embodiment differs from the third embodiment in the circuit configuration of the second-stage latches 12-18.
[0198]
Specifically, as shown in FIG. 28, the second-stage latch 12-18 has inverters INV121-18 to INV124-18, a PMOS transistor PT121-18, and an NMOS transistor NT121-18.
[0199]
The source of the PMOS transistor PT121-18 is the power supply voltage VDD, And the drain is connected to the drain of the NMOS transistor NT121-18, and this connection point constitutes the node J121-18. The source of the NMOS transistor NT121-18 is connected to the ground potential GND.
The input terminal of the inverter INV121-18 is connected to the first output node H111 of the first-stage latch 11, and the output terminal is connected to the gate of the NMOS transistor NT121-18. Here, a connection point between the output terminal of the inverter INV121-18 and the gate of the NMOS transistor NT121-18 is referred to as a node / H111.
The node J121-18 is connected to the input terminals of the inverters INV122-18 and INV123-18 and the output terminal of the inverter INV124-18.
The output terminal of the inverter INV123-18 is connected to the input terminal of the inverter INV124-18, and the connection point forms a node J122-18. A latch is constituted by the inverters INV123-18 and INV124-18.
Then, the second-stage latch 12-18 outputs the data Q from the output terminal of the inverter INV122-18.
[0200]
In this case, assuming that data input signal D is at a high level and inverted signal Db is at a low level, first output node H111 is at a low level, and output node of inverter INV121-18 of second stage latch 12-18. / 111 becomes high level. At this time, the second output node H112 of the first-stage latch 11-2 is at a high level.
As a result, the NMOS transistor NT121-18 turns on, the PMOS transistor PT121-18 turns off, the node J121-18 goes low, and the high-level data Q is output immediately from the inverter INV122-18.
The level of the data at the node J121-18 is maintained even when the clock signal CK is switched to the low level by the cross latch of the inverters INV123-18 and INV124-18.
[0201]
When the data input signal D is at a low level and the inverted signal Db is at a high level, an operation reverse to the above-described operation is performed. Here, the detailed description is omitted.
[0202]
According to the twenty-second embodiment, in the second stage latches 12-18, the circuit for transmitting the change in the output signal of the first stage latch to the final output signal in a short time is provided. In addition to the effect of the embodiment, a high level can be output more quickly than the conventional circuit, so that high-speed operation is possible.
[0203]
Twenty-third embodiment
FIG. 29 is a circuit diagram showing a twenty-third embodiment of the sense amplifier type D flip-flop according to the present invention.
[0204]
The twenty-third embodiment is different from the twenty-second embodiment in that the second-stage latch 12-19 outputs a change in the output signal of the first-stage latch 11-2 when an opposite signal is held. At the same time, the circuit configuration is such that the reciprocal signal held in the second-stage latch is invalidated.
Specifically, the inverter INV124-19 constituting the cross latch is constituted by a clocked inverter (Clocked Inverter) connected to the nodes / H111 and H112.
[0205]
In this case, for example, assuming that data input signal D is at a high level and inverted signal Db is at a low level, first output node H111 is at a low level, and output node of inverter INV121-18 of second stage latch 12-19. / H111 is at a high level. At this time, the second output node H112 of the first-stage latch 11-2 is at a high level.
As a result, the NMOS transistor NT121-18 turns on, the PMOS transistor PT121-18 turns off, and the node J121-18 becomes low level.
At this time, the clocked inverter INV124-19 cannot output a high level, and the high-level data Q is output immediately from the inverter INV122-18.
Therefore, high-level data Q is output from inverter INV122-18 quickly without preventing node J121-18 from changing to low level.
Further, the data at the node J121-18 is held at the low level even when the clock signal CK is switched to the low level by the cross latch of the inverters INV123-18 and INV124-19.
[0206]
When the data input signal D is at a low level and the inverted signal Db is at a high level, an operation reverse to the above-described operation is performed. Here, the detailed description is omitted.
[0207]
According to the twenty-third embodiment, in addition to the effects of the twenty-second embodiment, high-level data can be output more quickly than in a conventional circuit, so that high-speed operation is possible.
[0208]
Twenty-fourth embodiment
FIG. 30 is a circuit diagram showing a twenty-fourth embodiment of the sense amplifier type D flip-flop according to the present invention.
[0209]
The twenty-fourth embodiment differs from the fifth embodiment in that a circuit is provided in the second-stage latch 12-20 for transmitting a change in the output signal of the previous-stage latch to the final output signal in a short time. is there.
[0210]
Specifically, the second-stage latch 12-20 is constituted by four 2-input NAND gates NA121-20 to NA124-20.
A first input terminal of the NAND gate NA121-20 is connected to the first output node H111 of the first-stage latch 11-4, and a second input terminal is connected to the output terminal of the NAND gate NA122-20 and the second input terminal of the NAND gate NA124-20. 1 input terminal, and these connection points constitute a node I121-20.
The first input terminal of the NAND gate NA122-20 is connected to the second node H112 of the first-stage latch 11-4, and the second input terminal is the output terminal of the NAMD gate NA121-20 and the first input terminal of the NAND gate NA123-20. These terminals are connected to input terminals, and these connection points constitute a node I122-20.
The second input terminal of the NAND gate NA123-20 is connected to the second node H112 of the first-stage latch 11-4, and the second input terminal of the NAND gate NA124-20 is connected to the first node of the first-stage latch 11-4. It is connected to the node H111.
Then, the second-stage latch 12-20 outputs data Q from the NAND gate NA124-20, and outputs inverted data Qb from the NAND gate NA123-20.
[0211]
For example, assuming that data input signal D is at a high level and inverted signal Db is at a low level, first output node H111 goes to a low level and quickly goes higher than NAND gate NA124-20 of second stage latch 12-20. The level data Q is output.
The output data Qb of the NAND gate NA123-20 goes low via the NAND gate NA121-20.
[0212]
When the data input signal D is at a low level and the inverted signal Db is at a high level, an operation reverse to the above-described operation is performed. Here, the detailed description is omitted.
[0213]
According to the twenty-fourth embodiment, in the second-stage latch 12-20, a circuit for transmitting the change in the output signal of the first-stage latch to the final output signal in a short time is provided. In addition to the effect of the embodiment, a high level can be output more quickly than a conventional circuit, so that high-speed operation is possible.
[0214]
Twenty-fifth embodiment
FIG. 31 is a circuit diagram showing a twenty-fifth embodiment of the sense amplifier type D flip-flop according to the present invention.
[0215]
The twenty-fifth embodiment differs from the above-described fifth embodiment in the circuit configuration of the second-stage latch 12-21.
[0216]
Specifically, as shown in FIG. 31, the second-stage latch 12-21 includes inverters INV121-21 to INV124-21, a PMOS transistor PT121-21, and an NMOS transistor NT121-21.
[0217]
The source of the PMOS transistor PT121-21 is at the power supply voltage VDD, And the drain is connected to the drain of the NMOS transistor NT121-21, and this connection point constitutes the node J121-21. The source of the NMOS transistor NT121-21 is connected to the ground potential GND. The input terminal of the inverter INV121-21 is connected to the first output node H111 of the first-stage latch 11-4, and the output terminal is connected to the gate of the NMOS transistor NT121-21. Here, a connection point between the output terminal of the inverter INV121-21 and the gate of the NMOS transistor NT121-21 is referred to as a node / H111.
The node J121-21 is connected to the input terminals of the inverters INV122-21 and INV123-21 and the output terminal of the inverter INV124-21.
The output terminal of the inverter INV123-21 and the input terminal of the inverter INV124-21 are connected, and the connection point forms a node J122-21. A latch is formed by the inverters INV123-21 and INV124-21.
Then, the second-stage latch 12-21 outputs the data Q from the output terminal of the inverter INV122-21.
[0218]
In this case, assuming that data input signal D is at a high level and inverted signal Db is at a low level, first output node H111 is at a low level, and output node of inverter INV121-21 of second stage latch 12-21. / 111 becomes high level. At this time, the second output node H112 of the first-stage latch 11-4 is at a high level.
As a result, the NMOS transistor NT121-21 turns on, the PMOS transistor PT121-21 turns off, the node J121-21 goes low, and the high-level data Q is output from the inverter INV122-21 immediately.
The data at the node J121-21 is maintained at the low level even when the clock signal CK is switched to the low level by the cross latch of the inverters INV123-21 and INV124-21.
[0219]
When the data input signal D is at a low level and the inverted signal Db is at a high level, an operation reverse to the above-described operation is performed. Here, the detailed description is omitted.
[0220]
According to the twenty-fifth embodiment, in the second-stage latch 12-21, a circuit for transmitting a change in the output signal of the first-stage latch to the final output signal in a short time is provided. In addition to the effect of the embodiment, a high level can be output more quickly than a conventional circuit, so that high-speed operation is possible.
[0221]
26th embodiment
FIG. 32 is a circuit diagram showing a twenty-sixth embodiment of the sense amplifier type D flip-flop according to the present invention.
[0222]
The twenty-sixth embodiment is different from the twenty-fifth embodiment described above in that the second-stage latch 12-22 outputs a change in the output signal of the first-stage latch 11-4 when an opposite signal is held. At the same time, the circuit configuration is such that the reciprocal signal held in the second-stage latch is invalidated.
Specifically, the inverter INV124-22 constituting the cross latch is constituted by a clocked inverter (Clocked Inverter) connected to the nodes / H111 and H112.
[0223]
In this case, for example, assuming that data input signal D is at a high level and inverted signal Db is at a low level, first output node H111 is at a low level, and output node of inverter INV121-21 of second stage latch 12-22. / H111 is at a high level. At this time, the second output node H112 of the first-stage latch 11-4 is at a high level.
As a result, the NMOS transistor NT121-21 turns on, the PMOS transistor PT121-21 turns off, and the node J121-21 becomes low level.
At this time, the clocked inverter INV124-22 cannot output a high level, and the high-level data Q is output immediately from the inverter INV122-21.
Therefore, high-level data Q is output from inverter INV122-21 quickly without preventing node J121-21 from changing to low level.
Further, the data at the node J121-21 is maintained at the low level even when the clock signal CK is switched to the low level by the cross latch of the inverters INV123-21 and INV124-22.
[0224]
When the data input signal D is at a low level and the inverted signal Db is at a high level, an operation reverse to the above-described operation is performed. Here, the detailed description is omitted.
[0225]
According to the twenty-sixth embodiment, in addition to the effects of the twenty-fifth embodiment, high-level data can be output more quickly than a conventional circuit, so that high-speed operation is possible.
[0226]
Twenty-seventh embodiment
FIG. 33 is a circuit diagram showing a twenty-seventh embodiment of the sense amplifier type D flip-flop according to the present invention.
[0227]
The twenty-seventh embodiment is different from the seventh embodiment in that a circuit for transmitting a change in the output signal of the preceding latch to the final output signal in a short time is provided in the second-stage latches 12-23. is there.
[0228]
Specifically, the second-stage latch 12-23 is constituted by four 2-input NAND gates NA121-23 to NA124-23.
A first input terminal of the NAND gate NA121-23 is connected to a first output node H111 of the first-stage latch 11-6, and a second input terminal is connected to the output terminal of the NAND gate NA122-23 and the second input terminal of the NAND gate NA124-23. 1 input terminal, and these connection points constitute a node I121-23.
A first input terminal of the NAND gate NA122-23 is connected to the second node H112 of the first-stage latch 11-6, and a second input terminal is an output terminal of the NAMD gate NA121-23 and a first input terminal of the NAND gate NA123-23. Nodes I122-23 are connected to input terminals, and these connection points constitute nodes I122-23.
A second input terminal of the NAND gate NA123-23 is connected to the second node H112 of the first-stage latch 11-6, and a second input terminal of the NAND gate NA124-23 is connected to the first node of the first-stage latch 11-6. It is connected to the node H111.
Then, the second-stage latch 12-23 outputs the data Q from the NAND gate NA124-23, and outputs the inverted data Qb from the NAND gate NA123-23.
[0229]
For example, assuming that data input signal D is at a high level and inverted signal Db is at a low level, first output node H111 goes to a low level and quickly goes higher than NAND gate NA124-23 of second stage latch 12-23. The level data Q is output.
The output data Qb of the NAND gates NA123-23 goes low via the NAND gates NA121-23.
[0230]
When the data input signal D is at a low level and the inverted signal Db is at a high level, an operation reverse to the above-described operation is performed. Here, the detailed description is omitted.
[0231]
According to the twenty-seventh embodiment, the second stage latches 12-23 are provided with a circuit for transmitting the change in the output signal of the first stage latch to the final output signal in a short time. In addition to the effect of the embodiment, a high level can be output more quickly than a conventional circuit, so that high-speed operation is possible.
[0232]
Twenty-eighth embodiment
FIG. 34 is a circuit diagram showing a twenty-eighth embodiment of the sense amplifier type D flip-flop according to the present invention.
[0233]
The twenty-eighth embodiment differs from the seventh embodiment in the circuit configuration of the second-stage latches 12-24.
[0234]
Specifically, as shown in FIG. 34, the second-stage latch 12-24 has inverters INV121-24 to INV124-24, a PMOS transistor PT121-24, and an NMOS transistor NT121-24.
[0235]
The source of the PMOS transistor PT121-24 is the power supply voltage VDD, And the drain is connected to the drain of the NMOS transistor NT121-24, and this connection point constitutes the node J121-24. The sources of the NMOS transistors NT121-24 are connected to the ground potential GND.
The input terminal of the inverter INV121-24 is connected to the first output node H111 of the first-stage latch 11-6, and the output terminal is connected to the gate of the NMOS transistor NT121-24. Here, a connection point between the output terminal of the inverter INV121-24 and the gate of the NMOS transistor NT121-24 is referred to as a node / H111.
The node J121-24 is connected to the input terminals of the inverters INV122-24 and INV123-24 and the output terminal of the inverter INV124-24.
The output terminal of the inverter INV123-24 is connected to the input terminal of the inverter INV124-24, and the connection point forms the node J122-24. A latch is constituted by these inverters INV123-24 and INV124-24.
Then, the second-stage latch 12-24 outputs the data Q from the output terminal of the inverter INV122-24.
[0236]
In this case, assuming that data input signal D is at a high level and inverted signal Db is at a low level, first output node H111 is at a low level, and output node of inverter INV121-24 of second stage latch 12-24. / 111 becomes high level. At this time, the second output node H112 of the first stage latch 11-6 is at a high level.
As a result, the NMOS transistor NT121-24 turns on, the PMOS transistor PT121-24 turns off, the node J121-24 goes low, and the high-level data Q is output immediately from the inverter INV122-24.
The data at the node J121-24 is maintained at the low level even when the clock signal CK is switched to the low level by the cross latch of the inverters INV123-24 and INV124-24.
[0237]
When the data input signal D is at a low level and the inverted signal Db is at a high level, an operation reverse to the above-described operation is performed. Here, the detailed description is omitted.
[0238]
According to the twenty-eighth embodiment, in the second-stage latches 12-24, a circuit for transmitting a change in the output signal of the first-stage latch to the final output signal in a short time is provided. In addition to the effect of the embodiment, a high level can be output more quickly than a conventional circuit, so that high-speed operation is possible.
[0239]
Twenty-ninth embodiment
FIG. 35 is a circuit diagram showing a twenty-ninth embodiment of the sense amplifier type D flip-flop according to the present invention.
[0240]
The twenty-ninth embodiment is different from the twenty-eighth embodiment in that the second-stage latch 12-25 outputs a change in the output signal of the first-stage latch 11-6 when an opposite signal is held. At the same time, the circuit configuration is such that the reciprocal signal held in the second-stage latch is invalidated.
Specifically, the inverter INV124-25 constituting the cross latch is constituted by a clocked inverter (Clocked Inverter) connected to the nodes / H111 and H112.
[0241]
In this case, for example, assuming that data input signal D is at a high level and inverted signal Db is at a low level, first output node H111 is at a low level, and output node of inverter INV121-24 of second stage latch 12-25. / H111 is at a high level. At this time, the second output node H112 of the first-stage latch 11-6 is at a high level.
As a result, the NMOS transistor NT121-24 turns on, the PMOS transistor PT121-24 turns off, and the node J121-24 becomes low level.
At this time, the clocked inverter INV124-25 cannot output a high level, and the inverter INV122-24 immediately outputs the high-level data Q.
Therefore, high-level data Q is output from inverter INV122-24 quickly without preventing node J121-24 from changing to low level.
Further, the data at the node J121-24 is maintained at the low level even when the clock signal CK is switched to the low level by the cross latch of the inverters INV123-24 and INV124-25.
[0242]
When the data input signal D is at a low level and the inverted signal Db is at a high level, an operation reverse to the above-described operation is performed. Here, the detailed description is omitted.
[0243]
According to the twenty-ninth embodiment, in addition to the effects of the twenty-eighth embodiment, high-level data can be output more quickly than in a conventional circuit, so that high-speed operation is possible.
[0244]
30th embodiment
FIG. 36 is a circuit diagram showing a thirtieth embodiment of the sense amplifier type D flip-flop according to the present invention.
[0245]
The thirty-third embodiment is different from the ninth embodiment in that a circuit for transmitting the output signal change of the preceding latch to the final output signal in a short time is provided in the second-stage latch 12-26. is there.
[0246]
Specifically, the second-stage latch 12-26 is configured by four 2-input NAND gates NA121-26 to NA124-26.
A first input terminal of the NAND gate NA121-26 is connected to the first output node H111 of the first-stage latch 11-8, and a second input terminal is connected to the output terminal of the NAND gate NA122-26 and the NAND gate NA124-26. 1 input terminal, and these connection points constitute a node I121-26.
A first input terminal of the NAND gate NA122-26 is connected to the second node H112 of the first-stage latch 11-8, and a second input terminal is an output terminal of the NAMD gate NA121-26 and a first input terminal of the NAND gate NA123-26. These terminals are connected to input terminals, and these connection points constitute a node I122-26.
The second input terminal of the NAND gate NA123-26 is connected to the second node H112 of the first-stage latch 11-8, and the second input terminal of the NAND gate NA124-26 is connected to the first node of the first-stage latch 11-8. It is connected to the node H111.
Then, the second-stage latch 12-26 outputs data Q from the NAND gate NA124-26, and outputs inverted data Qb from the NAND gate NA123-26.
[0247]
For example, if the data input signal D is at a high level and its inverted signal Db is at a low level, the first output node H111 goes to a low level and quickly goes higher than the NAND gate NA124-26 of the second-stage latch 12-26. The level data Q is output.
The output data Qb of the NAND gates NA123-26 goes low via the NAND gates NA121-26.
[0248]
When the data input signal D is at a low level and the inverted signal Db is at a high level, an operation reverse to the above-described operation is performed. Here, the detailed description is omitted.
[0249]
According to the thirtieth embodiment, the second stage latch 12-26 is provided with a circuit for transmitting the change in the output signal of the first stage latch to the final output signal in a short time. In addition to the effect of the embodiment, a high level can be output more quickly than a conventional circuit, so that high-speed operation is possible.
[0250]
31st embodiment
FIG. 37 is a circuit diagram showing a thirty-first embodiment of the sense amplifier type D flip-flop according to the present invention.
[0251]
The thirty-first embodiment differs from the ninth embodiment in the circuit configuration of the second-stage latch 12-27.
[0252]
Specifically, as shown in FIG. 37, the second-stage latch 12-27 includes inverters INV121-27 to INV124-27, a PMOS transistor PT121-27, and an NMOS transistor NT121-27.
[0253]
The source of the PMOS transistor PT121-27 is the power supply voltage VDD, And the drain is connected to the drain of the NMOS transistor NT121-27, and this connection point constitutes the node J121-27. The source of the NMOS transistor NT121-27 is connected to the ground potential GND. The input terminal of the inverter INV121-27 is connected to the first output node H111 of the first-stage latch 11-8, and the output terminal is connected to the gate of the NMOS transistor NT121-27. Here, a connection point between the output terminal of the inverter INV121-27 and the gate of the NMOS transistor NT121-27 is defined as a node / H111.
The node J121-27 is connected to the input terminals of the inverters INV122-27 and INV123-27 and the output terminal of the inverter INV124-27.
The output terminal of the inverter INV123-27 is connected to the input terminal of the inverter INV124-27, and the connection point forms a node J122-27. A latch is formed by the inverters INV123-27 and INV124-27.
Then, the second-stage latch 12-27 outputs data Q from the output terminal of the inverter INV122-27.
[0254]
In this case, for example, assuming that data input signal D is at a high level and inverted signal Db is at a low level, first output node H111 is at a low level, and output node of inverter INV121-27 of second stage latch 12-27. / 111 becomes high level. At this time, the second output node H112 of the first-stage latch 11-8 is at a high level.
As a result, the NMOS transistor NT121-27 turns on, the PMOS transistor PT121-27 turns off, the node J121-27 goes low, and the high-level data Q is output immediately from the inverter INV122-27.
The data at the node J121-27 is maintained at the low level even when the clock signal CK is switched to the low level by the cross latch of the inverters INV123-27 and INV124-27.
[0255]
When the data input signal D is at a low level and the inverted signal Db is at a high level, an operation reverse to the above-described operation is performed. Here, the detailed description is omitted.
[0256]
According to the thirty-first embodiment, the second stage latch 12-27 is provided with a circuit for transmitting a change in the output signal of the first stage latch to the final output signal in a short time. In addition to the effect of the embodiment, a high level can be output more quickly than a conventional circuit, so that high-speed operation is possible.
[0257]
32nd embodiment
FIG. 38 is a circuit diagram showing a 32nd embodiment of the sense amplifier type D flip-flop according to the present invention.
[0258]
The difference of the thirty-second embodiment from the thirty-first embodiment is that the second-stage latch 12-28 outputs a change in the output signal of the first-stage latch 11-8 when an opposite signal is held. At the same time, the circuit configuration is such that the reciprocal signal held in the second-stage latch is invalidated.
More specifically, the inverter INV124-28 constituting the cross latch is constituted by a clocked inverter (Clocked Inverter) connected to nodes / H111 and H112.
[0259]
In this case, for example, assuming that data input signal D is at a high level and inverted signal Db is at a low level, first output node H111 is at a low level, and output node of inverter INV121-27 of second stage latch 12-28. / H111 is at a high level. At this time, the second output node H112 of the first-stage latch 11-8 is at a high level.
As a result, the NMOS transistor NT121-27 turns on, the PMOS transistor PT121-27 turns off, and the node J121-27 goes low.
At this time, the clocked inverter INV124-28 cannot output a high level, and the high-level data Q is promptly output from the inverter INV122-27.
Therefore, high-level data Q is output from inverter INV122-27 promptly without preventing node J121-27 from changing to low level.
The data at the node J121-27 is maintained at the low level even when the clock signal CK is switched to the low level by the cross latch between the inverters INV123-27 and INV124-28.
[0260]
When the data input signal D is at a low level and the inverted signal Db is at a high level, an operation reverse to the above-described operation is performed. Here, the detailed description is omitted.
[0261]
According to the thirty-second embodiment, in addition to the effects of the thirty-first embodiment, high-level data can be output more quickly than in a conventional circuit, so that high-speed operation is possible.
[0262]
33rd embodiment
FIG. 39 is a circuit diagram showing a thirty-third embodiment of the sense amplifier type D flip-flop according to the present invention.
[0263]
The thirty-third embodiment is different from the above-described eleventh embodiment in that a circuit for transmitting a change in the output signal of the previous-stage latch to the final output signal in a short time is provided in the second-stage latch 12-29. is there.
[0264]
Specifically, the second-stage latch 12-29 is configured by four 2-input NAND gates NA121-29 to NA124-29.
A first input terminal of the NAND gate NA121-29 is connected to a first output node H111 of the first stage latch 11-10, and a second input terminal is connected to the output terminal of the NAND gate NA122-29 and the NAND gate NA124-29. These terminals are connected to one input terminal, and these connection points constitute a node I121-29.
A first input terminal of the NAND gate NA122-29 is connected to the second node H112 of the first-stage latch 11-10, and a second input terminal is an output terminal of the NAMD gate NA121-29 and a first input terminal of the NAND gate NA123-29. These terminals are connected to input terminals, and these connection points constitute nodes I122-29.
A second input terminal of the NAND gate NA123-29 is connected to the second node H112 of the first stage latch 11-10, and a second input terminal of the NAND gate NA124-29 is connected to the first node of the first stage latch 11-10. It is connected to the node H111.
Then, the second-stage latch 12-29 outputs data Q from the NAND gate NA124-29, and outputs inverted data Qb from the NAND gate NA123-29.
[0265]
For example, if the data input signal D is at a high level and the inverted signal Db is at a low level, the first output node H111 goes to a low level, and quickly goes higher than the NAND gate NA124-29 of the second-stage latch 12-29. The level data Q is output.
The output data Qb of the NAND gates NA123-29 goes low via the NAND gates NA121-29.
[0266]
When the data input signal D is at a low level and the inverted signal Db is at a high level, an operation reverse to the above-described operation is performed. Here, the detailed description is omitted.
[0267]
According to the thirty-third embodiment, the second stage latch 12-29 is provided with a circuit for transmitting the change in the output signal of the first stage latch to the final output signal in a short time. In addition to the effect of the embodiment, a high level can be output more quickly than a conventional circuit, so that high-speed operation is possible.
[0268]
34th embodiment
FIG. 40 is a circuit diagram of a sense amplifier D-type flip-flop according to a thirty-fourth embodiment of the present invention.
[0269]
The thirty-fourth embodiment is different from the eleventh embodiment in the circuit configuration of the second-stage latch 12-30.
[0270]
Specifically, as shown in FIG. 40, the second-stage latch 12-30 has inverters INV121-30 to INV124-30, a PMOS transistor PT121-30, and an NMOS transistor NT121-30.
[0271]
The source of the PMOS transistor PT121-30 is the power supply voltage VDD, And the drain is connected to the drain of the NMOS transistor NT121-30, and this connection point constitutes the node J121-30. The source of the NMOS transistor NT121-30 is connected to the ground potential GND.
The input terminal of the inverter INV121-30 is connected to the first output node H111 of the first-stage latch 11-10, and the output terminal is connected to the gate of the NMOS transistor NT121-30. Here, a connection point between the output terminal of the inverter INV121-30 and the gate of the NMOS transistor NT121-30 is referred to as a node / H111.
The node J121-30 is connected to the input terminals of the inverters INV122-30 and INV123-30 and the output terminal of the inverter INV124-30.
The output terminal of the inverter INV123-30 is connected to the input terminal of the inverter INV124-30, and the connection point forms the node J122-30. A latch is constituted by the inverters INV123-30 and INV124-30.
Then, the second-stage latch 12-30 outputs the data Q from the output terminal of the inverter INV122-30.
[0272]
In this case, for example, assuming that data input signal D is at a high level and inverted signal Db is at a low level, first output node H111 is at a low level, and output node of inverter INV121-30 of second stage latch 12-30. / 111 becomes high level. At this time, the second output node H112 of the first-stage latch 11-10 is at a high level.
As a result, the NMOS transistor NT121-30 turns on, the PMOS transistor PT121-30 turns off, the node J121-30 goes low, and the high-level data Q is output immediately from the inverter INV122-30.
The data at the node J121-30 is maintained at the low level even when the clock signal CK is switched to the low level by the cross latch between the inverters INV123-30 and INV124-30.
[0273]
When the data input signal D is at a low level and the inverted signal Db is at a high level, an operation reverse to the above-described operation is performed. Here, the detailed description is omitted.
[0274]
According to the thirty-fourth embodiment, in the second-stage latch 12-30, a circuit for transmitting the change in the output signal of the first-stage latch to the final output signal in a short time is provided. In addition to the effect of the embodiment, a high level can be output more quickly than a conventional circuit, so that high-speed operation is possible.
[0275]
35th embodiment
FIG. 41 is a circuit diagram showing a thirty-fifth embodiment of the sense amplifier type D flip-flop according to the present invention.
[0276]
The thirty-fifth embodiment is different from the thirty-fourth embodiment in that the second-stage latch 12-31 outputs a change in the output signal of the first-stage latch 11-10 when an opposite signal is held. At the same time, the circuit configuration is such that the reciprocal signal held in the second-stage latch is invalidated.
Specifically, the inverter INV124-31 constituting the cross latch is constituted by a clocked inverter (Clocked Inverter) connected to the nodes / H111 and H112.
[0277]
In this case, for example, assuming that data input signal D is at a high level and inverted signal Db is at a low level, first output node H111 is at a low level, and output node of inverter INV121-30 of second stage latch 12-31. / H111 is at a high level. At this time, the second output node H112 of the first-stage latch 11-10 is at a high level.
As a result, the NMOS transistor NT121-30 turns on, the PMOS transistor PT121-30 turns off, and the node J121-30 becomes low level.
At this time, the clocked inverter INV124-31 cannot output a high level, and the high-level data Q is output immediately from the inverter INV122-30.
Therefore, high-level data Q is output from inverter INV122-30 quickly without preventing node J121-30 from changing to low level.
The data at the node J121-30 is maintained at the low level even when the clock signal CK is switched to the low level by the cross latch of the inverters INV123-30 and INV124-31.
[0278]
When the data input signal D is at a low level and the inverted signal Db is at a high level, an operation reverse to the above-described operation is performed. Here, the detailed description is omitted.
[0279]
According to the thirty-fifth embodiment, in addition to the effects of the thirty-fourth embodiment, high-level data can be output more quickly than in a conventional circuit, so that high-speed operation is possible.
[0280]
36th embodiment
FIG. 42 is a circuit diagram showing a thirty-sixth embodiment of the sense amplifier type D flip-flop according to the present invention.
[0281]
The thirty-sixth embodiment is different from the thirteenth embodiment in that the second stage latch 12-32 is provided with a circuit for transmitting a change in the output signal of the previous stage latch to the final output signal in a short time. is there.
[0282]
Specifically, the second-stage latch 12-32 is configured by four 2-input NAND gates NA121-32 to NA124-32.
A first input terminal of the NAND gate NA121-32 is connected to the first output node H111 of the first-stage latch 11-12, and a second input terminal is connected to the output terminal of the NAND gate NA122-32 and the second input terminal of the NAND gate NA124-32. These terminals are connected to one input terminal, and these connection points constitute a node I121-32.
A first input terminal of the NAND gate NA122-32 is connected to the second node H112 of the first-stage latch 11-12, and a second input terminal is an output terminal of the NAMD gate NA121-32 and a first input terminal of the NAND gate NA123-32. Nodes I122-32 are connected to input terminals, and these connection points constitute nodes I122-32.
A second input terminal of the NAND gate NA123-32 is connected to the second node H112 of the first stage latch 11-12, and a second input terminal of the NAND gate NA124-32 is connected to the first node of the first stage latch 11-12. It is connected to the node H111.
Then, the second-stage latch 12-32 outputs the data Q from the NAND gate NA124-32, and outputs the inverted data Qb from the NAND gate NA123-32.
[0283]
For example, if the data input signal D is at a high level and the inverted signal Db is at a low level, the first output node H111 goes to a low level and quickly goes higher than the NAND gate NA124-32 of the second stage latch 12-32. The level data Q is output.
The output data Qb of the NAND gates NA123-32 goes low through the NAND gates NA121-32.
[0284]
When the data input signal D is at a low level and the inverted signal Db is at a high level, an operation reverse to the above-described operation is performed. Here, the detailed description is omitted.
[0285]
According to the thirty-sixth embodiment, the second stage latch 12-32 is provided with a circuit for transmitting the change in the output signal of the first stage latch to the final output signal in a short time. In addition to the effect of the embodiment, a high level can be output more quickly than a conventional circuit, so that high-speed operation is possible.
[0286]
37th embodiment
FIG. 43 is a circuit diagram of a sense amplifier D-type flip-flop according to a thirty-seventh embodiment of the present invention.
[0287]
The thirty-seventh embodiment differs from the thirteenth embodiment in the circuit configuration of the second-stage latches 12-33.
[0288]
Specifically, as shown in FIG. 43, the second-stage latch 12-33 has inverters INV121-33 to INV124-33, a PMOS transistor PT121-33, and an NMOS transistor NT121-33.
[0289]
The source of the PMOS transistor PT121-33 is the power supply voltage VDD, And the drain is connected to the drain of the NMOS transistor NT121-33, and this connection point constitutes the node J121-33. The sources of the NMOS transistors NT121-33 are connected to the ground potential GND.
The input terminal of the inverter INV121-33 is connected to the first output node H111 of the first-stage latch 11-12, and the output terminal is connected to the gate of the NMOS transistor NT121-33. Here, a connection point between the output terminal of the inverter INV121-33 and the gate of the NMOS transistor NT121-33 is defined as a node / H111.
Nodes J121-33 are connected to the input terminals of the inverters INV122-33 and INV123-33 and the output terminals of the inverters INV124-33.
The output terminal of the inverter INV123-33 is connected to the input terminal of the inverter INV124-30, and the connection point forms a node J122-33. A latch is formed by the inverters INV123-33 and INV124-33.
Then, the second-stage latches 12-33 output the data Q from the output terminals of the inverters INV122-33.
[0290]
In this case, assuming that data input signal D is at a high level and inverted signal Db is at a low level, first output node H111 is at a low level, and output nodes of inverters INV121-33 of second stage latches 12-33. / 111 becomes high level. At this time, the second output node H112 of the first-stage latch 11-12 is at a high level.
As a result, the NMOS transistor NT121-33 turns on, the PMOS transistor PT121-33 turns off, the node J121-33 goes low, and the high-level data Q is output immediately from the inverter INV122-33.
Note that the data at the nodes J121-33 is maintained at the low level even when the clock signal CK is switched to the low level by the cross latch of the inverters INV123-33 and INV124-33.
[0291]
When the data input signal D is at a low level and the inverted signal Db is at a high level, an operation reverse to the above-described operation is performed. Here, the detailed description is omitted.
[0292]
According to the thirty-seventh embodiment, in the second-stage latches 12-33, a circuit for transmitting a change in the output signal of the first-stage latch to the final output signal in a short time is provided. In addition to the effect of the embodiment, a high level can be output more quickly than a conventional circuit, so that high-speed operation is possible.
[0293]
38th embodiment
FIG. 44 is a circuit diagram showing a thirty-eighth embodiment of the sense amplifier type D flip-flop according to the present invention.
[0294]
The thirty-eighth embodiment is different from the thirty-seventh embodiment in that the second-stage latch 12-34 outputs a change in the output signal of the first-stage latch 11-12 when an opposite signal is held. At the same time, the circuit configuration is such that the reciprocal signal held in the second-stage latch is invalidated.
More specifically, the inverter INV124-34 constituting the cross latch is constituted by a clocked inverter (Clocked Inverter) connected to nodes / H111 and H112.
[0295]
In this case, for example, assuming that data input signal D is at a high level and inverted signal Db is at a low level, first output node H111 is at a low level, and output nodes of inverters INV121-33 of second stage latches 12-34. / H111 is at a high level. At this time, the second output node H112 of the first-stage latch 11-12 is at a high level.
As a result, the NMOS transistor NT121-33 turns on, the PMOS transistor PT121-33 turns off, and the node J121-33 becomes low level.
At this time, the clocked inverters INV124-34 cannot output a high level, and the high-level data Q is output immediately from the inverters INV122-33.
Therefore, high-level data Q is output from inverters INV122-33 immediately without preventing nodes J121-33 from changing to low level.
The data at the nodes J121-33 is held at the low level even when the clock signal CK is switched to the low level by the cross latch between the inverters INV123-33 and INV124-34.
[0296]
When the data input signal D is at a low level and the inverted signal Db is at a high level, an operation reverse to the above-described operation is performed. Here, the detailed description is omitted.
[0297]
According to the thirty-eighth embodiment, in addition to the effects of the thirty-seventh embodiment, high-level data can be output more quickly than in a conventional circuit, so that high-speed operation is possible.
[0298]
【The invention's effect】
As described above, according to the present invention, there is an advantage that high-speed operation can be realized and power consumption can be reduced without depending on a circuit design technique.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a first embodiment of a sense amplifier type D flip-flop according to the present invention.
FIG. 2 is a timing chart for explaining the operation of the D-type flip-flop in FIG.
FIG. 3 is a circuit diagram showing a second embodiment of a sense amplifier type D flip-flop according to the present invention.
FIG. 4 is a circuit diagram showing a third embodiment of a sense amplifier type D flip-flop according to the present invention.
FIG. 5 is a circuit diagram showing a fourth embodiment of a sense amplifier type D flip-flop according to the present invention.
FIG. 6 is a circuit diagram showing a fifth embodiment of the sense amplifier type D flip-flop according to the present invention.
FIG. 7 is a circuit diagram showing a sixth embodiment of a sense amplifier type D flip-flop according to the present invention.
FIG. 8 is a circuit diagram showing a seventh embodiment of a sense amplifier type D flip-flop according to the present invention.
FIG. 9 is a timing chart for explaining the operation of the D-type flip-flop in FIG.
FIG. 10 is a circuit diagram showing an eighth embodiment of a sense amplifier type D flip-flop according to the present invention.
FIG. 11 is a circuit diagram showing a ninth embodiment of a sense amplifier type D flip-flop according to the present invention.
FIG. 12 is a circuit diagram showing a sense amplifier D-type flip-flop according to a tenth embodiment of the present invention.
FIG. 13 is a circuit diagram showing an eleventh embodiment of a sense amplifier type D flip-flop according to the present invention.
FIG. 14 is a timing chart for explaining the operation of the D-type flip-flop in FIG.
FIG. 15 is a circuit diagram showing a twelfth embodiment of the sense amplifier type D flip-flop according to the present invention.
FIG. 16 is a circuit diagram showing a thirteenth embodiment of a sense amplifier type D flip-flop according to the present invention.
FIG. 17 is a timing chart for explaining the operation of the D-type flip-flop in FIG.
FIG. 18 is a circuit diagram showing a sense amplifier D-type flip-flop according to a fourteenth embodiment of the present invention;
FIG. 19 is a circuit diagram showing a sense amplifier D-type flip-flop according to a fifteenth embodiment of the present invention;
20 is a timing chart for explaining the operation of the D-type flip-flop in FIG.
FIG. 21 is a circuit diagram showing a sixteenth embodiment of a sense amplifier type D flip-flop according to the present invention.
FIG. 22 is a timing chart for explaining the operation of the D-type flip-flop in FIG.
FIG. 23 is a circuit diagram showing a seventeenth embodiment of a sense amplifier type D flip-flop according to the present invention.
FIG. 24 is a circuit diagram showing an eighteenth embodiment of a sense amplifier type D flip-flop according to the present invention.
FIG. 25 is a circuit diagram showing a nineteenth embodiment of a sense amplifier type D flip-flop according to the present invention.
FIG. 26 is a circuit diagram showing a twentieth embodiment of a sense amplifier type D flip-flop according to the present invention.
FIG. 27 is a circuit diagram showing a twenty-first embodiment of a sense amplifier type D flip-flop according to the present invention.
FIG. 28 is a circuit diagram illustrating a sense amplifier D-type flip-flop according to a twenty-second embodiment of the present invention.
FIG. 29 is a circuit diagram showing a twenty-third embodiment of the sense amplifier type D flip-flop according to the present invention.
FIG. 30 is a circuit diagram illustrating a sense amplifier D-type flip-flop according to a twenty-fourth embodiment of the present invention;
FIG. 31 is a circuit diagram showing a twenty-fifth embodiment of a sense amplifier type D flip-flop according to the present invention.
FIG. 32 is a circuit diagram showing a twenty-sixth embodiment of a sense amplifier type D flip-flop according to the present invention.
FIG. 33 is a circuit diagram showing a twenty-seventh embodiment of the sense amplifier type D flip-flop according to the present invention.
FIG. 34 is a circuit diagram showing a twenty-eighth embodiment of the sense amplifier type D flip-flop according to the present invention.
FIG. 35 is a circuit diagram showing a twenty-ninth embodiment of the sense amplifier type D flip-flop according to the present invention.
FIG. 36 is a circuit diagram illustrating a sense amplifier D-type flip-flop according to a thirtieth embodiment of the present invention;
FIG. 37 is a circuit diagram showing a thirty-first embodiment of the sense amplifier type D flip-flop according to the present invention;
FIG. 38 is a circuit diagram showing a 32nd embodiment of the sense amplifier type D flip-flop according to the present invention;
FIG. 39 is a circuit diagram showing a 33rd embodiment of the sense amplifier D-type flip-flop according to the present invention;
FIG. 40 is a circuit diagram showing a 34th embodiment of the sense amplifier type D flip-flop according to the present invention;
FIG. 41 is a circuit diagram showing a thirty-fifth embodiment of the sense amplifier type D flip-flop according to the present invention;
FIG. 42 is a circuit diagram showing a 36th embodiment of the sense amplifier D-type flip-flop according to the present invention;
FIG. 43 is a circuit diagram showing a 37th embodiment of a sense amplifier type D flip-flop according to the present invention;
FIG. 44 is a circuit diagram showing a 38th embodiment of the sense amplifier type D flip-flop according to the present invention;
FIG. 45 is a circuit diagram showing a first configuration example of a conventional sense amplifier type D flip-flop.
FIG. 46 is a timing chart illustrating the operation of the D-type flip-flop in FIG. 45.
FIG. 47 is a circuit diagram showing a second configuration example of a conventional sense amplifier type D flip-flop.
[Explanation of symbols]
10, 10-1 to 10-34, 20, 20-1, 20-2 ... sense amplifier type D flip-flops, 11, 11-1, 11-2, 11-4, 11-6, 11-8, 11-10, 11-12, 21... First stage latches, 12, 12-1, 12-3, 12-5, 12-7, 12-9, 12-11, 12-13, 12-15, 12 -16, 12-18 to 12-34, 22, 22-1, 22-2 ... second stage latches, PT111 to PT114, PT121, PT211 to PT214, PT221 ... PMOS transistors, NT111 to NT119, NT211 to NT216, NT121 ... NMOS transistors, NA121 to NA124 ... NAND gates.

Claims (24)

第１段ラッチと、上記第１段ラッチのラッチデータをラッチする第２段ラッチとを含むフリップフロップであって、
前記第１段ラッチは、
第１の出力ノードと、
第２の出力ノードと、
上記第１の出力ノードと基準電位間の第１の信号経路に当該基準電位に向かって順に形成される第１および第２の中間ノードと、
上記第２の出力ノードと上記基準電位間の第２の信号経路に当該基準電位に向かって順に形成される第３および第４の中間ノードと、
同期信号が第１の電位レベルのときに上記第１の出力ノードおよび上記第２の出力ノードを第２の電位レベルに設定するプリ設定手段と、
上記第２の出力ノードが第１の電位レベルのときに導通して上記第１の出力ノードを第２の電位源に接続し、第２の電位レベルのときに非導通状態に保持される第１のスイッチング手段と、
上記第１の出力ノードが第１の電位レベルのときに導通して上記第２の出力ノードを第２の電位源に接続し、第２の電位レベルのときに非導通状態に保持される第２のスイッチング手段と、
上記同期信号が第１の電位レベルのときに非導通状態に保持され、第２の電位レベルのときに導通する第３および第４のスイッチング手段と、
データ入力信号が第１の電位レベルのときに非導通状態に保持され、第２の電位レベルのときに導通する第５のスイッチング手段と、
上記データ入力信号の反転信号が第１の電位レベルのときに非導通状態に保持され、第２の電位レベルのときに導通する第６のスイッチング手段と、
上記第１の出力ノードが第１の電位レベルのときに非導通状態に保持され、第２の電位レベルのときに導通する第７のスイッチング手段と、
上記第２の出力ノードが第１の電位レベルのときに非導通状態に保持され、第２の電位レベルのときに導通する第８のスイッチング手段と、
を有し、
上記第３、第５、および第７のスイッチング手段は、上記第１の信号経路に直列に接続され、少なくとも上記第３のスイッチング手段は、上記第１の出力ノードと上記第１の中間ノードとの間、または上記第１の中間ノードと上記第２の中間ノードとの間に接続され、
上記第４、第６、および第８のスイッチング手段は、上記第２の信号経路に直列に接続され、少なくとも上記第４のスイッチング手段は、上記第２の出力ノードと上記第３の中間ノードとの間、または上記第３の中間ノードと上記第４の中間ノードとの間に接続されている
フリップフロップ。A flip-flop including a first-stage latch and a second-stage latch for latching latch data of the first-stage latch,
The first stage latch includes:
A first output node;
A second output node;
First and second intermediate nodes sequentially formed on the first signal path between the first output node and the reference potential toward the reference potential;
Third and fourth intermediate nodes sequentially formed on the second signal path between the second output node and the reference potential toward the reference potential;
Pre-setting means for setting the first output node and the second output node to a second potential level when the synchronization signal is at the first potential level;
The second output node conducts when the first output level is at the first potential level, connects the first output node to a second potential source, and maintains the non-conduction state at the second potential level. 1 switching means;
The first output node is conductive when the first output level is at the first potential level, connects the second output node to a second potential source, and is kept non-conductive at the second potential level. 2 switching means;
Third and fourth switching means which are kept non-conductive when the synchronization signal is at a first potential level and are conductive when at the second potential level;
Fifth switching means which is kept off when the data input signal is at the first potential level and is conductive when it is at the second potential level;
Sixth switching means which is kept non-conductive when the inverted signal of the data input signal is at a first potential level and is conductive when it is at a second potential level;
A seventh switching means which is kept non-conductive when the first output node is at the first potential level and is conductive when it is at the second potential level;
Eighth switching means which is kept off when the second output node is at the first potential level and is conductive when it is at the second potential level;
Has,
The third, fifth, and seventh switching means are connected in series to the first signal path, and at least the third switching means includes a first output node and a first intermediate node. Or between the first intermediate node and the second intermediate node,
The fourth, sixth, and eighth switching means are connected in series to the second signal path, and at least the fourth switching means includes a second output node and a third intermediate node. Or a flip-flop connected between the third intermediate node and the fourth intermediate node. 上記第３のスイッチング手段が上記第１の出力ノードと上記第１の中間ノードとの間に接続され、上記第５のスイッチング手段が上記第１の中間ノードと上記第２の中間ノードとの間に接続、上記第７のスイッチング手段が上記第２の中間ノードと上記基準電位との間に接続され、
上記第４のスイッチング手段が上記第２の出力ノードと上記第３の中間ノードとの間に接続され、上記第６のスイッチング手段が上記第３の中間ノードと上記第４の中間ノードとの間に接続、上記第８のスイッチング手段が上記第４の中間ノードと上記基準電位との間に接続され、
上記第１段ラッチは、さらに、
上記第２の出力ノードが第２の電位レベルのときに導通して上記第１の中間ノードを上記基準電位に接続し、第１の電位レベルのときに非導通状態に保持される第９のスイッチング手段と、
上記第１の出力ノードが第２の電位レベルのときに導通して上記第３の中間ノードを上記基準電位に接続し、第１の電位レベルのときに非導通状態に保持される第１０のスイッチング手段と、を有する
請求項１記載のフリップフロップ。The third switching means is connected between the first output node and the first intermediate node, and the fifth switching means is connected between the first intermediate node and the second intermediate node. And the seventh switching means is connected between the second intermediate node and the reference potential,
The fourth switching means is connected between the second output node and the third intermediate node, and the sixth switching means is connected between the third intermediate node and the fourth intermediate node. And the eighth switching means is connected between the fourth intermediate node and the reference potential,
The first stage latch further includes:
A ninth state in which the second output node conducts when the second potential level is at the second potential level and connects the first intermediate node to the reference potential, and is kept non-conductive when the second output node is at the first potential level Switching means;
The first output node conducts when the second potential level is at the second potential level, connects the third intermediate node to the reference potential, and maintains the non-conduction state at the first potential level. The flip-flop according to claim 1, further comprising switching means. 上記第２段ラッチは、上記第１段ラッチによるラッチすべきデータ信号をラッチ処理に並行して出力する回路を含む
請求項２記載のフリップフロップ。3. The flip-flop according to claim 2, wherein the second-stage latch includes a circuit that outputs a data signal to be latched by the first-stage latch in parallel with a latch process. 上記第２段ラッチは、第１段ラッチの出力信号レベルが変化し、当該第２段ラッチに相反する信号が保持されている場合、上記第１段ラッチの出力信号変化と同時に、当該第２段ラッチに保持されている相反信号を無効化し、最終出力信号に伝達する回路を含む
請求項３記載のフリップフロップ。When the output signal level of the first-stage latch changes and a signal opposite to the second-stage latch is held, the second-stage latch simultaneously outputs the second-stage latch when the output signal of the first-stage latch changes. 4. The flip-flop according to claim 3, further comprising a circuit for invalidating the reciprocal signal held in the stage latch and transmitting the inverted signal to a final output signal. 上記第３のスイッチング手段が上記第１の出力ノードと上記第１の中間ノードとの間に接続され、上記第７のスイッチング手段が上記第１の中間ノードと上記第２の中間ノードとの間に接続、上記第５のスイッチング手段が上記第２の中間ノードと上記基準電位との間に接続され、
上記第４のスイッチング手段が上記第２の出力ノードと上記第３の中間ノードとの間に接続され、上記第８のスイッチング手段が上記第３の中間ノードと上記第４の中間ノードとの間に接続、上記第６のスイッチング手段が上記第４の中間ノードと上記基準電位との間に接続され、
上記第１段ラッチは、さらに、
上記第２の出力ノードが第２の電位レベルのときに導通して上記第２の中間ノードを上記基準電位に接続し、第１の電位レベルのときに非導通状態に保持される第９のスイッチング手段と、
上記第１の出力ノードが第２の電位レベルのときに導通して上記第４の中間ノードを上記基準電位に接続し、第１の電位レベルのときに非導通状態に保持される第１０のスイッチング手段と、を有する
請求項１記載のフリップフロップ。The third switching means is connected between the first output node and the first intermediate node, and the seventh switching means is connected between the first intermediate node and the second intermediate node. , The fifth switching means is connected between the second intermediate node and the reference potential,
The fourth switching means is connected between the second output node and the third intermediate node, and the eighth switching means is connected between the third intermediate node and the fourth intermediate node. , The sixth switching means is connected between the fourth intermediate node and the reference potential,
The first stage latch further includes:
A ninth state in which the second output node conducts when the second potential level is at the second potential level, connects the second intermediate node to the reference potential, and is kept in a non-conductive state at the first potential level Switching means;
The first output node conducts when the second potential level is at the second potential level, connects the fourth intermediate node to the reference potential, and maintains the non-conduction state at the first potential level. The flip-flop according to claim 1, further comprising switching means. 上記第２段ラッチは、上記第１段ラッチによるラッチすべきデータ信号をラッチ処理に並行して出力する回路を含む
請求項５記載のフリップフロップ。6. The flip-flop according to claim 5, wherein the second-stage latch includes a circuit that outputs a data signal to be latched by the first-stage latch in parallel with a latch process. 上記第２段ラッチは、第１段ラッチの出力信号レベルが変化し、当該第２段ラッチに相反する信号が保持されている場合、上記第１段ラッチの出力信号変化と同時に、当該第２段ラッチに保持されている相反信号を無効化し、最終出力信号に伝達する回路を含む
請求項６記載のフリップフロップ。When the output signal level of the first-stage latch changes and a signal opposite to the second-stage latch is held, the second-stage latch simultaneously changes the output signal of the first-stage latch with the second-stage latch. 7. The flip-flop according to claim 6, further comprising a circuit for invalidating a reciprocal signal held in the stage latch and transmitting the inverted signal to a final output signal. 上記第３のスイッチング手段が上記第１の出力ノードと上記第１の中間ノードとの間に接続され、上記第７のスイッチング手段が上記第１の中間ノードと上記第２の中間ノードとの間に接続、上記第５のスイッチング手段が上記第２の中間ノードと上記基準電位との間に接続され、
上記第４のスイッチング手段が上記第２の出力ノードと上記第３の中間ノードとの間に接続され、上記第８のスイッチング手段が上記第３の中間ノードと上記第４の中間ノードとの間に接続、上記第６のスイッチング手段が上記第４の中間ノードと上記基準電位との間に接続され、
上記第１段ラッチは、さらに、
上記第２の出力ノードが第２の電位レベルのときに導通して上記第１の中間ノードを上記基準電位に接続し、第１の電位レベルのときに非導通状態に保持される第９のスイッチング手段と、
上記第１の出力ノードが第２の電位レベルのときに導通して上記第３の中間ノードを上記基準電位に接続し、第１の電位レベルのときに非導通状態に保持される第１０のスイッチング手段と、を有する
請求項１記載のフリップフロップ。The third switching means is connected between the first output node and the first intermediate node, and the seventh switching means is connected between the first intermediate node and the second intermediate node. , The fifth switching means is connected between the second intermediate node and the reference potential,
The fourth switching means is connected between the second output node and the third intermediate node, and the eighth switching means is connected between the third intermediate node and the fourth intermediate node. , The sixth switching means is connected between the fourth intermediate node and the reference potential,
The first stage latch further includes:
A ninth state in which the second output node conducts when the second potential level is at the second potential level and connects the first intermediate node to the reference potential, and is kept non-conductive when the second output node is at the first potential level Switching means;
The first output node conducts when the second potential level is at the second potential level, connects the third intermediate node to the reference potential, and maintains the non-conduction state at the first potential level. The flip-flop according to claim 1, further comprising switching means. 上記第２段ラッチは、上記第１段ラッチによるラッチすべきデータ信号をラッチ処理に並行して出力する回路を含む
請求項８記載のフリップフロップ。9. The flip-flop according to claim 8, wherein the second-stage latch includes a circuit that outputs a data signal to be latched by the first-stage latch in parallel with a latch process. 上記第２段ラッチは、第１段ラッチの出力信号レベルが変化し、当該第２段ラッチに相反する信号が保持されている場合、上記第１段ラッチの出力信号変化と同時に、当該第２段ラッチに保持されている相反信号を無効化し、最終出力信号に伝達する回路を含む
請求項９記載のフリップフロップ。When the output signal level of the first-stage latch changes and a signal opposite to the second-stage latch is held, the second-stage latch simultaneously outputs the second-stage latch with the change of the output signal of the first-stage latch. 10. The flip-flop according to claim 9, further comprising a circuit for invalidating the reciprocal signal held in the stage latch and transmitting the signal to a final output signal. 上記第３のスイッチング手段が上記第１の出力ノードと上記第１の中間ノードとの間に接続され、上記第７のスイッチング手段が上記第１の中間ノードと上記第２の中間ノードとの間に接続、上記第５のスイッチング手段が上記第２の中間ノードと上記基準電位との間に接続され、
上記第４のスイッチング手段が上記第２の出力ノードと上記第３の中間ノードとの間に接続され、上記第８のスイッチング手段が上記第３の中間ノードと上記第４の中間ノードとの間に接続、上記第６のスイッチング手段が上記第４の中間ノードと上記基準電位との間に接続され、
上記第１段ラッチは、さらに、
上記第２の出力ノードが第２の電位レベルのときに導通して上記第２の中間ノードと上記第４の中間ノードとを接続し、第１の電位レベルのときに非導通状態に保持される第９のスイッチング手段と、
上記第１の出力ノードが第２の電位レベルのときに導通して上記第２の中間ノードと上記第４の中間ノードとを接続し、第１の電位レベルのときに非導通状態に保持される第１０のスイッチング手段と、を有する
請求項１記載のフリップフロップ。The third switching means is connected between the first output node and the first intermediate node, and the seventh switching means is connected between the first intermediate node and the second intermediate node. , The fifth switching means is connected between the second intermediate node and the reference potential,
The fourth switching means is connected between the second output node and the third intermediate node, and the eighth switching means is connected between the third intermediate node and the fourth intermediate node. , The sixth switching means is connected between the fourth intermediate node and the reference potential,
The first stage latch further includes:
The second output node conducts when the second output node is at the second potential level, connects the second intermediate node and the fourth intermediate node, and is kept in a non-conductive state when the second output node is at the first potential level. Ninth switching means,
The first output node is conductive when the second output node is at the second potential level, connects the second intermediate node and the fourth intermediate node, and is kept non-conductive when the first output node is at the first potential level. The flip-flop according to claim 1, further comprising: tenth switching means. 上記第２段ラッチは、上記第１段ラッチによるラッチすべきデータ信号をラッチ処理に並行して出力する回路を含む
請求項１１記載のフリップフロップ。12. The flip-flop according to claim 11, wherein the second-stage latch includes a circuit that outputs a data signal to be latched by the first-stage latch in parallel with a latch process. 上記第２段ラッチは、第１段ラッチの出力信号レベルが変化し、当該第２段ラッチに相反する信号が保持されている場合、上記第１段ラッチの出力信号変化と同時に、当該第２段ラッチに保持されている相反信号を無効化し、最終出力信号に伝達する回路を含む
請求項１２記載のフリップフロップ。When the output signal level of the first-stage latch changes and a signal opposite to the second-stage latch is held, the second-stage latch simultaneously changes the output signal of the first-stage latch with the second-stage latch. 13. The flip-flop according to claim 12, further comprising a circuit for invalidating the reciprocal signal held in the stage latch and transmitting the inverted signal to a final output signal. 上記第３のスイッチング手段が上記第１の出力ノードと上記第１の中間ノードとの間に接続され、上記第７のスイッチング手段が上記第１の中間ノードと上記第２の中間ノードとの間に接続、上記第５のスイッチング手段が上記第２の中間ノードと上記基準電位との間に接続され、
上記第４のスイッチング手段が上記第２の出力ノードと上記第３の中間ノードとの間に接続され、上記第８のスイッチング手段が上記第３の中間ノードと上記第４の中間ノードとの間に接続、上記第６のスイッチング手段が上記第４の中間ノードと上記基準電位との間に接続され、
上記第１段ラッチは、さらに、
抵抗成分を含み、上記第２の中間ノードと上記第４の中間ノードとを接続する接続手段を、有する
請求項１記載のフリップフロップ。The third switching means is connected between the first output node and the first intermediate node, and the seventh switching means is connected between the first intermediate node and the second intermediate node. , The fifth switching means is connected between the second intermediate node and the reference potential,
The fourth switching means is connected between the second output node and the third intermediate node, and the eighth switching means is connected between the third intermediate node and the fourth intermediate node. , The sixth switching means is connected between the fourth intermediate node and the reference potential,
The first stage latch further includes:
2. The flip-flop according to claim 1, further comprising a connection unit that includes a resistance component and connects the second intermediate node and the fourth intermediate node. 上記第２段ラッチは、上記第１段ラッチによるラッチすべきデータ信号をラッチ処理に並行して出力する回路を含む
請求項１４記載のフリップフロップ。15. The flip-flop according to claim 14, wherein the second-stage latch includes a circuit that outputs a data signal to be latched by the first-stage latch in parallel with a latch process. 上記第２段ラッチは、第１段ラッチの出力信号レベルが変化し、当該第２段ラッチに相反する信号が保持されている場合、上記第１段ラッチの出力信号変化と同時に、当該第２段ラッチに保持されている相反信号を無効化し、最終出力信号に伝達する回路を含む
請求項１５記載のフリップフロップ。When the output signal level of the first-stage latch changes and a signal opposite to the second-stage latch is held, the second-stage latch simultaneously outputs the second-stage latch when the output signal of the first-stage latch changes. 16. The flip-flop according to claim 15, further comprising a circuit for invalidating the reciprocal signal held in the stage latch and transmitting the inverted signal to a final output signal. 上記第５のスイッチング手段が上記第１の出力ノードと上記第１の中間ノードとの間に接続され、上記第３のスイッチング手段が上記第１の中間ノードと上記第２の中間ノードとの間に接続、上記第７のスイッチング手段が上記第２の中間ノードと上記基準電位との間に接続され、
上記第６のスイッチング手段が上記第２の出力ノードと上記第３の中間ノードとの間に接続され、上記第４のスイッチング手段が上記第３の中間ノードと上記第４の中間ノードとの間に接続、上記第８のスイッチング手段が上記第４の中間ノードと上記基準電位との間に接続され、
上記第１段ラッチは、さらに、
上記第２の出力ノードが第２の電位レベルのときに導通して上記第１の出力ノードと上記第１の中間ノードとを接続し、第１の電位レベルのときに非導通状態に保持される第９のスイッチング手段と、
上記第１の出力ノードが第２の電位レベルのときに導通して上記第２の出力ノードと上記第３の中間ノードとを接続し、第１の電位レベルのときに非導通状態に保持される第１０のスイッチング手段と、を有する
請求項１記載のフリップフロップ。The fifth switching means is connected between the first output node and the first intermediate node, and the third switching means is connected between the first intermediate node and the second intermediate node. And the seventh switching means is connected between the second intermediate node and the reference potential,
The sixth switching means is connected between the second output node and the third intermediate node, and the fourth switching means is connected between the third intermediate node and the fourth intermediate node. And the eighth switching means is connected between the fourth intermediate node and the reference potential,
The first stage latch further includes:
The second output node is conductive when the second potential level is at the second potential level to connect the first output node to the first intermediate node, and is kept in a non-conductive state when the second output node is at the first potential level. Ninth switching means,
The first output node is conductive when the second potential level is at the second potential level to connect the second output node to the third intermediate node, and is kept non-conductive at the first potential level. The flip-flop according to claim 1, further comprising: tenth switching means. 上記第２段ラッチは、上記第１段ラッチによるラッチすべきデータ信号をラッチ処理に並行して出力する回路を含む
請求項１７記載のフリップフロップ。18. The flip-flop according to claim 17, wherein the second-stage latch includes a circuit that outputs a data signal to be latched by the first-stage latch in parallel with a latch process. 上記第２段ラッチは、第１段ラッチの出力信号レベルが変化し、当該第２段ラッチに相反する信号が保持されている場合、上記第１段ラッチの出力信号変化と同時に、当該第２段ラッチに保持されている相反信号を無効化し、最終出力信号に伝達する回路を含む
請求項１８記載のフリップフロップ。When the output signal level of the first-stage latch changes and a signal opposite to the second-stage latch is held, the second-stage latch simultaneously outputs the second-stage latch when the output signal of the first-stage latch changes. 19. The flip-flop according to claim 18, further comprising a circuit for invalidating the reciprocal signal held in the stage latch and transmitting the inverted signal to a final output signal. 上記第５のスイッチング手段が上記第１の出力ノードと上記第１の中間ノードとの間に接続され、上記第３のスイッチング手段が上記第１の中間ノードと上記第２の中間ノードとの間に接続、上記第７のスイッチング手段が上記第２の中間ノードと上記基準電位との間に接続され、
上記第６のスイッチング手段が上記第２の出力ノードと上記第３の中間ノードとの間に接続され、上記第４のスイッチング手段が上記第３の中間ノードと上記第４の中間ノードとの間に接続、上記第８のスイッチング手段が上記第４の中間ノードと上記基準電位との間に接続され、
上記第１段ラッチは、さらに、
抵抗成分を含み、上記第２の中間ノードと上記第４の中間ノードとを接続する接続手段を、有する
請求項１記載のフリップフロップ。The fifth switching means is connected between the first output node and the first intermediate node, and the third switching means is connected between the first intermediate node and the second intermediate node. And the seventh switching means is connected between the second intermediate node and the reference potential,
The sixth switching means is connected between the second output node and the third intermediate node, and the fourth switching means is connected between the third intermediate node and the fourth intermediate node. And the eighth switching means is connected between the fourth intermediate node and the reference potential,
The first stage latch further includes:
2. The flip-flop according to claim 1, further comprising a connection unit that includes a resistance component and connects the second intermediate node and the fourth intermediate node. 上記第２段ラッチは、上記第１段ラッチによるラッチすべきデータ信号をラッチ処理に並行して出力する回路を含む
請求項２０記載のフリップフロップ。21. The flip-flop according to claim 20, wherein the second-stage latch includes a circuit that outputs a data signal to be latched by the first-stage latch in parallel with a latch process. 上記第２段ラッチは、第１段ラッチの出力信号レベルが変化し、当該第２段ラッチに相反する信号が保持されている場合、上記第１段ラッチの出力信号変化と同時に、当該第２段ラッチに保持されている相反信号を無効化し、最終出力信号に伝達する回路を含む
請求項２１記載のフリップフロップ。When the output signal level of the first-stage latch changes and a signal opposite to the second-stage latch is held, the second-stage latch simultaneously outputs the second-stage latch when the output signal of the first-stage latch changes. 22. The flip-flop according to claim 21, further comprising a circuit for invalidating the reciprocal signal held in the stage latch and transmitting the inverted signal to a final output signal. 第１段ラッチと、上記第１段ラッチのラッチデータをラッチする第２段ラッチとを含むフリップフロップであって、
前記第１段ラッチは、
第１の出力ノードと、
第２の出力ノードと、
第１の中間ノードと、
第２の中間ノードと、
第３の中間ノードと、
同期信号が第１の電位レベルのときに上記第１の出力ノードおよび上記第２の出力ノードを第２の電位レベルに設定するプリ設定手段と、
上記第２の出力ノードが第１の電位レベルのときに導通して上記第１の出力ノードを第２の電位源に接続し、第２の電位レベルのときに非導通状態に保持される第１のスイッチング手段と、
上記第１の出力ノードが第１の電位レベルのときに導通して上記第２の出力ノードを第２の電位源に接続し、第２の電位レベルのときに非導通状態に保持される第２のスイッチング手段と、
上記第１の出力ノードと上記第１の中間ノードとの間に接続され、上記第２の出力ノードが第１の電位レベルのときに非導通状態に保持され、第２の電位レベルのときに導通する第３のスイッチング手段と、
上記第２の出力ノードと上記第２の中間ノードとの間に接続され、上記第１の出力ノードが第１の電位レベルのときに非導通状態に保持され、第２の電位レベルのときに導通する第４のスイッチング手段と、
上記第１の中間ノードと上記第３の中間ノードとの間に接続され、データ入力信号が第１の電位レベルのときに非導通状態に保持され、第２の電位レベルのときに導通する第５のスイッチング手段と、
上記第２の中間ノードと上記第３の中間ノードとの間に接続され、データ入力信号の反転信号が第１の電位レベルのときに非導通状態に保持され、第２の電位レベルのときに導通する第６のスイッチング手段と、
上記第３の中間ノードと基準電位との間に接続され、上記同期信号が第１の電位レベルのときに非導通状態に保持され、第２の電位レベルのときに導通する第７のスイッチング手段と、
抵抗成分を含み、上記第１の中間ノードと上記第２の中間ノードを接続する接続手段と、を有し、
上記第２段ラッチは、
上記第１段ラッチによるラッチすべきデータ信号をラッチ処理に並行して出力する回路を含む
フリップフロップ。A flip-flop including a first-stage latch and a second-stage latch for latching latch data of the first-stage latch,
The first stage latch includes:
A first output node;
A second output node;
A first intermediate node;
A second intermediate node;
A third intermediate node;
Pre-setting means for setting the first output node and the second output node to a second potential level when the synchronization signal is at the first potential level;
The second output node conducts when the first output level is at the first potential level, connects the first output node to a second potential source, and maintains the non-conduction state at the second potential level. 1 switching means;
The first output node is conductive when the first output level is at the first potential level, connects the second output node to a second potential source, and is kept non-conductive at the second potential level. 2 switching means;
Connected between the first output node and the first intermediate node, held in a non-conductive state when the second output node is at a first potential level, and Third switching means for conducting;
Connected between the second output node and the second intermediate node, held in a non-conductive state when the first output node is at a first potential level, and Fourth switching means for conducting;
A third node, which is connected between the first intermediate node and the third intermediate node, is held in a non-conductive state when the data input signal is at the first potential level and is conductive when the data input signal is at the second potential level 5 switching means;
It is connected between the second intermediate node and the third intermediate node, is held in a non-conductive state when the inverted signal of the data input signal is at the first potential level, and is held when the inverted signal of the data input signal is at the second potential level. Sixth switching means for conducting,
Seventh switching means which is connected between the third intermediate node and a reference potential, is kept non-conductive when the synchronization signal is at the first potential level, and is conductive when it is at the second potential level When,
A connection unit that includes a resistance component and connects the first intermediate node and the second intermediate node;
The second stage latch includes:
A flip-flop including a circuit for outputting a data signal to be latched by the first-stage latch in parallel with a latch process. 上記第２段ラッチは、第１段ラッチの出力信号レベルが変化し、当該第２段ラッチに相反する信号が保持されている場合、上記第１段ラッチの出力信号変化と同時に、当該第２段ラッチに保持されている相反信号を無効化し、最終出力信号に伝達する回路を含む
請求項２３記載のフリップフロップ。When the output signal level of the first-stage latch changes and a signal opposite to the second-stage latch is held, the second-stage latch simultaneously outputs the second-stage latch when the output signal of the first-stage latch changes. 24. The flip-flop according to claim 23, further comprising a circuit for invalidating the reciprocal signal held in the stage latch and transmitting the inverted signal to a final output signal.
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