JP2004214717A - Flip flop - Google Patents
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Abstract
Description
【0001】
【発明の属する技術分野】
本発明は、フリップフロップに係り、特に、センスアンプを用いたフリップフロップの改良に関するものである。
【0002】
【従来の技術】
最近のLSIはGHzレベルの高速動作や低消費電力動作、またはその両方が要求される。それらLSIにおいて、フリップフロップ回路は、スキャン(scan)モードのためだけでなく、高速化のためのパイプライン制御にも広く用いられている。
そして、フリップフロップはLSIの動作周波数、消費電力を決定する重要な要素の一つとなっている。
【0003】
ところが、高速動作においては、フリップフロップ回路で消費される時間、具体的にはセットアップタイム(set up time) とバリッドディレイ(valid delay)の1クロックサイクルに対する割合が非常に大きく、高速化への大きな障害となっている。また、低消費電力動作においては、フリップフロップ回路はシステムクロック等のクロック信号(同期信号)で動作し、クロック信号系での消費電力はLSI全体の消費電力に対して割合が非常に大きく、低消費化への障害となっている。
【0004】
そこで、現在に至るまでフリップフロップを高速化し、低消費電力化する様々な手法が提案され続けてきた。
この高速動作フリップフロップとして、近年になって発表されたD型フリップフロップに”Sense Amplifier‐Based Flip‐flop”(たとえば、非特許文献1)。
以下、このD型フリップフロップを「センスアンプ式D型フリップフロップ(SAFF)」と呼ぶ。
【0005】
このセンスアンプ式D型フリップフロップでは、第1段ラッチ(マスタ側ラッチ)にインバータループを応用した差動センスアンプを搭載し、第2段ラッチ(スレイブ側ラッチ)にはRSラッチを搭載し、これを組み合わせてD型フリップフロップを実現している。
【0006】
図45は、従来のセンスアンプ式D型フリップフロップの一構成例を示す回路図である。
このセンスアンプ式D型フリップフロップ1は、図45に示すように、第1段ラッチ(マスタ側ラッチ)2と第2段ラッチ(スレイブ側ラッチ)3とが縦続接続されて構成されている。
【0007】
第1段ラッチ2は、pチャネルMOS(PMOS)トランジスタPT21〜PT24、およびnチャネルMOS(NMOS)トランジスタNT21〜NT26、を有している。
【0008】
PMOSトランジスタPT21〜PT24のソースが電源電圧VDDの供給ラインに接続されている。
PMOSトランジスタPT21,PT22のドレインがNMOSトランジスタNT21のドレインに接続され、その接続点により出力ノードH1が構成されている。そして、出力ノードH1がPMOSトランジスタPT23のゲートおよびNMOSトランジスタNT22のゲートに接続されている。
PMOSトランジスタPT23,PT24のドレインがNMOSトランジスタNT22のドレインに接続され、その接続点により出力ノードH2が構成されている。そして、出力ノードH2がPMOSトランジスタPT22のゲートおよびNMOSトランジスタNT21のゲートに接続されている。
そして、PMOSトランジスタPT21およびPT24のゲートがクロック信号(同期信号)CKの入力ラインに接続されている。
【0009】
NMOSトランジスタNT21のソースはNMOSトランジスタNT23のドレインに接続され、その接続点により中間ノードF1が構成されている。NMOSトランジスタNT22のソースはNMOSトランジスタNT24のドレインに接続され、その接続点により中間ノードF2が構成されている。
NMOSトランジスタNT23およびNMOSトランジスタNT24のソース同士が接続され、その接続点により中間ノードG1が構成されている。この中間ノードG1がNMOSトランジスタNT25のドレインに接続され、NMOSトランジスタNT25のソースが接地電位GNDに接続されている。
そして、ノードF1とF2にNMOSトランジスタNT26のソース、ドレインがそれぞれ接続されている。
NMOSトランジスタNT23のゲートはデータ入力信号Dの供給ラインに接続され、NMOSトランジスタNT24のゲートはデータ入力信号Dの反転信号Dbの供給ラインに接続されている。NMOSトランジスタNT25のゲートはクロック信号CKの供給ラインに接続され、NMOSトランジスタNT26のゲートは電源電圧VDDの供給ラインに接続されている。
【0010】
また、第2段ラッチ3は、2入力NANDゲートNA31,NA32により構成されている。
NANDゲートNA31の第1入力端子が第1段ラッチ2の出力ノードH1に接続され、第2入力端子がNANDゲートNA32の出力端子に接続されている。
NANDゲートNA32の第1入力端子が第1段ラッチ2のノードH2に接続され、第2入力端子がNAMDゲートNA31の出力端子に接続されている。
そして、第2段ラッチ3は、NANDゲートNA31からデータQを出力し、NANDゲートNA32から反転データQbを出力する。
【0011】
次に、従来のセンスアンプ式D型フリップフロップ1の動作について、図46のタイミングチャートに関連付けて説明する。
【0012】
このフリップフロップ1は、クロック信号CKの立ち上がりエッジに同期してデータ入力信号Dの値を取り込み、データQおよび反転データQbを出力する。その値はクロック信号CKの1周期間保持される。
【0013】
クロック信号CKがローレベル(論理0レベル)の期間において、PMOSトランジスタPT21,PT24がオンになり、NMOSトランジスタNT25はカットオフになる。
【0014】
クロック信号CKがローレベルの期間においては、PMOSトランジスタPT21,PT24は等価的に抵抗として振る舞い、これらを通してノードH1、H2は、図46(A),(C),(E)に示すように、完全な論理1の電位(ハイレベル)にプリチャージされる。
そして、PMOSトランジスタPT22,PT23は、カットオフになる。NMOSトランジスタNT21,NT22はゲート端子とドレイン端子が同電位になるため等価的にダイオードとして振る舞う。
したがって、電源電圧をVDD〔V〕、NMOSトランジスタのしきい値をVtnとすれば、このときのノードF1,F2の電位は、図46(D)および(F)に示すように、(VDD−Vtn)〔V〕になると見積もることができる。すなわち、出力ノードH1,H2側から中間ノードF1,F2に対して電荷が流れる。
【0015】
上述したように、クロック信号CKがローレベルのときは、第1段ラッチ2の出力ノードH1、H2は共に論理1のハイレベルであり、これは第2段ラッチ3のNAND‐RSラッチを保持モードとして動作させる。
【0016】
クロック信号CKがハイレベルになると、PMOSトランジスタPT21,PT24がカットオフになり、NMOSトランジスタNT25がオンになり、センスアンプが作動する。
データ入力信号Dとその反転信号Ddの状態によって、NMOSトランジスタNT23およびNMOSトランジスタNT24のいずれか一つのがカットオフになっている。
したがって、中間ノードF1、F2が接地に対して持つそれぞれの導通抵抗に差が生じる。
【0017】
たとえば、NMOSトランジスタNT24がカットオフしていると仮定すると、中間ノードF1が接地に対して持つ導通抵抗はNMOSトランジスタNT23とNMOSトランジスタNT25の抵抗値の和であるのに対し、中間ノードF2の場合には、NMOSトランジスタNT26とNMOSトランジスタNT23とNMOSトランジスタNT25の抵抗値の和になる。
このような導通抵抗の差は、出力ノードH1,H2上の電荷の放電速度に現れる。先の例では、ノードF1が接地に対して持つ導通抵抗の方が小さいため、ノードH1の電荷がより素早く放電される。このとき、ノードH2上の電荷も放電される。
しかし、出力ノードH1の電位が下がることによってPMOSトランジスタPT23がオン、NMOSトランジスタNT22がカットオフになり、下がりかけたノードH2の電位は上昇し、再び完全な論理1の電位を得る。
【0018】
このようにして、PMOSトランジスタPT22,PT23、およびNMOSトランジスタNT21,NT22から構成されるインバータループに定常状態が確立される。
この後、データ入力信号Dおよびその反転信号Ddが変化して、カットオフになるトランジスタがNMOSトランジスタNT24からNMOSトランジスタNT23に変化したとしても、この定常状態は壊されることがない。
なぜなら、NMOSトランジスタNT23、NT24のいずれか一つは常にオンになっていて、NMOSトランジスタNT26を介することによって、中間ノードF1,F2の双方が常に接地へ至る経路を持つが故に、インバータループは常に接地に接続されるからである。
【0019】
このようにして、図46(A),(C),(E)に示すように、クロック信号がハイレベルの期間において第1段ラッチ2の出力ノードH、H2のどちらか一つが論理0になる。
これを受けて、第2段ラッチ3のRSラッチは、セットあるいはリセットされ、入力データに応じた値が出力Q,Qdに現れる。
【0020】
【非特許文献1】
J.Montanaro,et al.,”A 160MHz 32b 0.5W CMOS RlSC Microprocessor,”ISSCC Digest of Technical Papers,pp.214−215,Feb.,1996.
【0021】
【発明が解決しようとする課題】
ところが、前述のセンスアンプ式D型フリップフロップ1は、データパス回路のような相補入力、相補出力の回路構成において最大限の利点が活かせるが、ASICのようなランダムロジック回路には適さない。
回路手法全てを考慮した場合、前述のセンスアンプ式D型フリップフロップ1には次のような課題がある。
【0022】
第1に入力で、データ入力信号Dまたはその反転信号Dbの片方のみの信号入力とすれば、センスアンプ式D型フリップフロップ1は、高速動作可能な最大の要因であるセットアップタイムが短いという利点が損なわれる。
【0023】
次に出力で、図45において、出力QおよびQbは互いのNANDゲートNA31,NA32の入力と接続されているが、出力信号配線がクロストーク等の影響を受けた場合、値が変化しそのまま保持されてしまう恐れがある。
これを解消するためには、図47に示すように、NANDゲートNA31,NA32の出力側にインバータINV31,INV32を設けることが考えられるが、単にインバータを設けただけでは、バリッドディレイが長くなる。
【0024】
最後に、第1段ラッチ2の各ノードにおける電荷の充放電である。図45の各ノードH1,H2,F1,F2,G1においては、データ入力信号Dおよびその反転信号Dbの論理レベルの変化に関係なく、毎クロック電荷の充電が行われる。
たとえば、データ入力信号Dがハイレベルの場合は、H1,F1,F2,G1の各ノードの電荷が放電され、反転信号Fbがハイレベルの場合は、H2,F1,F2,G1の各ノードの電荷が放電される。
電荷の充電時間がセットアップタイムを、放電時間がバリッドディレイを左右する要因のひとつであるし、クロック信号による消費電力増加の要因のひとつでもある。
以上の理由から、前述したセンスアンプ式D型フリップフロップ1は回路設計手法に依存し、高速動作の利点を失う。
【0025】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、回路設計手法に依存することなく、高速動作を実現でき、消費電力の削減を図れるフリップフロップを提供することにある。
【0026】
【課題を解決するための手段】
上記目的を達成するため、本発明の第1の観点は、第1段ラッチと、上記第1段ラッチのラッチデータをラッチする第2段ラッチとを含むフリップフロップであって、前記第1段ラッチは、第1の出力ノードと、第2の出力ノードと、上記第1の出力ノードと基準電位間の第1の信号経路に当該基準電位に向かって順に形成される第1および第2の中間ノードと、上記第2の出力ノードと上記基準電位間の第2の信号経路に当該基準電位に向かって順に形成される第3および第4の中間ノードと、同期信号が第1の電位レベルのときに上記第1の出力ノードおよび上記第2の出力ノードを第2の電位レベルに設定するプリ設定手段と、上記第2の出力ノードが第1の電位レベルのときに導通して上記第1の出力ノードを第2の電位源に接続し、第2の電位レベルのときに非導通状態に保持される第1のスイッチング手段と、上記第1の出力ノードが第1の電位レベルのときに導通して上記第2の出力ノードを第2の電位源に接続し、第2の電位レベルのときに非導通状態に保持される第2のスイッチング手段と、上記同期信号が第1の電位レベルのときに非導通状態に保持され、第2の電位レベルのときに導通する第3および第4のスイッチング手段と、データ入力信号が第1の電位レベルのときに非導通状態に保持され、第2の電位レベルのときに導通する第5のスイッチング手段と、上記データ入力信号の反転信号が第1の電位レベルのときに非導通状態に保持され、第2の電位レベルのときに導通する第6のスイッチング手段と、上記第1の出力ノードが第1の電位レベルのときに非導通状態に保持され、第2の電位レベルのときに導通する第7のスイッチング手段と、上記第2の出力ノードが第1の電位レベルのときに非導通状態に保持され、第2の電位レベルのときに導通する第7のスイッチング手段と、を有し、上記第3、第5、および第7のスイッチング手段は、上記第1の信号経路に直列に接続され、少なくとも上記第3のスイッチング手段は、上記第1の出力ノードと上記第1の中間ノードとの間、または上記第1の中間ノードと上記第2の中間ノードとの間に接続され、上記第4、第6、および第8のスイッチング手段は、上記第2の信号経路に直列に接続され、少なくとも上記第4のスイッチング手段は、上記第2の出力ノードと上記第3の中間ノードとの間、または上記第3の中間ノードと上記第4の中間ノードとの間に接続されている。
【0027】
本発明では、上記第3のスイッチング手段が上記第1の出力ノードと上記第1の中間ノードとの間に接続され、上記第5のスイッチング手段が上記第1の中間ノードと上記第2の中間ノードとの間に接続、上記第7のスイッチング手段が上記第2の中間ノードと上記基準電位との間に接続され、上記第4のスイッチング手段が上記第2の出力ノードと上記第3の中間ノードとの間に接続され、上記第6のスイッチング手段が上記第3の中間ノードと上記第4の中間ノードとの間に接続、上記第8のスイッチング手段が上記第4の中間ノードと上記基準電位との間に接続され、上記第1段ラッチは、さらに、上記第2の出力ノードが第2の電位レベルのときに導通して上記第1の中間ノードを上記基準電位に接続し、第1の電位レベルのときに非導通状態に保持される第9のスイッチング手段と、上記第1の出力ノードが第2の電位レベルのときに導通して上記第3の中間ノードを上記基準電位に接続し、第1の電位レベルのときに非導通状態に保持される第10のスイッチング手段と、を有する。
【0028】
また、本発明では、上記第3のスイッチング手段が上記第1の出力ノードと上記第1の中間ノードとの間に接続され、上記第7のスイッチング手段が上記第1の中間ノードと上記第2の中間ノードとの間に接続、上記第5のスイッチング手段が上記第2の中間ノードと上記基準電位との間に接続され、上記第4のスイッチング手段が上記第2の出力ノードと上記第3の中間ノードとの間に接続され、上記第8のスイッチング手段が上記第3の中間ノードと上記第4の中間ノードとの間に接続、上記第6のスイッチング手段が上記第4の中間ノードと上記基準電位との間に接続され、上記第1段ラッチは、さらに、上記第2の出力ノードが第2の電位レベルのときに導通して上記第2の中間ノードを上記基準電位に接続し、第1の電位レベルのときに非導通状態に保持される第9のスイッチング手段と、上記第1の出力ノードが第2の電位レベルのときに導通して上記第4の中間ノードを上記基準電位に接続し、第1の電位レベルのときに非導通状態に保持される第10のスイッチング手段と、を有する。
【0029】
また、本発明では、上記第3のスイッチング手段が上記第1の出力ノードと上記第1の中間ノードとの間に接続され、上記第7のスイッチング手段が上記第1の中間ノードと上記第2の中間ノードとの間に接続、上記第5のスイッチング手段が上記第2の中間ノードと上記基準電位との間に接続され、上記第4のスイッチング手段が上記第2の出力ノードと上記第3の中間ノードとの間に接続され、上記第8のスイッチング手段が上記第3の中間ノードと上記第4の中間ノードとの間に接続、上記第6のスイッチング手段が上記第4の中間ノードと上記基準電位との間に接続され、上記第1段ラッチは、さらに、上記第2の出力ノードが第2の電位レベルのときに導通して上記第1の中間ノードを上記基準電位に接続し、第1の電位レベルのときに非導通状態に保持される第9のスイッチング手段と、上記第1の出力ノードが第2の電位レベルのときに導通して上記第3の中間ノードを上記基準電位に接続し、第1の電位レベルのときに非導通状態に保持される第10のスイッチング手段と、を有する。
【0030】
また、本発明では、上記第3のスイッチング手段が上記第1の出力ノードと上記第1の中間ノードとの間に接続され、上記第7のスイッチング手段が上記第1の中間ノードと上記第2の中間ノードとの間に接続、上記第5のスイッチング手段が上記第2の中間ノードと上記基準電位との間に接続され、上記第4のスイッチング手段が上記第2の出力ノードと上記第3の中間ノードとの間に接続され、上記第8のスイッチング手段が上記第3の中間ノードと上記第4の中間ノードとの間に接続、上記第6のスイッチング手段が上記第4の中間ノードと上記基準電位との間に接続され、上記第1段ラッチは、さらに、上記第2の出力ノードが第2の電位レベルのときに導通して上記第2の中間ノードと上記第4の中間ノードとを接続し、第1の電位レベルのときに非導通状態に保持される第9のスイッチング手段と、上記第1の出力ノードが第2の電位レベルのときに導通して上記第2の中間ノードと上記第4の中間ノードとを接続し、第1の電位レベルのときに非導通状態に保持される第10のスイッチング手段と、を有する。
【0031】
また、本発明では、上記第3のスイッチング手段が上記第1の出力ノードと上記第1の中間ノードとの間に接続され、上記第7のスイッチング手段が上記第1の中間ノードと上記第2の中間ノードとの間に接続、上記第5のスイッチング手段が上記第2の中間ノードと上記基準電位との間に接続され、上記第4のスイッチング手段が上記第2の出力ノードと上記第3の中間ノードとの間に接続され、上記第8のスイッチング手段が上記第3の中間ノードと上記第4の中間ノードとの間に接続、上記第6のスイッチング手段が上記第4の中間ノードと上記基準電位との間に接続され、上記第1段ラッチは、さらに、抵抗成分を含み、上記第2の中間ノードと上記第4の中間ノードとを接続する接続手段を、有する。
【0032】
また、本発明では、上記第5のスイッチング手段が上記第1の出力ノードと上記第1の中間ノードとの間に接続され、上記第3のスイッチング手段が上記第1の中間ノードと上記第2の中間ノードとの間に接続、上記第7のスイッチング手段が上記第2の中間ノードと上記基準電位との間に接続され、上記第6のスイッチング手段が上記第2の出力ノードと上記第3の中間ノードとの間に接続され、上記第4のスイッチング手段が上記第3の中間ノードと上記第4の中間ノードとの間に接続、上記第8のスイッチング手段が上記第4の中間ノードと上記基準電位との間に接続され、上記第1段ラッチは、さらに、上記第2の出力ノードが第2の電位レベルのときに導通して上記第1の出力ノードと上記第1の中間ノードとを接続し、第1の電位レベルのときに非導通状態に保持される第9のスイッチング手段と、上記第1の出力ノードが第2の電位レベルのときに導通して上記第2の出力ノードと上記第3の中間ノードとを接続し、第1の電位レベルのときに非導通状態に保持される第10のスイッチング手段と、を有する。
【0033】
また、本発明では、上記第5のスイッチング手段が上記第1の出力ノードと上記第1の中間ノードとの間に接続され、上記第3のスイッチング手段が上記第1の中間ノードと上記第2の中間ノードとの間に接続、上記第7のスイッチング手段が上記第2の中間ノードと上記基準電位との間に接続され、上記第6のスイッチング手段が上記第2の出力ノードと上記第3の中間ノードとの間に接続され、上記第4のスイッチング手段が上記第3の中間ノードと上記第4の中間ノードとの間に接続、上記第8のスイッチング手段が上記第4の中間ノードと上記基準電位との間に接続され、上記第1段ラッチは、さらに、抵抗成分を含み、上記第2の中間ノードと上記第4の中間ノードとを接続する接続手段を、有する。
【0034】
好適には、上記第2段ラッチは、上記第1段ラッチによるラッチすべきデータ信号をラッチ処理に並行して出力する回路を含む。
【0035】
好適には、上記第2段ラッチは、第1段ラッチの出力信号レベルが変化し、当該第2段ラッチに相反する信号が保持されている場合、上記第1段ラッチの出力信号変化と同時に、当該第2段ラッチに保持されている相反信号を無効化し、最終出力信号に伝達する回路を含む。
【0036】
本発明の第2の観点は、第1段ラッチと、上記第1段ラッチのラッチデータをラッチする第2段ラッチとを含むフリップフロップであって、前記第1段ラッチは、第1の出力ノードと、第2の出力ノードと、第1の中間ノードと、第2の中間ノードと、第3の中間ノードと、同期信号が第1の電位レベルのときに上記第1の出力ノードおよび上記第2の出力ノードを第2の電位レベルに設定するプリ設定手段と、上記第2の出力ノードが第1の電位レベルのときに導通して上記第1の出力ノードを第2の電位源に接続し、第2の電位レベルのときに非導通状態に保持される第1のスイッチング手段と、上記第1の出力ノードが第1の電位レベルのときに導通して上記第2の出力ノードを第2の電位源に接続し、第2の電位レベルのときに非導通状態に保持される第2のスイッチング手段と、上記第1の出力ノードと上記第1の中間ノードとの間に接続され、上記第2の出力ノードが第1の電位レベルのときに非導通状態に保持され、第2の電位レベルのときに導通する第3のスイッチング手段と、上記第2の出力ノードと上記第2の中間ノードとの間に接続され、上記第1の出力ノードが第1の電位レベルのときに非導通状態に保持され、第2の電位レベルのときに導通する第4のスイッチング手段と、上記第1の中間ノードと上記第3の中間ノードとの間に接続され、データ入力信号が第1の電位レベルのときに非導通状態に保持され、第2の電位レベルのときに導通する第5のスイッチング手段と、上記第2の中間ノードと上記第3の中間ノードとの間に接続され、データ入力信号の反転信号が第1の電位レベルのときに非導通状態に保持され、第2の電位レベルのときに導通する第6のスイッチング手段と、上記第3の中間ノードと基準電位との間に接続され、上記同期信号が第1の電位レベルのときに非導通状態に保持され、第2の電位レベルのときに導通する第7のスイッチング手段と、抵抗成分を含み、上記第1の中間ノードと上記第2の中間ノードを接続する接続手段と、を有し、上記第2段ラッチは、上記第1段ラッチによるラッチすべきデータ信号をラッチ処理に並行して出力する回路を含む。
【0037】
好適には、上記第2段ラッチは、第1段ラッチの出力信号レベルが変化し、当該第2段ラッチに相反する信号が保持されている場合、上記第1段ラッチの出力信号変化と同時に、当該第2段ラッチに保持されている相反信号を無効化し、最終出力信号に伝達する回路を含む。
【0038】
本発明によれば、たとえば同期信号が第1の電位レベルの期間において、第3および第4のスイッチング手段は非導通状態となる。
そして、同期信号が第1の電位レベルの期間においては、第1および第2の出力ノードが論理1の第2の電位レベルにプリチャージされる。
このとき、第3および第4のスイッチング手段は非導通状態となっていることから、第1の中間および第3の中間には電荷の充電は行われない。
一方、第1および第2のスイッチング素子を除く他のスイッチング素子スイッチング素子は。第1の出力ノードおよび第2の出力ノードがハイレベルのプリチャージされたことに伴い導通する。
その結果、データ入力信号D、反転信号Dbの状態に関係なく、第1および第2の中間ノードは各対応するスイッチング素子を通して電荷が放電されて第1の電位レベルとなる。
したがって、同期信号が第1の電位レベルの期間においては、電荷の充電は、第1の出力ノードおよび第2の出力ノードに対してのみ行われる。
次に、同期信号がハイレベルになると、プリ設定手段によるプリチャージが停止され、第3および第4のスイッチング手段は導通状態となる。
ここで、たとえばデータ入力信号Dが第2の電位レベルで第5のスイッチング素子に、その反転信号Dbが第1の電位レベルで第6のスイッチング素子に供給されると、第5のスイッチング素子が導通する。このとき、第6のスイッチング素子は非導通状態のままである。
その結果、第1の信号経路は第1の出力ノードから接地電位GNDまで電気的に接続される。したがって、第1の出力ノードに充電された電荷は、各スイッチング素子を通して放電される。これにより、第1の出力ノードは第1の電位レベルとなり、第2段ラッチから所定レベルのデータが出力される。
【0039】
【発明の実施の形態】
第1実施形態
図1は、本発明に係るセンスアンプ式D型フリップフロップの第1の実施形態を示す回路図である。
【0040】
このセンスアンプ式D型フリップフロップ10は、図1に示すように、第1段ラッチ(マスタ側ラッチ)11と第2段ラッチ(スレイブ側ラッチ)12とが第1の出力ノードH111および第2の出力ノードH112を介して縦続接続されて構成されている。
なお、以下の説明では、第1の電位を接地電位(0V)レベル、第2の電位を電源電圧VDDレベルとする。
【0041】
第1段ラッチ11は、PMOSトランジスタPT111〜PT114、NMOSトランジスタNT111〜NT118、第1の出力ノードH111、第2の出力ノードH112、第1の中間ノードF111、第2の中間ノードG111、第3の中間ノードF112、および第4の中間ノードG112を有している。
【0042】
これらの構成要素のうち、PMOSトランジスタPT112により第1のスイッチング素子が構成され、PMOSトランジスタPT113により第2のスイッチング素子が構成され、NMOSトランジスタNT111により第3のスイッチング素子が構成され、NMOSトランジスタNT115により第4のスイッチング素子が構成され、NMOSトランジスタNT112により第5のスイッチング素子が構成され、NMOSトランジスタNT116により第6のスイッチング素子が構成され、NMOSトランジスタNT113により第7のスイッチング素子が構成され、NMOSトランジスタNT117により第8のスイッチング素子が構成され、NMOSトランジスタNT114により第9のスイッチング素子が構成され、NMOSトランジスタNT118により第10のスイッチング素子が構成されている。
また、PMOSトランジスタPT111,PT114によりプリ設定手段が構成されている。
【0043】
PMOSトランジスタPT111〜PT114のソースが電源電圧VDDの供給ライン(第2の電位源)に接続されている。
PMOSトランジスタPT111,PT112のドレインがNMOSトランジスタNT111のドレインに接続され、その接続点により第1の出力ノードH111が構成されている。そして、第1の出力ノードH111がPMOSトランジスタPT113のゲートおよびNMOSトランジスタNT117,118のゲートに接続されている。
PMOSトランジスタPT113,PT114のドレインがNMOSトランジスタNT115のドレインに接続され、その接続点により第2の出力ノードH112が構成されている。そして、第2の出力ノードH112がPMOSトランジスタPT112のゲートおよびNMOSトランジスタNT113,NT114のゲートに接続されている。
そして、PMOSトランジスタPT111およびPT114のゲート、並びに、NMOSトランジスタNT111,NT115のゲートが第1の電位レベル(接地レベル)および第2の電位レベル(電源電圧VDDレベル)をとるクロック信号(同期信号)CKの入力ラインに接続されている。
【0044】
NMOSトランジスタNT111のソースはNMOSトランジスタNT112のドレインに接続され、その接続点により第1の中間ノードF111が構成されている。NMOSトランジスタNT112のソースはNMOSトランジスタNT113のドレインに接続され、その接続点により第2の中間ノードG111が構成されている。NMOSトランジスタNT113ソースが接地電位(基準電位)GNDに接続されている。また、NMOSトランジスタNT114のドレインが第1の中間ノードF111に接続され、ソースが接地電位GNDに接地されている。
この第1の出力ノードH111から接地電位に至るNMOSトランジスタNT111、第1の中間ノードF111、NMOSトランジスタNT112、第2の中間ノードG111、およびNMOSトランジスタNT113により第1の信号経路SP111が形成されている。
そして、NMOSトランジスタNT112のゲートはデータ入力信号Dの供給ラインに接続されている。
【0045】
NMOSトランジスタNT115のソースはNMOSトランジスタNT116のドレインに接続され、その接続点により第3の中間ノードF112が構成されている。NMOSトランジスタNT116のソースはNMOSトランジスタNT117のドレインに接続され、その接続点により第4の中間ノードG112が構成されている。NMOSトランジスタNT117ソースが接地電位GNDに接続されている。また、NMOSトランジスタNT118のドレインが第3の中間ノードF112に接続され、ソースが接地電位GNDに接地されている。
この第2の出力ノードH112から接地電位に至るNMOSトランジスタNT115、第3の中間ノードF112、NMOSトランジスタNT116、第4の中間ノードG112、およびNMOSトランジスタNT117により第2の信号経路SP112が形成されている。
そして、NMOSトランジスタNT116のゲートはデータ入力信号Dの反転信号Dbの供給ラインに接続されている。
【0046】
また、第2段ラッチ12は、2入力NANDゲートNA121,NA122により構成されている。
NANDゲートNA121の第1入力端子が第1段ラッチ11の第1の出力ノードH111に接続され、第2入力端子がNANDゲートNA122の出力端子に接続されている。
NANDゲートNA122の第1入力端子が第1段ラッチ11の第2の出力ノードH112に接続され、第2入力端子がNAMDゲートNA121の出力端子に接続されている。
そして、第2段ラッチ12は、NANDゲートNA121からデータQを出力し、NANDゲートNA122から反転データQbを出力する。
【0047】
次に、センスアンプ式D型フリップフロップ10の動作について、図2のタイミングチャートに関連付けて説明する。以下の説明では、第1の電位レベル(接地電位)をローレベル、第2の電位レベル(電源電圧VDDレベル)ハイレベルとする。
【0048】
このフリップフロップ10は、クロック信号CKの立ち上がりエッジに同期してデータ入力信号Dの値を取り込み、データQ、反転データQbを出力する。
。その値はクロック信号CKの1周期間保持される。
【0049】
クロック信号CKがローレベルの期間において、PMOSトランジスタPT111,PT114がオンになり、NMOSトランジスタNT111,NT115はカットオフになる。
【0050】
クロック信号CKがローレベルの期間においては、PMOSトランジスタPT111,PT114は等価的に抵抗として振る舞い、これらを通して第1の出力ノードH111および第2の出力ノードH112は、図2(A),(C),(F)に示すように、完全な論理1の電位(ハイレベル)にプリチャージされる。
そして、PMOSトランジスタPT112,PT113は、カットオフになる。
このとき、NMOSトランジスタNT111,NT115はカットオフになっていることから、第1の中間ノードF111および第3の中間ノードF112には電荷の充電は行われない。
一方、NMOSトランジスタNT113,NT114,NT117、およびNT118は、第1の出力ノードH111および第2の出力ノードH112がハイレベルにプリチャージされたことに伴いオンになる。
その結果、データ入力信号D、反転信号Dbの状態に関係なく、第1の中間ノードF111はNMOSトランジスタNT114を通して、第2の中間ノードG111はNMOSトランジスタNT113を通して、第3の中間ノードF112はNMOSトランジスタNT118を通して、第4の中間ノードG112はNMOSトランジスタNT117を通して電荷が放電されてローレベルとなる。
したがって、クロック信号CKがローレベルの期間においては、電荷の充電は、第1の出力ノードH111および第2の出力ノードH112に対してのみ行われる。
【0051】
次に、クロック信号CKがハイレベルになると、PMOSトランジスタPT111,PT114がオフになり、NMOSトランジスタNT111,NT115はオンになる。
したがって、電源電圧をVDD〔V〕、NMOSトランジスタのしきい値をVtnとすれば、このときの第1の中間ノードF111,第2の中間ノードF112の電位は、図2(D)および(G)に示すように、(VDD−Vtn)〔V〕になると見積もることができる。
ここで、データ入力信号DがハイレベルでNMOSトランジスタNT112のゲートに、その反転信号DbがローレベルでNMOSトランジスタNT116のゲートに供給されると、NMOSトランジスタNT112がオンし、NMOSトランジスタNT116はオフになる。このとき、NMOSトランジスタNT113はオンのままである。
その結果、第1の信号経路SP111は第1の出力ノードH111から接地電位GNDまで電気的に接続される。したがって、第1の出力ノードH111に充電された電荷は、NMOSトランジスタNT111〜NT113およびNT114を通して放電される。これにより、第1の出力ノードH111はローレベルとなり、図2(B),(I)に示すように、第2段ラッチ12のNANDゲートNA121からハイレベルのデータQが出力される。
【0052】
一方、第2の出力ノードH112の電荷は、図2(F)に示すように、第1の出力ノードH111がハイレベルからローレベルに変化するごく僅かな時間放電される。
しかし、第1の出力ノードH111の電位が下がることによってPMOSトランジスタPT113がオン、NMOSトランジスタNT118がカットオフになり、下がりかけた第2の出力ノードH112の電位は上昇し、再び完全な論理1の電位を得、ハイレベルを保持する。
【0053】
データ入力信号Dがローレベルで、その反転信号Dbがハイレベルの場合は、上述した動作と逆の動作が行われる。
【0054】
すなわち、データ入力信号DがローレベルでNMOSトランジスタNT112のゲートに、その反転信号DbがハイレベルでNMOSトランジスタNT116のゲートに供給されると、NMOSトランジスタNT112がオフし、NMOSトランジスタNT116はオンになる。このとき、NMOSトランジスタNT117はオンのままである。
その結果、第2の信号経路SP112は第2の出力ノードH112から接地電位GNDまで電気的に接続される。したがって、第2の出力ノードH112に充電された電荷は、NMOSトランジスタNT115〜NT117およびNT118を通して放電される。これにより、第1の出力ノードH112はローレベルとなり、第2段ラッチ12のNANDゲートNA122からハイレベルのデータQbが出力される。
【0055】
一方、第1の出力ノードH111の電荷は、第2の出力ノードH112がハイレベルからローレベルに変化するごく僅かな時間放電される。
しかし、第2の出力ノードH112の電位が下がることによってPMOSトランジスタPT112がオン、NMOSトランジスタNT114がカットオフになり、下がりかけた第1の出力ノードH111の電位は上昇し、再び完全な論理1の電位を得、ハイレベルを保持する。
【0056】
以上述べたように、第1の出力ノードH111および第2の出力ノードH112のブリチャージ時には、第1の出力ノードH111と第1の中間ノードF111間に接続されたNMOSトランジスタNT112、および、第1の出力ノードH112と第3の中間ノードF112間に接続されたNMOSトランジスタNT116がカットオフすることから、電荷の充電は、第1の出力ノードH111および第2の出力ノードH112に対してのみ行われる。
以上より、充電される電荷は従来回路より少なく、放電に寄与するトランジスタは従来回路より多いため、従来回路よりも高速動作が可能である。
【0057】
すなわち、本第1の実施形態によれば、従来のセンスアンプ式D型フリップフロップに対し、第1段ラッチ11にて充電される電荷量を少なくし充電時間を短縮することができセットアップタイムを短縮することができる。また、第1段ラッチ11にて充電された電荷を素早く放電させることができることから、第1段ラッチ11の出力信号を短時間で確定させることができ、バリッドディレイを短縮することが可能である。
その結果、回路設計手法に依存することなく、高速動作を実現でき、消費電力の削減することができる利点がある。
【0058】
第2実施形態
図3は、本発明に係るセンスアンプ式D型フリップフロップの第2の実施形態を示す回路図である。
【0059】
本第2の実施形態が上述した第1の実施形態と異なる点は、第2段ラッチ12−1のNANDゲートNA121,NA122の出力側にインバータINV121−1,INV122−1を配置したことにある。
【0060】
その他の構成は、上述した第1の実施形態と同様である。
【0061】
第2の実施形態によれば、クロストーク等の影響を抑止できる。
また、前段の第1段ラッチ11にて、セットアップタイムを短縮することができ、また、第1段ラッチ11の出力信号を短時間で確定させることができ、バリッドディレイを短縮することが可能であることから、インバータを挿入してバリッドディレイが長くなったとしても、全体として、回路設計手法に依存することなく、高速動作を実現でき、消費電力の削減することができる利点がある。
【0062】
第3実施形態
図4は、本発明に係るセンスアンプ式D型フリップフロップの第3の実施形態を示す回路図である。
【0063】
本第3の実施形態が上述した第1の実施形態と異なる点は、第1段ラッチ11−2において、第1の信号経路SP111における第5のスイッチング素子としてのNMOSトランジスタNT112と第7のスイッチング素子としてのNMOSトランジスタNT113の接続位置、および第9のスイッチング素子としてのNMOSトランジスタNT114のドレインの接続位置、並びに、第2の信号経路SP112における第6のスイッチング素子としてのNMOSトランジスタNT116と第8のスイッチング素子としてのNMOSトランジスタNT117の接続位置、および第10のスイッチング素子としてのNMOSトランジスタNT118のドレインの接続位置を変更したことにある。
【0064】
具体的には、第1の信号経路SP111において、NMOSトランジスタNT112のドレインを第2の中間ノードG111に接続し、ソースを接地電位GNDに接続し、NMOSトランジスタNT113のドレインを第1の中間ノードF111に接続し、ソースを第2の中間ノードG111に接続している。また、NMOSトランジスタNT114のドレインを第1の中間ノードF111の代わりに、第2の中間ノードG111に接続している。
同様に、第2の信号経路SP112において、NMOSトランジスタNT116のドレインを第4の中間ノードG112に接続し、ソースを接地電位GNDに接続し、NMOSトランジスタNT117のドレインを第3の中間ノードF112に接続し、ソースを第4の中間ノードG112に接続している。また、NMOSトランジスタNT118のドレインを第3の中間ノードF112の代わりに、第4の中間ノードG112に接続している。
【0065】
次に、図4のセンスアンプ式D型フリップフロップ10−2の動作について説明する。この場合、タイミングチャートとしては、基本的に図2と同様のチャートとなる。
【0066】
クロック信号CKがローレベルの期間において、PMOSトランジスタPT111,PT114がオンになり、NMOSトランジスタNT111,NT115はカットオフになる。
【0067】
クロック信号CKがローレベルの期間においては、PMOSトランジスタPT111,PT114は等価的に抵抗として振る舞い、これらを通して第1の出力ノードH111および第2の出力ノードH112は、完全な論理1の電位(ハイレベル)にプリチャージされる。
そして、PMOSトランジスタPT112,PT113は、カットオフになる。
このとき、NMOSトランジスタNT111,NT115はカットオフになっていることから、第1の中間ノードF111および第3の中間ノードF112には電荷の充電は行われない。
一方、NMOSトランジスタNT113,NT114,NT117、およびNT118は、第1の出力ノードH111および第2の出力ノードH112がハイレベルにプリチャージされたことに伴いオンになる。
その結果、データ入力信号D、反転信号Dbの状態に関係なく、第1の中間ノードF111および第2の中間ノードG111はNMOSトランジスタNT113,NT114を通して、第3の中間ノードF112および第4の中間ノードG112はNMOSトランジスタNT117,NT118を通して電荷が放電されてローレベルとなる。
したがって、クロック信号CKがローレベルの期間においては、電荷の充電は、第1の出力ノードH111および第2の出力ノードH112に対してのみ行われる。
【0068】
次に、クロック信号CKがハイレベルになると、PMOSトランジスタPT111,PT114がオフになり、NMOSトランジスタNT111,NT115はオンになる。
ここで、データ入力信号DがハイレベルでNMOSトランジスタNT112のゲートに、その反転信号DbがローレベルでNMOSトランジスタNT116のゲートに供給されると、NMOSトランジスタNT112がオンし、NMOSトランジスタNT116はオフになる。このとき、NMOSトランジスタNT113はオンのままである。
その結果、第1の出力ノードH111から接地電位GNDまで電気的に接続される。したがって、第1の出力ノードH111に充電された電荷は、NMOSトランジスタNT111、NT113およびNT114を通して放電される。これにより、第1の出力ノードH111はローレベルとなり、第2段ラッチ12のNANDゲートNA121からハイレベルのデータQが出力される。
【0069】
一方、第2の出力ノードH112の電荷は、第1の出力ノードH111がハイレベルからローレベルに変化するごく僅かな時間放電される。
しかし、第1の出力ノードH111の電位が下がることによってPMOSトランジスタPT113がオン、NMOSトランジスタNT117,NT118がカットオフになり、下がりかけた第2の出力ノードH112の電位は上昇し、再び完全な論理1の電位を得、ハイレベルを保持する。
【0070】
データ入力信号Dがローレベルで、その反転信号Dbがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【0071】
第3の実施形態によれば、上述した第1の実施形態の効果と同様の効果を得ることができる。
【0072】
第4実施形態
図5は、本発明に係るセンスアンプ式D型フリップフロップの第4の実施形態を示す回路図である。
【0073】
本第4の実施形態が上述した第3の実施形態と異なる点は、第2段ラッチ12−3のNANDゲートNA121,NA122の出力側にインバータINV121−3,INV122−3を配置したことにある。
【0074】
その他の構成は、上述した第3の実施形態と同様である。
【0075】
第4の実施形態によれば、クロストーク等の影響を抑止できる。
また、前段の第1段ラッチ11−2にて、セットアップタイムを短縮することができ、また、第1段ラッチ11−2の出力信号を短時間で確定させることができ、バリッドディレイを短縮することが可能であることから、インバータを挿入してバリッドディレイが長くなったとしても、全体として、回路設計手法に依存することなく、高速動作を実現でき、消費電力の削減することができる利点がある。
【0076】
第5実施形態
図6は、本発明に係るセンスアンプ式D型フリップフロップの第5の実施形態を示す回路図である。
【0077】
本第5の実施形態が上述した第1の実施形態と異なる点は、第1段ラッチ11−4において、第1の信号経路SP111における第5のスイッチング素子としてのNMOSトランジスタNT112と第7のスイッチング素子としてのNMOSトランジスタNT113の接続位置、並びに、第2の信号経路SP112における第6のスイッチング素子としてのNMOSトランジスタNT116と第8のスイッチング素子としてのNMOSトランジスタNT117の接続位置を変更したことにある。
【0078】
具体的には、第1の信号経路SP111において、NMOSトランジスタNT112のドレインを第2の中間ノードG111に接続し、ソースを接地電位GNDに接続し、NMOSトランジスタNT113のドレインを第1の中間ノードF111に接続し、ソースを第2の中間ノードG111に接続している。
同様に、第2の信号経路SP112において、NMOSトランジスタNT116のドレインを第4の中間ノードG112に接続し、ソースを接地電位GNDに接続し、NMOSトランジスタNT117のドレインを第3の中間ノードF112に接続し、ソースを第4の中間ノードG112に接続している。
【0079】
次に、図6のセンスアンプ式D型フリップフロップ10−4の動作について説明する。この場合、タイミングチャートとしては、基本的に図2と同様のチャートとなる。
【0080】
クロック信号CKがローレベルの期間において、PMOSトランジスタPT111,PT114がオンになり、NMOSトランジスタNT111,NT115はカットオフになる。
【0081】
クロック信号CKがローレベルの期間においては、PMOSトランジスタPT111,PT114は等価的に抵抗として振る舞い、これらを通して第1の出力ノードH111および第2の出力ノードH112は、完全な論理1の電位(ハイレベル)にプリチャージされる。
そして、PMOSトランジスタPT112,PT113は、カットオフになる。
このとき、NMOSトランジスタNT111,NT115はカットオフになっていることから、第1の中間ノードF111および第3の中間ノードF112には電荷の充電は行われない。
一方、NMOSトランジスタNT113,NT114,NT117、およびNT118は、第1の出力ノードH111および第2の出力ノードH112がハイレベルにプリチャージされたことに伴いオンになる。
その結果、データ入力信号D、反転信号Dbの状態に関係なく、第1の中間ノードF111はNMOSトランジスタNT114を通して、第3の中間ノードF112はNMOSトランジスタNT118を通して電荷が放電されてローレベルとなる。
したがって、クロック信号CKがローレベルの期間においては、電荷の充電は、第1の出力ノードH111および第2の出力ノードH112に対してのみ行われる。
【0082】
次に、クロック信号CKがハイレベルになると、PMOSトランジスタPT111,PT114がオフになり、NMOSトランジスタNT111,NT115はオンになる。
ここで、データ入力信号DがハイレベルでNMOSトランジスタNT112のゲートに、その反転信号DbがローレベルでNMOSトランジスタNT116のゲートに供給されると、NMOSトランジスタNT112がオンし、NMOSトランジスタNT116はオフになる。このとき、NMOSトランジスタNT113はオンのままである。
その結果、第1の信号経路SP111は第1の出力ノードH111から接地電位GNDまで電気的に接続される。したがって、第1の出力ノードH111に充電された電荷は、NMOSトランジスタNT111〜NT113およびNT114を通して放電される。これにより、第1の出力ノードH111はローレベルとなり、第2段ラッチ12のNANDゲートNA121からハイレベルのデータQが出力される。
【0083】
一方、第2の出力ノードH112の電荷は、第1の出力ノードH111がハイレベルからローレベルに変化するごく僅かな時間放電される。
しかし、第1の出力ノードH111の電位が下がることによってPMOSトランジスタPT113がオン、NMOSトランジスタNT117,NT118がカットオフになり、下がりかけた第2の出力ノードH112の電位は上昇し、再び完全な論理1の電位を得、ハイレベルを保持する。
【0084】
データ入力信号Dがローレベルで、その反転信号Dbがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【0085】
第5の実施形態によれば、上述した第1の実施形態の効果と同様の効果を得ることができる。
【0086】
第6実施形態
図7は、本発明に係るセンスアンプ式D型フリップフロップの第6の実施形態を示す回路図である。
【0087】
本第6の実施形態が上述した第5の実施形態と異なる点は、第2段ラッチ12−5のNANDゲートNA121,NA122の出力側にインバータINV121−5,INV122−5を配置したことにある。
【0088】
その他の構成は、上述した第5の実施形態と同様である。
【0089】
第6の実施形態によれば、クロストーク等の影響を抑止できる。
また、前段の第1段ラッチ11−4にて、セットアップタイムを短縮することができ、また、第1段ラッチ11−4の出力信号を短時間で確定させることができ、バリッドディレイを短縮することが可能であることから、インバータを挿入してバリッドディレイが長くなったとしても、全体として、回路設計手法に依存することなく、高速動作を実現でき、消費電力の削減することができる利点がある。
【0090】
第7実施形態
図8は、本発明に係るセンスアンプ式D型フリップフロップの第7の実施形態を示す回路図である。
【0091】
本第7の実施形態が上述した第3の実施形態と異なる点は、第1段ラッチ11−6において、第9のスイッチング素子としてのNMOSトランジスタNT114のソースの接続位置、並びに、第10のスイッチング素子としてのNMOSトランジスタNT118のソースの接続位置を変更したことにある。
【0092】
具体的には、NMOSトランジスタNT114のソースを接地する代わりに、第4の中間ノードG112に接続している。
同様に、NMOSトランジスタNT118のソースを接地する代わりに、第2の中間ノードG111に接続している。
【0093】
次に、図8のセンスアンプ式D型フリップフロップ10−6の動作について、図9のタイミングチャートに関連付けて説明する。
【0094】
クロック信号CKがローレベルの期間において、PMOSトランジスタPT111,PT114がオンになり、NMOSトランジスタNT111,NT115はカットオフになる。
【0095】
クロック信号CKがローレベルの期間においては、PMOSトランジスタPT111,PT114は等価的に抵抗として振る舞い、これらを通して第1の出力ノードH111および第2の出力ノードH112は、図9(A),(C),(F)に示すように、完全な論理1の電位(ハイレベル)にプリチャージされる。
そして、PMOSトランジスタPT112,PT113は、カットオフになる。
このとき、NMOSトランジスタNT111,NT115はカットオフになっていることから、第1の中間ノードF111および第3の中間ノードF112には電荷の充電は行われない。
一方、NMOSトランジスタNT113,NT114,NT117、およびNT118は、第1の出力ノードH111および第2の出力ノードH112がハイレベルにプリチャージされたことに伴いオンになる。
また、データ入力信号Dおよび反転信号Dbのいずれか一方はハイレベルであることから、NMOSトランジスタNT112またはNMOSトランジスタNT116のいずれかがオン状態にある。
その結果、第1の中間ノードF111および第2の中間ノードG111は、図9(E)に示すように、NMOSトランジスタNT113およびNMOSトランジスタNT112、または、NMOSトランジスタNT113、NT114,NT118、およびNT116を通して電荷が放電されてローレベルに保持される。
同様に、第3の中間ノードF112および第4の中間ノードG112は、図9(H)に示すように、NMOSトランジスタNT117およびNMOSトランジスタNT116、または、NMOSトランジスタNT117、NT114,NT118、およびNT112を通して電荷が放電されてローレベルに保持される。
したがって、クロック信号CKがローレベルの期間においては、電荷の充電は、第1の出力ノードH111および第2の出力ノードH112に対してのみ行われる。
【0096】
次に、クロック信号CKがハイレベルになると、PMOSトランジスタPT111,PT114がオフになり、NMOSトランジスタNT111,NT115はオンになる。
したがって、電源電圧をVDD〔V〕、NMOSトランジスタのしきい値をVtnとすれば、このときの第1の中間ノードF111,第2の中間ノードF112の電位は、図9(D)および(G)に示すように、(VDD−Vthn)〔V〕になると見積もることができる。
ここで、データ入力信号DがハイレベルでNMOSトランジスタNT112のゲートに、その反転信号DbがローレベルでNMOSトランジスタNT116のゲートに供給されると、NMOSトランジスタNT112がオンし、NMOSトランジスタNT116はオフになる。このとき、NMOSトランジスタNT113はオンのままである。
その結果、第1の信号経路SP111は第1の出力ノードH111から接地電位GNDまで電気的に接続される。したがって、第1の出力ノードH111に充電された電荷は、NMOSトランジスタNT111〜NT113を通して放電される。これにより、第1の出力ノードH111はローレベルとなり、図9(B),(I)に示すように、第2段ラッチ12のNANDゲートNA121からハイレベルのデータQが出力される。
【0097】
一方、第2の出力ノードH112の電荷は、図9(F)に示すように、第1の出力ノードH111がハイレベルからローレベルに変化するごく僅かな時間放電される。
しかし、第1の出力ノードH111の電位が下がることによってPMOSトランジスタPT113がオン、NMOSトランジスタNT117,NT118がカットオフになり、下がりかけた第2の出力ノードH112の電位は上昇し、再び完全な論理1の電位を得、ハイレベルを保持する。
【0098】
データ入力信号Dがローレベルで、その反転信号Dbがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【0099】
第7の実施形態によれば、上述した第1および第3の実施形態の効果と同様の効果を得ることができる。
【0100】
第8実施形態
図10は、本発明に係るセンスアンプ式D型フリップフロップの第8の実施形態を示す回路図である。
【0101】
本第8の実施形態が上述した第7の実施形態と異なる点は、第2段ラッチ12−7のNANDゲートNA121,NA122の出力側にインバータINV121−7,INV122−7を配置したことにある。
【0102】
その他の構成は、上述した第7の実施形態と同様である。
【0103】
第8の実施形態によれば、クロストーク等の影響を抑止できる。
また、前段の第1段ラッチ11−6にて、セットアップタイムを短縮することができ、また、第1段ラッチ11−6の出力信号を短時間で確定させることができ、バリッドディレイを短縮することが可能であることから、インバータを挿入してバリッドディレイが長くなったとしても、全体として、回路設計手法に依存することなく、高速動作を実現でき、消費電力の削減することができる利点がある。
【0104】
第9実施形態
図11は、本発明に係るセンスアンプ式D型フリップフロップの第9の実施形態を示す回路図である。
【0105】
本第9の実施形態が上述した第7の実施形態と異なる点は、第2の中間ノードG111と第4の中間ノードG112とを、ゲートが電源電圧VDDの供給ラインに接続されたオン抵抗として機能するNMOSトランジスタNT119により接続するようにしたことにある。
【0106】
その他の構成は、上述した第7の実施形態と同様である。
【0107】
本第9の実施形態に係る動作は、基本的に上述した図9のタイミングチャートに関連付けて説明した第7の実施形態の動作と同様に行われることから、ここではその詳細な説明は省略する。
【0108】
第9の実施形態によれば、上述した第1の実施形態の効果と同様の効果を得ることができる。
【0109】
第10実施形態
図12は、本発明に係るセンスアンプ式D型フリップフロップの第10の実施形態を示す回路図である。
【0110】
本第10の実施形態が上述した第9の実施形態と異なる点は、第2段ラッチ12−9のNANDゲートNA121,NA122の出力側にインバータINV121−9,INV122−9を配置したことにある。
【0111】
その他の構成は、上述した第9の実施形態と同様である。
【0112】
第10の実施形態によれば、クロストーク等の影響を抑止できる。
また、前段の第1段ラッチ11−8にて、セットアップタイムを短縮することができ、また、第1段ラッチ11−8の出力信号を短時間で確定させることができ、バリッドディレイを短縮することが可能であることから、インバータを挿入してバリッドディレイが長くなったとしても、全体として、回路設計手法に依存することなく、高速動作を実現でき、消費電力の削減することができる利点がある。
【0113】
第11実施形態
図13は、本発明に係るセンスアンプ式D型フリップフロップの第11の実施形態を示す回路図である。
【0114】
本第11の実施形態が上述した第1の実施形態と異なる点は、第1段ラッチ11−10において、第1の信号経路SP111における第3のスイッチング素子としてのNMOSトランジスタNT111と第5のスイッチング素子としてのNMOSトランジスタNT115の接続位置、および第9のスイッチング素子としてのNMOSトランジスタNT114のドレインの接続位置、並びに、第2の信号経路SP112における第4のスイッチング素子としてのNMOSトランジスタNT115と第6のスイッチング素子としてのNMOSトランジスタNT116の接続位置、および第10のスイッチング素子としてのNMOSトランジスタNT118のドレインの接続位置を変更したことにある。
【0115】
具体的には、第1の信号経路SP111において、NMOSトランジスタNT111のドレインを第1の中間ノードF111に接続し、ソースを第2の中間ノードG111に接続し、NMOSトランジスタNT112のドレインを第1の出力H111に接続し、ソースを第1の中間ノードF111に接続している。また、NMOSトランジスタNT114のドレインを第1の出力ノードH111に接続し、ソースを第1の中間ノードF111に接続している。
同様に、第2の信号経路SP112において、NMOSトランジスタNT115のドレインを第3の中間ノードF112に接続し、ソースを第4の中間ノードG112に接続し、NMOSトランジスタNT116のドレインを第2の出力H112に接続し、ソースを第3の中間ノードF112に接続している。また、NMOSトランジスタNT118のドレインを第2の出力ノードH112に接続し、ソースを第3の中間ノードF112に接続している。
【0116】
次に、図13のセンスアンプ式D型フリップフロップ10−10の動作について、図14のタイミングチャートに関連付けて説明する。
【0117】
クロック信号CKがローレベルの期間において、PMOSトランジスタPT111,PT114がオンになり、NMOSトランジスタNT111,NT115はカットオフになる。
【0118】
クロック信号CKがローレベルの期間においては、PMOSトランジスタPT111,PT114は等価的に抵抗として振る舞い、これらを通して第1の出力ノードH111および第2の出力ノードH112は、図14(A),(C),(F)に示すように、完全な論理1の電位(ハイレベル)にプリチャージされる。そして、PMOSトランジスタPT112,PT113は、カットオフになる。
このとき、NMOSトランジスタNT111,NT115はカットオフになっていることから、第2の中間ノードG112および第4の中間ノードG112には電荷の充電は行われない。
一方、NMOSトランジスタNT113,NT114,NT117、およびNT118は、第1の出力ノードH111および第2の出力ノードH112がハイレベルにプリチャージされたことに伴いオンになる。
また、データ入力信号Dおよび反転信号Dbのいずれか一方はハイレベルであることから、NMOSトランジスタNT112またはNMOSトランジスタNT116のいずれかがオン状態にある。
その結果、第1の中間ノードF111および第3の中間ノードF112は、図14(D),(G)に示すように、(VDD−Vth)レベルとなる。
また、第2の中間ノードG111は、図14(E)に示すように、NMOSトランジスタNT113を通して電荷が放電されてローレベルに保持される。
同様に、第4の中間ノードNDG112は、図14(H)に示すように、NMOSトランジスタNT117を通して電荷が放電されてローレベルに保持される。
したがって、クロック信号CKがローレベルの期間においては、電荷の充電は、第1の出力ノードH111および第2の出力ノードH112、並びに第1の中間ノードF111および第3の中間ノードF112に対してのみ行われる。
【0119】
次に、クロック信号CKがハイレベルになると、PMOSトランジスタPT111,PT114がオフになり、NMOSトランジスタNT111,NT115はオンになる。
ここで、データ入力信号DがハイレベルでNMOSトランジスタNT112のゲートに、その反転信号DbがローレベルでNMOSトランジスタNT116のゲートに供給されると、NMOSトランジスタNT112がオンし、NMOSトランジスタNT116はオフになる。このとき、NMOSトランジスタNT113はオンのままである。
その結果、第1の信号経路SP111は第1の出力ノードH111から接地電位GNDまで電気的に接続される。したがって、第1の出力ノードH111に充電された電荷は、NMOSトランジスタNT111〜NT113およびNT114を通して放電される。これにより、第1の出力ノードH111はローレベルとなり、図14(B),(I)に示すように、第2段ラッチ12のNANDゲートNA121からハイレベルのデータQが出力される。
【0120】
一方、第2の出力ノードH112の電荷は、図14(F)に示すように、第1の出力ノードH111がハイレベルからローレベルに変化するごく僅かな時間放電される。
しかし、第1の出力ノードH111の電位が下がることによってPMOSトランジスタPT113がオン、NMOSトランジスタNT117,NT118がカットオフになり、下がりかけた第2の出力ノードH112の電位は上昇し、再び完全な論理1の電位を得、ハイレベルを保持する。
【0121】
なお、データ入力信号Dがハイレベルの場合、第4の中間ノードG112のレベルは、図14(B),(H)に示すように、(VDD−Vthn)/2レベルとなる。
【0122】
データ入力信号Dがローレベルで、その反転信号Dbがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
なお、この場合、第4の中間ノードG112のレベルは接地レベルであるが、第2の中間ノードG111は、図14(B),(E)に示すように、(VDD−Vthn)/2レベルとなる。
【0123】
第11の実施形態によれば、上述した第1の実施形態の効果と同様の効果を得ることができる。
【0124】
第12実施形態
図15は、本発明に係るセンスアンプ式D型フリップフロップの第12の実施形態を示す回路図である。
【0125】
本第12の実施形態が上述した第11の実施形態と異なる点は、第2段ラッチ12−11のNANDゲートNA121,NA122の出力側にインバータINV121−11,INV122−11を配置したことにある。
【0126】
その他の構成は、上述した第11の実施形態と同様である。
【0127】
第12の実施形態によれば、クロストーク等の影響を抑止できる。
また、前段の第1段ラッチ11−10にて、セットアップタイムを短縮することができ、また、第1段ラッチ11−10の出力信号を短時間で確定させることができ、バリッドディレイを短縮することが可能であることから、インバータを挿入してバリッドディレイが長くなったとしても、全体として、回路設計手法に依存することなく、高速動作を実現でき、消費電力の削減することができる利点がある。
【0128】
第13実施形態
図16は、本発明に係るセンスアンプ式D型フリップフロップの第13の実施形態を示す回路図である。
【0129】
本第13の実施形態が上述した第9の実施形態と異なる点は、第1段ラッチ11−10において、第1の信号経路SP111における第3のスイッチング素子としてのNMOSトランジスタNT111と第5のスイッチング素子としてのNMOSトランジスタNT115の接続位置、並びに、第2の信号経路SP112における第4のスイッチング素子としてのNMOSトランジスタNT115と第6のスイッチング素子としてのNMOSトランジスタNT116の接続位置を変更したことにある。
【0130】
具体的には、第1の信号経路SP111において、NMOSトランジスタNT111のドレインを第1の中間ノードF111に接続し、ソースを第2の中間ノードG111に接続し、NMOSトランジスタNT112のドレインを第1の出力H111に接続し、ソースを第1の中間ノードF111に接続している。また、NMOSトランジスタNT114のドレインを第1の出力ノードH111に接続し、ソースを第1の中間ノードF111に接続している。
同様に、第2の信号経路SP112において、NMOSトランジスタNT115のドレインを第3の中間ノードF112に接続し、ソースを第4の中間ノードG112に接続し、NMOSトランジスタNT116のドレインを第2の出力H112に接続し、ソースを第3の中間ノードF112に接続している。また、NMOSトランジスタNT118のドレインを第2の出力ノードH112に接続し、ソースを第3の中間ノードF112に接続している。
【0131】
次に、図16のセンスアンプ式D型フリップフロップ10−12の動作について、図17のタイミングチャートに関連付けて説明する。
【0132】
クロック信号CKがローレベルの期間において、PMOSトランジスタPT111,PT114がオンになり、NMOSトランジスタNT111,NT115はカットオフになる。
【0133】
クロック信号CKがローレベルの期間においては、PMOSトランジスタPT111,PT114は等価的に抵抗として振る舞い、これらを通して第1の出力ノードH111および第2の出力ノードH112は、図17(A),(C),(F)に示すように、完全な論理1の電位(ハイレベル)にプリチャージされる。
そして、PMOSトランジスタPT112,PT113は、カットオフになる。
このとき、NMOSトランジスタNT111,NT115はカットオフになっていることから、第2の中間ノードG112および第4の中間ノードG112には電荷の充電は行われない。
一方、NMOSトランジスタNT113,NT114,NT117、およびNT118は、第1の出力ノードH111および第2の出力ノードH112がハイレベルにプリチャージされたことに伴いオンになる。
また、データ入力信号Dおよび反転信号Dbのいずれか一方はハイレベルであることから、NMOSトランジスタNT112またはNMOSトランジスタNT116のいずれかがオン状態にある。
その結果、第1の中間ノードF111および第3の中間ノードF112は、図17(D),(G)に示すように、(VDD−Vthn)レベルとなる。
また、第2の中間ノードG111は、図17(E)に示すように、NMOSトランジスタNT112、またはNMOSトランジスタNT119、NT116を通して電荷が放電されてローレベルに保持される。
同様に、第4の中間ノードNDG112は、図17(H)に示すように、NMOSトランジスタNT116、または、NMOSトランジスタNT119、NT112を通して電荷が放電されてローレベルに保持される。
したがって、クロック信号CKがローレベルの期間においては、電荷の充電は、第1の出力ノードH111および第2の出力ノードH112、並びに第1の中間ノードF111および第3の中間ノードF112に対してのみ行われる。
【0134】
次に、クロック信号CKがハイレベルになると、PMOSトランジスタPT111,PT114がオフになり、NMOSトランジスタNT111,NT115はオンになる。
ここで、データ入力信号DがハイレベルでNMOSトランジスタNT112のゲートに、その反転信号DbがローレベルでNMOSトランジスタNT116のゲートに供給されると、NMOSトランジスタNT112がオンし、NMOSトランジスタNT116はオフになる。このとき、NMOSトランジスタNT113はオンのままである。
その結果、第1の信号経路SP111は第1の出力ノードH111から接地電位GNDまで電気的に接続される。したがって、第1の出力ノードH111に充電された電荷は、NMOSトランジスタNT111〜NT113を通して放電される。これにより、第1の出力ノードH111はローレベルとなり、図17(B),(I)に示すように、第2段ラッチ12のNANDゲートNA121からハイレベルのデータQが出力される。
【0135】
一方、第2の出力ノードH112の電荷は、図17(F)に示すように、第1の出力ノードH111がハイレベルからローレベルに変化するごく僅かな時間放電される。
しかし、第1の出力ノードH111の電位が下がることによってPMOSトランジスタPT113がオン、NMOSトランジスタNT117,NT118がカットオフになり、下がりかけた第2の出力ノードH112の電位は上昇し、再び完全な論理1の電位を得、ハイレベルを保持する。
【0136】
データ入力信号Dがローレベルで、その反転信号Dbがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【0137】
第13の実施形態によれば、上述した第1の実施形態の効果と同様の効果を得ることができる。
【0138】
第14実施形態
図18は、本発明に係るセンスアンプ式D型フリップフロップの第14の実施形態を示す回路図である。
【0139】
本第14の実施形態が上述した第13の実施形態と異なる点は、第2段ラッチ12−13のNANDゲートNA121,NA122の出力側にインバータINV121−13,INV122−13を配置したことにある。
【0140】
その他の構成は、上述した第13の実施形態と同様である。
【0141】
第14の実施形態によれば、クロストーク等の影響を抑止できる。
また、前段の第1段ラッチ11−12にて、セットアップタイムを短縮することができ、また、第1段ラッチ11−12の出力信号を短時間で確定させることができ、バッリドディレイを短縮することが可能であることから、インバータを挿入してバッリドディレイが長くなったとしても、全体として、回路設計手法に依存することなく、高速動作を実現でき、消費電力の削減することができる利点がある。
【0142】
第15実施形態
図19は、本発明に係るセンスアンプ式D型フリップフロップの第15の実施形態を示す回路図である。
【0143】
このセンスアンプ式D型フリップフロップ20は、図19に示すように、第1段ラッチ21と第2段ラッチ22とが縦続接続されて構成されている。
【0144】
第1段ラッチ21は、PMOSトランジスタPT211〜PT214、およびNMOSトランジスタNT211〜NT216を有している。
この場合、PMOSトランジスタPT212より第1のスイッチング素子が構成され、PMOSトランジスタPT213より第2のスイッチング素子が構成され、NMOSトランジスタNT211により第3のスイッチング素子が構成され、NMOSトランジスタNT212により第4のスイッチング素子が構成され、NMOSトランジスタNT213により第5のスイッチング手段が構成され、NMOSトランジスタNT214により第6のスイッチング手段が構成され、NMOSトランジスタNT215により第7のスイッチング手段が構成される。また、NMOSトランジスタNT216により接続手段が構成される。
【0145】
PMOSトランジスタPT211〜PT214のソースが電源電圧VDDの供給ラインに接続されている。
PMOSトランジスタPT211,PT212のドレインがNMOSトランジスタNT211のドレインに接続され、その接続点により第1の出力ノードH211が構成されている。そして、第1の出力ノードH211がPMOSトランジスタPT213のゲートおよびNMOSトランジスタNT212のゲートに接続されている。
PMOSトランジスタPT213,PT214のドレインがNMOSトランジスタNT212のドレインに接続され、その接続点により第2の出力ノードH212が構成されている。そして、第2の出力ノードH212がPMOSトランジスタPT212のゲートおよびNMOSトランジスタNT211のゲートに接続されている。
そして、PMOSトランジスタPT211およびPT214のゲートがクロック信号CKの入力ラインに接続されている。
【0146】
NMOSトランジスタNT211のソースはNMOSトランジスタNT213のドレインに接続され、その接続点により第1の中間ノードF211が構成されている。NMOSトランジスタNT212のソースはNMOSトランジスタNT214のドレインに接続され、その接続点により第2の中間ノードF212が構成されている。
NMOSトランジスタNT213およびNMOSトランジスタNT214のソース同士が接続され、その接続点により第3の中間ノードG211が構成されている。この第3の中間ノードG211がNMOSトランジスタNT215のドレインに接続され、NMOSトランジスタNT215のソースが接地電位GNDに接続されている。
そして、第1の中間ノードF211と第2の中間ノードF212にNMOSトランジスタNT216のソース、ドレインがそれぞれ接続されている。
NMOSトランジスタNT213のゲートはデータ入力信号Dの供給ラインに接続され、NMOSトランジスタNT214のゲートはデータ入力信号Dの反転信号Dbの供給ラインに接続されている。NMOSトランジスタNT215のゲートはクロック信号CKの供給ラインに接続され、NMOSトランジスタNT216のゲートは電源電圧VDDの供給ラインに接続されている。
【0147】
また、第2段ラッチ22は、2入力NANDゲートNA211〜NA214により構成されている。
NANDゲートNA211の第1入力端子が第1段ラッチ21の第1の出力ノードH211に接続され、第2入力端子がNANDゲートNA212の出力端子およびNANDゲートNA214の第1入力端子に接続され、これらの接続点によりノードI221が構成されている。
NANDゲートNA212の第1入力端子が第1段ラッチ21の第2のノードH212に接続され、第2入力端子がNAMDゲートNA211の出力端子およびNANDゲートNA213の第1入力端子に接続され、これらの接続点によりノードI222が構成されている。
NANDゲートNA213の第2入力端子が第1段ラッチ21の第2のノードH212に接続され、NANDゲートNA214の第2入力端子が第1段ラッチ21の第1のノードH211に接続されている。
そして、第2段ラッチ22は、NANDゲートNA214からデータQを出力し、NANDゲートNA213から反転データQbを出力する。
【0148】
次に、図19のセンスアンプ式D型フリップフロップ20の動作について、図20のタイミングチャートに関連付けて説明する。
【0149】
このフリップフロップ20は、クロック信号CKの立ち上がりエッジに同期してデータ入力信号Dの値を取り込み、データQおよび反転データQbを出力する。その値はクロック信号CKの1周期間保持される。
【0150】
クロック信号CKがローレベル(論理0レベル)の期間において、PMOSトランジスタPT211,PT214がオンになり、NMOSトランジスタNT215はカットオフになる。
【0151】
クロック信号CKがローレベルの期間においては、PMOSトランジスタPT211,PT214は等価的に抵抗として振る舞い、これらを通して第1の出力ノードH211および第2の出力ノードH212は、図46(A),(C),(E)に示すように、完全な論理1の電位(ハイレベル)にプリチャージされる。
そして、PMOSトランジスタPT212,PT213は、カットオフになる。NMOSトランジスタNT211,NT212はゲート端子とドレイン端子が同電位になるため等価的にダイオードとして振る舞う。
したがって、電源電圧をVDD〔V〕、NMOSトランジスタのしきい値をVthnとすれば、このときのノードF1,F2の電位は、(VDD−Vthn)〔V〕になると見積もることができる。
【0152】
クロック信号CKがハイレベルになると、PMOSトランジスタPT211,PT214がカットオフになり、NMOSトランジスタNT215がオンになり、センスアンプが作動する。
データ入力信号Dとその反転信号Ddの状態によって、NMOSトランジスタNT213およびNMOSトランジスタNT214のいずれか一つのがカットオフになっている。
したがって、中間ノードF211、F212が接地に対して持つそれぞれの導通抵抗に差が生じる。
【0153】
たとえば、NMOSトランジスタNT214がカットオフしていると仮定すると、中間ノードF11が接地に対して持つ導通抵抗はNMOSトランジスタNT213とNMOSトランジスタNT215の抵抗値の和であるのに対し、中間ノードF212の場合には、NMOSトランジスタNT216とNMOSトランジスタNT213とNMOSトランジスタNT215の抵抗値の和になる。
このような導通抵抗の差は、出力ノードH211,H212上の電荷の放電速度に現れる。先の例では、中間ノードF211が接地に対して持つ導通抵抗の方が小さいため、出力ノードH211の電荷がより素早く放電される。このとき、出力ノードH212上の電荷も放電される。
しかし、出力ノードH211の電位が下がることによってPMOSトランジスタPT213がオン、NMOSトランジスタNT212がカットオフになり、下がりかけた出力ノードH212の電位は上昇し、再び完全な論理1の電位を得る。
【0154】
このようにして、PMOSトランジスタPT212,PT213、およびNMOSトランジスタNT211,NT212から構成されるインバータループに定常状態が確立される。
この後、データ入力信号Dおよびその反転信号Ddが変化して、カットオフになるトランジスタがNMOSトランジスタNT214からNMOSトランジスタNT213に変化したとしても、この定常状態は壊されることがない。
なぜなら、NMOSトランジスタNT213、NT214のいずれか一つは常にオンになっていて、NMOSトランジスタNT216を介することによって、中間ノードF211,F212の双方が常に接地へ至る経路を持つが故に、インバータループは常に接地に接続されるからである。
【0155】
このようにして、図20(A),(C),(E)に示すように、クロック信号がハイレベルの期間ににおいて第1段ラッチ21の出力ノードH211、H212のどちらか一つが論理0になる。
【0156】
ここで、データ入力信号Dがハイレベル、その反転信号Dbがローレベルであるとすると、第1の出力ノードH211はローレベルとなり、図20(G)に示すように、速やかに第2段ラッチ22のNANDゲートNA214よりハイレベルのデータQが出力される。
また、NANDゲートNA213の出力データQbがNANDゲートNA211を介してローレベルとなる。
【0157】
データ入力信号Dがローレベルで、その反転信号Dbがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【0158】
本第15の実施形態によれば、第2段ラッチ22において、前段ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたので、従来回路よりも速やかにハイレベルを出力できるため高速動作が可能である。
【0159】
第16実施形態
図21は、本発明に係るセンスアンプ式D型フリップフロップの第16の実施形態を示す回路図である。
【0160】
本第16の実施形態が上述した第15の実施形態と異なる点は、第2段ラッチ22−1の回路構成にある。
【0161】
具体的には、第2段ラッチ22−1は、図21に示すように、インバータINV221〜INV224、PMOSトランジスタPT221、およびNMOSトランジスタNT221を有している。
【0162】
PMOSトランジスタPT221のソースが電源電圧VDDの供給ラインに接続され、ドレインがNMOSトランジスタNT221のドレインに接続され、この接続点によりノードJ221が構成されている。また、NMOSトランジスタNT221のソースは接地電位GNDに接続されている。
インバータINV221の入力端子が第1段ラッチ21の第1の出力ノードH211に接続され、出力端子がNMOSトランジスタNT221のゲートに接続されている。ここでは、このインバータINV221の出力端子とNMOSトランジスタNT221のゲートとの接続点をノード/H211とする。
ノードJ211がインバータINV222およびINV223の入力端子およびインバータINV224の出力端子に接続されている。
また、インバータINV223の出力端子とインバータINV224の入力端子が接続され、その接続点によりノードJ222が構成されている。これらインバータINV223とINV224によりラッチが構成されている。
そして、第2段ラッチ22−1は、インバータINV222の出力端子からデータQを出力する。
【0163】
次に、図21のセンスアンプ式D型フリップフロップ20−1の動作について、図22のタイミングチャートに関連付けて説明する。
なお、第1段ラッチ21の動作は図19の場合と同様に行われることから、ここではその詳細な説明を省略する。
【0164】
ここで、データ入力信号Dがハイレベル、その反転信号Dbがローレベルであるとすると、第1の出力ノードH211はローレベルとなり、図22の(C)に示すように、第2段ラッチ22−1のインバータINV221の出力ノード/H211はハイレベルとなる。このとき、第1段ラッチ21の第2の出力ノードH212は、図22(E)に示すように、ハイレベルである。
その結果、NMOSトランジスタNT221がオンし、PMOSトランジスタPT221がオフし、ノードJ221が、図22(D)に示すように、ローレベルとなり、速やかにインバータINV222よりハイレベルのデータQが出力される。
なお、ノードJ221のデータは、インバータINV223とINV224のクロスラッチによりクロック信号CKがローレベルに切り替わってもそのレベルが保持される。
【0165】
データ入力信号Dがローレベルで、その反転信号Dbがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【0166】
本第16の実施形態によれば、従来回路よりも速やかにハイレベルのデータを出力できるため高速動作が可能である。
【0167】
第17実施形態
図23は、本発明に係るセンスアンプ式D型フリップフロップの第17の実施形態を示す回路図である。
【0168】
本第17の実施形態が上述した第16の実施形態と異なる点は、第2段ラッチ22−2を、相反する信号が保持されている場合、第1段ラッチ21の出力信号変化と同時に、第2段ラッチに保持されている相反信号を無効化する回路構成としたことにある。
具体的には、クロスラッチを構成するインバータINV224−2をノード/H211およびH212に接続されたクロックドインバータ(Clocked Inverter)により構成したことにある。
【0169】
データ入力信号Dがハイレベル、その反転信号Dbがローレベルであるとすると、第1の出力ノードH211はローレベルとなり、第2段ラッチ22−1のインバータINV221の出力ノード/H211はハイレベルとなる。このとき、第1段ラッチ21の第2の出力ノードH212は、図22(E)に示すように、ハイレベルである。
その結果、NMOSトランジスタNT221がオンし、PMOSトランジスタPT221がオフし、ノードJ221が、図22(D)に示すように、ローレベルとなる。
このとき、クロックドインバータINV224−2はハイレベルを出力できなくなり、速やかにインバータINV222よりハイレベルのデータQが出力される。
したがって、ノードJ221がローレベルに変化することを妨げることなく速やかにインバータINV222よりハイレベルのデータQが出力される。
また、ノードJ221のデータは、インバータINV223とINV224のクロスラッチによりクロック信号CKがローレベルに切り替わってもそのレベルが保持される。
【0170】
データ入力信号Dがローレベルで、その反転信号Dbがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【0171】
本第17の実施形態によれば、従来回路よりも速やかにハイレベルのデータを出力できるため高速動作が可能である。
【0172】
第18実施形態
図24は、本発明に係るセンスアンプ式D型フリップフロップの第18の実施形態を示す回路図である。
【0173】
本第18の実施形態が上述した第1の実施形態と異なる点は、第2段ラッチ12−14において、前段ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたことにある。
【0174】
具体的には、第2段ラッチ12−14を4つの2入力NANDゲートNA121〜NA124により構成している。
NANDゲートNA121の第1入力端子が第1段ラッチ11の第1の出力ノードH111に接続され、第2入力端子がNANDゲートNA122の出力端子およびNANDゲートNA124の第1入力端子に接続され、これらの接続点によりノードI121が構成されている。
NANDゲートNA122の第1入力端子が第1段ラッチ11の第2のノードH112に接続され、第2入力端子がNAMDゲートNA121の出力端子およびNANDゲートNA123の第1入力端子に接続され、これらの接続点によりノードI122が構成されている。
NANDゲートNA123の第2入力端子が第1段ラッチ11の第2のノードH112に接続され、NANDゲートNA124の第2入力端子が第1段ラッチ11の第1のノードH111に接続されている。
そして、第2段ラッチ12−14は、NANDゲートNA124からデータQを出力し、NANDゲートNA123から反転データQbを出力する。
【0175】
たとえば、データ入力信号Dがハイレベル、その反転信号Dbがローレベルであるとすると、第1の出力ノードH111はローレベルとなり、速やかに第2段ラッチ12−14のNANDゲートNA124よりハイレベルのデータQが出力される。
また、NANDゲートNA123の出力データQbがNANDゲートNA121を介してローレベルとなる。
【0176】
データ入力信号Dがローレベルで、その反転信号Dbがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【0177】
本第18の実施形態によれば、第2段ラッチ12−14において、前段ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたので、第1の実施形態の効果に加えて、従来回路よりも速やかにハイレベルを出力できるため高速動作が可能である。
【0178】
第19実施形態
図25は、本発明に係るセンスアンプ式D型フリップフロップの第19の実施形態を示す回路図である。
【0179】
本第19の実施形態が上述した第1の実施形態と異なる点は、第2段ラッチ12−15の回路構成にある。
【0180】
具体的には、第2段ラッチ12−15は、図25に示すように、インバータINV121−15〜INV124−15、PMOSトランジスタPT121−15、およびNMOSトランジスタNT121−15を有している。
【0181】
PMOSトランジスタPT121−15のソースが電源電圧VDDの供給ラインに接続され、ドレインがNMOSトランジスタNT121−15のドレインに接続され、この接続点によりノードJ121が構成されている。また、NMOSトランジスタNT121−15のソースは接地電位GNDに接続されている。
インバータINV121−15の入力端子が第1段ラッチ11の第1の出力ノードH111に接続され、出力端子がNMOSトランジスタNT121−15のゲートに接続されている。ここでは、このインバータINV121−15の出力端子とNMOSトランジスタNT121−15のゲートとの接続点をノード/H111とする。
ノードJ121がインバータINV122−15およびINV123−15の入力端子およびインバータINV124−15の出力端子に接続されている。
また、インバータINV123−15の出力端子とインバータINV124−15の入力端子が接続され、その接続点によりノードJ122が構成されている。これらインバータINV123−15とINV124−15によりラッチが構成されている。
そして、第2段ラッチ12−15は、インバータINV122−15の出力端子からデータQを出力する。
【0182】
この場合、たとえばデータ入力信号Dがハイレベル、その反転信号Dbがローレベルであるとすると、第1の出力ノードH111はローレベルとなり、第2段ラッチ12−15のインバータINV121−15の出力ノード/111はハイレベルとなる。このとき、第1段ラッチ11の第2の出力ノードH112は、ハイレベルである。
その結果、NMOSトランジスタNT121−15がオンし、PMOSトランジスタPT121−15がオフし、ノードJ121が、ローレベルとなり、速やかにインバータINV122−15よりハイレベルのデータQが出力される。
なお、ノードJ121−15のデータは、インバータINV123−15とINV124−15のクロスラッチによりクロック信号CKがローレベルに切り替わってもそのレベルが保持される。
【0183】
データ入力信号Dがローレベルで、その反転信号Dbがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【0184】
本第19の実施形態によれば、第2段ラッチ12−15において、前段ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたので、第1の実施形態の効果に加えて、従来回路よりも速やかにハイレベルを出力できるため高速動作が可能である。
【0185】
第20実施形態
図26は、本発明に係るセンスアンプ式D型フリップフロップの第20の実施形態を示す回路図である。
【0186】
本第20の実施形態が上述した第19の実施形態と異なる点は、第2段ラッチ12−16を、相反する信号が保持されている場合、第1段ラッチ11の出力信号変化と同時に、第2段ラッチに保持されている相反信号を無効化する回路構成としたことにある。
具体的には、クロスラッチを構成するインバータINV124−16をノード/H111およびH112に接続されたクロックドインバータ(Clocked Inverter)により構成したことにある。
【0187】
この場合、たとえばデータ入力信号Dがハイレベル、その反転信号Dbがローレベルであるとすると、第1の出力ノードH111はローレベルとなり、第2段ラッチ12−16のインバータINV121−15の出力ノード/H111はハイレベルとなる。このとき、第1段ラッチ11の第2の出力ノードH112は、ハイレベルである。
その結果、NMOSトランジスタNT121−15がオンし、PMOSトランジスタPT121−15がオフし、ノードJ121が、ローレベルとなる。
このとき、クロックドインバータINV124−16はハイレベルを出力できなくなり、速やかにインバータINV122−15よりハイレベルのデータQが出力される。
したがって、ノードJ121がローレベルに変化することを妨げることなく速やかにインバータINV122−15よりハイレベルのデータQが出力される。また、ノードJ121のデータは、インバータINV123−15とINV124−15のクロスラッチによりクロック信号CKがローレベルに切り替わってもそのレベルが保持される。
【0188】
データ入力信号Dがローレベルで、その反転信号Dbがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【0189】
本第20の実施形態によれば、第19の実施形態の効果に加えて、従来回路よりも速やかにハイレベルのデータを出力できるため高速動作が可能である。
【0190】
第21実施形態
図27は、本発明に係るセンスアンプ式D型フリップフロップの第21の実施形態を示す回路図である。
【0191】
本第21の実施形態が上述した第3の実施形態と異なる点は、第2段ラッチ12−17において、前段ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたことにある。
【0192】
具体的には、第2段ラッチ12−17を4つの2入力NANDゲートNA121−17〜NA124−17により構成している。
NANDゲートNA121−17の第1入力端子が第1段ラッチ11−2の第1の出力ノードH111に接続され、第2入力端子がNANDゲートNA122−17の出力端子およびNANDゲートNA124−17の第1入力端子に接続され、これらの接続点によりノードI121−17が構成されている。
NANDゲートNA122−17の第1入力端子が第1段ラッチ11−2の第2のノードH112に接続され、第2入力端子がNAMDゲートNA121−17の出力端子およびNANDゲートNA123−17の第1入力端子に接続され、これらの接続点によりノードI122−17が構成されている。
NANDゲートNA123−17の第2入力端子が第1段ラッチ11−2の第2のノードH112に接続され、NANDゲートNA124−17の第2入力端子が第1段ラッチ11−2の第1のノードH111に接続されている。
そして、第2段ラッチ12−17は、NANDゲートNA124−17からデータQを出力し、NANDゲートNA123−17から反転データQbを出力する。
【0193】
たとえば、データ入力信号Dがハイレベル、その反転信号Dbがローレベルであるとすると、第1の出力ノードH111はローレベルとなり、速やかに第2段ラッチ12−17のNANDゲートNA124−17よりハイレベルのデータQが出力される。
また、NANDゲートNA123−17の出力データQbがNANDゲートNA121−17を介してローレベルとなる。
【0194】
データ入力信号Dがローレベルで、その反転信号Dbがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【0195】
本第21の実施形態によれば、第2段ラッチ12−17において、第1段ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたので、第1および第3の実施形態の効果に加えて、従来回路よりも速やかにハイレベルを出力できるため高速動作が可能である。
【0196】
第22実施形態
図28は、本発明に係るセンスアンプ式D型フリップフロップの第22の実施形態を示す回路図である。
【0197】
本第22の実施形態が上述した第3の実施形態と異なる点は、第2段ラッチ12−18の回路構成にある。
【0198】
具体的には、第2段ラッチ12−18は、図28に示すように、インバータINV121−18〜INV124−18、PMOSトランジスタPT121−18、およびNMOSトランジスタNT121−18を有している。
【0199】
PMOSトランジスタPT121−18のソースが電源電圧VDDの供給ラインに接続され、ドレインがNMOSトランジスタNT121−18のドレインに接続され、この接続点によりノードJ121−18が構成されている。また、NMOSトランジスタNT121−18のソースは接地電位GNDに接続されている。
インバータINV121−18の入力端子が第1段ラッチ11の第1の出力ノードH111に接続され、出力端子がNMOSトランジスタNT121−18のゲートに接続されている。ここでは、このインバータINV121−18の出力端子とNMOSトランジスタNT121−18のゲートとの接続点をノード/H111とする。
ノードJ121−18がインバータINV122−18およびINV123−18の入力端子およびインバータINV124−18の出力端子に接続されている。
また、インバータINV123−18の出力端子とインバータINV124−18の入力端子が接続され、その接続点によりノードJ122−18が構成されている。これらインバータINV123−18とINV124−18によりラッチが構成されている。
そして、第2段ラッチ12−18は、インバータINV122−18の出力端子からデータQを出力する。
【0200】
この場合、たとえばデータ入力信号Dがハイレベル、その反転信号Dbがローレベルであるとすると、第1の出力ノードH111はローレベルとなり、第2段ラッチ12−18のインバータINV121−18の出力ノード/111はハイレベルとなる。このとき、第1段ラッチ11−2の第2の出力ノードH112は、ハイレベルである。
その結果、NMOSトランジスタNT121−18がオンし、PMOSトランジスタPT121−18がオフし、ノードJ121−18が、ローレベルとなり、速やかにインバータINV122−18よりハイレベルのデータQが出力される。
なお、ノードJ121−18のデータは、インバータINV123−18とINV124−18のクロスラッチによりクロック信号CKがローレベルに切り替わってもそのレベルが保持される。
【0201】
データ入力信号Dがローレベルで、その反転信号Dbがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【0202】
本第22の実施形態によれば、第2段ラッチ12−18において、第1段ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたので、第1および第3の実施形態の効果に加えて、従来回路よりも速やかにハイレベルを出力できるため高速動作が可能である。
【0203】
第23実施形態
図29は、本発明に係るセンスアンプ式D型フリップフロップの第23の実施形態を示す回路図である。
【0204】
本第23の実施形態が上述した第22の実施形態と異なる点は、第2段ラッチ12−19を、相反する信号が保持されている場合、第1段ラッチ11−2の出力信号変化と同時に、第2段ラッチに保持されている相反信号を無効化する回路構成としたことにある。
具体的には、クロスラッチを構成するインバータINV124−19をノード/H111およびH112に接続されたクロックドインバータ(Clocked Inverter)により構成したことにある。
【0205】
この場合、たとえばデータ入力信号Dがハイレベル、その反転信号Dbがローレベルであるとすると、第1の出力ノードH111はローレベルとなり、第2段ラッチ12−19のインバータINV121−18の出力ノード/H111はハイレベルとなる。このとき、第1段ラッチ11−2の第2の出力ノードH112は、ハイレベルである。
その結果、NMOSトランジスタNT121−18がオンし、PMOSトランジスタPT121−18がオフし、ノードJ121−18が、ローレベルとなる。
このとき、クロックドインバータINV124−19はハイレベルを出力できなくなり、速やかにインバータINV122−18よりハイレベルのデータQが出力される。
したがって、ノードJ121−18がローレベルにに変化することを妨げることなく速やかにインバータINV122−18よりハイレベルのデータQが出力される。
また、ノードJ121−18のデータは、インバータINV123−18とINV124−19のクロスラッチによりクロック信号CKがローレベルに切り替わってもそのレベルが保持される。
【0206】
データ入力信号Dがローレベルで、その反転信号Dbがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【0207】
本第23の実施形態によれば、第22の実施形態の効果に加えて、従来回路よりも速やかにハイレベルのデータを出力できるため高速動作が可能である。
【0208】
第24実施形態
図30は、本発明に係るセンスアンプ式D型フリップフロップの第24の実施形態を示す回路図である。
【0209】
本第24の実施形態が上述した第5の実施形態と異なる点は、第2段ラッチ12−20において、前段ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたことにある。
【0210】
具体的には、第2段ラッチ12−20を4つの2入力NANDゲートNA121−20〜NA124−20により構成している。
NANDゲートNA121−20の第1入力端子が第1段ラッチ11−4の第1の出力ノードH111に接続され、第2入力端子がNANDゲートNA122−20の出力端子およびNANDゲートNA124−20の第1入力端子に接続され、これらの接続点によりノードI121−20が構成されている。
NANDゲートNA122−20の第1入力端子が第1段ラッチ11−4の第2のノードH112に接続され、第2入力端子がNAMDゲートNA121−20の出力端子およびNANDゲートNA123−20の第1入力端子に接続され、これらの接続点によりノードI122−20が構成されている。
NANDゲートNA123−20の第2入力端子が第1段ラッチ11−4の第2のノードH112に接続され、NANDゲートNA124−20の第2入力端子が第1段ラッチ11−4の第1のノードH111に接続されている。
そして、第2段ラッチ12−20は、NANDゲートNA124−20からデータQを出力し、NANDゲートNA123−20から反転データQbを出力する。
【0211】
たとえば、データ入力信号Dがハイレベル、その反転信号Dbがローレベルであるとすると、第1の出力ノードH111はローレベルとなり、速やかに第2段ラッチ12−20のNANDゲートNA124−20よりハイレベルのデータQが出力される。
また、NANDゲートNA123−20の出力データQbがNANDゲートNA121−20を介してローレベルとなる。
【0212】
データ入力信号Dがローレベルで、その反転信号Dbがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【0213】
本第24の実施形態によれば、第2段ラッチ12−20において、第1段ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたので、第1および第3の実施形態の効果に加えて、従来回路よりも速やかにハイレベルを出力できるため高速動作が可能である。
【0214】
第25実施形態
図31は、本発明に係るセンスアンプ式D型フリップフロップの第25の実施形態を示す回路図である。
【0215】
本第25の実施形態が上述した第5の実施形態と異なる点は、第2段ラッチ12−21の回路構成にある。
【0216】
具体的には、第2段ラッチ12−21は、図31に示すように、インバータINV121−21〜INV124−21、PMOSトランジスタPT121−21、およびNMOSトランジスタNT121−21を有している。
【0217】
PMOSトランジスタPT121−21ソースが電源電圧VDDの供給ラインに接続され、ドレインがNMOSトランジスタNT121−21のドレインに接続され、この接続点によりノードJ121−21が構成されている。また、NMOSトランジスタNT121−21のソースは接地電位GNDに接続されている。インバータINV121−21の入力端子が第1段ラッチ11−4の第1の出力ノードH111に接続され、出力端子がNMOSトランジスタNT121−21のゲートに接続されている。ここでは、このインバータINV121−21の出力端子とNMOSトランジスタNT121−21のゲートとの接続点をノード/H111とする。
ノードJ121−21がインバータINV122−21およびINV123−21の入力端子およびインバータINV124−21の出力端子に接続されている。
また、インバータINV123−21の出力端子とインバータINV124−21の入力端子が接続され、その接続点によりノードJ122−21が構成されている。これらインバータINV123−21とINV124−21によりラッチが構成されている。
そして、第2段ラッチ12−21は、インバータINV122−21の出力端子からデータQを出力する。
【0218】
この場合、たとえばデータ入力信号Dがハイレベル、その反転信号Dbがローレベルであるとすると、第1の出力ノードH111はローレベルとなり、第2段ラッチ12−21のインバータINV121−21の出力ノード/111はハイレベルとなる。このとき、第1段ラッチ11−4の第2の出力ノードH112は、ハイレベルである。
その結果、NMOSトランジスタNT121−21がオンし、PMOSトランジスタPT121−21がオフし、ノードJ121−21が、ローレベルとなり、速やかにインバータINV122−21よりハイレベルのデータQが出力される。
なお、ノードJ121−21のデータは、インバータINV123−21とINV124−21のクロスラッチによりクロック信号CKがローレベルに切り替わってもそのレベルが保持される。
【0219】
データ入力信号Dがローレベルで、その反転信号Dbがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【0220】
本第25の実施形態によれば、第2段ラッチ12−21において、第1段ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたので、第1および第5の実施形態の効果に加えて、従来回路よりも速やかにハイレベルを出力できるため高速動作が可能である。
【0221】
第26実施形態
図32は、本発明に係るセンスアンプ式D型フリップフロップの第26の実施形態を示す回路図である。
【0222】
本第26の実施形態が上述した第25の実施形態と異なる点は、第2段ラッチ12−22を、相反する信号が保持されている場合、第1段ラッチ11−4の出力信号変化と同時に、第2段ラッチに保持されている相反信号を無効化する回路構成としたことにある。
具体的には、クロスラッチを構成するインバータINV124−22をノード/H111およびH112に接続されたクロックドインバータ(Clocked Inverter)により構成したことにある。
【0223】
この場合、たとえばデータ入力信号Dがハイレベル、その反転信号Dbがローレベルであるとすると、第1の出力ノードH111はローレベルとなり、第2段ラッチ12−22のインバータINV121−21の出力ノード/H111はハイレベルとなる。このとき、第1段ラッチ11−4の第2の出力ノードH112は、ハイレベルである。
その結果、NMOSトランジスタNT121−21がオンし、PMOSトランジスタPT121−21がオフし、ノードJ121−21が、ローレベルとなる。
このとき、クロックドインバータINV124−22はハイレベルを出力できなくなり、速やかにインバータINV122−21よりハイレベルのデータQが出力される。
したがって、ノードJ121−21がローレベルにに変化することを妨げることなく速やかにインバータINV122−21よりハイレベルのデータQが出力される。
また、ノードJ121−21のデータは、インバータINV123−21とINV124−22のクロスラッチによりクロック信号CKがローレベルに切り替わってもそのレベルが保持される。
【0224】
データ入力信号Dがローレベルで、その反転信号Dbがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【0225】
本第26の実施形態によれば、第25の実施形態の効果に加えて、従来回路よりも速やかにハイレベルのデータを出力できるため高速動作が可能である。
【0226】
第27実施形態
図33は、本発明に係るセンスアンプ式D型フリップフロップの第27の実施形態を示す回路図である。
【0227】
本第27の実施形態が上述した第7の実施形態と異なる点は、第2段ラッチ12−23において、前段ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたことにある。
【0228】
具体的には、第2段ラッチ12−23を4つの2入力NANDゲートNA121−23〜NA124−23により構成している。
NANDゲートNA121−23の第1入力端子が第1段ラッチ11−6の第1の出力ノードH111に接続され、第2入力端子がNANDゲートNA122−23の出力端子およびNANDゲートNA124−23の第1入力端子に接続され、これらの接続点によりノードI121−23が構成されている。
NANDゲートNA122−23の第1入力端子が第1段ラッチ11−6の第2のノードH112に接続され、第2入力端子がNAMDゲートNA121−23の出力端子およびNANDゲートNA123−23の第1入力端子に接続され、これらの接続点によりノードI122−23が構成されている。
NANDゲートNA123−23の第2入力端子が第1段ラッチ11−6の第2のノードH112に接続され、NANDゲートNA124−23の第2入力端子が第1段ラッチ11−6の第1のノードH111に接続されている。
そして、第2段ラッチ12−23は、NANDゲートNA124−23からデータQを出力し、NANDゲートNA123−23から反転データQbを出力する。
【0229】
たとえば、データ入力信号Dがハイレベル、その反転信号Dbがローレベルであるとすると、第1の出力ノードH111はローレベルとなり、速やかに第2段ラッチ12−23のNANDゲートNA124−23よりハイレベルのデータQが出力される。
また、NANDゲートNA123−23の出力データQbがNANDゲートNA121−23を介してローレベルとなる。
【0230】
データ入力信号Dがローレベルで、その反転信号Dbがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【0231】
本第27の実施形態によれば、第2段ラッチ12−23において、第1段ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたので、第1および第7の実施形態の効果に加えて、従来回路よりも速やかにハイレベルを出力できるため高速動作が可能である。
【0232】
第28実施形態
図34は、本発明に係るセンスアンプ式D型フリップフロップの第28の実施形態を示す回路図である。
【0233】
本第28の実施形態が上述した第7の実施形態と異なる点は、第2段ラッチ12−24の回路構成にある。
【0234】
具体的には、第2段ラッチ12−24は、図34に示すように、インバータINV121−24〜INV124−24、PMOSトランジスタPT121−24、およびNMOSトランジスタNT121−24を有している。
【0235】
PMOSトランジスタPT121−24ソースが電源電圧VDDの供給ラインに接続され、ドレインがNMOSトランジスタNT121−24のドレインに接続され、この接続点によりノードJ121−24が構成されている。また、NMOSトランジスタNT121−24のソースは接地電位GNDに接続されている。
インバータINV121−24の入力端子が第1段ラッチ11−6の第1の出力ノードH111に接続され、出力端子がNMOSトランジスタNT121−24のゲートに接続されている。ここでは、このインバータINV121−24の出力端子とNMOSトランジスタNT121−24のゲートとの接続点をノード/H111とする。
ノードJ121−24がインバータINV122−24およびINV123−24の入力端子およびインバータINV124−24の出力端子に接続されている。
また、インバータINV123−24の出力端子とインバータINV124−24の入力端子が接続され、その接続点によりノードJ122−24が構成されている。これらインバータINV123−24とINV124−24によりラッチが構成されている。
そして、第2段ラッチ12−24は、インバータINV122−24の出力端子からデータQを出力する。
【0236】
この場合、たとえばデータ入力信号Dがハイレベル、その反転信号Dbがローレベルであるとすると、第1の出力ノードH111はローレベルとなり、第2段ラッチ12−24のインバータINV121−24の出力ノード/111はハイレベルとなる。このとき、第1段ラッチ11−6の第2の出力ノードH112は、ハイレベルである。
その結果、NMOSトランジスタNT121−24がオンし、PMOSトランジスタPT121−24がオフし、ノードJ121−24が、ローレベルとなり、速やかにインバータINV122−24よりハイレベルのデータQが出力される。
なお、ノードJ121−24のデータは、インバータINV123−24とINV124−24のクロスラッチによりクロック信号CKがローレベルに切り替わってもそのレベルが保持される。
【0237】
データ入力信号Dがローレベルで、その反転信号Dbがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【0238】
本第28の実施形態によれば、第2段ラッチ12−24において、第1段ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたので、第1および第7の実施形態の効果に加えて、従来回路よりも速やかにハイレベルを出力できるため高速動作が可能である。
【0239】
第29実施形態
図35は、本発明に係るセンスアンプ式D型フリップフロップの第29の実施形態を示す回路図である。
【0240】
本第29の実施形態が上述した第28の実施形態と異なる点は、第2段ラッチ12−25を、相反する信号が保持されている場合、第1段ラッチ11−6の出力信号変化と同時に、第2段ラッチに保持されている相反信号を無効化する回路構成としたことにある。
具体的には、クロスラッチを構成するインバータINV124−25をノード/H111およびH112に接続されたクロックドインバータ(Clocked Inverter)により構成したことにある。
【0241】
この場合、たとえばデータ入力信号Dがハイレベル、その反転信号Dbがローレベルであるとすると、第1の出力ノードH111はローレベルとなり、第2段ラッチ12−25のインバータINV121−24の出力ノード/H111はハイレベルとなる。このとき、第1段ラッチ11−6の第2の出力ノードH112は、ハイレベルである。
その結果、NMOSトランジスタNT121−24がオンし、PMOSトランジスタPT121−24がオフし、ノードJ121−24が、ローレベルとなる。
このとき、クロックドインバータINV124−25はハイレベルを出力できなくなり、速やかにインバータINV122−24よりハイレベルのデータQが出力される。
したがって、ノードJ121−24がローレベルに変化することを妨げることなく速やかにインバータINV122−24よりハイレベルのデータQが出力される。
また、ノードJ121−24のデータは、インバータINV123−24とINV124−25のクロスラッチによりクロック信号CKがローレベルに切り替わってもそのレベルが保持される。
【0242】
データ入力信号Dがローレベルで、その反転信号Dbがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【0243】
本第29の実施形態によれば、第28の実施形態の効果に加えて、従来回路よりも速やかにハイレベルのデータを出力できるため高速動作が可能である。
【0244】
第30実施形態
図36は、本発明に係るセンスアンプ式D型フリップフロップの第30の実施形態を示す回路図である。
【0245】
本第30の実施形態が上述した第9の実施形態と異なる点は、第2段ラッチ12−26において、前段ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたことにある。
【0246】
具体的には、第2段ラッチ12−26を4つの2入力NANDゲートNA121−26〜NA124−26により構成している。
NANDゲートNA121−26の第1入力端子が第1段ラッチ11−8の第1の出力ノードH111に接続され、第2入力端子がNANDゲートNA122−26の出力端子およびNANDゲートNA124−26の第1入力端子に接続され、これらの接続点によりノードI121−26が構成されている。
NANDゲートNA122−26の第1入力端子が第1段ラッチ11−8の第2のノードH112に接続され、第2入力端子がNAMDゲートNA121−26の出力端子およびNANDゲートNA123−26の第1入力端子に接続され、これらの接続点によりノードI122−26が構成されている。
NANDゲートNA123−26の第2入力端子が第1段ラッチ11−8の第2のノードH112に接続され、NANDゲートNA124−26の第2入力端子が第1段ラッチ11−8の第1のノードH111に接続されている。
そして、第2段ラッチ12−26は、NANDゲートNA124−26からデータQを出力し、NANDゲートNA123−26から反転データQbを出力する。
【0247】
たとえば、データ入力信号Dがハイレベル、その反転信号Dbがローレベルであるとすると、第1の出力ノードH111はローレベルとなり、速やかに第2段ラッチ12−26のNANDゲートNA124−26よりハイレベルのデータQが出力される。
また、NANDゲートNA123−26の出力データQbがNANDゲートNA121−26を介してローレベルとなる。
【0248】
データ入力信号Dがローレベルで、その反転信号Dbがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【0249】
本第30の実施形態によれば、第2段ラッチ12−26において、第1段ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたので、第1および第7の実施形態の効果に加えて、従来回路よりも速やかにハイレベルを出力できるため高速動作が可能である。
【0250】
第31実施形態
図37は、本発明に係るセンスアンプ式D型フリップフロップの第31の実施形態を示す回路図である。
【0251】
本第31の実施形態が上述した第9の実施形態と異なる点は、第2段ラッチ12−27の回路構成にある。
【0252】
具体的には、第2段ラッチ12−27は、図37に示すように、インバータINV121−27〜INV124−27、PMOSトランジスタPT121−27、およびNMOSトランジスタNT121−27を有している。
【0253】
PMOSトランジスタPT121−27ソースが電源電圧VDDの供給ラインに接続され、ドレインがNMOSトランジスタNT121−27のドレインに接続され、この接続点によりノードJ121−27が構成されている。また、NMOSトランジスタNT121−27のソースは接地電位GNDに接続されている。インバータINV121−27の入力端子が第1段ラッチ11−8の第1の出力ノードH111に接続され、出力端子がNMOSトランジスタNT121−27のゲートに接続されている。ここでは、このインバータINV121−27の出力端子とNMOSトランジスタNT121−27のゲートとの接続点をノード/H111とする。
ノードJ121−27がインバータINV122−27およびINV123−27の入力端子およびインバータINV124−27の出力端子に接続されている。
また、インバータINV123−27の出力端子とインバータINV124−27の入力端子が接続され、その接続点によりノードJ122−27が構成されている。これらインバータINV123−27とINV124−27によりラッチが構成されている。
そして、第2段ラッチ12−27は、インバータINV122−27の出力端子からデータQを出力する。
【0254】
この場合、たとえばデータ入力信号Dがハイレベル、その反転信号Dbがローレベルであるとすると、第1の出力ノードH111はローレベルとなり、第2段ラッチ12−27のインバータINV121−27の出力ノード/111はハイレベルとなる。このとき、第1段ラッチ11−8の第2の出力ノードH112は、ハイレベルである。
その結果、NMOSトランジスタNT121−27がオンし、PMOSトランジスタPT121−27がオフし、ノードJ121−27が、ローレベルとなり、速やかにインバータINV122−27よりハイレベルのデータQが出力される。
なお、ノードJ121−27のデータは、インバータINV123−27とINV124−27のクロスラッチによりクロック信号CKがローレベルに切り替わってもそのレベルが保持される。
【0255】
データ入力信号Dがローレベルで、その反転信号Dbがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【0256】
本第31の実施形態によれば、第2段ラッチ12−27において、第1段ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたので、第1および第9の実施形態の効果に加えて、従来回路よりも速やかにハイレベルを出力できるため高速動作が可能である。
【0257】
第32実施形態
図38は、本発明に係るセンスアンプ式D型フリップフロップの第32の実施形態を示す回路図である。
【0258】
本第32の実施形態が上述した第31の実施形態と異なる点は、第2段ラッチ12−28を、相反する信号が保持されている場合、第1段ラッチ11−8の出力信号変化と同時に、第2段ラッチに保持されている相反信号を無効化する回路構成としたことにある。
具体的には、クロスラッチを構成するインバータINV124−28をノード/H111およびH112に接続されたクロックドインバータ(Clocked Inverter)により構成したことにある。
【0259】
この場合、たとえばデータ入力信号Dがハイレベル、その反転信号Dbがローレベルであるとすると、第1の出力ノードH111はローレベルとなり、第2段ラッチ12−28のインバータINV121−27の出力ノード/H111はハイレベルとなる。このとき、第1段ラッチ11−8の第2の出力ノードH112は、ハイレベルである。
その結果、NMOSトランジスタNT121−27がオンし、PMOSトランジスタPT121−27がオフし、ノードJ121−27が、ローレベルとなる。
このとき、クロックドインバータINV124−28はハイレベルを出力できなくなり、速やかにインバータINV122−27よりハイレベルのデータQが出力される。
したがって、ノードJ121−27がローレベルに変化することを妨げることなく速やかにインバータINV122−27よりハイレベルのデータQが出力される。
また、ノードJ121−27のデータは、インバータINV123−27とINV124−28のクロスラッチによりクロック信号CKがローレベルに切り替わってもそのレベルが保持される。
【0260】
データ入力信号Dがローレベルで、その反転信号Dbがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【0261】
本第32の実施形態によれば、第31の実施形態の効果に加えて、従来回路よりも速やかにハイレベルのデータを出力できるため高速動作が可能である。
【0262】
第33実施形態
図39は、本発明に係るセンスアンプ式D型フリップフロップの第33の実施形態を示す回路図である。
【0263】
本第33の実施形態が上述した第11の実施形態と異なる点は、第2段ラッチ12−29において、前段ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたことにある。
【0264】
具体的には、第2段ラッチ12−29を4つの2入力NANDゲートNA121−29〜NA124−29により構成している。
NANDゲートNA121−29の第1入力端子が第1段ラッチ11−10の第1の出力ノードH111に接続され、第2入力端子がNANDゲートNA122−29の出力端子およびNANDゲートNA124−29の第1入力端子に接続され、これらの接続点によりノードI121−29が構成されている。
NANDゲートNA122−29の第1入力端子が第1段ラッチ11−10の第2のノードH112に接続され、第2入力端子がNAMDゲートNA121−29の出力端子およびNANDゲートNA123−29の第1入力端子に接続され、これらの接続点によりノードI122−29が構成されている。
NANDゲートNA123−29の第2入力端子が第1段ラッチ11−10の第2のノードH112に接続され、NANDゲートNA124−29の第2入力端子が第1段ラッチ11−10の第1のノードH111に接続されている。
そして、第2段ラッチ12−29は、NANDゲートNA124−29からデータQを出力し、NANDゲートNA123−29から反転データQbを出力する。
【0265】
たとえば、データ入力信号Dがハイレベル、その反転信号Dbがローレベルであるとすると、第1の出力ノードH111はローレベルとなり、速やかに第2段ラッチ12−29のNANDゲートNA124−29よりハイレベルのデータQが出力される。
また、NANDゲートNA123−29の出力データQbがNANDゲートNA121−29を介してローレベルとなる。
【0266】
データ入力信号Dがローレベルで、その反転信号Dbがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【0267】
本第33の実施形態によれば、第2段ラッチ12−29において、第1段ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたので、第1および第11の実施形態の効果に加えて、従来回路よりも速やかにハイレベルを出力できるため高速動作が可能である。
【0268】
第34実施形態
図40は、本発明に係るセンスアンプ式D型フリップフロップの第34の実施形態を示す回路図である。
【0269】
本第34の実施形態が上述した第11の実施形態と異なる点は、第2段ラッチ12−30の回路構成にある。
【0270】
具体的には、第2段ラッチ12−30は、図40に示すように、インバータINV121−30〜INV124−30、PMOSトランジスタPT121−30、およびNMOSトランジスタNT121−30を有している。
【0271】
PMOSトランジスタPT121−30のソースが電源電圧VDDの供給ラインに接続され、ドレインがNMOSトランジスタNT121−30のドレインに接続され、この接続点によりノードJ121−30が構成されている。また、NMOSトランジスタNT121−30のソースは接地電位GNDに接続されている。
インバータINV121−30の入力端子が第1段ラッチ11−10の第1の出力ノードH111に接続され、出力端子がNMOSトランジスタNT121−30のゲートに接続されている。ここでは、このインバータINV121−30の出力端子とNMOSトランジスタNT121−30のゲートとの接続点をノード/H111とする。
ノードJ121−30がインバータINV122−30およびINV123−30の入力端子およびインバータINV124−30の出力端子に接続されている。
また、インバータINV123−30の出力端子とインバータINV124−30の入力端子が接続され、その接続点によりノードJ122−30が構成されている。これらインバータINV123−30とINV124−30によりラッチが構成されている。
そして、第2段ラッチ12−30は、インバータINV122−30の出力端子からデータQを出力する。
【0272】
この場合、たとえばデータ入力信号Dがハイレベル、その反転信号Dbがローレベルであるとすると、第1の出力ノードH111はローレベルとなり、第2段ラッチ12−30のインバータINV121−30の出力ノード/111はハイレベルとなる。このとき、第1段ラッチ11−10の第2の出力ノードH112は、ハイレベルである。
その結果、NMOSトランジスタNT121−30がオンし、PMOSトランジスタPT121−30がオフし、ノードJ121−30が、ローレベルとなり、速やかにインバータINV122−30よりハイレベルのデータQが出力される。
なお、ノードJ121−30のデータは、インバータINV123−30とINV124−30のクロスラッチによりクロック信号CKがローレベルに切り替わってもそのレベルが保持される。
【0273】
データ入力信号Dがローレベルで、その反転信号Dbがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【0274】
本第34の実施形態によれば、第2段ラッチ12−30において、第1段ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたので、第1および第11の実施形態の効果に加えて、従来回路よりも速やかにハイレベルを出力できるため高速動作が可能である。
【0275】
第35実施形態
図41は、本発明に係るセンスアンプ式D型フリップフロップの第35の実施形態を示す回路図である。
【0276】
本第35の実施形態が上述した第34の実施形態と異なる点は、第2段ラッチ12−31を、相反する信号が保持されている場合、第1段ラッチ11−10の出力信号変化と同時に、第2段ラッチに保持されている相反信号を無効化する回路構成としたことにある。
具体的には、クロスラッチを構成するインバータINV124−31をノード/H111およびH112に接続されたクロックドインバータ(Clocked Inverter)により構成したことにある。
【0277】
この場合、たとえばデータ入力信号Dがハイレベル、その反転信号Dbがローレベルであるとすると、第1の出力ノードH111はローレベルとなり、第2段ラッチ12−31のインバータINV121−30の出力ノード/H111はハイレベルとなる。このとき、第1段ラッチ11−10の第2の出力ノードH112は、ハイレベルである。
その結果、NMOSトランジスタNT121−30がオンし、PMOSトランジスタPT121−30がオフし、ノードJ121−30が、ローレベルとなる。
このとき、クロックドインバータINV124−31はハイレベルを出力できなくなり、速やかにインバータINV122−30よりハイレベルのデータQが出力される。
したがって、ノードJ121−30がローレベルにに変化することを妨げることなく速やかにインバータINV122−30よりハイレベルのデータQが出力される。
また、ノードJ121−30のデータは、インバータINV123−30とINV124−31のクロスラッチによりクロック信号CKがローレベルに切り替わってもそのレベルが保持される。
【0278】
データ入力信号Dがローレベルで、その反転信号Dbがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【0279】
本第35の実施形態によれば、第34の実施形態の効果に加えて、従来回路よりも速やかにハイレベルのデータを出力できるため高速動作が可能である。
【0280】
第36実施形態
図42は、本発明に係るセンスアンプ式D型フリップフロップの第36の実施形態を示す回路図である。
【0281】
本第36の実施形態が上述した第13の実施形態と異なる点は、第2段ラッチ12−32において、前段ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたことにある。
【0282】
具体的には、第2段ラッチ12−32を4つの2入力NANDゲートNA121−32〜NA124−32により構成している。
NANDゲートNA121−32の第1入力端子が第1段ラッチ11−12の第1の出力ノードH111に接続され、第2入力端子がNANDゲートNA122−32の出力端子およびNANDゲートNA124−32の第1入力端子に接続され、これらの接続点によりノードI121−32が構成されている。
NANDゲートNA122−32の第1入力端子が第1段ラッチ11−12の第2のノードH112に接続され、第2入力端子がNAMDゲートNA121−32の出力端子およびNANDゲートNA123−32の第1入力端子に接続され、これらの接続点によりノードI122−32が構成されている。
NANDゲートNA123−32の第2入力端子が第1段ラッチ11−12の第2のノードH112に接続され、NANDゲートNA124−32の第2入力端子が第1段ラッチ11−12の第1のノードH111に接続されている。
そして、第2段ラッチ12−32は、NANDゲートNA124−32からデータQを出力し、NANDゲートNA123−32から反転データQbを出力する。
【0283】
たとえば、データ入力信号Dがハイレベル、その反転信号Dbがローレベルであるとすると、第1の出力ノードH111はローレベルとなり、速やかに第2段ラッチ12−32のNANDゲートNA124−32よりハイレベルのデータQが出力される。
また、NANDゲートNA123−32の出力データQbがNANDゲートNA121−32を介してローレベルとなる。
【0284】
データ入力信号Dがローレベルで、その反転信号Dbがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【0285】
本第36の実施形態によれば、第2段ラッチ12−32において、第1段ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたので、第1および第13の実施形態の効果に加えて、従来回路よりも速やかにハイレベルを出力できるため高速動作が可能である。
【0286】
第37実施形態
図43は、本発明に係るセンスアンプ式D型フリップフロップの第37の実施形態を示す回路図である。
【0287】
本第37の実施形態が上述した第13の実施形態と異なる点は、第2段ラッチ12−33の回路構成にある。
【0288】
具体的には、第2段ラッチ12−33は、図43に示すように、インバータINV121−33〜INV124−33、PMOSトランジスタPT121−33、およびNMOSトランジスタNT121−33を有している。
【0289】
PMOSトランジスタPT121−33のソースが電源電圧VDDの供給ラインに接続され、ドレインがNMOSトランジスタNT121−33のドレインに接続され、この接続点によりノードJ121−33が構成されている。また、NMOSトランジスタNT121−33のソースは接地電位GNDに接続されている。
インバータINV121−33の入力端子が第1段ラッチ11−12の第1の出力ノードH111に接続され、出力端子がNMOSトランジスタNT121−33のゲートに接続されている。ここでは、このインバータINV121−33の出力端子とNMOSトランジスタNT121−33のゲートとの接続点をノード/H111とする。
ノードJ121−33がインバータINV122−33およびINV123−33の入力端子およびインバータINV124−33の出力端子に接続されている。
また、インバータINV123−33の出力端子とインバータINV124−30の入力端子が接続され、その接続点によりノードJ122−33が構成されている。これらインバータINV123−33とINV124−33によりラッチが構成されている。
そして、第2段ラッチ12−33は、インバータINV122−33の出力端子からデータQを出力する。
【0290】
この場合、たとえばデータ入力信号Dがハイレベル、その反転信号Dbがローレベルであるとすると、第1の出力ノードH111はローレベルとなり、第2段ラッチ12−33のインバータINV121−33の出力ノード/111はハイレベルとなる。このとき、第1段ラッチ11−12の第2の出力ノードH112は、ハイレベルである。
その結果、NMOSトランジスタNT121−33がオンし、PMOSトランジスタPT121−33がオフし、ノードJ121−33が、ローレベルとなり、速やかにインバータINV122−33よりハイレベルのデータQが出力される。
なお、ノードJ121−33のデータは、インバータINV123−33とINV124−33のクロスラッチによりクロック信号CKがローレベルに切り替わってもそのレベルが保持される。
【0291】
データ入力信号Dがローレベルで、その反転信号Dbがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【0292】
本第37の実施形態によれば、第2段ラッチ12−33において、第1段ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたので、第1および第13の実施形態の効果に加えて、従来回路よりも速やかにハイレベルを出力できるため高速動作が可能である。
【0293】
第38実施形態
図44は、本発明に係るセンスアンプ式D型フリップフロップの第38の実施形態を示す回路図である。
【0294】
本第38の実施形態が上述した第37の実施形態と異なる点は、第2段ラッチ12−34を、相反する信号が保持されている場合、第1段ラッチ11−12の出力信号変化と同時に、第2段ラッチに保持されている相反信号を無効化する回路構成としたことにある。
具体的には、クロスラッチを構成するインバータINV124−34をノード/H111およびH112に接続されたクロックドインバータ(Clocked Inverter)により構成したことにある。
【0295】
この場合、たとえばデータ入力信号Dがハイレベル、その反転信号Dbがローレベルであるとすると、第1の出力ノードH111はローレベルとなり、第2段ラッチ12−34のインバータINV121−33の出力ノード/H111はハイレベルとなる。このとき、第1段ラッチ11−12の第2の出力ノードH112は、ハイレベルである。
その結果、NMOSトランジスタNT121−33がオンし、PMOSトランジスタPT121−33がオフし、ノードJ121−33が、ローレベルとなる。
このとき、クロックドインバータINV124−34はハイレベルを出力できなくなり、速やかにインバータINV122−33よりハイレベルのデータQが出力される。
したがって、ノードJ121−33がローレベルに変化することを妨げることなく速やかにインバータINV122−33よりハイレベルのデータQが出力される。
また、ノードJ121−33のデータは、インバータINV123−33とINV124−34のクロスラッチによりクロック信号CKがローレベルに切り替わってもそのレベルが保持される。
【0296】
データ入力信号Dがローレベルで、その反転信号Dbがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【0297】
本第38の実施形態によれば、第37の実施形態の効果に加えて、従来回路よりも速やかにハイレベルのデータを出力できるため高速動作が可能である。
【0298】
【発明の効果】
以上説明したように、本発明によれば、回路設計手法に依存することなく、高速動作を実現でき、消費電力の削減することができる利点がある。
【図面の簡単な説明】
【図1】本発明に係るセンスアンプ式D型フリップフロップの第1の実施形態を示す回路図である。
【図2】図1のD型フリップフロップの動作を説明するためのタイミングチャートである。
【図3】本発明に係るセンスアンプ式D型フリップフロップの第2の実施形態を示す回路図である。
【図4】本発明に係るセンスアンプ式D型フリップフロップの第3の実施形態を示す回路図である。
【図5】本発明に係るセンスアンプ式D型フリップフロップの第4の実施形態を示す回路図である。
【図6】本発明に係るセンスアンプ式D型フリップフロップの第5の実施形態を示す回路図である。
【図7】本発明に係るセンスアンプ式D型フリップフロップの第6の実施形態を示す回路図である。
【図8】本発明に係るセンスアンプ式D型フリップフロップの第7の実施形態を示す回路図である。
【図9】図8のD型フリップフロップの動作を説明するためのタイミングチャートである。
【図10】本発明に係るセンスアンプ式D型フリップフロップの第8の実施形態を示す回路図である。
【図11】本発明に係るセンスアンプ式D型フリップフロップの第9の実施形態を示す回路図である。
【図12】本発明に係るセンスアンプ式D型フリップフロップの第10の実施形態を示す回路図である。
【図13】本発明に係るセンスアンプ式D型フリップフロップの第11の実施形態を示す回路図である。
【図14】図13のD型フリップフロップの動作を説明するためのタイミングチャートである。
【図15】本発明に係るセンスアンプ式D型フリップフロップの第12の実施形態を示す回路図である。
【図16】本発明に係るセンスアンプ式D型フリップフロップの第13の実施形態を示す回路図である。
【図17】図16のD型フリップフロップの動作を説明するためのタイミングチャートである。
【図18】本発明に係るセンスアンプ式D型フリップフロップの第14の実施形態を示す回路図である。
【図19】本発明に係るセンスアンプ式D型フリップフロップの第15の実施形態を示す回路図である。
【図20】図19のD型フリップフロップの動作を説明するためのタイミングチャートである。
【図21】本発明に係るセンスアンプ式D型フリップフロップの第16の実施形態を示す回路図である。
【図22】図21のD型フリップフロップの動作を説明するためのタイミングチャートである。
【図23】本発明に係るセンスアンプ式D型フリップフロップの第17の実施形態を示す回路図である。
【図24】本発明に係るセンスアンプ式D型フリップフロップの第18の実施形態を示す回路図である。
【図25】本発明に係るセンスアンプ式D型フリップフロップの第19の実施形態を示す回路図である。
【図26】本発明に係るセンスアンプ式D型フリップフロップの第20の実施形態を示す回路図である。
【図27】本発明に係るセンスアンプ式D型フリップフロップの第21の実施形態を示す回路図である。
【図28】本発明に係るセンスアンプ式D型フリップフロップの第22の実施形態を示す回路図である。
【図29】本発明に係るセンスアンプ式D型フリップフロップの第23の実施形態を示す回路図である。
【図30】本発明に係るセンスアンプ式D型フリップフロップの第24の実施形態を示す回路図である。
【図31】本発明に係るセンスアンプ式D型フリップフロップの第25の実施形態を示す回路図である。
【図32】本発明に係るセンスアンプ式D型フリップフロップの第26の実施形態を示す回路図である。
【図33】本発明に係るセンスアンプ式D型フリップフロップの第27の実施形態を示す回路図である。
【図34】本発明に係るセンスアンプ式D型フリップフロップの第28の実施形態を示す回路図である。
【図35】本発明に係るセンスアンプ式D型フリップフロップの第29の実施形態を示す回路図である。
【図36】本発明に係るセンスアンプ式D型フリップフロップの第30の実施形態を示す回路図である。
【図37】本発明に係るセンスアンプ式D型フリップフロップの第31の実施形態を示す回路図である。
【図38】本発明に係るセンスアンプ式D型フリップフロップの第32の実施形態を示す回路図である。
【図39】本発明に係るセンスアンプ式D型フリップフロップの第33の実施形態を示す回路図である。
【図40】本発明に係るセンスアンプ式D型フリップフロップの第34の実施形態を示す回路図である。
【図41】本発明に係るセンスアンプ式D型フリップフロップの第35の実施形態を示す回路図である。
【図42】本発明に係るセンスアンプ式D型フリップフロップの第36の実施形態を示す回路図である。
【図43】本発明に係るセンスアンプ式D型フリップフロップの第37の実施形態を示す回路図である。
【図44】本発明に係るセンスアンプ式D型フリップフロップの第38の実施形態を示す回路図である。
【図45】従来のセンスアンプ式D型フリップフロップの第1の構成例を示す回路図である。
【図46】図45のD型フリップフロップの動作を説明するためのタイミングチャートである。
【図47】従来のセンスアンプ式D型フリップフロップの第2の構成例を示す回路図である。
【符号の説明】
10,10−1〜10−34,20,20−1,20−2…センスアンプ式D型フリップフロップ、11,11−1,11−2,11−4,11−6,11−8,11−10,11−12,21…第1段ラッチ、12,12−1,12−3,12−5,12−7,12−9,12−11,12−13,12−15,12−16,12−18〜12−34、22,22−1,22−2…第2段ラッチ、PT111〜PT114,PT121、PT211〜PT214,PT221…PMOSトランジスタ、NT111〜NT119、NT211〜NT216、NT121…NMOSトランジスタ、NA121〜NA124…NANDゲート。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a flip-flop, and more particularly to an improvement of a flip-flop using a sense amplifier.
[0002]
[Prior art]
Recent LSIs require high-speed operation at the GHz level, low-power operation, or both. In these LSIs, flip-flop circuits are widely used not only for scan mode but also for pipeline control for high-speed operation.
The flip-flop is one of the important factors that determine the operating frequency and power consumption of the LSI.
[0003]
However, in the high-speed operation, the time consumed by the flip-flop circuit, specifically, the ratio of the set-up time and the valid delay to one clock cycle is very large, which is a large factor in increasing the speed. It is an obstacle. In the low power consumption operation, the flip-flop circuit operates with a clock signal (synchronous signal) such as a system clock, and the power consumption of the clock signal system is very large relative to the power consumption of the entire LSI. It is an obstacle to consumption.
[0004]
Therefore, various techniques for increasing the speed of the flip-flop and reducing the power consumption have been proposed until now.
As a high-speed operation flip-flop, a D-type flip-flop recently announced is “Sense Amplifier-Based Flip-flop” (for example, Non-Patent Document 1).
Hereinafter, this D-type flip-flop is referred to as a “sense amplifier type D-type flip-flop (SAFF)”.
[0005]
In this sense amplifier type D flip-flop, a differential sense amplifier applying an inverter loop is mounted on a first stage latch (master side latch), and an RS latch is mounted on a second stage latch (slave side latch). By combining these, a D-type flip-flop is realized.
[0006]
FIG. 45 is a circuit diagram showing a configuration example of a conventional sense amplifier type D flip-flop.
As shown in FIG. 45, the sense amplifier type D flip-
[0007]
The
[0008]
The sources of the PMOS transistors PT21 to PT24 have the power supply voltage VDDConnected to the supply line.
The drains of the PMOS transistors PT21 and PT22 are connected to the drain of the NMOS transistor NT21, and the connection point forms an output node H1. The output node H1 is connected to the gate of the PMOS transistor PT23 and the gate of the NMOS transistor NT22.
The drains of the PMOS transistors PT23 and PT24 are connected to the drain of the NMOS transistor NT22, and the connection point constitutes an output node H2. The output node H2 is connected to the gate of the PMOS transistor PT22 and the gate of the NMOS transistor NT21.
The gates of the PMOS transistors PT21 and PT24 are connected to an input line of a clock signal (synchronization signal) CK.
[0009]
The source of the NMOS transistor NT21 is connected to the drain of the NMOS transistor NT23, and the connection point forms the intermediate node F1. The source of the NMOS transistor NT22 is connected to the drain of the NMOS transistor NT24, and the connection point forms an intermediate node F2.
The sources of the NMOS transistor NT23 and the NMOS transistor NT24 are connected to each other, and the connection point forms an intermediate node G1. This intermediate node G1 is connected to the drain of the NMOS transistor NT25, and the source of the NMOS transistor NT25 is connected to the ground potential GND.
The source and the drain of the NMOS transistor NT26 are connected to the nodes F1 and F2, respectively.
The gate of the NMOS transistor NT23 is connected to the supply line of the data input signal D, and the gate of the NMOS transistor NT24 is connected to the supply line of the inverted signal Db of the data input signal D. The gate of the NMOS transistor NT25 is connected to the supply line of the clock signal CK, and the gate of the NMOS transistor NT26 is connected to the power supply voltage V.DDConnected to the supply line.
[0010]
The second-
The first input terminal of the NAND gate NA31 is connected to the output node H1 of the first-
The first input terminal of the NAND gate NA32 is connected to the node H2 of the
Then, the second-
[0011]
Next, the operation of the conventional sense amplifier type D flip-
[0012]
The flip-
[0013]
During a period when the clock signal CK is at a low level (
[0014]
During the period when the clock signal CK is at the low level, the PMOS transistors PT21 and PT24 behave equivalently as resistors, and through these, the nodes H1 and H2 are connected as shown in FIGS. It is precharged to a
Then, the PMOS transistors PT22 and PT23 are cut off. Since the gate terminals and the drain terminals of the NMOS transistors NT21 and NT22 have the same potential, they behave equivalently as diodes.
Therefore, when the power supply voltage is VDD[V] Assuming that the threshold value of the NMOS transistor is Vtn, the potentials of the nodes F1 and F2 at this time become (Vtn) as shown in FIGS. 46 (D) and (F).DD−Vtn) [V]. That is, charges flow from the output nodes H1 and H2 to the intermediate nodes F1 and F2.
[0015]
As described above, when the clock signal CK is at the low level, the output nodes H1 and H2 of the
[0016]
When the clock signal CK goes high, the PMOS transistors PT21 and PT24 are cut off, the NMOS transistor NT25 is turned on, and the sense amplifier operates.
Depending on the state of the data input signal D and its inverted signal Dd, one of the NMOS transistors NT23 and NT24 is cut off.
Therefore, a difference occurs between the conduction resistances of the intermediate nodes F1 and F2 with respect to the ground.
[0017]
For example, assuming that the NMOS transistor NT24 is cut off, the conduction resistance of the intermediate node F1 with respect to the ground is the sum of the resistance values of the NMOS transistor NT23 and the NMOS transistor NT25. Is the sum of the resistance values of the NMOS transistors NT26, NT23, and NT25.
Such a difference in the conduction resistance appears in the discharge speed of the charges on the output nodes H1 and H2. In the above example, since the conduction resistance of the node F1 with respect to the ground is smaller, the charge of the node H1 is discharged more quickly. At this time, the charge on the node H2 is also discharged.
However, when the potential of the output node H1 falls, the PMOS transistor PT23 turns on and the NMOS transistor NT22 cuts off, and the potential of the falling node H2 rises to obtain a
[0018]
In this way, a steady state is established in the inverter loop composed of the PMOS transistors PT22 and PT23 and the NMOS transistors NT21 and NT22.
Thereafter, even if the data input signal D and its inverted signal Dd change and the transistor to be cut off changes from the NMOS transistor NT24 to the NMOS transistor NT23, this steady state is not broken.
This is because one of the NMOS transistors NT23 and NT24 is always on, and both of the intermediate nodes F1 and F2 always have a path to ground through the NMOS transistor NT26. This is because it is connected to the ground.
[0019]
Thus, as shown in FIGS. 46 (A), (C), and (E), one of the output nodes H and H2 of the first-
In response, the RS latch of the
[0020]
[Non-patent document 1]
J. See Montanaro, et al. , "A 160MHz 32b 0.5W CMOS Rlsc Microprocessor," ISSCC Digest of Technical Papers, pp. 146-64. 214-215, Feb. , 1996.
[0021]
[Problems to be solved by the invention]
However, the above-described sense-amplifier D-type flip-
When all circuit methods are considered, the above-described sense amplifier type D flip-
[0022]
First, if only one of the data input signal D and its inverted signal Db is input, the sense amplifier D-type flip-
[0023]
Next, in FIG. 45, the outputs Q and Qb are connected to the inputs of the NAND gates NA31 and NA32, however, when the output signal wiring is affected by crosstalk or the like, the value changes and is held as it is. There is a risk of being done.
In order to solve this problem, as shown in FIG. 47, it is conceivable to provide inverters INV31 and INV32 on the output side of NAND gates NA31 and NA32. However, simply providing an inverter increases the valid delay.
[0024]
Finally, charging and discharging of electric charges at each node of the first-
For example, when the data input signal D is at a high level, the charges at the nodes H1, F1, F2, and G1 are discharged, and when the inverted signal Fb is at a high level, the nodes at H2, F1, F2, and G1 are discharged. The charge is discharged.
The charge time of the charge determines the setup time, the discharge time determines the valid delay, and is one of the factors that increase the power consumption due to the clock signal.
For the above reasons, the sense amplifier type D-type flip-
[0025]
The present invention has been made in view of such circumstances, and an object of the present invention is to provide a flip-flop capable of realizing high-speed operation and reducing power consumption without depending on a circuit design technique.
[0026]
[Means for Solving the Problems]
In order to achieve the above object, a first aspect of the present invention is a flip-flop including a first-stage latch and a second-stage latch for latching latch data of the first-stage latch, wherein the first-stage latch includes a first-stage latch. The latch includes a first output node, a second output node, and a first and a second signal sequentially formed on the first signal path between the first output node and the reference potential toward the reference potential. An intermediate node; third and fourth intermediate nodes sequentially formed on the second signal path between the second output node and the reference potential toward the reference potential; A pre-setting means for setting the first output node and the second output node to a second potential level at the time of, and conducting when the second output node is at the first potential level, and One output node is connected to a second potential source A first switching unit that is kept in a non-conductive state at a second potential level; and a second switching unit that conducts when the first output node is at a first potential level and connects the second output node to a second one. A second switching means connected to the potential source and held in a non-conductive state when the signal is at a second potential level; and a second switching means held in a non-conductive state when the synchronization signal is at the first potential level. Third and fourth switching means which conduct when the potential level is attained, and fifth switching means which are kept non-conductive when the data input signal is at the first potential level and conduct when the data input signal is at the second potential level Means, a non-conductive state when the inverted signal of the data input signal is at the first potential level, and a sixth switching means which is conductive when the inverted signal is at the second potential level; and wherein the first output node is Of the first potential level A seventh switching means which is kept in a non-conductive state when the second output node is at a second potential level and is kept in a non-conductive state when the second output node is at a first potential level; And a seventh switching means that conducts when the potential level is equal to the third signal level, wherein the third, fifth, and seventh switching means are connected in series to the first signal path, and are connected to at least the third signal path. Switching means is connected between the first output node and the first intermediate node or between the first intermediate node and the second intermediate node, and is connected to the fourth, sixth, And eighth switching means are connected in series to the second signal path, and at least the fourth switching means is connected between the second output node and the third intermediate node or the third switching means. Intermediate node and the above 4 intermediate nodes.
[0027]
In the present invention, the third switching means is connected between the first output node and the first intermediate node, and the fifth switching means is connected to the first intermediate node and the second intermediate node. The seventh switching means is connected between the second intermediate node and the reference potential, and the fourth switching means is connected between the second output node and the third intermediate node. The sixth switching means is connected between the third intermediate node and the fourth intermediate node, and the eighth switching means is connected between the fourth intermediate node and the reference node. And the first stage latch is further connected when the second output node is at a second potential level to connect the first intermediate node to the reference potential. At the potential level of 1. A ninth switching means which is kept in a conductive state, and which conducts when the first output node is at a second potential level to connect the third intermediate node to the reference potential; And a tenth switching unit that is kept in a non-conducting state at the time of (i).
[0028]
In the present invention, the third switching means is connected between the first output node and the first intermediate node, and the seventh switching means is connected to the first intermediate node and the second intermediate node. The fifth switching means is connected between the second intermediate node and the reference potential, and the fourth switching means is connected between the second output node and the third output node. , The eighth switching means is connected between the third intermediate node and the fourth intermediate node, and the sixth switching means is connected to the fourth intermediate node. Connected to the reference potential, the first-stage latch further conducts when the second output node is at a second potential level, and connects the second intermediate node to the reference potential. At the first potential level Ninth switching means, which is kept in a non-conducting state when the first output node is at a second potential level and is connected to connect the fourth intermediate node to the reference potential. And a tenth switching means which is kept in a non-conductive state at the potential level of
[0029]
In the present invention, the third switching means is connected between the first output node and the first intermediate node, and the seventh switching means is connected to the first intermediate node and the second intermediate node. The fifth switching means is connected between the second intermediate node and the reference potential, and the fourth switching means is connected between the second output node and the third output node. , The eighth switching means is connected between the third intermediate node and the fourth intermediate node, and the sixth switching means is connected to the fourth intermediate node. Connected to the reference potential, the first-stage latch further conducts when the second output node is at a second potential level and connects the first intermediate node to the reference potential. At the first potential level Ninth switching means, which is kept in a non-conducting state when the first output node is at a second potential level, and conducts to connect the third intermediate node to the reference potential. And a tenth switching means which is kept in a non-conductive state at the potential level of
[0030]
In the present invention, the third switching means is connected between the first output node and the first intermediate node, and the seventh switching means is connected to the first intermediate node and the second intermediate node. The fifth switching means is connected between the second intermediate node and the reference potential, and the fourth switching means is connected between the second output node and the third output node. , The eighth switching means is connected between the third intermediate node and the fourth intermediate node, and the sixth switching means is connected to the fourth intermediate node. Connected to the reference potential, the first-stage latch further conducts when the second output node is at a second potential level, and the second intermediate node and the fourth intermediate node And the first A ninth switching means which is kept in a non-conducting state when the signal is at a level, and which conducts when the first output node is at a second potential level, and is connected to the second intermediate node and the fourth intermediate node. And a tenth switching means that is kept in a non-conductive state at the first potential level.
[0031]
In the present invention, the third switching means is connected between the first output node and the first intermediate node, and the seventh switching means is connected to the first intermediate node and the second intermediate node. The fifth switching means is connected between the second intermediate node and the reference potential, and the fourth switching means is connected between the second output node and the third output node. , The eighth switching means is connected between the third intermediate node and the fourth intermediate node, and the sixth switching means is connected to the fourth intermediate node. The first-stage latch is connected between the reference potential and the first-stage latch, and further includes a connection unit that includes a resistance component and connects the second intermediate node and the fourth intermediate node.
[0032]
In the present invention, the fifth switching means is connected between the first output node and the first intermediate node, and the third switching means is connected to the first intermediate node and the second intermediate node. The seventh switching means is connected between the second intermediate node and the reference potential, and the sixth switching means is connected between the second output node and the third output node. , The fourth switching means is connected between the third intermediate node and the fourth intermediate node, and the eighth switching means is connected to the fourth intermediate node. Connected to the reference potential, the first-stage latch further conducts when the second output node is at a second potential level, and is connected to the first output node and the first intermediate node. And the first Ninth switching means which is kept in a non-conducting state when the signal is at a level, and which conducts when the first output node is at a second potential level and which is connected to the second output node and the third intermediate node. And a tenth switching means that is kept in a non-conductive state at the first potential level.
[0033]
In the present invention, the fifth switching means is connected between the first output node and the first intermediate node, and the third switching means is connected to the first intermediate node and the second intermediate node. The seventh switching means is connected between the second intermediate node and the reference potential, and the sixth switching means is connected between the second output node and the third output node. , The fourth switching means is connected between the third intermediate node and the fourth intermediate node, and the eighth switching means is connected to the fourth intermediate node. The first-stage latch is connected between the reference potential and the first-stage latch, and further includes a connection unit that includes a resistance component and connects the second intermediate node and the fourth intermediate node.
[0034]
Preferably, the second-stage latch includes a circuit that outputs a data signal to be latched by the first-stage latch in parallel with a latch process.
[0035]
Preferably, when the output signal level of the first-stage latch changes and a signal opposite to the second-stage latch is held, the second-stage latch simultaneously changes the output signal of the first-stage latch. And a circuit for invalidating the reciprocal signal held in the second-stage latch and transmitting it to the final output signal.
[0036]
A second aspect of the present invention is a flip-flop including a first-stage latch and a second-stage latch for latching latch data of the first-stage latch, wherein the first-stage latch includes a first output. A node, a second output node, a first intermediate node, a second intermediate node, a third intermediate node, and the first output node and the first output node when the synchronization signal is at the first potential level. Pre-setting means for setting a second output node to a second potential level; and conducting when the second output node is at the first potential level to make the first output node a second potential source. A first switching means connected to the second output node, the first switching means being kept in a non-conductive state when the second output node is at the second potential level; Connected to a second potential source and disconnected at the second potential level A second switching means, which is held in a state, is connected between the first output node and the first intermediate node, and is in a non-conductive state when the second output node is at a first potential level , And connected between the second output node and the second intermediate node, wherein the first output node is connected to the first output node. Is connected between the first intermediate node and the third intermediate node, the fourth switching means being kept in a non-conductive state when the potential level is at the second potential level and conducting at the second potential level; Fifth switching means, which is kept non-conductive when the data input signal is at the first potential level and is conductive when it is at the second potential level, comprises the second intermediate node and the third intermediate node. Connected between the data input The sixth switching means, which is kept non-conductive when the inverted signal of the signal is at the first potential level and is conductive when it is at the second potential level, between the third intermediate node and the reference potential; A seventh switching unit connected to the first intermediate node, the seventh switching unit being connected when the synchronization signal is at a first potential level and kept non-conductive and conducting when the synchronization signal is at a second potential level; And a connection means for connecting the second intermediate node. The second-stage latch includes a circuit that outputs a data signal to be latched by the first-stage latch in parallel with a latch process.
[0037]
Preferably, when the output signal level of the first-stage latch changes and a signal opposite to the second-stage latch is held, the second-stage latch simultaneously changes the output signal of the first-stage latch. And a circuit for invalidating the reciprocal signal held in the second-stage latch and transmitting it to the final output signal.
[0038]
According to the present invention, for example, while the synchronization signal is at the first potential level, the third and fourth switching means are turned off.
Then, while the synchronization signal is at the first potential level, the first and second output nodes are precharged to the second potential level of
At this time, since the third and fourth switching means are in a non-conductive state, no charge is charged in the first intermediate and the third intermediate.
On the other hand, the switching elements other than the first and second switching elements are the switching elements. The first output node and the second output node become conductive when precharged to a high level.
As a result, irrespective of the state of the data input signal D and the inversion signal Db, the first and second intermediate nodes are discharged through the corresponding switching elements to have the first potential level.
Therefore, while the synchronization signal is at the first potential level, the charge is performed only on the first output node and the second output node.
Next, when the synchronizing signal goes high, the precharging by the pre-setting means is stopped, and the third and fourth switching means are turned on.
Here, for example, when the data input signal D is supplied to the fifth switching element at the second potential level and the inverted signal Db is supplied to the sixth switching element at the first potential level, the fifth switching element becomes Conduct. At this time, the sixth switching element remains off.
As a result, the first signal path is electrically connected from the first output node to the ground potential GND. Therefore, the charge charged in the first output node is discharged through each switching element. As a result, the first output node goes to the first potential level, and data of a predetermined level is output from the second stage latch.
[0039]
BEST MODE FOR CARRYING OUT THE INVENTION
First embodiment
FIG. 1 is a circuit diagram showing a first embodiment of a sense amplifier type D flip-flop according to the present invention.
[0040]
As shown in FIG. 1, the sense amplifier type D flip-
In the following description, the first potential is a ground potential (0 V) level, and the second potential is a power supply voltage VDDLevel.
[0041]
The first-
[0042]
Among these components, the PMOS transistor PT112 forms a first switching element, the PMOS transistor PT113 forms a second switching element, the NMOS transistor NT111 forms a third switching element, and the NMOS transistor NT115 forms The fourth switching element is formed, the fifth switching element is formed by the NMOS transistor NT112, the sixth switching element is formed by the NMOS transistor NT116, the seventh switching element is formed by the NMOS transistor NT113, and the NMOS transistor An eighth switching element is constituted by NT117, a ninth switching element is constituted by NMOS transistor NT114, and an NMOS transistor Tenth switching element is constituted by register NT118.
The pre-setting means is constituted by the PMOS transistors PT111 and PT114.
[0043]
The sources of the PMOS transistors PT111 to PT114 are at the power supply voltage VDD(Second potential source).
The drains of the PMOS transistors PT111 and PT112 are connected to the drain of the NMOS transistor NT111, and the connection point constitutes a first output node H111. The first output node H111 is connected to the gate of the PMOS transistor PT113 and the gates of the NMOS transistors NT117 and NT118.
The drains of the PMOS transistors PT113 and PT114 are connected to the drain of the NMOS transistor NT115, and the connection point constitutes a second output node H112. The second output node H112 is connected to the gate of the PMOS transistor PT112 and the gates of the NMOS transistors NT113 and NT114.
The gates of the PMOS transistors PT111 and PT114 and the gates of the NMOS transistors NT111 and NT115 are connected to the first potential level (ground level) and the second potential level (power supply voltage VDDLevel) is connected to an input line of a clock signal (synchronization signal) CK which takes a level.
[0044]
The source of the NMOS transistor NT111 is connected to the drain of the NMOS transistor NT112, and the connection point forms a first intermediate node F111. The source of the NMOS transistor NT112 is connected to the drain of the NMOS transistor NT113, and the connection point forms a second intermediate node G111. The source of the NMOS transistor NT113 is connected to the ground potential (reference potential) GND. The drain of the NMOS transistor NT114 is connected to the first intermediate node F111, and the source is grounded to the ground potential GND.
A first signal path SP111 is formed by the NMOS transistor NT111 reaching the ground potential from the first output node H111, the first intermediate node F111, the NMOS transistor NT112, the second intermediate node G111, and the NMOS transistor NT113. .
The gate of the NMOS transistor NT112 is connected to the supply line of the data input signal D.
[0045]
The source of the NMOS transistor NT115 is connected to the drain of the NMOS transistor NT116, and the connection point forms a third intermediate node F112. The source of the NMOS transistor NT116 is connected to the drain of the NMOS transistor NT117, and the connection point forms a fourth intermediate node G112. The source of the NMOS transistor NT117 is connected to the ground potential GND. The drain of the NMOS transistor NT118 is connected to the third intermediate node F112, and the source is grounded to the ground potential GND.
A second signal path SP112 is formed by the NMOS transistor NT115, the third intermediate node F112, the NMOS transistor NT116, the fourth intermediate node G112, and the NMOS transistor NT117 that reach the ground potential from the second output node H112. .
The gate of the NMOS transistor NT116 is connected to the supply line of the inverted signal Db of the data input signal D.
[0046]
The second-
The first input terminal of the NAND gate NA121 is connected to the first output node H111 of the first-
The first input terminal of the NAND gate NA122 is connected to the second output node H112 of the
Then, the second-
[0047]
Next, the operation of the sense amplifier type D flip-
[0048]
The flip-
. The value is held for one cycle of the clock signal CK.
[0049]
While the clock signal CK is at the low level, the PMOS transistors PT111 and PT114 are turned on, and the NMOS transistors NT111 and NT115 are cut off.
[0050]
During the period when the clock signal CK is at the low level, the PMOS transistors PT111 and PT114 behave equivalently as resistors, and through these, the first output node H111 and the second output node H112 are connected as shown in FIGS. , (F), it is precharged to a
Then, the PMOS transistors PT112 and PT113 are cut off.
At this time, since the NMOS transistors NT111 and NT115 are cut off, the first intermediate node F111 and the third intermediate node F112 are not charged.
On the other hand, the NMOS transistors NT113, NT114, NT117, and NT118 are turned on when the first output node H111 and the second output node H112 are precharged to a high level.
As a result, regardless of the states of the data input signal D and the inverted signal Db, the first intermediate node F111 passes through the NMOS transistor NT114, the second intermediate node G111 passes through the NMOS transistor NT113, and the third intermediate node F112 passes through the NMOS transistor NT112. The electric charge of the fourth intermediate node G112 is discharged through the NMOS transistor NT117 through NT118 and becomes low level.
Therefore, during the period when the clock signal CK is at the low level, the charge is performed only on the first output node H111 and the second output node H112.
[0051]
Next, when the clock signal CK goes high, the PMOS transistors PT111 and PT114 are turned off, and the NMOS transistors NT111 and NT115 are turned on.
Therefore, when the power supply voltage is VDD[V], assuming that the threshold value of the NMOS transistor is Vtn, the potentials of the first intermediate node F111 and the second intermediate node F112 at this time are as shown in FIGS. 2 (D) and 2 (G). (VDD−Vtn) [V].
Here, when the data input signal D is supplied to the gate of the NMOS transistor NT112 at a high level and the inverted signal Db is supplied to the gate of the NMOS transistor NT116 at a low level, the NMOS transistor NT112 is turned on and the NMOS transistor NT116 is turned off. Become. At this time, the NMOS transistor NT113 remains on.
As a result, the first signal path SP111 is electrically connected from the first output node H111 to the ground potential GND. Therefore, the electric charge charged in the first output node H111 is discharged through the NMOS transistors NT111 to NT113 and NT114. As a result, the first output node H111 becomes low level, and high-level data Q is output from the NAND gate NA121 of the
[0052]
On the other hand, the electric charge of the second output node H112 is discharged for a very short time when the first output node H111 changes from the high level to the low level as shown in FIG.
However, the decrease in the potential of the first output node H111 turns on the PMOS transistor PT113 and cuts off the NMOS transistor NT118, so that the potential of the second output node H112, which has fallen, rises, and
[0053]
When the data input signal D is at a low level and the inverted signal Db is at a high level, an operation reverse to the above-described operation is performed.
[0054]
That is, when the data input signal D is supplied to the gate of the NMOS transistor NT112 at a low level and the inverted signal Db is supplied to the gate of the NMOS transistor NT116 at a high level, the NMOS transistor NT112 is turned off and the NMOS transistor NT116 is turned on. . At this time, the NMOS transistor NT117 remains on.
As a result, the second signal path SP112 is electrically connected from the second output node H112 to the ground potential GND. Therefore, the electric charge charged in the second output node H112 is discharged through the NMOS transistors NT115 to NT117 and NT118. As a result, the first output node H112 becomes low level, and the high-level data Qb is output from the NAND gate NA122 of the
[0055]
On the other hand, the electric charge of the first output node H111 is discharged for a very short time when the second output node H112 changes from the high level to the low level.
However, when the potential of the second output node H112 falls, the PMOS transistor PT112 turns on and the NMOS transistor NT114 cuts off, and the potential of the first output node H111 which has fallen rises again, and the
[0056]
As described above, when the first output node H111 and the second output node H112 are recharged, the NMOS transistor NT112 connected between the first output node H111 and the first intermediate node F111, and the first Is cut off by the NMOS transistor NT116 connected between the output node H112 and the third intermediate node F112, the charge is performed only on the first output node H111 and the second output node H112. .
As described above, the amount of charge to be charged is smaller than that of the conventional circuit, and the number of transistors that contribute to discharging is larger than that of the conventional circuit.
[0057]
That is, according to the first embodiment, the amount of charge charged by the first-
As a result, there is an advantage that high-speed operation can be realized without depending on a circuit design technique, and power consumption can be reduced.
[0058]
Second embodiment
FIG. 3 is a circuit diagram showing a second embodiment of the sense amplifier type D flip-flop according to the present invention.
[0059]
The second embodiment differs from the above-described first embodiment in that inverters INV121-1 and INV122-1 are arranged on the output side of the NAND gates NA121 and NA122 of the second-stage latch 12-1. .
[0060]
Other configurations are the same as those of the above-described first embodiment.
[0061]
According to the second embodiment, the influence of crosstalk and the like can be suppressed.
Further, the setup time can be shortened by the first-
[0062]
Third embodiment
FIG. 4 is a circuit diagram showing a third embodiment of the sense amplifier type D flip-flop according to the present invention.
[0063]
The third embodiment is different from the above-described first embodiment in that, in the first-stage latch 11-2, the NMOS transistor NT112 as the fifth switching element in the first signal path SP111 and the seventh switching are used. The connection position of the NMOS transistor NT113 as an element, the connection position of the drain of the NMOS transistor NT114 as a ninth switching element, and the connection positions of the NMOS transistor NT116 and the eighth switching element in the second signal path SP112. The point is that the connection position of the NMOS transistor NT117 as the switching element and the connection position of the drain of the NMOS transistor NT118 as the tenth switching element are changed.
[0064]
Specifically, in the first signal path SP111, the drain of the NMOS transistor NT112 is connected to the second intermediate node G111, the source is connected to the ground potential GND, and the drain of the NMOS transistor NT113 is connected to the first intermediate node F111. , And the source is connected to the second intermediate node G111. Further, the drain of the NMOS transistor NT114 is connected to the second intermediate node G111 instead of the first intermediate node F111.
Similarly, in the second signal path SP112, the drain of the NMOS transistor NT116 is connected to the fourth intermediate node G112, the source is connected to the ground potential GND, and the drain of the NMOS transistor NT117 is connected to the third intermediate node F112. Then, the source is connected to the fourth intermediate node G112. Further, the drain of the NMOS transistor NT118 is connected to the fourth intermediate node G112 instead of the third intermediate node F112.
[0065]
Next, the operation of the sense amplifier type D flip-flop 10-2 of FIG. 4 will be described. In this case, the timing chart is basically the same as that of FIG.
[0066]
While the clock signal CK is at the low level, the PMOS transistors PT111 and PT114 are turned on, and the NMOS transistors NT111 and NT115 are cut off.
[0067]
During the period when the clock signal CK is at the low level, the PMOS transistors PT111 and PT114 behave equivalently as resistors, and through these, the first output node H111 and the second output node H112 connect to the
Then, the PMOS transistors PT112 and PT113 are cut off.
At this time, since the NMOS transistors NT111 and NT115 are cut off, the first intermediate node F111 and the third intermediate node F112 are not charged.
On the other hand, the NMOS transistors NT113, NT114, NT117, and NT118 are turned on when the first output node H111 and the second output node H112 are precharged to a high level.
As a result, regardless of the states of the data input signal D and the inverted signal Db, the first intermediate node F111 and the second intermediate node G111 are connected to the third intermediate node F112 and the fourth intermediate node through the NMOS transistors NT113 and NT114. G112 is discharged to a low level through the NMOS transistors NT117 and NT118.
Therefore, during the period when the clock signal CK is at the low level, the charge is performed only on the first output node H111 and the second output node H112.
[0068]
Next, when the clock signal CK goes high, the PMOS transistors PT111 and PT114 are turned off, and the NMOS transistors NT111 and NT115 are turned on.
Here, when the data input signal D is supplied to the gate of the NMOS transistor NT112 at a high level and the inverted signal Db is supplied to the gate of the NMOS transistor NT116 at a low level, the NMOS transistor NT112 is turned on and the NMOS transistor NT116 is turned off. Become. At this time, the NMOS transistor NT113 remains on.
As a result, the first output node H111 is electrically connected to the ground potential GND. Therefore, the electric charge charged in the first output node H111 is discharged through the NMOS transistors NT111, NT113 and NT114. As a result, the first output node H111 becomes low level, and the high-level data Q is output from the NAND gate NA121 of the
[0069]
On the other hand, the electric charge of the second output node H112 is discharged for a very short time when the first output node H111 changes from the high level to the low level.
However, the decrease in the potential of the first output node H111 turns on the PMOS transistor PT113, cuts off the NMOS transistors NT117 and NT118, increases the potential of the falling second output node H112, and completes the logic again. 1 is obtained and the high level is maintained.
[0070]
When the data input signal D is at a low level and the inverted signal Db is at a high level, an operation reverse to the above-described operation is performed. Here, the detailed description is omitted.
[0071]
According to the third embodiment, the same effects as those of the above-described first embodiment can be obtained.
[0072]
Fourth embodiment
FIG. 5 is a circuit diagram showing a fourth embodiment of the sense amplifier type D flip-flop according to the present invention.
[0073]
The fourth embodiment is different from the third embodiment in that inverters INV121-3 and INV122-3 are arranged on the output side of the NAND gates NA121 and NA122 of the second-stage latch 12-3. .
[0074]
Other configurations are the same as those of the third embodiment.
[0075]
According to the fourth embodiment, the influence of crosstalk and the like can be suppressed.
Further, the setup time can be shortened by the first-stage latch 11-2 in the preceding stage, and the output signal of the first-stage latch 11-2 can be determined in a short time, thereby reducing the valid delay. Therefore, even if the valid delay becomes longer by inserting an inverter, the overall advantage is that high-speed operation can be realized and power consumption can be reduced without depending on the circuit design method. is there.
[0076]
Fifth embodiment
FIG. 6 is a circuit diagram showing a fifth embodiment of the sense amplifier type D flip-flop according to the present invention.
[0077]
The fifth embodiment is different from the above-described first embodiment in that, in the first-stage latch 11-4, the NMOS transistor NT112 as the fifth switching element in the first signal path SP111 and the seventh switching are used. The point is that the connection position of the NMOS transistor NT113 as the element and the connection position of the NMOS transistor NT116 as the sixth switching element and the connection position of the NMOS transistor NT117 as the eighth switching element in the second signal path SP112 are changed.
[0078]
Specifically, in the first signal path SP111, the drain of the NMOS transistor NT112 is connected to the second intermediate node G111, the source is connected to the ground potential GND, and the drain of the NMOS transistor NT113 is connected to the first intermediate node F111. And the source is connected to the second intermediate node G111.
Similarly, in the second signal path SP112, the drain of the NMOS transistor NT116 is connected to the fourth intermediate node G112, the source is connected to the ground potential GND, and the drain of the NMOS transistor NT117 is connected to the third intermediate node F112. Then, the source is connected to the fourth intermediate node G112.
[0079]
Next, the operation of the sense amplifier type D flip-flop 10-4 of FIG. 6 will be described. In this case, the timing chart is basically the same as that of FIG.
[0080]
During the period when the clock signal CK is at the low level, the PMOS transistors PT111 and PT114 are turned on, and the NMOS transistors NT111 and NT115 are cut off.
[0081]
During the period when the clock signal CK is at the low level, the PMOS transistors PT111 and PT114 behave equivalently as resistors, and through these, the first output node H111 and the second output node H112 connect to the
Then, the PMOS transistors PT112 and PT113 are cut off.
At this time, since the NMOS transistors NT111 and NT115 are cut off, the first intermediate node F111 and the third intermediate node F112 are not charged.
On the other hand, the NMOS transistors NT113, NT114, NT117, and NT118 are turned on when the first output node H111 and the second output node H112 are precharged to a high level.
As a result, regardless of the states of the data input signal D and the inverted signal Db, the first intermediate node F111 is discharged through the NMOS transistor NT114, and the third intermediate node F112 is discharged through the NMOS transistor NT118 to be discharged to a low level.
Therefore, during the period when the clock signal CK is at the low level, the charge is performed only on the first output node H111 and the second output node H112.
[0082]
Next, when the clock signal CK goes high, the PMOS transistors PT111 and PT114 are turned off, and the NMOS transistors NT111 and NT115 are turned on.
Here, when the data input signal D is supplied to the gate of the NMOS transistor NT112 at a high level and the inverted signal Db is supplied to the gate of the NMOS transistor NT116 at a low level, the NMOS transistor NT112 is turned on and the NMOS transistor NT116 is turned off. Become. At this time, the NMOS transistor NT113 remains on.
As a result, the first signal path SP111 is electrically connected from the first output node H111 to the ground potential GND. Therefore, the electric charge charged in the first output node H111 is discharged through the NMOS transistors NT111 to NT113 and NT114. As a result, the first output node H111 becomes low level, and the high-level data Q is output from the NAND gate NA121 of the
[0083]
On the other hand, the electric charge of the second output node H112 is discharged for a very short time when the first output node H111 changes from the high level to the low level.
However, the decrease in the potential of the first output node H111 turns on the PMOS transistor PT113, cuts off the NMOS transistors NT117 and NT118, increases the potential of the falling second output node H112, and completes the logic again. 1 is obtained and the high level is maintained.
[0084]
When the data input signal D is at a low level and the inverted signal Db is at a high level, an operation reverse to the above-described operation is performed. Here, the detailed description is omitted.
[0085]
According to the fifth embodiment, the same effects as those of the above-described first embodiment can be obtained.
[0086]
Sixth embodiment
FIG. 7 is a circuit diagram showing a sixth embodiment of the sense amplifier type D flip-flop according to the present invention.
[0087]
The sixth embodiment differs from the fifth embodiment in that the inverters INV121-5 and INV122-5 are arranged on the output side of the NAND gates NA121 and NA122 of the second-stage latch 12-5. .
[0088]
Other configurations are the same as those of the above-described fifth embodiment.
[0089]
According to the sixth embodiment, the influence of crosstalk and the like can be suppressed.
Further, the setup time can be shortened by the first-stage latch 11-4 at the preceding stage, and the output signal of the first-stage latch 11-4 can be determined in a short time, thereby reducing the valid delay. Therefore, even if the valid delay becomes longer by inserting an inverter, the overall advantage is that high-speed operation can be realized and power consumption can be reduced without depending on the circuit design method. is there.
[0090]
Seventh embodiment
FIG. 8 is a circuit diagram showing a seventh embodiment of the sense amplifier type D flip-flop according to the present invention.
[0091]
The seventh embodiment is different from the above-described third embodiment in that, in the first-stage latch 11-6, the connection position of the source of the NMOS transistor NT114 as the ninth switching element and the tenth switching That is, the connection position of the source of the NMOS transistor NT118 as an element is changed.
[0092]
Specifically, the source of the NMOS transistor NT114 is connected to the fourth intermediate node G112 instead of being grounded.
Similarly, the source of the NMOS transistor NT118 is connected to the second intermediate node G111 instead of being grounded.
[0093]
Next, the operation of the sense amplifier type D flip-flop 10-6 in FIG. 8 will be described with reference to the timing chart in FIG.
[0094]
While the clock signal CK is at the low level, the PMOS transistors PT111 and PT114 are turned on, and the NMOS transistors NT111 and NT115 are cut off.
[0095]
During the period when the clock signal CK is at the low level, the PMOS transistors PT111 and PT114 behave equivalently as resistors, and through these, the first output node H111 and the second output node H112 are connected as shown in FIGS. , (F), it is precharged to a
Then, the PMOS transistors PT112 and PT113 are cut off.
At this time, since the NMOS transistors NT111 and NT115 are cut off, the first intermediate node F111 and the third intermediate node F112 are not charged.
On the other hand, the NMOS transistors NT113, NT114, NT117, and NT118 are turned on when the first output node H111 and the second output node H112 are precharged to a high level.
Further, since one of the data input signal D and the inverted signal Db is at a high level, either the NMOS transistor NT112 or the NMOS transistor NT116 is in an on state.
As a result, as shown in FIG. 9E, the first intermediate node F111 and the second intermediate node G111 charge through the NMOS transistors NT113 and NT112 or the NMOS transistors NT113, NT114, NT118, and NT116. Is discharged and held at a low level.
Similarly, as shown in FIG. 9H, the third intermediate node F112 and the fourth intermediate node G112 charge through the NMOS transistors NT117 and NT116 or the NMOS transistors NT117, NT114, NT118, and NT112. Is discharged and held at a low level.
Therefore, during the period when the clock signal CK is at the low level, the charge is performed only on the first output node H111 and the second output node H112.
[0096]
Next, when the clock signal CK goes high, the PMOS transistors PT111 and PT114 are turned off, and the NMOS transistors NT111 and NT115 are turned on.
Therefore, when the power supply voltage is VDD[V] Assuming that the threshold value of the NMOS transistor is Vtn, the potentials of the first intermediate node F111 and the second intermediate node F112 at this time are as shown in FIGS. 9D and 9G. (VDD−Vthn) [V].
Here, when the data input signal D is supplied to the gate of the NMOS transistor NT112 at a high level and the inverted signal Db is supplied to the gate of the NMOS transistor NT116 at a low level, the NMOS transistor NT112 is turned on and the NMOS transistor NT116 is turned off. Become. At this time, the NMOS transistor NT113 remains on.
As a result, the first signal path SP111 is electrically connected from the first output node H111 to the ground potential GND. Therefore, the electric charge charged in the first output node H111 is discharged through the NMOS transistors NT111 to NT113. As a result, the first output node H111 becomes low level, and high-level data Q is output from the NAND gate NA121 of the second-
[0097]
On the other hand, the electric charge at the second output node H112 is discharged for a very short time when the first output node H111 changes from a high level to a low level, as shown in FIG.
However, the decrease in the potential of the first output node H111 turns on the PMOS transistor PT113, cuts off the NMOS transistors NT117 and NT118, increases the potential of the falling second output node H112, and completes the logic again. 1 is obtained and the high level is maintained.
[0098]
When the data input signal D is at a low level and the inverted signal Db is at a high level, an operation reverse to the above-described operation is performed. Here, the detailed description is omitted.
[0099]
According to the seventh embodiment, the same effects as those of the above-described first and third embodiments can be obtained.
[0100]
Eighth embodiment
FIG. 10 is a circuit diagram showing an eighth embodiment of the sense amplifier type D flip-flop according to the present invention.
[0101]
The eighth embodiment is different from the above-described seventh embodiment in that inverters INV121-7 and INV122-7 are arranged on the output side of the NAND gates NA121 and NA122 of the second-stage latch 12-7. .
[0102]
Other configurations are the same as those of the above-described seventh embodiment.
[0103]
According to the eighth embodiment, the influence of crosstalk and the like can be suppressed.
Further, the setup time can be shortened by the first-stage latch 11-6 in the preceding stage, and the output signal of the first-stage latch 11-6 can be determined in a short time, thereby reducing the valid delay. Therefore, even if the valid delay becomes longer by inserting an inverter, the overall advantage is that high-speed operation can be realized and power consumption can be reduced without depending on the circuit design method. is there.
[0104]
Ninth embodiment
FIG. 11 is a circuit diagram showing a ninth embodiment of the sense amplifier type D flip-flop according to the present invention.
[0105]
The ninth embodiment is different from the above-described seventh embodiment in that the second intermediate node G111 and the fourth intermediate node G112 are connected to each other by a gate connected to the power supply voltageDDIs connected by an NMOS transistor NT119 which functions as an on-resistance and is connected to the supply line.
[0106]
Other configurations are the same as those of the above-described seventh embodiment.
[0107]
The operation according to the ninth embodiment is basically performed in the same manner as the operation of the seventh embodiment described in relation to the above-described timing chart of FIG. 9, and thus the detailed description thereof is omitted here. .
[0108]
According to the ninth embodiment, the same effects as those of the above-described first embodiment can be obtained.
[0109]
Tenth embodiment
FIG. 12 is a circuit diagram showing a sense amplifier D-type flip-flop according to a tenth embodiment of the present invention.
[0110]
The tenth embodiment is different from the ninth embodiment in that inverters INV121-9 and INV122-9 are arranged on the output side of the NAND gates NA121 and NA122 of the second-stage latch 12-9. .
[0111]
Other configurations are the same as those in the ninth embodiment.
[0112]
According to the tenth embodiment, the influence of crosstalk and the like can be suppressed.
Also, the setup time can be shortened by the first-stage latch 11-8 at the preceding stage, and the output signal of the first-stage latch 11-8 can be determined in a short time, thereby reducing the valid delay. Therefore, even if the valid delay becomes longer by inserting an inverter, the overall advantage is that high-speed operation can be realized and power consumption can be reduced without depending on the circuit design method. is there.
[0113]
Eleventh embodiment
FIG. 13 is a circuit diagram showing an eleventh embodiment of the sense amplifier type D flip-flop according to the present invention.
[0114]
The difference between the eleventh embodiment and the first embodiment is that in the first-stage latch 11-10, the NMOS transistor NT111 as the third switching element in the first signal path SP111 and the fifth switching The connection position of the NMOS transistor NT115 as the element, the connection position of the drain of the NMOS transistor NT114 as the ninth switching element, and the fourth switching element in the second signal path SP112. That is, the connection position of the NMOS transistor NT116 as the switching element and the connection position of the drain of the NMOS transistor NT118 as the tenth switching element are changed.
[0115]
Specifically, in the first signal path SP111, the drain of the NMOS transistor NT111 is connected to the first intermediate node F111, the source is connected to the second intermediate node G111, and the drain of the NMOS transistor NT112 is connected to the first intermediate node G111. The source is connected to the output H111, and the source is connected to the first intermediate node F111. Further, the drain of the NMOS transistor NT114 is connected to the first output node H111, and the source is connected to the first intermediate node F111.
Similarly, in the second signal path SP112, the drain of the NMOS transistor NT115 is connected to the third intermediate node F112, the source is connected to the fourth intermediate node G112, and the drain of the NMOS transistor NT116 is connected to the second output H112. And the source is connected to a third intermediate node F112. The drain of the NMOS transistor NT118 is connected to the second output node H112, and the source is connected to the third intermediate node F112.
[0116]
Next, the operation of the sense amplifier type D flip-flop 10-10 of FIG. 13 will be described with reference to the timing chart of FIG.
[0117]
While the clock signal CK is at the low level, the PMOS transistors PT111 and PT114 are turned on, and the NMOS transistors NT111 and NT115 are cut off.
[0118]
During the period when the clock signal CK is at a low level, the PMOS transistors PT111 and PT114 behave equivalently as resistors, and through these, the first output node H111 and the second output node H112 are connected as shown in FIGS. , (F), it is precharged to a
At this time, since the NMOS transistors NT111 and NT115 are cut off, the second intermediate node G112 and the fourth intermediate node G112 are not charged.
On the other hand, the NMOS transistors NT113, NT114, NT117, and NT118 are turned on when the first output node H111 and the second output node H112 are precharged to a high level.
Further, since one of the data input signal D and the inverted signal Db is at a high level, either the NMOS transistor NT112 or the NMOS transistor NT116 is on.
As a result, as shown in FIGS. 14D and 14G, the first intermediate node F111 and the third intermediate node F112DD-Vth) level.
Further, as shown in FIG. 14E, the second intermediate node G111 is discharged through the NMOS transistor NT113 and is kept at a low level.
Similarly, the charge of the fourth intermediate node NDG112 is discharged through the NMOS transistor NT117 and held at the low level, as shown in FIG.
Therefore, during the period when the clock signal CK is at the low level, charge is charged only to the first output node H111 and the second output node H112, and to the first intermediate node F111 and the third intermediate node F112. Done.
[0119]
Next, when the clock signal CK goes high, the PMOS transistors PT111 and PT114 are turned off, and the NMOS transistors NT111 and NT115 are turned on.
Here, when the data input signal D is supplied to the gate of the NMOS transistor NT112 at a high level and the inverted signal Db is supplied to the gate of the NMOS transistor NT116 at a low level, the NMOS transistor NT112 is turned on and the NMOS transistor NT116 is turned off. Become. At this time, the NMOS transistor NT113 remains on.
As a result, the first signal path SP111 is electrically connected from the first output node H111 to the ground potential GND. Therefore, the electric charge charged in the first output node H111 is discharged through the NMOS transistors NT111 to NT113 and NT114. As a result, the first output node H111 becomes low level, and high-level data Q is output from the NAND gate NA121 of the second-
[0120]
On the other hand, the electric charge of the second output node H112 is discharged for a very short time when the first output node H111 changes from the high level to the low level as shown in FIG.
However, the decrease in the potential of the first output node H111 turns on the PMOS transistor PT113, cuts off the NMOS transistors NT117 and NT118, increases the potential of the falling second output node H112, and completes the logic again. 1 is obtained and the high level is maintained.
[0121]
When the data input signal D is at a high level, the level of the fourth intermediate node G112 becomes (V) as shown in FIGS.DD-Vthn) / 2 level.
[0122]
When the data input signal D is at a low level and the inverted signal Db is at a high level, an operation reverse to the above-described operation is performed. Here, the detailed description is omitted.
In this case, the level of the fourth intermediate node G112 is the ground level, but the level of the second intermediate node G111 is (V) as shown in FIGS.DD-Vthn) / 2 level.
[0123]
According to the eleventh embodiment, the same effects as those of the above-described first embodiment can be obtained.
[0124]
Twelfth embodiment
FIG. 15 is a circuit diagram showing a twelfth embodiment of the sense amplifier type D flip-flop according to the present invention.
[0125]
The twelfth embodiment is different from the above-described eleventh embodiment in that inverters INV121-11 and INV122-11 are arranged on the output side of the NAND gates NA121 and NA122 of the second-stage latch 12-11. .
[0126]
Other configurations are the same as those of the above-described eleventh embodiment.
[0127]
According to the twelfth embodiment, the influence of crosstalk and the like can be suppressed.
The setup time can be shortened by the first-stage latch 11-10 at the preceding stage, and the output signal of the first-stage latch 11-10 can be determined in a short time, thereby reducing the valid delay. Therefore, even if the valid delay becomes longer by inserting an inverter, the overall advantage is that high-speed operation can be realized and power consumption can be reduced without depending on the circuit design method. is there.
[0128]
13th embodiment
FIG. 16 is a circuit diagram showing a thirteenth embodiment of the sense amplifier type D flip-flop according to the present invention.
[0129]
The difference between the thirteenth embodiment and the ninth embodiment is that in the first-stage latch 11-10, the NMOS transistor NT111 as the third switching element in the first signal path SP111 and the fifth switching The point is that the connection position of the NMOS transistor NT115 as the element and the connection position of the NMOS transistor NT115 as the fourth switching element and the connection position of the NMOS transistor NT116 as the sixth switching element in the second signal path SP112 are changed.
[0130]
Specifically, in the first signal path SP111, the drain of the NMOS transistor NT111 is connected to the first intermediate node F111, the source is connected to the second intermediate node G111, and the drain of the NMOS transistor NT112 is connected to the first intermediate node G111. The source is connected to the output H111, and the source is connected to the first intermediate node F111. Further, the drain of the NMOS transistor NT114 is connected to the first output node H111, and the source is connected to the first intermediate node F111.
Similarly, in the second signal path SP112, the drain of the NMOS transistor NT115 is connected to the third intermediate node F112, the source is connected to the fourth intermediate node G112, and the drain of the NMOS transistor NT116 is connected to the second output H112. And the source is connected to a third intermediate node F112. The drain of the NMOS transistor NT118 is connected to the second output node H112, and the source is connected to the third intermediate node F112.
[0131]
Next, the operation of the sense amplifier type D flip-flop 10-12 of FIG. 16 will be described with reference to the timing chart of FIG.
[0132]
While the clock signal CK is at the low level, the PMOS transistors PT111 and PT114 are turned on, and the NMOS transistors NT111 and NT115 are cut off.
[0133]
During the period when the clock signal CK is at the low level, the PMOS transistors PT111 and PT114 behave equivalently as resistors, and through these, the first output node H111 and the second output node H112 are connected as shown in FIGS. , (F), it is precharged to a
Then, the PMOS transistors PT112 and PT113 are cut off.
At this time, since the NMOS transistors NT111 and NT115 are cut off, the second intermediate node G112 and the fourth intermediate node G112 are not charged.
On the other hand, the NMOS transistors NT113, NT114, NT117, and NT118 are turned on when the first output node H111 and the second output node H112 are precharged to a high level.
Further, since one of the data input signal D and the inverted signal Db is at a high level, either the NMOS transistor NT112 or the NMOS transistor NT116 is on.
As a result, as shown in FIGS. 17D and 17G, the first intermediate node F111 and the third intermediate node F112DD-Vthn) level.
As shown in FIG. 17E, the second intermediate node G111 is discharged at the low level through the NMOS transistor NT112 or the NMOS transistors NT119 and NT116 and is held at the low level.
Similarly, the fourth intermediate node NDG112 is discharged at the low level through the NMOS transistor NT116 or the NMOS transistors NT119 and NT112 as shown in FIG.
Therefore, during the period when the clock signal CK is at the low level, charge is charged only to the first output node H111 and the second output node H112, and to the first intermediate node F111 and the third intermediate node F112. Done.
[0134]
Next, when the clock signal CK goes high, the PMOS transistors PT111 and PT114 are turned off, and the NMOS transistors NT111 and NT115 are turned on.
Here, when the data input signal D is supplied to the gate of the NMOS transistor NT112 at a high level and the inverted signal Db is supplied to the gate of the NMOS transistor NT116 at a low level, the NMOS transistor NT112 is turned on and the NMOS transistor NT116 is turned off. Become. At this time, the NMOS transistor NT113 remains on.
As a result, the first signal path SP111 is electrically connected from the first output node H111 to the ground potential GND. Therefore, the electric charge charged in the first output node H111 is discharged through the NMOS transistors NT111 to NT113. As a result, the first output node H111 becomes low level, and high-level data Q is output from the NAND gate NA121 of the second-
[0135]
On the other hand, the electric charge of the second output node H112 is discharged for a very short time when the first output node H111 changes from the high level to the low level as shown in FIG.
However, the decrease in the potential of the first output node H111 turns on the PMOS transistor PT113, cuts off the NMOS transistors NT117 and NT118, increases the potential of the falling second output node H112, and completes the logic again. 1 is obtained and the high level is maintained.
[0136]
When the data input signal D is at a low level and the inverted signal Db is at a high level, an operation reverse to the above-described operation is performed. Here, the detailed description is omitted.
[0137]
According to the thirteenth embodiment, the same effects as those of the above-described first embodiment can be obtained.
[0138]
14th embodiment
FIG. 18 is a circuit diagram showing a fourteenth embodiment of the sense amplifier type D flip-flop according to the present invention.
[0139]
The fourteenth embodiment is different from the above-described thirteenth embodiment in that inverters INV121-13 and INV122-13 are arranged on the output side of the NAND gates NA121 and NA122 of the second-stage latch 12-13. .
[0140]
Other configurations are the same as those of the above-described thirteenth embodiment.
[0141]
According to the fourteenth embodiment, the influence of crosstalk and the like can be suppressed.
Further, the setup time can be shortened by the first-stage latches 11-12 at the preceding stage, and the output signal of the first-stage latches 11-12 can be determined in a short time, so that the ballistic delay can be reduced. It is possible to realize high-speed operation without depending on the circuit design method as a whole and to reduce power consumption even if an inverter is inserted and the valley delay becomes long. There are advantages.
[0142]
15th embodiment
FIG. 19 is a circuit diagram showing a sense amplifier D-type flip-flop according to a fifteenth embodiment of the present invention.
[0143]
As shown in FIG. 19, the sense-amplifier D-type flip-
[0144]
The first-
In this case, a first switching element is constituted by the PMOS transistor PT212, a second switching element is constituted by the PMOS transistor PT213, a third switching element is constituted by the NMOS transistor NT211 and a fourth switching element is constituted by the NMOS transistor NT212. An element is configured, a fifth switching unit is configured by the NMOS transistor NT213, a sixth switching unit is configured by the NMOS transistor NT214, and a seventh switching unit is configured by the NMOS transistor NT215. The connection means is constituted by the NMOS transistor NT216.
[0145]
The sources of the PMOS transistors PT211 to PT214 are at the power supply voltage VDDConnected to the supply line.
The drains of the PMOS transistors PT211 and PT212 are connected to the drain of the NMOS transistor NT211. The connection point constitutes a first output node H211. The first output node H211 is connected to the gate of the PMOS transistor PT213 and the gate of the NMOS transistor NT212.
The drains of the PMOS transistors PT213 and PT214 are connected to the drain of the NMOS transistor NT212, and the connection point constitutes a second output node H212. Further, the second output node H212 is connected to the gate of the PMOS transistor PT212 and the gate of the NMOS transistor NT211.
The gates of the PMOS transistors PT211 and PT214 are connected to the input line of the clock signal CK.
[0146]
The source of the NMOS transistor NT211 is connected to the drain of the NMOS transistor NT213, and the connection point forms a first intermediate node F211. The source of the NMOS transistor NT212 is connected to the drain of the NMOS transistor NT214, and the connection point forms a second intermediate node F212.
The sources of the NMOS transistor NT213 and the NMOS transistor NT214 are connected to each other, and the connection point forms a third intermediate node G211. This third intermediate node G211 is connected to the drain of the NMOS transistor NT215, and the source of the NMOS transistor NT215 is connected to the ground potential GND.
The source and the drain of the NMOS transistor NT216 are connected to the first intermediate node F211 and the second intermediate node F212, respectively.
The gate of the NMOS transistor NT213 is connected to the supply line of the data input signal D, and the gate of the NMOS transistor NT214 is connected to the supply line of the inverted signal Db of the data input signal D. The gate of the NMOS transistor NT215 is connected to the supply line of the clock signal CK, and the gate of the NMOS transistor NT216 is connected to the power supply voltage V.DDConnected to the supply line.
[0147]
The second-
A first input terminal of the NAND gate NA211 is connected to a first output node H211 of the first-
The first input terminal of the NAND gate NA212 is connected to the second node H212 of the first-
The second input terminal of the NAND gate NA213 is connected to the second node H212 of the first-
Then, the second-
[0148]
Next, the operation of the sense amplifier type D flip-
[0149]
The flip-
[0150]
During a period when the clock signal CK is at a low level (
[0151]
During a period in which the clock signal CK is at the low level, the PMOS transistors PT211 and PT214 behave equivalently as resistors, and through these, the first output node H211 and the second output node H212 are connected as shown in FIGS. , (E), it is precharged to the
Then, the PMOS transistors PT212 and PT213 are cut off. The NMOS transistors NT211 and NT212 behave equivalently as diodes because the gate terminal and the drain terminal have the same potential.
Therefore, when the power supply voltage is VDD[V] Assuming that the threshold value of the NMOS transistor is Vthn, the potentials of the nodes F1 and F2 at this time are (VDD−Vthn) [V].
[0152]
When the clock signal CK goes high, the PMOS transistors PT211 and PT214 are cut off, the NMOS transistor NT215 is turned on, and the sense amplifier operates.
Depending on the state of the data input signal D and its inverted signal Dd, one of the NMOS transistors NT213 and NT214 is cut off.
Therefore, a difference occurs between the respective conduction resistances of the intermediate nodes F211 and F212 with respect to the ground.
[0153]
For example, assuming that the NMOS transistor NT214 is cut off, the conduction resistance of the intermediate node F11 with respect to the ground is the sum of the resistance values of the NMOS transistor NT213 and the NMOS transistor NT215. Is the sum of the resistance values of the NMOS transistors NT216, NT213, and NT215.
Such a difference in conduction resistance appears in the discharge speed of the charges on the output nodes H211 and H212. In the above example, since the intermediate node F211 has a smaller conduction resistance with respect to the ground, the charge at the output node H211 is discharged more quickly. At this time, the charge on the output node H212 is also discharged.
However, the decrease in the potential of the output node H211 turns on the PMOS transistor PT213 and cuts off the NMOS transistor NT212, so that the potential of the output node H212, which has fallen, rises, and a
[0154]
Thus, a steady state is established in the inverter loop including the PMOS transistors PT212 and PT213 and the NMOS transistors NT211 and NT212.
Thereafter, even if the data input signal D and its inverted signal Dd change and the transistor to be cut off changes from the NMOS transistor NT214 to the NMOS transistor NT213, this steady state is not broken.
This is because one of the NMOS transistors NT213 and NT214 is always on, and both of the intermediate nodes F211 and F212 always have a path to the ground through the NMOS transistor NT216. This is because it is connected to the ground.
[0155]
In this manner, as shown in FIGS. 20A, 20C and 20E, during the period when the clock signal is at the high level, one of the output nodes H211 and H212 of the first-
[0156]
Here, assuming that the data input signal D is at the high level and the inverted signal Db is at the low level, the first output node H211 goes to the low level, and as shown in FIG. High-level data Q is output from the 22 NAND gate NA214.
Further, the output data Qb of the NAND gate NA213 goes low via the NAND gate NA211.
[0157]
When the data input signal D is at a low level and the inverted signal Db is at a high level, an operation reverse to the above-described operation is performed. Here, the detailed description is omitted.
[0158]
According to the fifteenth embodiment, since the
[0159]
Sixteenth embodiment
FIG. 21 is a circuit diagram showing a sixteenth embodiment of the sense amplifier type D flip-flop according to the present invention.
[0160]
The sixteenth embodiment is different from the fifteenth embodiment in the circuit configuration of the second-stage latch 22-1.
[0161]
Specifically, the second-stage latch 22-1, as shown in FIG. 21, includes inverters INV221 to INV224, a PMOS transistor PT221, and an NMOS transistor NT221.
[0162]
The source of the PMOS transistor PT221 has the power supply voltage VDD, And the drain is connected to the drain of the NMOS transistor NT221, and this connection point constitutes a node J221. The source of the NMOS transistor NT221 is connected to the ground potential GND.
The input terminal of the inverter INV221 is connected to the first output node H211 of the first-
The node J211 is connected to the input terminals of the inverters INV222 and INV223 and the output terminal of the inverter INV224.
The output terminal of the inverter INV223 and the input terminal of the inverter INV224 are connected, and the connection point forms a node J222. A latch is formed by the inverters INV223 and INV224.
Then, the second-stage latch 22-1 outputs the data Q from the output terminal of the inverter INV222.
[0163]
Next, the operation of the sense amplifier type D flip-flop 20-1 of FIG. 21 will be described with reference to the timing chart of FIG.
The operation of the first-
[0164]
Here, assuming that the data input signal D is at a high level and the inverted signal Db is at a low level, the first output node H211 is at a low level, and as shown in FIG. The output node / H211 of the -1 inverter INV221 becomes high level. At this time, the second output node H212 of the first-
As a result, the NMOS transistor NT221 turns on, the PMOS transistor PT221 turns off, and the node J221 goes low as shown in FIG. 22D, and the high-level data Q is output immediately from the inverter INV222.
Note that the data at the node J221 is maintained at the low level even when the clock signal CK is switched to the low level by the cross latch of the inverters INV223 and INV224.
[0165]
When the data input signal D is at a low level and the inverted signal Db is at a high level, an operation reverse to the above-described operation is performed. Here, the detailed description is omitted.
[0166]
According to the sixteenth embodiment, high-level data can be output more quickly than in a conventional circuit, so that high-speed operation is possible.
[0167]
Seventeenth embodiment
FIG. 23 is a circuit diagram showing a seventeenth embodiment of the sense amplifier type D flip-flop according to the present invention.
[0168]
The seventeenth embodiment is different from the above-described sixteenth embodiment in that the second-stage latch 22-2 simultaneously outputs a change in the output signal of the first-
Specifically, the inverter INV224-2 constituting the cross latch is constituted by a clocked inverter (Clocked Inverter) connected to the nodes / H211 and H212.
[0169]
Assuming that the data input signal D is at the high level and the inverted signal Db is at the low level, the first output node H211 is at the low level, and the output node / H211 of the inverter INV221 of the second-stage latch 22-1 is at the high level. Become. At this time, the second output node H212 of the first-
As a result, the NMOS transistor NT221 turns on, the PMOS transistor PT221 turns off, and the node J221 goes low as shown in FIG.
At this time, the clocked inverter INV224-2 cannot output a high level, and the high-level data Q is immediately output from the inverter INV222.
Therefore, high-level data Q is output from inverter INV222 promptly without preventing node J221 from changing to low level.
Further, the data at the node J221 is maintained at the low level even when the clock signal CK is switched to the low level by the cross latch of the inverters INV223 and INV224.
[0170]
When the data input signal D is at a low level and the inverted signal Db is at a high level, an operation reverse to the above-described operation is performed. Here, the detailed description is omitted.
[0171]
According to the seventeenth embodiment, high-level data can be output more quickly than a conventional circuit, so that high-speed operation is possible.
[0172]
18th embodiment
FIG. 24 is a circuit diagram showing an eighteenth embodiment of the sense amplifier type D flip-flop according to the present invention.
[0173]
The eighteenth embodiment is different from the above-described first embodiment in that a circuit for transmitting a change in the output signal of the previous-stage latch to the final output signal in a short time is provided in the second-stage latch 12-14. is there.
[0174]
Specifically, the second-stage latch 12-14 is constituted by four 2-input NAND gates NA121 to NA124.
The first input terminal of the NAND gate NA121 is connected to the first output node H111 of the first-
The first input terminal of the NAND gate NA122 is connected to the second node H112 of the first-
The second input terminal of the NAND gate NA123 is connected to the second node H112 of the first-
Then, the second-stage latch 12-14 outputs the data Q from the NAND gate NA124 and outputs the inverted data Qb from the NAND gate NA123.
[0175]
For example, assuming that data input signal D is at a high level and inverted signal Db is at a low level, first output node H111 goes to a low level, and quickly goes to a higher level than NAND gate NA124 of second stage latch 12-14. Data Q is output.
The output data Qb of the NAND gate NA123 goes to a low level via the NAND gate NA121.
[0176]
When the data input signal D is at a low level and the inverted signal Db is at a high level, an operation reverse to the above-described operation is performed. Here, the detailed description is omitted.
[0177]
According to the eighteenth embodiment, in the second-stage latch 12-14, a circuit for transmitting a change in the output signal of the preceding-stage latch to the final output signal in a short time is provided. As a result, a high level can be output more quickly than in a conventional circuit, so that high-speed operation is possible.
[0178]
19th embodiment
FIG. 25 is a circuit diagram showing a nineteenth embodiment of the sense amplifier type D flip-flop according to the present invention.
[0179]
The nineteenth embodiment is different from the first embodiment in the circuit configuration of the second-stage latches 12-15.
[0180]
Specifically, as shown in FIG. 25, the second-stage latch 12-15 has inverters INV121-15 to INV124-15, a PMOS transistor PT121-15, and an NMOS transistor NT121-15.
[0181]
The source of the PMOS transistor PT121-15 is the power supply voltage VDD, And the drain is connected to the drain of the NMOS transistor NT121-15, and this connection point constitutes the node J121. The source of the NMOS transistor NT121-15 is connected to the ground potential GND.
The input terminal of the inverter INV121-15 is connected to the first output node H111 of the first-
The node J121 is connected to the input terminals of the inverters INV122-15 and INV123-15 and the output terminal of the inverter INV124-15.
The output terminal of the inverter INV123-15 is connected to the input terminal of the inverter INV124-15, and the connection point forms a node J122. A latch is constituted by the inverters INV123-15 and INV124-15.
Then, the second-stage latch 12-15 outputs the data Q from the output terminal of the inverter INV122-15.
[0182]
In this case, for example, assuming that data input signal D is at a high level and inverted signal Db is at a low level, first output node H111 is at a low level, and output node of inverter INV121-15 of second stage latch 12-15. / 111 becomes high level. At this time, the second output node H112 of the first-
As a result, the NMOS transistor NT121-15 turns on, the PMOS transistor PT121-15 turns off, the node J121 goes to low level, and the high-level data Q is output immediately from the inverter INV122-15.
The data at the node J121-15 is maintained at the low level even when the clock signal CK is switched to the low level by the cross latch between the inverters INV123-15 and INV124-15.
[0183]
When the data input signal D is at a low level and the inverted signal Db is at a high level, an operation reverse to the above-described operation is performed. Here, the detailed description is omitted.
[0184]
According to the nineteenth embodiment, in the second-stage latch 12-15, a circuit for transmitting a change in the output signal of the preceding-stage latch to the final output signal in a short time is provided. As a result, a high level can be output more quickly than in a conventional circuit, so that high-speed operation is possible.
[0185]
Twentieth embodiment
FIG. 26 is a circuit diagram showing a twentieth embodiment of the sense amplifier type D flip-flop according to the present invention.
[0186]
The twentieth embodiment is different from the above-described nineteenth embodiment in that the second-stage latches 12-16 output the first-
Specifically, the inverter INV124-16 constituting the cross latch is constituted by a clocked inverter (Clocked Inverter) connected to the nodes / H111 and H112.
[0187]
In this case, for example, assuming that data input signal D is at a high level and inverted signal Db is at a low level, first output node H111 is at a low level, and output node of inverter INV121-15 of second stage latch 12-16. / H111 is at a high level. At this time, the second output node H112 of the first-
As a result, the NMOS transistor NT121-15 turns on, the PMOS transistor PT121-15 turns off, and the node J121 becomes low level.
At this time, the clocked inverter INV124-16 cannot output a high level, and the high level data Q is output immediately from the inverter INV122-15.
Therefore, high-level data Q is output from inverter INV122-15 immediately without preventing node J121 from changing to low level. Further, the data at the node J121 is maintained at the low level even when the clock signal CK is switched to the low level by the cross latch of the inverters INV123-15 and INV124-15.
[0188]
When the data input signal D is at a low level and the inverted signal Db is at a high level, an operation reverse to the above-described operation is performed. Here, the detailed description is omitted.
[0189]
According to the twentieth embodiment, in addition to the effects of the nineteenth embodiment, high-level data can be output more quickly than in a conventional circuit, so that high-speed operation is possible.
[0190]
21st embodiment
FIG. 27 is a circuit diagram showing a twenty-first embodiment of the sense amplifier type D flip-flop according to the present invention.
[0191]
The difference between the twenty-first embodiment and the third embodiment is that the second stage latch 12-17 is provided with a circuit for transmitting a change in the output signal of the previous stage latch to the final output signal in a short time. is there.
[0192]
Specifically, the second-stage latch 12-17 is constituted by four 2-input NAND gates NA121-17 to NA124-17.
A first input terminal of the NAND gate NA121-17 is connected to the first output node H111 of the first-stage latch 11-2, and a second input terminal is connected to the output terminal of the NAND gate NA122-17 and the NAND gate NA124-17. The input terminal is connected to one input terminal, and these connection points constitute a node I121-17.
A first input terminal of the NAND gate NA122-17 is connected to the second node H112 of the first-stage latch 11-2, and a second input terminal is an output terminal of the NAMD gate NA121-17 and a first input terminal of the NAND gate NA123-17. These terminals are connected to input terminals, and these connection points constitute a node I122-17.
The second input terminal of the NAND gate NA123-17 is connected to the second node H112 of the first-stage latch 11-2, and the second input terminal of the NAND gate NA124-17 is connected to the first node of the first-stage latch 11-2. It is connected to the node H111.
Then, the second-stage latch 12-17 outputs the data Q from the NAND gate NA124-17, and outputs the inverted data Qb from the NAND gate NA123-17.
[0193]
For example, assuming that data input signal D is at a high level and inverted signal Db is at a low level, first output node H111 goes to a low level and quickly goes higher than NAND gate NA124-17 of second stage latch 12-17. The level data Q is output.
The output data Qb of the NAND gate NA123-17 goes low via the NAND gate NA121-17.
[0194]
When the data input signal D is at a low level and the inverted signal Db is at a high level, an operation reverse to the above-described operation is performed. Here, the detailed description is omitted.
[0195]
According to the twenty-first embodiment, the second stage latch 12-17 is provided with a circuit for transmitting a change in the output signal of the first stage latch to the final output signal in a short time. In addition to the effect of the embodiment, a high level can be output more quickly than a conventional circuit, so that high-speed operation is possible.
[0196]
Twenty-second embodiment
FIG. 28 is a circuit diagram showing a twenty-second embodiment of the sense amplifier type D flip-flop according to the present invention.
[0197]
The twenty-second embodiment differs from the third embodiment in the circuit configuration of the second-stage latches 12-18.
[0198]
Specifically, as shown in FIG. 28, the second-stage latch 12-18 has inverters INV121-18 to INV124-18, a PMOS transistor PT121-18, and an NMOS transistor NT121-18.
[0199]
The source of the PMOS transistor PT121-18 is the power supply voltage VDD, And the drain is connected to the drain of the NMOS transistor NT121-18, and this connection point constitutes the node J121-18. The source of the NMOS transistor NT121-18 is connected to the ground potential GND.
The input terminal of the inverter INV121-18 is connected to the first output node H111 of the first-
The node J121-18 is connected to the input terminals of the inverters INV122-18 and INV123-18 and the output terminal of the inverter INV124-18.
The output terminal of the inverter INV123-18 is connected to the input terminal of the inverter INV124-18, and the connection point forms a node J122-18. A latch is constituted by the inverters INV123-18 and INV124-18.
Then, the second-stage latch 12-18 outputs the data Q from the output terminal of the inverter INV122-18.
[0200]
In this case, assuming that data input signal D is at a high level and inverted signal Db is at a low level, first output node H111 is at a low level, and output node of inverter INV121-18 of second stage latch 12-18. / 111 becomes high level. At this time, the second output node H112 of the first-stage latch 11-2 is at a high level.
As a result, the NMOS transistor NT121-18 turns on, the PMOS transistor PT121-18 turns off, the node J121-18 goes low, and the high-level data Q is output immediately from the inverter INV122-18.
The level of the data at the node J121-18 is maintained even when the clock signal CK is switched to the low level by the cross latch of the inverters INV123-18 and INV124-18.
[0201]
When the data input signal D is at a low level and the inverted signal Db is at a high level, an operation reverse to the above-described operation is performed. Here, the detailed description is omitted.
[0202]
According to the twenty-second embodiment, in the second stage latches 12-18, the circuit for transmitting the change in the output signal of the first stage latch to the final output signal in a short time is provided. In addition to the effect of the embodiment, a high level can be output more quickly than the conventional circuit, so that high-speed operation is possible.
[0203]
Twenty-third embodiment
FIG. 29 is a circuit diagram showing a twenty-third embodiment of the sense amplifier type D flip-flop according to the present invention.
[0204]
The twenty-third embodiment is different from the twenty-second embodiment in that the second-stage latch 12-19 outputs a change in the output signal of the first-stage latch 11-2 when an opposite signal is held. At the same time, the circuit configuration is such that the reciprocal signal held in the second-stage latch is invalidated.
Specifically, the inverter INV124-19 constituting the cross latch is constituted by a clocked inverter (Clocked Inverter) connected to the nodes / H111 and H112.
[0205]
In this case, for example, assuming that data input signal D is at a high level and inverted signal Db is at a low level, first output node H111 is at a low level, and output node of inverter INV121-18 of second stage latch 12-19. / H111 is at a high level. At this time, the second output node H112 of the first-stage latch 11-2 is at a high level.
As a result, the NMOS transistor NT121-18 turns on, the PMOS transistor PT121-18 turns off, and the node J121-18 becomes low level.
At this time, the clocked inverter INV124-19 cannot output a high level, and the high-level data Q is output immediately from the inverter INV122-18.
Therefore, high-level data Q is output from inverter INV122-18 quickly without preventing node J121-18 from changing to low level.
Further, the data at the node J121-18 is held at the low level even when the clock signal CK is switched to the low level by the cross latch of the inverters INV123-18 and INV124-19.
[0206]
When the data input signal D is at a low level and the inverted signal Db is at a high level, an operation reverse to the above-described operation is performed. Here, the detailed description is omitted.
[0207]
According to the twenty-third embodiment, in addition to the effects of the twenty-second embodiment, high-level data can be output more quickly than in a conventional circuit, so that high-speed operation is possible.
[0208]
Twenty-fourth embodiment
FIG. 30 is a circuit diagram showing a twenty-fourth embodiment of the sense amplifier type D flip-flop according to the present invention.
[0209]
The twenty-fourth embodiment differs from the fifth embodiment in that a circuit is provided in the second-stage latch 12-20 for transmitting a change in the output signal of the previous-stage latch to the final output signal in a short time. is there.
[0210]
Specifically, the second-stage latch 12-20 is constituted by four 2-input NAND gates NA121-20 to NA124-20.
A first input terminal of the NAND gate NA121-20 is connected to the first output node H111 of the first-stage latch 11-4, and a second input terminal is connected to the output terminal of the NAND gate NA122-20 and the second input terminal of the NAND gate NA124-20. 1 input terminal, and these connection points constitute a node I121-20.
The first input terminal of the NAND gate NA122-20 is connected to the second node H112 of the first-stage latch 11-4, and the second input terminal is the output terminal of the NAMD gate NA121-20 and the first input terminal of the NAND gate NA123-20. These terminals are connected to input terminals, and these connection points constitute a node I122-20.
The second input terminal of the NAND gate NA123-20 is connected to the second node H112 of the first-stage latch 11-4, and the second input terminal of the NAND gate NA124-20 is connected to the first node of the first-stage latch 11-4. It is connected to the node H111.
Then, the second-stage latch 12-20 outputs data Q from the NAND gate NA124-20, and outputs inverted data Qb from the NAND gate NA123-20.
[0211]
For example, assuming that data input signal D is at a high level and inverted signal Db is at a low level, first output node H111 goes to a low level and quickly goes higher than NAND gate NA124-20 of second stage latch 12-20. The level data Q is output.
The output data Qb of the NAND gate NA123-20 goes low via the NAND gate NA121-20.
[0212]
When the data input signal D is at a low level and the inverted signal Db is at a high level, an operation reverse to the above-described operation is performed. Here, the detailed description is omitted.
[0213]
According to the twenty-fourth embodiment, in the second-stage latch 12-20, a circuit for transmitting the change in the output signal of the first-stage latch to the final output signal in a short time is provided. In addition to the effect of the embodiment, a high level can be output more quickly than a conventional circuit, so that high-speed operation is possible.
[0214]
Twenty-fifth embodiment
FIG. 31 is a circuit diagram showing a twenty-fifth embodiment of the sense amplifier type D flip-flop according to the present invention.
[0215]
The twenty-fifth embodiment differs from the above-described fifth embodiment in the circuit configuration of the second-stage latch 12-21.
[0216]
Specifically, as shown in FIG. 31, the second-stage latch 12-21 includes inverters INV121-21 to INV124-21, a PMOS transistor PT121-21, and an NMOS transistor NT121-21.
[0217]
The source of the PMOS transistor PT121-21 is at the power supply voltage VDD, And the drain is connected to the drain of the NMOS transistor NT121-21, and this connection point constitutes the node J121-21. The source of the NMOS transistor NT121-21 is connected to the ground potential GND. The input terminal of the inverter INV121-21 is connected to the first output node H111 of the first-stage latch 11-4, and the output terminal is connected to the gate of the NMOS transistor NT121-21. Here, a connection point between the output terminal of the inverter INV121-21 and the gate of the NMOS transistor NT121-21 is referred to as a node / H111.
The node J121-21 is connected to the input terminals of the inverters INV122-21 and INV123-21 and the output terminal of the inverter INV124-21.
The output terminal of the inverter INV123-21 and the input terminal of the inverter INV124-21 are connected, and the connection point forms a node J122-21. A latch is formed by the inverters INV123-21 and INV124-21.
Then, the second-stage latch 12-21 outputs the data Q from the output terminal of the inverter INV122-21.
[0218]
In this case, assuming that data input signal D is at a high level and inverted signal Db is at a low level, first output node H111 is at a low level, and output node of inverter INV121-21 of second stage latch 12-21. / 111 becomes high level. At this time, the second output node H112 of the first-stage latch 11-4 is at a high level.
As a result, the NMOS transistor NT121-21 turns on, the PMOS transistor PT121-21 turns off, the node J121-21 goes low, and the high-level data Q is output from the inverter INV122-21 immediately.
The data at the node J121-21 is maintained at the low level even when the clock signal CK is switched to the low level by the cross latch of the inverters INV123-21 and INV124-21.
[0219]
When the data input signal D is at a low level and the inverted signal Db is at a high level, an operation reverse to the above-described operation is performed. Here, the detailed description is omitted.
[0220]
According to the twenty-fifth embodiment, in the second-stage latch 12-21, a circuit for transmitting a change in the output signal of the first-stage latch to the final output signal in a short time is provided. In addition to the effect of the embodiment, a high level can be output more quickly than a conventional circuit, so that high-speed operation is possible.
[0221]
26th embodiment
FIG. 32 is a circuit diagram showing a twenty-sixth embodiment of the sense amplifier type D flip-flop according to the present invention.
[0222]
The twenty-sixth embodiment is different from the twenty-fifth embodiment described above in that the second-stage latch 12-22 outputs a change in the output signal of the first-stage latch 11-4 when an opposite signal is held. At the same time, the circuit configuration is such that the reciprocal signal held in the second-stage latch is invalidated.
Specifically, the inverter INV124-22 constituting the cross latch is constituted by a clocked inverter (Clocked Inverter) connected to the nodes / H111 and H112.
[0223]
In this case, for example, assuming that data input signal D is at a high level and inverted signal Db is at a low level, first output node H111 is at a low level, and output node of inverter INV121-21 of second stage latch 12-22. / H111 is at a high level. At this time, the second output node H112 of the first-stage latch 11-4 is at a high level.
As a result, the NMOS transistor NT121-21 turns on, the PMOS transistor PT121-21 turns off, and the node J121-21 becomes low level.
At this time, the clocked inverter INV124-22 cannot output a high level, and the high-level data Q is output immediately from the inverter INV122-21.
Therefore, high-level data Q is output from inverter INV122-21 quickly without preventing node J121-21 from changing to low level.
Further, the data at the node J121-21 is maintained at the low level even when the clock signal CK is switched to the low level by the cross latch of the inverters INV123-21 and INV124-22.
[0224]
When the data input signal D is at a low level and the inverted signal Db is at a high level, an operation reverse to the above-described operation is performed. Here, the detailed description is omitted.
[0225]
According to the twenty-sixth embodiment, in addition to the effects of the twenty-fifth embodiment, high-level data can be output more quickly than a conventional circuit, so that high-speed operation is possible.
[0226]
Twenty-seventh embodiment
FIG. 33 is a circuit diagram showing a twenty-seventh embodiment of the sense amplifier type D flip-flop according to the present invention.
[0227]
The twenty-seventh embodiment is different from the seventh embodiment in that a circuit for transmitting a change in the output signal of the preceding latch to the final output signal in a short time is provided in the second-stage latches 12-23. is there.
[0228]
Specifically, the second-stage latch 12-23 is constituted by four 2-input NAND gates NA121-23 to NA124-23.
A first input terminal of the NAND gate NA121-23 is connected to a first output node H111 of the first-stage latch 11-6, and a second input terminal is connected to the output terminal of the NAND gate NA122-23 and the second input terminal of the NAND gate NA124-23. 1 input terminal, and these connection points constitute a node I121-23.
A first input terminal of the NAND gate NA122-23 is connected to the second node H112 of the first-stage latch 11-6, and a second input terminal is an output terminal of the NAMD gate NA121-23 and a first input terminal of the NAND gate NA123-23. Nodes I122-23 are connected to input terminals, and these connection points constitute nodes I122-23.
A second input terminal of the NAND gate NA123-23 is connected to the second node H112 of the first-stage latch 11-6, and a second input terminal of the NAND gate NA124-23 is connected to the first node of the first-stage latch 11-6. It is connected to the node H111.
Then, the second-stage latch 12-23 outputs the data Q from the NAND gate NA124-23, and outputs the inverted data Qb from the NAND gate NA123-23.
[0229]
For example, assuming that data input signal D is at a high level and inverted signal Db is at a low level, first output node H111 goes to a low level and quickly goes higher than NAND gate NA124-23 of second stage latch 12-23. The level data Q is output.
The output data Qb of the NAND gates NA123-23 goes low via the NAND gates NA121-23.
[0230]
When the data input signal D is at a low level and the inverted signal Db is at a high level, an operation reverse to the above-described operation is performed. Here, the detailed description is omitted.
[0231]
According to the twenty-seventh embodiment, the second stage latches 12-23 are provided with a circuit for transmitting the change in the output signal of the first stage latch to the final output signal in a short time. In addition to the effect of the embodiment, a high level can be output more quickly than a conventional circuit, so that high-speed operation is possible.
[0232]
Twenty-eighth embodiment
FIG. 34 is a circuit diagram showing a twenty-eighth embodiment of the sense amplifier type D flip-flop according to the present invention.
[0233]
The twenty-eighth embodiment differs from the seventh embodiment in the circuit configuration of the second-stage latches 12-24.
[0234]
Specifically, as shown in FIG. 34, the second-stage latch 12-24 has inverters INV121-24 to INV124-24, a PMOS transistor PT121-24, and an NMOS transistor NT121-24.
[0235]
The source of the PMOS transistor PT121-24 is the power supply voltage VDD, And the drain is connected to the drain of the NMOS transistor NT121-24, and this connection point constitutes the node J121-24. The sources of the NMOS transistors NT121-24 are connected to the ground potential GND.
The input terminal of the inverter INV121-24 is connected to the first output node H111 of the first-stage latch 11-6, and the output terminal is connected to the gate of the NMOS transistor NT121-24. Here, a connection point between the output terminal of the inverter INV121-24 and the gate of the NMOS transistor NT121-24 is referred to as a node / H111.
The node J121-24 is connected to the input terminals of the inverters INV122-24 and INV123-24 and the output terminal of the inverter INV124-24.
The output terminal of the inverter INV123-24 is connected to the input terminal of the inverter INV124-24, and the connection point forms the node J122-24. A latch is constituted by these inverters INV123-24 and INV124-24.
Then, the second-stage latch 12-24 outputs the data Q from the output terminal of the inverter INV122-24.
[0236]
In this case, assuming that data input signal D is at a high level and inverted signal Db is at a low level, first output node H111 is at a low level, and output node of inverter INV121-24 of second stage latch 12-24. / 111 becomes high level. At this time, the second output node H112 of the first stage latch 11-6 is at a high level.
As a result, the NMOS transistor NT121-24 turns on, the PMOS transistor PT121-24 turns off, the node J121-24 goes low, and the high-level data Q is output immediately from the inverter INV122-24.
The data at the node J121-24 is maintained at the low level even when the clock signal CK is switched to the low level by the cross latch of the inverters INV123-24 and INV124-24.
[0237]
When the data input signal D is at a low level and the inverted signal Db is at a high level, an operation reverse to the above-described operation is performed. Here, the detailed description is omitted.
[0238]
According to the twenty-eighth embodiment, in the second-stage latches 12-24, a circuit for transmitting a change in the output signal of the first-stage latch to the final output signal in a short time is provided. In addition to the effect of the embodiment, a high level can be output more quickly than a conventional circuit, so that high-speed operation is possible.
[0239]
Twenty-ninth embodiment
FIG. 35 is a circuit diagram showing a twenty-ninth embodiment of the sense amplifier type D flip-flop according to the present invention.
[0240]
The twenty-ninth embodiment is different from the twenty-eighth embodiment in that the second-stage latch 12-25 outputs a change in the output signal of the first-stage latch 11-6 when an opposite signal is held. At the same time, the circuit configuration is such that the reciprocal signal held in the second-stage latch is invalidated.
Specifically, the inverter INV124-25 constituting the cross latch is constituted by a clocked inverter (Clocked Inverter) connected to the nodes / H111 and H112.
[0241]
In this case, for example, assuming that data input signal D is at a high level and inverted signal Db is at a low level, first output node H111 is at a low level, and output node of inverter INV121-24 of second stage latch 12-25. / H111 is at a high level. At this time, the second output node H112 of the first-stage latch 11-6 is at a high level.
As a result, the NMOS transistor NT121-24 turns on, the PMOS transistor PT121-24 turns off, and the node J121-24 becomes low level.
At this time, the clocked inverter INV124-25 cannot output a high level, and the inverter INV122-24 immediately outputs the high-level data Q.
Therefore, high-level data Q is output from inverter INV122-24 quickly without preventing node J121-24 from changing to low level.
Further, the data at the node J121-24 is maintained at the low level even when the clock signal CK is switched to the low level by the cross latch of the inverters INV123-24 and INV124-25.
[0242]
When the data input signal D is at a low level and the inverted signal Db is at a high level, an operation reverse to the above-described operation is performed. Here, the detailed description is omitted.
[0243]
According to the twenty-ninth embodiment, in addition to the effects of the twenty-eighth embodiment, high-level data can be output more quickly than in a conventional circuit, so that high-speed operation is possible.
[0244]
30th embodiment
FIG. 36 is a circuit diagram showing a thirtieth embodiment of the sense amplifier type D flip-flop according to the present invention.
[0245]
The thirty-third embodiment is different from the ninth embodiment in that a circuit for transmitting the output signal change of the preceding latch to the final output signal in a short time is provided in the second-stage latch 12-26. is there.
[0246]
Specifically, the second-stage latch 12-26 is configured by four 2-input NAND gates NA121-26 to NA124-26.
A first input terminal of the NAND gate NA121-26 is connected to the first output node H111 of the first-stage latch 11-8, and a second input terminal is connected to the output terminal of the NAND gate NA122-26 and the NAND gate NA124-26. 1 input terminal, and these connection points constitute a node I121-26.
A first input terminal of the NAND gate NA122-26 is connected to the second node H112 of the first-stage latch 11-8, and a second input terminal is an output terminal of the NAMD gate NA121-26 and a first input terminal of the NAND gate NA123-26. These terminals are connected to input terminals, and these connection points constitute a node I122-26.
The second input terminal of the NAND gate NA123-26 is connected to the second node H112 of the first-stage latch 11-8, and the second input terminal of the NAND gate NA124-26 is connected to the first node of the first-stage latch 11-8. It is connected to the node H111.
Then, the second-stage latch 12-26 outputs data Q from the NAND gate NA124-26, and outputs inverted data Qb from the NAND gate NA123-26.
[0247]
For example, if the data input signal D is at a high level and its inverted signal Db is at a low level, the first output node H111 goes to a low level and quickly goes higher than the NAND gate NA124-26 of the second-stage latch 12-26. The level data Q is output.
The output data Qb of the NAND gates NA123-26 goes low via the NAND gates NA121-26.
[0248]
When the data input signal D is at a low level and the inverted signal Db is at a high level, an operation reverse to the above-described operation is performed. Here, the detailed description is omitted.
[0249]
According to the thirtieth embodiment, the second stage latch 12-26 is provided with a circuit for transmitting the change in the output signal of the first stage latch to the final output signal in a short time. In addition to the effect of the embodiment, a high level can be output more quickly than a conventional circuit, so that high-speed operation is possible.
[0250]
31st embodiment
FIG. 37 is a circuit diagram showing a thirty-first embodiment of the sense amplifier type D flip-flop according to the present invention.
[0251]
The thirty-first embodiment differs from the ninth embodiment in the circuit configuration of the second-stage latch 12-27.
[0252]
Specifically, as shown in FIG. 37, the second-stage latch 12-27 includes inverters INV121-27 to INV124-27, a PMOS transistor PT121-27, and an NMOS transistor NT121-27.
[0253]
The source of the PMOS transistor PT121-27 is the power supply voltage VDD, And the drain is connected to the drain of the NMOS transistor NT121-27, and this connection point constitutes the node J121-27. The source of the NMOS transistor NT121-27 is connected to the ground potential GND. The input terminal of the inverter INV121-27 is connected to the first output node H111 of the first-stage latch 11-8, and the output terminal is connected to the gate of the NMOS transistor NT121-27. Here, a connection point between the output terminal of the inverter INV121-27 and the gate of the NMOS transistor NT121-27 is defined as a node / H111.
The node J121-27 is connected to the input terminals of the inverters INV122-27 and INV123-27 and the output terminal of the inverter INV124-27.
The output terminal of the inverter INV123-27 is connected to the input terminal of the inverter INV124-27, and the connection point forms a node J122-27. A latch is formed by the inverters INV123-27 and INV124-27.
Then, the second-stage latch 12-27 outputs data Q from the output terminal of the inverter INV122-27.
[0254]
In this case, for example, assuming that data input signal D is at a high level and inverted signal Db is at a low level, first output node H111 is at a low level, and output node of inverter INV121-27 of second stage latch 12-27. / 111 becomes high level. At this time, the second output node H112 of the first-stage latch 11-8 is at a high level.
As a result, the NMOS transistor NT121-27 turns on, the PMOS transistor PT121-27 turns off, the node J121-27 goes low, and the high-level data Q is output immediately from the inverter INV122-27.
The data at the node J121-27 is maintained at the low level even when the clock signal CK is switched to the low level by the cross latch of the inverters INV123-27 and INV124-27.
[0255]
When the data input signal D is at a low level and the inverted signal Db is at a high level, an operation reverse to the above-described operation is performed. Here, the detailed description is omitted.
[0256]
According to the thirty-first embodiment, the second stage latch 12-27 is provided with a circuit for transmitting a change in the output signal of the first stage latch to the final output signal in a short time. In addition to the effect of the embodiment, a high level can be output more quickly than a conventional circuit, so that high-speed operation is possible.
[0257]
32nd embodiment
FIG. 38 is a circuit diagram showing a 32nd embodiment of the sense amplifier type D flip-flop according to the present invention.
[0258]
The difference of the thirty-second embodiment from the thirty-first embodiment is that the second-stage latch 12-28 outputs a change in the output signal of the first-stage latch 11-8 when an opposite signal is held. At the same time, the circuit configuration is such that the reciprocal signal held in the second-stage latch is invalidated.
More specifically, the inverter INV124-28 constituting the cross latch is constituted by a clocked inverter (Clocked Inverter) connected to nodes / H111 and H112.
[0259]
In this case, for example, assuming that data input signal D is at a high level and inverted signal Db is at a low level, first output node H111 is at a low level, and output node of inverter INV121-27 of second stage latch 12-28. / H111 is at a high level. At this time, the second output node H112 of the first-stage latch 11-8 is at a high level.
As a result, the NMOS transistor NT121-27 turns on, the PMOS transistor PT121-27 turns off, and the node J121-27 goes low.
At this time, the clocked inverter INV124-28 cannot output a high level, and the high-level data Q is promptly output from the inverter INV122-27.
Therefore, high-level data Q is output from inverter INV122-27 promptly without preventing node J121-27 from changing to low level.
The data at the node J121-27 is maintained at the low level even when the clock signal CK is switched to the low level by the cross latch between the inverters INV123-27 and INV124-28.
[0260]
When the data input signal D is at a low level and the inverted signal Db is at a high level, an operation reverse to the above-described operation is performed. Here, the detailed description is omitted.
[0261]
According to the thirty-second embodiment, in addition to the effects of the thirty-first embodiment, high-level data can be output more quickly than in a conventional circuit, so that high-speed operation is possible.
[0262]
33rd embodiment
FIG. 39 is a circuit diagram showing a thirty-third embodiment of the sense amplifier type D flip-flop according to the present invention.
[0263]
The thirty-third embodiment is different from the above-described eleventh embodiment in that a circuit for transmitting a change in the output signal of the previous-stage latch to the final output signal in a short time is provided in the second-stage latch 12-29. is there.
[0264]
Specifically, the second-stage latch 12-29 is configured by four 2-input NAND gates NA121-29 to NA124-29.
A first input terminal of the NAND gate NA121-29 is connected to a first output node H111 of the first stage latch 11-10, and a second input terminal is connected to the output terminal of the NAND gate NA122-29 and the NAND gate NA124-29. These terminals are connected to one input terminal, and these connection points constitute a node I121-29.
A first input terminal of the NAND gate NA122-29 is connected to the second node H112 of the first-stage latch 11-10, and a second input terminal is an output terminal of the NAMD gate NA121-29 and a first input terminal of the NAND gate NA123-29. These terminals are connected to input terminals, and these connection points constitute nodes I122-29.
A second input terminal of the NAND gate NA123-29 is connected to the second node H112 of the first stage latch 11-10, and a second input terminal of the NAND gate NA124-29 is connected to the first node of the first stage latch 11-10. It is connected to the node H111.
Then, the second-stage latch 12-29 outputs data Q from the NAND gate NA124-29, and outputs inverted data Qb from the NAND gate NA123-29.
[0265]
For example, if the data input signal D is at a high level and the inverted signal Db is at a low level, the first output node H111 goes to a low level, and quickly goes higher than the NAND gate NA124-29 of the second-stage latch 12-29. The level data Q is output.
The output data Qb of the NAND gates NA123-29 goes low via the NAND gates NA121-29.
[0266]
When the data input signal D is at a low level and the inverted signal Db is at a high level, an operation reverse to the above-described operation is performed. Here, the detailed description is omitted.
[0267]
According to the thirty-third embodiment, the second stage latch 12-29 is provided with a circuit for transmitting the change in the output signal of the first stage latch to the final output signal in a short time. In addition to the effect of the embodiment, a high level can be output more quickly than a conventional circuit, so that high-speed operation is possible.
[0268]
34th embodiment
FIG. 40 is a circuit diagram of a sense amplifier D-type flip-flop according to a thirty-fourth embodiment of the present invention.
[0269]
The thirty-fourth embodiment is different from the eleventh embodiment in the circuit configuration of the second-stage latch 12-30.
[0270]
Specifically, as shown in FIG. 40, the second-stage latch 12-30 has inverters INV121-30 to INV124-30, a PMOS transistor PT121-30, and an NMOS transistor NT121-30.
[0271]
The source of the PMOS transistor PT121-30 is the power supply voltage VDD, And the drain is connected to the drain of the NMOS transistor NT121-30, and this connection point constitutes the node J121-30. The source of the NMOS transistor NT121-30 is connected to the ground potential GND.
The input terminal of the inverter INV121-30 is connected to the first output node H111 of the first-stage latch 11-10, and the output terminal is connected to the gate of the NMOS transistor NT121-30. Here, a connection point between the output terminal of the inverter INV121-30 and the gate of the NMOS transistor NT121-30 is referred to as a node / H111.
The node J121-30 is connected to the input terminals of the inverters INV122-30 and INV123-30 and the output terminal of the inverter INV124-30.
The output terminal of the inverter INV123-30 is connected to the input terminal of the inverter INV124-30, and the connection point forms the node J122-30. A latch is constituted by the inverters INV123-30 and INV124-30.
Then, the second-stage latch 12-30 outputs the data Q from the output terminal of the inverter INV122-30.
[0272]
In this case, for example, assuming that data input signal D is at a high level and inverted signal Db is at a low level, first output node H111 is at a low level, and output node of inverter INV121-30 of second stage latch 12-30. / 111 becomes high level. At this time, the second output node H112 of the first-stage latch 11-10 is at a high level.
As a result, the NMOS transistor NT121-30 turns on, the PMOS transistor PT121-30 turns off, the node J121-30 goes low, and the high-level data Q is output immediately from the inverter INV122-30.
The data at the node J121-30 is maintained at the low level even when the clock signal CK is switched to the low level by the cross latch between the inverters INV123-30 and INV124-30.
[0273]
When the data input signal D is at a low level and the inverted signal Db is at a high level, an operation reverse to the above-described operation is performed. Here, the detailed description is omitted.
[0274]
According to the thirty-fourth embodiment, in the second-stage latch 12-30, a circuit for transmitting the change in the output signal of the first-stage latch to the final output signal in a short time is provided. In addition to the effect of the embodiment, a high level can be output more quickly than a conventional circuit, so that high-speed operation is possible.
[0275]
35th embodiment
FIG. 41 is a circuit diagram showing a thirty-fifth embodiment of the sense amplifier type D flip-flop according to the present invention.
[0276]
The thirty-fifth embodiment is different from the thirty-fourth embodiment in that the second-stage latch 12-31 outputs a change in the output signal of the first-stage latch 11-10 when an opposite signal is held. At the same time, the circuit configuration is such that the reciprocal signal held in the second-stage latch is invalidated.
Specifically, the inverter INV124-31 constituting the cross latch is constituted by a clocked inverter (Clocked Inverter) connected to the nodes / H111 and H112.
[0277]
In this case, for example, assuming that data input signal D is at a high level and inverted signal Db is at a low level, first output node H111 is at a low level, and output node of inverter INV121-30 of second stage latch 12-31. / H111 is at a high level. At this time, the second output node H112 of the first-stage latch 11-10 is at a high level.
As a result, the NMOS transistor NT121-30 turns on, the PMOS transistor PT121-30 turns off, and the node J121-30 becomes low level.
At this time, the clocked inverter INV124-31 cannot output a high level, and the high-level data Q is output immediately from the inverter INV122-30.
Therefore, high-level data Q is output from inverter INV122-30 quickly without preventing node J121-30 from changing to low level.
The data at the node J121-30 is maintained at the low level even when the clock signal CK is switched to the low level by the cross latch of the inverters INV123-30 and INV124-31.
[0278]
When the data input signal D is at a low level and the inverted signal Db is at a high level, an operation reverse to the above-described operation is performed. Here, the detailed description is omitted.
[0279]
According to the thirty-fifth embodiment, in addition to the effects of the thirty-fourth embodiment, high-level data can be output more quickly than in a conventional circuit, so that high-speed operation is possible.
[0280]
36th embodiment
FIG. 42 is a circuit diagram showing a thirty-sixth embodiment of the sense amplifier type D flip-flop according to the present invention.
[0281]
The thirty-sixth embodiment is different from the thirteenth embodiment in that the second stage latch 12-32 is provided with a circuit for transmitting a change in the output signal of the previous stage latch to the final output signal in a short time. is there.
[0282]
Specifically, the second-stage latch 12-32 is configured by four 2-input NAND gates NA121-32 to NA124-32.
A first input terminal of the NAND gate NA121-32 is connected to the first output node H111 of the first-stage latch 11-12, and a second input terminal is connected to the output terminal of the NAND gate NA122-32 and the second input terminal of the NAND gate NA124-32. These terminals are connected to one input terminal, and these connection points constitute a node I121-32.
A first input terminal of the NAND gate NA122-32 is connected to the second node H112 of the first-stage latch 11-12, and a second input terminal is an output terminal of the NAMD gate NA121-32 and a first input terminal of the NAND gate NA123-32. Nodes I122-32 are connected to input terminals, and these connection points constitute nodes I122-32.
A second input terminal of the NAND gate NA123-32 is connected to the second node H112 of the first stage latch 11-12, and a second input terminal of the NAND gate NA124-32 is connected to the first node of the first stage latch 11-12. It is connected to the node H111.
Then, the second-stage latch 12-32 outputs the data Q from the NAND gate NA124-32, and outputs the inverted data Qb from the NAND gate NA123-32.
[0283]
For example, if the data input signal D is at a high level and the inverted signal Db is at a low level, the first output node H111 goes to a low level and quickly goes higher than the NAND gate NA124-32 of the second stage latch 12-32. The level data Q is output.
The output data Qb of the NAND gates NA123-32 goes low through the NAND gates NA121-32.
[0284]
When the data input signal D is at a low level and the inverted signal Db is at a high level, an operation reverse to the above-described operation is performed. Here, the detailed description is omitted.
[0285]
According to the thirty-sixth embodiment, the second stage latch 12-32 is provided with a circuit for transmitting the change in the output signal of the first stage latch to the final output signal in a short time. In addition to the effect of the embodiment, a high level can be output more quickly than a conventional circuit, so that high-speed operation is possible.
[0286]
37th embodiment
FIG. 43 is a circuit diagram of a sense amplifier D-type flip-flop according to a thirty-seventh embodiment of the present invention.
[0287]
The thirty-seventh embodiment differs from the thirteenth embodiment in the circuit configuration of the second-stage latches 12-33.
[0288]
Specifically, as shown in FIG. 43, the second-stage latch 12-33 has inverters INV121-33 to INV124-33, a PMOS transistor PT121-33, and an NMOS transistor NT121-33.
[0289]
The source of the PMOS transistor PT121-33 is the power supply voltage VDD, And the drain is connected to the drain of the NMOS transistor NT121-33, and this connection point constitutes the node J121-33. The sources of the NMOS transistors NT121-33 are connected to the ground potential GND.
The input terminal of the inverter INV121-33 is connected to the first output node H111 of the first-stage latch 11-12, and the output terminal is connected to the gate of the NMOS transistor NT121-33. Here, a connection point between the output terminal of the inverter INV121-33 and the gate of the NMOS transistor NT121-33 is defined as a node / H111.
Nodes J121-33 are connected to the input terminals of the inverters INV122-33 and INV123-33 and the output terminals of the inverters INV124-33.
The output terminal of the inverter INV123-33 is connected to the input terminal of the inverter INV124-30, and the connection point forms a node J122-33. A latch is formed by the inverters INV123-33 and INV124-33.
Then, the second-stage latches 12-33 output the data Q from the output terminals of the inverters INV122-33.
[0290]
In this case, assuming that data input signal D is at a high level and inverted signal Db is at a low level, first output node H111 is at a low level, and output nodes of inverters INV121-33 of second stage latches 12-33. / 111 becomes high level. At this time, the second output node H112 of the first-stage latch 11-12 is at a high level.
As a result, the NMOS transistor NT121-33 turns on, the PMOS transistor PT121-33 turns off, the node J121-33 goes low, and the high-level data Q is output immediately from the inverter INV122-33.
Note that the data at the nodes J121-33 is maintained at the low level even when the clock signal CK is switched to the low level by the cross latch of the inverters INV123-33 and INV124-33.
[0291]
When the data input signal D is at a low level and the inverted signal Db is at a high level, an operation reverse to the above-described operation is performed. Here, the detailed description is omitted.
[0292]
According to the thirty-seventh embodiment, in the second-stage latches 12-33, a circuit for transmitting a change in the output signal of the first-stage latch to the final output signal in a short time is provided. In addition to the effect of the embodiment, a high level can be output more quickly than a conventional circuit, so that high-speed operation is possible.
[0293]
38th embodiment
FIG. 44 is a circuit diagram showing a thirty-eighth embodiment of the sense amplifier type D flip-flop according to the present invention.
[0294]
The thirty-eighth embodiment is different from the thirty-seventh embodiment in that the second-stage latch 12-34 outputs a change in the output signal of the first-stage latch 11-12 when an opposite signal is held. At the same time, the circuit configuration is such that the reciprocal signal held in the second-stage latch is invalidated.
More specifically, the inverter INV124-34 constituting the cross latch is constituted by a clocked inverter (Clocked Inverter) connected to nodes / H111 and H112.
[0295]
In this case, for example, assuming that data input signal D is at a high level and inverted signal Db is at a low level, first output node H111 is at a low level, and output nodes of inverters INV121-33 of second stage latches 12-34. / H111 is at a high level. At this time, the second output node H112 of the first-stage latch 11-12 is at a high level.
As a result, the NMOS transistor NT121-33 turns on, the PMOS transistor PT121-33 turns off, and the node J121-33 becomes low level.
At this time, the clocked inverters INV124-34 cannot output a high level, and the high-level data Q is output immediately from the inverters INV122-33.
Therefore, high-level data Q is output from inverters INV122-33 immediately without preventing nodes J121-33 from changing to low level.
The data at the nodes J121-33 is held at the low level even when the clock signal CK is switched to the low level by the cross latch between the inverters INV123-33 and INV124-34.
[0296]
When the data input signal D is at a low level and the inverted signal Db is at a high level, an operation reverse to the above-described operation is performed. Here, the detailed description is omitted.
[0297]
According to the thirty-eighth embodiment, in addition to the effects of the thirty-seventh embodiment, high-level data can be output more quickly than in a conventional circuit, so that high-speed operation is possible.
[0298]
【The invention's effect】
As described above, according to the present invention, there is an advantage that high-speed operation can be realized and power consumption can be reduced without depending on a circuit design technique.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a first embodiment of a sense amplifier type D flip-flop according to the present invention.
FIG. 2 is a timing chart for explaining the operation of the D-type flip-flop in FIG.
FIG. 3 is a circuit diagram showing a second embodiment of a sense amplifier type D flip-flop according to the present invention.
FIG. 4 is a circuit diagram showing a third embodiment of a sense amplifier type D flip-flop according to the present invention.
FIG. 5 is a circuit diagram showing a fourth embodiment of a sense amplifier type D flip-flop according to the present invention.
FIG. 6 is a circuit diagram showing a fifth embodiment of the sense amplifier type D flip-flop according to the present invention.
FIG. 7 is a circuit diagram showing a sixth embodiment of a sense amplifier type D flip-flop according to the present invention.
FIG. 8 is a circuit diagram showing a seventh embodiment of a sense amplifier type D flip-flop according to the present invention.
FIG. 9 is a timing chart for explaining the operation of the D-type flip-flop in FIG.
FIG. 10 is a circuit diagram showing an eighth embodiment of a sense amplifier type D flip-flop according to the present invention.
FIG. 11 is a circuit diagram showing a ninth embodiment of a sense amplifier type D flip-flop according to the present invention.
FIG. 12 is a circuit diagram showing a sense amplifier D-type flip-flop according to a tenth embodiment of the present invention.
FIG. 13 is a circuit diagram showing an eleventh embodiment of a sense amplifier type D flip-flop according to the present invention.
FIG. 14 is a timing chart for explaining the operation of the D-type flip-flop in FIG.
FIG. 15 is a circuit diagram showing a twelfth embodiment of the sense amplifier type D flip-flop according to the present invention.
FIG. 16 is a circuit diagram showing a thirteenth embodiment of a sense amplifier type D flip-flop according to the present invention.
FIG. 17 is a timing chart for explaining the operation of the D-type flip-flop in FIG.
FIG. 18 is a circuit diagram showing a sense amplifier D-type flip-flop according to a fourteenth embodiment of the present invention;
FIG. 19 is a circuit diagram showing a sense amplifier D-type flip-flop according to a fifteenth embodiment of the present invention;
20 is a timing chart for explaining the operation of the D-type flip-flop in FIG.
FIG. 21 is a circuit diagram showing a sixteenth embodiment of a sense amplifier type D flip-flop according to the present invention.
FIG. 22 is a timing chart for explaining the operation of the D-type flip-flop in FIG.
FIG. 23 is a circuit diagram showing a seventeenth embodiment of a sense amplifier type D flip-flop according to the present invention.
FIG. 24 is a circuit diagram showing an eighteenth embodiment of a sense amplifier type D flip-flop according to the present invention.
FIG. 25 is a circuit diagram showing a nineteenth embodiment of a sense amplifier type D flip-flop according to the present invention.
FIG. 26 is a circuit diagram showing a twentieth embodiment of a sense amplifier type D flip-flop according to the present invention.
FIG. 27 is a circuit diagram showing a twenty-first embodiment of a sense amplifier type D flip-flop according to the present invention.
FIG. 28 is a circuit diagram illustrating a sense amplifier D-type flip-flop according to a twenty-second embodiment of the present invention.
FIG. 29 is a circuit diagram showing a twenty-third embodiment of the sense amplifier type D flip-flop according to the present invention.
FIG. 30 is a circuit diagram illustrating a sense amplifier D-type flip-flop according to a twenty-fourth embodiment of the present invention;
FIG. 31 is a circuit diagram showing a twenty-fifth embodiment of a sense amplifier type D flip-flop according to the present invention.
FIG. 32 is a circuit diagram showing a twenty-sixth embodiment of a sense amplifier type D flip-flop according to the present invention.
FIG. 33 is a circuit diagram showing a twenty-seventh embodiment of the sense amplifier type D flip-flop according to the present invention.
FIG. 34 is a circuit diagram showing a twenty-eighth embodiment of the sense amplifier type D flip-flop according to the present invention.
FIG. 35 is a circuit diagram showing a twenty-ninth embodiment of the sense amplifier type D flip-flop according to the present invention.
FIG. 36 is a circuit diagram illustrating a sense amplifier D-type flip-flop according to a thirtieth embodiment of the present invention;
FIG. 37 is a circuit diagram showing a thirty-first embodiment of the sense amplifier type D flip-flop according to the present invention;
FIG. 38 is a circuit diagram showing a 32nd embodiment of the sense amplifier type D flip-flop according to the present invention;
FIG. 39 is a circuit diagram showing a 33rd embodiment of the sense amplifier D-type flip-flop according to the present invention;
FIG. 40 is a circuit diagram showing a 34th embodiment of the sense amplifier type D flip-flop according to the present invention;
FIG. 41 is a circuit diagram showing a thirty-fifth embodiment of the sense amplifier type D flip-flop according to the present invention;
FIG. 42 is a circuit diagram showing a 36th embodiment of the sense amplifier D-type flip-flop according to the present invention;
FIG. 43 is a circuit diagram showing a 37th embodiment of a sense amplifier type D flip-flop according to the present invention;
FIG. 44 is a circuit diagram showing a 38th embodiment of the sense amplifier type D flip-flop according to the present invention;
FIG. 45 is a circuit diagram showing a first configuration example of a conventional sense amplifier type D flip-flop.
FIG. 46 is a timing chart illustrating the operation of the D-type flip-flop in FIG. 45.
FIG. 47 is a circuit diagram showing a second configuration example of a conventional sense amplifier type D flip-flop.
[Explanation of symbols]
10, 10-1 to 10-34, 20, 20-1, 20-2 ... sense amplifier type D flip-flops, 11, 11-1, 11-2, 11-4, 11-6, 11-8, 11-10, 11-12, 21... First stage latches, 12, 12-1, 12-3, 12-5, 12-7, 12-9, 12-11, 12-13, 12-15, 12 -16, 12-18 to 12-34, 22, 22-1, 22-2 ... second stage latches, PT111 to PT114, PT121, PT211 to PT214, PT221 ... PMOS transistors, NT111 to NT119, NT211 to NT216, NT121 ... NMOS transistors, NA121 to NA124 ... NAND gates.
Claims (24)
前記第1段ラッチは、
第1の出力ノードと、
第2の出力ノードと、
上記第1の出力ノードと基準電位間の第1の信号経路に当該基準電位に向かって順に形成される第1および第2の中間ノードと、
上記第2の出力ノードと上記基準電位間の第2の信号経路に当該基準電位に向かって順に形成される第3および第4の中間ノードと、
同期信号が第1の電位レベルのときに上記第1の出力ノードおよび上記第2の出力ノードを第2の電位レベルに設定するプリ設定手段と、
上記第2の出力ノードが第1の電位レベルのときに導通して上記第1の出力ノードを第2の電位源に接続し、第2の電位レベルのときに非導通状態に保持される第1のスイッチング手段と、
上記第1の出力ノードが第1の電位レベルのときに導通して上記第2の出力ノードを第2の電位源に接続し、第2の電位レベルのときに非導通状態に保持される第2のスイッチング手段と、
上記同期信号が第1の電位レベルのときに非導通状態に保持され、第2の電位レベルのときに導通する第3および第4のスイッチング手段と、
データ入力信号が第1の電位レベルのときに非導通状態に保持され、第2の電位レベルのときに導通する第5のスイッチング手段と、
上記データ入力信号の反転信号が第1の電位レベルのときに非導通状態に保持され、第2の電位レベルのときに導通する第6のスイッチング手段と、
上記第1の出力ノードが第1の電位レベルのときに非導通状態に保持され、第2の電位レベルのときに導通する第7のスイッチング手段と、
上記第2の出力ノードが第1の電位レベルのときに非導通状態に保持され、第2の電位レベルのときに導通する第8のスイッチング手段と、
を有し、
上記第3、第5、および第7のスイッチング手段は、上記第1の信号経路に直列に接続され、少なくとも上記第3のスイッチング手段は、上記第1の出力ノードと上記第1の中間ノードとの間、または上記第1の中間ノードと上記第2の中間ノードとの間に接続され、
上記第4、第6、および第8のスイッチング手段は、上記第2の信号経路に直列に接続され、少なくとも上記第4のスイッチング手段は、上記第2の出力ノードと上記第3の中間ノードとの間、または上記第3の中間ノードと上記第4の中間ノードとの間に接続されている
フリップフロップ。A flip-flop including a first-stage latch and a second-stage latch for latching latch data of the first-stage latch,
The first stage latch includes:
A first output node;
A second output node;
First and second intermediate nodes sequentially formed on the first signal path between the first output node and the reference potential toward the reference potential;
Third and fourth intermediate nodes sequentially formed on the second signal path between the second output node and the reference potential toward the reference potential;
Pre-setting means for setting the first output node and the second output node to a second potential level when the synchronization signal is at the first potential level;
The second output node conducts when the first output level is at the first potential level, connects the first output node to a second potential source, and maintains the non-conduction state at the second potential level. 1 switching means;
The first output node is conductive when the first output level is at the first potential level, connects the second output node to a second potential source, and is kept non-conductive at the second potential level. 2 switching means;
Third and fourth switching means which are kept non-conductive when the synchronization signal is at a first potential level and are conductive when at the second potential level;
Fifth switching means which is kept off when the data input signal is at the first potential level and is conductive when it is at the second potential level;
Sixth switching means which is kept non-conductive when the inverted signal of the data input signal is at a first potential level and is conductive when it is at a second potential level;
A seventh switching means which is kept non-conductive when the first output node is at the first potential level and is conductive when it is at the second potential level;
Eighth switching means which is kept off when the second output node is at the first potential level and is conductive when it is at the second potential level;
Has,
The third, fifth, and seventh switching means are connected in series to the first signal path, and at least the third switching means includes a first output node and a first intermediate node. Or between the first intermediate node and the second intermediate node,
The fourth, sixth, and eighth switching means are connected in series to the second signal path, and at least the fourth switching means includes a second output node and a third intermediate node. Or a flip-flop connected between the third intermediate node and the fourth intermediate node.
上記第4のスイッチング手段が上記第2の出力ノードと上記第3の中間ノードとの間に接続され、上記第6のスイッチング手段が上記第3の中間ノードと上記第4の中間ノードとの間に接続、上記第8のスイッチング手段が上記第4の中間ノードと上記基準電位との間に接続され、
上記第1段ラッチは、さらに、
上記第2の出力ノードが第2の電位レベルのときに導通して上記第1の中間ノードを上記基準電位に接続し、第1の電位レベルのときに非導通状態に保持される第9のスイッチング手段と、
上記第1の出力ノードが第2の電位レベルのときに導通して上記第3の中間ノードを上記基準電位に接続し、第1の電位レベルのときに非導通状態に保持される第10のスイッチング手段と、を有する
請求項1記載のフリップフロップ。The third switching means is connected between the first output node and the first intermediate node, and the fifth switching means is connected between the first intermediate node and the second intermediate node. And the seventh switching means is connected between the second intermediate node and the reference potential,
The fourth switching means is connected between the second output node and the third intermediate node, and the sixth switching means is connected between the third intermediate node and the fourth intermediate node. And the eighth switching means is connected between the fourth intermediate node and the reference potential,
The first stage latch further includes:
A ninth state in which the second output node conducts when the second potential level is at the second potential level and connects the first intermediate node to the reference potential, and is kept non-conductive when the second output node is at the first potential level Switching means;
The first output node conducts when the second potential level is at the second potential level, connects the third intermediate node to the reference potential, and maintains the non-conduction state at the first potential level. The flip-flop according to claim 1, further comprising switching means.
請求項2記載のフリップフロップ。3. The flip-flop according to claim 2, wherein the second-stage latch includes a circuit that outputs a data signal to be latched by the first-stage latch in parallel with a latch process.
請求項3記載のフリップフロップ。When the output signal level of the first-stage latch changes and a signal opposite to the second-stage latch is held, the second-stage latch simultaneously outputs the second-stage latch when the output signal of the first-stage latch changes. 4. The flip-flop according to claim 3, further comprising a circuit for invalidating the reciprocal signal held in the stage latch and transmitting the inverted signal to a final output signal.
上記第4のスイッチング手段が上記第2の出力ノードと上記第3の中間ノードとの間に接続され、上記第8のスイッチング手段が上記第3の中間ノードと上記第4の中間ノードとの間に接続、上記第6のスイッチング手段が上記第4の中間ノードと上記基準電位との間に接続され、
上記第1段ラッチは、さらに、
上記第2の出力ノードが第2の電位レベルのときに導通して上記第2の中間ノードを上記基準電位に接続し、第1の電位レベルのときに非導通状態に保持される第9のスイッチング手段と、
上記第1の出力ノードが第2の電位レベルのときに導通して上記第4の中間ノードを上記基準電位に接続し、第1の電位レベルのときに非導通状態に保持される第10のスイッチング手段と、を有する
請求項1記載のフリップフロップ。The third switching means is connected between the first output node and the first intermediate node, and the seventh switching means is connected between the first intermediate node and the second intermediate node. , The fifth switching means is connected between the second intermediate node and the reference potential,
The fourth switching means is connected between the second output node and the third intermediate node, and the eighth switching means is connected between the third intermediate node and the fourth intermediate node. , The sixth switching means is connected between the fourth intermediate node and the reference potential,
The first stage latch further includes:
A ninth state in which the second output node conducts when the second potential level is at the second potential level, connects the second intermediate node to the reference potential, and is kept in a non-conductive state at the first potential level Switching means;
The first output node conducts when the second potential level is at the second potential level, connects the fourth intermediate node to the reference potential, and maintains the non-conduction state at the first potential level. The flip-flop according to claim 1, further comprising switching means.
請求項5記載のフリップフロップ。6. The flip-flop according to claim 5, wherein the second-stage latch includes a circuit that outputs a data signal to be latched by the first-stage latch in parallel with a latch process.
請求項6記載のフリップフロップ。When the output signal level of the first-stage latch changes and a signal opposite to the second-stage latch is held, the second-stage latch simultaneously changes the output signal of the first-stage latch with the second-stage latch. 7. The flip-flop according to claim 6, further comprising a circuit for invalidating a reciprocal signal held in the stage latch and transmitting the inverted signal to a final output signal.
上記第4のスイッチング手段が上記第2の出力ノードと上記第3の中間ノードとの間に接続され、上記第8のスイッチング手段が上記第3の中間ノードと上記第4の中間ノードとの間に接続、上記第6のスイッチング手段が上記第4の中間ノードと上記基準電位との間に接続され、
上記第1段ラッチは、さらに、
上記第2の出力ノードが第2の電位レベルのときに導通して上記第1の中間ノードを上記基準電位に接続し、第1の電位レベルのときに非導通状態に保持される第9のスイッチング手段と、
上記第1の出力ノードが第2の電位レベルのときに導通して上記第3の中間ノードを上記基準電位に接続し、第1の電位レベルのときに非導通状態に保持される第10のスイッチング手段と、を有する
請求項1記載のフリップフロップ。The third switching means is connected between the first output node and the first intermediate node, and the seventh switching means is connected between the first intermediate node and the second intermediate node. , The fifth switching means is connected between the second intermediate node and the reference potential,
The fourth switching means is connected between the second output node and the third intermediate node, and the eighth switching means is connected between the third intermediate node and the fourth intermediate node. , The sixth switching means is connected between the fourth intermediate node and the reference potential,
The first stage latch further includes:
A ninth state in which the second output node conducts when the second potential level is at the second potential level and connects the first intermediate node to the reference potential, and is kept non-conductive when the second output node is at the first potential level Switching means;
The first output node conducts when the second potential level is at the second potential level, connects the third intermediate node to the reference potential, and maintains the non-conduction state at the first potential level. The flip-flop according to claim 1, further comprising switching means.
請求項8記載のフリップフロップ。9. The flip-flop according to claim 8, wherein the second-stage latch includes a circuit that outputs a data signal to be latched by the first-stage latch in parallel with a latch process.
請求項9記載のフリップフロップ。When the output signal level of the first-stage latch changes and a signal opposite to the second-stage latch is held, the second-stage latch simultaneously outputs the second-stage latch with the change of the output signal of the first-stage latch. 10. The flip-flop according to claim 9, further comprising a circuit for invalidating the reciprocal signal held in the stage latch and transmitting the signal to a final output signal.
上記第4のスイッチング手段が上記第2の出力ノードと上記第3の中間ノードとの間に接続され、上記第8のスイッチング手段が上記第3の中間ノードと上記第4の中間ノードとの間に接続、上記第6のスイッチング手段が上記第4の中間ノードと上記基準電位との間に接続され、
上記第1段ラッチは、さらに、
上記第2の出力ノードが第2の電位レベルのときに導通して上記第2の中間ノードと上記第4の中間ノードとを接続し、第1の電位レベルのときに非導通状態に保持される第9のスイッチング手段と、
上記第1の出力ノードが第2の電位レベルのときに導通して上記第2の中間ノードと上記第4の中間ノードとを接続し、第1の電位レベルのときに非導通状態に保持される第10のスイッチング手段と、を有する
請求項1記載のフリップフロップ。The third switching means is connected between the first output node and the first intermediate node, and the seventh switching means is connected between the first intermediate node and the second intermediate node. , The fifth switching means is connected between the second intermediate node and the reference potential,
The fourth switching means is connected between the second output node and the third intermediate node, and the eighth switching means is connected between the third intermediate node and the fourth intermediate node. , The sixth switching means is connected between the fourth intermediate node and the reference potential,
The first stage latch further includes:
The second output node conducts when the second output node is at the second potential level, connects the second intermediate node and the fourth intermediate node, and is kept in a non-conductive state when the second output node is at the first potential level. Ninth switching means,
The first output node is conductive when the second output node is at the second potential level, connects the second intermediate node and the fourth intermediate node, and is kept non-conductive when the first output node is at the first potential level. The flip-flop according to claim 1, further comprising: tenth switching means.
請求項11記載のフリップフロップ。12. The flip-flop according to claim 11, wherein the second-stage latch includes a circuit that outputs a data signal to be latched by the first-stage latch in parallel with a latch process.
請求項12記載のフリップフロップ。When the output signal level of the first-stage latch changes and a signal opposite to the second-stage latch is held, the second-stage latch simultaneously changes the output signal of the first-stage latch with the second-stage latch. 13. The flip-flop according to claim 12, further comprising a circuit for invalidating the reciprocal signal held in the stage latch and transmitting the inverted signal to a final output signal.
上記第4のスイッチング手段が上記第2の出力ノードと上記第3の中間ノードとの間に接続され、上記第8のスイッチング手段が上記第3の中間ノードと上記第4の中間ノードとの間に接続、上記第6のスイッチング手段が上記第4の中間ノードと上記基準電位との間に接続され、
上記第1段ラッチは、さらに、
抵抗成分を含み、上記第2の中間ノードと上記第4の中間ノードとを接続する接続手段を、有する
請求項1記載のフリップフロップ。The third switching means is connected between the first output node and the first intermediate node, and the seventh switching means is connected between the first intermediate node and the second intermediate node. , The fifth switching means is connected between the second intermediate node and the reference potential,
The fourth switching means is connected between the second output node and the third intermediate node, and the eighth switching means is connected between the third intermediate node and the fourth intermediate node. , The sixth switching means is connected between the fourth intermediate node and the reference potential,
The first stage latch further includes:
2. The flip-flop according to claim 1, further comprising a connection unit that includes a resistance component and connects the second intermediate node and the fourth intermediate node.
請求項14記載のフリップフロップ。15. The flip-flop according to claim 14, wherein the second-stage latch includes a circuit that outputs a data signal to be latched by the first-stage latch in parallel with a latch process.
請求項15記載のフリップフロップ。When the output signal level of the first-stage latch changes and a signal opposite to the second-stage latch is held, the second-stage latch simultaneously outputs the second-stage latch when the output signal of the first-stage latch changes. 16. The flip-flop according to claim 15, further comprising a circuit for invalidating the reciprocal signal held in the stage latch and transmitting the inverted signal to a final output signal.
上記第6のスイッチング手段が上記第2の出力ノードと上記第3の中間ノードとの間に接続され、上記第4のスイッチング手段が上記第3の中間ノードと上記第4の中間ノードとの間に接続、上記第8のスイッチング手段が上記第4の中間ノードと上記基準電位との間に接続され、
上記第1段ラッチは、さらに、
上記第2の出力ノードが第2の電位レベルのときに導通して上記第1の出力ノードと上記第1の中間ノードとを接続し、第1の電位レベルのときに非導通状態に保持される第9のスイッチング手段と、
上記第1の出力ノードが第2の電位レベルのときに導通して上記第2の出力ノードと上記第3の中間ノードとを接続し、第1の電位レベルのときに非導通状態に保持される第10のスイッチング手段と、を有する
請求項1記載のフリップフロップ。The fifth switching means is connected between the first output node and the first intermediate node, and the third switching means is connected between the first intermediate node and the second intermediate node. And the seventh switching means is connected between the second intermediate node and the reference potential,
The sixth switching means is connected between the second output node and the third intermediate node, and the fourth switching means is connected between the third intermediate node and the fourth intermediate node. And the eighth switching means is connected between the fourth intermediate node and the reference potential,
The first stage latch further includes:
The second output node is conductive when the second potential level is at the second potential level to connect the first output node to the first intermediate node, and is kept in a non-conductive state when the second output node is at the first potential level. Ninth switching means,
The first output node is conductive when the second potential level is at the second potential level to connect the second output node to the third intermediate node, and is kept non-conductive at the first potential level. The flip-flop according to claim 1, further comprising: tenth switching means.
請求項17記載のフリップフロップ。18. The flip-flop according to claim 17, wherein the second-stage latch includes a circuit that outputs a data signal to be latched by the first-stage latch in parallel with a latch process.
請求項18記載のフリップフロップ。When the output signal level of the first-stage latch changes and a signal opposite to the second-stage latch is held, the second-stage latch simultaneously outputs the second-stage latch when the output signal of the first-stage latch changes. 19. The flip-flop according to claim 18, further comprising a circuit for invalidating the reciprocal signal held in the stage latch and transmitting the inverted signal to a final output signal.
上記第6のスイッチング手段が上記第2の出力ノードと上記第3の中間ノードとの間に接続され、上記第4のスイッチング手段が上記第3の中間ノードと上記第4の中間ノードとの間に接続、上記第8のスイッチング手段が上記第4の中間ノードと上記基準電位との間に接続され、
上記第1段ラッチは、さらに、
抵抗成分を含み、上記第2の中間ノードと上記第4の中間ノードとを接続する接続手段を、有する
請求項1記載のフリップフロップ。The fifth switching means is connected between the first output node and the first intermediate node, and the third switching means is connected between the first intermediate node and the second intermediate node. And the seventh switching means is connected between the second intermediate node and the reference potential,
The sixth switching means is connected between the second output node and the third intermediate node, and the fourth switching means is connected between the third intermediate node and the fourth intermediate node. And the eighth switching means is connected between the fourth intermediate node and the reference potential,
The first stage latch further includes:
2. The flip-flop according to claim 1, further comprising a connection unit that includes a resistance component and connects the second intermediate node and the fourth intermediate node.
請求項20記載のフリップフロップ。21. The flip-flop according to claim 20, wherein the second-stage latch includes a circuit that outputs a data signal to be latched by the first-stage latch in parallel with a latch process.
請求項21記載のフリップフロップ。When the output signal level of the first-stage latch changes and a signal opposite to the second-stage latch is held, the second-stage latch simultaneously outputs the second-stage latch when the output signal of the first-stage latch changes. 22. The flip-flop according to claim 21, further comprising a circuit for invalidating the reciprocal signal held in the stage latch and transmitting the inverted signal to a final output signal.
前記第1段ラッチは、
第1の出力ノードと、
第2の出力ノードと、
第1の中間ノードと、
第2の中間ノードと、
第3の中間ノードと、
同期信号が第1の電位レベルのときに上記第1の出力ノードおよび上記第2の出力ノードを第2の電位レベルに設定するプリ設定手段と、
上記第2の出力ノードが第1の電位レベルのときに導通して上記第1の出力ノードを第2の電位源に接続し、第2の電位レベルのときに非導通状態に保持される第1のスイッチング手段と、
上記第1の出力ノードが第1の電位レベルのときに導通して上記第2の出力ノードを第2の電位源に接続し、第2の電位レベルのときに非導通状態に保持される第2のスイッチング手段と、
上記第1の出力ノードと上記第1の中間ノードとの間に接続され、上記第2の出力ノードが第1の電位レベルのときに非導通状態に保持され、第2の電位レベルのときに導通する第3のスイッチング手段と、
上記第2の出力ノードと上記第2の中間ノードとの間に接続され、上記第1の出力ノードが第1の電位レベルのときに非導通状態に保持され、第2の電位レベルのときに導通する第4のスイッチング手段と、
上記第1の中間ノードと上記第3の中間ノードとの間に接続され、データ入力信号が第1の電位レベルのときに非導通状態に保持され、第2の電位レベルのときに導通する第5のスイッチング手段と、
上記第2の中間ノードと上記第3の中間ノードとの間に接続され、データ入力信号の反転信号が第1の電位レベルのときに非導通状態に保持され、第2の電位レベルのときに導通する第6のスイッチング手段と、
上記第3の中間ノードと基準電位との間に接続され、上記同期信号が第1の電位レベルのときに非導通状態に保持され、第2の電位レベルのときに導通する第7のスイッチング手段と、
抵抗成分を含み、上記第1の中間ノードと上記第2の中間ノードを接続する接続手段と、を有し、
上記第2段ラッチは、
上記第1段ラッチによるラッチすべきデータ信号をラッチ処理に並行して出力する回路を含む
フリップフロップ。A flip-flop including a first-stage latch and a second-stage latch for latching latch data of the first-stage latch,
The first stage latch includes:
A first output node;
A second output node;
A first intermediate node;
A second intermediate node;
A third intermediate node;
Pre-setting means for setting the first output node and the second output node to a second potential level when the synchronization signal is at the first potential level;
The second output node conducts when the first output level is at the first potential level, connects the first output node to a second potential source, and maintains the non-conduction state at the second potential level. 1 switching means;
The first output node is conductive when the first output level is at the first potential level, connects the second output node to a second potential source, and is kept non-conductive at the second potential level. 2 switching means;
Connected between the first output node and the first intermediate node, held in a non-conductive state when the second output node is at a first potential level, and Third switching means for conducting;
Connected between the second output node and the second intermediate node, held in a non-conductive state when the first output node is at a first potential level, and Fourth switching means for conducting;
A third node, which is connected between the first intermediate node and the third intermediate node, is held in a non-conductive state when the data input signal is at the first potential level and is conductive when the data input signal is at the second potential level 5 switching means;
It is connected between the second intermediate node and the third intermediate node, is held in a non-conductive state when the inverted signal of the data input signal is at the first potential level, and is held when the inverted signal of the data input signal is at the second potential level. Sixth switching means for conducting,
Seventh switching means which is connected between the third intermediate node and a reference potential, is kept non-conductive when the synchronization signal is at the first potential level, and is conductive when it is at the second potential level When,
A connection unit that includes a resistance component and connects the first intermediate node and the second intermediate node;
The second stage latch includes:
A flip-flop including a circuit for outputting a data signal to be latched by the first-stage latch in parallel with a latch process.
請求項23記載のフリップフロップ。When the output signal level of the first-stage latch changes and a signal opposite to the second-stage latch is held, the second-stage latch simultaneously outputs the second-stage latch when the output signal of the first-stage latch changes. 24. The flip-flop according to claim 23, further comprising a circuit for invalidating the reciprocal signal held in the stage latch and transmitting the inverted signal to a final output signal.
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Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007043666A (en) * | 2005-06-29 | 2007-02-15 | Toshiba Corp | Semiconductor integrated circuit device |
JP2007166441A (en) * | 2005-12-16 | 2007-06-28 | Nec Engineering Ltd | Sense amplifier circuit |
JP2008131320A (en) * | 2006-11-21 | 2008-06-05 | Sony Corp | Flip-flop circuit, and display device |
US7504871B2 (en) | 2006-07-26 | 2009-03-17 | Samsung Electronics Co., Ltd. | Flip-flops and electronic digital circuits including the same |
JP2012055003A (en) * | 2005-06-29 | 2012-03-15 | Toshiba Corp | Semiconductor integrated circuit device |
CN102426846A (en) * | 2011-12-07 | 2012-04-25 | 北京大学 | Sensitive-amplifier-based trigger |
JP2013110690A (en) * | 2011-11-24 | 2013-06-06 | Toyota Motor Corp | Latched comparator |
US9124261B2 (en) | 2010-12-02 | 2015-09-01 | Samsung Electronics Co., Ltd. | Flip-flop circuit |
US10454458B2 (en) | 2017-03-13 | 2019-10-22 | Toshiba Memory Corporation | Latch circuit and comparator circuit |
-
2002
- 2002-12-26 JP JP2002378299A patent/JP2004214717A/en active Pending
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007043666A (en) * | 2005-06-29 | 2007-02-15 | Toshiba Corp | Semiconductor integrated circuit device |
JP2012055003A (en) * | 2005-06-29 | 2012-03-15 | Toshiba Corp | Semiconductor integrated circuit device |
JP2007166441A (en) * | 2005-12-16 | 2007-06-28 | Nec Engineering Ltd | Sense amplifier circuit |
US7504871B2 (en) | 2006-07-26 | 2009-03-17 | Samsung Electronics Co., Ltd. | Flip-flops and electronic digital circuits including the same |
JP2008131320A (en) * | 2006-11-21 | 2008-06-05 | Sony Corp | Flip-flop circuit, and display device |
US9124261B2 (en) | 2010-12-02 | 2015-09-01 | Samsung Electronics Co., Ltd. | Flip-flop circuit |
US9762214B2 (en) | 2010-12-02 | 2017-09-12 | Samsung Electronics Co., Ltd. | Flip-flop circuit |
JP2013110690A (en) * | 2011-11-24 | 2013-06-06 | Toyota Motor Corp | Latched comparator |
CN102426846A (en) * | 2011-12-07 | 2012-04-25 | 北京大学 | Sensitive-amplifier-based trigger |
US10454458B2 (en) | 2017-03-13 | 2019-10-22 | Toshiba Memory Corporation | Latch circuit and comparator circuit |
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