JP2569750B2 - Synchronous driver circuit - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、例えばバス・ドライバなどのCMOSトラン
ジスタ構成のディジタル集積回路における同期型ドライ
バ回路に関するものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a synchronous driver circuit in a digital integrated circuit having a CMOS transistor configuration such as a bus driver.
第４図は、例えば昭和58年12月１日共立出版株式会社
発行「VLSI設計入門」68ページに掲載された従来のCMOS
構成のドライバ回路を示す図である。この図において、
２はＰチャネル型MOSトランジスタ、３はＮチャネル型M
OSトランジスタであり、ON抵抗が小さく大きなドライブ
能力を持つ。５はCMOS構成のインバータであり、入力信
号ａを反転増幅している。50は高論理レベルＶDDの電源
であり、51は低論理レベルGNDの電源（接地）であり、5
2はＰチャネル型MOSトランジスタ、53はＮチャネル型MO
Sトランジスタである。FIG. 4 shows a conventional CMOS described on page 68 of “Introduction to VLSI Design” issued by Kyoritsu Shuppan Co., Ltd. on December 1, 1983, for example.
FIG. 3 is a diagram illustrating a driver circuit having a configuration. In this figure,
2 is a P channel type MOS transistor, 3 is an N channel type M transistor
An OS transistor with low ON resistance and high drive capability. Reference numeral 5 denotes a CMOS inverter, which inverts and amplifies the input signal a. 50 is a high logic level VDD power supply, 51 is a low logic level GND power supply (ground), 5
2 is a P-channel type MOS transistor, 53 is an N-channel type MO
It is an S transistor.
次に動作について説明する。 Next, the operation will be described.
第５図に入力信号ａが遷移するときの入力信号a,イン
バータ５の出力信号b,出力信号OUTの電源波形と、ドラ
イバ回路の出力と、接地51の間に容量性負荷を接続した
ときの出力負荷容量を充電するための充電電流I1と、MO
Sトランジスタ2,3を貫く貫通電流I2と、電源50の電源電
流ＩDDの電流波形とを示す。FIG. 5 shows a case where a capacitive load is connected between the input signal a when the input signal a transitions, the output signal b of the inverter 5 and the power supply waveform of the output signal OUT, the output of the driver circuit, and the ground 51. The charging current I1 for charging the output load capacity and MO
7 shows a through current I2 passing through the S transistors 2 and 3, and a current waveform of a power supply current IDD of the power supply 50.
入力信号ａの立ち上がり遷移に伴い、インバータ５の
出力信号ｂが高論理レベルＶDDから低論理レベルGNDに
遷移する。次いで、出力信号OUTが低論理レベルGNDから
高論理レベルＶDDに遷移する。次いで、入力信号ａの立
ち下がり遷移に伴い、インバータ５の出力信号ｂが低論
理レベルGNDから高論理レベルＶDDに遷移する。次い
で、出力信号OUTが高論理レベルＶDDから低論理レベルG
NDに遷移する。この出力信号OUTの遷移時には貫通電流I
2が流れる。With the rising transition of the input signal a, the output signal b of the inverter 5 transitions from the high logic level VDD to the low logic level GND. Next, the output signal OUT transitions from the low logic level GND to the high logic level VDD. Next, with the falling transition of the input signal a, the output signal b of the inverter 5 transitions from the low logic level GND to the high logic level VDD. Next, the output signal OUT changes from the high logic level VDD to the low logic level G.
Transition to ND. When the output signal OUT transitions, the through current I
2 flows.
従来のドライバ回路は以上のように構成されているの
で、Ｐチャネル,Nチャネル型MOSトランジスタ2,3の両方
が同時にONしている期間がある。つまり、インバータ５
の出力信号ｂの電位がＮチャネル型MOSトランジスタ３
のしきい値電圧ＶthNからＶDD＋Ｐチャネル型MOSトラン
ジスタ２のしきい値電圧ＶthPの間に存在している期間
である。入力信号ａの立ち下がり遷移のときも同様であ
り、第５図の時刻T1とT2とで大きな貫通電流I2が流れて
いる。ゆえに、以上のようなドライバ回路を多数使用し
ているマイクロプロセッサなどでは、クロックに同期し
て同時に多数のドライバが遷移するため、一時に大電流
が流れ、消費電力が大きくしたりAl配線のマイグレーシ
ョンやノイズ電圧を発生させてディジタル集積回路の誤
動作を引き起こしたりする問題点があった。Since the conventional driver circuit is configured as described above, there is a period in which both the P-channel and N-channel MOS transistors 2 and 3 are simultaneously ON. That is, the inverter 5
Of the output signal b of the N-channel MOS transistor 3
Is between the threshold voltage VthN and the threshold voltage VthP of the VDD + P-channel MOS transistor 2. The same applies to the falling transition of the input signal a, and a large through current I2 flows between times T1 and T2 in FIG. Therefore, in a microprocessor or the like that uses a large number of driver circuits as described above, a large number of drivers transition at the same time in synchronization with the clock, so a large current flows at one time, increasing power consumption and migrating the Al wiring. Or a noise voltage is generated to cause a malfunction of the digital integrated circuit.
この発明は、上記のような問題点を解決するためにな
されたもので、ドライブ能力の大きなMOSトランジスタ
の遷移時の貫通電流を流さないドライバ回路を得ること
を目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to provide a driver circuit which does not allow a through current to flow during transition of a MOS transistor having a large driving capability.
この発明に係る同期型ドライバ回路は、第１の電源と
第２の電源間に直列に接続されたＰチャネル型の第１お
よび第２のMOSトランジスタと、Ｎチャネル型の第３お
よ第４のMOSトランジスタと、第１の論理レベルと第２
の論理レベルが交互にくり返されるクロック信号と同期
した入力信号を受けて前記第２のMOSトランジスタおよ
び第３のMOSトランジスタの一方をONとする第１の論理
ゲートと、この第１の論理ゲートにより前記の第２のMO
SトランジスタがONされた後に、前記クロック信号と前
記同期した入力信号を受けて前記第１のMOSトランジス
タをONとする第２の論理ゲートと、前記第１の論理ゲー
トにより前記第３のMOSトランジスタがONとされた後
に、前記クロック信号と前記同期した入力信号を受けて
前記第４のMOSトランジスタをONとする第３の論理ゲー
トと、前記クロック信号が第１の論理レベルのとき入力
信号をラッチし、前記クロック信号が第２の論理レベル
の間、その論理レベルを保持出力するラッチ回路とから
構成され、前記第２と第３のMOSトランジスタの間から
出力信号を取出すようにしたものである。A synchronous driver circuit according to the present invention comprises P-channel first and second MOS transistors connected in series between a first power supply and a second power supply, and N-channel third and fourth MOS transistors. MOS transistor, the first logic level and the second
A first logic gate for turning on one of the second MOS transistor and the third MOS transistor in response to an input signal synchronized with a clock signal whose logic level is alternately repeated, and a first logic gate The second MO
A second logic gate that turns on the first MOS transistor in response to the clock signal and the input signal synchronized with the clock signal after the S transistor is turned on, and a third logic transistor that is turned on by the first logic gate Is turned on, a third logic gate that receives the input signal synchronized with the clock signal and turns on the fourth MOS transistor, and an input signal when the clock signal is at the first logic level. A latch circuit for latching and holding and outputting the logic level while the clock signal is at a second logic level, and taking out an output signal from between the second and third MOS transistors. is there.
この発明においては、第１から第４のMOSトランジス
タが第1,第2,第３の論理ゲートによりドライブされ、内
側の第２および第３のMOSトランジスタのONまたはOFFの
状態決定の後に、外側の２つのMOSトランジスタのどち
らかがONする。In the present invention, the first to fourth MOS transistors are driven by the first, second, and third logic gates, and after determining the ON or OFF state of the inner second and third MOS transistors, One of the two MOS transistors is turned on.
以下、この発明の一実施例について説明する。 Hereinafter, an embodiment of the present invention will be described.
第１図はこの発明の同期型ドライバ回路の一実施例を
示す回路図である。第１図において、第４図と同一符号
は同一のものを示し、１はＰチャネル型MOSトランジス
タ、４はＮチャネル型MOSトランジスタであり、ON抵抗
が小さくドライブ能力が高いものである。５は２つの同
期信号φ，に同期した入力信号ａを反転させるCMOS構
成のインバータである。6,7はそれぞれCMOS構成のNAND,
NORゲートであり、入力信号ａと２つの同期信号φ，
とを入力としてＰチャネル型MOSトランジスタ１とＮチ
ャネル型MOSトランジスタ４をそれぞれドライブする。
また、8,9,10はインバータ、11,14はＰチャネル型MOSト
ランジスタ、12,13はＮチャネル型MOSトランジスタであ
り、Ｐチャネル型MOSトランジスタ11とＮチャネル型MOS
トランジスタ12およびＰチャネル型MOSトランジスタ14
とＮチャネル型MOSトランジスタ13とで構成された２組
のトランスファゲート300,400と、インバータ8,9,10と
によってラッチ回路を構成している。このラッチ回路は
同期型ドライバ回路100の入力信号ａを供給し、また、
同期信号φを同期型ドライバ回路100と共用し、この同
期信号φをインバータ８で反転して得られる他の同期信
号を供給する。FIG. 1 is a circuit diagram showing one embodiment of the synchronous driver circuit of the present invention. In FIG. 1, the same reference numerals as those in FIG. 4 denote the same parts, and 1 is a P-channel MOS transistor and 4 is an N-channel MOS transistor, which has a small ON resistance and a high driving capability. Reference numeral 5 denotes a CMOS inverter for inverting the input signal a synchronized with the two synchronization signals φ,. 6 and 7 are CMOS configuration NAND, respectively.
A NOR gate having an input signal a and two synchronization signals φ,
To drive the P-channel MOS transistor 1 and the N-channel MOS transistor 4 respectively.
Also, 8, 9, and 10 are inverters, 11 and 14 are P-channel MOS transistors, 12 and 13 are N-channel MOS transistors, and a P-channel MOS transistor 11 and an N-channel MOS transistor.
Transistor 12 and P-channel MOS transistor 14
A latch circuit is constituted by two sets of transfer gates 300 and 400 each including an N-channel MOS transistor 13 and inverters 8, 9, and 10. This latch circuit supplies the input signal a of the synchronous driver circuit 100, and
The synchronous signal φ is shared with the synchronous driver circuit 100, and another synchronous signal obtained by inverting the synchronous signal φ by the inverter 8 is supplied.
第２図に、第１図におけるラッチ回路の入力信号INを
２つの同期信号φ，でラッチした同期型ドライバ回路
100の入力信号ａに対するラッチ回路の入力信号INと、
２つの同期信号φ，と、同期型ドライバ回路100の入
力信号ａと、インバータ５の出力信号ｂと、NANDゲート
６の出力信号ｃと、NORゲート７の出力信号ｄと、出力
信号OUTの電圧波形と、同期型ドライバ回路100の出力と
接地51の間に容量性負荷を接続したときの、出力負荷容
量を充電するための充電電流I1と、MOSトランジスタ1,
2,3,4を貫く貫通電流I2と、電源50の電源電流ＩDDの電
流波形とを示す。FIG. 2 shows a synchronous driver circuit in which the input signal IN of the latch circuit in FIG. 1 is latched by two synchronous signals φ and
An input signal IN of the latch circuit for 100 input signals a;
The two synchronous signals φ, the input signal a of the synchronous driver circuit 100, the output signal b of the inverter 5, the output signal c of the NAND gate 6, the output signal d of the NOR gate 7, and the voltage of the output signal OUT The waveform, the charging current I1 for charging the output load capacitance when a capacitive load is connected between the output of the synchronous driver circuit 100 and the ground 51, and the MOS transistor 1,
The through current I2 passing through 2, 3, and 4 and the current waveform of the power supply current IDD of the power supply 50 are shown.
同期信号φが高論理レベルＶDDに遷移すると、他の同
期信号はインバータ８により低論理レベルGNDにな
り、トランスファゲート300がONし，トランスファゲー
ト400がOFFする。このとき、ラッチ回路の入力信号INが
高論理レベルＶDDであったとする。すると、同期型ドラ
イバ回路100の入力信号ａとなる、２段の直列に接続し
たインバータ9,10の出力信号はインバータ９、10により
高論理レベルＶDDになる。すると、インバータ５の出力
信号ｂはインバータ５により低論理レベルGNDになる。
また、NANDゲート６の出力信号ｃは、他の同期信号
と、入力信号ａのNANDをとるので高論理レベルＶDDであ
り、NORゲート７の出力信号ｄは、同期信号φと入力信
号ａとのNORをとるので低論理レベルGNDである。この
時、MOSトランジスタ1,2,3,4のうち、MOSトランジスタ
２だけがONすることになり、出力信号OUTの論理レベル
は変わらない。When the synchronizing signal φ transitions to the high logical level VDD, the other synchronizing signals are turned to the low logical level GND by the inverter 8, and the transfer gate 300 is turned on and the transfer gate 400 is turned off. At this time, it is assumed that the input signal IN of the latch circuit is at the high logic level VDD. Then, the output signals of the inverters 9 and 10 connected in series in two stages, which become the input signal a of the synchronous driver circuit 100, become the high logic level VDD by the inverters 9 and 10. Then, the output signal b of the inverter 5 is set to the low logic level GND by the inverter 5.
The output signal c of the NAND gate 6 is at a high logic level VDD because the NAND of the input signal a is taken with another synchronization signal, and the output signal d of the NOR gate 7 is a signal of the synchronization signal φ and the input signal a. This is a low logic level GND because it takes NOR. At this time, only the MOS transistor 2 of the MOS transistors 1, 2, 3, and 4 is turned on, and the logical level of the output signal OUT does not change.
次に、同期信号φが低論理レベルGNDに遷移すると、
他の同期信号はインバータ８により高論理レベルＶDD
になり、トランスファゲート300がOFFし、トランスファ
ゲート400がONする。この時、２段の直列に接続したイ
ンバータ9,10の出力信号は、トランスファゲート400を
通してインバータ９の入力に正帰還されるので、同期型
ドライバ回路100の入力信号ａの論理レベルは、高論理
レベルＶDDのままである。しかし、NANDゲート６の出力
信号ｃは、他の同期信号と、同期型ドライバ回路100
の入力信号ａのNANDをとるので低論理レベルGNDに遷移
する。他方、NORゲート７の出力信号ｄは、同期信号φ
と同期型ドライバ回路100の入力信号ａとのNORをとるの
で低論理レベルGNDのままである。すると、MOSトランジ
スタ1,2,3,4のうちMOSトランジスタ２の他に新たにMOS
トランジスタ１がONし、出力信号OUTが高論理レベルＶD
Dに遷移する。Next, when the synchronization signal φ transitions to the low logic level GND,
Other synchronization signals are supplied to the inverter 8 by the high logic level VDD.
, The transfer gate 300 is turned off, and the transfer gate 400 is turned on. At this time, since the output signals of the inverters 9 and 10 connected in series in two stages are positively fed back to the input of the inverter 9 through the transfer gate 400, the logic level of the input signal a of the synchronous driver circuit 100 becomes high. It remains at level VDD. However, the output signal c of the NAND gate 6 is different from the other synchronizing signals and the synchronous driver circuit 100.
Since the input signal a is NANDed, the signal transits to the low logic level GND. On the other hand, the output signal d of the NOR gate 7 is the synchronization signal φ
And the input signal a of the synchronous driver circuit 100 is NORed, so that it remains at the low logic level GND. Then, in addition to the MOS transistor 2 among the MOS transistors 1, 2, 3, and 4, a new MOS transistor is added.
Transistor 1 turns on and output signal OUT goes to high logic level VD
Transition to D.
次に、再度同期信号φが高論理レベルＶDDに遷移する
とき、ラッチ回路の入力信号INが低論理レベルGNDであ
ったとする。すると、他の同期信号はインバータ８に
より低論理レベルGNDになり、トランスファゲート300が
ONし、トランスファゲート400がOFFするので、同期型ド
ライバ回路100の入力信号ａである２段の直列に接続し
たインバータ9,10の出力信号は、インバータ9,10により
低論理レベルGNDになる。すると、インバータ５の出力
信号ｂはインバータ５により高論理レベルＶDDになる。
また、NANDゲート６の出力信号ｃは、他の同期信号
と、同期型ドライバ回路100の入力信号ａのNANDをとる
ので高論理レベルＶDDであり、NORゲート７の出力信号
ｄは、同期信号φと同期型ドライバ回路100の入力信号
ａとのNORをとるので低論理レベルGNDである。すなわ
ち、MOSトランジスタ1,2,3,4のうちMOSトランジスタ３
だけがONするので、出力信号OUTの論理レベルは変わら
ない。Next, it is assumed that when the synchronizing signal φ changes to the high logic level VDD again, the input signal IN of the latch circuit is at the low logic level GND. Then, the other synchronization signals are set to the low logic level GND by the inverter 8, and the transfer gate 300 is
Since the transfer gate 400 is turned on and the transfer gate 400 is turned off, the output signal of the two-stage serially connected inverters 9 and 10, which is the input signal a of the synchronous driver circuit 100, becomes a low logic level GND by the inverters 9 and 10. Then, the output signal b of the inverter 5 becomes the high logic level VDD by the inverter 5.
The output signal c of the NAND gate 6 is at a high logic level VDD because the NAND of the input signal a of the synchronous driver circuit 100 is taken with another synchronous signal, and the output signal d of the NOR gate 7 is the synchronous signal φ. NOR of the synchronous driver circuit 100 and the input signal a of the synchronous driver circuit 100. That is, among the MOS transistors 1, 2, 3, and 4, the MOS transistor 3
Only turns ON, the logic level of the output signal OUT does not change.
次に、同期信号φが低論理レベルGNDに遷移すると、
他の同期信号はインバータ８により高論理レベルＶDD
になり、トランスファゲート300がOFFし、トランスファ
ゲート400がONする。すると、２段の直列に接続したイ
ンバータ9,10の出力信号は、トランスファゲート400を
通してインバータ９の入力に正帰還されるので、同期型
ドライバ回路100の入力信号ａの論理レベルは、低論理
レベルGNDのままである。また、NANDゲート６の出力信
号ｃは、他の同期信号と、同期型ドライバ回路100の
入力信号ａのNANDをとるので高論理レベルＶDDのままで
あり、NORゲート７の出力信号ｄは、同期信号φと同期
型ドライバ回路100の入力信号ａとのNORをとるので高論
理レベルＶDDに遷移する。すると、MOSトランジスタ1,
2,3,4のうちMOSトランジスタ３の他に新たに４がONし、
出力信号OUTが低論理レベルGNDに遷移する。Next, when the synchronization signal φ transitions to the low logic level GND,
Other synchronization signals are supplied to the inverter 8 by the high logic level VDD.
, The transfer gate 300 is turned off, and the transfer gate 400 is turned on. Then, the output signals of the inverters 9 and 10 connected in series in two stages are positively fed back to the input of the inverter 9 through the transfer gate 400, so that the logic level of the input signal a of the synchronous driver circuit 100 becomes low. It remains at GND. Also, the output signal c of the NAND gate 6 remains at the high logic level VDD because the NAND of the input signal a of the synchronous driver circuit 100 is taken with the other synchronous signal, and the output signal d of the NOR gate 7 is synchronous. Since the signal φ is NORed with the input signal a of the synchronous driver circuit 100, the signal φ transits to the high logic level VDD. Then, the MOS transistor 1,
Of 2,3,4, a new 4 turns on in addition to the MOS transistor 3,
The output signal OUT transitions to the low logic level GND.
このように、この発明の同期型ドライバ回路では常に
MOSトランジスタ1,2,3,4のうちの少なくとも１つがOFF
しているので、MOSトランジスタ1,2,3,4を貫いて流れる
貫通電流I2はなく、第２図で出力信号OUTの立ち上がり
遷移時T1に流れている電源50の電源電流ＩDDは、充電電
流I1に等しい。Thus, in the synchronous driver circuit of the present invention,
At least one of MOS transistors 1, 2, 3, 4 is OFF
Therefore, there is no through current I2 flowing through the MOS transistors 1, 2, 3, and 4. In FIG. 2, the power supply current IDD of the power supply 50 flowing at the rising transition T1 of the output signal OUT is the charging current Equal to I1.
なお、ラッチ回路の入力信号INのラッチにより、同期
型ドライバ回路100の入力信号ａが変化してから、出力
信号OUTをより早く変化させるために、第３図（ａ）に
示すように同期型ドライバ回路100よりもドライブ能力
が小さな第２のドライバ回路200を並列に設けてもよ
く、第２のドライバ回路200としては、第３図（ｂ）に
示すように、インバータ15を偶数段直列接続して構成し
たものを用いればよい。The latch of the input signal IN of the latch circuit causes the output signal OUT of the synchronous driver circuit 100 to change faster after the input signal a of the synchronous driver circuit 100 changes, as shown in FIG. A second driver circuit 200 having a lower driving capability than the driver circuit 100 may be provided in parallel. As the second driver circuit 200, as shown in FIG. What was constituted may be used.
また、NANDゲート６の出力を入力として、Ｐチャネル
型MOSトランジスタ１のゲートに出力信号を得る、偶数
段の直列接続したインバータをNANDゲート６とＰチャネ
ル型MOSトランジスタ１の間に挿入してもよいほか、NOR
ゲート７の出力を入力としてＮチャネル型MOSトランジ
スタ４のゲートに出力信号を得る、偶数段の直列接続し
たインバータをNORゲート７とＮチャネル型MOSトランジ
スタ４の間に挿入してもよい。In addition, an even-numbered series-connected inverter that obtains an output signal at the gate of the P-channel MOS transistor 1 with the output of the NAND gate 6 as an input may be inserted between the NAND gate 6 and the P-channel MOS transistor 1. Good and NOR
An even-numbered series-connected inverter that obtains an output signal at the gate of the N-channel MOS transistor 4 using the output of the gate 7 as an input may be inserted between the NOR gate 7 and the N-channel MOS transistor 4.
さらにまた、インバータ５を奇数段の直列接続したイ
ンバータに変えてもよい。Furthermore, the inverter 5 may be changed to an odd-numbered series-connected inverter.
この発明は、以上説明したとおり、第１の電源と第２
の電源間に直列に接続されたＰチャネル型の第１および
第２のMOSトランジスタと、Ｎチャネル型の第３および
第４のMOSトランジスタと、第１の論理レベルと第２の
論理レベルが交互にくり返されるクロック信号と同期し
た入力信号を受けて前記第２のMOSトランジスタおよび
第３のMOSトランジスタの一方をONとする第１の論理ゲ
ートと、この第１の論理ゲートにより前記の第２のMOS
トランジスタがONされた後に、前記クロック信号と前記
同期した入力信号を受けて前記第１のMOSトランジスタ
をONとする第２の論理ゲートと、前記第１の論理ゲート
により前記第３のMOSトランジスタがONとされた後に、
前記クロック信号と前記同期した入力信号を受けて前記
第４のMOSトランジスタをONとする第３の論理ゲート
と、前記クロック信号が第１の論理レベルのとき入力信
号をラッチし、前記クロック信号が第２の論理レベルの
間、その論理レベルを保持出力するラッチ回路とから構
成され、前記第２と第３のMOSトランジスタの間から出
力信号を取出すようにしたので、ドライブ能力の大きな
MOSトランジスタの遷移時の貫通電流がなく、消費電力
を減らせることができ、また、ディレイを同期信号（ク
ロック信号）で正確に指定できるため、MOSトランジス
タのしきい値（Ｖth）などに影響を受けにくくなる。さ
らに誤動作の原因となるAl配線のマイグレーションやノ
イズの発生を無くすことができるという効果がある。As described above, the present invention provides the first power supply and the second power supply.
P-channel type first and second MOS transistors, N-channel type third and fourth MOS transistors, and a first logic level and a second logic level alternately connected in series between power supplies A first logic gate for turning on one of the second MOS transistor and the third MOS transistor in response to an input signal synchronized with the clock signal repeated, and the second logic transistor MOS
After the transistor is turned on, a second logic gate that turns on the first MOS transistor in response to the clock signal and the input signal synchronized with the clock signal, and the third MOS transistor is formed by the first logic gate. After being turned ON,
A third logic gate that turns on the fourth MOS transistor in response to the clock signal and the input signal synchronized with the clock signal, and latches the input signal when the clock signal is at a first logic level; And a latch circuit for holding and outputting the logic level during the second logic level, and an output signal is taken out between the second and third MOS transistors.
Since there is no through current at the time of transition of the MOS transistor, power consumption can be reduced, and the delay can be accurately specified by a synchronization signal (clock signal), thereby affecting the threshold value (V th ) of the MOS transistor. Hard to receive. Further, there is an effect that migration of Al wiring and occurrence of noise which cause a malfunction can be eliminated.
第１図はこの発明の同期型ドライバ回路一実施例を示す
回路図、第２図は、第１図の実施例の各部の電圧波形と
電流波形を示す図、第３図はこの発明の他の実施例を説
明するための回路図、第４図は従来例のドライバ回路を
示す回路図、第５図は、第４図の従来例の各部の電圧波
形と電流波形を示す図である。 図において、1,2,3,4,11,12,13,14はMOSトランジスタ、
5,8,9,10,15はインバータ、６はNANDゲート、７はNORゲ
ート、50は電源、51は接地、100は同期型ドライバ回
路、200は第２のドライバ回路、300,400はトランスファ
ゲートである。 なお、各図中の同一符号は同一または相当部分を示す。FIG. 1 is a circuit diagram showing one embodiment of the synchronous driver circuit of the present invention, FIG. 2 is a diagram showing voltage waveforms and current waveforms of respective parts of the embodiment of FIG. 1, and FIG. FIG. 4 is a circuit diagram showing a conventional driver circuit, and FIG. 5 is a diagram showing voltage waveforms and current waveforms of various parts of the conventional example shown in FIG. In the figure, 1,2,3,4,11,12,13,14 are MOS transistors,
5, 8, 9, 10, and 15 are inverters, 6 is a NAND gate, 7 is a NOR gate, 50 is a power supply, 51 is grounded, 100 is a synchronous driver circuit, 200 is a second driver circuit, and 300 and 400 are transfer gates. is there. The same reference numerals in each drawing indicate the same or corresponding parts.
Claims (1)
れたＰチャネル型の第１および第２のMOSトランジスタ
と、Ｎチャネル型の第３および第４のMOSトランジスタ
と、第１の論理レベルと第２の論理レベルが交互にくり
返されるクロック信号と同期した入力信号を受けて前記
第２のMOSトランジスタおよび第３のMOSトランジスタの
一方をONとする第１の論理ゲートと、この第１の論理ゲ
ートにより前記の第２のMOSトランジスタがONされた後
に、前記クロック信号と前記同期した入力信号を受けて
前記第１のMOSトランジスタをONとする第２の論理ゲー
トと、前記第１の論理ゲートにより前記第３のMOSトラ
ンジスタがONとされた後に、前記クロック信号と前記同
期した入力信号を受けて前記第４のMOSトランジスタをO
Nとする第３の論理ゲートと、前記クロック信号が第１
の論理レベルのとき入力信号をラッチし、前記クロック
信号が第２の論理レベルの間、その論理レベルを保持出
力するラッチ回路とから構成され、前記第２と第３のMO
Sトランジスタの間から出力信号を取出すようにしたこ
とを特徴とする同期型ドライバ回路。An N-channel type first and second MOS transistor connected in series between a first power source and a second power source; an N-channel type third and fourth MOS transistor; A first logic gate for turning on one of the second MOS transistor and the third MOS transistor in response to an input signal synchronized with a clock signal in which a first logic level and a second logic level are alternately repeated; A second logic gate for turning on the first MOS transistor in response to the clock signal and the synchronized input signal after the second MOS transistor is turned on by the first logic gate; After the third MOS transistor is turned on by the first logic gate, the fourth MOS transistor is turned on by receiving the input signal synchronized with the clock signal.
A third logic gate to be N;
And a latch circuit for latching an input signal when the clock signal is at the second logic level and holding and outputting the logic level while the clock signal is at the second logic level.
A synchronous driver circuit wherein an output signal is taken out from between S transistors.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63208961A JP2569750B2 (en) | 1988-08-23 | 1988-08-23 | Synchronous driver circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63208961A JP2569750B2 (en) | 1988-08-23 | 1988-08-23 | Synchronous driver circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0257012A JPH0257012A (en) | 1990-02-26 |
| JP2569750B2 true JP2569750B2 (en) | 1997-01-08 |
Family
ID=16565021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63208961A Expired - Lifetime JP2569750B2 (en) | 1988-08-23 | 1988-08-23 | Synchronous driver circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2569750B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6052008A (en) * | 1997-07-14 | 2000-04-18 | International Business Machines Corporation | Generation of true and complement signals in dynamic circuits |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59175218A (en) * | 1983-03-24 | 1984-10-04 | Fujitsu Ltd | Cmos inverter |
| JPS62163417A (en) * | 1986-01-13 | 1987-07-20 | Mitsubishi Electric Corp | Semiconductor integrated circuit device |
-
1988
- 1988-08-23 JP JP63208961A patent/JP2569750B2/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59175218A (en) * | 1983-03-24 | 1984-10-04 | Fujitsu Ltd | Cmos inverter |
| JPS62163417A (en) * | 1986-01-13 | 1987-07-20 | Mitsubishi Electric Corp | Semiconductor integrated circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0257012A (en) | 1990-02-26 |
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