JP2004207377A - Multilayer printed circuit board - Google Patents
Multilayer printed circuit board Download PDFInfo
- Publication number
- JP2004207377A JP2004207377A JP2002372733A JP2002372733A JP2004207377A JP 2004207377 A JP2004207377 A JP 2004207377A JP 2002372733 A JP2002372733 A JP 2002372733A JP 2002372733 A JP2002372733 A JP 2002372733A JP 2004207377 A JP2004207377 A JP 2004207377A
- Authority
- JP
- Japan
- Prior art keywords
- conductive layer
- circuit board
- layer
- multilayer printed
- printed circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
Description
【0001】
【産業上の利用分野】
本発明は、多層プリント回路基板に係り、とくに多層プリント回路基板を構成する各層要素の寸法に関する。
【0002】
【従来の技術】
多層プリント回路基板を構成するには、回路パターンを形成した第1の導電層に対向する第2の導電層にバンプを設けておき、両者間に介挿する絶縁樹脂層をバンプが貫通して相互接続するようにしている。
【0003】
たとえば特許文献1、特許文献2および特許文献3には、「バンプ群の高さは一般的に100〜400μm程度が望ましく…導体バンプ貫通型の導体配線部を形成する合成樹脂系シートとしては、たとえば熱可塑性樹脂フィルム(シート)が挙げられ、またその厚さは50〜800μm程度が好ましい」との開示がある。
【0004】
また、特許文献4では、「導体バンプの高さは、積層用の銅箔面に形成されている絶縁性接着剤層の厚さの1.3倍程度以上が望ましく、たとえば絶縁性接着剤層の厚さを50μmとすると、65〜150μm程度に設定される」との開示がある。
【0005】
さらに,特許文献5では、「突起側に,突起の高さより絶縁層の厚みが5〜10μm低くなるように半硬化のプリプレグ,樹脂シート、樹脂付き金属箔、或いは塗付樹脂層を配置」と開示されており、バンプ高さに対してのみ絶縁樹脂層の厚みを規定している。
【0006】
【特許文献1】
特開平6−342977号公報
【特許文献2】
特開平7−74466号公報
【特許文献3】
特開平7−106756号公報
【特許文献4】
特開平8−125344号公報
【特許文献5】
特開平10−117066号公報
【特許文献6】
特開平11−298143号公報
【特許文献7】
特開2000−101248号公報
【特許文献8】
特開2002−43714号公報
【0007】
【発明が解決しようとする課題】
しかしながら、上記各文献の開示内容は、一方の導電層におけるバンプの高さと絶縁樹脂層の厚みとの関係を開示しているのみで、バンプに対向して配される他方の導電層における導体回路が有する高さを考慮したものではない。
【0008】
このため、導体回路の高さが高いか低いかによって2つの導電層の間を、絶縁樹脂層が的確に埋め切れる場合とそうでない場合とが生じ、埋め切れないと多層プリント基板を平坦に形成できなくなる。
【0009】
本発明は上述の点を考慮してなされたもので、2つの導電層の間が絶縁樹脂層により過不足なく充填された多層プリント回路基板を提供することを目的とするものである。
【0010】
【課題を解決するための手段】
上記目的達成のため、本発明では、
回路が形成された第1の導電層と、前記第1の導電層に対向配置され、前記第1の導電層との対向面にバンプが形成された第2の導電層と、前記第1および第2の導電層の間に配される絶縁樹脂層とを有し、前記絶縁樹脂層を貫通するように前記第1および第2の導電層を相互接続する多層プリント回路基板において、前記絶縁樹脂層の厚みをTp、前記バンプの高さをT1、前記バンプが接合時変形により減少するバンプ高さをTd、前記回路の高さをT2とするとき、Tp≧(T1-Td)+T2となるように構成したことを特徴とする多層プリント回路基板、
を提供するものである。
【0011】
【発明の実施の形態】
図1は、本発明に係る多層プリント回路基板の製造過程を示したものである。この図1から分るように、第1の基材1a上に回路パターンとして形成された第1の導電層1bと、第2の基材2aに形成され、第1の導電層1bと対向するように配されるバンプ状の第2の導電層2bと、これら2つの導電層1b,2bを貫通させた状態で第1および第2の基材1a,2a相互間に充填される絶縁樹脂層3とによって、多層プリント回路基板が形成される。
【0012】
すなわち、第1の基材1aおよび回路パターンとしての第1の導電層1bにより構成された回路基板に対して、第2の基材2aおよび第2の導電層2bからなるバンプ基板を、その間に絶縁樹脂層3を介挿して積層することにより2層構造の回路基板を形成する。
【0013】
ここで、第1および第2の基材1a,2aは、導電性であっても絶縁性であってもよい。第1の基材1aおよび第1の導電層1bは、例えば
一般的な回路基板における絶縁性基板とその上に形成された回路配線パターンを用いることができるが、これらの限定されるものではない。他方、第2の導電層2bは、銅箔などをパターニングにより微小な金属柱として形成する方法、導電性ペーストを印刷する方法、または金属メッキによって形成することができる。第2の基材2aは、導電性であっても絶縁性であってもよく、第2の基材2a、導電層2bに導電層−バリア層−導電層からなる3層クラッド材を用いることもできる。
【0014】
なお、第1、第2の導電層、第1、第2の基材は、これらの組み合わせに限定されるものではない。
【0015】
図2は、図1に示すような製造工程を経て形成された多層プリント回路基板の横断面構造を示したものである。
【0016】
この図2から分るように、第1の基材1a、第1の導電層1b、第2の導電層2b、および第2の基材が積み重ねられて、第1の導電層1bと第2の導電層2bとが接続される。そして、第1の基材1aと第2の基材2aとの図示上下方向の間であって、第1の導電層1bと第2の導電層2bとの図示左右方向の間は、絶縁樹脂層3によって充填されている。
【0017】
図3は、図1に示した製造過程につき本発明の特徴と関連付けて、より詳細に示したものである。本発明では、第2の導電層2bが当初は高さT1(破線図示)を有するが、第1の導電層1bと接合される際に押圧されて潰れ、その高さがTdだけ減少する。
【0018】
絶縁樹脂層3の厚みTpは、第1および第2の導電層1b,2bの合計高さ(T1+T2)から第2の導電層2bの潰れ量Tdを差し引いた値にすればよい。絶縁樹脂層は、絶縁性フィルム、熱硬化性樹脂、熱可塑性樹脂等を用いることができる。
【0019】
(変形例)
上記実施例では、絶縁樹脂層を構成する樹脂材料の例を挙げたが、それ以外にも樹脂単独の場合は無論のこと、ガラスクロスに樹脂を含浸させたプリプレグや、絶縁樹脂を塗布する等の方法を使用してもよい。
【0020】
【発明の効果】
本発明は上述のように、回路を有する第1の導電層とバンプを有する第2の導電層とを絶縁樹脂層を貫通させて接合するために絶縁樹脂層の厚みを決めるにつき、第1の導電層が有する回路の高さを含めて求めた値とするため、第1の導電層と第2の導電層との間が絶縁樹脂層によって過不足なく充填されて、表面が平坦な多層プリント回路基板を提供することができる。
【図面の簡単な説明】
【図1】本発明に係る多層プリント基板の製造過程を示す説明図。
【図2】図1の製造過程を経て製造された多層プリント回路基板の横断面構造を示す図。
【図3】図1に示した製造過程をより詳細に示した説明図。
【符号の説明】
1a 第1の基材
1b 第1の導電層
2a 第2の基材
2b 第2の導電層
3 絶縁樹脂層[0001]
[Industrial applications]
The present invention relates to a multilayer printed circuit board, and more particularly, to a dimension of each layer element constituting the multilayer printed circuit board.
[0002]
[Prior art]
In order to form a multilayer printed circuit board, a bump is provided on a second conductive layer facing the first conductive layer on which a circuit pattern is formed, and the bump penetrates an insulating resin layer interposed therebetween. They are interconnected.
[0003]
For example, Patent Literature 1, Patent Literature 2 and
[0004]
Patent Document 4 states that “the height of the conductor bump is preferably about 1.3 times or more the thickness of the insulating adhesive layer formed on the surface of the copper foil for lamination. Is set to about 65 to 150 μm, assuming that the thickness is 50 μm ”.
[0005]
Patent Document 5 further states that "a semi-cured prepreg, resin sheet, resin-coated metal foil, or coated resin layer is disposed on the protrusion side such that the thickness of the insulating layer is 5 to 10 μm lower than the height of the protrusion." The thickness of the insulating resin layer is specified only for the bump height.
[0006]
[Patent Document 1]
JP-A-6-342977 [Patent Document 2]
Japanese Patent Application Laid-Open No. 7-74466 [Patent Document 3]
JP-A-7-106756 [Patent Document 4]
JP-A-8-125344 [Patent Document 5]
Japanese Patent Application Laid-Open No. H10-117066 [Patent Document 6]
JP-A-11-298143 [Patent Document 7]
JP 2000-101248 A [Patent Document 8]
JP 2002-43714 A
[Problems to be solved by the invention]
However, the disclosure of each of the above documents only discloses the relationship between the height of the bump in one conductive layer and the thickness of the insulating resin layer, and the conductor circuit in the other conductive layer disposed opposite to the bump. It does not take into account the height of
[0008]
For this reason, depending on whether the height of the conductor circuit is high or low, there are cases where the insulating resin layer is accurately filled between the two conductive layers and cases where the insulating resin layer is not completely filled. become unable.
[0009]
The present invention has been made in view of the above points, and has as its object to provide a multilayer printed circuit board in which the space between two conductive layers is filled with an insulating resin layer without any excess or shortage.
[0010]
[Means for Solving the Problems]
To achieve the above object, the present invention provides:
A first conductive layer on which a circuit is formed, a second conductive layer disposed opposite to the first conductive layer, and having a bump formed on a surface facing the first conductive layer; A multilayer printed circuit board having an insulating resin layer disposed between second conductive layers and interconnecting the first and second conductive layers so as to penetrate the insulating resin layer; When the thickness of the layer is Tp, the height of the bump is T1, the height of the bump which is reduced by the deformation at the time of bonding is Td, and the height of the circuit is T2, Tp ≧ (T1-Td) + T2. A multilayer printed circuit board, characterized in that:
Is provided.
[0011]
BEST MODE FOR CARRYING OUT THE INVENTION
FIG. 1 shows a manufacturing process of a multilayer printed circuit board according to the present invention. As can be seen from FIG. 1, a first
[0012]
That is, with respect to a circuit board composed of the
[0013]
Here, the first and
[0014]
Note that the first and second conductive layers and the first and second base materials are not limited to combinations thereof.
[0015]
FIG. 2 shows a cross-sectional structure of a multilayer printed circuit board formed through the manufacturing process as shown in FIG.
[0016]
As can be seen from FIG. 2, the
[0017]
FIG. 3 shows the manufacturing process shown in FIG. 1 in more detail in relation to the features of the present invention. In the present invention, the second
[0018]
The thickness Tp of the insulating
[0019]
(Modification)
In the above embodiment, the example of the resin material constituting the insulating resin layer is given. However, it goes without saying that in the case of the resin alone, a prepreg impregnated with a glass cloth with a resin, or an insulating resin is applied. May be used.
[0020]
【The invention's effect】
As described above, the present invention determines the thickness of the insulating resin layer in order to join the first conductive layer having a circuit and the second conductive layer having a bump by penetrating the insulating resin layer. In order to obtain the value obtained including the height of the circuit included in the conductive layer, the gap between the first conductive layer and the second conductive layer is filled with an insulating resin layer without any excess or shortage, and the surface of the multilayer print is flat. A circuit board can be provided.
[Brief description of the drawings]
FIG. 1 is an explanatory view showing a manufacturing process of a multilayer printed board according to the present invention.
FIG. 2 is a diagram showing a cross-sectional structure of a multilayer printed circuit board manufactured through the manufacturing process of FIG.
FIG. 3 is an explanatory diagram showing the manufacturing process shown in FIG. 1 in more detail;
[Explanation of symbols]
1a
Claims (2)
Tp≧(T1-Td)+T2
となるように構成した
ことを特徴とする多層プリント回路基板。A first conductive layer on which a circuit is formed, a second conductive layer disposed opposite to the first conductive layer, and having a bump formed on a surface facing the first conductive layer; A multilayer printed circuit board having an insulating resin layer disposed between second conductive layers and interconnecting the first and second conductive layers so as to penetrate the insulating resin layer; When the thickness of the layer is Tp, the height of the bump is T1, the height of the bump which is reduced by the deformation at the time of bonding is Td, and the height of the circuit is T2,
Tp ≧ (T1-Td) + T2
A multilayer printed circuit board, characterized in that:
前記絶縁樹脂層の厚みTpと、前記バンプの高さT1とが
Tp≦T1
なる関係にあることを特徴とする多層プリント回路基板。The multilayer printed circuit board according to claim 1,
The thickness Tp of the insulating resin layer and the height T1 of the bump are Tp ≦ T1.
A multilayer printed circuit board characterized by the following relationship:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002372733A JP2004207377A (en) | 2002-12-24 | 2002-12-24 | Multilayer printed circuit board |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002372733A JP2004207377A (en) | 2002-12-24 | 2002-12-24 | Multilayer printed circuit board |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004207377A true JP2004207377A (en) | 2004-07-22 |
Family
ID=32811259
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002372733A Pending JP2004207377A (en) | 2002-12-24 | 2002-12-24 | Multilayer printed circuit board |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2004207377A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100827310B1 (en) | 2006-10-11 | 2008-05-06 | 삼성전기주식회사 | Printed Circuit Board and the method of manufacturing thereof |
JP2010529693A (en) * | 2007-06-11 | 2010-08-26 | ピーピージー インダストリーズ オハイオ, インコーポレイテッド | Method for forming a solid blind via through a dielectric coating on a high density interconnect (HDI) substrate material |
-
2002
- 2002-12-24 JP JP2002372733A patent/JP2004207377A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100827310B1 (en) | 2006-10-11 | 2008-05-06 | 삼성전기주식회사 | Printed Circuit Board and the method of manufacturing thereof |
JP2010529693A (en) * | 2007-06-11 | 2010-08-26 | ピーピージー インダストリーズ オハイオ, インコーポレイテッド | Method for forming a solid blind via through a dielectric coating on a high density interconnect (HDI) substrate material |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3407737B2 (en) | Multilayer substrate manufacturing method and multilayer substrate formed by the manufacturing method | |
JPWO2006118141A1 (en) | Multilayer wiring board and manufacturing method thereof | |
JP2001257468A (en) | Method of manufacturing printed wiring board | |
JP3902752B2 (en) | Multilayer circuit board | |
JP2004207377A (en) | Multilayer printed circuit board | |
JP2004311628A (en) | Multilayer substrate and its manufacturing method | |
WO2004114730A3 (en) | Metal foil composite structure for producing clad laminate | |
TWI245354B (en) | Flexible circuit board, method for making the same, flexible multi-layer wiring circuit board, and method for making the same | |
JP2011171579A (en) | Printed circuit board | |
WO2018163859A1 (en) | Multi-layer substrate, electronic apparatus, and method for producing multi-layer substrate | |
JPH0621619A (en) | Printed circuit board and method for formation thereof | |
JP3956667B2 (en) | Circuit board and manufacturing method thereof | |
JP4785473B2 (en) | Multilayer printed wiring board, manufacturing method of multilayer printed wiring board, and electronic device | |
JPWO2018034161A1 (en) | Multilayer coil and manufacturing method thereof | |
JP5129041B2 (en) | Wiring circuit board and manufacturing method thereof | |
JP2009246145A (en) | Substrate with built-in electronic component and method of manufacturing the same, and semiconductor device using the same | |
JP2007134509A (en) | Multilayer printed wiring board and method of manufacturing same | |
JP4694024B2 (en) | Laminate production method | |
JPH11340633A (en) | Multilayer circuit substrate | |
JP3854910B2 (en) | Wiring board manufacturing method and wiring board | |
JP3922148B2 (en) | Manufacturing method of multilayer printed wiring board | |
JP2001144445A (en) | Method for producing multilayer printed wiring board | |
JP5067607B2 (en) | Bonded substrate | |
JPH10303553A (en) | Manufacture for printed wiring board | |
JP2006004656A (en) | Manufacturing method of power circuit and joining method of paper battery |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050715 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070824 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080307 |