JP2004192618A - レイアウトチェックシステム - Google Patents
レイアウトチェックシステム Download PDFInfo
- Publication number
- JP2004192618A JP2004192618A JP2003389928A JP2003389928A JP2004192618A JP 2004192618 A JP2004192618 A JP 2004192618A JP 2003389928 A JP2003389928 A JP 2003389928A JP 2003389928 A JP2003389928 A JP 2003389928A JP 2004192618 A JP2004192618 A JP 2004192618A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- layout
- value
- bypass capacitor
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Abstract
【課題】 レイアウトデータによって定義されるＰＣＢレイアウトが、バイパスコンデンサを有効に機能させるレイアウトになっているかどうかを的確にチェックするレイアウトチェックシステムを提供する。
【解決手段】 レイアウトチェックシステム１は、電源ピンと電源間のインピーダンスに相当する値であるZ１及び当該電源ピンとバイパスコンデンサ間のインピーダンスに相当する値であるZ２を算出するための基礎となる諸情報を記憶部１３に記憶されているレイアウトデータから抽出するデータ抽出部１２１と、抽出された前記諸情報に基づいて、Z１及びZ2を算出する算出部１２２と、算出されたZ１とZ２の大きさを比較して、前記レイアウトが前記バイパスコンデンサを有効に機能させるレイアウトとなっているかどうかを判定する判定部１２３と、判定部１２３により否定的な判定がなされた場合、エラー情報を出力するエラー情報出力部１２４を備える。
【選択図】 図１
【解決手段】 レイアウトチェックシステム１は、電源ピンと電源間のインピーダンスに相当する値であるZ１及び当該電源ピンとバイパスコンデンサ間のインピーダンスに相当する値であるZ２を算出するための基礎となる諸情報を記憶部１３に記憶されているレイアウトデータから抽出するデータ抽出部１２１と、抽出された前記諸情報に基づいて、Z１及びZ2を算出する算出部１２２と、算出されたZ１とZ２の大きさを比較して、前記レイアウトが前記バイパスコンデンサを有効に機能させるレイアウトとなっているかどうかを判定する判定部１２３と、判定部１２３により否定的な判定がなされた場合、エラー情報を出力するエラー情報出力部１２４を備える。
【選択図】 図１
Description
本発明は、プリント配線基板（以下、ＰＣＢと呼ぶ。）のレイアウト設計に用いられるＣＡＤ（Ｃｏｍｐｕｔｅｒ Ａｉｄｅｄ Ｄｅｓｉｇｎ）技術に関するものであり、特にＣＡＤシステムを用いて作成されたレイアウトデータによって定義されるＰＣＢのレイアウトが、当該ＰＣＢ上に配置されるバイパスコンデンサを有効に機能させるレイアウトになっているかどうかをチェックするための技術に関する。
近年、電子機器の高性能化及びデジタル化に伴い、高速にスイッチング動作を行う高速デジタルＩＣ（以下、高速ＩＣと呼ぶ。）が電子機器の主要構成部品として用いられている。
高速ＩＣは、高速にスイッチング動作を行うことにより、電源電圧に高周波変動を生じさせ、不要輻射ノイズを放出する。そのため、高速ＩＣを搭載するＰＣＢには、高速ＩＣの電源ピンの近傍にバイパスコンデンサを配置するのが一般的である。
高速ＩＣは、高速にスイッチング動作を行うことにより、電源電圧に高周波変動を生じさせ、不要輻射ノイズを放出する。そのため、高速ＩＣを搭載するＰＣＢには、高速ＩＣの電源ピンの近傍にバイパスコンデンサを配置するのが一般的である。
バイパスコンデンサを適切な位置に配置することにより、高速ＩＣの高速スイッチング動作によって発生する電源電圧の高周波変動を、当該バイパスコンデンサが蓄えた電荷で補って安定化させ、また、高周波成分を高速ＩＣのＧＮＤピンへ帰還させて不要輻射ノイズを高速ＩＣ周辺で閉じ込めることができるという効果が得られる。
ＰＣＢに搭載する各種部品の配置や配線パターン等のレイアウトは、一般的に、レイアウト設計者がＣＡＤシステムを用いて作成するレイアウトデータによって定義される。そのレイアウトデータの作成において、バイパスコンデンサが有効に機能しないレイアウトミスが発生することがある。
ＰＣＢに搭載する各種部品の配置や配線パターン等のレイアウトは、一般的に、レイアウト設計者がＣＡＤシステムを用いて作成するレイアウトデータによって定義される。そのレイアウトデータの作成において、バイパスコンデンサが有効に機能しないレイアウトミスが発生することがある。
係るレイアウトミスがないかどうかをチェックする技術として、下記の特許文献に開示されている「プリント基板の配線構造チェックシステム（以下、単にチェックシステムと呼ぶ。）」が挙げられる。
本チェックシステムは、プリント基板上に仮設計された配線の配線構造が、予め用意されているいくつかのエラー条件、すなわち、バイパスコンデンサが有効に機能しない条件のうちのいずれかに合致した場合、エラーであるとして、当該エラーに対する対策指示（以下、エラー対策指示と呼ぶ。）を表示することを特徴としている。
本チェックシステムは、プリント基板上に仮設計された配線の配線構造が、予め用意されているいくつかのエラー条件、すなわち、バイパスコンデンサが有効に機能しない条件のうちのいずれかに合致した場合、エラーであるとして、当該エラーに対する対策指示（以下、エラー対策指示と呼ぶ。）を表示することを特徴としている。
例えば、１つのバイパスコンデンサが、所定数以上の高速ＩＣの電源ピンと対応する形で配置されている場合や、バイパスコンデンサと高速ＩＣの電源ピンの配線経路間にビアが存在する場合、エラー対策指示を表示する。
特開２００２−１６３３７号公報
しかしながら、上述のチェックシステムではチェックできないエラー条件がいくつか存在する。
例えば、バイパスコンデンサと高速ＩＣの電源ピンの配線経路間以外の、当該電源ピンが接続された配線上に電源ビアが存在する場合、バイパスコンデンサが有効に機能しなくなることがある。
例えば、バイパスコンデンサと高速ＩＣの電源ピンの配線経路間以外の、当該電源ピンが接続された配線上に電源ビアが存在する場合、バイパスコンデンサが有効に機能しなくなることがある。
バイパスコンデンサを有効に機能させるためには、高周波の電流がバイパスコンデンサの方に流れるように、電源ピンと電源の配線経路間のインピーダンスより、電源ピンとバイパスコンデンサの配線経路間のインピーダンスの方が小さいことが必要であるが、電源ビアと電源ピン間の配線距離が、電源ピンとバイパスコンデンサ間の配線距離より短ければ、電源ピンと電源間のインピーダンスの方が、電源ピンとバイパスコンデンサ間のインピーダンスより小さくなり、バイパスコンデンサを有効に機能させることができなくなる場合がある。
上述のチェックシステムでは、バイパスコンデンサと高速ＩＣの電源ピンとの間の配線経路間に、ビアが存在するかどうかしかチェックしていないため、このようなエラー条件についてチェックすることができない。
また、上述のチェックシステムでは、バイパスコンデンサと高速ＩＣの電源ピンとが接続されている電源パターンの経路間にビアが存在する場合に、エラー対策指示を表示していたが、必ずしもエラーとは言えない場合がある。
また、上述のチェックシステムでは、バイパスコンデンサと高速ＩＣの電源ピンとが接続されている電源パターンの経路間にビアが存在する場合に、エラー対策指示を表示していたが、必ずしもエラーとは言えない場合がある。
ビアの接続先が必ず電源プレーンであると仮定した場合、エラーと判定しても差し支えないが、ビアの接続先が電源プレーンではなく、線の配線の電源パターンである場合、その接続先の電源パターンの電源までの配線間のインピーダンスを考慮する必要がある。この場合、電源ピンと電源間のインピーダンスの方が、電源ピンとバイパスコンデンサ間のインピーダンスより大きくなることがあるので、必ずしもエラーであると判定するのは間違いである。
本発明は、従来のチェックシステムより的確に、ＰＣＢのレイアウトが、当該ＰＣＢ上に配置されるバイパスコンデンサを有効に機能させるレイアウトになっているかどうかについてチェックすることができるレイアウトチェックシステム及び当該システムに関する諸技術を提供することを目的とする。
上記目的を達成するために、本発明に係るレイアウトチェックシステムは、プリント配線基板上の電源、電源ピンを備えた部品及びバイパスコンデンサのレイアウトを定義するレイアウトデータをチェックするレイアウトチェックシステムであって、前記電源ピンと前記電源間のインピーダンスに相当する値である第１の値及び当該電源ピンと前記バイパスコンデンサ間のインピーダンスに相当する値である第２の値を算出するための基礎となる情報を含む前記レイアウトデータを記憶する記憶手段と、記憶されている前記レイアウトデータに基づいて、前記第１の値及び前記第２の値を算出する算出手段と、算出された前記第１の値と前記第２の値の大きさを比較して、前記レイアウトが前記バイパスコンデンサを有効に機能させるレイアウトとなっているかどうかを判定する判定手段と、前記判定手段により否定的な判定がなされた場合、エラー情報を出力する出力手段とを備えることを特徴とする。
また、本発明に係るレイアウトチェック方法は、プリント配線基板上の電源、電源ピンを備えた部品及びバイパスコンデンサのレイアウトを定義するレイアウトデータをチェックするためのレイアウトチェック方法であって、前記電源ピンと前記電源間のインピーダンスに相当する値である第１の値及び当該電源ピンと前記バイパスコンデンサ間のインピーダンスに相当する値である第２の値を算出するための基礎となる情報を含むレイアウトデータを取得する取得ステップと、前記レイアウトデータに基づいて、前記第１の値及び前記第２の値を算出する算出ステップと、算出された前記第１の値と前記第２の値の大きさを比較して、前記レイアウトが前記バイパスコンデンサを有効に機能させるレイアウトとなっているかどうかを判定する判定ステップと、前記判定ステップにおいて否定的な判定がなされた場合、エラー情報を出力する出力ステップとを含むことを特徴とする。
また、本発明に係るプログラムは、プリント配線基板上の電源、電源ピンを備えた部品及びバイパスコンデンサのレイアウトを定義するレイアウトデータをチェックするレイアウトチェック処理を、コンピュータに行わせるプログラムであって、前記レイアウトチェック処理は、前記電源ピンと前記電源間のインピーダンスに相当する値である第１の値及び当該電源ピンと前記バイパスコンデンサ間のインピーダンスに相当する値である第２の値を算出するための基礎となる情報を含むレイアウトデータを取得する取得ステップと、前記レイアウトデータに基づいて、前記第１の値及び前記第２の値を算出する算出ステップと、算出された前記第１の値と前記第２の値の大きさを比較して、前記レイアウトが前記バイパスコンデンサを有効に機能させるレイアウトとなっているかどうかを判定する判定ステップと、前記判定ステップにおいて否定的な判定がなされた場合、エラー情報を出力する出力ステップとを含むことを特徴とする。
ここで、インピーダンスに相当する値とは、インピーダンスそのものの値以外に、例えば、配線のインピーダンスの大きさと比例関係にある配線距離を指す。
上記構成のレイアウトチェックシステム、レイアウトチェック方法及びプログラムは、電源ピンと電源間のインピーダンスに相当する値である第１の値及び当該電源ピンとバイパスコンデンサ間のインピーダンスに相当する値である第２の値を算出して比較することにより、チェックしたレイアウトがバイパスコンデンサを有効に機能させるレイアウトとなっているかどうかを判定するので、上述の公報に記載されたチェックシステムより的確なエラー判定をすることができる。
また、前記算出手段は、前記レイアウトデータに基づいて、前記電源ピンと前記電源間の最短配線距離である第１の値と、当該電源ピンと前記バイパスコンデンサ間の最短配線距離である第２の値を算出し、前記判定手段は、前記第１の値が前記第２の値より小さければ、前記レイアウトは、前記バイパスコンデンサを有効に機能させるレイアウトとなっていないと判定するとしてもよい。
この構成により、前記配線上の２点間のインピーダンスの大きさがその距離に比例する場合、インピーダンス値を算出しなくても、電源ピンと前記電源間の最短配線距離と、当該電源ピンと前記バイパスコンデンサ間の最短配線距離を算出してこれらの大きさを比較すれば、チェックしたレイアウトがエラーかどうか判定できる。
また、前記電源ピンと前記バイパスコンデンサが接続されている配線上に、電源ビアが設けられている場合、前記算出手段は、前記レイアウトデータに基づいて、前記電源ピンと前記電源ビア間の最短配線距離である第１の値と、当該電源ピンと前記バイパスコンデンサ間の最短配線距離である第２の値を算出するとしてもよい。
また、前記電源ピンと前記バイパスコンデンサが接続されている配線上に、電源ビアが設けられている場合、前記算出手段は、前記レイアウトデータに基づいて、前記電源ピンと前記電源ビア間の最短配線距離である第１の値と、当該電源ピンと前記バイパスコンデンサ間の最短配線距離である第２の値を算出するとしてもよい。
この構成により、電源ビアの接続先が電源プレーンであって、電源プレーンのインピーダンスを０とみなした場合、インピーダンス値を算出しなくても、電源ピンと前記電源ビア間の最短配線距離と、当該電源ピンと前記バイパスコンデンサ間の最短配線距離を算出してこれらの大きさを比較すれば、チェックしたレイアウトがエラーかどうか判定できる。
また、前記記憶手段は閾値を記憶しており、前記判定手段は、記憶されている閾値と、前記第１の値に対する前記第２の値の比の値との大きさを比較して、前記レイアウトが前記バイパスコンデンサを有効に機能させるレイアウトとなっているかどうかを判定するとしてもよい。
また、前記レイアウトデータには、配線が線であるか面であるかを識別する配線種別情報、面の配線については、面積サイズを示すサイズ情報が含まれ、前記記憶手段は規定値を記憶しており、前記レイアウトチェックシステムは更に、前記配線種別情報に基づいて、前記電源ピンと前記コンデンサ間を接続する配線が、面の配線であるかどうかを解析する解析手段と、前記解析の結果、前記電源ピンと前記コンデンサ間を接続する配線が面の配線であることが判明した場合、前記サイズ情報を参照して、当該面の配線の面積サイズが、記憶されている規定値以下であるかどうかを判定し、規定値以下の場合、当該面の配線を特定電源プレーンであると判定する電源プレーン判定手段とを備え、前記電源プレーン判定手段により、前記電源ピンと前記コンデンサ間を接続する面の配線が特定電源プレーンであると判定された場合に、前記解析手段は、更に、前期レイアウトデータに基づいて、前記特定電源プレーンと電源とが前記バイパスコンデンサを介することなく接続されているかどうかを解析し、その結果、当該特定電源プレーンと電源とが前記バイパスコンデンサを介することなく接続されていることが判明した場合、前記レイアウトが前記バイパスコンデンサを有効に機能させるレイアウトとなっていないと判定するとしてもよい。
また、前記レイアウトデータには、配線が線であるか面であるかを識別する配線種別情報、面の配線については、面積サイズを示すサイズ情報が含まれ、前記記憶手段は規定値を記憶しており、前記レイアウトチェックシステムは更に、前記配線種別情報に基づいて、前記電源ピンと前記コンデンサ間を接続する配線が、面の配線であるかどうかを解析する解析手段と、前記解析の結果、前記電源ピンと前記コンデンサ間を接続する配線が面の配線であることが判明した場合、前記サイズ情報を参照して、当該面の配線の面積サイズが、記憶されている規定値以下であるかどうかを判定し、規定値以下の場合、当該面の配線を特定電源プレーンであると判定する電源プレーン判定手段とを備え、前記電源プレーン判定手段により、前記電源ピンと前記コンデンサ間を接続する面の配線が特定電源プレーンであると判定された場合に、前記解析手段は、更に、前期レイアウトデータに基づいて、前記特定電源プレーンと電源とが前記バイパスコンデンサを介することなく接続されているかどうかを解析し、その結果、当該特定電源プレーンと電源とが前記バイパスコンデンサを介することなく接続されていることが判明した場合、前記レイアウトが前記バイパスコンデンサを有効に機能させるレイアウトとなっていないと判定するとしてもよい。
この構成により、特定電源プレーンに接続されている電源ピンから発生する不要輻射ノイズが、特定電源プレーンから漏れ出さないようなレイアウトとなっているかどうかをチェックすることができる。
以下、本発明の実施の形態について、図面を用いて説明する。なお、以下に述べる実施の形態は、本発明を具体化した一例であって、本発明の技術的範囲を限定するものではない。
＜実施の形態１＞
＜概要＞
実施の形態１のレイアウトチェックシステムは、ＰＣＢのレイアウト設計に用いられるＣＡＤシステムであり、レイアウト設計者は、本システムを用いてレイアウトデータを作成する。
＜実施の形態１＞
＜概要＞
実施の形態１のレイアウトチェックシステムは、ＰＣＢのレイアウト設計に用いられるＣＡＤシステムであり、レイアウト設計者は、本システムを用いてレイアウトデータを作成する。
本実施の形態のレイアウトチェックシステムの特徴は、作成されたレイアウトデータによって定義されるＰＣＢのレイアウトが、当該ＰＣＢ上に配置されるバイパスコンデンサを有効に機能させるレイアウトになっているかどうかをチェックするために、当該ＰＣＢ上に配置される高速ＩＣの電源ピンと電源間のインピーダンスに相当する値Ｚ１及び当該電源ピンとバイパスコンデンサ間のインピーダンスに相当する値Ｚ２を算出し、算出した２つの値を比較して、Ｚ１の方がＺ２より小さければエラーと判定し、エラー情報を出力する点にある。
＜構成＞
図１は、実施の形態１のレイアウトチェックシステムの機能構成を表す図である。
レイアウトチェックシステム１は、データ入力部９、コマンド入力部１０、レイアウトデータ作成部１１、レイアウトチェック部１２、記憶部１３、表示部１４等の機能部から構成される。なお、本発明の特徴を説明する上で必要としない機能については説明を省略する。
図１は、実施の形態１のレイアウトチェックシステムの機能構成を表す図である。
レイアウトチェックシステム１は、データ入力部９、コマンド入力部１０、レイアウトデータ作成部１１、レイアウトチェック部１２、記憶部１３、表示部１４等の機能部から構成される。なお、本発明の特徴を説明する上で必要としない機能については説明を省略する。
レイアウトチェックシステム１は、ＣＰＵ、入力装置、出力装置、記憶装置等のハードウェアを備えたコンピュータであり、記憶装置に記憶されているプログラムをＣＰＵが実行することにより、各機能を実現する。
データ入力部９は、回路図設計ＣＡＤ装置等を用いて作成された回路図データの入力を受け付ける。受け付けた回路図データは、記憶部１３に記憶される。
データ入力部９は、回路図設計ＣＡＤ装置等を用いて作成された回路図データの入力を受け付ける。受け付けた回路図データは、記憶部１３に記憶される。
コマンド入力部１０は、キーボード、マウス等の入力装置をユーザが操作して入力されたコマンドを受け付ける。コマンドには、例えば、ＣＡＤアプリケーションプログラムを起動させる起動コマンド、ＰＣＢレイアウト図上に部品の配置や配線パターンを決定する描画コマンド、作成されたレイアウトのチェックを行うレイアウトチェックコマンド等がある。
レイアウトデータ作成部１１は、コマンド入力部１０がユーザから起動コマンドの入力を受け付けて、ＣＡＤアプリケーションプログラムが起動することにより機能し、入力された回路図データと、コマンド入力部１０がユーザから受け付けた描画コマンドに基づいてレイアウトデータを作成する。作成されたレイアウトデータは、記憶部１３に記憶される。
レイアウトデータには、ＰＣＢ情報、部品情報、端子情報、ネット情報、配線情報及び設計基準情報等が含まれる。
ＰＣＢ情報は、ＰＣＢの層の構成、寸法、及びＰＣＢを構成する材質の電気特性等の情報である。
部品情報は、ＰＣＢに搭載される各部品を識別する部品番号、部品の形状を識別する部品形状、部品の種類を識別する部品種別、部品の配置位置を示す部品基準座標、部品が配置される面を識別する部品配置面、及び部品の電気特性等の情報である。
ＰＣＢ情報は、ＰＣＢの層の構成、寸法、及びＰＣＢを構成する材質の電気特性等の情報である。
部品情報は、ＰＣＢに搭載される各部品を識別する部品番号、部品の形状を識別する部品形状、部品の種類を識別する部品種別、部品の配置位置を示す部品基準座標、部品が配置される面を識別する部品配置面、及び部品の電気特性等の情報である。
端子情報は、端子が属する部品の部品番号、端子を識別する端子番号、及び端子の配置位置を示す端子座標等の情報である。
ネット情報は、各部品の各端子間の接続関係を識別するネット名、接続端子番号等を含む情報である。
配線情報は、配線が面であるか線であるかを識別する情報、ビアの座標、配線の幅、配線の厚み、配線が線である場合は、配線の始点／終点座標、配線層等の情報を含み、配線が面である場合は、構成点数、構成点座標、塗りつぶし属性等の情報である。
ネット情報は、各部品の各端子間の接続関係を識別するネット名、接続端子番号等を含む情報である。
配線情報は、配線が面であるか線であるかを識別する情報、ビアの座標、配線の幅、配線の厚み、配線が線である場合は、配線の始点／終点座標、配線層等の情報を含み、配線が面である場合は、構成点数、構成点座標、塗りつぶし属性等の情報である。
設計基準情報は、誘電体の厚み、誘電体の比誘電率、導箔の厚み、クリアランス値等の情報である。
レイアウトチェック部１２は、ＣＡＤアプリケーションプログラムの実行中にレイアウトチェックコマンドをコマンド入力部１０が受け付けることにより機能し、レイアウトデータ作成部１１において作成されたレイアウトデータによって定義されるＰＣＢのレイアウトが、当該ＰＣＢ上に配置されるバイパスコンデンサを有効に機能させるレイアウトになっているかどうかをチェックするレイアウトチェック処理を行う。
レイアウトチェック部１２は、ＣＡＤアプリケーションプログラムの実行中にレイアウトチェックコマンドをコマンド入力部１０が受け付けることにより機能し、レイアウトデータ作成部１１において作成されたレイアウトデータによって定義されるＰＣＢのレイアウトが、当該ＰＣＢ上に配置されるバイパスコンデンサを有効に機能させるレイアウトになっているかどうかをチェックするレイアウトチェック処理を行う。
係るレイアウトチェック処理を実現するために、レイアウトチェック部１２は、データ抽出部１２１、算出部１２２、判定部１２３及びエラー情報出力部１２４を備える。
データ抽出部１２１は、記憶部１３に記憶されているレイアウトデータのうち、上述のチェックを行うのに必要な諸情報を抽出し、同じ電源パターンに接続されている電源ピンとバイパスコンデンサの組合わせを特定する。諸情報の詳細については後述する。
データ抽出部１２１は、記憶部１３に記憶されているレイアウトデータのうち、上述のチェックを行うのに必要な諸情報を抽出し、同じ電源パターンに接続されている電源ピンとバイパスコンデンサの組合わせを特定する。諸情報の詳細については後述する。
算出部１２２は、高速ＩＣの電源ピンと電源間のインピーダンスに相当する値Ｚ１と、当該電源ピンとバイパスコンデンサ間のインピーダンスに相当する値Ｚ２を算出する。
インピーダンスに相当する値については後述する。
判定部１２３は、算出されたＺ１とＺ２の大小を比較し、Ｚ１の方がＺ２より小さければ、エラーであると判定する。
インピーダンスに相当する値については後述する。
判定部１２３は、算出されたＺ１とＺ２の大小を比較し、Ｚ１の方がＺ２より小さければ、エラーであると判定する。
エラー情報出力部１２４は、リスト情報の全ての電源ピン及び全てのバイパスコンデンサについてチェックを実施した後、いずれかの電源ピンとバイパスコンデンサの組み合わせにおいてエラー判定があった場合、チェックしたレイアウトは、バイパスコンデンサを有効に機能させるレイアウトとなっていない旨を示すエラー情報を出力する。出力されたエラー情報は表示部１４に表示される。
記憶部１３は、メモリ及びハードディスク等の記憶装置である。入力された回路図データ、作成されたレイアウトデータ、ＯＳ（Ｏｐｅｒａｔｉｎｇ Ｓｙｓｔｅｍ）、ＣＡＤアプリケーションプログラム等を記憶している。
表示部１４は、ディスプレイ装置であって、各種情報を表示する。例えば、作成されたＰＣＢのレイアウト図や、エラー情報出力部１２４から出力されたエラー情報等を表示する。
表示部１４は、ディスプレイ装置であって、各種情報を表示する。例えば、作成されたＰＣＢのレイアウト図や、エラー情報出力部１２４から出力されたエラー情報等を表示する。
＜ＰＣＢレイアウトの一例＞
図２は、レイアウトチェック処理のレイアウトチェック対象となるＰＣＢレイアウトの一例を表した図である。
同図のＰＣＢレイアウトには、表層に高速ＩＣ２０１、バイパスコンデンサ２０２、バイパスコンデンサ２０３、バイパスコンデンサ２０４、バイパスコンデンサ２０５が配置されており、図示していないが、下層に電源プレーン、グランドプレーンが配置されている。
図２は、レイアウトチェック処理のレイアウトチェック対象となるＰＣＢレイアウトの一例を表した図である。
同図のＰＣＢレイアウトには、表層に高速ＩＣ２０１、バイパスコンデンサ２０２、バイパスコンデンサ２０３、バイパスコンデンサ２０４、バイパスコンデンサ２０５が配置されており、図示していないが、下層に電源プレーン、グランドプレーンが配置されている。
また、同図に描かれている太線は電源パターンを、白丸は下層に存在する電源プレーン又は電源パターンと接続する電源ビアを、斜線の丸は下層に存在するグランドプレーンと接続するグランドビアを、点線表示した図形は下層に設けられた電源パターン３０５及び電源ビア３００４を表している。
高速ＩＣ２０１は、電源ピン２００１、電源ピン２００２、電源ピン２００３、グランドピン２００４の他、各種端子を有する。
高速ＩＣ２０１は、電源ピン２００１、電源ピン２００２、電源ピン２００３、グランドピン２００４の他、各種端子を有する。
電源パターン３０１に設けられた電源ビア３００１は、下層に設けられた電源パターン３０５と接続している。
電源パターン３０２に設けられた電源ビア３００２、電源パターン３０３に設けられた電源ビア３００３、電源パターン３０５に設けられた電源ビア３００４は、他層に設けられた電源プレーンと接続している。
電源パターン３０２に設けられた電源ビア３００２、電源パターン３０３に設けられた電源ビア３００３、電源パターン３０５に設けられた電源ビア３００４は、他層に設けられた電源プレーンと接続している。
なお、電源パターン３０２の一部及び電源ビア３００２は、高速ＩＣ２０１を透過させた形で表現しており、制御信号用の配線パターンについては表示を省略している。また、すべての電源パターンの幅、厚みは同じである。
図３は、図２で表したＰＣＢレイアウトのＰＣＢを電源パターン３０２で分断した場合の断面を模式的に表した図である。同図は、グランドビア３００５がグランドプレーン４００１に接続されていることと、電源ビア３００２が電源プレーン４００２に接続されていることを表している。
図３は、図２で表したＰＣＢレイアウトのＰＣＢを電源パターン３０２で分断した場合の断面を模式的に表した図である。同図は、グランドビア３００５がグランドプレーン４００１に接続されていることと、電源ビア３００２が電源プレーン４００２に接続されていることを表している。
図４は、電源ピン２００１と電源２０００間のインピーダンス値であるＺ１と、電源ピン２００１とバイパスコンデンサ２０２間のインピーダンス値であるＺ２の等価回路モデルの一例を表した図である。
Ｚ１及びＺ２は、電源パターンの単位長あたりのキャパシタンスｃ[Ｆ／ｍ］及びインダクタンスｌ[Ｈ／ｍ]、電源ピンと電源間の距離、電源ピンとバイパスコンデンサ間の距離から求めることができる。
Ｚ１及びＺ２は、電源パターンの単位長あたりのキャパシタンスｃ[Ｆ／ｍ］及びインダクタンスｌ[Ｈ／ｍ]、電源ピンと電源間の距離、電源ピンとバイパスコンデンサ間の距離から求めることができる。
ここで、マイクロストリップライン構造及びストリップライン構造の電源パターンの特性インピーダンスの算出方法について説明する。
マイクロストリップライン構造の場合、電源パターンの幅（ｗ）、誘電体の厚み（ｈ）、誘電体の比誘電率（εr）等の情報と下記の数式を用いることで、電源パターンの単位長あたりのキャパシタンスｃ[Ｆ／ｍ］及びインダクタンスｌ[Ｈ／ｍ]、電源パターンの特性インピーダンスＺ[Ω]を求めることができる。
マイクロストリップライン構造の場合、電源パターンの幅（ｗ）、誘電体の厚み（ｈ）、誘電体の比誘電率（εr）等の情報と下記の数式を用いることで、電源パターンの単位長あたりのキャパシタンスｃ[Ｆ／ｍ］及びインダクタンスｌ[Ｈ／ｍ]、電源パターンの特性インピーダンスＺ[Ω]を求めることができる。
ｄ＜１の場合、
ｄ≧１の場合、
Voは光速
また、ストリップライン構造の場合、電源パターンの幅（ｗ）、電源パターンの厚み（ｔ）、誘電体の厚み（Ｈ）、誘電体の比誘電率（εr）等の情報と下記の数式を用いることで、電源パターンの単位長あたりのキャパシタンスｃ[Ｆ／ｍ]及びインダクタンスｌ[Ｈ／ｍ]、そして、電源パターンの特性インピーダンスＺ[Ω]を求めることができる。
また、ストリップライン構造の場合、電源パターンの幅（ｗ）、電源パターンの厚み（ｔ）、誘電体の厚み（Ｈ）、誘電体の比誘電率（εr）等の情報と下記の数式を用いることで、電源パターンの単位長あたりのキャパシタンスｃ[Ｆ／ｍ]及びインダクタンスｌ[Ｈ／ｍ]、そして、電源パターンの特性インピーダンスＺ[Ω]を求めることができる。
＜動作＞
次に、レイアウトチェック部１２が行うレイアウトチェック処理について説明する。
図５〜図７は、実施の形態１のレイアウトチェック処理を説明するためのフローチャート図である。
まず、ステップＳ１において、データ抽出部１２１は、チェック対象の電源ピンについてピン番号、端子座標、接続配線のネット名から成る電源ピンリスト情報と、チェック対象のバイパスコンデンサについて部品番号、部品座標、接続配線のネット名から成るバイパスコンデンサリスト情報と、配線を識別するネット名、配線が線の配線か面の配線かを識別する配線種別情報、配線に設けられたビアの位置を示すビア座標、配線の幅を示す配線幅情報、配線の始点を示す始点座標、配線の終点を示す終点座標、配線が設けられている基板層を示す配線階層番号等から成る配線情報を記憶部１３から抽出する。
まず、ステップＳ１において、データ抽出部１２１は、チェック対象の電源ピンについてピン番号、端子座標、接続配線のネット名から成る電源ピンリスト情報と、チェック対象のバイパスコンデンサについて部品番号、部品座標、接続配線のネット名から成るバイパスコンデンサリスト情報と、配線を識別するネット名、配線が線の配線か面の配線かを識別する配線種別情報、配線に設けられたビアの位置を示すビア座標、配線の幅を示す配線幅情報、配線の始点を示す始点座標、配線の終点を示す終点座標、配線が設けられている基板層を示す配線階層番号等から成る配線情報を記憶部１３から抽出する。
なお、Ｚ１及びＺ２として、インピーダンス値そのものを算出する場合、電源パターンの特性インピーダンスを算出する必要があるので、データ抽出部１２１は、配線構造を示す情報、電源パターンがマイクロストリップライン構造であれば、誘電体の厚み（ｈ）、誘電体の比誘電率（εr）等の情報、ストリップライン構造であれば、これらに加えて電源パターンの厚み（ｔ）の情報等を抽出する必要がある。
また、バイパスコンデンサは、ＰＣＢに搭載される数多くのコンデンサのうち、電源パターン及びグランドパターン（グランドに接続されている配線パターンのこと）に接続されているものを抽出している。
次に、抽出した電源ピンのリスト情報の中の１個の電源ピンと(ステップＳ２）、抽出したバイパスコンデンサのリスト情報の中の１個のバイパスコンデンサに注目し（ステップＳ３）、注目した電源ピンとバイパスコンデンサが同じ電源パターンに接続されているかどうかを判定する(ステップＳ４）。係る判定はネット名が同じかどうかを見て判定している。
次に、抽出した電源ピンのリスト情報の中の１個の電源ピンと(ステップＳ２）、抽出したバイパスコンデンサのリスト情報の中の１個のバイパスコンデンサに注目し（ステップＳ３）、注目した電源ピンとバイパスコンデンサが同じ電源パターンに接続されているかどうかを判定する(ステップＳ４）。係る判定はネット名が同じかどうかを見て判定している。
判定が肯定的であれば(ステップＳ４：ＹＥＳ）、ステップＳ５に進み、判定が否定的であれば(ステップＳ４：ＮＯ）、ステップＳ９に進む。
ステップＳ５において、算出部１２２は、電源ピンと電源間のインピーダンスに相当する値Ｚ１を算出し、続いて、ステップＳ６において、電源ピンとバイパスコンデンサ間のインピーダンスに相当する値Ｚ２を算出する。なお、電源プレーン上のインピーダンスは非常に小さいので、電源ピンと電源間に電源プレーンが介在する場合、電源ピンから電源プレーンまでを繋ぐ電源パターン間のインピーダンスに相当する値をＺ１として算出する。
ステップＳ５において、算出部１２２は、電源ピンと電源間のインピーダンスに相当する値Ｚ１を算出し、続いて、ステップＳ６において、電源ピンとバイパスコンデンサ間のインピーダンスに相当する値Ｚ２を算出する。なお、電源プレーン上のインピーダンスは非常に小さいので、電源ピンと電源間に電源プレーンが介在する場合、電源ピンから電源プレーンまでを繋ぐ電源パターン間のインピーダンスに相当する値をＺ１として算出する。
判定部１２３は、算出部１２２において算出されたＺ１及びＺ２を比較し（ステップＳ７）、Ｚ１の方が値Ｚ２より小さければ（ステップＳ７：ＹＥＳ）、エラーであると判定し（ステップＳ８）、その後ステップＳ９に進む。
Ｚ１の方がＺ２より大きければ（ステップＳ７：ＮＯ）、ステップＳ９に進む。
注目した電源ピンと、抽出されたバイパスコンデンサのリスト情報にある全てのバイパスコンデンサとの接続関係が全てチェックされた場合（ステップＳ９：ＹＥＳ）、ステップＳ１０に進み、そうでない場合（ステップＳ９：ＮＯ）、ステップＳ３に戻り、別のバイパスコンデンサに注目する。
Ｚ１の方がＺ２より大きければ（ステップＳ７：ＮＯ）、ステップＳ９に進む。
注目した電源ピンと、抽出されたバイパスコンデンサのリスト情報にある全てのバイパスコンデンサとの接続関係が全てチェックされた場合（ステップＳ９：ＹＥＳ）、ステップＳ１０に進み、そうでない場合（ステップＳ９：ＮＯ）、ステップＳ３に戻り、別のバイパスコンデンサに注目する。
ステップＳ１０において、抽出された電源ピンのリスト情報にある全ての電源ピンがチェックされた場合（ステップＳ１０：ＹＥＳ）、ステップＳ１１に進み、そうでない場合（ステップＳ１０：ＮＯ）、ステップＳ２に戻り、別の電源ピンに注目する。
ステップＳ８において、一つでもエラー判定がなされている場合、チェックしたレイアウトは、バイパスコンデンサを有効に機能させるレイアウトとなっていない旨を示すエラー情報を出力し（ステップＳ１１）、レイアウトチェック処理を終了する。
ステップＳ８において、一つでもエラー判定がなされている場合、チェックしたレイアウトは、バイパスコンデンサを有効に機能させるレイアウトとなっていない旨を示すエラー情報を出力し（ステップＳ１１）、レイアウトチェック処理を終了する。
＜レイアウトチェック処理の具体例＞
ここで、具体的なレイアウトチェック処理の一例として、図２に示したＰＣＢレイアウトのレイアウトチェック処理について説明する。
既に述べたように、図２に示したＰＣＢレイアウト上のすべての電源パターンの幅及び厚みは同じであるため、電源パターン上の２点間のインピーダンスは距離に比例する値となる。
ここで、具体的なレイアウトチェック処理の一例として、図２に示したＰＣＢレイアウトのレイアウトチェック処理について説明する。
既に述べたように、図２に示したＰＣＢレイアウト上のすべての電源パターンの幅及び厚みは同じであるため、電源パターン上の２点間のインピーダンスは距離に比例する値となる。
このようなＰＣＢレイアウトをチェックする場合、レイアウトチェック部１２は、電源ピンと電源間のインピーダンスに相当する値Ｚ１として、電源ピンと電源間の最短配線距離を算出し、また、電源ピンとバイパスコンデンサ間のインピーダンスに相当する値Ｚ２として、電源ピンとバイパスコンデンサ間の最短配線距離を算出し、これらの値を比較してレイアウトがエラーかどうかを判定する。
なお、電源プレーンのインピーダンスは微小であるので、電源ピンと電源間に電源プレーンが介在する場合、電源ピンから電源プレーンまでを繋ぐ電源パターンの距離を電源ピンと電源間の最短配線距離として算出する。
まず、データ抽出部１２１によって抽出される諸情報について説明する。
図８は、データ抽出部１２１によって抽出された電源ピンのリスト情報の一例を示す図である。
まず、データ抽出部１２１によって抽出される諸情報について説明する。
図８は、データ抽出部１２１によって抽出された電源ピンのリスト情報の一例を示す図である。
図８に示すリスト情報８００には、抽出された各電源ピンの電源ピン番号、電源ピンの座標、電源ピンが接続している配線を識別するネット名が記されている。
図９は、データ抽出部１２１によって抽出されたバイパスコンデンサのリスト情報の一例を示す図である。
図９に示すリスト情報９００には、抽出された各バイパスコンデンサの部品番号、 バイパスコンデンサの配置座標、バイパスコンデンサが接続している配線を識別するネット名が記されている。
図９は、データ抽出部１２１によって抽出されたバイパスコンデンサのリスト情報の一例を示す図である。
図９に示すリスト情報９００には、抽出された各バイパスコンデンサの部品番号、 バイパスコンデンサの配置座標、バイパスコンデンサが接続している配線を識別するネット名が記されている。
図１０は、データ抽出部１２１によって抽出された配線情報の一例を示す図である。
同図の配線情報１０００には、配線を識別する配線識別名、ネットを識別するネット名、配線が線の配線か面の配線かを識別する配線種別情報、配線に設けられたビアの位置を示すビア座標、配線の幅を示す配線幅情報、配線の始点を示す始点座標、配線の終点を示す終点座標、配線が設けられている基板層を示す配線層番号等の情報が記されている。
同図の配線情報１０００には、配線を識別する配線識別名、ネットを識別するネット名、配線が線の配線か面の配線かを識別する配線種別情報、配線に設けられたビアの位置を示すビア座標、配線の幅を示す配線幅情報、配線の始点を示す始点座標、配線の終点を示す終点座標、配線が設けられている基板層を示す配線層番号等の情報が記されている。
データ抽出部１２１は、図８〜図１０に示す諸情報を記憶部１３から抽出し、続いて、リスト情報８００に記載されている電源ピンのうちの１個と、リスト情報９００に記載されているバイパスコンデンサのうちの１個に注目し、これらが同じネット名の電源パターンに接続されているかどうかを確認する。
以下に、同じネット名の電源パターンに接続されている電源ピンとバイパスコンデンサの組み合わせ（（１）〜（４）の組み合わせ）に対して行われるＺ１、Ｚ２の算出及び、算出されたＺ１、Ｚ２の大小の比較による判定例について説明する。
（１）電源パターン３０１に接続されている電源ピン２００１とバイパスコンデンサ２０２の場合
算出部１２２は、電源ピン２００１と電源間の最短配線距離Ｌ１及び電源ピン２００１とバイパスコンデンサ２０２間の最短配線距離Ｌ２を、座標情報に基づいて算出する。
以下に、同じネット名の電源パターンに接続されている電源ピンとバイパスコンデンサの組み合わせ（（１）〜（４）の組み合わせ）に対して行われるＺ１、Ｚ２の算出及び、算出されたＺ１、Ｚ２の大小の比較による判定例について説明する。
（１）電源パターン３０１に接続されている電源ピン２００１とバイパスコンデンサ２０２の場合
算出部１２２は、電源ピン２００１と電源間の最短配線距離Ｌ１及び電源ピン２００１とバイパスコンデンサ２０２間の最短配線距離Ｌ２を、座標情報に基づいて算出する。
Ｌ１は、電源パターン３０１上の電源ピン２００１と電源ビア３００１の２点間の配線距離ｌと、電源パターン３０５上の電源ビア３００１と電源ビア３００４の２点間の配線距離ｍを足した長さである。
ｌの値は、電源ピン２００１の端子座標（９９，９９）と電源ビア３００１のビア座標（１０１，９９）から、ｌ＝１０１−９９＝２である。
ｌの値は、電源ピン２００１の端子座標（９９，９９）と電源ビア３００１のビア座標（１０１，９９）から、ｌ＝１０１−９９＝２である。
また、ｍの値は、電源ビア３００１のビア座標（１０１，９９）と電源ビア３００４のビア座標（１０１，１０７）から、ｍ＝１０７−９９＝８である。
よって、Ｌ１＝ｌ＋ｍ＝２＋８＝１０である。
また、Ｌ２の値は、電源ピン２００１の端子座標（９９，９９）とバイパスコンデンサの部品座標（１０５，９９）から、Ｌ２＝１０５−９９＝６である。
よって、Ｌ１＝ｌ＋ｍ＝２＋８＝１０である。
また、Ｌ２の値は、電源ピン２００１の端子座標（９９，９９）とバイパスコンデンサの部品座標（１０５，９９）から、Ｌ２＝１０５−９９＝６である。
判定部１２３は、Ｌ１＝Ｚ１＝１０、Ｌ２＝Ｚ２＝６としてＺ１とＺ２の大小を比較し、Ｚ１の方がＺ２より大きいので、エラーと判定しない。
（２）電源パターン３０２に接続されている電源ピン２００２とバイパスコンデンサ２０３の場合
算出部１２２は、電源ピン２００２と電源ビア３００２間の最短配線距離Ｌ３及び電源ピン２００２とバイパスコンデンサ２０３間の最短配線距離Ｌ４を、座標情報に基づいて算出する。
（２）電源パターン３０２に接続されている電源ピン２００２とバイパスコンデンサ２０３の場合
算出部１２２は、電源ピン２００２と電源ビア３００２間の最短配線距離Ｌ３及び電源ピン２００２とバイパスコンデンサ２０３間の最短配線距離Ｌ４を、座標情報に基づいて算出する。
Ｌ３の値は、電源ピン２００２の端子座標（９９，９３）と電源ビア３００２のビア座標（９５，９３）から、Ｌ３＝９９−９５＝３である。
Ｌ４の値は、電源ピン２００２の端子座標（９９，９３）とバイパスコンデンサ２０３の部品座標（１０５，９３）から、Ｌ４＝１０５−９９＝６である。
判定部１２３は、Ｌ３＝Ｚ１＝３、Ｌ４＝Ｚ２＝６としてＺ１とＺ２の大小を比較し、Ｚ１の方がＺ２より小さいので、エラーと判定する。
（３）電源パターン３０３及び電源パターン３０４に接続されている電源ピン２００３とバイパスコンデンサ２０４の場合
算出部１２２は、電源ピン２００３と電源ビア３００３間の最短配線距離Ｌ５及び電源ピン２００３とバイパスコンデンサ２０４間の最短配線距離Ｌ６を、座標情報に基づいて算出する。
Ｌ４の値は、電源ピン２００２の端子座標（９９，９３）とバイパスコンデンサ２０３の部品座標（１０５，９３）から、Ｌ４＝１０５−９９＝６である。
判定部１２３は、Ｌ３＝Ｚ１＝３、Ｌ４＝Ｚ２＝６としてＺ１とＺ２の大小を比較し、Ｚ１の方がＺ２より小さいので、エラーと判定する。
（３）電源パターン３０３及び電源パターン３０４に接続されている電源ピン２００３とバイパスコンデンサ２０４の場合
算出部１２２は、電源ピン２００３と電源ビア３００３間の最短配線距離Ｌ５及び電源ピン２００３とバイパスコンデンサ２０４間の最短配線距離Ｌ６を、座標情報に基づいて算出する。
Ｌ５は、電源パターン３０４の始点から終点までの配線距離ｈと、電源パターン３０３の始点から電源ビア３００３までの２点間の配線距離ｉを足した長さである。
ｈの値は、電源パターン３０４の始点座標（９７，８７）と終点座標（９７，８１）からｈ＝８７−８１＝６である。
また、ｉの値は、電源パターン３０３の始点座標（９７，８１）と電源ビア３００３のビア座標（１００，８１）から、ｉ＝１００−９７＝３である。
ｈの値は、電源パターン３０４の始点座標（９７，８７）と終点座標（９７，８１）からｈ＝８７−８１＝６である。
また、ｉの値は、電源パターン３０３の始点座標（９７，８１）と電源ビア３００３のビア座標（１００，８１）から、ｉ＝１００−９７＝３である。
よって、Ｌ５＝ｈ＋ｉ＝６＋３＝９である。
Ｌ６の値は、電源ピン２００３の端子座標（９７，８７）とバイパスコンデンサ２０４の部品座標（９７，８０）から、Ｌ６＝８７−８０＝７である。
判定部１２３は、Ｌ５＝Ｚ１＝９、Ｌ６＝Ｚ２＝７としてＺ１とＺ２の大小を比較し、Ｚ１の方がＺ２より大きいので、エラーと判定しない。
（４）電源パターン３０３及び電源パターン３０４に接続されている電源ピン２００３とバイパスコンデンサ２０５の場合
算出部１２２は、電源ピン２００３と電源ビア３００３間の最短配線距離Ｌ５及び電源ピン２００３とバイパスコンデンサ２０５間の最短配線距離Ｌ７を、座標情報に基づいて算出する。
Ｌ６の値は、電源ピン２００３の端子座標（９７，８７）とバイパスコンデンサ２０４の部品座標（９７，８０）から、Ｌ６＝８７−８０＝７である。
判定部１２３は、Ｌ５＝Ｚ１＝９、Ｌ６＝Ｚ２＝７としてＺ１とＺ２の大小を比較し、Ｚ１の方がＺ２より大きいので、エラーと判定しない。
（４）電源パターン３０３及び電源パターン３０４に接続されている電源ピン２００３とバイパスコンデンサ２０５の場合
算出部１２２は、電源ピン２００３と電源ビア３００３間の最短配線距離Ｌ５及び電源ピン２００３とバイパスコンデンサ２０５間の最短配線距離Ｌ７を、座標情報に基づいて算出する。
Ｌ５の値は、先ほど算出したとおりで、Ｌ５＝９である。
Ｌ７の値は、電源パターン３０４の始点から終点までの配線距離ｈと、電源パターン３０３の始点から終点までの配線距離ｊを足した長さである。
ｈは先ほど算出したとおりで、ｈ＝６である。
ｊの値は、電源パターン３０３の始点座標（９７，８１）と終点座標（１０３，８１）からｊ＝１０３−９７＝６である。
Ｌ７の値は、電源パターン３０４の始点から終点までの配線距離ｈと、電源パターン３０３の始点から終点までの配線距離ｊを足した長さである。
ｈは先ほど算出したとおりで、ｈ＝６である。
ｊの値は、電源パターン３０３の始点座標（９７，８１）と終点座標（１０３，８１）からｊ＝１０３−９７＝６である。
よって、Ｌ７＝ｈ＋ｊ＝６＋６＝１２である。
判定部１２３は、Ｌ５＝Ｚ１＝９、Ｌ７＝Ｚ２＝１２としてＺ１とＺ２の大小を比較し、Ｚ１の方がＺ２より小さいので、エラーと判定する。
＜変形例＞
上述したレイアウトチェックシステム１の判定部１２３は、電源ピンと電源間のインピーダンスに相当する値Ｚ１と、電源ピンとバイパスコンデンサ間のインピーダンスに相当する値Ｚ２の値の大小を比較していたが、Ｚ１のＺ２に対する比の値すなわち、Ｚ１／Ｚ２と、閾値とを比較してレイアウトの判定を行ってもよい。
判定部１２３は、Ｌ５＝Ｚ１＝９、Ｌ７＝Ｚ２＝１２としてＺ１とＺ２の大小を比較し、Ｚ１の方がＺ２より小さいので、エラーと判定する。
＜変形例＞
上述したレイアウトチェックシステム１の判定部１２３は、電源ピンと電源間のインピーダンスに相当する値Ｚ１と、電源ピンとバイパスコンデンサ間のインピーダンスに相当する値Ｚ２の値の大小を比較していたが、Ｚ１のＺ２に対する比の値すなわち、Ｚ１／Ｚ２と、閾値とを比較してレイアウトの判定を行ってもよい。
図１１は、周波数に応じて変化する電源ピンと電源間のインピーダンス値Ｚ１及び電源ピンとバイパスコンデンサ間のインピーダンス値Ｚ２のグラフの一例を示した図である。
電源パターン及びバイパスコンデンサのインピーダンスは、周波数に応じて変化する。同図に示すように、Ｚ１及びＺ２は、１３ＭＨｚ付近で大小関係が逆転し、３２ＭＨｚ以上では、Ｚ１はＺ２の１０分の１以下の大きさになっている。
電源パターン及びバイパスコンデンサのインピーダンスは、周波数に応じて変化する。同図に示すように、Ｚ１及びＺ２は、１３ＭＨｚ付近で大小関係が逆転し、３２ＭＨｚ以上では、Ｚ１はＺ２の１０分の１以下の大きさになっている。
図１２は、図１１にＺ１／Ｚ２の値のグラフと、閾値線を追加したものである。
Ｚ１／Ｚ２の値が０．１以下となる場合、エラーであると判定するように仕様で規定した場合、判定部１２３は、周波数が３２ＭＨｚ以上であれば、Ｚ１／Ｚ２の値が０．１以下となるのでエラーと判定する。
また、判定は基本周波数のｎ次高調波（ｎは正の整数）までを考慮して決定するようにしてもよい。この場合、少なくとも５次高調波まで考慮すべきであり、基本周波数が１０ＭＨｚの回路の場合、５次高調波は５０ＭＨｚとなり、５０ＭＨｚにおいて、Ｚ１／Ｚ２＜０．１であるので、判定部１２３は、チェックしたレイアウトは、エラーであると判定する。
＜実施の形態２＞
＜概要＞
実施の形態２のレイアウトチェックシステムは、実施の形態１で説明したレイアウトチェックシステム１のレイアウトチェック部１２に、新たな機能を追加したものであり、追加した機能以外は、実施の形態１と同様である。
Ｚ１／Ｚ２の値が０．１以下となる場合、エラーであると判定するように仕様で規定した場合、判定部１２３は、周波数が３２ＭＨｚ以上であれば、Ｚ１／Ｚ２の値が０．１以下となるのでエラーと判定する。
また、判定は基本周波数のｎ次高調波（ｎは正の整数）までを考慮して決定するようにしてもよい。この場合、少なくとも５次高調波まで考慮すべきであり、基本周波数が１０ＭＨｚの回路の場合、５次高調波は５０ＭＨｚとなり、５０ＭＨｚにおいて、Ｚ１／Ｚ２＜０．１であるので、判定部１２３は、チェックしたレイアウトは、エラーであると判定する。
＜実施の形態２＞
＜概要＞
実施の形態２のレイアウトチェックシステムは、実施の形態１で説明したレイアウトチェックシステム１のレイアウトチェック部１２に、新たな機能を追加したものであり、追加した機能以外は、実施の形態１と同様である。
追加した機能とは、高速ＩＣの電源ピンが接続されている電源パターンが、「電源島」と俗に呼ばれている電源プレーンであるかどうかを判定する機能と、「電源島」と主要電源プレーン（電源と直接接続されているプレーン）をバイパスコンデンサを介さずに接続する配線が存在するかどうかを解析する機能である。
従来のチェックシステムでは、「電源島」を有するＰＣＢのレイアウトが、「電源島」と接続される高速ＩＣから生じる不要輻射ノイズを抑えるべく、「電源島」の周囲に配置されるバイパスコンデンサを有効に機能させるレイアウトになっているかどうかについてチェックしていなかった。
従来のチェックシステムでは、「電源島」を有するＰＣＢのレイアウトが、「電源島」と接続される高速ＩＣから生じる不要輻射ノイズを抑えるべく、「電源島」の周囲に配置されるバイパスコンデンサを有効に機能させるレイアウトになっているかどうかについてチェックしていなかった。
実施の形態２のレイアウトチェックシステムは、追加機能を用いて、以下に示すエラー判定を行うことを特徴とする。
１、高速ＩＣの電源ピンが接続されている電源パターンが主要電源プレーンである場合、エラーであると判定する。
２、高速ＩＣの電源ピンが接続されている電源パターンが「電源島」である場合、「電源島」と主要電源プレーンをバイパスコンデンサを介さずに接続する配線が存在するかどうかを解析し、そのような配線が存在すれば、エラーであると判定する。
１、高速ＩＣの電源ピンが接続されている電源パターンが主要電源プレーンである場合、エラーであると判定する。
２、高速ＩＣの電源ピンが接続されている電源パターンが「電源島」である場合、「電源島」と主要電源プレーンをバイパスコンデンサを介さずに接続する配線が存在するかどうかを解析し、そのような配線が存在すれば、エラーであると判定する。
＜構成＞
上述したように実施の形態２のレイアウトチェックシステムは、レイアウトチェック部のみが実施の形態１のレイアウトチェックシステム１と異なるので、異なる点であるレイアウトチェック部についてのみ説明する。
図１３は、実施の形態２のレイアウトチェック部の機能構成を示した図である。
上述したように実施の形態２のレイアウトチェックシステムは、レイアウトチェック部のみが実施の形態１のレイアウトチェックシステム１と異なるので、異なる点であるレイアウトチェック部についてのみ説明する。
図１３は、実施の形態２のレイアウトチェック部の機能構成を示した図である。
レイアウトチェック部１２Ａは、データ抽出部１２１、算出部１２２、判定部１２３及びエラー情報出力部１２４の他、電源島判定部１２５、接続情報解析部１２６を備える。
接続情報解析部１２６は、データ抽出部１２１において注目した電源ピンが接続されている電源パターンが、面の配線であるかどうかを解析する。係る解析を行うために、接続情報解析部１２６は、配線情報を参照する。
接続情報解析部１２６は、データ抽出部１２１において注目した電源ピンが接続されている電源パターンが、面の配線であるかどうかを解析する。係る解析を行うために、接続情報解析部１２６は、配線情報を参照する。
接続情報解析部１２６は、また、電源島判定部１２５において、注目した電源ピンが接続されている電源パターンが「電源島」であると判定された場合、「電源島」と、主要電源プレーンをバイパスコンデンサを介さずに接続する配線が存在するかどうかを配線情報を参照して解析し、解析した結果、そのような配線があれば、エラーであると判定する。
電源島判定部１２５は、接続情報解析部１２６において、注目した電源ピンが接続されている電源パターンが面の配線、すなわち、電源プレーンであることが判明した場合に、当該電源プレーンの面のサイズが閾値以下であるかどうかを配線情報から確認する。
電源島判定部１２５は、接続情報解析部１２６において、注目した電源ピンが接続されている電源パターンが面の配線、すなわち、電源プレーンであることが判明した場合に、当該電源プレーンの面のサイズが閾値以下であるかどうかを配線情報から確認する。
電源島判定部１２５は、電源プレーンの面のサイズが閾値以下であれば、「電源島」であると判定し、閾値以上であれば、主要電源プレーンであると判定する。注目した電源ピンが接続されている電源パターンが主要電源プレーンの場合、エラーであると判定する。
＜ＰＣＢレイアウトの一例＞
図１４は、レイアウトチェック処理のレイアウトチェック対象となる、「電源島」を有するＰＣＢレイアウトの一例を表した図である。
＜ＰＣＢレイアウトの一例＞
図１４は、レイアウトチェック処理のレイアウトチェック対象となる、「電源島」を有するＰＣＢレイアウトの一例を表した図である。
同図のＰＣＢレイアウトには、表層に高速ＩＣ２１１、バイパスコンデンサ２０６、バイパスコンデンサ２０７、バイパスコンデンサ２０８、バイパスコンデンサ２０９が配置されており、下層に、主要電源プレーン１１０１、「電源島」１１０２、図示していないがグランドプレーンが配置されている。
同図に描かれている太線は電源パターンを、白丸は他層に存在する電源プレーンと接続する電源ビアを、斜線の丸は他層のグランドプレーンと接続するグランドビアを表している。
同図に描かれている太線は電源パターンを、白丸は他層に存在する電源プレーンと接続する電源ビアを、斜線の丸は他層のグランドプレーンと接続するグランドビアを表している。
高速ＩＣ２１１は、電源ピン２１０１、電源ピン２１０２、電源ピン２１０３、グランドピン２１０４の他、各種端子を有する。
なお、制御信号用の配線パターンについては表示を省略している。
＜動作＞
次に、レイアウトチェック部１２Ａが行うレイアウトチェック処理について説明する。
なお、制御信号用の配線パターンについては表示を省略している。
＜動作＞
次に、レイアウトチェック部１２Ａが行うレイアウトチェック処理について説明する。
図１５は、実施の形態２のレイアウトチェック処理を説明するためのフローチャート図であり、実施の形態１で説明したレイアウトチェック処理と異なる部分の動作のみを説明する。
実施の形態１で説明したレイアウトチェック処理のステップＳ２までは同じであり、ステップＳ２から図１５に示すステップＳ１２に進む。
実施の形態１で説明したレイアウトチェック処理のステップＳ２までは同じであり、ステップＳ２から図１５に示すステップＳ１２に進む。
ステップＳ１２において、接続情報解析部１２６は、データ抽出部１２１において注目した電源ピンが接続されている電源パターンが、面の配線であるかどうかを解析し、当該電源パターンが面の配線である場合（ステップＳ１２：ＹＥＳ）、ステップＳ１３に進む。そうでない場合（ステップＳ１２：ＮＯ）、実施の形態１で説明したレイアウトチェック処理のステップＳ５に進む。
ステップＳ１３において、電源島判定部１２５は、電源パターンの面のサイズが閾値以下であるかどうかを判定する。閾値以下である場合（ステップＳ１３：ＹＥＳ）、当該電源パターンは「電源島」であると判定し（ステップＳ１４）、そうでない場合（ステップＳ１３：ＮＯ）、当該電源パターンは主要電源プレーンであると判定する（ステップＳ１５）。
ステップＳ１４において、電源パターンが「電源島」であると判定された場合、接続情報解析部１２６は、「電源島」と主要電源プレーンをバイパスコンデンサを介さずに接続する配線が存在するかどうかを解析する（ステップＳ１６）。
「電源島」と主要電源プレーンをバイパスコンデンサを介さずに接続する配線が存在する場合（ステップＳ１６：ＹＥＳ）、エラーであると判定し（ステップＳ１７）、そのような配線が存在しない場合（ステップＳ１６：ＮＯ）、ステップＳ５に進む。
「電源島」と主要電源プレーンをバイパスコンデンサを介さずに接続する配線が存在する場合（ステップＳ１６：ＹＥＳ）、エラーであると判定し（ステップＳ１７）、そのような配線が存在しない場合（ステップＳ１６：ＮＯ）、ステップＳ５に進む。
また、ステップＳ１５において、電源パターンが主要電源プレーンであると判定された場合、エラーであると判定し（ステップＳ１７）、ステップＳ５に進む。
図１１に示すＰＣＢレイアウトをレイアウトチェック処理した場合、ステップＳ１６において、接続情報解析部１２６が行う解析により、「電源島」１１０２と主要電源パターン１１０１をバイパスコンデンサを介さずに直接接続する電源パターン３５１が検出されるので、エラーと判定される。
図１１に示すＰＣＢレイアウトをレイアウトチェック処理した場合、ステップＳ１６において、接続情報解析部１２６が行う解析により、「電源島」１１０２と主要電源パターン１１０１をバイパスコンデンサを介さずに直接接続する電源パターン３５１が検出されるので、エラーと判定される。
接続情報解析部１２６が行う解析は、具体的には、「電源島」１１０２及び主要電源パターンの図形データ（図形を表す座標データ）と、電源パターン３５１上に設けられた２つの電源ビアの座標とを照らし合わせて、２つ電源ビアの座標が、「電源島」１１０２の図形データが示すエリアと主要電源パターンの図形データが示すエリアにそれぞれ位置しているかどうかを見ている。電源パターン３５１はそのような電源パターンに該当するため、エラーと判定される。
＜補足＞
なお、本発明は上記実施の形態及び変形例に限定されないのはもちろんである。以下のような場合も本発明に含まれる。
（１）実施の形態１で説明したレイアウトチェック処理は、ある電源ピン（第１電源ピンとする。）とあるバイパスコンデンサ（第１バイパスコンデンサとする。）の接続関係においてエラー判定があった場合でも、別の電源ピンと第１バイパスコンデンサの接続関係をチェックしているが、第１電源ピンと第１バイパスコンデンサの接続関係のチェックにおいてエラーと判定されれば、それ以降、第１バイパスコンデンサをチェック対象から外して、レイアウトチェック処理を高速化するようにしても良い。
（２）実施の形態１では、チェックの対象となる部品の電源ピンを、高速ＩＣの電源ピンとして説明したが、コネクタや使用者の指定した部品の電源ピンをチェック対象としても良い。
＜補足＞
なお、本発明は上記実施の形態及び変形例に限定されないのはもちろんである。以下のような場合も本発明に含まれる。
（１）実施の形態１で説明したレイアウトチェック処理は、ある電源ピン（第１電源ピンとする。）とあるバイパスコンデンサ（第１バイパスコンデンサとする。）の接続関係においてエラー判定があった場合でも、別の電源ピンと第１バイパスコンデンサの接続関係をチェックしているが、第１電源ピンと第１バイパスコンデンサの接続関係のチェックにおいてエラーと判定されれば、それ以降、第１バイパスコンデンサをチェック対象から外して、レイアウトチェック処理を高速化するようにしても良い。
（２）実施の形態１では、チェックの対象となる部品の電源ピンを、高速ＩＣの電源ピンとして説明したが、コネクタや使用者の指定した部品の電源ピンをチェック対象としても良い。
また、実施の形態１では、チェック対象の電源ピンとバイパスコンデンサを総当りで組み合わせてチェックしていたが、電源ピンとバイパスコンデンサの組み合わせをユーザが指定しても良い。
（３）チェック対象のバイパスコンデンサは、コンデンサのインピーダンス特性を考慮して、高周波用バイパスコンデンサと低周波用バイパスコンデンサに分けてチェック対象を選別して抽出するようにしても良い。
（４）実施の形態１では、エラー情報を表示部１４に出力するとしたが、出力先は記憶部１３であってもよいし、レイアウトチェックシステム１がネットワークに接続されていれば、出力先をネットワークに接続されている他の外部機器としても良い。
（５）実施の形態１では、電源ピンと電源ビア間の配線経路距離をＺ１として、また電源ピンとバイパスコンデンサ間の配線距離をＺ２として比較し、Ｚ１＜Ｚ２であれば、エラーと判定していたが、Ｚ１＋α＜Ｚ２となる場合に、エラーであると判定してもよい。この場合の特定値αは使用者が入力した値を用いても良いし、システムの規定値でも良い。
（６）本発明は、上述したレイアウトチェック処理の各手順（図５、図６、図７及び図１５に示した手順等）を含むレイアウトチェック方法であるとしてもよいし、レイアウトチェック処理をコンピュータに行わせるプログラムであるとしてもよい。また、前記プログラムからなるデジタル信号であるとしてもよい。
（７）本発明は、前記プログラム又は前記デジタル信号をコンピュータ読み取り可能な記録媒体、例えば、フレキシブルディスク、ハードディスク、ＣＤ―ＲＯＭ、ＭＯ、ＤＶＤ、ＤＶＤ−ＲＯＭ、ＤＶＤ−ＲＡＭ、ＢＤ（Ｂｌｕ−ｒａｙ Ｄｉｓｃ）、半導体メモリ等に記録したものとしてもよい。
（８）本発明は、前記プログラム又は前記デジタル信号を、電気通信回線、無線又は有線通信回線、インターネット等のネットワークを経由して伝送するものとしてもよい。
（９）本発明は、前記プログラム又は前記デジタル信号を前記記録媒体に記録して移送することにより、又は前記制御プログラム又は前記デジタル信号を前記ネットワーク等を経由して移送することにより、独立した他のコンピュータシステムにおいて実施するものとしてもよい。
（３）チェック対象のバイパスコンデンサは、コンデンサのインピーダンス特性を考慮して、高周波用バイパスコンデンサと低周波用バイパスコンデンサに分けてチェック対象を選別して抽出するようにしても良い。
（４）実施の形態１では、エラー情報を表示部１４に出力するとしたが、出力先は記憶部１３であってもよいし、レイアウトチェックシステム１がネットワークに接続されていれば、出力先をネットワークに接続されている他の外部機器としても良い。
（５）実施の形態１では、電源ピンと電源ビア間の配線経路距離をＺ１として、また電源ピンとバイパスコンデンサ間の配線距離をＺ２として比較し、Ｚ１＜Ｚ２であれば、エラーと判定していたが、Ｚ１＋α＜Ｚ２となる場合に、エラーであると判定してもよい。この場合の特定値αは使用者が入力した値を用いても良いし、システムの規定値でも良い。
（６）本発明は、上述したレイアウトチェック処理の各手順（図５、図６、図７及び図１５に示した手順等）を含むレイアウトチェック方法であるとしてもよいし、レイアウトチェック処理をコンピュータに行わせるプログラムであるとしてもよい。また、前記プログラムからなるデジタル信号であるとしてもよい。
（７）本発明は、前記プログラム又は前記デジタル信号をコンピュータ読み取り可能な記録媒体、例えば、フレキシブルディスク、ハードディスク、ＣＤ―ＲＯＭ、ＭＯ、ＤＶＤ、ＤＶＤ−ＲＯＭ、ＤＶＤ−ＲＡＭ、ＢＤ（Ｂｌｕ−ｒａｙ Ｄｉｓｃ）、半導体メモリ等に記録したものとしてもよい。
（８）本発明は、前記プログラム又は前記デジタル信号を、電気通信回線、無線又は有線通信回線、インターネット等のネットワークを経由して伝送するものとしてもよい。
（９）本発明は、前記プログラム又は前記デジタル信号を前記記録媒体に記録して移送することにより、又は前記制御プログラム又は前記デジタル信号を前記ネットワーク等を経由して移送することにより、独立した他のコンピュータシステムにおいて実施するものとしてもよい。
本発明に係るレイアウトチェックシステムは、ＣＡＤシステム等を用いて作成されたレイアウトデータによって定義されるＰＣＢのレイアウトが、当該ＰＣＢ上に配置されるバイパスコンデンサを有効に機能させるレイアウトになっているかどうかについて、先行技術で挙げた従来のチェックシステムより的確にチェックすることができるので、大変有用である。
１ レイアウトチェックシステム
９ データ入力部
１０ コマンド入力部
１１ レイアウトデータ作成部
１２、１２Ａ レイアウトチェック部
１３ 記憶部
１４ 表示部
１２１ データ抽出部
１２２ 算出部
１２３ 判定部
１２４ エラー情報出力部
１２５ 電源島判定部
１２６ 接続情報解析部
９ データ入力部
１０ コマンド入力部
１１ レイアウトデータ作成部
１２、１２Ａ レイアウトチェック部
１３ 記憶部
１４ 表示部
１２１ データ抽出部
１２２ 算出部
１２３ 判定部
１２４ エラー情報出力部
１２５ 電源島判定部
１２６ 接続情報解析部
Claims (7)
- プリント配線基板上の電源、電源ピンを備えた部品及びバイパスコンデンサのレイアウトを定義するレイアウトデータをチェックするレイアウトチェックシステムであって、
前記電源ピンと前記電源間のインピーダンスに相当する値である第１の値及び当該電源ピンと前記バイパスコンデンサ間のインピーダンスに相当する値である第２の値を算出するための基礎となる情報を含む前記レイアウトデータを記憶する記憶手段と、
記憶されている前記レイアウトデータに基づいて、前記第１の値及び前記第２の値を算出する算出手段と、
算出された前記第１の値と前記第２の値の大きさを比較して、前記レイアウトが前記バイパスコンデンサを有効に機能させるレイアウトとなっているかどうかを判定する判定手段と、
前記判定手段により否定的な判定がなされた場合、エラー情報を出力する出力手段とを備える
ことを特徴とするレイアウトチェックシステム。 - 前記算出手段は、前記レイアウトデータに基づいて、前記電源ピンと前記電源間の最短配線距離である第１の値と、当該電源ピンと前記バイパスコンデンサ間の最短配線距離である第２の値を算出し、
前記判定手段は、前記第１の値が前記第２の値より小さければ、前記レイアウトは、前記バイパスコンデンサを有効に機能させるレイアウトとなっていないと判定する
ことを特徴とする請求項１記載のレイアウトチェックシステム。 - 前記電源ピンと前記バイパスコンデンサが接続されている配線上に、電源ビアが設けられている場合、
前記算出手段は、前記レイアウトデータに基づいて、前記電源ピンと前記電源ビア間の最短配線距離である第１の値と、当該電源ピンと前記バイパスコンデンサ間の最短配線距離である第２の値を算出する
ことを特徴とする請求項２記載のレイアウトチェックシステム。 - 前記記憶手段は閾値を記憶しており、
前記判定手段は、記憶されている閾値と、前記第１の値に対する前記第２の値の比の値との大きさを比較して、前記レイアウトが前記バイパスコンデンサを有効に機能させるレイアウトとなっているかどうかを判定する
ことを特徴とする請求項１記載のレイアウトチェックシステム。 - 前記レイアウトデータには、配線が線であるか面であるかを識別する配線種別情報、面の配線については、面積サイズを示すサイズ情報が含まれ、
前記記憶手段は規定値を記憶しており、
前記レイアウトチェックシステムは更に、
前記配線種別情報に基づいて、前記電源ピンと前記コンデンサ間を接続する配線が、面の配線であるかどうかを解析する解析手段と、
前記解析の結果、前記電源ピンと前記コンデンサ間を接続する配線が面の配線であることが判明した場合、前記サイズ情報を参照して、当該面の配線の面積サイズが、記憶されている規定値以下であるかどうかを判定し、規定値以下の場合、当該面の配線を特定電源プレーンであると判定する電源プレーン判定手段とを備え、
前記電源プレーン判定手段により、前記電源ピンと前記コンデンサ間を接続する面の配線が特定電源プレーンであると判定された場合に、前記解析手段は、更に、前期レイアウトデータに基づいて、前記特定電源プレーンと電源とが前記バイパスコンデンサを介することなく接続されているかどうかを解析し、その結果、当該特定電源プレーンと電源とが前記バイパスコンデンサを介することなく接続されていることが判明した場合、前記レイアウトが前記バイパスコンデンサを有効に機能させるレイアウトとなっていないと判定する
ことを特徴とする請求項１記載のレイアウトチェックシステム。 - プリント配線基板上の電源、電源ピンを備えた部品及びバイパスコンデンサのレイアウトを定義するレイアウトデータをチェックするためのレイアウトチェック方法であって、
前記電源ピンと前記電源間のインピーダンスに相当する値である第１の値及び当該電源ピンと前記バイパスコンデンサ間のインピーダンスに相当する値である第２の値を算出するための基礎となる情報を含むレイアウトデータを取得する取得ステップと、
前記レイアウトデータに基づいて、前記第１の値及び前記第２の値を算出する算出ステップと、
算出された前記第１の値と前記第２の値の大きさを比較して、前記レイアウトが前記バイパスコンデンサを有効に機能させるレイアウトとなっているかどうかを判定する判定ステップと、
前記判定ステップにおいて否定的な判定がなされた場合、エラー情報を出力する出力ステップとを含む
ことを特徴とするレイアウトチェック方法。 - プリント配線基板上の電源、電源ピンを備えた部品及びバイパスコンデンサのレイアウトを定義するレイアウトデータをチェックするレイアウトチェック処理を、コンピュータに行わせるプログラムであって、
前記レイアウトチェック処理は、
前記電源ピンと前記電源間のインピーダンスに相当する値である第１の値及び当該電源ピンと前記バイパスコンデンサ間のインピーダンスに相当する値である第２の値を算出するための基礎となる情報を含むレイアウトデータを取得する取得ステップと、
前記レイアウトデータに基づいて、前記第１の値及び前記第２の値を算出する算出ステップと、
算出された前記第１の値と前記第２の値の大きさを比較して、前記レイアウトが前記バイパスコンデンサを有効に機能させるレイアウトとなっているかどうかを判定する判定ステップと、
前記判定ステップにおいて否定的な判定がなされた場合、エラー情報を出力する出力ステップとを含む
ことを特徴とするプログラム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003389928A JP4283647B2 (ja) | 2002-11-26 | 2003-11-19 | レイアウトチェックシステム |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002342009 | 2002-11-26 | ||
| JP2003389928A JP4283647B2 (ja) | 2002-11-26 | 2003-11-19 | レイアウトチェックシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004192618A true JP2004192618A (ja) | 2004-07-08 |
| JP4283647B2 JP4283647B2 (ja) | 2009-06-24 |
Family
ID=32774769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003389928A Expired - Fee Related JP4283647B2 (ja) | 2002-11-26 | 2003-11-19 | レイアウトチェックシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4283647B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007234853A (ja) * | 2006-03-01 | 2007-09-13 | Matsushita Electric Ind Co Ltd | バイパスコンデンサのチェック方法 |
| JP2007299268A (ja) * | 2006-05-01 | 2007-11-15 | Sharp Corp | 基板レイアウトチェックシステムおよび方法 |
| JP2012073972A (ja) * | 2010-09-30 | 2012-04-12 | Fujitsu Ltd | 設計チェックプログラム、設計チェック装置及び設計チェック方法 |
| US8271925B2 (en) | 2008-12-01 | 2012-09-18 | Nec Corporation | Printed board design system and method including decoupling capacitor arrangement examination unit |
| CN117233516A (zh) * | 2023-11-13 | 2023-12-15 | 朗思传感科技(深圳)有限公司 | 一种引脚检测方法和引脚检测装置 |
-
2003
- 2003-11-19 JP JP2003389928A patent/JP4283647B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007234853A (ja) * | 2006-03-01 | 2007-09-13 | Matsushita Electric Ind Co Ltd | バイパスコンデンサのチェック方法 |
| JP4682873B2 (ja) * | 2006-03-01 | 2011-05-11 | パナソニック株式会社 | バイパスコンデンサのチェック方法およびそのチェック装置 |
| JP2007299268A (ja) * | 2006-05-01 | 2007-11-15 | Sharp Corp | 基板レイアウトチェックシステムおよび方法 |
| JP4575326B2 (ja) * | 2006-05-01 | 2010-11-04 | シャープ株式会社 | 基板レイアウトチェックシステムおよび方法 |
| US8271925B2 (en) | 2008-12-01 | 2012-09-18 | Nec Corporation | Printed board design system and method including decoupling capacitor arrangement examination unit |
| JP2012073972A (ja) * | 2010-09-30 | 2012-04-12 | Fujitsu Ltd | 設計チェックプログラム、設計チェック装置及び設計チェック方法 |
| CN117233516A (zh) * | 2023-11-13 | 2023-12-15 | 朗思传感科技(深圳)有限公司 | 一种引脚检测方法和引脚检测装置 |
| CN117233516B (zh) * | 2023-11-13 | 2024-03-01 | 朗思传感科技(深圳)有限公司 | 一种引脚检测方法和引脚检测装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4283647B2 (ja) | 2009-06-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2531282B2 (ja) | クロスト―ク検証装置 | |
| JP5407632B2 (ja) | プリント基板試験支援装置、プリント基板試験支援方法、及びプリント基板試験支援プログラム | |
| US7962320B2 (en) | Method, apparatus and program for creating a power pin model of a semiconductor integrated circuit | |
| US8832637B2 (en) | Support apparatus and information processing method thereof | |
| US20110023005A1 (en) | Wiring design assisting apparatus, wiring design assisting method, and computer-readable information recording medium | |
| US20080109773A1 (en) | Analyzing Impedance Discontinuities In A Printed Circuit Board | |
| US7117459B2 (en) | Layout check system | |
| JP2010262338A (ja) | 電磁流分布処理装置、電磁流分布処理方法、及び電磁流分布処理プログラム | |
| JP4283647B2 (ja) | レイアウトチェックシステム | |
| JP4651284B2 (ja) | プリント基板のリターン経路チェック方法およびプリント基板のパターン設計ｃａｄ装置 | |
| US7975253B2 (en) | Power supply noise analysis model generating method and power supply noise analysis model generating apparatus | |
| JP2008152711A (ja) | 電源電圧変動解析システム、電源電圧変動解析方法及びプログラム | |
| US20040225487A1 (en) | Power supply noise analysis model generator, power supply noise analysis model generation method, and power supply noise analysis model generation program | |
| JP5082793B2 (ja) | プリント基板設計支援装置、プリント基板設計支援方法およびプリント基板設計支援プログラム | |
| JPH1097560A (ja) | コンピュータ支援設計システム | |
| JP2002064279A (ja) | 多層回路基板の検証方法、設計方法、それらの装置および記録媒体 | |
| JP2001092874A (ja) | プリント基板設計装置 | |
| JP2007299268A (ja) | 基板レイアウトチェックシステムおよび方法 | |
| JP5253244B2 (ja) | プリント基板設計支援プログラム、方法及び装置 | |
| JP2003216680A (ja) | プリント基板ｃａｄにおけるクリアランスチェック方法及びコンピュータプログラム | |
| JP2008276612A (ja) | 回路設計装置及び方法並びにプログラム | |
| JP2001067390A (ja) | プリント基板設計装置 | |
| JP2008242724A (ja) | シミュレーション装置、シミュレーションプログラム、シミュレーションプログラムが格納された記録媒体およびシミュレーション方法 | |
| US8204722B2 (en) | Simulation apparatus, simulation method, and simulation program | |
| JP2011128817A (ja) | プリント基板設計支援プログラムおよび支援方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060921 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081119 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081125 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081225 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090224 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090319 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120327 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120327 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130327 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |