JP2004191149A - Scanning test circuit and test method - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To divide scanning chains into a plurality of portions to allow test frequencies in the divided scanning chains more than those in the undivided ones. <P>SOLUTION: This scanning test circuit is provided with the plurality of scanning chains 11-13 comprising a plurality of scanning flip-flops 1 and a plurality of scanning flip-flops 3 with an input selector, spare input terminals 41, 42 for inputting test patterns into the scanning flip-flops 3 with the input selector, spare scanning output terminals 71, 72 for outputting the test patterns from the scanning flip-flops 1 in a preceding stage of the scanning flip-flops 3 with the input selector, and a mode setting circuit 81 for setting the scanning chain to be divided out of the scanning chains 11-13. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、スキャンテスト回路およびテスト方法に関し、特に、スキャンチェーンを分割することにより、故障検出率を高めたテストを行うことのできるスキャンテスト回路およびテスト方法に関するものである。
【０００２】
【従来の技術】
近年、半導体装置の回路規模が増大し、これに伴い半導体装置の故障を効率よく検出することが重要となってきている。従来、半導体装置のテスト容易化のために、複数のスキャンフリップフロップによって、テストパターンを順にシフトさせるためのスキャンチェーンを構成したスキャンテスト回路が用いられている。
【０００３】
例えば特許第２８６７９３０号公報には、検査対象ロジック回路にテストパターンを供給する入力セルを直列接続した入力セル群（スキャンチェーン）と、検査対象ロジック回路からのテストパターンを出力する出力セルを直列接続した出力セル群と、入力セル群および出力セル群の接続順序を入れ替える手段と、を備えた半導体装置が開示されている。この半導体装置は、ｍ個（ｍは１以上の整数）の入力セルをもつ半導体装置のテストに必要なテストパターンの数を、出力セルの数に拘わりなくｍ・２^ｍに圧縮し、テスト時間を短縮できるとともに、入力セル群と出力セル群との接続順序を入れ替えることにより、１つの半導体装置のテストのみならず、これらからの出力信号を入力信号とするもう一つの半導体装置のテストも効率的に行うことができるものである。
【０００４】
【特許文献１】
特許第２８６７９３０号公報
【０００５】
また、スキャンテスト回路として、図５に示すようなものが知られている。以下、その構成および動作について、図面を参照しながら説明する。
図５において、１０１〜１０３は、複数のスキャンフリップフロップ１を直列に接続してなるスキャンチェーン、２１〜２３は、それぞれが接続しているスキャンチェーン１０１〜１０３の先頭のスキャンフリップフロップ１にテストパターンを入力するスキャン入力、３１〜３３は、ぞれぞれが接続されているスキャンチェーン１０１〜１０３の最終段のスキャンフリップフロップ１からのテストパターンを出力するスキャン出力である。
【０００６】
ここで、各スキャンフリップフロップ１には、被検査回路である検査対象ロジック回路（図示しない）が接続されており、キャプチャモード時に、スキャンフリップフロップ１は、テストパターンを検査対象ロジック回路に出力し、さらに検査対象ロジック回路から出力される値を取り込む。また、スキャンフリップフロップ１は、シフトモード時には、前段のスキャンフリップフロップ１からのテストパターンを、次段のスキャンフリップフロップ１に出力する。
【０００７】
ここで、各スキャンチェーン１０１〜１０３に含まれるスキャンフリップフロップ１の段数は、テスト時間をより短くし、効率的にテストを行うために、ほぼ等しくなるようにされている。
【０００８】
次に、このように構成される従来のスキャンテスト回路の動作について説明する。
シフトモード時に、スキャン入力２１〜２３から入力されたテストパターンは、各スキャンチェーン１０１〜１０３を伝播し、順次、当該スキャンチェーンを構成しているスキャンフリップフロップ１に設定される。その後、キャプチャモードに設定されると、各スキャンフリップフロップ１に設定されたテストパターンが、各スキャンフリップフロップ１に接続されている検査対象ロジック回路に入力される。すると、検査対象ロジック回路は入力されたテストパターンに基づいて所定の動作を行う。検査対象ロジック回路から出力された値は、スキャンフリップフロップ１に格納（キャプチャ）され、再びシフトモードになると、スキャンチェーン１０１〜１０３を伝播し、スキャン出力３１〜３３より出力される。これらスキャン出力３１〜３３からの出力値は、検査手段、例えばＬＳＩテスタにて期待値と比較され、所定の処理を行ったか、すなわち半導体装置が故障していないか、テストされる。
【０００９】
ここで、より短いテスト時間で、効率的なテストを行うために、各スキャンチェーン１０１〜１０３は、等しい段数のスキャンフリップフロップ１を有する構成とされている。このため、全てのスキャンチェーン１０１〜１０３によるテスト回数が等しくなっている。
【００１０】
【発明が解決しようとする課題】
しかしながら、実際の半導体装置では、各スキャンチェーン１０１〜１０３がテストしようとする検査対象ロジック回路の回路規模および動作は一様でないため、全ての検査対象ロジック回路に対して、等しい故障検出率を持ったテストを行うことはできない。このため、特定のスキャンチェーン、例えばスキャンチェーン１０１がテストしようとする検査対象ロジック回路、の故障検出率が低いというように、故障検出率に不均衡が生じることがある。この不均衡を緩和するために、故障検出率が低いスキャンチェーン１０１を重点的にテストしようとすると、他のスキャンチェーン１０２、１０３を冗長的にテストすることになり、テスト時間増大の原因となる。
【００１１】
このような故障検出率の不均衡を半導体装置の設計前に予測し、設計時に故障検出率の不均衡を考慮してスキャンチェーンを構成することは可能であるが、半導体装置の設計後に別の要因の不均衡が発覚した場合、特定のスキャンチェーンを重点的にテストする必要性が生じるため、さらにテスト時間増大となってしまう。
【００１２】
本発明は、上記のような課題を解決するためになされたものであり、スキャンチェーンを複数の部分に分割することにより、分割したスキャンチェーンのテスト回数を分割しないスキャンチェーンより多くすることのできるスキャンテスト回路およびテスト方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記の課題を解決するために、本発明の請求項１に係るスキャンテスト回路においては、シフト動作およびキャプチャ動作を行う複数段のスキャンフリップフロップからなるスキャンチェーンを、複数本備えたスキャンテスト回路において、上記スキャンチェーンの任意の位置に配置され、上記スキャンチェーンを分割するための複数のシフト入力切替セレクタ付スキャンフリップフロップと、上記シフト入力切替セレクタ付スキャンフリップフロップにテストパターンを入力する予備スキャン入力端子と、上記シフト入力切替セレクタ付スキャンフリップフロップの前段のスキャンフリップフロップよりテストパターンを出力する予備スキャン出力端子と、上記複数のスキャンチェーンのうち、いずれのスキャンチェーンを分割し、いずれのスキャンチェーンを分割しないかを設定する、併設されたモード設定回路と、を備え、上記併設されたモード設定回路の出力に基づいて、分割するスキャンチェーンの上記シフト入力切替セレクタ付スキャンフリップフロップの入力に、予備スキャン入力端子からの信号を接続し、上記シフト入力切替セレクタ付スキャンフリップフロップの前段のスキャンフリップフロップの出力を、予備スキャン出力端子に接続するもの、としたものである。
【００１４】
本発明の請求項２に係るスキャンテスト回路においては、請求項１に記載のスキャンテスト回路において、上記シフト入力切替セレクタ付スキャンフリップフロップは、上記スキャンフリップフロップの入力段に、上記併設されたモード設定回路の出力に基づいて、前段に接続されているスキャンフリップフロップからの信号と、上記予備スキャン入力端子からの信号と、を切り替えて出力するセレクタを備えたもの、としたものである。
【００１５】
本発明の請求項３に係るスキャンテスト回路においては、請求項１または請求項２に記載のスキャンテスト回路において、上記併設されたモード設定回路の出力に基づいて、上記各スキャンチェーンのシフト動作およびキャプチャ動作を切り替えるシフト／キャプチャ切替信号を出力するシフト／キャプチャ切替信号の生成部を、さらに備えたもの、としたものである。
【００１６】
本発明の請求項４に係るスキャンテスト回路においては、請求項３に記載のスキャンテスト回路において、上記シフト／キャプチャ切替信号は、上記分割されていないスキャンチェーンにおいて、シフト動作とキャプチャ動作とを１回切り替える期間に、上記分割されているスキャンチェーンにおいては、シフト動作とキャプチャ動作とを複数回切り替える信号である、としたものである。
【００１７】
本発明の請求項５に係るテスト方法においては、シフト動作およびキャプチャ動作を行う複数段のスキャンフリップフロップからなる複数本のスキャンチェーンと、上記スキャンチェーンの任意の位置に配置され、上記スキャンチェーンを分割するための複数のシフト入力切替セレクタ付スキャンフリップフロップと、上記シフト入力切替セレクタ付スキャンフリップフロップにテストパターンを入力するための複数の予備スキャン入力端子と、上記シフト入力切替セレクタ付スキャンフリップフロップの前段のスキャンフリップフロップよりテストパターンを出力する予備スキャン出力端子と、上記各スキャンチェーンのシフト動作およびキャプチャ動作を切り替る信号を出力するシフト／キャプチャ切替信号の生成部と、を備えたスキャンテスト回路におけるテスト方法であって、上記複数のスキャンチェーンのうち、いずれのスキャンチェーンを分割し、いずれのスキャンチェーンを分割しないかを設定するモード設定ステップと、上記モード設定ステップにおいて分割設定されたスキャンチェーンの、上記各シフト入力切替セレクタ付スキャンフリップフロップの入力部を、上記予備スキャン入力端子と接続し、当該スキャンチェーンの、上記各シフト入力切替セレクタ付スキャンフリップフロップの前段のスキャンフリップフロップの出力部を、上記予備スキャン出力端子と接続することにより、上記スキャンチェーンを分割するスキャンチェーン分割ステップと、上記各スキャンフリップフロップおよび上記各シフト入力切替セレクタ付スキャンフリップフロップにおいて、入力されたデータをシフトするシフトステップと、上記各スキャンフリップフロップおよび上記各シフト入力切替セレクタ付スキャンフリップフロップにおいて、保持しているデータを検査対象ロジック回路に出力し、当該回路からのデータを取り込むキャプチャステップと、を備えたもの、としたものである。
【００１８】
本発明の請求項６に係るテスト方法においては、請求項５に記載のテスト方法において、上記シフトステップおよび上記キャプチャステップは、切替えて交互に実行するものであり、上記分割されていないスキャンチェーンにおいて、上記シフトステップおよび上記キャプチャステップを各々１回実行する間に、上記分割されているスキャンチェーンは、上記シフトステップおよび上記キャプチャステップを複数回実行するもの、としたものである。
【００１９】
本発明の請求項７に係るテスト方法においては、請求項５または請求項６に記載のテスト方法において、上記各スキャンチェーンを分割するか否かは、上記スキャンチェーンに含まれる上記スキャンフリップフロップおよび上記各シフト入力切替セレクタ付スキャンフリップフロップの数と、上記各スキャンチェーンがテストしようとする検査対象ロジック回路のゲート数と、の比に基づいて決定されたもの、としたものである。
【００２０】
本発明の請求項８に係るテスト方法においては、請求項５または請求項６に記載のテスト方法において、上記各スキャンチェーンを分割するか否かは、上記各スキャンチェーンに含まれる上記各スキャンフリップフロップ間、あるいは上記スキャンフリップフロップおよび上記シフト入力切替セレクタ付スキャンフリップフロップの間に含まれる論理ゲートの段数に基づいて決定されたもの、としたものである。
【００２１】
本発明の請求項９に係るテスト方法においては、請求項５または請求項６に記載のテスト方法において、上記各スキャンチェーンを分割するか否かは、上記各スキャンチェーンがテストしようとする検査対象ロジック回路の故障検出率に基づいて決定されたもの、としたものである。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態によるスキャンテスト回路について、図面を参照しながら説明する。なお、ここで示す実施の形態はあくまでも一例であって、必ずしもこの実施の形態に限定するものではない。
【００２３】
本実施の形態は、各スキャンチェーンを構成するスキャンフリップフロップの間に、スキャン入力および予備スキャン入力から入力されるテストパターンを切り替えて入力とするシフト切替えセレクタ付スキャンフリップフロップを複数個挿入することにより、スキャンチェーンを分割できるようにし、分割したスキャンチェーンがテストしようとする検査対象ロジック回路のテスト回数を、分割していないスキャンチェーンがテストしようとする検査対象ロジック回路のテスト回数より多くし、重点的にテストできるようにするものである。
【００２４】
図１は、本発明の実施の形態によるスキャンテスト回路の構成を示すブロック図である。
図１において、１は、スキャンフリップフロップ、２は、２種類の信号を切り替えてスキャンフリップフロップ１に入力するテスト入力セレクタ（以下、入力段にテスト入力セレクタ２を有するスキャンフリップフロップ１を入力セレクタ付スキャンフリップフロップ３と称す）、１１〜１３は、複数のスキャンフリップフロップ１の間に複数の入力セレクタ付スキャンフリップフロップ３を挿入し、これらのスキャンフリップフロップ１および入力セレクタ付スキャンフリップフロップ３を直列接続することにより構成したスキャンチェーン、２１〜２３は、それぞれが接続しているスキャンチェーン１１〜１３にテストパターンを入力するスキャン入力、３１〜３３は、それぞれが接続されているスキャンチェーン１１〜１３からのテストパターンを出力するスキャン出力である。ここで、スキャンチェーン１１〜１３は、初段のスキャンフリップフロップ１から最初の入力セレクタ付スキャンフリップフロップ３の前段のスキャンフリップフロップ１までのスキャンチェーン１１ａ〜１３ａ、最初の入力セレクタ付スキャンフリップフロップ３から次の入力セレクタ付スキャンフリップフロップ３の前段のスキャンフリッププロップ１までのスキャンチェーン１１ｂ〜１３ｂ、および最後の入力セレクタ付スキャンフリップフロップ３から最終段のスキャンフリップフロップ１までのスキャンチェーン１１ｃ〜１３ｃに分割可能な構成となっている。
【００２５】
また、４１、４２は、予備に準備されたものであり、分割されたスキャンチェーン１１ｂ〜１３ｂ、１１ｃ〜１３ｃにテストパターンを入力する予備スキャン入力、Ｓ５１、Ｓ５２は、予備スキャン入力４１、４２より入力されたテストパターンを、分割されたスキャンチェーン１１ｂ〜１３ｂ、１１ｃ〜１３ｃの初段の入力セレクタ付スキャンフリップフロップ３に入力する分割スキャン入力、Ｓ６１、Ｓ６２は、分割されたスキャンチェーン１１ａ〜１３ａ、１１ｂ〜１３ｂの最終段のスキャンフリップフロップ１よりテストパターンを出力する分割スキャン出力、７１、７２は、予備に準備されたものであり、分割されたスキャンチェーン１１ａ〜１３ａ、１１ｂ〜１３ｂからのテストパターンを出力する予備スキャン出力である。
【００２６】
また、８１は、スキャンチェーン１１〜１３のいずれを分割するかを設定する分割／非分割設定信号Ｓ８１を生成するモード設定回路、８２は、分割／非分割設定信号Ｓ８１に基づいて、予備スキャン入力４１、４２を、分割スキャン入力Ｓ５１、Ｓ５２に接続する入力セレクタ、８３は、分割／非分割設定信号Ｓ８１に基づいて、分割スキャン出力Ｓ６１、Ｓ６２を、予備スキャン出力７１、７２に接続する出力セレクタである。
【００２７】
ここで、入力段にテスト入力セレクタ２が接続されていないスキャンフリップフロップ１の、キャプチャ時の入力となるキャプチャ入力には、検査対象ロジック回路が接続され、シフト入力には、前段のスキャンフリップフロップ１からのシフト入力が接続されている。このスキャンフリップフロップ１は、キャプチャモード時に、テストパターンを検査対象ロジック回路に出力し、さらに、検査対象ロジック回路から出力される値を取り込み、シフトモード時に、前段のスキャンフリップフロップ１からのテストパターンを、次段のスキャンフリップフロップ１に出力する。
【００２８】
また、入力セレクタ付スキャンフリップフロップ３は、その構成を図２に示したように、スキャンフリップフロップ１の、キャプチャ入力（通常入力）Ｄに、検査対象ロジック回路を接続し、シフト入力ＤＴに、モード設定回路８１が出力する分割／非分割設定信号Ｓ８１に基づいて、前段のスキャンフリップフロップ１からの非分割時シフト入力と、予備スキャン入力４１、４２からの分割スキャン入力Ｓ５１，Ｓ５２と、を切り替えて出力する入力セレクタ２を接続したものである。この入力セレクタ付スキャンフリップフロップ３が属するスキャンチェーンが分割される時、テスト入力セレクタ２は、分割／非分割設定信号Ｓ８１に基づいて分割スキャン入力Ｓ５１，Ｓ５２を選択し、これをスキャンフリップフロップ１のシフト入力ＤＴに出力する。一方、スキャンチェーンが分割されない時、テスト入力セレクタ２は、分割／非分割設定信号Ｓ８１に基づいて前段のスキャンフリップフロップ１の出力を選択し、これをスキャンフリップフロップ１のシフト入力ＤＴに出力する。また、スキャンフリップフロップ１は、キャプチャモード時に、テストパターンを検査対象ロジック回路に出力し、さらに、検査対象ロジック回路から出力される値をキャプチャ入力Ｄより取り込み、シフトモード時に、シフト入力ＤＴからのテストパターンを、次段のスキャンフリップフロップ１に出力する。
【００２９】
また、いずれのスキャンチェーンを分割するかは、各スキャンチェーン１１〜１３に含まれるスキャンフリップフロップ１（入力セレクタ付スキャンフリップフロップ３が有するスキャンフリップフロップ１も含む）の数と、各スキャンチェーン１１〜１３がテストしようとする検査対象ロジック回路のゲートの数との比に基づいて決定されるものである。すなわち、スキャンフリップフロップ１の数に対する検査対象ロジック回路のゲートの数の割合が高いスキャンフリップフロップを分割するとよい。例えば、各スキャンチェーンの検査対象ロジック回路のゲートの数を、当該スキャンチェーンに含まれるスキャンフリップフロップ１の数で除算し、高い値が算出されたスキャンチェーンを、分割するスキャンチェーンに決定する。
【００３０】
ここで、図１においては、３本のスキャンチェーン１１〜１３を有し、各々のスキャンチェーンが３本のスキャンチェーン（１１ａ〜１３ａ、１１ｂ〜１３ｂ、および１１ｃ〜１３ｃ）に分割可能な構成とされたスキャンテスト回路を示したが、スキャンチェーンの本数、および各スキャンチェーンの分割数は、これに限定するものではなく、任意の本数および分割数、とすることができる。スキャンチェーンの本数、および各スキャンチェーンの分割数は、スキャンテスト回路を含んでいる半導体装置の回路規模や、検査対象ロジック回路の故障検出率等に応じて決定することが望ましい。
【００３１】
また、スキャンチェーン１１〜１３の各々には、当該スキャンチェーンが、スキャン動作を行うスキャンモードであるか、あるいはキャプチャ動作を行うキャプチャモードであるか、を設定するシフト／キャプチャ切替信号Ｓ９０が入力される。このシフト／キャプチャ切替信号Ｓ９０は、スキャンチェーンの本数と等しい数設けたシフト／キャプチャ切替信号生成部９０によって、各スキャンチェーンに対応して生成、出力するようにしてもよい。
【００３２】
シフト／キャプチャ切替信号Ｓ９０を生成するシフト／キャプチャ切替信号生成部９０の回路構成を、図３に示す。図３において、Ｓ９１は、スキャンチェーン１１〜１３に適応される共通シフト／キャプチャ動作切替信号、Ｓ９２は、分割されたスキャンチェーン１１ａ〜１３ａ、１１ｂ〜１３ｂ、および１１ｃ〜１３ｃに適応される分割時シフト／キャプチャ動作切替信号、９３は、分割時シフト／キャプチャ動作切替信号Ｓ９２と分割／非分割設定信号Ｓ８１とを入力とし、ＯＲ演算処理を行うゲート、９４は、共通シフト／キャプチャ切替信号Ｓ９１とゲート９３の出力とを入力とし、ＡＮＤ演算処理を行うゲートである。ここで、共通シフト／キャプチャ切替信号Ｓ９１および分割時シフト／キャプチャ切替信号Ｓ９２は、図示しない端子を介して、テストパターンとして与えられる信号である。
【００３３】
このシフト／キャプチャ切替信号生成部９０は、モード設定回路８１から出力される分割／非分割設定信号Ｓ８１が分割設定である場合に、ゲート９３より分割時シフト／キャプチャ切替信号Ｓ９２を出力し、さらに、ゲート９４によって共通シフト／キャプチャ切替信号Ｓ９１と分割時シフト／キャプチャ切替信号Ｓ９２とをＡＮＤした信号を、シフト／キャプチャ切替信号Ｓ９０として出力する。また、分割／非分割設定信号Ｓ８１が非分割設定である場合に、共通シフト／キャプチャ切替信号Ｓ９１を、シフト／キャプチャ切替信号Ｓ９０として出力する。
【００３４】
ここで、共通シフト／キャプチャ切替信号Ｓ９１および分割時シフト／キャプチャ切替信号Ｓ９２は、分割されているスキャンチェーンの各部、および分割されていないスキャンチェーンの、それぞれ最終段のスキャンフリップフロップ１にテストパターンが設定された時点で、シフトモードからキャプチャモードに切り替える信号であることが望ましい。例えば、各スキャンフリップフロップ１および入力セレクタ付スキャンフリップフロップ３が、１単位時間に１段のスキャンフリップフロップ１あるいは入力セレクタ付スキャンフリップフロップ３にテストパターンをシフトさせるものであり、各スキャンチェーン１１〜１３が、図１のように、８個のスキャンフリップフロップ１と２個の入力セレクタ付スキャンフリップフロップ３とで構成され、先頭より４段目と７段目とに入力セレクタ付スキャンフリップフロップ３が配置されている場合、スキャン入力２１〜２３よりスキャンチェーン１１〜１３に入力されたテストパターンを、最終段のスキャンフリップフロップ１に設定するためには、１０単位時間必要である。一方、スキャンチェーン１１〜１３が分割されている場合、スキャン入力２１〜２３と、予備スキャン入力４１、４２とから同時にテストパターンを入力すると、分割されたスキャンチェーンの各部の最終段のスキャンフリップフロップ１にテストパターンを設定するまでに要する時間は、スキャンチェーン１１ａ〜１３ａ、およびスキャンチェーン１１ｃ〜１３ｃにおいては、３単位時間、スキャンチェーン１１ｂ〜１３ｂにおいては、４単位時間である。このような場合、シフト／キャプチャ切替信号Ｓ９０は、分割されていないスキャンチェーンを、テストパターン入力開始時より１０単位時間後にキャプチャモード切り替え、分割されているスキャンチェーンを、テストパターン入力開始時より４単位時間後にキャプチャモードに切り替える信号であることが望ましい。
【００３５】
次に、スキャンテスト回路の動作について、図面を参照しながら説明する。
図４は、スキャンテスト回路の動作を説明するタイミングチャートである。
図４において、Ｓ９１は、共通シフト／キャプチャ切替信号の波形、Ｓ９２は、分割時シフト／キャプチャ切替信号の波形である。これら共通シフト／キャプチャ切替信号Ｓ９１および分割時シフト／キャプチャ切替信号Ｓ９２は、ロウ期間がキャプチャモードを表し、ハイ期間がシフトモードを表すよう図示されている。また、ＬＣは、スキャンチェーン１１〜１３のシフト／キャプチャ動作を示す波形、ＳＣは分割されたスキャンチェーン１１ａ〜１３ａ、１１ｂ〜１３ｂ、１１ｃ〜１３ｃのシフト／キャプチャ動作を示す波形、ｃａｐｔｕｒｅ１〜ｃａｐｔｕｒｅ４は、キャプチャ動作、ｓｈｉｆｔ１〜ｓｈｉｆｔ４は、シフト動作である。
【００３６】
また、図４には、共通シフト／キャプチャ切替信号Ｓ９１が１回シフト／キャプチャ動作を切り替える期間に、分割時シフト／キャプチャ切替信号Ｓ９２が３回シフト／キャプチャ動作を切り替えるように示しているが、共通シフト／キャプチャ切替信号Ｓ９１がシフト／キャプチャ動作を１回切り替える期間に分割時シフト／キャプチャ切替信号Ｓ９２が動作を切り替える回数は、３回に限定されるものではなく、各スキャンチェーン１１〜１３に挿入されている入力セレクタ付スキャンフリップフロップ３の個数によって決まるものである。例えば、スキャンチェーン１１に挿入する入力セレクタ付スキャンフリップフロップ３の個数をｎ（ｎは１以上の整数）個とすると、スキャンチェーン１１は、（ｎ＋１）本に分割されるため、共通シフト／キャプチャ切替信号Ｓ９１が１回シフト／キャプチャ動作を切り替える期間に、分割時シフト／キャプチャ切替信号Ｓ９２がシフト／キャプチャ動作を切り替える回数は、（ｎ＋１）回となる。
【００３７】
スキャンテスト時、モード設定回路８１は、各スキャンチェーン１１〜１３を分割するか否かを設定する設定値を出力する。例えば、スキャンチェーン１１を分割、スキャンチェーン１２、１３を非分割とする分割／非分割設定信号Ｓ８１が出力されると、入力セレクタ８２によって、予備スキャン入力４１、４２は、それぞれ分割された各スキャンチェーン１１ｂ、１１ｃに対する入力である分割スキャン入力Ｓ５１、Ｓ５２に接続される。そして、分割された各スキャンチェーン１１ｂ、１１ｃの出力である分割スキャン出力Ｓ６１、Ｓ６２は、出力セレクタ８３によって、予備スキャン出力７１、７２に接続される。従って、分割されたスキャンチェーン１１ａ〜１１ｃに対してテストパターンを入力する端子は、スキャン入力２１および予備スキャン入力４１、４２となり、テストパターンを出力する端子は、スキャン出力３１および予備スキャン出力７１、７２となる。また、分割されていないスキャンチェーン１２、１３にテストパターンを入力する端子は、それぞれスキャン入力２２、２３であり、テストパターンを出力する端子は、それぞれスキャン出力７２、７３である。
【００３８】
この時、分割されたスキャンチェーン１１ａ〜１１ｃには、図３に示したシフト／キャプチャ切替信号生成部９０において分割時シフト／キャプチャ切替信号Ｓ９２と共通シフト／キャプチャ切替信号Ｓ９１とをＡＮＤしたシフト／キャプチャ切替信号Ｓ９０が供給される。一方、分割されていないスキャンチェーン１２、１３には、共通シフト／キャプチャ切替信号Ｓ９１が、シフト／キャプチャ切替信号Ｓ９０として供給される。シフト／キャプチャ切替信号Ｓ９０が、これらスキャンチェーン１１ａ〜１１ｃ、１２、１３を同時にキャプチャモードに設定すると、それ以降、スキャンチェーン１２、１３は図４の波形ＬＣに示したように動作する。一方、スキャンチェーン１１は、波形ＳＣに示したように動作する。この場合、分割されていないスキャンチェーン１２、１３がキャプチャ動作ｃａｐｔｕｒｅ１およびシフト動作ｓｈｉｆｔ１をそれぞれ１回づつ行う期間に、分割されたスキャンチェーン１１ａ〜１１ｃは、３回のキャプチャ動作ｃａｐｔｕｒｅ２〜ｃａｐｔｕｒｅ４およびシフト動作ｓｈｉｆｔ２〜ｓｈｉｆｔ４を繰り返して行う。このため、スキャンチェーン１１ａを３つに分割したことにより、分割しないスキャンチェーン１２、１３の３倍のシフト／キャプチャ動作が実現されている。ここで、シフト動作ｓｈｉｆｔ１〜ｓｈｉｆｔ４時に、スキャン出力３１〜３３および予備スキャン出力７１、７２から出力されたテストパターンを、検査手段、例えばＬＳＩテスタにて期待値と比較し、所定の処理を行ったかテストする場合、スキャンチェーン１２、１３において１回のテストを行う期間に、分割されたスキャンチェーン１１ａ〜１１ｃにおいては、３回のテストを行うことができることになる。
【００３９】
以上のように、本実施の形態によるスキャンテスト回路においては、各スキャンチェーン１１〜１３を構成する各スキャンフリップフロップ１の間に、前段のスキャンフリップフロップ１が出力するテストパターンと予備スキャン入力４１、４２からのテストパターンとを切り替えて入力とする入力セレクタ付スキャンフリップフロップ３を複数個挿入し、モード設定回路８１が出力する分割／非分割設定信号Ｓ８１に基づいて、スキャンチェーン１１〜１３を分割できるようにしたことにより、分割されたスキャンチェーン１１ａ〜１１ｃ、１２ａ〜１２ｃ、１３ａ〜１３ｃがテストしようとする検査対象ロジック回路に対するテストパターンの入力回数、およびその検査対象ロジック回路からの出力を期待値と比較する回数を、分割されていないスキャンチェーン１１〜１３がテストしようとする検査対象ロジック回路に対するテストパターンの入力回数、およびその検査対象ロジック回路からの出力を期待値と比較する回数より多くすることができる。これにより、故障検出率が低い部分を重点的にテストすることができるようになるため、故障検出率が高い部分を冗長的にテストすることを防止でき、テスト時間短縮および効率的なテストの実施が可能となる。また、スキャンチェーン１１〜１３のいずれを分割するかを、モード設定回路８１により設定することにより、重点的にテスト回数を割り振るスキャンチェーンを、半導体装置の設計後、すなわちテストの開発時に選択することができるため、テストの自由度を向上させることができる。
【００４０】
なお、本実施の形態では、いずれのスキャンチェーンを分割するかを、各スキャンチェーン１１〜１３に含まれるスキャンフリップフロップ１（入力セレクタ付スキャンフリップフロップ３が有するスキャンフリップフロップ１も含む）の数と、各スキャンチェーン１１〜１３がテストしようとする検査対象ロジック回路のゲートの数の比に基づいて決定するようにしたが、いずれのスキャンチェーンを分割するかを、各スキャンチェーン１１〜１３に含まれるスキャンフリップフロップ１と次段のスキャンフリップフロップ１との間に含まれる論理ゲートの最大段数を算出する評価方法により決定してもよい。すなわち、各スキャンフリップフロップ１と次段のスキャンフリップフロップ１との間に含まれる検査対象ロジック回路のゲートの数を計数し、ゲート数が多いスキャンフリップフロップ１を含むスキャンチェーンを分割するようにしてもよい。これにより、ゲート段数が多い部分のテスト回数を多くし、重点的にテストすることができる。
【００４１】
また、いずれのスキャンチェーンを分割するかを、各スキャンチェーン１１〜１３がテストしようとする検査対象ロジック回路の故障検出率により決定してもよい。故障検出率の低いスキャンチェーンを分割することにより、故障検出率が低い部分のテスト回数を多くし、故障検出率を向上させることができる。
【００４２】
【発明の効果】
以上のように、本発明の請求項１によるスキャンテスト回路によれば、シフト動作およびキャプチャ動作を行う複数段のスキャンフリップフロップからなるスキャンチェーンを、複数本備えたスキャンテスト回路において、上記スキャンチェーンの任意の位置に配置され、上記スキャンチェーンを分割するための複数のシフト入力切替セレクタ付スキャンフリップフロップと、上記シフト入力切替セレクタ付スキャンフリップフロップにテストパターンを入力する予備スキャン入力端子と、上記シフト入力切替セレクタ付スキャンフリップフロップの前段のスキャンフリップフロップよりテストパターンを出力する予備スキャン出力端子と、上記複数のスキャンチェーンのうち、いずれのスキャンチェーンを分割し、いずれのスキャンチェーンを分割しないかを設定する、併設されたモード設定回路と、を備え、上記併設されたモード設定回路の出力に基づいて、分割するスキャンチェーンの上記シフト入力切替セレクタ付スキャンフリップフロップの入力に、予備スキャン入力端子からの信号を接続し、上記シフト入力切替セレクタ付スキャンフリップフロップの前段のスキャンフリップフロップの出力を、予備スキャン出力端子に接続するもの、としたので、上記スキャンチェーンを分割することができる。また、分割したスキャンチェーンの単位時間あたりのテスト回数を、分割しないスキャンチェーンのテスト回数より多くすることにより、故障検出率が低い部分を重点的にテストすることができるようになるため、故障検出率が高い部分を冗長的にテストすることを防止でき、テスト時間短縮および効率的なテストの実施が可能となる。さらに、上記併設されたモード設定回路により上記各スキャンチェーンを分割するか否かを設定するようにしたため、いずれのスキャンチェーンに重点的にテスト回数を割り振るかを、半導体装置の設計後に選択することができるようになり、より自由度の高いテストを、短いテスト時間で効率的に行うことができる。
【００４３】
また、本発明の請求項２によるスキャンテスト回路によれば、請求項１に記載のスキャンテスト回路において、上記シフト入力切替セレクタ付スキャンフリップフロップは、上記スキャンフリップフロップの入力段に、上記併設されたモード設定回路の出力に基づいて、前段に接続されているスキャンフリップフロップからの信号と、上記予備スキャン入力端子からの信号と、を切り替えて出力するセレクタを備えたもの、としたので、上記スキャンチェーンを分割しないときは上記前段に接続されているスキャンフリップフロップを用いてシフト動作し、上記スキャンチェーンを分割したときは、上記予備スキャン入力端子からの信号を用いてシフト動作することにより、上記スキャンチェーンを分割した時と分割しないときとで、異なったテストパターンをシフトすることができる。
【００４４】
また、本発明の請求項３によるスキャンテスト回路によれば、請求項１または請求項２に記載のスキャンテスト回路において、上記併設されたモード設定回路の出力に基づいて、上記各スキャンチェーンのシフト動作およびキャプチャ動作を切り替えるシフト／キャプチャ切替信号を出力するシフト／キャプチャ切替信号の生成部を、さらに備えたもの、としたので、上記分割されていないスキャンチェーンおよび上記分割されたスキャンチェーンに、各々シフト／キャプチャ切替信号を切り替えながら供給することにより、上記分割されていないスキャンチェーンと、上記分割されたスキャンチェーンと、において、単位時間あたりにシフト動作およびキャプチャ動作を行う回数を、異なるものとすることがができる。
【００４５】
また、本発明の請求項４によるスキャンテスト回路によれば、請求項３に記載のスキャンテスト回路において、上記シフト／キャプチャ切替信号は、上記分割されていないスキャンチェーンにおいて、シフト動作とキャプチャ動作とを１回切り替える期間に、上記分割されているスキャンチェーンにおいては、シフト動作とキャプチャ動作とを複数回切り替える信号である、としたので、上記分割さたスキャンチェーンがテストしようとする検査対象ロジック回路に対するテストパターンの入力回数、およびその検査対象ロジック回路からの出力を期待値と比較する回数を、上記分割されていないスキャンチェーンがテストしようとする検査対象ロジック回路に対するテストパターンの入力回数、およびその検査対象ロジック回路からの出力を期待値と比較する回数より多くすることができるため、故障検出率が低い部分を重点的にテストすることができる。
【００４６】
また、本発明の請求項５によるテスト方法によれば、シフト動作およびキャプチャ動作を行う複数段のスキャンフリップフロップからなる複数本のスキャンチェーンと、上記スキャンチェーンの任意の位置に配置され、上記スキャンチェーンを分割するための複数のシフト入力切替セレクタ付スキャンフリップフロップと、上記シフト入力切替セレクタ付スキャンフリップフロップにテストパターンを入力するための複数の予備スキャン入力端子と、上記シフト入力切替セレクタ付スキャンフリップフロップの前段のスキャンフリップフロップよりテストパターンを出力する予備スキャン出力端子と、上記各スキャンチェーンのシフト動作およびキャプチャ動作を切り替る信号を出力するシフト／キャプチャ切替信号の生成部と、を備えたスキャンテスト回路におけるテスト方法であって、上記複数のスキャンチェーンのうち、いずれのスキャンチェーンを分割し、いずれのスキャンチェーンを分割しないかを設定するモード設定ステップと、上記モード設定ステップにおいて分割設定されたスキャンチェーンの、上記各シフト入力切替セレクタ付スキャンフリップフロップの入力部を、上記予備スキャン入力端子と接続し、当該スキャンチェーンの、上記各シフト入力切替セレクタ付スキャンフリップフロップの前段のスキャンフリップフロップの出力部を、上記予備スキャン出力端子と接続することにより、上記スキャンチェーンを分割するスキャンチェーン分割ステップと、上記各スキャンフリップフロップおよび上記各シフト入力切替セレクタ付スキャンフリップフロップにおいて、入力されたデータをシフトするシフトステップと、上記各スキャンフリップフロップおよび上記各シフト入力切替セレクタ付スキャンフリップフロップにおいて、保持しているデータを検査対象ロジック回路に出力し、当該回路からのデータを取り込むキャプチャステップと、を備えたもの、としたので、上記スキャンチェーンを分割することができる。また、分割したスキャンチェーンの単位時間あたりのテスト回数を、分割しないスキャンチェーンのテスト回数より多くすることにより、故障検出率が低い部分を重点的にテストすることができるようになるため、故障検出率が高い部分を冗長的にテストすることを防止でき、テスト時間短縮および効率的なテストの実施が可能となる。さらに、上記併設されたモード設定回路により上記各スキャンチェーンを分割するか否かを設定するようにしたので、いずれのスキャンチェーンを重点的にテスト回数を割り振るかを、半導体装置の設計後に選択することができるため、より自由度の高いテストを、短いテスト時間で効率的に行うことができる。
【００４７】
また、本発明の請求項６によるテスト方法によれば、請求項５に記載のテスト方法において、上記シフトステップおよび上記キャプチャステップは、切替えて交互に実行するものであり、上記分割されていないスキャンチェーンにおいて、上記シフトステップおよび上記キャプチャステップを各々１回実行する間に、上記分割されているスキャンチェーンは、上記シフトステップおよび上記キャプチャステップを複数回実行するもの、としたので、上記分割さたスキャンチェーンがテストしようとする検査対象ロジック回路に対するテストパターンの入力回数、およびその検査対象ロジック回路からの出力を期待値と比較する回数を、上記分割されていないスキャンチェーンがテストしようとする検査対象ロジック回路に対するテストパターンの入力回数、およびその検査対象ロジック回路からの出力を期待値と比較する回数より多くすることができるため、故障検出率が低い部分を重点的にテストすることができる。
【００４８】
また、本発明の請求項７によるテスト方法によれば、請求項５または請求項６に記載のテスト方法において、上記各スキャンチェーンを分割するか否かは、上記スキャンチェーンに含まれる上記スキャンフリップフロップおよび上記各シフト入力切替セレクタ付スキャンフリップフロップの数と、上記各スキャンチェーンがテストしようとする検査対象ロジック回路のゲート数と、の比に基づいて決定されたもの、としたので、上記テストしようとする検査対象ロジック回路のゲート数が多いスキャンチェーンを分割することにより、ゲート数の多い検査対象ロジック回路のテスト回数を多くし、重点的にテストすることができる。
【００４９】
また、本発明の請求項８によるテスト方法によれば、請求項５または請求項６に記載のテスト方法において、上記各スキャンチェーンを分割するか否かは、上記各スキャンチェーンに含まれる上記各スキャンフリップフロップ間、あるいは上記スキャンフリップフロップおよび上記シフト入力切替セレクタ付スキャンフリップフロップの間に含まれる論理ゲートの段数に基づいて決定されたもの、としたので、上記各スキャンフリップフロップ間、あるいは上記スキャンフリップフロップおよび上記シフト入力切替セレクタ付スキャンフリップフロップの間の論理ゲート段数が多い部分を含むスキャンチェーン分割することにより、論理ゲート段数が多い部分のテスト回数を多くし、重点的にテストすることができる。
【００５０】
また、本発明の請求項９によるテスト方法によれば、請求項５または請求項６に記載のテスト方法において、上記各スキャンチェーンを分割するか否かは、上記各スキャンチェーンがテストしようとする検査対象ロジック回路の故障検出率に基づいて決定されたもの、としたので、上記テストしようとする検査対象ロジック回路の故障検出率が低いスキャンチェーンを分割することにより、故障検出率が低い上記検査対象ロジック回路のテスト回数を多くし、故障検出率を向上させることができる。
【図面の簡単な説明】
【図１】本発明によるスキャンテスト回路の構成を示すブロック図である。
【図２】本発明によるスキャンテスト回路の入力セレクタ付スキャンフリップフロップの構成を示す回路図である。
【図３】本発明によるスキャンテスト回路のシフト／キャプチャ切替信号生成部の構成を示す回路図である。
【図４】本発明によるスキャンテスト回路の動作を説明するためのタイミングチャートである。
【図５】従来のスキャンテスト回路の構成を示すブロック図である。
【符号の説明】
１ スキャンフリップフロップ
３ 入力セレクタ付スキャンフリップフロップ
１１、１２、１３、１０１、１０２、１０３ スキャンチェーン
１１ａ、１１ｂ、１１ｃ、１２ａ、１２ｂ、１２ｃ、１３ａ、１３ｂ、１３ｃ 分割されたスキャンチェーン
２１、２２、２３ スキャン入力
３１、３２、３３ スキャン出力
４１、４２ 予備スキャン入力
７１、７２ 予備スキャン出力
８１ モード設定回路
Ｓ８１ 分割／非分割設定信号
９０ シフト／キャプチャ切替信号生成部
Ｓ９０ シフト／キャプチャ切替信号
Ｓ９１ 共通シフト／キャプチャ切替信号
Ｓ９２ 分割時シフト／キャプチャ切替信号[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a scan test circuit and a test method, and more particularly, to a scan test circuit and a test method capable of performing a test with an increased fault detection rate by dividing a scan chain.
[0002]
[Prior art]
In recent years, the circuit scale of a semiconductor device has increased, and accordingly, it has become important to efficiently detect a failure of the semiconductor device. 2. Description of the Related Art Conventionally, a scan test circuit having a scan chain for sequentially shifting a test pattern by a plurality of scan flip-flops has been used for facilitating test of a semiconductor device.
[0003]
For example, Japanese Patent No. 2867930 discloses that an input cell group (scan chain) in which input cells for supplying a test pattern to a test target logic circuit are connected in series and an output cell for outputting a test pattern from the test target logic circuit are connected in series. There is disclosed a semiconductor device including the output cell group described above and means for changing the connection order of the input cell group and the output cell group. In this semiconductor device, the number of test patterns required for testing a semiconductor device having m input cells (m is an integer of 1 or more) is determined by m · 2 regardless of the number of output cells. ^m To reduce the test time, and by changing the connection order between the input cell group and the output cell group, it is possible to not only test one semiconductor device but also use another output signal from these as an input signal. The test of the semiconductor device can also be performed efficiently.
[0004]
[Patent Document 1]
Japanese Patent No. 2867930
[0005]
A scan test circuit as shown in FIG. 5 is known. Hereinafter, the configuration and operation will be described with reference to the drawings.
In FIG. 5, reference numerals 101 to 103 denote scan chains formed by connecting a plurality of scan flip-flops 1 in series, and 21 to 23 test the first scan flip-flop 1 of the connected scan chains 101 to 103. Scan inputs 31 to 33 for inputting a pattern are scan outputs for outputting a test pattern from the scan flip-flop 1 at the last stage of the scan chains 101 to 103 to which each is connected.
[0006]
Here, an inspection target logic circuit (not shown), which is a circuit to be inspected, is connected to each scan flip-flop 1, and in the capture mode, the scan flip-flop 1 outputs a test pattern to the inspection target logic circuit. , And a value output from the inspection target logic circuit. In the shift mode, the scan flip-flop 1 outputs the test pattern from the preceding scan flip-flop 1 to the next scan flip-flop 1.
[0007]
Here, the number of stages of the scan flip-flops 1 included in each of the scan chains 101 to 103 is set to be substantially equal in order to shorten the test time and perform the test efficiently.
[0008]
Next, the operation of the conventional scan test circuit thus configured will be described.
In the shift mode, the test patterns input from the scan inputs 21 to 23 propagate through the scan chains 101 to 103 and are sequentially set in the scan flip-flops 1 constituting the scan chains. Thereafter, when the mode is set to the capture mode, the test pattern set in each scan flip-flop 1 is input to the inspection target logic circuit connected to each scan flip-flop 1. Then, the test target logic circuit performs a predetermined operation based on the input test pattern. The value output from the inspection target logic circuit is stored (captured) in the scan flip-flop 1 and, when the shift mode is set again, propagates through the scan chains 101 to 103 and is output from the scan outputs 31 to 33. The output values from the scan outputs 31 to 33 are compared with expected values by an inspection unit, for example, an LSI tester, and a test is performed to determine whether a predetermined process has been performed, that is, whether the semiconductor device has failed.
[0009]
Here, in order to perform an efficient test in a shorter test time, each of the scan chains 101 to 103 is configured to have the scan flip-flops 1 of the same number of stages. Therefore, the number of tests performed by all the scan chains 101 to 103 is equal.
[0010]
[Problems to be solved by the invention]
However, in an actual semiconductor device, since the circuit scale and operation of the test target logic circuit to be tested by each of the scan chains 101 to 103 is not uniform, all the test target logic circuits have the same failure detection rate. Test cannot be performed. For this reason, an imbalance may occur in the failure detection rate such as a low failure detection rate of a specific scan chain, for example, a logic circuit to be tested which is to be tested by the scan chain 101. If the scan chain 101 having a low failure detection rate is intensively tested to alleviate this imbalance, the other scan chains 102 and 103 are redundantly tested, which causes an increase in test time. .
[0011]
It is possible to predict such a failure detection rate imbalance before designing a semiconductor device and configure a scan chain in consideration of the failure detection rate imbalance at the time of design. If an imbalance of factors is discovered, it becomes necessary to focus on a specific scan chain, which further increases the test time.
[0012]
The present invention has been made in order to solve the above-described problem, and by dividing a scan chain into a plurality of portions, the number of test times of the divided scan chain can be made larger than that of an undivided scan chain. It is an object to provide a scan test circuit and a test method.
[0013]
[Means for Solving the Problems]
In order to solve the above problem, a scan test circuit according to a first aspect of the present invention includes a scan test circuit including a plurality of scan chains each including a plurality of scan flip-flops performing a shift operation and a capture operation. A plurality of scan flip-flops with a shift input switching selector arranged at an arbitrary position in the scan chain for dividing the scan chain, and a preliminary scan input for inputting a test pattern to the scan flip-flop with the shift input switching selector A preliminary scan output terminal for outputting a test pattern from a scan flip-flop preceding the scan flip-flop with the shift input switching selector, and a scan chain among the plurality of scan chains. A mode setting circuit for judging whether or not to divide the scan chain, and an input of the scan flip-flop with the shift input switching selector of the scan chain to be split based on an output of the mode setting circuit for juxtaposition. , A signal from a preliminary scan input terminal is connected, and the output of the scan flip-flop at the preceding stage of the scan flip-flop with the shift input switching selector is connected to the preliminary scan output terminal.
[0014]
In the scan test circuit according to a second aspect of the present invention, in the scan test circuit according to the first aspect, the scan flip-flop with the shift input switching selector includes a mode provided in the input stage of the scan flip-flop. The selector includes a selector that switches between a signal from a scan flip-flop connected to the preceding stage and a signal from the preliminary scan input terminal based on the output of the setting circuit.
[0015]
In the scan test circuit according to a third aspect of the present invention, in the scan test circuit according to the first or second aspect, a shift operation of each of the scan chains and a shift operation of the scan chains are performed based on an output of the attached mode setting circuit. A shift / capture switching signal generator for outputting a shift / capture switching signal for switching a capture operation is further provided.
[0016]
In the scan test circuit according to a fourth aspect of the present invention, in the scan test circuit according to the third aspect, the shift / capture switching signal includes one shift operation and one capture operation in the undivided scan chain. In the scan chain divided during the switching operation, the signal is a signal that switches the shift operation and the capture operation a plurality of times.
[0017]
In a test method according to a fifth aspect of the present invention, a plurality of scan chains including a plurality of stages of scan flip-flops for performing a shift operation and a capture operation, and a scan chain arranged at an arbitrary position on the scan chain, A plurality of scan flip-flops with a shift input switching selector for dividing, a plurality of preliminary scan input terminals for inputting test patterns to the scan flip-flop with the shift input switching selector, and a scan flip-flop with the shift input switching selector A scan output terminal for outputting a test pattern from a scan flip-flop at a preceding stage of the scan chain, and a shift / capture switching signal generation unit for outputting a signal for switching between a shift operation and a capture operation of each scan chain. A test method in a test circuit, comprising: a mode setting step of setting which of the plurality of scan chains is to be divided and which of the plurality of scan chains is not to be divided; An input section of each of the scan flip-flops with a shift input switching selector of the scan chain is connected to the spare scan input terminal, and a scan flip-flop in a stage preceding the scan flip-flop with the shift input switching selector of the scan chain is connected. By connecting an output unit to the preliminary scan output terminal, a scan chain dividing step for dividing the scan chain, and each of the scan flip-flops and the scan flip-flops with a shift input switching selector are provided. A shift step of shifting input data; and outputting the data held in each of the scan flip-flops and the scan flip-flops with the shift input switching selector to a logic circuit to be inspected. And a capture step for capturing the data.
[0018]
In a test method according to a sixth aspect of the present invention, in the test method according to the fifth aspect, the shift step and the capture step are switched and executed alternately, and the shift step and the capture step are executed alternately. , The scan chain that is divided is to execute the shift step and the capture step a plurality of times while executing the shift step and the capture step once each.
[0019]
In a test method according to a seventh aspect of the present invention, in the test method according to the fifth or sixth aspect, whether or not each of the scan chains is divided is determined by using the scan flip-flops included in the scan chains. The number is determined based on a ratio between the number of the scan flip-flops with each shift input switching selector and the number of gates of the inspection target logic circuit to be tested by each scan chain.
[0020]
In a test method according to an eighth aspect of the present invention, in the test method according to the fifth or sixth aspect, whether each of the scan chains is divided or not is determined by each of the scan flip-flops included in each of the scan chains. And the number of logic gates included between the scan flip-flops and the scan flip-flop with the shift input switching selector.
[0021]
In a test method according to a ninth aspect of the present invention, in the test method according to the fifth or sixth aspect, whether or not each of the scan chains is divided is determined by a test object to be tested by each of the scan chains. This is determined based on the failure detection rate of the logic circuit.
[0022]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, a scan test circuit according to an embodiment of the present invention will be described with reference to the drawings. The embodiment described here is merely an example, and the present invention is not necessarily limited to this embodiment.
[0023]
According to the present embodiment, a plurality of scan flip-flops with a shift selector are inserted between scan flip-flops constituting each scan chain to input test patterns input from a scan input and a preliminary scan input. Thus, the scan chain can be divided, and the number of tests of the test target logic circuit to be tested by the divided scan chain is greater than the number of tests of the test target logic circuit to be tested by the undivided scan chain, It allows you to focus on testing.
[0024]
FIG. 1 is a block diagram showing a configuration of a scan test circuit according to an embodiment of the present invention.
In FIG. 1, reference numeral 1 denotes a scan flip-flop, and 2 denotes a test input selector that switches two types of signals and inputs the signal to the scan flip-flop 1 (hereinafter, a scan flip-flop 1 having a test input selector 2 in an input stage is an input selector). Each of the scan flip-flops 11 and 13 has a plurality of scan flip-flops 3 with input selectors inserted between the plurality of scan flip-flops 1 and these scan flip-flops 1 and scan flip-flops 3 with input selectors. Are connected in series, scan chains 21 to 23 are scan inputs for inputting test patterns to the connected scan chains 11 to 13, and 31 to 33 are scan chains 11 to which each is connected. Tess from ~ 13 A scan output for outputting the pattern. Here, the scan chains 11 to 13 include scan chains 11 a to 13 a from the first-stage scan flip-flop 1 to the scan flip-flop 1 at the preceding stage of the first scan flip-flop 3 with the input selector, and the first scan flip-flop 3 with the input selector. From the last scan flip-flop 3 with the input selector to the scan flip-flop 1 at the previous stage of the scan flip-flop 3 with the next input selector, and the scan chains 11c to 13c from the scan flip-flop 3 with the last input selector to the last-stage scan flip-flop 1 It can be divided into
[0025]
Reference numerals 41 and 42 are prepared as spares, and preliminary scan inputs for inputting test patterns to the divided scan chains 11b to 13b and 11c to 13c. S51 and S52 are input from the preliminary scan inputs 41 and 42. A divided scan input for inputting the input test pattern to the scan flip-flop 3 with an input selector at the first stage of the divided scan chains 11b to 13b and 11c to 13c. S61 and S62 are divided scan chains 11a to 13a. The divided scan outputs 71 and 72 for outputting test patterns from the scan flip-flops 1 at the final stage of 11b to 13b are prepared in advance, and are used for testing from the divided scan chains 11a to 13a and 11b to 13b. This is a preliminary scan output for outputting a pattern.
[0026]
A mode setting circuit 81 generates a division / non-division setting signal S81 for setting which of the scan chains 11 to 13 is to be divided. A reference numeral 82 denotes a preliminary scan input based on the division / non-division setting signal S81. An input selector 41 connects the divided scan inputs S51 and S52 to the divided scan inputs S51 and S52, and an output selector 83 connects the divided scan outputs S61 and S62 to the preliminary scan outputs 71 and 72 based on the divided / non-divided setting signal S81. It is.
[0027]
Here, the scan flip-flop 1 in which the test input selector 2 is not connected to the input stage is connected to the logic circuit to be inspected at the capture input as the input at the time of capture, and the shift input is connected to the scan flip-flop of the preceding stage. The shift input from 1 is connected. The scan flip-flop 1 outputs a test pattern to the logic circuit to be inspected in the capture mode, fetches a value output from the logic circuit to be inspected, and outputs the test pattern from the preceding scan flip-flop 1 in the shift mode. Is output to the next-stage scan flip-flop 1.
[0028]
As shown in FIG. 2, the scan flip-flop 3 with an input selector connects a logic circuit to be inspected to a capture input (normal input) D of the scan flip-flop 1 and a shift input DT. Based on the division / non-division setting signal S81 output from the mode setting circuit 81, the non-division shift input from the preceding scan flip-flop 1 and the division scan inputs S51 and S52 from the preliminary scan inputs 41 and 42 are output. The input selector 2 for switching and outputting is connected. When the scan chain to which the scan flip-flop 3 with the input selector belongs is divided, the test input selector 2 selects the divided scan inputs S51 and S52 based on the divided / non-divided setting signal S81, and outputs the selected divided scan inputs S51 and S52 to the scan flip-flop 1. To the shift input DT. On the other hand, when the scan chain is not divided, the test input selector 2 selects the output of the preceding scan flip-flop 1 based on the division / non-division setting signal S81, and outputs this to the shift input DT of the scan flip-flop 1. . In the capture mode, the scan flip-flop 1 outputs the test pattern to the test target logic circuit, further takes in the value output from the test target logic circuit from the capture input D, and outputs the value from the shift input DT in the shift mode. The test pattern is output to the next-stage scan flip-flop 1.
[0029]
Which of the scan chains is divided depends on the number of scan flip-flops 1 (including the scan flip-flops 1 included in the scan flip-flops 3 with the input selectors) included in the scan chains 11 to 13 and the number of the scan chains 11 13 are determined based on the ratio to the number of gates of the test target logic circuit to be tested. That is, it is preferable to divide the scan flip-flop in which the ratio of the number of gates of the inspection target logic circuit to the number of scan flip-flops 1 is high. For example, the number of gates of the logic circuit to be tested in each scan chain is divided by the number of scan flip-flops 1 included in the scan chain, and the scan chain for which a higher value is calculated is determined as the scan chain to be divided.
[0030]
Here, in FIG. 1, there are three scan chains 11 to 13, each of which can be divided into three scan chains (11a to 13a, 11b to 13b, and 11c to 13c). Although the illustrated scan test circuit is shown, the number of scan chains and the number of divisions of each scan chain are not limited to these, but may be any number and any number of divisions. It is desirable that the number of scan chains and the number of divisions of each scan chain be determined in accordance with the circuit size of the semiconductor device including the scan test circuit, the failure detection rate of the logic circuit to be inspected, and the like.
[0031]
A shift / capture switching signal S90 for setting whether the scan chain is in a scan mode for performing a scan operation or a capture mode for performing a capture operation is input to each of the scan chains 11 to 13. You. The shift / capture switching signal S90 may be generated and output corresponding to each scan chain by the shift / capture switching signal generator 90 provided in the same number as the number of scan chains.
[0032]
FIG. 3 shows a circuit configuration of the shift / capture switching signal generation unit 90 that generates the shift / capture switching signal S90. In FIG. 3, S91 is a common shift / capture operation switching signal applied to the scan chains 11 to 13, and S92 is a divided time applied to the divided scan chains 11a to 13a, 11b to 13b, and 11c to 13c. The shift / capture operation switching signal 93 is a gate that receives the division shift / capture operation switching signal S92 and the division / non-division setting signal S81, and performs an OR operation. 94 is a common shift / capture switching signal S91. This gate receives the output of the gate 93 and performs an AND operation. Here, the common shift / capture switching signal S91 and the division shift / capture switching signal S92 are signals given as test patterns via terminals (not shown).
[0033]
When the division / non-division setting signal S81 output from the mode setting circuit 81 is a division setting, the shift / capture switching signal generation unit 90 outputs a division shift / capture switching signal S92 from the gate 93, and A signal obtained by ANDing the common shift / capture switching signal S91 and the division shift / capture switching signal S92 by the gate 94 is output as a shift / capture switching signal S90. When the division / non-division setting signal S81 is non-division setting, the common shift / capture switching signal S91 is output as the shift / capture switching signal S90.
[0034]
Here, the common shift / capture switching signal S91 and the division shift / capture switching signal S92 are applied to the test flip-flop 1 at the final stage of each of the divided scan chains and the undivided scan chains, respectively. Is desirably a signal for switching from the shift mode to the capture mode at the time when is set. For example, each scan flip-flop 1 and scan flip-flop 3 with an input selector shift a test pattern to one scan flip-flop 1 or scan flip-flop 3 with an input selector in one unit time. 13 are composed of eight scan flip-flops 1 and two scan flip-flops 3 with input selectors as shown in FIG. 1, and the scan flip-flops with input selectors are provided at the fourth and seventh stages from the top. When 3 is arranged, it takes 10 unit time to set the test pattern input to the scan chains 11 to 13 from the scan inputs 21 to 23 to the scan flip-flop 1 at the last stage. On the other hand, when the scan chains 11 to 13 are divided, when a test pattern is input from the scan inputs 21 to 23 and the preliminary scan inputs 41 and 42 at the same time, the scan flip-flop at the last stage of each part of the divided scan chains The time required to set the test pattern to 1 is 3 unit times for the scan chains 11a to 13a and 11c to 13c, and 4 unit times for the scan chains 11b to 13b. In such a case, the shift / capture switching signal S90 switches the non-divided scan chains to the capture mode 10 unit times after the start of the test pattern input, and switches the divided scan chains to 4 scans from the start of the test pattern input. It is desirable that the signal be a signal that switches to the capture mode after a unit time.
[0035]
Next, the operation of the scan test circuit will be described with reference to the drawings.
FIG. 4 is a timing chart illustrating the operation of the scan test circuit.
In FIG. 4, S91 is the waveform of the common shift / capture switching signal, and S92 is the waveform of the shift / capture switching signal at the time of division. The common shift / capture switching signal S91 and the division shift / capture switching signal S92 are illustrated such that the low period indicates the capture mode and the high period indicates the shift mode. Further, LC is a waveform indicating the shift / capture operation of the scan chains 11 to 13, SC is a waveform indicating the shift / capture operation of the divided scan chains 11a to 13a, 11b to 13b, and 11c to 13c, and capture1 to capture4 are , A capture operation, and shift1 to shift4 are shift operations.
[0036]
FIG. 4 shows that the division shift / capture switching signal S92 switches the shift / capture operation three times during the period in which the common shift / capture switching signal S91 switches the single shift / capture operation. The number of times the divided shift / capture switching signal S92 switches the operation during the period in which the common shift / capture switching signal S91 switches the shift / capture operation once is not limited to three, but is applied to each of the scan chains 11 to 13. This is determined by the number of inserted scan flip-flops 3 with input selectors. For example, assuming that the number of scan flip-flops with input selectors 3 to be inserted into the scan chain 11 is n (n is an integer of 1 or more), the scan chain 11 is divided into (n + 1) lines, so that common shift / capture is performed. During the period in which the switch signal S91 switches the shift / capture operation once, the number of times the shift / capture switch signal S92 switches the shift / capture operation is (n + 1) times.
[0037]
At the time of the scan test, the mode setting circuit 81 outputs a set value for setting whether to divide each of the scan chains 11 to 13. For example, when a division / non-division setting signal S81 that divides the scan chain 11 and divides the scan chains 12 and 13 is output, the input selector 82 converts the preliminary scan inputs 41 and 42 into the respective divided scans. It is connected to divided scan inputs S51 and S52 which are inputs to the chains 11b and 11c. The divided scan outputs S61 and S62, which are the outputs of the divided scan chains 11b and 11c, are connected to the preliminary scan outputs 71 and 72 by the output selector 83. Therefore, the terminals for inputting test patterns to the divided scan chains 11a to 11c are the scan input 21 and the preliminary scan inputs 41 and 42, and the terminals for outputting the test patterns are the scan output 31 and the preliminary scan output 71, 72. Terminals for inputting test patterns to the undivided scan chains 12 and 13 are scan inputs 22 and 23, respectively, and terminals for outputting test patterns are scan outputs 72 and 73, respectively.
[0038]
At this time, in the divided scan chains 11a to 11c, the shift / capture switching signal S92 and the common shift / capture switching signal S91 in the shift / capture switching signal generation unit 90 shown in FIG. The capture switching signal S90 is supplied. On the other hand, the scan chains 12 and 13 that are not divided are supplied with the common shift / capture switching signal S91 as the shift / capture switching signal S90. When the shift / capture switching signal S90 simultaneously sets the scan chains 11a to 11c, 12, 13 to the capture mode, the scan chains 12, 13 thereafter operate as shown by the waveform LC in FIG. On the other hand, the scan chain 11 operates as shown by the waveform SC. In this case, the divided scan chains 11a to 11c perform the three capture operations capture2 to capture4 and the shift operation while the undivided scan chains 12 and 13 perform the capture operation capture1 and the shift operation shift1 once each. Shift2 to shift4 are repeatedly performed. Therefore, by dividing the scan chain 11a into three, a shift / capture operation three times as large as that of the scan chains 12 and 13 which are not divided is realized. Here, at the time of the shift operations shift1 to shift4, the test patterns output from the scan outputs 31 to 33 and the preliminary scan outputs 71 and 72 are compared with expected values by an inspection unit, for example, an LSI tester, and a predetermined process is performed. In the case of performing a test, three divided tests can be performed in the scan chains 11a to 11c during a period in which one test is performed in the scan chains 12 and 13.
[0039]
As described above, in the scan test circuit according to the present embodiment, the test pattern output by the preceding scan flip-flop 1 and the preliminary scan input 41 are provided between the scan flip-flops 1 constituting the scan chains 11 to 13. , 42, and a plurality of scan flip-flops 3 with input selectors, which are input by switching the test patterns from the test patterns, are input to the scan chains 11 to 13 based on the division / non-division setting signal S81 output from the mode setting circuit 81. Since the scan chains 11a to 11c, 12a to 12c, and 13a to 13c can be divided, the number of times a test pattern is input to a test target logic circuit to be tested and the output from the test target logic circuit can be reduced. The number of times to compare with the expected value is divided Number of inputs of the test pattern for the test target logic circuit a scan chain 11 to 13 not to be tested, and the output from the inspection target logic circuit may be more than the number of times to be compared with the expected value. As a result, a portion having a low failure detection rate can be intensively tested, so that it is possible to prevent a portion having a high failure detection rate from being redundantly tested, thereby reducing test time and performing an efficient test. Becomes possible. Further, by setting which of the scan chains 11 to 13 to be divided by the mode setting circuit 81, a scan chain to which the number of times of test is to be intensively assigned can be selected after designing the semiconductor device, that is, at the time of test development. Therefore, the degree of freedom of the test can be improved.
[0040]
In this embodiment, which scan chain is divided is determined by the number of scan flip-flops 1 (including scan flip-flops 1 included in scan flip-flops 3 with input selectors) included in each of scan chains 11 to 13. Is determined based on the ratio of the number of gates of the inspection target logic circuit to be tested by each of the scan chains 11 to 13. However, which scan chain to divide is determined by each of the scan chains 11 to 13. The determination may be made by an evaluation method for calculating the maximum number of logic gates included between the included scan flip-flop 1 and the next-stage scan flip-flop 1. That is, the number of gates of the inspection target logic circuit included between each scan flip-flop 1 and the next-stage scan flip-flop 1 is counted, and the scan chain including the scan flip-flop 1 having a large number of gates is divided. You may. As a result, the number of times of testing of a portion having a large number of gate stages can be increased, and testing can be performed intensively.
[0041]
Further, which of the scan chains is divided may be determined based on the failure detection rate of the test target logic circuit to be tested by each of the scan chains 11 to 13. By dividing a scan chain having a low failure detection rate, it is possible to increase the number of tests performed on a portion having a low failure detection rate and improve the failure detection rate.
[0042]
【The invention's effect】
As described above, according to the scan test circuit according to the first aspect of the present invention, in the scan test circuit including a plurality of scan chains including a plurality of stages of scan flip-flops performing a shift operation and a capture operation, A plurality of scan flip-flops with a shift input switching selector for dividing the scan chain, a preliminary scan input terminal for inputting a test pattern to the scan flip-flop with a shift input switching selector, A preliminary scan output terminal for outputting a test pattern from a scan flip-flop preceding the scan flip-flop with a shift input switching selector; and a scan chain among the plurality of scan chains and a scan chain. A mode setting circuit provided side by side, and, based on the output of the mode setting circuit provided side by side, to the input of the scan flip-flop with the shift input switching selector of the scan chain to be split, The signal from the preliminary scan input terminal is connected, and the output of the previous scan flip-flop of the scan flip-flop with the shift input switching selector is connected to the preliminary scan output terminal. Can be. Also, by making the number of tests per unit time of the divided scan chains larger than the number of tests of the non-divided scan chains, it is possible to focus on the parts having a low failure detection rate. It is possible to prevent a portion having a high rate from being redundantly tested, thereby shortening a test time and performing an efficient test. Further, since the above-described mode setting circuit sets whether to divide each of the scan chains or not, it is necessary to select which scan chain to allocate the number of times of test to after the design of the semiconductor device. And a test with a higher degree of freedom can be efficiently performed in a shorter test time.
[0043]
According to the scan test circuit of the present invention, in the scan test circuit of the first aspect, the scan flip-flop with the shift input switching selector is provided in parallel with an input stage of the scan flip-flop. And a selector for switching and outputting a signal from the scan flip-flop connected to the previous stage and a signal from the preliminary scan input terminal based on the output of the mode setting circuit. When the scan chain is not divided, the shift operation is performed by using the scan flip-flop connected to the preceding stage.When the scan chain is divided, the shift operation is performed by using a signal from the preliminary scan input terminal. There is a difference between when the above scan chain is divided and when it is not divided. It is possible to shift the test pattern.
[0044]
According to a third aspect of the present invention, in the scan test circuit according to the first or second aspect, the shift of each of the scan chains is performed based on the output of the mode setting circuit provided in parallel. A shift / capture switching signal generating section for outputting a shift / capture switching signal for switching between an operation and a capture operation is further provided, so that the undivided scan chains and the divided scan chains respectively include: By supplying the shift / capture switching signal while switching, the number of times of performing the shift operation and the capture operation per unit time is different between the scan chain that is not divided and the divided scan chain. Can be.
[0045]
According to the scan test circuit of the present invention, in the scan test circuit of the present invention, the shift / capture switching signal is used for the shift operation and the capture operation in the undivided scan chain. Is a signal that switches the shift operation and the capture operation a plurality of times in the divided scan chains during the period in which the scan chain is switched once. Therefore, the inspection target logic circuit to be tested by the divided scan chains The number of times a test pattern is input to the test target logic circuit to be tested by the scan chain that is not divided, and the number of times the output from the test target logic circuit is compared with the expected value, Output from the logic circuit under test It is possible to increase than the number of times to be compared with the expected value, it is possible fault coverage intensively test the lower part.
[0046]
According to the test method of the present invention, a plurality of scan chains including a plurality of stages of scan flip-flops for performing a shift operation and a capture operation, and a plurality of scan chains arranged at an arbitrary position of the scan chain, A plurality of scan flip-flops with a shift input switching selector for dividing a chain; a plurality of preliminary scan input terminals for inputting a test pattern to the scan flip-flop with the shift input switching selector; and a scan with the shift input switching selector A preliminary scan output terminal for outputting a test pattern from a scan flip-flop preceding the flip-flop; and a shift / capture switching signal generating unit for outputting a signal for switching the shift operation and the capture operation of each scan chain. S A mode setting step of setting which of the plurality of scan chains is to be divided and which of the plurality of scan chains is not to be divided, and wherein the division is set in the mode setting step. An input section of each of the scan flip-flops with a shift input switching selector of the scan chain is connected to the spare scan input terminal, and a scan flip-flop in a stage preceding the scan flip-flop with the shift input switching selector of the scan chain is connected. A scan chain dividing step of dividing the scan chain by connecting an output unit to the preliminary scan output terminal; each of the scan flip-flops and the scan flip-flop with a shift input switching selector; In the shift step of shifting the input data, in each of the scan flip-flops and each of the scan flip-flops with the shift input switching selector, the data held therein is output to the logic circuit to be inspected. And a capture step of capturing data, so that the scan chain can be divided. Also, by making the number of tests per unit time of the divided scan chains larger than the number of tests of the non-divided scan chains, it is possible to focus on the parts having a low failure detection rate. It is possible to prevent a portion having a high rate from being redundantly tested, thereby shortening a test time and performing an efficient test. In addition, since the above-mentioned mode setting circuit sets whether or not to divide each of the scan chains, it is possible to select which scan chain is to be mainly assigned the number of tests after designing the semiconductor device. Therefore, a test having a higher degree of freedom can be efficiently performed in a short test time.
[0047]
According to a test method of the present invention, in the test method of the present invention, the shift step and the capture step are switched and executed alternately, and the undivided scan is performed. In the chain, while the shift step and the capture step are each performed once, the divided scan chain performs the shift step and the capture step a plurality of times. The number of times a test pattern is input to the logic circuit to be inspected to be tested by the scan chain and the number of times the output from the logic circuit to be inspected is compared with an expected value are the inspection objects to be tested by the undivided scan chain. Test putter for logic circuits Input count of, and for the output from the inspection target logic circuit may be more than the number of times to be compared with the expected value, it is possible fault coverage intensively test the lower part.
[0048]
According to the test method of claim 7 of the present invention, in the test method of claim 5 or claim 6, whether to divide each scan chain is determined by the scan flip-flop included in the scan chain. And the number of scan flip-flops with each shift input switching selector and the number of gates of the test target logic circuit to be tested by each scan chain. By dividing the scan chain having a large number of gates of the logic circuit to be tested, the number of tests of the logic circuit to be tested having a large number of gates can be increased and the test can be performed intensively.
[0049]
According to the test method of claim 8 of the present invention, in the test method of claim 5 or claim 6, whether or not to divide each of the scan chains is determined by each of the scan chains included in each of the scan chains. It is determined based on the number of logic gates included between the scan flip-flops or between the scan flip-flop and the scan flip-flop with the shift input switching selector. By performing a scan chain division including a portion having a large number of logic gate stages between the scan flip-flop and the scan flip-flop with the shift input switching selector, the number of tests for a portion having a large number of logic gate stages is increased, and testing is performed intensively. Can be.
[0050]
According to the test method of the ninth aspect of the present invention, in the test method of the fifth or sixth aspect, each of the scan chains determines whether to divide each of the scan chains. It is determined based on the failure detection rate of the logic circuit to be inspected. Therefore, by dividing the scan chain having a low failure detection rate of the logic circuit to be inspected to be tested, the above inspection having a low failure detection rate is performed. It is possible to increase the number of tests of the target logic circuit and improve the fault detection rate.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a scan test circuit according to the present invention.
FIG. 2 is a circuit diagram showing a configuration of a scan flip-flop with an input selector of the scan test circuit according to the present invention.
FIG. 3 is a circuit diagram showing a configuration of a shift / capture switching signal generator of a scan test circuit according to the present invention.
FIG. 4 is a timing chart for explaining the operation of the scan test circuit according to the present invention.
FIG. 5 is a block diagram showing a configuration of a conventional scan test circuit.
[Explanation of symbols]
1 Scan flip-flop
3 Scan flip-flop with input selector
11, 12, 13, 101, 102, 103 scan chain
11a, 11b, 11c, 12a, 12b, 12c, 13a, 13b, 13c Split scan chains
21, 22, 23 scan input
31, 32, 33 scan output
41, 42 Preliminary scan input
71, 72 Preliminary scan output
81 Mode setting circuit
S81 Division / non-division setting signal
90 shift / capture switching signal generator
S90 Shift / capture switching signal
S91 Common shift / capture switching signal
S92 Shift / capture switching signal at division

Claims (9)

シフト動作およびキャプチャ動作を行う複数段のスキャンフリップフロップからなるスキャンチェーンを、複数本備えたスキャンテスト回路において、
上記スキャンチェーンの任意の位置に配置され、上記スキャンチェーンを分割するための複数のシフト入力切替セレクタ付スキャンフリップフロップと、
上記シフト入力切替セレクタ付スキャンフリップフロップにテストパターンを入力する予備スキャン入力端子と、
上記シフト入力切替セレクタ付スキャンフリップフロップの前段のスキャンフリップフロップよりテストパターンを出力する予備スキャン出力端子と、
上記複数のスキャンチェーンのうち、いずれのスキャンチェーンを分割し、いずれのスキャンチェーンを分割しないかを設定する、併設されたモード設定回路と、
を備え、
上記併設されたモード設定回路の出力に基づいて、分割するスキャンチェーンの上記シフト入力切替セレクタ付スキャンフリップフロップの入力に、予備スキャン入力端子からの信号を接続し、上記シフト入力切替セレクタ付スキャンフリップフロップの前段のスキャンフリップフロップの出力を、予備スキャン出力端子に接続する、
ことを特徴とするスキャンテスト回路。In a scan test circuit including a plurality of scan chains including a plurality of scan flip-flops performing a shift operation and a capture operation,
A plurality of scan input flip-flops with a shift input switching selector arranged at an arbitrary position of the scan chain and for dividing the scan chain;
A preliminary scan input terminal for inputting a test pattern to the scan flip-flop with the shift input switching selector;
A preliminary scan output terminal for outputting a test pattern from a scan flip-flop preceding the scan flip-flop with the shift input switching selector;
Among the plurality of scan chains, any of the scan chains is divided, and which of the scan chains is not divided is set, a mode setting circuit provided in parallel,
With
A signal from a spare scan input terminal is connected to an input of the scan flip-flop with shift input switching selector of the scan chain to be divided based on the output of the attached mode setting circuit, and the scan flip-flop with shift input switching selector is connected. Connect the output of the scan flip-flop preceding the flip-flop to the preliminary scan output terminal,
A scan test circuit, characterized in that: 請求項１に記載のスキャンテスト回路において、
上記シフト入力切替セレクタ付スキャンフリップフロップは、上記スキャンフリップフロップの入力段に、上記併設されたモード設定回路の出力に基づいて、前段に接続されているスキャンフリップフロップからの信号と、上記予備スキャン入力端子からの信号と、を切り替えて出力するセレクタを備えたものである、ことを特徴とするスキャンテスト回路。The scan test circuit according to claim 1,
The scan flip-flop with the shift input switching selector is provided at the input stage of the scan flip-flop, based on the output of the mode setting circuit attached thereto, with the signal from the scan flip-flop connected to the preceding stage and the preliminary scan. A scan test circuit comprising: a selector for switching and outputting a signal from an input terminal. 請求項１または請求項２に記載のスキャンテスト回路において、
上記併設されたモード設定回路の出力に基づいて、上記各スキャンチェーンのシフト動作およびキャプチャ動作を切り替えるシフト／キャプチャ切替信号を出力するシフト／キャプチャ切替信号の生成部を、さらに備えた、ことを特徴とするスキャンテスト回路。The scan test circuit according to claim 1 or 2,
A shift / capture switching signal generator for outputting a shift / capture switching signal for switching between the shift operation and the capture operation of each of the scan chains based on the output of the attached mode setting circuit. Scan test circuit. 請求項３に記載のスキャンテスト回路において、
上記シフト／キャプチャ切替信号は、上記分割されていないスキャンチェーンにおいて、シフト動作とキャプチャ動作とを１回切り替える期間に、上記分割されているスキャンチェーンにおいては、シフト動作とキャプチャ動作とを複数回切り替える信号である、
ことを特徴とするスキャンテスト回路。The scan test circuit according to claim 3,
The shift / capture switching signal switches the shift operation and the capture operation a plurality of times in the divided scan chain in a period in which the shift operation and the capture operation are switched once in the undivided scan chain. Is a signal,
A scan test circuit, characterized in that: シフト動作およびキャプチャ動作を行う複数段のスキャンフリップフロップからなる複数本のスキャンチェーンと、上記スキャンチェーンの任意の位置に配置され、上記スキャンチェーンを分割するための複数のシフト入力切替セレクタ付スキャンフリップフロップと、上記シフト入力切替セレクタ付スキャンフリップフロップにテストパターンを入力するための複数の予備スキャン入力端子と、上記シフト入力切替セレクタ付スキャンフリップフロップの前段のスキャンフリップフロップよりテストパターンを出力する予備スキャン出力端子と、上記各スキャンチェーンのシフト動作およびキャプチャ動作を切り替る信号を出力するシフト／キャプチャ切替信号の生成部と、を備えたスキャンテスト回路におけるテスト方法であって、
上記複数のスキャンチェーンのうち、いずれのスキャンチェーンを分割し、いずれのスキャンチェーンを分割しないかを設定するモード設定ステップと、
上記モード設定ステップにおいて分割設定されたスキャンチェーンの、上記各シフト入力切替セレクタ付スキャンフリップフロップの入力部を、上記予備スキャン入力端子と接続し、当該スキャンチェーンの、上記各シフト入力切替セレクタ付スキャンフリップフロップの前段のスキャンフリップフロップの出力部を、上記予備スキャン出力端子と接続することにより、上記スキャンチェーンを分割するスキャンチェーン分割ステップと、
上記各スキャンフリップフロップおよび上記各シフト入力切替セレクタ付スキャンフリップフロップにおいて、入力されたデータをシフトするシフトステップと、
上記各スキャンフリップフロップおよび上記各シフト入力切替セレクタ付スキャンフリップフロップにおいて、保持しているデータを検査対象ロジック回路に出力し、当該回路からのデータを取り込むキャプチャステップと、
を備えた、ことを特徴とするテスト方法。A plurality of scan chains each including a plurality of scan flip-flops for performing a shift operation and a capture operation; and a plurality of scan flip-flops with shift input switching selectors arranged at arbitrary positions of the scan chains for dividing the scan chains. A plurality of spare scan input terminals for inputting a test pattern to the scan flip-flop with the shift input switching selector; and a spare for outputting a test pattern from a scan flip-flop preceding the scan flip-flop with the shift input switch selector. A test method in a scan test circuit, comprising: a scan output terminal; and a shift / capture switching signal generation unit that outputs a signal for switching a shift operation and a capture operation of each of the scan chains.
A mode setting step of setting which of the plurality of scan chains is to be split and which of the scan chains is not split;
An input unit of each of the scan flip-flops with shift input switching selectors of the scan chain divided and set in the mode setting step is connected to the spare scan input terminal, and the scan chain with each of the shift input switching selectors is connected to the scan chain. A scan chain dividing step of dividing the scan chain by connecting an output part of a scan flip-flop preceding the flip-flop to the preliminary scan output terminal;
A shift step of shifting input data in the scan flip-flops and the scan flip-flops with shift input switching selectors;
In each of the scan flip-flops and the scan flip-flops with the shift input switching selector, a capture step of outputting held data to a logic circuit to be inspected and capturing data from the circuit;
A test method, comprising: 請求項５に記載のテスト方法において、
上記シフトステップおよび上記キャプチャステップは、切替えて交互に実行するものであり、
上記分割されていないスキャンチェーンにおいて、上記シフトステップおよび上記キャプチャステップを各々１回実行する間に、上記分割されているスキャンチェーンは、上記シフトステップおよび上記キャプチャステップを複数回実行する、
ことを特徴とするテスト方法。The test method according to claim 5,
The shift step and the capture step are switched and executed alternately,
While performing the shift step and the capture step once each in the undivided scan chain, the divided scan chain performs the shift step and the capture step a plurality of times,
A test method characterized by the following: 請求項５または請求項６に記載のテスト方法において、
上記各スキャンチェーンを分割するか否かは、上記スキャンチェーンに含まれる上記スキャンフリップフロップおよび上記各シフト入力切替セレクタ付スキャンフリップフロップの数と、上記各スキャンチェーンがテストしようとする検査対象ロジック回路のゲート数と、の比に基づいて決定されたものである、
ことを特徴とするテスト方法。In the test method according to claim 5 or 6,
Whether each scan chain is divided or not depends on the number of the scan flip-flops and the scan flip-flops with shift input switching selectors included in the scan chain, and the test target logic circuit to be tested by each scan chain. Is determined based on the ratio of the number of gates to
A test method characterized by the following: 請求項５または請求項６に記載のテスト方法において、
上記各スキャンチェーンを分割するか否かは、上記各スキャンチェーンに含まれる上記各スキャンフリップフロップ間、あるいは上記スキャンフリップフロップおよび上記シフト入力切替セレクタ付スキャンフリップフロップの間に含まれる論理ゲートの段数に基づいて決定されたものである、
ことを特徴とするテスト方法。In the test method according to claim 5 or 6,
Whether each scan chain is divided or not depends on the number of logic gates included between the scan flip-flops included in each scan chain or between the scan flip-flop and the scan flip-flop with the shift input switching selector. Has been determined based on
A test method characterized by the following: 請求項５または請求項６に記載のテスト方法において、
上記各スキャンチェーンを分割するか否かは、上記各スキャンチェーンがテストしようとする検査対象ロジック回路の故障検出率に基づいて決定されたものである、
ことを特徴とするテスト方法。In the test method according to claim 5 or 6,
Whether or not to divide each scan chain is determined based on the failure detection rate of the test target logic circuit to be tested by each scan chain,
A test method characterized by the following:

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