KR100474992B1 - Fault Detection Device and Method of Integrated Circuit - Google Patents

Abstract

집적 회로의 폴트 검출 장치 및 방법이 개시된다. 본 발명에 따른 집적 회로의 폴트 검출 장치는, 내부에 하나 이상 N개의 서브 블럭으로 연결되고, 스캔 테스트 모드 신호에 응답하여 서브 블럭에 존재하는 폴트를 검출하는 집적 회로의 폴트 검출 장치에 있어서, N개의 서브 블럭 중 제1~N-1서브 블럭의 출력 신호들을 병렬로 입력하고, 테스트 블럭 선택 신호에 응답하여 제1~N-1부분 블럭들 중 하나를 선택하는 블럭 선택 수단, 및 선택된 블럭의 출력 신호들을 병렬 입력하고, 병렬 입력된 출력 신호들을 테스트 클럭 신호에 응답하여 직렬 신호로서 출력하는 선택적 스캔 체인 수단을 구비하는 것을 특징으로 한다. Disclosed are a fault detection apparatus and method for an integrated circuit. In the fault detection apparatus of the integrated circuit according to the present invention, the fault detection apparatus of the integrated circuit connected to one or more N sub blocks therein and detecting faults present in the sub blocks in response to a scan test mode signal, Block selection means for inputting the output signals of the first to N-1 sub blocks among the sub blocks in parallel, and selecting one of the first to N-1 partial blocks in response to the test block selection signal, and And an optional scan chain means for inputting the output signals in parallel and outputting the parallel input output signals as serial signals in response to the test clock signal.

Description

집적 회로의 폴트 검출 장치 및 방법 Fault Detection Apparatus and Method in Integrated Circuits

본 발명은 테스트 가능한 집적 회로(Integrated Circuit:IC)에 관한 것이며, 특히, IC 내부에 테스트 전용 블럭을 구비하여 테스트 시 효율적인 폴트 검출이 가능한 집적 회로의 폴트 검출 장치 및 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a testable integrated circuit (IC), and more particularly, to an apparatus and method for detecting faults in an integrated circuit having a test-only block inside the IC to enable efficient fault detection during testing.

일반적으로 플립플롭으로 이루어진 IC에 있어서, 테스트가 가능한 회로를 구현하기 위해서는 다양한 방법들이 제시되고 있다. In a flip-flop IC, various methods have been proposed to implement a testable circuit.

스캔 설계 방법(scan design method)은 그 방법 중 하나로서, 선택적 스캔 셀을 사용하여 일반 동작 모드와 테스트 모드를 구별하여 일반 동작 모드에서는 정상적인 기능 동작을 하며, 테스트 모드에서는 스캔 체인을 이용하여 테스트 데이타를 직렬로 진행시킴으로써 출력된 직렬 데이타를 확인하는 방법이다. 즉, 한번의 클럭 신호를 발생시켜 조합된 셀을 테스트한 후 이 데이타들을 스캔 체인을 이용하여 다시 직렬로 확인하는 방법이다. 스갠 설계 방법 중 완전 스캔 설계 방법(full scan design)은 테스트 능력(testability)은 높으나, IC의 최소화에는 적합하지 않고, 이를 보상하기 위한 방법으로 부분 스캔 설계 방법(partial scan design method)이 있으나, 마찬가지로 칩 사이즈에 영향을 주는 것은 무시할 수 없다. The scan design method is one of the methods. The scan design method is used to distinguish between the normal operation mode and the test mode by using an optional scan cell to perform normal functional operation in the normal operation mode. It is a way to check the serial data output by proceeding in series. In other words, a single clock signal is generated to test the combined cells, and then the data is serially checked using a scan chain. Among scan design methods, full scan design has high testability, but it is not suitable for minimizing IC, and there is a partial scan design method to compensate for this. The influence on chip size cannot be ignored.

일반적인 IC 구조에 있어서, 하나의 신호는 입력 단자에서부터 출력 단자 까지 다수 개 즉 N 개의 블럭을 거쳐서 최종 출력까지 도달하는 경로를 가지는데 이러한 경우에 폴트 검출 가능한 확률은 제N블럭>... >제2블럭>제1블럭 순으로 낮아지게 된다. 따라서, 각 블럭의 출력을 1차 출력 단자에서 관측할 수 있다면, 모든 블럭에서 높은 폴트 검출 확률을 기대할 수 있고, 이러한 서브 블럭들로 구성된 전체 칩에서도 높은 폴트 검출 확률을 기대할 수 있게 된다. 그러나, 내부 블럭의 신호를 관측하기 위한 단자를 할당하면, IC의 전체적인 단자 수가 증가하게 되고, 이것은 칩의 단가를 상승시키는 불합리한 요소가 된다.In a typical IC structure, one signal has a path from the input terminal to the output terminal through a plurality of blocks, that is, N blocks, to the final output. In this case, the probability of fault detection is Nth block> ...> 2 blocks> 1st block will be lowered in order. Therefore, if the output of each block can be observed at the primary output terminal, a high fault detection probability can be expected in all blocks, and a high fault detection probability can be expected in an entire chip composed of these sub-blocks. However, allocating terminals for observing signals of the internal blocks increases the overall number of terminals of the IC, which is an unreasonable factor that increases the cost of the chip.

여기에서, 테스트 능력이 높다는 것은 폴트 검출 가능 확률(fault coverage)이 높다는 것을 의미한다. 또한, 테스트 능력은 제어 능력 (controllability)과 관찰 능력(observability)에 의해 결정되는데, 제어 능력은 1차 입력에서 회로 내부의 폴트를 활성화(activate)할 수 있는 확률을 의미하고, 관찰 능력은 활성화된 폴트가 1차 출력에서 관찰될 수 있는 확률을 의미한다. 대부분의 회로에 있어서, 입력되는 벡터에 따라 회로 내부의 토글 적용 범위가 높은 입력 벡터를 쉽게 얻을 수 있다. 다시 말하면, 제어 능력이 높은 벡터는 쉽게 얻을 수 있다는 의미이며, 상대적으로 폴트 검출 확률은 관찰 능력에 의해 좌우된다고 볼 수 있다. 그러나 한정된 수의 출력 단자에서 모든 활성화된 폴트를 측정한다는 것은 불가능하며, 따라서 관찰 능력을 얼마나 높이는가 하는 것은 얼마나 높은 폴트 검출 확률을 얻을 수 있는가 하는 것과 같다. 그 외에도 내부에 멀티플렉서를 두고, 신호들의 흐름을 제어함으로써 테스트 능력을 높이는 방법이 제시되고 있으나, 이러한 방법은 테스트 벡터의 길이가 무한히 길어짐으로 인해 테스트 시간이 길어지게 된다. 따라서, 생산성에 직접적인 영향을 미치게 되므로 비용이 증가하는 결과를 초래할 뿐 아니라, 테스트 능력의 향상 정도를 신뢰할 수 없다는 문제점이 있다. 또한, 상술한 종래의 스캔 설계 방법은 폴트 검출 확률은 상당히 높일 수 있으나. 만약 스캔 체인 자체에 폴트가 존재한다면, 그러한 테스트는 사실상 의미가 없게 된다는 문제점이 있다. Here, high test capability means high fault coverage probability. In addition, test capability is determined by controllability and observability, which refers to the probability of activating a fault in the circuit at the primary input, which is activated. It is the probability that a fault can be observed at the primary output. For most circuits, it is easy to obtain an input vector with a high toggle coverage within the circuit, depending on the input vector. In other words, a vector with high control ability is easily obtained, and the probability of fault detection is relatively dependent on the observation ability. However, it is impossible to measure all active faults on a limited number of output terminals, so how to increase the observation capability is equivalent to how high a fault detection probability can be obtained. In addition, a method of increasing the test capability by providing a multiplexer inside and controlling the flow of signals has been proposed, but this method increases the test time due to the infinitely long test vector. Therefore, there is a problem that not only does not directly increase the cost because it directly affects the productivity, and the degree of improvement in test capability is not reliable. In addition, the conventional scan design method described above can significantly increase the probability of fault detection. If a fault exists in the scan chain itself, there is a problem that such a test is virtually meaningless.

본 발명이 이루고자 하는 기술적 과제는, IC 내부에 테스트 전용 회로를 구비하여 IC내부의 폴트를 효율적으로 검출할 수 있는 집적 회로의 폴트 검출 장치를 제공하는데 있다.It is an object of the present invention to provide a fault detection apparatus for an integrated circuit having a test dedicated circuit inside an IC and capable of efficiently detecting faults within the IC.

본 발명이 이루고자 하는 다른 기술적 과제는, 상기 집적 회로의 폴트 검출 장치에서 수행되는 폴트 검출 방법을 제공하는데 있다. Another object of the present invention is to provide a fault detection method performed in the fault detection apparatus of the integrated circuit.

상기 과제를 이루기 위해, 본 발명에 따른 집적 회로의 폴트 검출 장치는, 내부에 하나 이상 N개의 서브 블럭으로 연결되고, 스캔 테스트 모드 신호에 응답하여 서브 블럭에 존재하는 폴트를 검출하는 집적 회로의 폴트 검출 장치에 있어서, N개의 서브 블럭 중 제1~N-1서브 블럭의 출력 신호들을 병렬로 입력하고, 테스트 블럭 선택 신호에 응답하여 제1~N-1부분 블럭들 중 하나를 선택하는 블럭 선택 수단, 및 선택된 블럭의 출력 신호들을 병렬 입력하고, 병렬 입력된 출력 신호들을 테스트 클럭 신호에 응답하여 직렬 신호로서 출력하는 선택적 스캔 체인 수단으로 구성되는 것이 바람직하다. In order to achieve the above object, the fault detection apparatus of the integrated circuit according to the present invention is connected to one or more N subblocks therein, the fault of the integrated circuit for detecting a fault present in the sub-block in response to the scan test mode signal In the detection apparatus, a block selection for inputting the output signals of the first to N-1 sub-blocks of the N sub-blocks in parallel, and selecting one of the first to N-1 partial blocks in response to the test block selection signal Means, and optional scan chain means for parallel inputting the output signals of the selected block and outputting the parallel input output signals as serial signals in response to the test clock signal.

상기 다른 과제를 이루기 위해, 본 발명에 따른 집적 회로의 폴트 검출 방법은, 내부에 하나 이상 N개의 서브 블럭으로 연결되고, 스캔 테스트 모드 신호에 응답하여 서브 블럭에 존재하는 폴트를 검출하는 집적 회로의 폴트 검출 방법에 있어서, 블럭들 중 테스트하고자 하는 블럭을 선택하는 단계, 테스트 블럭이 선택되면, 선택된 블럭의 병렬 출력 신호들을 인가하는 단계, 선택된 출력 신호를 직렬로 변환하고, 변환된 직렬 신호를 구하는 단계로 구성되는 것이 바람직하다. In order to achieve the above another object, a fault detection method of an integrated circuit according to the present invention includes an integrated circuit connected to one or more N subblocks therein and detecting a fault present in the subblock in response to a scan test mode signal. In the fault detection method, selecting a block to be tested among the blocks, if the test block is selected, applying parallel output signals of the selected block, converting the selected output signal in series, and obtaining the converted serial signal. It is preferably composed of steps.

이하, 본 발명에 따른 직접 회로의 폴트 검출 장치에 관하여 첨부된 도면을 참조하여 다음과 같이 설명한다. Hereinafter, a fault detection apparatus for an integrated circuit according to the present invention will be described with reference to the accompanying drawings.

도 1은 일반적인 디지탈 직접 회로(IC)(100)의 구조를 설명하기 위한 개략적인 블럭도로서, 일반적인 서브 블럭인 제1블럭(110), 제2서브 블럭(120), ..., 제N서브 블럭(190)으로 구성된다. FIG. 1 is a schematic block diagram illustrating a structure of a general digital integrated circuit (IC) 100. The first block 110, the second sub block 120, ..., N, which are general sub blocks, are illustrated in FIG. It consists of a sub block 190.

도 1을 참조하면, 일반적인 IC는 트리 구조를 가지며, 주 블럭 내에 복수 개의 서브 블럭들이 여러 개 존재하고, 그 서브 블럭 안에 또다른 서브 블럭을 포함하는 구조를 갖는다. Referring to FIG. 1, a general IC has a tree structure, and a plurality of sub blocks exist in a main block, and another sub block is included in the sub block.

도 2는 본 발명에 따른 직접 회로의 폴트 검출 장치를 설명하기 위한 바람직한 일실시예의 블럭도로서, 블럭 선택부(20) 및 선택적 스캔 체인부(22)로 구성되며, 여기에서 블럭 선택부(20)와 선택적 스캔 체인부(22)는 하나의 IC 내부에 삽입되고, 블럭 선택 신호(BL_SEL), 스캔 테스트 모드 신호(SCAN_TEST) 및 테스트 클럭(TEST_CK)를 입력하기 위한 세 개의 입력 단자와 하나의 출력 단자 만을 추가한다. Figure 2 is a block diagram of a preferred embodiment for explaining the fault detection apparatus of the integrated circuit according to the present invention, which is composed of a block selector 20 and an optional scan chain 22, where the block selector 20 ) And the optional scan chain section 22 are inserted into one IC, and three input terminals and one output for inputting a block selection signal BL_SEL, a scan test mode signal SCAN_TEST, and a test clock TEST_CK. Add only the terminal.

즉, 블럭 선택부(20)는 도 1에 도시된 서브 블럭들(110~190)의 출력 신호들 즉, 제1블럭(110)의 출력 신호들(D10), 제2블럭(120)의 출력 신호들(D2O) 및 제N블럭(190)의 출력 신호들(DN0)를 입력으로 하고, 외부에서 인가되는 블럭 선택 신호(BL_SEL)에 응답하여 선택된 블럭의 출력 신호들만을 출력한다. 여기에서, 블럭 선택 신호(BL_SEL)는 도 1에 도시된 복수 개의 서브 블럭들 중에서 하나를 선택하거나, 소정 제어 장치(미도시)의 프로그램을 수정함으로써 복수 개의 블럭을 선택하도록 하여 선택된 블럭의 신호들을 순차적으로 출력하는 것이 가능하다. 선택적 스캔 체인부(22)는 블럭 선택부(20)에서 출력되는 임의 블럭의 병렬 신호들을 입력으로 하고, 테스트 모드 신호 즉 스캔 테스트 모드 신호 (SCAN_TEST)와 테스트 클럭 신호(TEST_CK)에 응답하여 병렬 신호들을 직렬 신호로서 변환하여 출력 단자 OUT를 통하여 출력한다. That is, the block selector 20 outputs the output signals of the sub blocks 110 to 190, that is, the output signals D10 of the first block 110 and the output of the second block 120. Signals D2O and output signals DN0 of the N-th block 190 are input, and only output signals of the selected block are output in response to a block selection signal BL_SEL applied from the outside. Here, the block selection signal BL_SEL selects one of the plurality of sub-blocks shown in FIG. 1, or selects a plurality of blocks by modifying a program of a predetermined control device (not shown). It is possible to output sequentially. The selective scan chain unit 22 inputs parallel signals of arbitrary blocks output from the block selector 20, and parallel signals in response to a test mode signal, that is, a scan test mode signal SCAN_TEST and a test clock signal TEST_CK. Are converted into serial signals and output through the output terminal OUT.

도 3(a)~(d)는 도 2에 도시된 IC 폴트 검출 장치의 각 신호들을 나타내는 파형도로서, 도 3(a)는 도 2에 도시된 선택적 스캔 체인부(22)에 인가되는 스캔 테스트 모드 신호(SCAN_TEST)를 나타낸 것이고, 3(b)는 일반 동작시의 클럭 신호 (CK)를 나타낸 것이고, 3(c)는 테스트 클럭 신호(TEST_CK)를 나타낸 것이고, 3(d)는 블럭 선택부(20)에 인가되는 테스트 블럭 선택 신호(BL_SEL)를 나타낸 것이다. 3 (a) to 3d are waveform diagrams showing signals of the IC fault detection apparatus shown in FIG. 2, and FIG. 3 (a) is a scan applied to the selective scan chain portion 22 shown in FIG. The test mode signal SCAN_TEST is shown, 3 (b) is the clock signal CK during normal operation, 3 (c) is the test clock signal TEST_CK, and 3 (d) is block selection. The test block selection signal BL_SEL applied to the unit 20 is illustrated.

첨부된 도 1, 2 및 도 3을 참조하여 본 발명에 따른 IC 폴트 검출 장치의 동작에 관하여 상세히 설명한다. 1, 2 and 3 will be described in detail with respect to the operation of the IC fault detection apparatus according to the present invention.

우선, 블럭 선택부(20)의 입력은 도 1에 도시된 IC(100)의 서브 블럭들의 출력 신호들로서, IC(100)에 N개의 서브 블럭들이 존재한다고 가정할 때 제 1블럭~제N-1블럭의 출력 신호들을 병렬로 입력한다. 도 3(d)에 도시된 블럭 선택 신호(BL_SEL)가 블럭 선택부(20)에 인가되면, 블럭 선택부(20)는 인가된 블럭 선택 신호(BL_SEL)에 응답하여 1개의 블럭을 선택하고, 선택된 블럭의 출력 신호들은 선택적 스캔 체인부(22)로 입력된다. 여기에서 블럭 선택부(20)는 블럭 선택 신호(BL_SEL)를 하나의 선택 신호로서 입력하고, 많은 신호들을 묶어놓은 블럭에서 한 블럭의 신호들을 선택적으로 출력한다는 의미에서 하나의 큰 멀티플렉서 역할을 한다고 볼 수 있다. First, inputs of the block selector 20 are output signals of the subblocks of the IC 100 illustrated in FIG. 1, and assume that N subblocks exist in the IC 100. Input one block of output signals in parallel. When the block select signal BL_SEL shown in FIG. 3D is applied to the block selector 20, the block selector 20 selects one block in response to the applied block select signal BL_SEL. Output signals of the selected block are input to the optional scan chain section 22. Here, the block selector 20 serves as one large multiplexer in the sense of inputting the block selection signal BL_SEL as one selection signal and selectively outputting signals of one block from a block in which many signals are bundled. Can be.

만약, 도 1에서 IC(100)에 존재하는 서브 블럭이 3개라고 가정하고, 제1서브 블럭(110)의 출력 신호가 15비트이고, 제2서브 블럭(120)의 출력 신호가 10비트라고 가정하면, 블럭 선택부(20)의 최대 입력은 25개가 되고, 테스트하고자 하는 내부 블럭 중 가장 큰 비트 수는 15비트이므로 선택적 스캔 체인부(22)는 15개의 스캔 셀로 구성된다. If it is assumed in FIG. 1 that there are three sub-blocks present in the IC 100, the output signal of the first sub block 110 is 15 bits and the output signal of the second sub block 120 is 10 bits. Assuming that the maximum number of inputs of the block selector 20 is 25, and the largest number of bits among the internal blocks to be tested is 15 bits, the selective scan chain unit 22 includes 15 scan cells.

우선, 블럭 선택 신호(BL_SEL)가 제1블럭(110)을 선택하면, 블럭 선택부 (20)에 입력된 25개의 입력 신호들 중에서 제1블럭(110)의 15비트의 출력 신호들만이 선택적 스캔 체인부(22)로 입력된다. 이때 도 3(a)에 도시된 스캔 테스트 모드 신호(SCAN_TEST)가 로우 레벨을 가진 상태에서 도 3(b)에 도시된 클럭 신호(CK)가 한번 발생하면, 제1블럭(110) 내부에서 신호들은 한번의 클럭 신호(CK)에 상응하는 프로세스를 수행한다. 따라서, 이 출력 신호들은 선택적 스캔 체인부(22)의 입력으로 인가되어 선택적 스캔 체인부(22)의 15개의 플립플롭에 저장된다. 이때 하이 레벨의 클럭 신호(CK)가 로우 레벨로 하강하는 순간, 스캔 테스트 모드 신호(SCAN_TEST)는 하이 레벨이 되고 스캔 테스트 모드 상태가 된다. 테스트 모드 상태가 되면, 선택적 스캔 체인부(22)의 플립플롭에 인가되는 클럭 신호(CK) 대신에 도 3(c)에 도시된 테스트 클럭 신호(TEST_CK)가 인가된다. 따라서, 선택적 스캔 체인부(22)는 이 테스트 클럭 신호(TEST_CK)에 응답하여 순차적으로 제1블럭(110)의 15비트의 출력 값들을 쉬프트하고, 쉬프트된 값을 출력 단자 OUT을 통하여 출력한다. 현재 제1블럭(110)의 출력 데이타는 15비트로 가정되어 있으므로 15비트의 병렬 데이타를 모두 출력하여 검출하기 위해서는 15번의 테스트 클럭 신호(TEST_CK)가 발생되어야 한다. 즉, 선택적 스캔 체인부(22)의 각각의 스캔 셀에는 15비트의 제1블럭(110)의 병렬 출력 신호들이 각각 인가되어 한번의 테스트 클럭 신호(TEST_CK)가 발생할 때마다 한 비트씩 쉬프트되고, 15번의 테스트 클럭 신호(TEST_CK)가 발생되면, 15비트의 출력 신호들이 출력 단자 OUT를 통하여 직렬 신호로서 출력된다. 도 3(d)에 도시된 참조 부호 32는 제1블럭(110)이 스캔 테스트 모드 상태에 있는 구간이며, 따라서, 상기의 과정을 수행함으로써 제1블럭(110) 내부에 존재하는 폴트들을 모두 검출한다. First, when the block selection signal BL_SEL selects the first block 110, only 15 bit output signals of the first block 110 are selectively scanned among the 25 input signals input to the block selector 20. It is input to the chain part 22. At this time, if the clock signal CK shown in FIG. 3 (b) occurs once in the state where the scan test mode signal SCAN_TEST shown in FIG. 3 (a) has a low level, the signal inside the first block 110 is generated. Perform a process corresponding to one clock signal CK. Accordingly, these output signals are applied to the input of the optional scan chain portion 22 and stored in the fifteen flip flops of the optional scan chain portion 22. At this time, the scan test mode signal SCAN_TEST becomes the high level and enters the scan test mode state as soon as the high level clock signal CK falls to the low level. In the test mode state, the test clock signal TEST_CK shown in FIG. 3C is applied instead of the clock signal CK applied to the flip-flop of the selective scan chain unit 22. Accordingly, the selective scan chain 22 sequentially shifts output values of 15 bits of the first block 110 in response to the test clock signal TEST_CK, and outputs the shifted values through the output terminal OUT. Since output data of the first block 110 is assumed to be 15 bits, 15 test clock signals TEST_CK must be generated to output and detect all 15 bits of parallel data. That is, the parallel output signals of the 15-bit first block 110 are respectively applied to each scan cell of the selective scan chain unit 22, and shifted by one bit whenever one test clock signal TEST_CK occurs. When 15 test clock signals TEST_CK are generated, 15-bit output signals are output as serial signals through the output terminal OUT. Reference numeral 32 in FIG. 3 (d) denotes a section in which the first block 110 is in the scan test mode state. Therefore, all faults existing in the first block 110 are detected by performing the above process. do.

제1블럭(110)의 폴트 검출이 완료되어 제2블럭(120)의 폴트 검출을 수행하고자 하면, 상기와 같은 방식으로 수동으로 제2블럭(120)을 선택하거나, 이미 설정된 프로그램을 실행시켜 자동으로 선택되도록 세팅한다. If the fault detection of the first block 110 is completed and the fault detection of the second block 120 is to be performed, the second block 120 may be manually selected in the same manner as above, or the already set program may be executed automatically. Set to be selected.

즉, 블럭 선택 신호(BL_SEL)가 제2블럭(120)을 선택하면, 블럭 선택부(20) 에 입력되는 블럭 출력 신호들 중 제2블럭(120)의 10비트의 출력 신호들만이 선택적 스캔 체인부(22)로 입력된다. 상기와 마찬가지로 이때 스캔 테스트 모드 신호(SCAN_TEST)가 로우 레벨을 가진 상태에서 IC(100)내부의 도 3(b)에 도시된 클럭 신호(CK)가 한번 발생하면, 제2블럭(120) 내부에서 신호들은 한번의 클럭 신호(CK)에 상응하는 프로세스를 수행한다. 이 신호들은 선택적 스캔 체인부(22)의 입력으로 인가되어 선택적 스캔 체인부(22)의 10개의 플립플롭에 저장된다. 여기에서 15개의 스캔 셀 중 이용되지 않는 5개의 셀은 '0'으로 세팅된다. 이때 하이 레벨의 클럭 신호(CK)가 로우 레벨로 하강하는 순간, 도 3(a)에 도시된 스캔 테스트 모드 신호(SCAN_TEST)는 하이 레벨이 되고, IC(100)는 테스트 모드 상태가 된다. 마찬가지로, 이러한 상태에서 도 3(c)에 도시된 테스트 클럭 신호(TEST_CK)가 한번 인가될 때마다 순차적으로 제2블럭(120)의 병렬 출력 값들이 쉬프트되어 출력 단자 OUT에 전달된다. 현재 제2블럭(120)의 출력 데이타는 10비트로 가정되어 있으므로 10비트의 병렬 데이타를 모두 출력하여 검출하기 위해서는 10번의 테스트 클럭 신호(TEST_CK)가 발생되어야 한다. 따라서, 상기의 과정을 수행하여 직렬 데이타를 생성하면, 제2블럭(120)의 폴트 검출이 완료된다. 도 3(d)에 도시된 참조부호 34는 제2블럭(120)이 스캔 테스트 모드 상태에 있는 구간이다. 여기에서 블럭 선택은 제1블럭에서 제N블럭까지 순차적으로 수행되거나, 원하는 블럭만을 선택하여 폴트 검출을 수행하는 것이 가능하며, 스캔 테스트 모드 신호(SCAN_TEST)가 로우 레벨이면, 정상적인 칩의 동작을 수행한다. That is, when the block select signal BL_SEL selects the second block 120, only the 10-bit output signals of the second block 120 among the block output signals input to the block selector 20 are selectively scanned. It is input to the unit 22. As described above, when the clock signal CK shown in FIG. 3 (b) inside the IC 100 occurs once in the state where the scan test mode signal SCAN_TEST has a low level, the second block 120 The signals perform a process corresponding to one clock signal CK. These signals are applied to the input of the optional scan chain section 22 and stored in ten flip-flops of the optional scan chain section 22. Here, five cells not used among the fifteen scan cells are set to '0'. At this time, when the high level clock signal CK falls to the low level, the scan test mode signal SCAN_TEST shown in FIG. 3A becomes a high level, and the IC 100 enters the test mode. Similarly, in this state, whenever the test clock signal TEST_CK shown in FIG. 3C is applied once, the parallel output values of the second block 120 are sequentially shifted to the output terminal OUT. Since output data of the second block 120 is assumed to be 10 bits, 10 test clock signals TEST_CK must be generated to output and detect all 10 bits of parallel data. Therefore, when serial data is generated by performing the above process, fault detection of the second block 120 is completed. Reference numeral 34 in FIG. 3 (d) indicates a period in which the second block 120 is in the scan test mode. Here, block selection may be performed sequentially from the first block to the Nth block, or fault detection may be performed by selecting only a desired block. If the scan test mode signal SCAN_TEST is at a low level, normal chip operation may be performed. do.

도 4는 도 2에 도시된 선택적 스캔 체인부(22)의 바람직한 일실시예의 회로도로서, 셀프 테스트 선택부(420), 셀프 테스트 데이타 생성부(410) 및 M개의 스캔 셀(430~490)로 구성되고, 여기에서, 셀프 테스트 선택부(420)는 멀티플렉서 (422)와 플립플롭(424)로 구성되고, M개의 스캔 셀은 각각 M개의 멀티플렉서 (432,442,~492)와 M개의 플립플롭(434,444,~494)으로 구성되며, 스캔 체인부 자체 를 테스트(SELF TEST)할 수 있다는 특징이 있다. 4 is a circuit diagram of an exemplary embodiment of the selective scan chain unit 22 shown in FIG. 2, and includes a self test selector 420, a self test data generator 410, and M scan cells 430 to 490. Wherein the self test selector 420 is comprised of a multiplexer 422 and a flip-flop 424, wherein the M scan cells are M multiplexers 432, 442, 492, and M flip-flops 434, 444, respectively. , ~ 494), and it is possible to test (SELF TEST) the scan chain itself.

도 4를 참조하면, 셀프 테스트 데이타 생성부(410)는 하나의 플립플롭으로 구현되며, 플립플롭(410)의 부출력(QB)과 데이타 입력이 연결된 구조를 갖고, 클럭 신호(CK)의 반전된 신호()를 클럭 입력한다. 셀프 테스트 선택부(420)의 멀티플렉서(422)는 셀프 테스트 데이타 생성부(410)의 출력과, 도 2에 도시된 블럭 선택부(20)에서 선택된 블럭의 병렬 데이타들을 입력하고, 인가되는 셀프 테스트 모드 신호(SELF_TEST) 또는 스캔 테스트 모드 신호(SCAN_TEST)에 응답하여 셀프 테스트 데이타와 스캔 테스트 데이타를 선택적으로 출력한다. 플립플롭(424)은 멀티플렉서(422)의 출력을 데이타 입력하고, 클럭 신호(CK)에 응답하여 1비트씩 쉬프트한다. Referring to FIG. 4, the self test data generator 410 is implemented as a single flip-flop, and has a structure in which the sub output QB and the data input of the flip-flop 410 are connected, and the clock signal CK is inverted. Clocked signal (). The multiplexer 422 of the self test selector 420 inputs the output of the self test data generator 410 and parallel data of the block selected by the block selector 20 shown in FIG. The self test data and the scan test data are selectively output in response to the mode signal SELF_TEST or the scan test mode signal SCAN_TEST. The flip-flop 424 inputs the output of the multiplexer 422 and shifts by one bit in response to the clock signal CK.

여기에서, 스캔 테스트 모드 시에 먼저 선택적 스캔 체인부(22)자체의 셀프 테스트를 수행한 후 스캔 테스트 모드 상태가 되도록 구현할 수 있다. 또한, 셀프 테스트 모드 시에는 정상 모드의 클럭 신호(CK) 또는 테스트 모드시의 테스트 클럭 신호(TEST_CK)를 모두 이용하는 것이 가능하다. 스캔 셀들(430~490)의 멀티플렉서(432~492)는 스캔 테스트 모드 상태에서는 도 1에 도시된 제1~N-1블럭 중 선택된 블럭의 출력인 병렬 데이타를 각각 입력하고(d0~dn-1), 클럭 신호(CK)에 응답하여 한 비트씩 쉬프트함으로써 직렬 데이타를 생성한다. 셀프 테스트 모드에서 멀티플렉서(422)는 셀프 테스트 데이타 생성부(410)의 출력을 입력하고, 클럭 신호(CK) 또는 테스트 클럭 신호(TEST_CK)에 응답하여 입력된 데이타를 한 비트씩 쉬프트함으로써 직렬 데이타를 생성한다. In this case, the self-test of the selective scan chain unit 22 itself may be performed in the scan test mode, and then the scan test mode may be in the scan test mode. In the self test mode, both the clock signal CK in the normal mode and the test clock signal TEST_CK in the test mode can be used. In the scan test mode, the multiplexers 432 to 492 of the scan cells 430 to 490 respectively input parallel data which is the output of the selected block among the first to N-1 blocks shown in FIG. 1 (d0 to dn-1). ), Serial data is generated by shifting bit by bit in response to the clock signal CK. In the self test mode, the multiplexer 422 inputs the output of the self test data generator 410 and shifts the input data by one bit in response to the clock signal CK or the test clock signal TEST_CK. Create

도 5(a)~5(e)는 도 2 및 도 4에 도시된 선택적 체인 스캔부(22)의 데이타 파형을 설명하기 위한 파형도로서, 도 5(a)는 셀프 테스트 선택부(400)에 인가되는 셀프 테스트 모드 신호(SELF_TEST)를 나타내고, 5(b)는 클럭 신호(CK)를 나타내고, 도 5(c)는 반전된 클럭 신호()를 나타내고, 도 5(d)는 셀프 테스트 데이타 생성부(410)의 정출력(Q)을 나타내고, 5(e)는 선택적 스캔 체인부(22)의 출력 단자 OUT를 통하여 출력되는 직렬 데이타를 나타낸다. 5A to 5E are waveform diagrams for explaining data waveforms of the optional chain scan unit 22 shown in FIGS. 2 and 4, and FIG. 5A is a self test selector 400. 5 (b) shows the clock signal CK, FIG. 5 (c) shows the inverted clock signal (), and FIG. 5 (d) shows the self test data applied to the self test mode signal SELF_TEST. The constant output Q of the generation unit 410 is shown, and 5 (e) represents the serial data output through the output terminal OUT of the optional scan chain unit 22.

도 4에 도시된 선택적 스캔 체인부(22)의 동작에 관하여 상세히 설명하면, 다음과 같다. The operation of the selective scan chain unit 22 shown in FIG. 4 will be described in detail as follows.

우선, 셀프 테스트 선택부(420)에 도 5(a)에 도시된 셀프 테스트 모드 신호(SELF_TEST)가 인가되면, 셀프 테스트 선택부(420)는 셀프 테스트 데이타 생성부(410)의 출력을 선택하여 출력한다. 즉, 플립플롭으로 구현된 셀프 테스트 데이타 생성부(410)는 도 5(b)에 도시된 클럭 신호(CK)를 반전한 신호 즉, 도 5(c)에 도시된 반전된 클럭 신호()를 이용한다. 또한, 반전된 출력인 부출력(QB)을 데이타 입력으로 사용하기 때문에, 만약 플립플롭의 초기값이 하이 레벨이라고 가정하면, 반전된 클럭 신호()가 한번 상승하는 상승 엣지에서 하이 레벨이 되고, 다음 클럭이 상승할 때까지는 하이 레벨을 유지한다. 이때 부출력(QB)은 로우 레벨의 출력 신호를 생성하고, 이 신호는 다음 번의 데이타 입력이 되므로 다음 클럭이 상승하는 시점에서는 도 5(d)에 도시된 로우 레벨의 정출력(Q)을 생성한다. 이러한 방식으로 다음 클럭이 상승하는 시점에서는 하이 레벨의 출력 신호를 생성한다. 따라서, 셀프 테스트 데이타 생성부(410)의 출력은 반전된 클럭 신호()의 2분주한 신호로서 출력된다. 이러한 출력 신호는 선택적 스캔 체인부(22) 자체를 테스트하는 셀프 테스트 신호로서 입력된다. 체인 셀의 플립플롭(434~494)에는 클럭 신호(CK)가 입력되며, 이때 멀티플렉서들(432~492) 에는 데이타가 입력되지 않는다. 따라서, 클럭 신호(CK)에 응답하여 10101,..과 같은 비트 구성의 데이타가 스캔 체인부에 생성된다. 1과 0이 반복적으로 출력되는 데이타 구성은 클럭 신호(CK)가 발생함에 따라 순차적으로 1비트씩 쉬프트되고, 쉬프트된 신호는 출력 단자 OUT를 통하여 같은 10101,..과 같이 출력된다. 결국, 도 5(e)에 도시된 출력 단자의 데이타를 검사함으로써 스캔 체인이 정상적인지를 검사할 수 있다. 만약, 스캔 체인에 폴트가 존재하면, 정상적인 출력 신호 중에서 11 또는 00이 나타나는 부분이 존재하므로 스캔 체인이 정상 또는 비정상 여부를 쉽게 검사할 수 있다.First, when the self test mode signal SELF_TEST shown in FIG. 5A is applied to the self test selector 420, the self test selector 420 selects an output of the self test data generator 410. Output That is, the self test data generation unit 410 implemented as a flip-flop inverts the clock signal CK shown in FIG. 5B, that is, the inverted clock signal shown in FIG. 5C. I use it. In addition, since the inverted output sub-output QB is used as the data input, assuming that the initial value of the flip-flop is a high level, the inverted clock signal () becomes a high level at the rising edge of rising once, It remains high until the next clock goes up. At this time, the sub output QB generates a low level output signal, and this signal becomes the next data input, and thus generates the low level positive output Q shown in FIG. do. In this way, a high level output signal is generated when the next clock rises. Therefore, the output of the self test data generator 410 is output as a signal divided by two of the inverted clock signal. This output signal is input as a self test signal for testing the optional scan chain portion 22 itself. The clock signal CK is input to the flip-flops 434 to 494 of the chain cells, and no data is input to the multiplexers 432 to 492. Therefore, in response to the clock signal CK, data having a bit structure such as 10101, ... is generated in the scan chain portion. The data configuration in which 1 and 0 are repeatedly output is sequentially shifted by one bit as the clock signal CK is generated, and the shifted signal is output as 10101, ... through the output terminal OUT. As a result, it is possible to check whether the scan chain is normal by checking the data of the output terminal shown in Fig. 5E. If there is a fault in the scan chain, there is a portion where 11 or 00 appears in the normal output signal, so it is easy to check whether the scan chain is normal or abnormal.

만약, 선택적 스캔 체인부(22)의 셀프 테스트가 완료되면, 셀프 테스트 모드 신호(SELF_TEST)를 로우 레벨로 세팅함으로써 스캔 테스트 모드로 들어가게 되고, 따라서 스캔 테스트를 수행하게 된다. 이러한 셀프 테스트는 스캔 테스트를 수행하기 전에 스캔 체인 자체를 먼저 테스트해 봄으로써 스캔 체인 자체에는 이상이 없는지를 검사할 수 있다. 또한, 스캔 테스트 수행시 일단 셀프 테스트를 수행하고, 스캔 테스트 모드에 들어갈 수 있도록 설정하는 것이 가능하다. If the self test of the selective scan chain unit 22 is completed, the self test mode signal SELF_TEST is set to a low level to enter the scan test mode, thus performing the scan test. This self-test can test the scan chain itself first before performing the scan test to check that the scan chain itself is intact. In addition, when performing a scan test, it is possible to perform a self-test and set to enter the scan test mode.

일단 셀프 테스트가 완료되어 스캔 테스트를 수행하고자 하면, 스캔 셀(430~490)의 멀티플렉서(432~492)에는 도 2에 도시된 블럭 선택부(20)의 블럭 선택 신호(BL_SEL)에 응답하여 선택된 블럭의 병렬 출력 신호들이 입력되고, 테스트 클럭 신호(TEST_CK)에 응답하여 한 비트씩 쉬트프된다. 출력 신호들 갯수 만큼의 테스트 클럭 신호가 발생하면, 출력 단자 OUT를 통하여 출력된 직렬 신호를 검사하여 폴트를 검출할 수 있다. Once the self test is completed and the scan test is to be performed, the multiplexers 432 to 492 of the scan cells 430 to 490 are selected in response to the block selection signal BL_SEL of the block selector 20 shown in FIG. 2. The parallel output signals of the block are input and shifted bit by bit in response to the test clock signal TEST_CK. When as many test clock signals as the number of output signals are generated, a fault can be detected by examining a serial signal output through the output terminal OUT.

이하. 도 2에 도시된 집적 회로의 폴트 검출 장치에서 수행되는 폴트 방법에 관하여 다음과 같이 설명한다. Below. A fault method performed in the fault detection apparatus of the integrated circuit shown in FIG. 2 will be described as follows.

도 6은 본 발명에 따른 집적 회로의 폴트 검출 방법을 설명하기 위한 플로우차트로서, 테스트 블럭이 선택되었는가를 판단하는 단계(제610단계), 테스트 블럭이 선택되었으면, 테스트 모드 상태에서 선택된 블럭의 병렬 출력 신호들을 인가하고, 병렬 출력 신호들을 직렬 신호로 변환하는 단계(제620~630단계)로 구성된다. 6 is a flowchart illustrating a fault detection method of an integrated circuit according to an embodiment of the present invention, in which a test block is selected (operation 610), and when a test block is selected, parallelism of a selected block in a test mode state And applying output signals and converting parallel output signals into serial signals (steps 620 to 630).

상술한 바와 같이, 블럭 선택부(20)는 IC(100)의 모든 서브 블럭의 출력 신호들을 입력으로 하고, 테스트 블럭 선택 신호(BL_SEL)에 응답하여 테스트 하고자 하는 블럭을 선택한다(제610단계). 테스트 블럭이 선택되었으면, 선택된 블럭의 병렬 출력 신호들만을 선택적 스캔 체인부(22)의 입력으로 한다 (제620단계). 이 때 스캔 테스트 모드 신호(SCAN_TEST)가 하이 레벨이 되어 스캔 테스트 모드 상태가 되면, 발생되는 테스트 클럭 신호(TEST_CK)에 응답하여 한 비트씩 쉬프트함으로써 직렬로 변환된 출력 신호를 얻는다(제63O단계). 따라서, 직렬 변환된 출력 신호로부터 모든 테스트 가능한 폴트를 검출할 수 있다. As described above, the block selector 20 inputs output signals of all sub-blocks of the IC 100, and selects a block to be tested in response to the test block selection signal BL_SEL (step 610). . If the test block is selected, only parallel output signals of the selected block are input to the selective scan chain unit 22 (step 620). At this time, when the scan test mode signal SCAN_TEST becomes the high level and enters the scan test mode state, a serially converted output signal is obtained by shifting bit by bit in response to the generated test clock signal TEST_CK (step 63O). . Thus, all testable faults can be detected from the serialized output signal.

본 발명에 따르면, 정상적인 기능에 전혀 영향을 주지 않고 사이즈가 작은 회로를 첨가함으로써 상당히 높은 테스트 능력을 얻을 수 있을 뿐만 아니라, 테스트 벡터가 짧아짐으로 인해 생산성에 미치는 영향이 줄어들게 되므로 테스트 가격 면에서도 많은 이점이 있다는 효과가 있다. 또한, 스캔 모드 테스트를 수행하기 전에 스캔 체인 자체 만을 자동으로 테스트하여 스캔 체인 자체의 폴트가 존재하는지를 자동으로 테스트함으로써 테스트 로드를 상당히 줄일 수 있다는 효과가 있다. According to the present invention, not only can a significantly higher test capability be obtained by adding a smaller size circuit without affecting the normal function, but also the test cost is shortened, so the effect on productivity is reduced, so there are many advantages in terms of test price. There is an effect that this is. In addition, the test load can be significantly reduced by automatically testing only the scan chain itself before performing the scan mode test to automatically test whether there is a fault in the scan chain itself.

도 1은 일반적인 집적 회로의 구조를 설명하기 위한 개략적인 블럭도이다. 1 is a schematic block diagram illustrating a structure of a general integrated circuit.

도 2는 본 발명에 따른 집적 회로의 폴트 검출 장치를 설명하기 위한 개략적인 블럭도이다. 2 is a schematic block diagram illustrating a fault detection apparatus of an integrated circuit according to the present invention.

도 3은 도 2에 도시된 집적 회로의 폴트 검출 장치의 각 신호를 나타내는 파형도이다. 3 is a waveform diagram illustrating respective signals of a fault detection apparatus of the integrated circuit illustrated in FIG. 2.

도 4는 도 2에 도시된 집적 회로의 폴트 검출 장치의 선택적 스캔 체인부를 설명하기 위한 바람직한 일실시예의 회로도이다. 4 is a circuit diagram of a preferred embodiment for explaining the selective scan chain portion of the fault detection apparatus of the integrated circuit shown in FIG.

도 5는 도 4에 도시된 선택적 스캔 체인부의 각 신호를 나타내는 파형도이다.FIG. 5 is a waveform diagram illustrating signals of the selective scan chain unit illustrated in FIG. 4.

도 6은 도 2에 도시된 집적 회로의 폴트 검출 장치에서 수행되는 폴트 검출 방법을 설명하기 위한 플로우차트이다. FIG. 6 is a flowchart for describing a fault detection method performed in the fault detection apparatus of the integrated circuit of FIG. 2.

Claims (5)

내부에 하나 이상 N개의 서브 블럭들을 가지는 집적 회로의 폴트 검출 장치에 있어서,A fault detection apparatus for an integrated circuit having one or more N subblocks therein, 상기 N개의 서브 블럭들 중 제1 내지 N-1 서브 블럭 각각의 출력 신호들을 병렬로 입력받고, 테스트 블럭 선택 신호에 응답하여 상기 제1 내지 N-1 블럭들 중 하나를 선택하여 선택된 블록의 출력 신호들을 병렬로 출력하는 블럭 선택 수단; 및Output signals of the first to N-1 subblocks among the N subblocks are input in parallel, and one of the first to N-1 blocks is selected in response to a test block selection signal to output the selected block. Block selecting means for outputting signals in parallel; And 상기 선택된 블럭의 출력 신호들을 병렬로 입력받고, 테스트 클럭 신호에 응답하여 상기 병렬 입력된 출력 신호들을 스캔 테스트 데이타로서 직렬로 출력하는선택적 스캔 체인 수단을 포함하는 것을 특징으로 하는 집적 회로의 폴트 검출 장치.And an optional scan chain means for receiving the output signals of the selected block in parallel and outputting the parallel input output signals in series as scan test data in response to a test clock signal. . 제1항에 있어서, 상기 블럭 선택 수단은,The method of claim 1, wherein the block selection means, 상기 테스트 블럭 선택 신호에 의하여 상기 제1 내지 N-1 서브 블럭들 중 2개 이상의 블럭들을 선택하여 선택된 블록의 출력 신호들을 병렬로 출력하는 것을특징으로 하는 집적 회로의 폴트 검출 장치.And selecting at least two of the first to N-1 sub-blocks according to the test block selection signal to output output signals of the selected block in parallel. 제2항에 있어서, 상기 선택적 스캔 체인 수단은,The method of claim 2, wherein the selective scan chain means, 반전된 상기 클럭 신호를 소정율로 분주하고, 상기 분주된 신호를 셀프 테스트 데이타로서 출력하는 셀프 테스트 데이타 생성부;A self test data generation unit for dividing the inverted clock signal at a predetermined rate and outputting the divided signal as self test data; 셀프 테스트 모드 신호 또는 스캔 테스트 모드 신호에 응답하여 상기 셀프 테스트 데이타와 상기 병렬 입력된 출력 신호들 중 한 비트를 선택적으로 출력하는 셀프 테스트 선택부; 및A self test selector configured to selectively output one bit of the self test data and the parallel input output signals in response to a self test mode signal or a scan test mode signal; And 상기 병렬 입력된 출력 신호들 중 한 비트 및 상기 병렬 입력된 출력 신호들의 나머지 비트들을 입력받거나 상기 셀프 테스트 데이타를 입력받아, 상기 클럭 신호에 응답하여 상기 셀프 테스트 데이타 또는 상기 병렬 입력된 출력 신호들의 각 비트를 차례로 쉬프팅하여 상기 스캔 테스트 데이타로서 직렬로 출력하는 복수개의 스캔 셀들을 포함하는 것을 특징으로 하는 집적 회로의 폴트 검출 장치.Receiving one bit of the parallel input output signals and the remaining bits of the parallel input output signals or receiving the self test data, each of the self test data or the parallel input output signals in response to the clock signal And a plurality of scan cells for shifting bits one by one and outputting them serially as the scan test data. 제3항에 있어서, 상기 스캔 셀들 각각은,The method of claim 3, wherein each of the scan cells, 상기 셀프 테스트 모드 신호 또는 상기 스캔 테스트 모드 신호에 응답하여 상기 셀프 테스트 데이타 또는 상기 스캔 테스트 데이타의 각 비트를 선택적으로 출력하는 멀티플렉서; 및A multiplexer for selectively outputting each bit of the self test data or the scan test data in response to the self test mode signal or the scan test mode signal; And 상기 클럭 신호에 응답하여 상기 멀티플렉서로부터의 출력을 다음 스캔 셀로 출력하는 플립플롭을 포함하는 것을 특징으로 하는 집적 회로의 폴트 검출 장치.And a flip-flop for outputting the output from the multiplexer to a next scan cell in response to the clock signal. 내부에 하나 이상 N개의 서브 블럭들을 가지는 집적 회로의 폴트 검출 방법에 있어서,A fault detection method for an integrated circuit having one or more N subblocks therein, 상기 N개의 서브 블럭들 중 제1 내지 N-1 서브 블럭 각각의 출력 신호들을 병렬로 수신하는 단계;Receiving in parallel output signals of each of the first to N-1 subblocks of the N subblocks; 상기 블럭들 중 테스트하고자 하는 적어도 하나 이상의 블럭을 선택하는 단계;Selecting at least one block of the blocks to be tested; 상기 테스트 블럭이 선택되면, 상기 선택된 블럭의 출력 신호들을 병렬로 출력하는 단계; 및If the test block is selected, outputting the output signals of the selected block in parallel; And 테스트 클럭 신호에 응답하여 상기 병렬 입력된 출력 신호들을 스캔 테스트데이로서 직렬로 출력하는 단계를 포함하는 것을 특징으로 하는 집적 회로의 폴트검출 방법.Outputting the parallel input output signals in series as a scan test day in response to a test clock signal.

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