JP2004279348A

JP2004279348A - Circuit for facilitating test, and inspection method

Info

Publication number: JP2004279348A
Application number: JP2003074344A
Authority: JP
Inventors: Takehiro Kishimoto; 武宏岸本
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-03-18
Filing date: 2003-03-18
Publication date: 2004-10-07

Abstract

<P>PROBLEM TO BE SOLVED: To solve the problem of increase in the inspection time and inspection cost due to increase in logic circuit size and internal memory in an inspection of semiconductor integrated circuit incorporating a large digital circuit. <P>SOLUTION: The circuit has a first scan test circuit 1 which is constituted of a combination circuit, scan flip-flop and scan shift/capture control signal 11, a self testing circuit 2 which is independent of the circuit 1 which is constituted of a combination circuit, scan flip-flop and scan shifting/capturing control signal 11, a selector 12 for selecting the output signal of the first scan test circuit 1 and a decision output signal of the self testing circuit 2 by the scan shifting/capturing control signal. The selector selects and observes the output signal of the first scan testing circuit 1 during the scan shift time and the decision output signal of the self testing circuit 2 at scan capture time by the scan shift/capture control signal 11. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、大規模なデジタル回路を内蔵する半導体集積回路の検査時間の短縮を図るためのテスト容易化回路、および前記テスト容易化回路を用いた検査方法に関するものである。
【０００２】
【従来の技術】
近年、半導体集積回路では集積化が進み、従来のスキャンテスト対象回路に加え、メモリ、アナログ回路等の非スキャン対象回路が混載されるようになってきている。しかしながら、スキャンテストは内部の回路構成によらず、全ての回路の検査を実施するため、前記スキャンテスト対象回路と、前記非スキャンテスト対象回路を、別々に検査することが要求されている。また、検査時間を短縮するために、自己テスト回路を搭載し検査する傾向にある。
【０００３】
図３は、従来のテスト容易化回路を示すものである。
図３において、５は、組合せ回路とスキャンフリップフロップで構成され、スキャンシフト／キャプチャ制御信号で、シフト動作とセット動作を切り替えられるスキャンテスト回路、６はメモリ、２はメモリ６を自ら検査し判定結果を出力する自己テスト回路、１８〜２１はスキャンフリップフロップ、１０はスキャンテストに切り替えるスキャンテスト制御信号、１３はメモリ６の出力信号と、スキャンフリップフロップ２０の出力信号をスキャンテスト制御信号１０により選択する選択器、１１は４つのスキャンフリップフロップのシフト動作とセット動作を切り替えるスキャンシフト／キャプチャ制御信号、３２はスキャンテスト回路５の出力信号を出力するスキャンアウト端子である。
【０００４】
以上のように構成されたテスト容易化回路について、その動作を説明する。まず、スキャンテスト時には、スキャンフリップフロップ１８〜２０にデータをセットする。また、選択器１３はスキャンテスト制御信号１０によりスキャンフリップフロップ２０の出力信号を選択する。スキャンシフト／キャプチャ制御信号１１をキャプチャ動作にして通常動作を所定のクロック周期行い、その時に組合せ回路を通過したデータをスキャンフリップフロップ１９〜２１にセットし、次にスキャンシフト／キャプチャ制御信号１１をシフト動作にして、スキャンフリップフロップ１９〜２１にセットしたデータをスキャンアウト端子３２から順次取り出して観測する。
【０００５】
また、メモリテスト時には、上記スキャンテストでパスした自己テスト回路２は、テストパターンを生成してメモリ６に書き込み、自ら検査して判定結果を出力し、その判定結果はスキャンフリップフロップ１９〜２１を伝わって、スキャンアウト端子３２から取り出して観測される。
【０００６】
このように、以上のように構成された従来のテスト容易化回路では、スキャンテスト回路と、メモリのような非スキャンテスト対象回路を別々に検査する（例えば、特許文献１）。
【０００７】
また、上記のような従来のテスト容易化回路では、スキャンテストを実施する際、自己テスト回路２もスキャンテスト対象となるため、スキャンテストと、メモリ検査を個別に実施する必要もあった。
【０００８】
【特許文献１】
特開２０００−３２１３３５号公報（第２−３頁、第一図）
【０００９】
【発明が解決しようとする課題】
最近の半導体集積回路では、プロセスの微細化により集積化が進み、様々な機能を１つの半導体集積回路において実現可能となったことにより、論理回路規模と内蔵するメモリが飛躍的に増加してきている。しかしながら、論理回路規模が増大することによりスキャンテストの検査時間がかかるという問題を有し、また、同様に内蔵するメモリが増加することによりメモリの検査時間がかかるという問題を有していた。
【００１０】
また、メモリ検査の検査時間を短縮するために自己テスト回路が用いられるようになってきているが、前記従来のテスト容易化回路を用いた検査方法では、前述のようにスキャンテストとメモリ検査を別々に実施するので、メモリに故障が存在する可能性が高い場合でも、自己テスト回路を含めた論理回路のスキャンテストを先に実施し、自己テスト回路の故障が無いことを確認した後に、メモリ検査を実施する必要があったため、スキャンテスト時間の検査コストが増大するという問題を有していた。
また、前述のように集積化が進む反面、端子数が減少するため、テスト端子に割り当てられる端子数も減少するという問題を有していた。
【００１１】
この発明は、上記のような従来の問題点を解決するためになされたもので、メモリに故障が存在する可能性が高い場合でも、スキャンテスト時間の検査コストが増大するという問題を生ずることなく、また、集積化が進む反面、端子数が減少した場合においても、スキャンテストを良好に行うことのできるテスト容易化回路、および検査方法を提供することを目的としている。
【００１２】
【課題を解決するための手段】
上記課題を解決するために、本発明（請求項１）にかかるテスト容易化回路は、組合せ回路とスキャンフリップフロップで構成され、スキャンシフト／キャプチャ制御信号によりシフト動作とセット動作を切り替えられる第１のスキャンテスト回路と、組合せ回路とスキャンフリップフロップで構成され、スキャンシフト／キャプチャ制御信号によりシフト動作とセット動作を切り替えられる、前記第１のスキャンテスト回路と独立して設けられた第２のスキャンチェーンを含み、検査対象回路を自ら検査しその判定結果を出力する自己テスト回路と、前記第１のスキャンテスト回路の出力信号と前記自己テスト回路の判定出力信号のいずれかを、前記スキャンシフト／キャプチャ制御信号により選択する選択器とを備え、該選択器の出力を観測する、ことを特徴とするものである。
【００１３】
また、本発明（請求項２）にかかるテスト容易化回路は、請求項１記載のテスト容易化回路において、前記自己テスト回路は、メモリを検査するもの、としたものである。
【００１４】
また、本発明（請求項３）にかかる検査方法は、組合せ回路とスキャンフリップフロップで構成され、スキャンシフト／キャプチャ制御信号によりシフト動作とセット動作を切り替えられる第１のスキャンテスト回路と、組合せ回路とスキャンフリップフロップで構成され、スキャンシフト／キャプチャ制御信号によりシフト動作とセット動作を切り替えられる、前記第１のスキャンテスト回路と独立して設けられた第２のスキャンチェーンを含み、検査対象回路を自ら検査しその判定結果を出力する自己テスト回路と、前記スキャンテスト回路の出力信号と前記自己テスト回路の判定出力信号のいずれかを、スキャンシフト／キャプチャ制御信号により選択する選択器とを有し、該選択器の出力を観測するテスト容易化回路を備え、まず前記自己テスト回路のスキャンテストを実施し、その後、前記第１のスキャンテスト回路のスキャンテストと、前記自己テスト回路を用いた検査対象回路の検査とを同時に実施する、ことを特徴とするものである。
【００１５】
また、本発明（請求項４）にかかる検査方法は、請求項３記載の検査方法において、前記自己テスト回路は、メモリを検査するものである、としたことを特徴とするものである。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
（実施の形態１）
図１は、本実施の形態１による、テスト容易化回路の構成を示すものである。図１において、１は組合せ回路と、スキャンフリップフロップで構成され、スキャンシフト／キャプチャ制御信号で、シフト動作とセット動作を切り替えられる第１のスキャンテスト回路、２はメモリを自ら検査し判定結果を出力する自己テスト回路である。６は自己テスト回路２の検査対象となるメモリである。１２は第１のスキャンテスト回路１の出力信号と、自己テスト回路２の判定出力信号とを選択する選択器、１１はスキャンフリップフロップのシフト動作とセット動作とを切り替え、また選択器１２の出力を制御するスキャンシフト／キャプチャ制御信号、３０、３１はスキャンテスト回路の出力信号を観測するスキャンアウト端子である。また、３は、自己テスト回路２を、第１のスキャンテスト回路１と同様に形成した第２のスキャンチェーンである。なお、第１のスキャンテスト回路１と、第２のスキャンテスト回路３のスキャンチェーンは、独立した構成である。
【００１７】
以上のように構成された本実施の形態１によるテスト容易化回路について、その動作を説明する。
まず、第２のスキャンテスト回路３のスキャンテストを実施し、スキャンアウト端子３１よりスキャンテスト回路３の故障判定を行う。
【００１８】
次に、第１のスキャンテスト回路１のスキャンテストと、自己テスト回路２を用いた検査とを同時に実施し、スキャンシフト／キャプチャ制御信号１１により、前記第１のスキャンテスト回路１のスキャンシフト動作時には、前記第１のスキャンテスト回路１の出力信号を選択し、スキャンアウト端子３０から観測する。
また、スキャンキャプチャ動作時には、前記自己テスト回路２からメモリ６の検査結果の判定出力信号を選択し、スキャンアウト端子３０から観測する。
【００１９】
なお、自己テスト回路２を用いた検査、すなわち、自己テスト回路２が検査対象回路のメモリ６を自ら検査する動作は、例えば、次のように行うことができる。自己テスト回路２は、テストパターンを生成してメモリ６に対して書き込み、そしてメモリ６に書き込まれた値を読み出し所定の期待値と比較して、比較結果の判定出力信号を出力する。
【００２０】
これにより、スキャンテスト時に、第１のスキャンテスト回路１の出力信号と、自己テスト回路２の判定出力信号とを観測することが可能となる。
また、スキャンシフト／キャプチャ制御信号１１で観測する出力信号を選択することにより、端子を共有することが可能となる。
【００２１】
このように、本実施の形態１によるテスト容易化回路では、第１のスキャンテスト回路１と、該第１のスキャンテスト回路１とは独立した第２のスキャンチェーンを含み、メモリ６を自ら検査しその判定結果を出力する自己テスト回路２と、第１のスキャンテスト回路の出力信号と前記自己テスト回路の判定出力信号を選択する選択器１２とを有し、選択器１２の出力を観測するようにしたので、スキャンテスト時に第１のスキャンテスト回路１の出力信号と自己テスト回路２の判定出力信号とを交替的に観測することが可能となり、即ち、スキャンテスト時にスキャンテスト回路のテストとメモリのテストを同時に実施できるという効果がある。また、スキャンシフト／キャプチャ制御信号１１で観測する出力信号を選択することにより、出力端子を共有することが可能となり、端子数の削減にも対応できる効果がある。
【００２２】
（実施の形態２）
本実施の形態２は、上記実施の形態１によるテスト容易化回路、を用いた検査方法についてのものである。該テスト容易化回路については、実施の形態１と同様であるため、同一の名称および符号を付け、構成についての説明は省略する。
【００２３】
本実施の形態２による検査方法について、以下、その手順を説明する。
図２は本実施の形態２による、テスト容易化回路を用いた検査方法を示すものである。図２において、１００は、第２のスキャンテスト回路３のスキャンテストを実施する検査工程、１００ａは、その結果の判定工程である。また、１０１は第１のスキャンテスト回路１のスキャンテストと自己テスト回路２を用いたメモリ６の検査を実施する検査工程、１０１ａは、その結果の判定工程である。
【００２４】
まず、検査工程１００にて、第２のスキャンテスト回路３のスキャンテストを実施し、スキャンアウト端子３１より第２のスキャンテスト回路３の出力信号を観測し、自己テスト回路２の故障判定を行う。
【００２５】
次に自己テスト回路２に故障が無い場合、検査工程１０１にて第１のスキャンテスト回路１のスキャンテストと、自己テスト回路２を用いたメモリ６の検査とを同時に実施し、スキャンシフト／キャプチャ制御信号１１によりスキャンシフト動作時は、第１のスキャンテスト回路１の出力信号を選択し、スキャンキャプチャ動作時は、自己テスト回路２からメモリ６の検査結果の判定出力信号を選択し、スキャンアウト端子３０から観測する。
【００２６】
これにより、スキャンテスト時にスキャンテスト回路の出力信号と自己テスト回路の判定出力信号を観測することが可能となり、また、スキャンテストとメモリ検査を同時に実施できることから検査時間を短縮することが可能である。
なお、検査１と、検査２の検査工程については、検査方法を規定するものではなく、必要に応じて検査を実施することは言うまでもない。
【００２７】
このように、本実施の形態２による検査方法によれば、第１のスキャンテスト回路１と、該第１のスキャンテスト回路１とは独立した第２のスキャンチェーンを含み、メモリ６を自ら検査しその判定結果を出力する自己テスト回路２と、第１のスキャンテスト回路１の出力信号と自己テスト回路２の判定出力信号をスキャンシフト／キャプチャ制御信号により選択する選択器１２とを有し、選択器１２の出力を観測するテスト容易化回路を備え、まず、自己テスト回路２のスキャンテストを実施し、その後、第１のスキャンテスト回路１のスキャンテストと、自己テスト回路２を用いたメモリの検査とを同時に実施するようにしたので、スキャンテスト時に第１のスキャンテスト回路の出力信号と自己テスト回路の判定出力信号を観測することが可能となり、スキャンテストとメモリ検査を同時に実施することができ、検査時間を短縮することが可能となる効果が得られる。
【００２８】
【発明の効果】
以上のように、本発明にかかるテスト容易化回路によれば、スキャンテストを実施する際に、シフト動作時には、スキャンテスト回路の出力信号を観測し、キャプチャ動作時には、自己テスト回路の判定出力信号を観測することにより、スキャンテストと、メモリ検査とを同時に実施することが可能となり、検査時間を短縮し、検査コストの削減に大きな効果を得られるものである。また、スキャンテストとメモリ検査の端子を共有することにより、端子を削減することが可能となり、コストの削減に大きな効果を得られるものである。
【００２９】
すなわち、本発明の請求項１にかかるテスト容易化回路によれば、組合せ回路とスキャンフリップフロップで構成され、スキャンシフト／キャプチャ制御信号により、シフト動作とセット動作を切り替えられる第１のスキャンテスト回路と、組合せ回路とスキャンフリップフロップで構成され、スキャンシフト／キャプチャ制御信号によりシフト動作とセット動作を切り替えられる、前記第１のスキャンテスト回路と独立して設けられた第２のスキャンチェーンを含み、検査対象回路を自ら検査し、その判定結果を出力する自己テスト回路と、前記第１のスキャンテスト回路の出力信号と、前記自己テスト回路の判定出力信号のいずれかを、前記スキャンシフト／キャプチャ制御信号により選択する選択器とを備え、該選択器の出力を観測する、ようにしたので、スキャンテストを実施する際に、シフト動作時には第１のスキャンテスト回路の出力信号を観測し、キャプチャ動作時には自己テスト回路の判定出力信号を観測することにより、スキャンテストと、検査対象回路の検査とを同時に実施することが可能となり、検査コストの削減に大きな効果を得られるとともに、出力信号を選択器で選択して観測することにより、出力端子を共用することが可能となり、端子数を削減することができるという効果がある。
【００３０】
本発明の請求項２にかかるテスト容易化回路によれば、請求項１記載のテスト容易化回路において、前記自己テスト回路は、メモリを検査するもの、としたので、論理回路のスキャンテストと、メモリの検査とを同時に実施することが可能となり、検査時間を短縮し、検査コストの削減に大きな効果を得られるとともに、スキャンテストとメモリ検査の端子を共有することにより、端子を削減することが可能となり、コストを削減することができるという効果がある。
【００３１】
また、本発明の請求項３にかかる検査方法によれば、組合せ回路とスキャンフリップフロップで構成され、スキャンシフト／キャプチャ制御信号により、シフト動作とセット動作を切り替えられる第１のスキャンテスト回路と、組合せ回路とスキャンフリップフロップで構成され、スキャンシフト／キャプチャ制御信号によりシフト動作とセット動作を切り替えられる、前記第１のスキャンテスト回路と独立して設けられた第２のスキャンチェーンを含み、検査対象回路を自ら検査しその判定結果を出力する自己テスト回路と、前記第１のスキャンテスト回路の出力信号と前記自己テスト回路の判定出力信号のいずれかを、スキャンシフト／キャプチャ制御信号により選択する選択器とを有し、該選択器の出力を観測するテスト容易化回路を備え、まず、前記自己テスト回路のスキャンテストを実施し、その後、前記第１のスキャンテスト回路のスキャンテストと、前記自己テスト回路を用いた検査対象回路の検査とを同時に実施するようにしたので、自己テスト回路のスキャンテストを個別に実施し、次に論理回路のスキャンテストと検査対象回路の検査を同時に実施することにより、検査時間を短縮することが可能となり、検査コストの削減に大きな効果を得られるとともに、スキャンテストと検査対象回路の検査の端子を共有することにより、端子を削減することが可能となり、コストを削減することができるという大きな効果がある。
【００３２】
また、本発明の請求項４にかかる検査方法によれば、請求項３記載の検査方法において、前記自己テスト回路は、メモリを検査するもの、としたので、自己テスト回路のスキャンテストを個別に実施し、次に論理回路のスキャンテストとメモリ検査を同時に実施することにより、検査時間を短縮することが可能となり、検査コストの削減に大きな効果を得られるとともに、スキャンテストとメモリ検査の端子を共有することにより、端子を削減することが可能となり、コストを削減することができるという大きな効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態１によるテスト容易化回路の構成を示す図である。
【図２】本発明の実施の形態２による検査方法の工程図である。
【図３】従来例によるテスト容易化回路の構成図である。
【符号の説明】
１第１のスキャンテスト回路
２自己テスト回路
３第２のスキャンテスト回路
５スキャンテスト回路
６メモリ
１０スキャンテスト制御信号
１１スキャンシフト／キャプチャ制御信号
１２〜１３選択器
１８〜２１スキャンフリップフロップ
３０第１のスキャンアウト端子
３１第２のスキャンアウト端子
３２スキャンアウト端子
１００自己テスト回路のスキャンテスト工程
１００ａ自己テスト回路のスキャンテストの結果の判定工程
１０１第１のスキャンテスト回路のスキャンテストとメモリ検査工程
１０１ａ第１のスキャンテスト回路のスキャンテストとメモリ検査の結果の判定工程[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a test facilitation circuit for shortening a test time of a semiconductor integrated circuit including a large-scale digital circuit, and a test method using the test facilitation circuit.
[0002]
[Prior art]
2. Description of the Related Art In recent years, integration of semiconductor integrated circuits has been advanced, and non-scan target circuits such as memories and analog circuits have been mixedly mounted in addition to conventional scan test target circuits. However, since the scan test performs inspection of all circuits regardless of the internal circuit configuration, it is required to separately inspect the scan test target circuit and the non-scan test target circuit. In addition, there is a tendency to perform a test by mounting a self-test circuit in order to shorten the test time.
[0003]
FIG. 3 shows a conventional test facilitation circuit.
In FIG. 3, reference numeral 5 denotes a scan test circuit which is composed of a combinational circuit and a scan flip-flop, and is a scan shift / capture control signal which can switch between a shift operation and a set operation. A self-test circuit for outputting a result, 18 to 21 scan flip-flops, 10 a scan test control signal for switching to a scan test, 13 an output signal of the memory 6 and an output signal of the scan flip-flop 20 by the scan test control signal 10 A selector 11 for selecting a scan shift / capture control signal for switching between a shift operation and a set operation of the four scan flip-flops, and a scan-out terminal 32 for outputting an output signal of the scan test circuit 5.
[0004]
The operation of the test facilitation circuit configured as described above will be described. First, at the time of the scan test, data is set in the scan flip-flops 18 to 20. The selector 13 selects an output signal of the scan flip-flop 20 according to the scan test control signal 10. The scan shift / capture control signal 11 is set to a capture operation, a normal operation is performed for a predetermined clock cycle, and the data that has passed through the combinational circuit at that time is set in the scan flip-flops 19 to 21. In a shift operation, data set in the scan flip-flops 19 to 21 are sequentially taken out from the scan-out terminal 32 and observed.
[0005]
At the time of the memory test, the self-test circuit 2 that has passed the scan test generates a test pattern, writes the test pattern in the memory 6, performs a self-check, and outputs a determination result. The determination result is transmitted to the scan flip-flops 19 to 21. It is taken out from the scan-out terminal 32 and observed.
[0006]
As described above, in the conventional test facilitating circuit configured as described above, the scan test circuit and the non-scan test target circuit such as a memory are separately tested (for example, Patent Document 1).
[0007]
Further, in the above-described conventional test facilitation circuit, when the scan test is performed, the self test circuit 2 is also a target of the scan test, so that the scan test and the memory test also need to be performed separately.
[0008]
[Patent Document 1]
JP-A-2000-321335 (page 2-3, FIG. 1)
[0009]
[Problems to be solved by the invention]
2. Description of the Related Art In recent semiconductor integrated circuits, integration has progressed due to miniaturization of processes, and various functions can be realized in one semiconductor integrated circuit. As a result, the scale of logic circuits and built-in memories have been dramatically increased. . However, there is a problem that it takes time to perform a scan test due to an increase in the scale of a logic circuit, and a problem that it takes time to perform a memory test due to an increase in the number of built-in memories.
[0010]
Further, a self-test circuit has been used to shorten the test time of the memory test. However, in the test method using the conventional test facilitation circuit, the scan test and the memory test are performed as described above. Since the test is performed separately, even if there is a high possibility that a fault exists in the memory, a scan test of the logic circuit including the self-test circuit is performed first, and after confirming that there is no fault in the self-test circuit, Since the inspection had to be performed, there was a problem that the inspection cost during the scan test time was increased.
In addition, as described above, although the integration is advanced, there is a problem that the number of terminals is reduced and the number of terminals allocated to the test terminals is also reduced.
[0011]
SUMMARY OF THE INVENTION The present invention has been made to solve the above-described conventional problems, and does not cause a problem that the inspection cost of the scan test time increases even when there is a high possibility that a failure exists in the memory. It is another object of the present invention to provide a test facilitating circuit and a test method capable of performing a scan test satisfactorily even when the number of terminals is reduced while integration is progressing.
[0012]
[Means for Solving the Problems]
In order to solve the above problem, a test facilitation circuit according to the present invention (claim 1) includes a combinational circuit and a scan flip-flop, and switches between a shift operation and a set operation by a scan shift / capture control signal. A scan test circuit, a combinational circuit and a scan flip-flop, wherein the second scan is provided independently of the first scan test circuit and can be switched between a shift operation and a set operation by a scan shift / capture control signal. A self-test circuit that includes a chain and tests the circuit under test by itself and outputs a result of the determination; and outputs one of the output signal of the first scan test circuit and the determination output signal of the self-test circuit to the scan shift / And a selector for selecting by a capture control signal. To measure, it is characterized in.
[0013]
Further, a test facilitation circuit according to the present invention (claim 2) is the test facilitation circuit according to claim 1, wherein the self-test circuit tests a memory.
[0014]
Further, the inspection method according to the present invention (claim 3) comprises a first scan test circuit comprising a combinational circuit and a scan flip-flop, wherein a shift operation and a set operation can be switched by a scan shift / capture control signal; And a scan flip-flop, and a second scan chain provided independently of the first scan test circuit and capable of switching between a shift operation and a set operation by a scan shift / capture control signal. A self-test circuit that performs a self-inspection and outputs the judgment result, and a selector that selects one of an output signal of the scan test circuit and a judgment output signal of the self-test circuit by a scan shift / capture control signal. , Equipped with a test facilitation circuit for observing the output of the selector, A scan test of a self-test circuit is performed, and thereafter, a scan test of the first scan test circuit and a test of a circuit to be tested using the self-test circuit are performed simultaneously. .
[0015]
Further, a test method according to the present invention (claim 4) is characterized in that, in the test method according to claim 3, the self-test circuit tests a memory.
[0016]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(Embodiment 1)
FIG. 1 shows a configuration of a test facilitation circuit according to the first embodiment. In FIG. 1, reference numeral 1 denotes a combination scan circuit, a scan flip-flop, and a scan shift / capture control signal. The first scan test circuit is capable of switching between a shift operation and a set operation. It is a self-test circuit that outputs. Reference numeral 6 denotes a memory to be inspected by the self-test circuit 2. 12 is a selector for selecting the output signal of the first scan test circuit 1 and the judgment output signal of the self test circuit 2, 11 is for switching between the shift operation and the set operation of the scan flip-flop, and the output of the selector 12 , And 31 are scan-out terminals for observing output signals of the scan test circuit. Reference numeral 3 denotes a second scan chain in which the self test circuit 2 is formed similarly to the first scan test circuit 1. The scan chains of the first scan test circuit 1 and the second scan test circuit 3 have independent configurations.
[0017]
The operation of the test facilitating circuit according to the first embodiment configured as described above will be described.
First, the scan test of the second scan test circuit 3 is performed, and the failure of the scan test circuit 3 is determined from the scan-out terminal 31.
[0018]
Next, a scan test of the first scan test circuit 1 and an inspection using the self-test circuit 2 are performed simultaneously, and the scan shift operation of the first scan test circuit 1 is performed by the scan shift / capture control signal 11. Sometimes, the output signal of the first scan test circuit 1 is selected and observed from the scan-out terminal 30.
Further, at the time of the scan capture operation, the self test circuit 2 selects the judgment output signal of the test result of the memory 6 and observes it from the scan out terminal 30.
[0019]
The inspection using the self-test circuit 2, that is, the operation in which the self-test circuit 2 inspects the memory 6 of the circuit to be inspected by itself can be performed, for example, as follows. The self-test circuit 2 generates a test pattern, writes it in the memory 6, reads the value written in the memory 6, compares it with a predetermined expected value, and outputs a comparison result determination output signal.
[0020]
This makes it possible to observe the output signal of the first scan test circuit 1 and the judgment output signal of the self-test circuit 2 during the scan test.
Further, by selecting an output signal to be observed by the scan shift / capture control signal 11, the terminal can be shared.
[0021]
As described above, the test facilitation circuit according to the first embodiment includes the first scan test circuit 1 and the second scan chain independent of the first scan test circuit 1, and inspects the memory 6 by itself. A self-test circuit for outputting the judgment result; and a selector for selecting an output signal of the first scan test circuit and a judgment output signal of the self-test circuit. The output of the selector is observed. As a result, the output signal of the first scan test circuit 1 and the judgment output signal of the self-test circuit 2 can be observed alternately during the scan test. There is an effect that a memory test can be performed simultaneously. In addition, by selecting an output signal to be observed by the scan shift / capture control signal 11, the output terminals can be shared, and there is an effect that the number of terminals can be reduced.
[0022]
(Embodiment 2)
The second embodiment relates to an inspection method using the test facilitation circuit according to the first embodiment. Since the test facilitating circuit is the same as that of the first embodiment, the same names and reference numerals are given and the description of the configuration is omitted.
[0023]
The procedure of the inspection method according to the second embodiment will be described below.
FIG. 2 shows an inspection method using a test facilitation circuit according to the second embodiment. In FIG. 2, reference numeral 100 denotes an inspection step for performing a scan test of the second scan test circuit 3, and reference numeral 100a denotes a result determination step. Reference numeral 101 denotes an inspection step for performing a scan test of the first scan test circuit 1 and inspection of the memory 6 using the self-test circuit 2, and reference numeral 101a denotes a result determination step.
[0024]
First, in the inspection process 100, a scan test of the second scan test circuit 3 is performed, an output signal of the second scan test circuit 3 is observed from the scan-out terminal 31, and the failure of the self-test circuit 2 is determined. .
[0025]
Next, if there is no failure in the self-test circuit 2, a scan test of the first scan test circuit 1 and a test of the memory 6 using the self-test circuit 2 are simultaneously performed in a test step 101 to perform scan shift / capture. The control signal 11 selects the output signal of the first scan test circuit 1 during the scan shift operation, and selects the output signal of the test result of the memory 6 from the self-test circuit 2 during the scan capture operation. Observe from terminal 30.
[0026]
This makes it possible to observe the output signal of the scan test circuit and the judgment output signal of the self-test circuit at the time of the scan test, and it is possible to simultaneously perform the scan test and the memory test, thereby shortening the test time. .
It should be noted that the inspection process of the inspection 1 and the inspection 2 does not prescribe the inspection method, and it goes without saying that the inspection is performed as needed.
[0027]
As described above, according to the inspection method of the second embodiment, the first scan test circuit 1 and the second scan chain independent of the first scan test circuit 1 are included, and the memory 6 is inspected by itself. A self-test circuit 2 for outputting the judgment result, and a selector 12 for selecting an output signal of the first scan test circuit 1 and a judgment output signal of the self-test circuit 2 by a scan shift / capture control signal, A test facilitation circuit for observing the output of the selector 12 is provided. First, a scan test of the self test circuit 2 is performed, and then a scan test of the first scan test circuit 1 and a memory using the self test circuit 2 Inspection is performed simultaneously, so that the output signal of the first scan test circuit and the judgment output signal of the self-test circuit are observed during the scan test. Becomes possible, it can be implemented scan test and the memory test simultaneously, the effect of making it possible to shorten the inspection time can be obtained.
[0028]
【The invention's effect】
As described above, according to the test facilitation circuit of the present invention, when performing a scan test, the output signal of the scan test circuit is observed during the shift operation, and the determination output signal of the self-test circuit is measured during the capture operation. By observing, the scan test and the memory inspection can be performed at the same time, and the inspection time can be shortened and the inspection cost can be greatly reduced. In addition, by sharing the terminals for the scan test and the memory test, the number of terminals can be reduced, which can greatly reduce costs.
[0029]
That is, according to the test facilitating circuit of the first aspect of the present invention, the first scan test circuit is composed of the combinational circuit and the scan flip-flop, and can switch between the shift operation and the set operation by the scan shift / capture control signal. And a second scan chain provided independently of the first scan test circuit, the second scan chain comprising a combinational circuit and a scan flip-flop, and capable of switching between a shift operation and a set operation by a scan shift / capture control signal. A self-test circuit for inspecting a circuit to be inspected by itself and outputting a result of the judgment, an output signal of the first scan test circuit, or a judgment output signal of the self-test circuit, the scan shift / capture control; A selector for selecting by a signal, and observing the output of the selector. Therefore, when performing the scan test, the scan test is performed by observing the output signal of the first scan test circuit during the shift operation and observing the determination output signal of the self-test circuit during the capture operation. Inspection of the circuit to be inspected can be performed at the same time, which has a great effect on the reduction of the inspection cost, and the output terminal can be shared by selecting and observing the output signal with a selector. This has the effect that the number of terminals can be reduced.
[0030]
According to the test facilitating circuit according to claim 2 of the present invention, in the test facilitating circuit according to claim 1, the self-test circuit inspects a memory. Memory inspection can be performed at the same time, shortening the inspection time, greatly reducing the inspection cost, and reducing the number of terminals by sharing the terminals for scan test and memory inspection. This makes it possible to reduce costs.
[0031]
According to the inspection method of the present invention, the first scan test circuit includes a combinational circuit and a scan flip-flop, and can switch between a shift operation and a set operation by a scan shift / capture control signal; A second scan chain which is composed of a combinational circuit and a scan flip-flop and which can be switched between a shift operation and a set operation by a scan shift / capture control signal and which is provided independently of the first scan test circuit; A self-test circuit for inspecting the circuit by itself and outputting a result of the judgment; and a selection of selecting one of an output signal of the first scan test circuit and a judgment output signal of the self-test circuit by a scan shift / capture control signal. And a test facilitation circuit for observing the output of the selector. First, a scan test of the self-test circuit is first performed, and then a scan test of the first scan test circuit and a test of a circuit to be inspected using the self-test circuit are simultaneously performed. By performing the scan test of the self-test circuit individually, and then simultaneously performing the scan test of the logic circuit and the test of the circuit under test, it is possible to shorten the test time and greatly reduce the test cost. In addition, by sharing the terminals for the scan test and the inspection of the circuit to be inspected, the number of terminals can be reduced, and the cost can be greatly reduced.
[0032]
According to the inspection method of the fourth aspect of the present invention, in the inspection method of the third aspect, the self-test circuit inspects a memory. By performing the scan test and memory inspection of the logic circuit at the same time, it is possible to shorten the inspection time, which has a great effect on the reduction of the inspection cost. By sharing, it is possible to reduce the number of terminals, which has a great effect that cost can be reduced.
[Brief description of the drawings]
FIG. 1 is a diagram showing a configuration of a test facilitation circuit according to a first embodiment of the present invention.
FIG. 2 is a process chart of an inspection method according to a second embodiment of the present invention.
FIG. 3 is a configuration diagram of a test facilitation circuit according to a conventional example.
[Explanation of symbols]
REFERENCE SIGNS LIST 1 first scan test circuit 2 self-test circuit 3 second scan test circuit 5 scan test circuit 6 memory 10 scan test control signal 11 scan shift / capture control signal 12 to 13 selector 18 to 21 scan flip-flop 30 first Scan-out terminal 31 second scan-out terminal 32 scan-out terminal 100 self-test circuit scan test process 100a self-test circuit scan test result determination process 101 scan test and memory test process 101a for first scan test circuit Judgment process of results of scan test and memory test of first scan test circuit

Claims

組合せ回路とスキャンフリップフロップで構成され、スキャンシフト／キャプチャ制御信号により、シフト動作とセット動作を切り替えられる第１のスキャンテスト回路と、
組合せ回路とスキャンフリップフロップで構成され、スキャンシフト／キャプチャ制御信号によりシフト動作とセット動作を切り替えられる、前記第１のスキャンテスト回路と独立して設けられた第２のスキャンチェーンを含み、検査対象回路を自ら検査し、その判定結果を出力する自己テスト回路と、
前記第１のスキャンテスト回路の出力信号と、前記自己テスト回路の判定出力信号のいずれかを、前記スキャンシフト／キャプチャ制御信号により選択する選択器と、を備え、
該選択器の出力を観測する、
ことを特徴とするテスト容易化回路。A first scan test circuit comprising a combinational circuit and a scan flip-flop, wherein the first scan test circuit can switch between a shift operation and a set operation by a scan shift / capture control signal;
A second scan chain which is composed of a combinational circuit and a scan flip-flop and which can be switched between a shift operation and a set operation by a scan shift / capture control signal and which is provided independently of the first scan test circuit; A self-test circuit that inspects the circuit itself and outputs the result of the judgment;
A selector for selecting one of an output signal of the first scan test circuit and a judgment output signal of the self-test circuit by the scan shift / capture control signal;
Observing the output of the selector,
A test facilitation circuit characterized in that:

請求項１記載のテスト容易化回路において、
前記自己テスト回路は、メモリを検査するものである、
ことを特徴とするテスト容易化回路。2. The test facilitation circuit according to claim 1,
The self-test circuit tests a memory,
A test facilitation circuit characterized in that:

組合せ回路とスキャンフリップフロップで構成され、スキャンシフト／キャプチャ制御信号により、シフト動作とセット動作を切り替えられる第１のスキャンテスト回路と、
組合せ回路とスキャンフリップフロップで構成され、スキャンシフト／キャプチャ制御信号によりシフト動作とセット動作を切り替えられる、前記第１のスキャンテスト回路と独立して設けられた第２のスキャンチェーンを含み、検査対象回路を自ら検査しその判定結果を出力する自己テスト回路と、
前記第１のスキャンテスト回路の出力信号と、前記自己テスト回路の判定出力信号のいずれかを、スキャンシフト／キャプチャ制御信号により選択する選択器とを有し、該選択器の出力を観測するテスト容易化回路を備え、
まず、前記自己テスト回路のスキャンテストを実施し、
その後、前記第１のスキャンテスト回路のスキャンテストと、前記自己テスト回路を用いた検査対象回路の検査とを同時に実施する、
ことを特徴とする検査方法。A first scan test circuit comprising a combinational circuit and a scan flip-flop, wherein the first scan test circuit can switch between a shift operation and a set operation by a scan shift / capture control signal;
A second scan chain which is composed of a combinational circuit and a scan flip-flop and which can be switched between a shift operation and a set operation by a scan shift / capture control signal and which is provided independently of the first scan test circuit; A self-test circuit for inspecting the circuit itself and outputting the result of the judgment;
A test for selecting one of an output signal of the first scan test circuit and a judgment output signal of the self-test circuit by a scan shift / capture control signal, and observing an output of the selector Equipped with an easy circuit,
First, a scan test of the self-test circuit is performed,
Thereafter, a scan test of the first scan test circuit and a test of a test target circuit using the self-test circuit are simultaneously performed.
An inspection method characterized in that:

請求項３記載の検査方法において、
前記自己テスト回路は、メモリを検査するものである、
ことを特徴とする検査方法。In the inspection method according to claim 3,
The self-test circuit tests a memory,
An inspection method characterized in that: