JP2004165533A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】リフロープロセスを行うことなく、十分に平坦な絶縁膜を形成し得る半導体装置の製造方法を提供する。
【解決手段】成膜室内を第１の圧力に設定した状態で絶縁膜３２ａを成長する工程と、成膜室内の圧力を第１の圧力より低い第２の圧力まで徐々に低下させる圧力調整工程と、成膜室内の圧力を第２の圧力に設定した状態で絶縁膜３２ｂを更に成長する工程とを有している。
【選択図】 図３

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係り、特に絶縁膜を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来の半導体装置の製造方法においては、ゲート電極や配線等が形成された半導体基板上に、例えばＢＰＳＧより成る層間絶縁膜を形成し、この後、高温・長時間のリフロープロセスを行うことにより、層間絶縁膜の表面を平坦化していた。
【０００３】
一方、近時では、トランジスタのソース／ドレイン拡散層の表面に、金属シリサイド層を形成する技術が注目されている。金属シリサイドとしては、例えばコバルトシリサイドが注目されている。かかる技術によれば、ソース／ドレインにおけるコンタクト抵抗を低減することが可能となる。
【０００４】
しかし、ソース／ドレイン拡散層の表面に、金属シリサイド層を形成する場合には、層間絶縁膜の表面をリフロープロセスにより平坦化することは好ましくない。層間絶縁膜の表面を平坦化するためのリフロープロセスは、８００〜１０００℃と極めて高温であり、しかも長時間であるため、過度にシリサイド化されてしまうためである。過度にシリサイド化されてしまうと、短絡等の要因となる。
【０００５】
そこで、成膜室内、即ちチャンバ内の圧力を常圧より若干低い圧力、即ち、準常圧に設定した状態で層間絶縁膜を成長し、この後、成膜室内の圧力を低く設定した状態で層間絶縁膜を更に成長する技術が提案されている（特許文献１参照）。
【０００６】
成膜室内の圧力を常圧より若干低い圧力である第１の圧力に設定した状態で層間絶縁膜を成長すると、成膜速度は比較的遅いが、ゲート電極等の間に層間絶縁膜を確実に埋め込むことができる。一方、成膜室内の圧力を低い圧力である第２の圧力に設定した状態で層間絶縁膜を成長すると、速い成膜速度で層間絶縁膜を成長することができる。提案された半導体装置の製造方法によれば、リフローを行うことなく、ある程度平坦な層間絶縁膜を得ることが可能となる。
【０００７】
【特許文献１】
特開２００１−３３８９７６号公報
【特許文献２】
特開平６−１４０５７２号公報
【特許文献３】
特開平７−１１１２５３号公報
【特許文献４】
特開２００１−２４４２６４号公報
【０００８】
【発明が解決しようとする課題】
しかしながら、提案されている半導体装置の製造方法では、必ずしも十分に平坦な層間絶縁膜を得ることができなかった。
【０００９】
本発明の目的は、リフロープロセスを行うことなく、十分に平坦な絶縁膜を形成し得る半導体装置の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的は、成膜室内を第１の圧力に設定した状態で絶縁膜を成長する工程と、前記成膜室内の圧力を前記第１の圧力より低い第２の圧力まで徐々に低下させる圧力調整工程と、前記成膜室内の圧力を前記第２の圧力に設定した状態で前記絶縁膜を更に成長する工程とを有することを特徴とする半導体装置の製造方法により達成される。
【００１１】
また、上記目的は、成膜室内を第１の圧力に設定した状態で絶縁膜を成長する工程と、前記成膜室内の雰囲気を不活性雰囲気に置換しながら、前記成膜室内の圧力が徐々に低下するように、前記成膜室内の雰囲気を排気する工程と、前記成膜室内の圧力を前記第１の圧力より低い第２の圧力に設定する圧力調整工程と、前記成膜室内の圧力を第２の圧力に設定した状態で前記絶縁膜を更に成長する工程とを有することを特徴とする半導体装置の製造方法により達成される。
【００１２】
また、上記目的は、成膜室内を第１の圧力に設定した状態で絶縁膜を成長する工程と、前記成膜室内の雰囲気を不活性雰囲気に置換する工程と、前記成膜室内の雰囲気を排気する工程と、前記成膜室内の圧力を前記第１の圧力より低い第２の圧力に設定する圧力調整工程と、前記成膜室内の圧力を第２の圧力に設定した状態で前記絶縁膜を更に成長する工程とを有することを特徴とする半導体装置の製造方法により達成される。
【００１３】
また、上記目的は、成膜室内を第１の圧力に設定した状態で絶縁膜を成長する工程と、前記成膜室内の雰囲気を不活性雰囲気に置換しながら、前記成膜室内の雰囲気を排気する工程と、前記成膜室内の圧力を前記第１の圧力より低い第２の圧力に設定する圧力調整工程と、前記成膜室内の圧力を第２の圧力に設定した状態で前記絶縁膜を更に成長する工程とを有することを特徴とする半導体装置の製造方法により達成される。
【００１４】
【発明の実施の形態】
本願発明者らは、提案されている半導体装置の製造方法において十分に平坦な層間絶縁膜が得られない原因について、以下のように鋭意検討を行った。
【００１５】
図１３は、提案されている半導体装置の製造方法により層間絶縁膜を形成した場合における、層間絶縁膜の膜厚の面内分布を示す平面図である。図１３は、半導体ウェハの上面から見た図である。図１３では、等高線を用いて膜厚を示している。図１３における太い実線は、膜厚１６００ｎｍの箇所を示している。成膜装置としては、準常圧ＣＶＤ（ＳＡＣＶＤ、Ｓｕｂ Ａｔｏｍｏｓｐｈｅｒｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）装置を用いた。図中の＋印は、層間絶縁膜の膜厚が１６００ｎｍより厚くなっている部分を示している。図中の−印は、層間絶縁膜の膜厚が１６００ｎｍより薄くなっている部分を示している。
【００１６】
図１３から分かるように、提案されている半導体装置の製造方法では、半導体ウェハの一方の側において層間絶縁膜の膜厚が厚くなっており、半導体ウェハの他方の側において層間絶縁膜の膜厚が薄くなっている。
【００１７】
図１４は、提案されている半導体装置の製造方法により層間絶縁膜を形成した場合における、層間絶縁膜の膜厚の最大値と最小値との差を示すグラフである。横軸は、半導体ウェハの通し番号を示している。縦軸は、層間絶縁膜の膜厚の最大値と最小値との差を示している。◆印は、層間絶縁膜を形成した直後における層間絶縁膜の膜厚の最大値と最小値との差を示している。■印は、層間絶縁膜の表面をＣＭＰ法により研磨した後における層間絶縁膜の膜厚の最大値と最小値との差を示している。
【００１８】
図１４中に◆印で示すように、層間絶縁膜を形成した直後における層間絶縁膜の膜厚の最大値と最小値との差が、比較的大きい。
【００１９】
また、図１４中に■印で示すように、層間絶縁膜の表面をＣＭＰ法により研磨した後では、層間絶縁膜の膜厚の最大値と最小値との差が、著しく拡大している。層間絶縁膜の膜厚の最大値と最小値との差が、層間絶縁膜の表面をＣＭＰ法により研磨することにより著しく拡大してしまうのは、層間絶縁膜の膜厚の面内分布が図１３に示すようになっているためと考えられる。即ち、半導体ウェハの一方の側において層間絶縁膜の膜厚が厚くなっており、半導体ウェハの他方の側において層間絶縁膜の膜厚が薄くなっているため、ＣＭＰ装置の特性上、層間絶縁膜の表面を研磨すると、層間絶縁膜の膜厚の最大値と最小値との差が著しく拡大してしまうものと考えられる。
【００２０】
図１５は、提案されている半導体装置の製造方法により層間絶縁膜を形成した場合における、成膜室内の圧力の測定結果を示すタイムチャートである。
【００２１】
提案されている半導体装置の製造方法においては、成膜室内の圧力を常圧より若干低い圧力である第１の圧力に設定した状態で層間絶縁膜を形成し（図１５の（１）参照）、成膜室内の雰囲気を排気しながら、成膜室内の圧力を比較的低い圧力である第２の圧力に設定し（図１５の（２）参照）、成膜室内の圧力が第２の圧力に設定されている状態で層間絶縁膜を更に成長するが（図１５の（３）参照）、図１５の（２）のように、成膜室内の圧力を第２の圧力に変化させる際に、成膜室内の圧力が極端に低下してしまっている。
【００２２】
提案されている半導体装置の製造方法において、層間絶縁膜の膜厚の最大値と最小値との差が大きく、しかも、層間絶縁膜の膜厚の面内分布が図１３に示すようになってしまうのは、成膜室内の圧力を第１の圧力から第２の圧力に変化させる際に、成膜室内の圧力が極端に低下し、しかも成膜室内の雰囲気が不安定になっているためと考えられる。即ち、成膜室内の圧力が極端に低下し、しかも成膜室内の雰囲気が不安定な状態では、層間絶縁膜が不均一に成長してしまうためと考えられる。
【００２３】
このような検討結果から、本願発明者らは、成膜室内の圧力が適切な圧力に設定されている状態において層間絶縁膜を成長させ、成膜室内の圧力が低く、しかも、成膜室内の雰囲気が不安定な状態においては層間絶縁膜を成長させないようにすれば、十分に平坦な層間絶縁膜を形成し得ることに想到した。
【００２４】
［第１実施形態］
本発明の第１実施形態による半導体装置の製造方法を図１乃至図１０を用いて説明する。図１乃至図５は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００２５】
まず、図１（ａ）に示すように、例えばシリコンより成る半導体基板１０上の全面に、例えば熱酸化法により、シリコン酸化膜１２を形成する。シリコン酸化膜１２は、フローティングゲート構造のトランジスタのトンネル絶縁膜１２（図１（ｂ）参照）となるものである。
【００２６】
次に、全面に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、化学気相堆積）法により、ポリシリコン膜１４を形成する。ポリシリコン膜１４は、フローティングゲート構造のトランジスタのフローティングゲート電極１４（図１（ｂ）参照）となるものである。
【００２７】
次に、全面に、例えばＣＶＤ法により、シリコン酸化膜１６を形成する。シリコン酸化膜１６は、フローティングゲート構造のトランジスタの誘電体膜１６（図１（ｃ）参照）となるものである。
【００２８】
次に、全面に、例えばＣＶＤ法により、ポリシリコン膜１８を形成する。ポリシリコン膜１８は、フローティングゲート構造のトランジスタのコントロールゲート電極１８（図１（ｂ）参照）となるものである。こうして、ポリシリコン膜１４、シリコン酸化膜１６及びポリシリコン膜１８よりなる積層膜２０が形成される。
【００２９】
次に、図１（ｂ）に示すように、積層膜２０をパターニングする。こうして、トンネル絶縁膜１２上に、フローティングゲート電極１４と、誘電体膜１６と、コントロールゲート電極１８とを有するフローティングゲート構造のゲート電極２２が形成される。
【００３０】
次に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。この後、フォトリソグラフィ技術を用い、フォトレジスト膜に、ドレイン拡散層２６ｂ（図２（ｂ）参照）が形成される領域を開口する開口部（図示せず）を形成する。この後、フォトレジスト膜及びゲート電極２２をマスクとして、例えばイオン注入法により、半導体基板１０にｐ型のドーパント不純物を導入する。これにより、ｐ−型のポケット領域２４が形成される（図２（ａ）参照）。
【００３１】
次に、図２（ｂ）に示すように、ゲート電極２２をマスクとして、例えばイオン注入法により、半導体基板１０にｎ型のドーパント不純物を導入する。これにより、ｎ＋型のソース拡散層２６ａ及びドレイン拡散層２６ｂが形成される。
【００３２】
次に、全面に、例えばＣＶＤ法により、シリコン酸化膜又はシリコン窒化膜より成る絶縁膜を形成する。この後、絶縁膜を異方性エッチングする。これにより、ゲート電極２２の側壁部分にサイドウォール絶縁膜２８が形成される（図３（ａ）参照）。
【００３３】
次に、ゲート電極２２及びサイドウォール絶縁膜２８をマスクとして、半導体基板１０にｎ型のドーパント不純物を高濃度に導入する。これにより、コンタクト層３０が形成される。
【００３４】
次に、全面に、例えばスパッタ法により、例えばＣｏ（コバルト）より成る金属膜を形成する。金属膜の膜厚は、例えば５ｎｍ以上とする。次に、熱処理を行うことにより、金属膜のＣｏと半導体基板１０のＳｉとを反応させる。こうして、例えばコバルトシリサイド層が形成される。この後、Ｓｉと反応しなかった金属膜を除去する。こうして、コバルトシリサイドより成る金属シリサイド層３１が形成される。
【００３５】
次に、層間絶縁膜を形成するための成膜装置１００を用意する。図６は、成膜装置を示す概略図である。成膜装置１００は、主として、チャンバ、即ち、成膜室１０２と、成膜室１０２内の圧力を測定するための圧力計１０４と、成膜室１０２内に半導体基板１０を載置するためのサセプタ１０６と、成膜室１０２内に原料を供給するため原料供給管１０８と、成膜室１０２内に原料を噴射するためのシャワープレート１１０と、成膜室１０２内の温度を制御するためのランプヒータ１１２と、成膜室１０２内の雰囲気を排気するための排気管１１４と、排気量を制御するためのスロットルバルブ１１６とを有している。
【００３６】
次に、サセプタ１０６上に、半導体基板１０を載置する。
【００３７】
次に、全面に、熱ＣＶＤ法により、例えばＢＰＳＧ（Ｂｒｏ−Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）より成る層間絶縁膜３２を形成する。層間絶縁膜３２は、以下のようにして形成する。図７は、本実施形態による半導体装置の製造方法により層間絶縁膜を形成する際における、成膜室内の圧力を示すタイムチャートである。
【００３８】
まず、図７の（１）のように、成膜室１０２内の圧力を、比較的高い圧力、即ち、常圧より若干低い圧力である第１の圧力に設定する。第１の圧力は、例えば６００Ｔｏｒｒ程度とする。
【００３９】
次に、図７の（２）のように、成膜室１０２内の圧力を第１の圧力に設定した状態で、成膜室１０２内に原料ガスを導入することにより、層間絶縁膜３２ａを成長する（図３（ｂ）参照）。この際に成長する層間絶縁膜３２ａの膜厚は、例えば３００ｎｍ程度とする。第１の圧力は、例えば６００Ｔｏｒｒ程度とする。成膜室１０２内の圧力を常圧より若干低い圧力に設定した状態で層間絶縁膜３２ａを成長するのは、ゲート電極２２間に層間絶縁膜３２ａが確実に埋め込まれるようにするためである。原料ガスとしては、例えばＴＥＯＳ（Ｓｉ（ＯＣ２Ｈ５）４、ケイ酸エチル）、ＴＥＰＯ（ＰＯ（ＯＣＨ３）３、リン酸トリメチル）、及び、ＴＥＢ（Ｂ（ＯＣ２Ｈ５）３、ホウ酸トリエチル）を用いる。ＴＥＯＳガスの流量は、例えば１３２〜１９８ｍｇ／分とする。ＴＥＰＯガスの流量は、例えば１６〜２４ｍｇ／分とする。ＴＥＢガスの流量は、例えば４０〜６０ｍｇ／分とする。成膜時間は、例えば２８０〜４２０秒とする。成膜温度は、例えば４６０〜５００℃とする。
【００４０】
次に、成膜室１０２内に原料ガスを導入するのを中止する。
【００４１】
次に、図７の（３）のように、成膜室１０２内に不活性ガスを導入して成膜室内を不活性雰囲気に置換しながら、成膜室１０２内の圧力を第１の圧力から比較的低い圧力である第２の圧力まで徐々に低下させる。不活性ガスとしては、例えば、Ｈｅガス、Ｎ２ガス、又はＯ２ガスを用いる。成膜室１０２内の圧力を徐々に低下させる際に成膜室１０２内に不活性ガスを導入するのは、成膜室１０２内の雰囲気が安定していない状態で層間絶縁膜が成長するのを防止することにより、層間絶縁膜の膜厚が不均一になってしまうのを防止するためである。第２の圧力は、例えば２００Ｔｏｒｒ程度とする。成膜室１０２内の圧力を徐々に低下させる際には、成膜室１０２内の圧力を圧力計１０４により測定しながら、スロットルバルブ１１６の開度を制御することにより、成膜室１０２内の圧力を低下させる。成膜室１０２内の圧力を低下させる割合は、例えば４０Ｔｏｒｒ／秒より小さい割合とする。４０Ｔｏｒｒ／秒より小さい割合で徐々に成膜室１０２の圧力を低下させれば、後述するように、成膜室内１０２の圧力が極端に低下してしまうのを防止し得るからである。但し、成膜室１０２内の圧力を低下させる割合があまりに小さいと、長時間を要してしまうため、例えば５〜４０Ｔｏｒｒ／秒程度の割合とすることが望ましい。なお、成膜室１０２内の圧力を徐々に低下させるのは、成膜室１０２内の圧力が極端に低下してしまうのを防止するためである。
【００４２】
次に、図７の（４）のように、成膜室１０２内の圧力を比較的低い圧力である第２の圧力に設定した状態で、成膜室１０２内に原料ガスを導入することにより、層間絶縁３２ｂを更に成長する。この際に成長する層間絶縁膜３２ｂの膜厚は、例えば１３００ｎｍ程度とする。成膜室１０２内の圧力を比較的低い圧力である第２の圧力に設定した状態で層間絶縁膜３２ｂを成長するのは、層間絶縁膜３２ｂを速い成長速度で成長するためである。第２の圧力は、例えば２００Ｔｏｒｒ程度とする。原料ガスとしては、例えばＴＥＯＳガス、ＴＥＰＯガス及びＴＥＢガスを用いる。ＴＥＯＳの流量は、例えば４００〜６００ｍｇ／分とする。ＴＥＰＯの流量は、例えば３２〜４８ｍｇ／分とする。ＴＥＢの流量は、例えば１３２〜１９８ｍｇ／分とする。成膜時間は、例えば１４０〜２１０秒とする。成膜温度は、例えば４６０〜５００℃とする。
【００４３】
こうして、層間絶縁膜３２が形成される。
【００４４】
次に、図４（ａ）に示すように、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ、化学的機械的研磨）法により、層間絶縁膜３２の表面を研磨する。
【００４５】
次に、図４（ｂ）に示すように、全面に、例えばプラズマＣＶＤ法により、ＳｉＯ２より成るキャップ膜３４を形成する。
【００４６】
次に、全面に、例えばプラズマＣＶＤ法により、ＳｉＯＮより成る反射防止膜３６を形成する。
【００４７】
次に、図５（ａ）に示すように、フォトリソグラフィ技術を用い、反射防止膜３６、キャップ膜３４及び層間絶縁膜３２に、コンタクト層３０に達するコンタクトホール３８を形成する。
【００４８】
次に、図５（ｂ）に示すように、コンタクトホール３８内に、Ｗ（タングステン）より成る導体プラグ４０を埋め込む。
【００４９】
次に、反射防止膜３６上及び導体プラグ４０上に、Ａｌ（アルミニウム）より成る配線４２を形成する。
【００５０】
次に、全面に、例えばプラズマＣＶＤ法により、ＳｉＯ２より成る層間絶縁膜４４を形成する。
【００５１】
こうして、本実施形態による半導体装置が製造される。
【００５２】
本実施形態による半導体装置の製造方法は、成膜室１０２内の圧力を常圧より若干低い圧力である第１の圧力に設定した状態で層間絶縁膜３２ａを成長した後、成膜室１０２内の圧力を比較的低い圧力である第２の圧力まで徐々に低下させ、この後、成膜室１０２内の圧力を第２の圧力に設定した状態で層間絶縁膜３２ｂを更に成長することに主な特徴がある。
【００５３】
提案されている半導体装置の製造方法では、上述したように、成膜室内の圧力を常圧より若干低い圧力である第１の圧力に設定した状態で層間絶縁膜を成長した後、成膜室内の雰囲気を排気しながら、成膜室内の圧力を比較的低い圧力である第２の圧力に設定し、成膜室内の圧力が第２の圧力に設定されている状態で層間絶縁膜を更に成長していた。提案されている半導体装置の製造方法では、上述したように、成膜室内の圧力を第２の圧力に設定する際に、成膜室内の圧力が極端に低下し、しかも成膜室内の雰囲気が不安定な状態になってしまうため、不均一な膜厚で層間絶縁膜が成長してしまっていた。しかも、提案されている半導体装置の製造方法では、半導体ウェハの面内における層間絶縁膜の膜厚分布は、半導体ウェハの一方の側において厚くなり、半導体ウェハの他方の側において薄くなるような膜厚分布となってしまっていた。このような膜厚分布の層間絶縁膜の表面をＣＭＰ法により研磨すると、層間絶縁膜の膜厚の最大値と最小値との差は、更に大きく拡がってしまっていた。このため、提案されている半導体装置の製造方法では、十分に平坦な層間絶縁膜が得られなかった。
【００５４】
これに対し、本実施形態では、成膜室１０２内の圧力を第１の圧力から第２の圧力まで低下させる際に、成膜室１０２内の圧力を徐々に低下させるため、成膜室１０２内の圧力が極端に低下して成膜室１０２内の雰囲気が不安定になってしまうのを防止することができる。このため、本実施形態によれば、膜厚の均一性が高い層間絶縁膜を形成することが可能となる。しかも、本実施形態によれば、後述するように、面内における層間絶縁膜の膜厚分布は同心円状となる。このため、本実施形態によれば、層間絶縁膜の表面をＣＭＰ法により研磨した際に、層間絶縁膜の膜厚の不均一性が拡大するのを抑制することが可能となる。このため、本実施形態によれば、十分に平坦な層間絶縁膜を得ることが可能となる。
【００５５】
（評価結果）
次に、本実施形態による半導体装置の製造方法の評価結果について図８を用いて説明する。
【００５６】
図８は、本実施形態による半導体装置の製造方法により層間絶縁膜を形成した場合における、成膜室内の圧力の測定結果を示すタイムチャートである。成膜装置１０２としては、準常圧ＣＶＤ装置を用いた。
【００５７】
実施例１及び実施例２は、成膜室１０２内の圧力を第１の圧力から第２の圧力に変化させる際に、１０Ｔｏｒｒ／秒の割合で成膜室１０２内の圧力を徐々に低下させた場合を示している。なお、実施例１では、成膜室１０２内の圧力を８段階に分けて段階的に低下させた。また、実施例２では、成膜室１０２内の圧力を連続的に低下させた。
【００５８】
実施例３は、成膜室１０２内の圧力を第１の圧力から第２の圧力に変化させる際に、２０Ｔｏｒｒ／秒の割合で成膜室内の圧力を徐々に低下させた場合を示している。なお、実施例３では、成膜室１０２内の圧力を連続的に低下させた。
【００５９】
実施例４は、成膜室１０２内の圧力を第１の圧力から第２の圧力に変化させる際に、４０Ｔｏｒｒ／秒の割合で成膜室１０２内の圧力を徐々に低下させた場合を示している。なお、実施例４では、成膜室１０２内の圧力を連続的に低下させた。
【００６０】
比較例１は、成膜室１０２内の圧力を第１の圧力から第２の圧力に変化させる際に、８０Ｔｏｒｒ／秒の割合で成膜室１０２内の圧力を徐々に低下させた場合を示している。なお、比較例１では、成膜室１０２内の圧力を連続的に低下させた。
【００６１】
比較例２は、提案されている半導体装置の製造方法の場合、即ち、成膜室１０２内の雰囲気を排気しながら、成膜室１０２内の圧力を第２の圧力に設定した場合を示している。
【００６２】
図８から分かるように、比較例１、２の場合には、成膜室１０２内の圧力を第２の圧力に設定する過程で、成膜室１０２内の圧力が極端に低下してしまっている。
【００６３】
一方、実施例１〜４の場合には、成膜室１０２内の圧力を第２の圧力に設定する過程で、成膜室１０２内の圧力が極端に低下してしまうことが防止されている。
【００６４】
これらのことから、本実施形態では、成膜室１０２内の圧力を第２の圧力に設定する過程で、成膜室１０２内の圧力が極端に低下して成膜室１０２内の雰囲気が不安定になってしまうのを防止し得ることが分かる。
【００６５】
図９は、本実施形態による半導体装置の製造方法により層間絶縁膜を形成した場合における、層間絶縁膜の膜厚の面内分布を示す平面図である。図９は、半導体ウェハの上面から見た図である。図９では、等高線を用いて膜厚を示している。図９における太い実線は、膜厚１６００ｎｍの箇所を示している。図中の＋印は、層間絶縁膜の膜厚が１６００ｎｍより厚くなっている部分を示している。図中の−印は、層間絶縁膜の膜厚が１６００ｎｍより薄くなっている部分を示している。
【００６６】
図９から分かるように、本実施形態では、層間絶縁膜の膜厚の面内分布が同心円状になっている。本実施形態では、層間絶縁膜３２の膜厚の面内分布が同心円状になっているため、層間絶縁膜３２の表面をＣＭＰ法により研磨した際に、層間絶縁膜３２の膜厚の最大値と最小値との差が大きく拡がってしまうのを防止することができる。
【００６７】
図１０は、本実施形態による半導体装置の製造方法により層間絶縁膜を形成した場合における、層間絶縁膜の膜厚の最大値と最小値との差を示すグラフである。横軸は、半導体基板の通し番号を示している。縦軸は、層間絶縁膜における膜厚の最大値と最小値との差を示している。◆印は、層間絶縁膜を形成した直後における、層間絶縁膜の膜厚の最大値と最小値との差を示している。■印は、層間絶縁膜の表面をＣＭＰ法により研磨した後における、層間絶縁膜の膜厚の最大値と最小値との差を示している。
【００６８】
図１０から分かるように、本実施形態による半導体装置の製造方法では、層間絶縁膜３２を形成した直後における層間絶縁膜３２の膜厚の最大値と最小値との差は、提案されている半導体装置の製造方法の場合と比較して、小さく抑えられている（図１４参照）。
【００６９】
また、本実施形態による半導体装置の製造方法では、層間絶縁膜３２の表面をＣＭＰ法により研磨した後における層間絶縁膜３２の膜厚の最大値と最小値との差は、提案されている半導体装置の製造方法の場合と比較して、小さく抑えられている（図１４参照）。
【００７０】
これらのことから、本実施形態によれば、十分に平坦な層間絶縁膜を有する半導体装置を製造し得ることが分かる。
【００７１】
［第２実施形態］
本発明の第２実施形態による半導体装置の製造方法について図１１を用いて説明する。図１１は、本実施形態による半導体装置の製造方法により層間絶縁膜を形成する際における、成膜室内の圧力を示すタイムチャートである。図１乃至図１０に示す第１実施形態による半導体装置の製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【００７２】
本実施形態による半導体装置の製造方法は、成膜室内の圧力を第１の圧力に設定した状態で層間絶縁膜を成長した後に、成膜室内の雰囲気を不活性雰囲気に置換しながら、成膜室内の圧力が徐々に低下するように、成膜室内の雰囲気を排気し、この後、成膜室内の圧力を第２の圧力に設定した状態で層間絶縁膜を更に成長することに主な特徴がある。
【００７３】
まず、図１１の（１）のように、成膜室１０２（図６参照）内の圧力を常圧より若干低い圧力である第１の圧力に設定する。第１の圧力は、例えば６００Ｔｏｒｒ程度とする。
【００７４】
次に、図１１の（２）のように、成膜室１０２内の圧力を第１の圧力に設定した状態で、成膜室１０２内に原料ガスを導入することにより、層間絶縁膜３２ａ（図３（ｂ）参照）を成長する。この際の成膜条件は、第１実施形態による半導体装置の製造方法の場合と同様とする。
【００７５】
次に、成膜室１０２内に原料ガスを導入するのを中止する。
【００７６】
次に、図１１の（３）のように、成膜室１０２内に不活性ガスを導入して成膜室１０２内を不活性雰囲気に置換しながら、成膜室１０２内の圧力が徐々に低下するように、成膜室１０２内の雰囲気を排気する。成膜室内１０２内に不活性ガスを導入しながら、成膜室内の圧力を徐々に低下させるのは、成膜室内の圧力が第２の圧力より低くなるまでの間に、成膜室内の雰囲気を不活性雰囲気に完全に置換するためである。不活性ガスとしては、例えば、Ｈｅガス、Ｎ２ガス、又はＯ２ガスを用いる。成膜室１０２内の圧力を徐々に低下させる際には、上記と同様に、成膜室１０２内の圧力を圧力計１０４により測定しながら、スロットルバルブ１１６の開度を制御することにより、成膜室１０２内の圧力を低下させる。成膜室１０２内の圧力を低下させる割合は、例えば４０Ｔｏｒｒ／秒より小さい割合、望ましくは、５〜４０Ｔｏｒｒ／秒とする。
【００７７】
次に、図１１の（４）のように、成膜室１０２内に不活性ガスを導入するのを中止し、成膜室内の雰囲気をほとんどすべて排気する。この時間は、例えば５〜２０秒程度とする。
【００７８】
次に、図１１の（５）のように、成膜室１０２内に不活性ガスを導入しながら、成膜室１０２内の圧力を第２の圧力まで上昇させる。不活性ガスとしては、例えばＨｅガス、Ｎ２ガス、又はＯ２ガスを用いる。第２の圧力は、上記と同様に、例えば２００Ｔｏｒｒ程度とする。成膜室内の圧力を第２の圧力まで上昇させる際に原料ガスを導入せずに不活性ガスを導入するため、層間絶縁膜が不均一に成長してしまうのを防止することができる。
【００７９】
次に、図１１の（６）のように、成膜室１０２内の圧力を第２の圧力に設定した状態で、成膜室１０２内に原料ガスを導入することにより、層間絶縁膜３２ｂ（図３（ｂ）参照）を更に成長する。
【００８０】
こうして、層間絶縁膜３２（図３（ｂ）参照）が形成される。
【００８１】
このように、成膜室内の圧力を第１の圧力に設定した状態で層間絶縁膜を成長した後に、成膜室内の雰囲気を不活性雰囲気に置換しながら、成膜室内の圧力が徐々に低下するように、成膜室内の雰囲気を排気し、この後、成膜室内の圧力を第２の圧力に設定した状態で層間絶縁膜を更に成長してもよい。成膜室内の雰囲気を不活性雰囲気に置換しながら、成膜室内の圧力を徐々に低下させるため、成膜室内の圧力が第２の圧力より低くなる際には、成膜室内の雰囲気は不活性雰囲気に既に置換されていることとなる。このため、本実施形態によっても、成膜室内の圧力が極端に低く、しかも成膜室内の雰囲気が不安定な状態で、層間絶縁膜が成長するのを防止することができる。また、成膜室内の圧力を第２の圧力まで上昇させる際に、原料ガスを導入せずに不活性ガスを導入するため、層間絶縁膜が不均一な膜厚で成膜されてしまうのを防止することができる。従って、本実施形態によっても、第１実施形態による半導体装置の製造方法と同様に、層間絶縁膜の膜厚が不均一になるのを防止することができる。このため、本実施形態によっても、第１実施形態による半導体装置の製造方法と同様に、ＣＭＰ法により層間絶縁膜の表面を研磨した際に、層間絶縁膜の膜厚の不均一性が拡大するのを抑制することが可能となる。従って、本実施形態によっても、十分に平坦な層間絶縁膜を有する半導体装置を製造することができる。
【００８２】
［第３実施形態］
本発明の第３実施形態による半導体装置の製造方法を図１２を用いて説明する。図１２は、本実施形態による半導体装置の製造方法により層間絶縁膜を形成する際の、成膜室内の圧力を示すタイムチャートである。図１乃至図１１に示す第１又は第２実施形態による半導体装置の製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【００８３】
本実施形態による半導体装置の製造方法は、成膜室１０２内の圧力を第１の圧力に設定した状態で層間絶縁膜３２ａを成長した後に、成膜室１０２内の雰囲気を不活性雰囲気に置換し、成膜室１０２内の雰囲気を排気し、この後、成膜室１０２内の圧力を第２の圧力に設定した状態で層間絶縁膜３２ｂを更に成長することに主な特徴がある。
【００８４】
まず、図１２の（１）のように、成膜室１０２（図６参照）内の圧力を常圧より若干低い圧力である第１の圧力に設定する。第１の圧力は、例えば６００Ｔｏｒｒ程度とする。
【００８５】
次に、図１２の（２）のように、成膜室１０２内の圧力を第１の圧力に設定した状態で、成膜室１０２内に原料ガスを導入することにより、層間絶縁膜３２ａ（図３（ｂ）参照）を成長する。この際の成膜条件は、第１実施形態による半導体装置の製造方法の場合と同様とする。
【００８６】
次に、成膜室１０２内に原料ガスを導入するのを中止する。
【００８７】
次に、成膜室１０２内に不活性ガスを導入して成膜室１０２内を不活性雰囲気に置換する。不活性ガスとしては、例えばＨｅガス、Ｎ２ガス、又はＯ２ガスを用いる。成膜室１０２内の雰囲気を不活性雰囲気に置換するのは、成膜室１０２内の圧力が極端に低下し、しかも成膜室１０２内が不安定な状態で層間絶縁膜が成長するのを防止することにより、層間絶縁膜の膜厚が不均一になるのを抑制するためである。
【００８８】
次に、図１２の（３）のように、成膜室１０２内の雰囲気を排気する。この時間は、例えば５〜２０秒程度とする。
【００８９】
次に、図１２の（４）のように、成膜室内に不活性ガスを導入するのを中止し、成膜室内の雰囲気をほとんどすべて排気する。この時間は、例えば５〜２０秒程度とする。
【００９０】
次に、図１２の（５）のように、不活性ガスを導入しながら、成膜室内の圧力を第２の圧力まで上昇させる。不活性ガスとしては、上記と同様に、例えばＨｅガス、Ｎ２ガス、又はＯ２ガスを用いる。第２の圧力は、上記と同様に、例えば２００Ｔｏｒｒ程度とする。成膜室１０２内の圧力を第２の圧力まで上昇させる際に原料ガスを導入せずに不活性ガスを導入するため、第２実施形態による半導体装置の製造方法と同様に、層間絶縁膜が不均一な膜厚で成膜されてしまうのを抑制することができる。
【００９１】
次に、図１２の（６）のように、成膜室１０２内の圧力を第２の圧力に設定した状態で、成膜室内に原料ガスを導入することにより、層間絶縁膜３２ｂ（図３（ｂ）参照）を更に成長する。この際の成膜条件は、第１実施形態による半導体装置の製造方法と同様とする。
【００９２】
こうして、層間絶縁膜３２（図３（ｂ）参照）が形成される。
【００９３】
このように、成膜室１０２内の圧力を第１の圧力に設定した状態で層間絶縁膜３２ａを成長した後に、成膜室１０２内の雰囲気を不活性雰囲気に置換し、成膜室１０２内の雰囲気を排気し、この後、成膜室１０２内の圧力を第２の圧力に設定した状態で層間絶縁膜を更に成長してもよい。成膜室１０２内の雰囲気を排気する際に、成膜室１０２内の雰囲気が既に不活性雰囲気に置換されているため、層間絶縁膜３２が不均一な膜厚で成膜されてしまうのを防止することができる。また、成膜室１０２内の圧力を第２の圧力まで上昇させる際に、原料ガスを導入せずに不活性ガスを導入するため、層間絶縁膜１０２が不均一な膜厚で成膜されてしまうのを防止することができる。従って、本実施形態によっても、第１及び第２実施形態による半導体装置の製造方法と同様に、層間絶縁膜３２の膜厚が不均一になるのを防止することができる。このため、本実施形態によっても、第１及び第２実施形態による半導体装置の製造方法と同様に、ＣＭＰ法により層間絶縁膜３２の表面を研磨した際に、層間絶縁膜３２の膜厚の不均一性が拡大するのを抑制することが可能となる。従って、本実施形態によっても、十分に平坦な層間絶縁膜を有する半導体装置を製造することができる。
【００９４】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【００９５】
例えば、第１実施形態による半導体装置の製造方法では、成膜室内を不活性雰囲気に置換しながら、成膜室内の圧力を第１の圧力から第２の圧力まで徐々に低下させたが、成膜室内に原料ガスが導入されている状態で、成膜室内の圧力を第１の圧力から第２の圧力まで徐々に低下させるようにしてもよい。
【００９６】
また、上記実施形態では、ＢＰＳＧより成る層間絶縁膜を形成する場合を例に説明したが、層間絶縁膜はＢＰＳＧ膜に限定されるものではなく、ＢＳＧ（Ｂｏｒｏｎ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜又はＵＳＧ（Ｕｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜等、他の材料より成る層間絶縁膜を形成してもよい。
【００９７】
また、第３実施形態では、成膜室内の雰囲気を不活性雰囲気に置換した後に、成膜室内の雰囲気を排気したが、成膜室内の雰囲気を不活性雰囲気に置換しながら、成膜室内の雰囲気を排気してもよい。成膜室内の雰囲気を不活性雰囲気に置換しながら、成膜室内の雰囲気を排気する場合であっても、成膜室内の圧力が第２の圧力より低くなるまでに、成膜室内の雰囲気を不活性雰囲気に置換することが可能であるためであり、成膜室内の圧力が極端に低下し、しかも成膜室内の雰囲気が不安定な状態において層間絶縁膜が成長してしまうのを防止することが可能だからである。
【００９８】
また、上記実施形態では第１の圧力を６００Ｔｏｒｒとしたが、第１の圧力は６００Ｔｏｒｒに限定されるものではなく、ゲート電極等の間を層間絶縁膜により確実に埋め込むことができるように適宜設定すればよい。第１の圧力は、例えば、４００〜６００Ｔｏｒｒとすることができる。
【００９９】
また、上記実施形態では第２の圧力を２００Ｔｏｒｒとしたが、第２の圧力は２００Ｔｏｒｒに限定されるものではない。第２の圧力は、例えば、２００〜４００Ｔｏｒｒとすることができる。
【０１００】
また、上記実施形態では、ゲート電極が形成された半導体基板上に層間絶縁膜を形成する場合を例に説明したが、層間絶縁膜を形成する際に半導体基板上に存在しているものはゲート電極に限定されるものではない。本発明は、例えば配線等が形成された半導体基板上に層間絶縁膜を形成する場合にも、適用することができる。即ち、本発明は、パターニング等により表面に凹凸が形成された半導体基板上に層間絶縁膜を形成する場合に、広く適用することが可能である。
【０１０１】
また、上記実施形態では、半導体装置を製造する場合を例に説明したが、本発明は、半導体装置を製造する場合に限定されるものではなく、あらゆる装置を製造する際に広く適用することができる。
【０１０２】
また、上記実施形態では、層間絶縁膜を形成する場合を例に説明したが、層間絶縁膜を形成する場合に限定されるものではなく、絶縁膜を形成する場合に広く適用することができる。即ち、パターニング等により表面に凹凸が形成された基板上に絶縁膜を形成する場合に、広く適用することが可能である。
【０１０３】
また、上記実施形態では、半導体装置を製造する場合を例に説明したが、本発明は、半導体装置を製造する場合に限定されるものではなく、絶縁膜の形成方法に広く適用することができる。
【０１０４】
ここで、本発明の好ましい様態を付記すると、以下の通りである。
【０１０５】
（付記１） 成膜室内を第１の圧力に設定した状態で絶縁膜を成長する工程と、
前記成膜室内の圧力を前記第１の圧力より低い第２の圧力まで徐々に低下させる圧力調整工程と、
前記成膜室内の圧力を前記第２の圧力に設定した状態で前記絶縁膜を更に成長する工程と
を有することを特徴とする半導体装置の製造方法。
【０１０６】
（付記２） 付記１記載の半導体装置の製造方法において、
前記圧力調整工程では、前記成膜室内の雰囲気を不活性雰囲気に置換しながら、前記成膜室内の圧力を前記第１の圧力から前記第２の圧力まで徐々に低下させる
ことを特徴とする半導体装置の製造方法。
【０１０７】
（付記３） 付記１又は２記載の半導体装置の製造方法において、
前記圧力調整工程では、前記成膜室内の圧力を４０Ｔｏｒｒ／秒より小さい割合で徐々に低下させる
ことを特徴とする半導体装置の製造方法。
【０１０８】
（付記４） 付記３記載の半導体装置の製造方法において、
前記圧力調整工程では、前記成膜室内の圧力を５〜４０Ｔｏｒｒ／秒の割合で徐々に低下させる
ことを特徴とする半導体装置の製造方法。
【０１０９】
（付記５） 成膜室内を第１の圧力に設定した状態で絶縁膜を成長する工程と、
前記成膜室内の雰囲気を不活性雰囲気に置換しながら、前記成膜室内の圧力が徐々に低下するように、前記成膜室内の雰囲気を排気する工程と、
前記成膜室内の圧力を前記第１の圧力より低い第２の圧力に設定する圧力調整工程と、
前記成膜室内の圧力を第２の圧力に設定した状態で前記絶縁膜を更に成長する工程と
を有することを特徴とする半導体装置の製造方法。
【０１１０】
（付記６） 付記５記載の半導体装置の製造方法において、
前記成膜室内の雰囲気を排気する工程では、前記成膜室内の圧力が４０Ｔｏｒｒ／秒より小さい割合で徐々に低下するように、前記成膜室内の雰囲気を排気する
ことを特徴とする半導体装置の製造方法。
【０１１１】
（付記７） 付記６記載の半導体装置の製造方法において、
前記成膜室内の雰囲気を排気する工程では、前記成膜室内の圧力が５〜４０Ｔｏｒｒ／秒の割合で徐々に低下するように、前記成膜室内の雰囲気を排気する
ことを特徴とする半導体装置の製造方法。
【０１１２】
（付記８） 成膜室内を第１の圧力に設定した状態で絶縁膜を成長する工程と、
前記成膜室内の雰囲気を不活性雰囲気に置換する工程と、
前記成膜室内の雰囲気を排気する工程と、
前記成膜室内の圧力を前記第１の圧力より低い第２の圧力に設定する圧力調整工程と、
前記成膜室内の圧力を第２の圧力に設定した状態で前記絶縁膜を更に成長する工程と
を有することを特徴とする半導体装置の製造方法。
【０１１３】
（付記９） 成膜室内を第１の圧力に設定した状態で絶縁膜を成長する工程と、
前記成膜室内の雰囲気を不活性雰囲気に置換しながら、前記成膜室内の雰囲気を排気する工程と、
前記成膜室内の圧力を前記第１の圧力より低い第２の圧力に設定する圧力調整工程と、
前記成膜室内の圧力を第２の圧力に設定した状態で前記絶縁膜を更に成長する工程と
を有することを特徴とする半導体装置の製造方法。
【０１１４】
（付記１０） 付記５乃至９のいずれかに記載の半導体装置の製造方法において、
前記圧力調整工程では、前記成膜室内に不活性ガスを導入しながら、前記成膜室内の圧力を前記第２の圧力に設定する
ことを特徴とする半導体装置の製造方法。
【０１１５】
（付記１１） 付記１乃至１０のいずれかに記載の半導体装置の製造方法において、
前記絶縁膜を成長する工程の前に、半導体基板上にトランジスタのゲート電極を形成する工程を更に有し、
前記絶縁膜を成長する工程では、前記ゲート電極を覆うように前記絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。
【０１１６】
（付記１２） 付記１乃至１１のいずれかに記載の半導体装置の製造方法において、
前記絶縁膜を成長する工程の前に、半導体基板の上方に配線を形成する工程を更に有し、
前記絶縁膜を成長する工程では、前記配線を覆うように前記絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。
【０１１７】
（付記１３） 付記１乃至１２のいずれかに記載の半導体装置の製造方法において、
前記第１の圧力は、４００〜６００Ｔｏｒｒであり、
前記第２の圧力は、２００〜４００Ｔｏｒｒである
ことを特徴とする半導体装置の製造方法。
【０１１８】
（付記１４） 付記１乃至１３のいずれかに記載の半導体装置の製造方法において、
前記絶縁膜を成長する工程では、熱化学気相堆積法により前記絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。
【０１１９】
（付記１５） 付記１乃至１４のいずれかに記載の半導体装置の製造方法において、
前記絶縁膜は、ＢＰＳＧ膜、ＢＳＧ膜、ＰＳＧ膜又はＵＳＧ膜である
ことを特徴とする半導体装置の製造方法。
【０１２０】
（付記１６） 付記１乃至１５のいずれかに記載の半導体装置の製造方法において、
前記絶縁膜を更に成長する工程の後に、前記絶縁膜の表面を研磨する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０１２１】
【発明の効果】
以上の通り、本発明では、成膜室内の圧力を常圧より若干低い第１の圧力に設定した状態で絶縁膜を成長させ、成膜室内の圧力を第１の圧力より低い第２の圧力に設定した状態で絶縁膜を更に成長させ、しかも、成膜室内の圧力が極端に低く成膜室内の雰囲気が不安定な状態においては絶縁膜を成長させない。従って、本発明によれば、リフロープロセスを行うことなく、十分に平坦な絶縁膜を有する半導体装置を製造することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図３】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図５】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図６】成膜装置を示す概略図である。
【図７】成膜室内の圧力を示すタイムチャート（その１）である。
【図８】成膜室内の圧力の測定結果を示すタイムチャートである。
【図９】層間絶縁膜の膜厚の面内分布を示す平面図（その１）である。
【図１０】層間絶縁膜の膜厚の最大値と最小値との差を示すグラフ（その１）である。
【図１１】成膜室内の圧力を示すタイムチャート（その２）である。
【図１２】成膜室内の圧力を示すタイムチャート（その３）である。
【図１３】層間絶縁膜の膜厚の面内分布を示す平面図（その２）である。
【図１４】層間絶縁膜の膜厚の最大値と最小値との差を示すグラフ（その２）である。
【図１５】成膜室内の圧力の測定結果を示すタイムチャート（その２）である。
【符号の説明】
１０…半導体基板
１２…シリコン酸化膜、トンネル絶縁膜
１４…ポリシリコン膜、フローティングゲート電極
１６…シリコン酸化膜、誘電体膜
１８…ポリシリコン膜、コントロールゲート電極
２０…積層膜
２２…ゲート電極
２４…ポケット領域
２６ａ…ソース拡散層
２６ｂ…ドレイン拡散層
３０…コンタクト層
３１…金属シリサイド層
３２、３２ａ、３２ｂ…層間絶縁膜
３４…キャップ膜
３６…反射防止膜
３８…コンタクトホール
４０…導体プラグ
４２…配線
４４…層間絶縁膜
１００…成膜装置
１０２…成膜室
１０４…圧力計
１０６…サセプタ
１０８…原料供給管
１１０…シャワープレート
１１２…ランプヒータ
１１４…排気管
１１６…スロットルバルブ

Claims (10)

  1. 成膜室内を第１の圧力に設定した状態で絶縁膜を成長する工程と、
    前記成膜室内の圧力を前記第１の圧力より低い第２の圧力まで徐々に低下させる圧力調整工程と、
    前記成膜室内の圧力を前記第２の圧力に設定した状態で前記絶縁膜を更に成長する工程と
    を有することを特徴とする半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記圧力調整工程では、前記成膜室内の雰囲気を不活性雰囲気に置換しながら、前記成膜室内の圧力を前記第１の圧力から前記第２の圧力まで徐々に低下させる
    ことを特徴とする半導体装置の製造方法。
  3. 請求項１又は２記載の半導体装置の製造方法において、
    前記圧力調整工程では、前記成膜室内の圧力を４０Ｔｏｒｒ／秒より小さい割合で徐々に低下させる
    ことを特徴とする半導体装置の製造方法。
  4. 請求項３記載の半導体装置の製造方法において、
    前記圧力調整工程では、前記成膜室内の圧力を５〜４０Ｔｏｒｒ／秒の割合で徐々に低下させる
    ことを特徴とする半導体装置の製造方法。
  5. 成膜室内を第１の圧力に設定した状態で絶縁膜を成長する工程と、
    前記成膜室内の雰囲気を不活性雰囲気に置換しながら、前記成膜室内の圧力が徐々に低下するように、前記成膜室内の雰囲気を排気する工程と、
    前記成膜室内の圧力を前記第１の圧力より低い第２の圧力に設定する圧力調整工程と、
    前記成膜室内の圧力を第２の圧力に設定した状態で前記絶縁膜を更に成長する工程と
    を有することを特徴とする半導体装置の製造方法。
  6. 請求項５記載の半導体装置の製造方法において、
    前記成膜室内の雰囲気を排気する工程では、前記成膜室内の圧力が４０Ｔｏｒｒ／秒より小さい割合で徐々に低下するように、前記成膜室内の雰囲気を排気する
    ことを特徴とする半導体装置の製造方法。
  7. 請求項６記載の半導体装置の製造方法において、
    前記成膜室内の雰囲気を排気する工程では、前記成膜室内の圧力が５〜４０Ｔｏｒｒ／秒の割合で徐々に低下するように、前記成膜室内の雰囲気を排気する
    ことを特徴とする半導体装置の製造方法。
  8. 成膜室内を第１の圧力に設定した状態で絶縁膜を成長する工程と、
    前記成膜室内の雰囲気を不活性雰囲気に置換する工程と、
    前記成膜室内の雰囲気を排気する工程と、
    前記成膜室内の圧力を前記第１の圧力より低い第２の圧力に設定する圧力調整工程と、
    前記成膜室内の圧力を第２の圧力に設定した状態で前記絶縁膜を更に成長する工程と
    を有することを特徴とする半導体装置の製造方法。
  9. 成膜室内を第１の圧力に設定した状態で絶縁膜を成長する工程と、
    前記成膜室内の雰囲気を不活性雰囲気に置換しながら、前記成膜室内の雰囲気を排気する工程と、
    前記成膜室内の圧力を前記第１の圧力より低い第２の圧力に設定する圧力調整工程と、
    前記成膜室内の圧力を第２の圧力に設定した状態で前記絶縁膜を更に成長する工程と
    を有することを特徴とする半導体装置の製造方法。
  10. 請求項５乃至９のいずれか１項に記載の半導体装置の製造方法において、
    前記圧力調整工程では、前記成膜室内に不活性ガスを導入しながら、前記成膜室内の圧力を前記第２の圧力に設定する
    ことを特徴とする半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008135669A (ja) * 2006-11-29 2008-06-12 Fujitsu Ltd 半導体装置及びその製造方法
JP2011517841A (ja) * 2007-06-29 2011-06-16 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 狭間隔のラインを含む構造の上に信頼性の高い層間絶縁材料を形成するための技術

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4154471B2 (ja) * 2002-11-15 2008-09-24 富士通株式会社 半導体装置の製造方法
KR20090057730A (ko) * 2007-12-03 2009-06-08 주식회사 동부하이텍 반도체 소자의 층간 절연막 형성 방법
JP6017396B2 (ja) * 2012-12-18 2016-11-02 東京エレクトロン株式会社 薄膜形成方法および薄膜形成装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3395115B2 (ja) 1992-10-29 2003-04-07 株式会社日立製作所 半導体装置の製造方法
JPH07111253A (ja) 1993-08-20 1995-04-25 Hitachi Ltd シリサイド形成方法および半導体装置の製造方法
US6009827A (en) * 1995-12-06 2000-01-04 Applied Materials, Inc. Apparatus for creating strong interface between in-situ SACVD and PECVD silicon oxide films
US6149974A (en) * 1997-05-05 2000-11-21 Applied Materials, Inc. Method for elimination of TEOS/ozone silicon oxide surface sensitivity
US6384466B1 (en) * 1998-08-27 2002-05-07 Micron Technology, Inc. Multi-layer dielectric and method of forming same
JP3750526B2 (ja) * 1999-03-16 2006-03-01 信越半導体株式会社 シリコンウエーハの製造方法及びシリコンウエーハ
KR100363839B1 (ko) 1999-12-24 2002-12-06 주식회사 하이닉스반도체 반도체 소자의 층간 절연막 형성 방법
JP2001338976A (ja) 2000-05-26 2001-12-07 Fujitsu Ltd 半導体装置の製造方法
JP4154471B2 (ja) * 2002-11-15 2008-09-24 富士通株式会社 半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008135669A (ja) * 2006-11-29 2008-06-12 Fujitsu Ltd 半導体装置及びその製造方法
JP2011517841A (ja) * 2007-06-29 2011-06-16 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 狭間隔のラインを含む構造の上に信頼性の高い層間絶縁材料を形成するための技術

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