JP2004158820A

JP2004158820A - 不良解析システム、不良解析方法、不良解析プログラム、及び半導体装置の製造方法

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Publication number: JP2004158820A
Application number: JP2003164210A
Authority: JP
Inventors: Hiroshi Matsushita; 宏松下
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2002-09-09
Filing date: 2003-06-09
Publication date: 2004-06-03

Abstract

【課題】製造プロセス又は製造装置に起因した不良の検出を可能とし、不良の原因となったプロセスを特定する。
【解決手段】不良解析システムは、チップ領域内に配置された複数の回路ブロックの配置情報と回路ブロックの不良情報に基づいて、回路ブロックのチップ領域内不良座標を算出するチップ領域内不良座標算出部４１、チップ領域内不良座標とウェーハ面内のチップ領域配置を示す露光位置情報に基づいて、ウェーハ内不良座標を算出するウェーハ内不良座標算出部４２、ウェーハ内不良座標をウェーハ面上の物理座標に従ってマッピング表示するマッピング表示処理部４３とを備える。
【選択図】図３

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造プロセスにおける歩留まり低下の原因を解析する不良解析システム、不良解析方法、不良解析プログラム、これらを用いた半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＬＳＩの歩留まりを向上させるためには、歩留まりロスを分析し、その原因となっている製造プロセス、製造装置あるいは設計条件を早期に解明し、改善することが重要である。近年の半導体装置の微細化の進展により、様々なプロセス起因の不良が顕在化している。不良改善の方策として、メモリ製品において取得されるウェーハ工程終了直後のテスター情報をマッピング表示したフェイルビットマップ（ＦＢＭ：ＦａｉｌＢｉｔＭａｐ）やインラインの欠陥マップを解析することが重要である。ウェーハ面内の不良分布は、ランダムな不良分布とクラスタリングした不良分布に分けられる。クラスタリングした不良分布は、製造プロセスや製造装置等に起因するシステマティックな要因があると考えられ、歩留まり低下の大きな原因である。したがって、不良分布からクラスタリング不良を抽出することが不良原因解明の第１段階であり、その手法が提案されている（例えば、非特許文献１参照。）。製造プロセスや製造装置等に起因する不良は、そのプロセスや製造装置固有の不良パターンをウェーハ面上に生じさせる。したがって、クラスタリング不良のパターン分析が不良発生原因解明の糸口であると見なせる。そこで、不良原因解明の第２段階として、こうしたウェーハ面上の不良パターンの解析が行われるようになった。メモリ製品のフェイルビットマップのミクロな分類（ビット不良、ロウ不良、カラム不良等）からその物理的原因（配線のオープン、ショート、それが起こっているレイヤー等）が推定できる。また、フェイルビットマップのウェーハ面上のマクロな分布を分類することで、不良原因特定が試みられている。また、フェイルビットマップ上の不良ビット間距離の確率分布関数波形により７種類のモード分類が行えることが報告されている（例えば、非特許文献２参照。）。また、フェイルビットマップのマクロな分類（ウェーハ面内位置分布）とミクロな分類とを組み合わせて５５種類の不良モード分類を行うことが報告されている（例えば、非特許文献３参照。）。さらに、フェイルビットマップを画像として計算機内に取り込み、ニューラルネットワークによるパターン分類も試みられている（例えば、非特許文献３参照。）。また更に、メモリ製品において微小な分割単位毎に不良ビット数をカウントするフェイルビットカウント（ＦＢＣ：ＦａｉｌＢｉｔＣｏｕｎｔ）データ方式が提案されている。このように、メモリ製品において取得されるフェイルビットマップやフェイルビットカウントは、不良パターンの分類において非常に有用な情報を提供する。
【０００３】
【非特許文献１】
ミツタケ（Ｋ．Ｍｉｔｓｕｔａｋｅ），ウシク（Ｙ．Ｕｓｈｉｋｕ），アラカワ（Ｙ．Ａｒａｋａｗａ），イシブミ（Ｔ．Ｉｓｈｉｂｕｍｉ），及びイトウ（Ｏ．Ｉｔｏ），「システマティック不良要因の新しい抽出方法（Ｎｅｗｍｅｔｈｏｄｏｆｅｘｔｒａｃｔｉｏｎｏｆｓｙｓｔｅｍａｔｉｃｆａｉｌｕｒｅｃｏｍｐｏｎｅｎｔ）」，第１０回半導体製造方法シンポジウム国際論文集（Ｐｒｏｃ．１０ｔｈＩｎｔ．Ｓｙｍｐ．ＳｅｍｉｃｏｎｄｕｃｔｏｒＭａｎｕｆａｃｔｕｒｉｎｇ），２００１年，ｐ．２４７−２５０
【０００４】
【非特許文献２】
スギモト（Ｍ．Ｓｕｇｉｍｏｔｏ），及びタナカ（Ｍ．Ｔａｎａｋａ），「ＬＳＩ歩留り向上のための不良分布の特徴化アルゴリズム（ＣｈａｒａｃｔｅｒｉｚａｔｉｏｎａｌｇｏｒｉｔｈｍｏｆｆａｉｌｕｒｅｄｉｓｔｒｉｂｕｔｉｏｎｆｏｒＬＳＩｙｉｅｌｄｉｍｐｒｏｖｅｍｅｎｔ）」，第８回半導体の製造方法国際シンポジウム論文集（Ｐｒｏｃ．８ｔｈＩｎｔ．Ｓｙｍｐ．ＳｅｍｉｃｏｎｄｕｃｔｏｒＭａｎｕｆａｃｔｕｒｉｎｇ），２００１年，ｐｐ．２７５−２７８
【０００５】
【非特許文献３】
ナカマエ（Ｋ．Ｎａｋａｍａｅ），イトウ（Ａ．Ｉｔｏｈ），及びフジオカ（Ｈ．Ｆｕｊｉｏｋａ），「メモリーフェイルビットマップの不良パターン分類及び解析システム（Ｆａｉｌｐａｔｔｅｒｎｃｌａｓｓｉｆｉｃａｔｉｏｎａｎｄａｎａｌｙｓｉｓｓｙｓｔｅｍｏｆｍｅｍｏｒｙｆａｉｌｂｉｔｍａｐｓ）」，第４回マイクロシステムズのモデリングとシミュレーション国際会議論文集（Ｐｒｏｃ．４ｔｈＩｎｔ．Ｃｏｎｆ．ＭｏｄｅｌｉｎｇａｎｄＳｉｍｕｌａｔｉｏｎｏｆＭｉｃｒｏｓｙｓｔｅｍｓ），２００１年，ｐｐ．５９８−６０１
【０００６】
【発明が解決しようとする課題】
近年、マイクロプロセッシングユニット、ロジック回路、アナログ回路、およびメモリブロック等を混載するシステムＬＳＩが半導体集積回路においてその生産規模が拡大されつつある。このようなシステムＬＳＩに混載されるメモリブロックにおいては、汎用メモリ製品に比べ小規模で、かつチップ領域内に複数に分かれて存在する場合が多い。その場合、複数に分割されたフェイルビットマップの確認による不良パターンの認識は非常に困難である。また、フェイルビットマップの取得にはテスターの占有時間が長くなり、全生産ウェーハで取得することは困難であり、フェイルビットマップの取得ウェーハ数を増やせば、工場の生産性が低下するという問題があった。また、さらに従来の不良自動分類システムにおいては、システムにとって未知の不良モードは分類できないという問題があった。
【０００７】
そこで、本発明は上記問題に鑑みてなされたもので、マイクロプロセッシングユニット、ロジック回路、アナログ回路、およびメモリブロック等を混載するシステムＬＳＩを対象として、チップ領域内に分散する複数の回路ブロックの不良情報を空間的不良位置情報として用いることにより、チップ領域のサイズ以下の空間分解能を持つ不良位置情報を工場の生産性を低下させることなく大量の生産ウェーハにおいて取得することが可能な不良解析システム、不良解析方法、不良解析プログラム、及び半導体装置の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１の態様は、（イ）チップ領域内に配置された複数の回路ブロックの配置情報と複数の回路ブロックの不良情報に基づいて、複数の回路ブロックのチップ領域内不良座標を算出するチップ領域内不良座標算出部と、（ロ）チップ領域内不良座標とウェーハ面内のチップ領域配置を示す位置情報に基づいて、ウェーハ内不良座標を算出するウェーハ内不良座標算出部と、（ハ）ウェーハ内不良座標をウェーハ面上の物理座標に従ってマッピング表示するマッピング表示処理部とを備える不良解析システムであることを要旨とする。
【０００９】
本発明の第２の態様は、（イ）チップ領域内に配置された複数の回路ブロックの配置情報、ウェーハ面内のチップ領域配置を示す位置情報、及び複数の回路ブロックの不良情報を入力するステップと、（ロ）配置情報と不良情報に基づいて、複数の回路ブロックのチップ領域内不良座標を算出するステップと、（ハ）位置情報とチップ領域内不良座標に基づいて、ウェーハ内不良座標を算出するステップと、（ニ）ウェーハ内不良座標をウェーハ面上の物理座標に従ってマッピング表示するステップとを有する不良解析方法であることを要旨とする。
【００１０】
本発明の第３の態様は、（イ）チップ領域内に配置された複数の回路ブロックの配置情報、ウェーハ面内のチップ領域配置を示す位置情報、及び複数の回路ブロックの不良情報を入力する命令と、（ロ）配置情報と不良情報に基づいて、複数の回路ブロックのチップ領域内不良座標を算出する命令と、（ハ）位置情報とチップ領域内不良座標に基づいて、ウェーハ内不良座標を算出する命令と、（ニ）ウェーハ内不良座標をウェーハ面上の物理座標に従ってマッピング表示する命令とをコンピュータに実行させるための不良解析プログラムであることを要旨とする。
【００１１】
本発明の第４の態様は、（イ）複数の製造プロセスを順に実行することにより、複数の回路ブロックが配置されたチップ領域をウェーハ上に複数個配置する工程と、（ロ）複数の回路ブロックの特性をそれぞれ測定して不良情報を取得する工程と、（ハ）チップ領域に配置された複数の回路ブロックの配置情報を用いて、不良情報をウェーハ面上の物理座標に従ってマッピング表示し、マッピング表示の結果をもとに不良を検出する工程と、（ニ）不良の発生原因となった複数の製造プロセス中の特定の製造プロセスの条件を修正又はその製造プロセスに用いられる製造装置を修理もしくは改造する工程とからなる半導体装置の製造方法であることを要旨とする。
【００１２】
【発明の実施の形態】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分は同一又は類似の符号を付している。ただし、図面は模式的なものであり、チップ領域の寸法と半導体ウェーハの寸法との関係等の各寸法の比率等は現実のものとは異なることに留意すべきである。従って、具体的な寸法等は以下の説明を参酌して判断すべきものである。また図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１３】
（第１の実施の形態）
本発明の第１の実施の形態に係る不良解析システムは、複数のメモリブロックを混載するシステムＬＳＩにおいて、ウェーハ面上の不良モードを簡便に認識することを可能とする。
【００１４】
図１は、本発明の実施の形態において対象となるシステムＬＳＩのチップ（チップ領域）１内に配置された複数のメモリブロックのレイアウト構造の一例である。通常、システムＬＳＩにおいてはマイクロプロセッシングユニット、ロジック回路等がチップレイアウトの大部分を占めているが、この例では、図１に示すように、小容量（数ｋバイト）のＳＲＡＭブロック（以下、回路ブロックという）２ａ，２ｂ，・・・，２ｉが９箇所に分散して存在している場合を示している。図２は、ＳＲＡＭのウェーハ工程終了後、ウェーハ３上の各回路ブロック２ａ，２ｂ，・・・，２ｉについて電気的特性をテストした結果得られたフェイルビットマップ７ａ，７ｂ，・・・，７ｉを模式的に示した図である。図２においては１３個のチップ領域１がウェーハ３上に配置された場合として模式的に示しているが、ウェーハ３上に配置されるチップ領域１の数は、チップ領域１の面積とウェーハ３の面積との関係で決められる。一般にはチップ領域１は一辺が１０ｍｍ〜２０ｍｍであり、ウェーハ３は直径２００ｍｍ〜３００ｍｍφ等のサイズが用いられる。図１に示す各回路ブロック２ａ，２ｂ，・・・，２ｉに対応して、９枚のフェイルビットマップ７ａ，７ｂ，・・・，７ｉが得られる。図２において、黒点が打たれている箇所が不良ビット４を表している。図２に示すように、この模式的に示したフェイルビットマップ７ａ，７ｂ，・・・，７ｉからは不良ビット４がランダムに分布している様子しか読み取ることができない。そこで、本発明の第１の実施の形態においては、チップ領域内に配置された複数の回路ブロックの配置情報を用いて、各回路ブロックのフェイルビットマップをウェーハ面上の物理座標に従ってマッピング表示する。
【００１５】
第１の実施の形態に係る不良解析システムは、図３に示すように、回路配置情報記憶装置１２、露光位置情報記憶装置１３、ウェーハＩＤ情報記憶装置１４、不良情報記憶装置１５、チップ領域内不良座標記憶装置１６、ウェーハ内不良座標記憶装置１７、マッピング表示情報記憶装置１８、中央処理制御装置（ＣＰＵ）１００からなる。更に、ＣＰＵ１００には、入力装置３１、出力装置３２、プログラム記憶装置３３、データ記憶装置３４が接続されている。更に、ＣＰＵ１００は、チップ領域内不良座標算出部４１、ウェーハ内不良座標算出部４２、マッピング表示処理部４３を備えている。
【００１６】
入力装置３１は、キーボード、マウス等の機器を指す。入力装置３１から入力操作が行われると対応するキー情報がＣＰＵ１００に伝達される。出力装置３２は、モニタなどの画面を指し、液晶表示装置（ＬＣＤ）、発光ダイオード（ＬＥＤ）パネル、エレクトロルミネッサンス（ＥＬ）パネル等が使用可能である。この出力装置３２は、ＣＰＵ１００のマッピング表示処理部４３により制御され、マッピング表示結果などを表示する。プログラム記憶装置３３は、チップ領域内不良座標の計算、ウェーハ内不良座標の計算、マッピング表示情報の表示などをＣＰＵ１００に実行させるためのプログラムを保存している。データ記憶装置３４は、ＣＰＵ１００における演算において、計算途中や解析途中のデータを一時的に保存する。
【００１７】
回路配置情報記憶装置１２は、チップ領域内に配置された複数の回路ブロックの配置情報を格納している。露光位置情報記憶装置１３は、ウェーハ面内のチップ領域配置位置を示す露光位置情報を格納している。ウェーハＩＤ情報記憶装置１４は、ウェーハを識別するためのＩＤ番号等のウェーハＩＤ情報を格納している。不良情報記憶装置１５は、フェイルビットマップ又はパス／フェイルマップ等の不良情報を格納している。具体的には、ウェーハ工程終了後にウェーハ上の各回路ブロックについて電気的特性をテストした結果得られるフェイルビットマップや、アセンブル工程前にウェーハ形状の状態で電気的特性をテストした結果得られるパス／フェイルマップ等を不良情報として格納している。
【００１８】
チップ領域内不良座標算出部４１は、不良情報記憶装置１５と回路配置情報記憶装置１２のデータに基づいて、チップ領域内の各不良ビットの座標（以下、不良座標という）を算出する。この算出手順は、プログラム記憶装置３３から読み出されたプログラムに従って行われる。算出途中に用いられる計算結果などはデータ記憶装置３４に一時的に保存され、算出されたチップ領域内不良座標はチップ領域内不良座標記憶装置１６に保存される。
【００１９】
ウェーハ内不良座標算出部４２は、チップ領域内不良座標記憶装置１６と露光位置情報記憶装置１３のデータに基づいて、ウェーハ内不良座標を算出する。この算出手順は、プログラム記憶装置３３から読み出されたプログラムに従って行われる。算出途中に用いられる計算結果などはデータ記憶装置３４に一時的に保存され、算出されたウェーハ内不良座標はウェーハ内不良座標記憶装置１７に保存される。また、ウェーハ内不良座標算出部４２は、チップ領域内のすべての回路ブロックについて不良座標を算出したかどうかを判断する。不良座標を算出していないチップ領域内の回路ブロックがある場合は、チップ領域内不良座標算出部４１にその情報を伝達する。
【００２０】
マッピング表示処理部４３は、ウェーハ内不良座標記憶装置１７のデータに基づいて、ウェーハ内不良座標をウェーハ面上の物理座標に従ってマッピング表示する。このマッピング手順は、プログラム記憶装置３３から読み出されたプログラムに従って行われる。マッピング表示の結果はマッピング表示情報記憶装置１８に保存される。マッピング表示処理部４３は、すべての対象となるウェーハについてマッピング表示したかどうかを判断する。マッピング表示していないウェーハがある場合には、チップ領域内不良座標算出部４１にその情報を伝達する。
【００２１】
また、マッピング表示の結果はマッピング表示処理部４３により、出力装置３２の画面で確認することも可能である。
【００２２】
次に、本発明の第１の実施の形態に係る不良解析方法について、図４を参照して説明する。ここでは、不良情報としてフェイルビットマップを用いる場合について説明する。
【００２３】
（イ）まず、ステップＳ１０１において、回路配置情報記憶装置１２からチップ領域内に配置された複数の回路ブロックの配置情報を入力する。続いて、ステップＳ１０２で、露光位置情報記憶装置１３からウェーハ面内のチップ領域配置を示す露光位置情報を入力する。そして、ステップＳ１０３で、ウェーハＩＤ情報記憶装置１４からウェーハを識別するためのＩＤ番号等のウェーハＩＤ情報を入力する。次に、ステップＳ１０４において、不良情報記憶装置１５からフェイルビットマップの不良情報を入力する。具体的には、図２に示すようなフェイルビットマップ７ａ，７ｂ，・・・，７ｉを入力する。
【００２４】
（ロ）ステップＳ１０５において、チップ領域内不良座標算出部４１は、ステップＳ１０１で入力した配置情報とステップＳ１０４で入力した不良情報に基づいて、チップ領域内不良座標を算出する。この算出結果はチップ領域内不良座標記憶装置１６に保存される。
【００２５】
（ハ）ステップＳ１０６において、ウェーハ内不良座標算出部４２は、ステップＳ１０２で入力した露光位置情報とステップＳ１０５で算出したチップ領域内不良座標に基づいて、ウェーハ内不良座標を算出する。この算出結果はウェーハ内不良座標記憶装置１７に保存される。
【００２６】
（ニ）次に、ステップＳ１０７において、ウェーハ内不良座標算出部４２は、チップ領域内のすべての回路ブロックについて不良座標を算出したかどうかを判定する。チップ領域内のすべての回路ブロックについて不良座標を算出していない場合には、ステップＳ１０５に戻る。チップ領域内のすべての回路ブロックについて不良座標を算出した場合には、ステップ１０８に進む。
【００２７】
（ホ）ステップＳ１０８において、マッピング表示処理部４３は、Ｓ１０６で算出されたウェーハ内不良座標を、ウェーハ面上の物理座標に従って図５に示すようにマッピング表示する。図５においては、不良ビット４が線状に並び、ウェーハ面上にスクラッチが発生していることがわかる。
【００２８】
（ヘ）ステップＳ１０９において、マッピング表示処理部４３は、Ｓ１０８で得られたマッピング表示結果に、ステップＳ１０３で入力したウェーハＩＤ情報を付加する。このウェーハＩＤ情報を付加したマッピング表示結果は、マッピング表示情報記憶装置１８に保存される。
【００２９】
（ト）ステップＳ１１０において、マッピング表示処理部４３は、すべての対象ウェーハについてＳ１０５〜Ｓ１０８の処理を行ったかどうかを判定する。すべての対象ウェーハについて処理を行っていない場合には、ステップＳ１０３で入力したウェーハＩＤ情報のうち未処理のウェーハが残っているのでステップＳ１０３に戻る。すべての対象ウェーハについて処理を行った場合には、処理を終了する。
【００３０】
このように、チップ領域内に配置された複数の回路ブロックの配置情報を用いてフェイルビットマップをウェーハ面上の物理座標に従ってマッピング表示することにより、より詳細な不良ビットの位置情報や不良パターンを判別することが可能となる。
【００３１】
次に、本発明の第１の実施の形態に係る不良解析方法において、不良情報としてパス／フェイルマップを用いる場合について説明する
通常、フェイルビットマップの取得はテスターの占有時間が長いため、生産ウェーハの一部しかフェイルビットマップが取得されない場合が多い。しかし、不良のウェーハ面内分布には、問題となる製造プロセスや製造装置固有のパターンが現れていると考えられ、不良原因特定の重要な手がかりを与える。不良原因解析の観点では、なるべく多くのフェイルビットマップを取得することが望ましいが、テスト時間の増大による工場の生産性低下は避けなければならない。フェイルビットマップが取得されなくても、アセンブル工程の前にウェーハ形状の状態でテストが行われ、そのパス／フェイル判定結果、すなわちパス／フェイルマップの情報が残されている場合がある。このテストは全ウェーハについて行われるためフェイルビットマップに比べて豊富な不良情報となっている。
【００３２】
図６は、アセンブル工程の前にウェーハ形状の状態で電気的特性をテストした結果得られたパス／フェイルマップ８ａ，８ｂ，・・・，８ｉを模式的に示した図である。ここでは、図１に示すチップ領域１内の９個の回路ブロック２ａ，２ｂ，・・・，２ｉのパス／フェイルマップが全ウェーハについて取得されているものとする。図１に示す９個の回路ブロック２ａ，２ｂ，・・・，２ｉに対応して、各回路ブロック毎に９枚のパス／フェイルマップ８ａ，８ｂ，・・・，８ｉが得られる。図６において、黒く塗りつぶされている箇所が不良回路ブロック５を表わしている。図６に示すように、この９枚のパス／フェイルマップ８ａ，８ｂ，・・・，８ｉからはウェーハ面上の特徴的な不良パターンを認識することは困難である。そこで、上述した第１の実施の形態に係る不良解析方法をフェイルビットマップについて適用したのと同様に、チップ領域内に配置された複数の回路ブロックの配置情報を用いて、各回路ブロックのパス／フェイルマップをウェーハ面上の物理座標に従ってマッピング表示する。
【００３３】
図７は、各回路ブロック２ａ，２ｂ，・・・，２ｉのチップ領域内における配置情報を用いて、回路ブロック２ａ，２ｂ，・・・，２ｉのウェーハ面上における物理座標を求め、この物理座標に従ってパス／フェイルマップ８ａ，８ｂ，・・・，８ｉをマッピング表示した結果である。図７に示すように、不良回路ブロック単位でマッピング表示をしているため、図５に示す不良ビット単位でのマッピング表示結果と同等の分解能でウェーハ３面上のスクラッチを明確に認識することが可能となる。
【００３４】
システムＬＳＩでは小容量ながら複数のメモリ部がチップ領域内に分散して存在している場合が多い。このような場合、各メモリのパス／フェイルマップをウェーハ面上の物理座標に従ってマッピング表示することにより、チップ領域のサイズ以下の空間分解能を持つ不良パターン情報を得ることが可能となる。
【００３５】
以上述べたように、本発明の第１の実施の形態によれば、システムＬＳＩにおける不良パターン情報を高い空間分解能で、かつ工場の生産性を低下させることなく取得することが可能となる。
【００３６】
次に、上述した第１の実施の形態に係る不良解析方法において、チップ領域内に配置された複数の回路ブロックの配置情報に沿って、図８に示すパス／フェイルマップをウェーハ３面上の物理座標に従ってマッピング表示した結果を図１０に示す。図１０では、ウェーハの外周に不良回路ブロック５が集中しているが、その形状が細い円弧状になっていることがわかる（以下、図１０のような分布の不良を「円弧状外周不良」という）。この円弧状外周不良は、図９に示すチップ領域単位でのパス／フェイルマップでは分解能が低いため判別できない不良モードである。図９において、黒く塗りつぶされている箇所がウェーハ３の不良チップ領域６を表わしている。この不良モードはフェイルビットマップを用いることでも十分判別できるものであるが、テスト時間がかかる等の問題により、通常このウェーハのフェイルビットマップは取得されない。これに対し、上述した第１の実施の形態に係る不良解析方法においては、不良情報としてパス／フェイルマップを用いたマッピング表示方法によってこうした不良モードを認識することが可能である。
【００３７】
ウェーハの外周付近に不良が集中する原因としては様々な要因が考えられる。例えば、膜厚がウェーハ外周において不均一な分布を有する場合や、ウェーハの外周へダストが付着しやすい場合などの要因が考えられる。各々の不良原因によって、ウェーハ工程終了後のテストで判明する不良のウェーハ面内分布には、それぞれ異なる不良パターンが生じる。その意味で不良パターンの分類が不良原因解明にとって重要である。図１０で判明した円弧状外周不良は、その不良の分布状態が幾何学的対称性を有することから、膜厚の不均一性や、ダストの付着によって生じるものではないことは明らかである。原因を解明するには、同様な円弧状の不良パターンが生じているウェーハを抽出し、その共通要因を見つけることが必要である。フェイルビットマップは取得ウェーハが限られているため、サンプリング等の問題により発生頻度が低い不良モードは検出できない問題がある。
【００３８】
しかし、第１の実施の形態に係る不良解析システムのパス／フェイルマップのマッピング表示方法によれば、全ウェーハでデータの表示が可能なので、すべての不良モードが検出可能である。不良パターンの検出には、オペレータによるマップの目視による方法がある。しかし、全生産ウェーハを人間がチェックすることは不可能であり、また定量性や判断ミスの問題もある。
【００３９】
（第２の実施の形態）
本発明の第２の実施の形態に係る不良解析システムは、第１の実施の形態に係る不良解析システムにおけるパス／フェイルマップのマッピング表示結果を入力として、特徴量を計算し、システムＬＳＩにおける不良パターンの自動検出および自動分類を可能とする。
【００４０】
図８は、ＳＲＡＭのウェーハ工程終了後にチップ領域内の９個の各回路ブロックについて電気的特性をテストした結果得られたパス／フェイルマップ９ａ，９ｂ，・・・，９ｉである。図８に示すように、各回路ブロックについてウェーハの外周付近のチップに不良回路ブロック５が多い傾向が見られる。図９は、この回路ブロックすべてについてのチップ領域単位でのパス／フェイルマップである。図９に示すように、やはりウェーハの外周付近に不良チップ領域６が多い傾向があることがわかる。
【００４１】
第２の実施の形態に係る不良解析システムは、図１１に示すように、回路配置情報記憶装置１２、露光位置情報記憶装置１３、ウェーハＩＤ情報記憶装置１４、不良情報記憶装置１５、チップ領域内不良座標記憶装置１６、ウェーハ内不良座標記憶装置１７、マッピング表示情報記憶装置１８、特徴量閾値情報記憶装置１９、特徴量情報記憶装置２０、中央処理制御装置（ＣＰＵ）１００からなる。更に、ＣＰＵ１００には、入力装置３１、出力装置３２、プログラム記憶装置３３、データ記憶装置３４が接続されている。ＣＰＵ１００は、チップ領域内不良座標算出部４１、ウェーハ内不良座標算出部４２、マッピング表示処理部４３、特徴量算出部４４、特徴量比較部４５を備えている。図３の第１の実施の形態に係る不良解析システムと比較すれば、ＣＰＵ１００は、第１の実施の形態に係る不良解析システムのＣＰＵ１００が備える構成の他に、特徴量算出部４４、特徴量比較部４５を備えていることとなる。チップ領域内不良座標算出部４１、ウェーハ内不良座標算出部４２、マッピング表示処理部４３については、第１の実施の形態で説明したのでここでは省略する。
【００４２】
特徴量算出部４４は、パス／フェイルマップをマッピング表示した結果を用いて、円弧状外周不良の特徴量を算出する。具体的な特徴量の算出方法については後述する。なお、特徴量算出部４４は、円弧状外周不良以外の各種不良モードの特徴量についても同様に計算することが可能である。特徴量比較部４５は、算出された特徴量と特徴量閾値情報記憶装置１９の特徴量閾値情報とを比較し、円弧状外周不良の有無の判定を行うことができる。「特徴量閾値情報」とは、不良モード、例えば円弧状外周不良に対する特徴量の閾値情報である。円弧状外周不良の有無の判定結果は、算出された特徴量と共に特徴量情報記憶装置２０に保存される。
【００４３】
次に、本発明の第２の実施の形態に係る不良解析方法について、図１２を参照して説明する。ここでは、上述した第１の実施の形態に係る不良解析方法において、不良情報としてパス／フェイルマップを用いて、ステップＳ１０１〜Ｓ１１０までの処理によりマッピング表示結果が取得されているものとする。
【００４４】
（イ）まず、ステップＳ２０１において、特徴量閾値情報記憶装置１９から特徴量閾値情報を入力する。続いて、ステップＳ２０２で、マッピング表示処理部４３からパス／フェイルマップのマッピング表示結果を入力する。
【００４５】
（ロ）ステップＳ２０３において、特徴量算出部４４は、パス／フェイルマップのマッピング表示結果を用いて円弧状外周不良の特徴量を算出する。具体的な特徴量の算出方法については後述する。
【００４６】
（ハ）ステップＳ２０４において、特徴量比較部４５は、ステップＳ２０３で算出された特徴量を特徴量閾値情報記憶装置１９の特徴量閾値情報と比較して、円弧状外周不良の有無の判定を行う。算出された特徴量が特徴量閾値情報よりも小さければ、ステップＳ２０５において、円弧状外周不良無しと判定する。一方、算出された特徴量が特徴量閾値情報よりも大きいか等しければ、ステップＳ２０６において、円弧状外周不良有りと判定する。
【００４７】
（ニ）ステップＳ２０７において、特徴量比較部４５は、ステップＳ２０３で得られた特徴量算出結果とステップＳ２０４〜Ｓ２０６で判定された円弧状外周不良の有無の判定結果に、ウェーハＩＤ情報記憶装置１４から入力したウェーハＩＤ情報を付加する。このウェーハＩＤ情報を付加した特徴量算出結果と円弧状外周不良の有無の判定結果は、特徴量情報記憶装置２０に保存される。
【００４８】
（ホ）ステップＳ２０８において、特徴量比較部４５は、すべての対象ウェーハについてＳ２０１〜Ｓ２０７の処理を行ったかどうかを判定する。すべての対象ウェーハについて処理を行っていない場合には、ステップＳ２０３に戻る。一方、すべての対象ウェーハについて処理を行った場合には、ステップＳ２０９に進む。
【００４９】
（へ）ステップＳ２０９において、特徴量比較部４５は、すべての特徴量を算出したかどうかを判定する。すべての特徴量について算出していない場合には、ステップＳ２０２に戻る。一方、すべての特徴量について算出した場合には処理を終了する。
【００５０】
以下に、図１２のステップＳ２０３における特徴量の算出方法について説明する。まず、円弧状外周不良の幾何学的対称性として真円で表すことができる。その真円の中心点座標、および半径は、ロット、およびウェーハにほとんど依存しない。この計算は、不良位置情報がチップ領域よりも小さい回路ブロックのウェーハ面上座標として与えられているため可能となる。そこで、円弧状の外周不良が生じる領域を領域Ａとし、領域Ａにおける不良回路ブロック密度ｄＡを求める。密度ｄＡは、領域Ａに属する不良回路ブロック数を、領域Ａに属する全回路ブロック数で割ったものである。同様に、領域Ａに属さない領域を領域Ｂとし、領域Ｂにおける不良回路ブロック密度ｄＢを求める。そして、式（１）により円弧状外周不良の偏り度ｐ_ｉを求める。
【００５１】
ｐ_ｉ＝−２・｛ｄＢ／（ｄＡ＋ｄＢ）｝＋１・・・・・（１）
偏り度ｐ_ｉは、不良が領域Ａのみに集中している場合には”１”の値を、不良がウェーハ全体に均等に分布している場合には”０”の値を、不良が領域Ａ以外の領域に集中している場合には”−１”の値を取る。
【００５２】
一方、円弧状外周不良の幾何学的特徴として、領域Ａにおいてある程度の連続した弧長を持つことが挙げられる。そこで、回路ブロック間の距離に関する閾値ｈを設定し、閾値ｈ以内の距離にある回路ブロックが共に不良である場合には連続した不良であるとみなし、両回路ブロック間の距離を「不良の長さ」とする。さらに、閾値ｈ以内の距離にある回路ブロックが不良の場合にはその回路ブロックまでの距離を加算していく。このようにして不良の長さを算出する。そして、領域Ａに属する最も長い不良の長さを連続度ｐ_ｃとする。
【００５３】
次に、図１３に示すように、（ｐ_ｉ，ｐ_ｃ）からなる２次元空間を考える。円弧状外周不良が最も強く現れていると考えられる領域に”１”の値を、円弧状外周不良が最も存在しないと考えられる領域に”０”の値を、円弧状外周不良か否かの境界と考えられる領域に”０．５”の値を割り付ける。そして、その間を補間した等高線を求めて、円弧状外周不良に対するスカラー量の特徴量ａを求める。この特徴量ａが閾値０．５以上の値である場合には、円弧状外周不良がそのウェーハに存在し、特徴量ａが閾値０．５未満の値である場合には、円弧状外周不良はウェーハに存在しないと判断する。
【００５４】
このように、システムＬＳＩにおいて各回路ブロックのパス／フェイルマップの情報を用いることにより、チップ領域以下の分解能が必要な不良モードを自動検出する特徴量を計算することが可能となる。また、フェイルビットマップと異なり、全ウェーハで取得されるデータを用いることができるため、発生頻度の低い不良モードでも検出することが可能である。
【００５５】
以上述べたように、本発明の第２の実施の形態によれば、システムＬＳＩにおける不良を高精度に自動検出し、かつ工場の生産性に影響を与えることなく行うことが可能である。
【００５６】
（第３の実施の形態）
本発明の第３の実施の形態に係る不良解析システムは、予め登録していない未知の不良パターンにおいても自動分類を可能とする。
【００５７】
第１及び第２の実施の形態に係る不良解析方法により、データ取得ウェーハ数が限られているフェイルビットマップを用いることなく、システムＬＳＩのチップレイアウトの特徴であるチップ領域内に複数個分散した小容量の回路ブロックの全数検査結果を用いることにより、高い空間分解能の不良解析システムを構築することが可能であることを述べた。この方法により発生頻度の低い不良モードも含めて様々な不良パターンがシステムＬＳＩの生産において存在することが明らかになった。しかし、第１及び第２の実施の形態に係る不良解析方法により、大量のデータによる不良自動検出が可能になるため、未知の不良パターンの数自体が膨大になる。そこで、本発明の第３の実施の形態に係る不良解析システムにおいては、どのカテゴリーに属する未知パターンであるのかを自動的に行うことを可能とする。
【００５８】
第３の実施の形態に係る不良解析システムは、図１４に示すように、回路配置情報記憶装置１２、露光位置情報記憶装置１３、ウェーハＩＤ情報記憶装置１４、不良情報記憶装置１５、チップ領域内不良座標記憶装置１６、ウェーハ内不良座標記憶装置１７、マッピング表示情報記憶装置１８、特徴量閾値情報記憶装置１９、特徴量情報記憶装置２０、特徴量階層化情報記憶装置２１、未知不良パターン情報記憶装置２２、中央処理制御装置（ＣＰＵ）１００からなる。更に、ＣＰＵ１００には、入力装置３１、出力装置３２、プログラム記憶装置３３、データ記憶装置３４が接続されている。ＣＰＵ１００は、チップ領域内不良座標算出部４１、ウェーハ内不良座標算出部４２、マッピング表示処理部４３、特徴量算出部４４、特徴量比較部４５、特徴量階層化処理部４６を備えている。図１１に示した第２の実施の形態に係る不良解析システムと比較すれば、ＣＰＵ１００は、第２の実施の形態に係る不良解析システムのＣＰＵ１００が備える構成の他に、特徴量階層化処理部４６を備えていることとなる。特徴量階層化情報記憶装置２１は、図２０に示すような特徴量を階層化した特徴量階層化情報を格納している。チップ領域内不良座標算出部４１、ウェーハ内不良座標算出部４２、マッピング表示処理部４３、特徴量算出部４４、特徴量比較部４５については、第２の実施の形態で説明したのでここでは省略する。
【００５９】
特徴量階層化処理部４６は、算出された特徴量間に階層化構造を設定し、未知の不良モードの検出及び分類を行う。検出及び分類された不良モードは未知不良パターン情報記憶装置２２に保存される。なお、ユーザは、この未知不良パターン情報記憶装置２２を参照することにより分類された未知不良モードを認識し、新たな特徴量アルゴリズムをプログラム記憶装置３３に追加することが可能である。また、ユーザは新規な特徴量の計算方法をプログラム記憶装置３３に登録することも可能である。
【００６０】
次に、本発明の第３の実施の形態に係る不良解析方法について、図１５を参照して説明する。ここでは、上述した第２の実施の形態に係る不良解析方法において、不良情報としてパス／フェイルマップを用いて、ステップＳ２０１〜Ｓ２０９までの処理により特徴量算出結果と不良モードの有無の判定結果が取得されているものとする。
【００６１】
（イ）まず、ステップＳ３０１において、特徴量階層化情報記憶装置２１から図２０に示すような特徴量階層化情報を入力する。続いて、ステップＳ３０２で、特徴量比較部４５からウェーハＩＤ情報を付加した特徴量算出結果と不良モードの有無の判定結果を入力する。
【００６２】
（ロ）ステップＳ３０３において、特徴量階層化処理部４６は、算出された特徴量間に階層化構造を設定し、ステップＳ３０３で入力した特徴量階層化情報に基づいて、未知の不良モードの検出及び分類を行う。未知の不良モードの検出は、上位の特徴量で不良があり、かつ一段下位の特徴量で不良がないかどうかを判定する。具体的な特徴量階層化処理部４６の処理方法については後述する。ステップＳ３０４において、上位の特徴量で不良があり、かつ一段下位の特徴量で不良がない場合には、特徴量階層化処理部４６は、上位の特徴量に属する未知の不良パターンであると認識し、その上位の特徴量に属する未知の不良パターンに、ウェーハＩＤ情報記憶装置１４から入力したウェーハＩＤ情報を付加する。このウェーハＩＤ情報を付加した未知の不良パターンは、未知不良パターン情報記憶装置２２に保存される。一方、上位の特徴量で不良があり、かつ一段下位の特徴量で不良がない場合以外は、ステップＳ３０５に進む。
【００６３】
（ハ）ステップＳ３０５において、特徴量階層化処理部４６は、すべての特徴量の階層についてＳ３０１〜Ｓ３０３の処理を行ったかどうかを判定する。すべての特徴量の階層について処理を行っていない場合には、ステップＳ３０３に戻る。一方、すべての特徴量の階層について処理を行った場合には、ステップＳ３０６に進む。
【００６４】
（ニ）ステップＳ３０６において、特徴量階層化処理部４６は、すべての対象ウェーハについてＳ３０１〜Ｓ３０５の処理を行ったかどうかを判定する。すべての対象ウェーハについて処理を行っていない場合には、ステップＳ３０２に戻る。一方、すべての対象ウェーハについて処理を行った場合には処理を終了する。
【００６５】
以下に、図１５のステップＳ３０３における特徴量階層化処理部４６の処理方法について詳しく説明する。
【００６６】
上述した第２の実施の形態において、不良モードとして円弧状外周不良の特徴量を定義した。その後、同システムＬＳＩにおいて、図１６に示すウェーハ面内パターンを持つ不良モードが発生したものとする。図１６において、この不良モードはウェーハ３の外周に偏っているが、３つのチップ領域内の回路ブロック全部が不良回路ブロック５になっており、明らかに図１０で示した円弧状外周不良とは異なる。したがって、不良モードの発生原因も異なると考えられ、図１０の円弧状外周不良とは区別した分類が必要である。図１６に示すウェーハ３の円弧状外周不良の特徴量は０．２３であり、閾値０．５を下回っている。したがって、第２の実施の形態に係る不良解析システムおいては円弧状外周不良はウェーハに存在しないと認識される。
【００６７】
そこで、第３の実施の形態に係る不良解析システムにおいては、第２の実施の形態に係る不良解析システムにクラスタリングパラメータ計算アルゴリズムを組み込み、図１６に示したウェーハ３のクラスタリングパラメータＣを計算した。その結果、負の二項分布の重みを示すクラスタリングパラメータＣ＝３２％となり、何らかのクラスタリングが生じていることを示す結果となった。以上の結果により、図１６の不良パターンは何らかの未知のクラスタリング不良が生じているものであると自動判定できる。
【００６８】
図１０、図１６に示す不良モードは共に外周不良の一種である。ここで外周不良全体を抽出する特徴量を考える。図１７に示すように、ウェーハの半径をｒとして、ウェーハ中心からｒ／２までのウェーハ内周領域１０と、ｒ／２からウェーハエッジまでのウェーハ外周領域１１の２つの領域を考える。ウェーハ内周領域１０に属する全回路ブロック数をｎ_０、ウェーハ外周領域１１に属する全回路ブロック数をｎ_１とする。そして、ウェーハ内周領域１０に属する不良回路ブロック数をｆ_０、ウェーハ外周領域１１に属する不良回路ブロック数をｆ_１とする。各ウェーハ内周領域１０、ウェーハ外周領域１１の不良回路ブロック密度ｄ_０、ｄ_１をそれぞれ式（２），（３）により定義する。
【００６９】
ｄ_０＝ｆ_０／ｎ_０・・・・・（２）
ｄ_１＝ｆ_１／ｎ_１・・・・・（３）
不良のウェーハ内外周偏り度ｋを式（４）により定義する。
【００７０】
ｋ＝−２・｛ｄ_０／（ｄ_０＋ｄ_１）｝＋１・・・・・（４）
式（４）において、ｋは＋１から−１の連続値を取る。例えば、不良がウェーハ外周領域１１に完全に偏れば＋１、ウェーハ内周領域１０に完全に偏れば−１、ウェーハ全体に均等に分布すれば０となる。
【００７１】
また、ウェーハ内周領域１０、ウェーハ外周領域１１への偏りをχ^２乗検定により判定する。すなわち、各ウェーハ内周領域１０、ウェーハ外周領域１１での不良回路ブロック数の期待値ｅ_０、ｅ_１をそれぞれ式（５），（６）により求める。
【００７２】
ｅ_０＝（ｆ_０＋ｆ_１）・｛ｎ_０／（ｎ_０＋ｎ_１）｝・・・・・（５）
ｅ_１＝（ｆ_０＋ｆ_１）・｛ｎ_１／（ｎ_０＋ｎ_１）｝・・・・・（６）
そして、χ^２乗検定値を式（７）により計算する。
【００７３】
χ^２＝（ｆ_０−ｅ_０）^２／ｅ_０＋（ｆ_１−ｅ_１）^２／ｅ_１・・・・・（７）
式（７）の値を、自由度１のχ^２乗分布関数に代入した値をＰとする。ウェーハ内周領域１０とウェーハ外周領域１１の不良分布の偏りに有意差が存在するか否かをＰを用いて判定する。
【００７４】
ここで、式（４）のｋと式（７）のχ^２値から算出したＰからなる２次元パラメータ空間を考える。２０枚のウェーハについてオペレータにより判定された外周不良の有無をこのパラメータ空間にプロットした結果を図１８に示す。オペレータは、図１０及び図１６に示す不良モードの他、ウェーハ３の外周部に不良が偏る傾向があれば、外周不良発生ウェーハであると判断する。これより、
ｋ≧０．５・・・・・（８）
Ｐ≦０．０５・・・・・（９）
に外周不良ウェーハが存在する領域があることがわかる。すなわち、図１８に示すｋおよびＰの２個のパラメータからなる空間で外周不良全体を抽出できることがわかる。
【００７５】
次に、ｋおよびＰの２個のパラメータで表現される外周不良を、図１９に示すように１つのスカラー量Ｑで表現する。図１９において、（ｋ，Ｐ）＝（１，０）の点でＱ＝１，ｋ＝０．５の線およびＰ＝０．０５の線で囲まれる外周不良領域の境界線上でＱ＝０．５、ｋ＝−１の線上およびＰ＝１の線上でＱ＝０の値を取り、その間を補間した等高線を求める。このＱを、外周不良全体を抽出するスカラー化した特徴量とする。ここで、クラスタリング不良全体を抽出するクラスタリングパラメータＣ、外周不良全体を抽出する特徴量Ｑ、及び円弧状外周不良を抽出する特徴量ａについて、図２０に示す階層化構造を考える。もし、クラスタリング不良全体を抽出するクラスタリングパラメータＣでは検出されるが、外周不良全体を抽出する特徴量Ｑでは検出されない不良が存在する場合には、外周不良以外の未知のクラスタリング不良であると判定できる。同様に、外周不良全体を抽出する特徴量Ｑでは検出されるが、円弧状外周不良を抽出する特徴量ａでは検出されない不良が存在する場合には、円弧状外周不良以外の未知の外周不良であると判定できる。
【００７６】
このように、広範な不良モードを抽出する上位の特徴量と、特定の不良モードだけを抽出する下位の特徴量で階層構造を構成することにより、未知の不良モードの存在を検出するだけでなくその分類を行うことが可能となる。この特徴量の階層構造を持つシステムは、未知の不良モードを与えられた階層の中で分類し、オペレータに未知の不良モードの出現を警告する。オペレータは、その不良モードのフェイルビットマップ又はパス／フェイルマップをマッピング表示した結果を目視して、その不良モードを認識する。そして、その不良モードを抽出する特徴量を不良解析システムに加える。この操作を繰り返していくことで、不良解析システムが自動抽出及び分類することができる不良モードの数を増大させていくことが可能となる。なお、本発明の第３の実施の形態で述べたアルゴリズムは、第２の実施の形態に係る不良解析方法を用いることにより、システムＬＳＩにおいて豊富な不良情報を使用したシステムとして構築することが可能である。
【００７７】
以上述べたように、第３の実施の形態によれば、特徴量間に階層構造を持たせることにより、未知の不良モードを検出し、かつ階層構造の中で自動分類することが可能となる。
【００７８】
（半導体装置の製造方法）
次に、上述した不良解析方法を用いた半導体装置の製造方法について、図２１を参照して説明する。本発明の実施の形態における半導体装置の製造方法は、パターン設計工程（図示せず）、ステップＳ３１におけるマスク製造工程、ステップＳ３２の前工程（ウェーハ工程）、ステップＳ３３のテスト工程、ステップＳ３４の不良原因解析工程と、ステップＳ３５の後工程（アセンブル工程）、ステップＳ３６の検査工程からなり、その後、ステップＳ３７の出荷工程へ流される。
【００７９】
通常は、ステップＳ３１のマスク製造工程までが準備段階であり、ステップＳ３２〜Ｓ３５までの一連の工程がロット単位で繰り返し実施される。ステップＳ３６、Ｓ３７は、ロットと連繋していても良く、ロットと独立した工程として進められてもよい。そして、一定の製品が蓄積された後、ステップＳ３７の出荷工程に移る。以下、各工程の詳細について説明する。
【００８０】
（イ）まず、プロセスシミュレーション、デバイスシミュレーション、回路シミュレーション等の結果をもとにＣＡＤシステムを用いて、回路ブロックを含むシステムＬＳＩの表面パターンを実現するために必要な枚数のマスクデータを作成する。そして、半導体製造工程の各プロセスの段階に対応したウェーハ上の各層や内部構造をそれぞれ実現するために必要なマスクデータをもとに、ステップＳ３１において、電子ビーム露光装置等のパターンジェネレータを使用して、必要な枚数のマスク（レチクル）のセットを製造する。
【００８１】
（ロ）次に、ステップＳ４１において、各工程に必要なそれぞれのレチクルを用いたフォトリソグラフィー工程を繰り返すことにより半導体ウェーハに対する基板工程がなされる。例えば、対応するレチクルを用いることにより半導体ウェーハ上に塗布されたフォトレジストをステッパーで露光し、パターニングしたマスクを用いて選択拡散工程、選択イオン注入工程等がなされる。さらに、酸化工程やＣＶＤ工程で形成された各種の薄膜を、他の対応するレチクルを用いて形成されたフォトレジストのマスク等を用いてエッチングする。また、半導体ウェーハの表面にトレンチ等が選択的に形成される。
【００８２】
（ハ）そして、ステップＳ４２において、同様に各工程に必要なレチクルを用いて所望のパターンを描画することにより基板表面に対して配線処理が施される（表面配線工程）。ステップＳ４２における表面配線工程ではＣＶＤ等による絶縁膜の堆積工程、この絶縁膜に対するコンタクトホール（ビアホール）の開口工程、蒸着、スパッタリング等による金属膜の堆積工程等が順に繰り返され、多層配線構造が形成される。
【００８３】
（ニ）次にステップＳ３３のテスト工程において、ウェーハ上のチップ領域パターンのパッドに針を当て、電気的特性を測定する。この電気的特性の測定結果により、各チップ領域パターンを良品チップ領域、不良品チップ領域に選別する。このテストの結果得られたフェイルビットマップやパス／フェイルマップ等は、図３に示す不良情報記憶装置１５に保存される。
【００８４】
（ホ）ステップＳ３４では、不良情報記憶装置１５からフェイルビットマップやパス／フェイルマップ等の不良情報を読み出し、図４に示すフローチャートに従い、この不良情報からウェーハ内不良座標を算出し、ウェーハ面上の物理座標に従ってマッピング表示を行う。マッピング表示方法は、上述したように、チップ領域内不良座標算出部４１により、配置情報と不良情報に基づいて、チップ領域内不良座標を算出する。続いて、ウェーハ内不良座標算出部４２により、露光位置情報と算出したチップ領域内不良情報に基づいて、ウェーハ内不良座標を算出する。そして、マッピング表示処理部４３により、ウェーハ内不良座標を、ウェーハ面上の物理座標に従ってマッピング表示する。
【００８５】
更に、図１２に示すフローチャートに従い、不良パターンの自動検出および自動分類を行う。自動検出および自動分類方法は、上述したように、特徴量算出部４４により、マッピング表示結果を用いて、例えば円弧状外周不良の特徴量を算出する。続いて、特徴量比較部４５により、算出された特徴量を特徴量閾値情報記憶装置１９の特徴量閾値情報と比較して、円弧状外周不良の有無の判定を行う。算出された特徴量が特徴量閾値情報よりも小さければ円弧状外周不良無しと判定し、算出された特徴量が特徴量閾値情報よりも大きいか等しければ円弧状外周不良有りと判定する。
【００８６】
更に、図１５に示すフローチャートに従い、不良解析システムに予め登録していない未知の不良パターンにおいても自動分類を行う。自動分類方法は、上述したように、特徴量階層化処理部４６により、算出された特徴量間に階層化構造を設定し、未知の不良モードの検出及び分類を行う。ここで、特徴量階層化処理部４６は、特徴量階層化情報記憶装置２１の特徴量階層化情報に基づいて、上位の特徴量で不良があり、かつ一段下位の特徴量で不良がないかどうかを判定し、上位の特徴量で不良があり、かつ一段下位の特徴量で不良がない場合には、上位の特徴量に属する未知の不良パターンであると判定する。このようにして特定された不良パターンからその原因となっている製造プロセスが特定できれば、ステップＳ６１で前工程の製造プロセスの見直し、ステップＳ６２、Ｓ６３で不良の原因となる製造プロセスに関連した製造装置の修理や改造を行う。あるいは、ステップＳ７２、Ｓ７３で不良の発生となった特定の製造プロセスの条件（レシピ）を修正する。そして、不良製造プロセスが薄膜の堆積のやり直し等で対応できる場合には、不良の薄膜を全面除去し、不良工程からやり直す。一方、製造プロセスのやり直しが不可能な場合は、次のロットの工程から、修理や改造をした製造装置あるいは修正されたレシピを用いるように不良の解析結果をフィードバックして次のロットの歩留まりを改善することが可能である。また、前工程（ステップＳ３２）の設計そのものに問題があれば、ステップＳ３１のマスク製造工程からやり直す（必要があればプロセスシミュレーション等も加える。）。
【００８７】
（へ）前工程（ウェーハ工程）が完了すれば、ステップＳ５１において、ダイヤモンドブレード等のダイシング装置により、所定のチップサイズのチップに分割する（ダイシング工程）。そして、ステップＳ５２において、パッケージング材料にチップをマウントし（マウント工程）、ステップＳ５３において、チップ上の電極パッドとリードフレームのリードを金線やバンプで接続する（ボンディング工程）。次に、ステップＳ５４において、樹脂封止等の所要のパッケージ組み立ての工程を実施する（封止工程）。（ト）次に、ステップＳ３６において、半導体装置の性能・機能に関する特性検査、リード形状・寸法状態、信頼性試験等の所定の検査を経て（検査工程）、半導体装置が完成する。ステップＳ３７において、以上の工程をすべてクリアした半導体装置は、水分、静電気等から保護するための包装を施され、製品として出荷される。
【００８８】
（その他の実施の形態）
本発明は上記の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施の形態及び運用技術が明らかとなろう。
【００８９】
例えば、本発明の実施の形態では、チップ領域内不良座標算出部、ウェーハ内不良座標算出部、マッピング表示処理部、特徴量算出部、特徴量比較部、特徴量階層化処理部を一つの処理制御装置（ＣＰＵ）内にあるとして説明したが、それらが二つあるいはそれ以上の処理制御装置に分かれていても構わない。その際はそれらの処理制御装置間でデータのやりとりが行えるようにバスなどで装置間を接続しているとする。
【００９０】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【００９１】
【発明の効果】
以上述べたように、本発明によれば、チップ領域内に複数分散して存在する回路ブロックの不良情報を用いて、チップ領域以下の分解能を持つ不良位置情報を工場の生産性を低下させることなく大量の生産ウェーハにおいて取得することが可能である。この不良位置情報を用いて、不良パターンを特徴量化することにより発生頻度の低い不良パターンでも検出することが可能となる。また、大量のウェーハの解析により未知の不良パターンが多く見つかった場合でも、その未知の不良パターンの自動分類が可能となる。
【図面の簡単な説明】
【図１】複数の回路ブロックを含むシステムＬＳＩのチップレイアウト図である。
【図２】各回路ブロックのフェイルビットマップの模式図である。
【図３】本発明の第１の実施の形態に係る不良解析システムのブロック図である。
【図４】本発明の第１の実施の形態に係る不良解析方法を示すフローチャート図である。
【図５】各回路ブロックのフェイルビットマップのウェーハ面上におけるマッピング表示結果である。
【図６】各回路ブロックのパス／フェイルマップの模式図である。
【図７】各回路ブロックのパス／フェイルマップのウェーハ面上におけるマッピング表示結果である。
【図８】ウェーハ外周に不良の多いウェーハの各回路ブロックのパス／フェイルマップの模式図である。
【図９】ウェーハ外周に不良の多いウェーハのチップ単位のパス／フェイルマップの模式図である。
【図１０】ウェーハ外周に不良の多いウェーハの各回路ブロックのパス／フェイルマップのウェーハ面上におけるマッピング表示結果である。
【図１１】本発明の第２の実施の形態に係る不良解析システムのブロック図である。
【図１２】本発明の第２の実施の形態に係る不良解析方法を示すフローチャート図である。
【図１３】円弧状外周不良の特徴量の定義を示した図である。
【図１４】本発明の第３の実施の形態に係る不良解析システムのブロック図である。
【図１５】本発明の第３の実施の形態に係る不良解析方法を示すフローチャート図である。
【図１６】ウェーハ外周に不良の多いウェーハの各回路ブロックのパス／フェイルマップのウェーハ面上におけるマッピング表示結果である。
【図１７】外周不良全体を抽出する特徴量の領域定義を示した図である。
【図１８】外周不良全体を抽出するパラメータ値の分布図である。
【図１９】外周不良全体を抽出する特徴量の定義を示した図である。
【図２０】未知の不良パターンを自動分類するための特徴量の階層構造を示した図である。
【図２１】本発明の実施の形態に係る半導体装置の製造方法を説明するためのフローチャート図である。
【符号の説明】
１…チップ
２ａ，２ｂ，・・・，２ｉ…回路ブロック
３…ウェーハ
４…不良ビット
５…不良回路ブロック
６…不良チップ
７ａ，７ｂ，・・・，７ｉ…フェイルビットマップ
８ａ，８ｂ，・・・，８ｉ…パス／フェイルマップ
９ａ，９ｂ，・・・，９ｉ…パス／フェイルマップ
１０…ウェーハ内周領域
１１…ウェーハ外周領域
１２…回路配置情報記憶装置
１３…露光位置情報記憶装置
１４…ウェーハＩＤ情報記憶装置
１５…不良情報記憶装置
１６…チップ領域内不良座標記憶装置
１７…ウェーハ内不良座標記憶装置
１８…マッピング表示情報記憶装置
１９…特徴量閾値情報記憶装置
２０…特徴量情報記憶装置
２１…特徴量階層化情報記憶装置
２２…未知不良パターン情報記憶装置
３１…入力装置
３２…出力装置
３３…プログラム記憶装置３４…データ記憶装置
４１…チップ領域内不良座標算出部
４２…ウェーハ内不良座標算出部
４３…マッピング表示処理部
４４…特徴量算出部
４５…特徴量比較部
４６…特徴量階層化処理部
１００…ＣＰＵ

Claims

チップ領域内に配置された複数の回路ブロックの配置情報と前記複数の回路ブロックの不良情報に基づいて、前記複数の回路ブロックのチップ領域内不良座標を算出するチップ領域内不良座標算出部と、
前記チップ領域内不良座標とウェーハ面内のチップ領域配置を示す位置情報に基づいて、ウェーハ内不良座標を算出するウェーハ内不良座標算出部と、
前記ウェーハ内不良座標をウェーハ面上の物理座標に従ってマッピング表示するマッピング表示処理部
とを備えることを特徴とする不良解析システム。
前記不良情報は、前記複数の回路ブロックのフェイルビットマップ又はパス／フェイルマップであることを特徴とする請求項１に記載の不良解析システム。
前記マッピング表示した結果に基づいて不良モードの特徴量を算出する特徴量算出部と、
前記不良モードに対する特徴量の閾値となる特徴量閾値情報と算出した前記特徴量とを比較して不良モードの有無の判定を行う特徴量比較部
とを更に備えることを特徴とする請求項１に記載の不良解析システム。
前記不良モードは、円弧状の外周不良であることを特徴とする請求項３に記載の不良解析システム。
前記円弧状の外周不良は、前記ウェーハの外周領域に偏在し、幾何学的対象性を有することを特徴とする請求項４に記載の不良解析システム。
複数の特徴量間に階層化構造を設定し、特徴量を階層化した特徴量階層化情報に基づいて、未知の不良モードの検出及び分類を行う特徴量階層化処理部を更に備えることを特徴とする請求項３に記載の不良解析システム。
前記階層化構造が、円弧状の外周不良と、前記円弧状の外周不良を含む外周不良と、前記外周不良を含むクラスタリング不良から少なくとも構成されることを特徴とする請求項６に記載の不良解析システム。
チップ領域内に配置された複数の回路ブロックの配置情報、ウェーハ面内のチップ領域配置を示す位置情報、及び前記複数の回路ブロックの不良情報を入力するステップと、
前記配置情報と前記不良情報に基づいて、前記複数の回路ブロックのチップ領域内不良座標を算出するステップと、
前記位置情報と前記チップ領域内不良座標に基づいて、ウェーハ内不良座標を算出するステップと、
前記ウェーハ内不良座標をウェーハ面上の物理座標に従ってマッピング表示するステップ
とを有することを特徴とする不良解析方法。
前記不良情報は、前記複数の回路ブロックのフェイルビットマップ又はパス／フェイルマップであることを特徴とする請求項８に記載の不良解析方法。
前記マッピング表示した結果に基づいて不良モードの特徴量を算出するステップと、
前記特徴量と特徴量閾値情報記憶装置に記憶された特徴量閾値情報とを比較して不良モードの有無の判定を行うステップ
とを更に有することを特徴とする請求項８に記載の不良解析方法。
前記不良モードは、円弧状の外周不良であることを特徴とする請求項１０に記載の不良解析方法。
前記特徴量は、前記円弧状の外周不良が生じる領域での不良の密度の偏り度と、前記円弧状の外周不良が生じる領域での閾値以内の距離にある前記不良の連続した最大の長さの連続度より算出されることを特徴とする請求項１１に記載の不良解析方法。
複数の特徴量間に階層化構造を設定し、特徴量を階層化した特徴量階層化情報と前記複数の特徴量についてそれぞれ前記不良モードの有無の判定を行った結果に基づいて、未知の不良モードの検出及び分類を行うことを特徴とする請求項１０に記載の不良解析方法。
前記階層化構造が、円弧状の外周不良と、前記円弧状の外周不良を含む外周不良と、前記外周不良を含むクラスタリング不良から少なくとも構成されることを特徴とする請求項１３に記載の不良解析方法。
前記不良モードは、前記階層化構造の上位の特徴量では不良が有り、前記上位の特徴量の１段下位の特徴量では不良が無いと判定される場合に前記未知の不良モードに分類されることを特徴とする請求項１３に記載の不良解析方法。
チップ領域内に配置された複数の回路ブロックの配置情報、ウェーハ面内のチップ領域配置を示す位置情報、及び前記複数の回路ブロックの不良情報を入力する命令と、
前記配置情報と前記不良情報に基づいて、前記複数の回路ブロックのチップ領域内不良座標を算出する命令と、
前記位置情報と前記チップ領域内不良座標に基づいて、ウェーハ内不良座標を算出する命令と、
前記ウェーハ内不良座標をウェーハ面上の物理座標に従ってマッピング表示する命令
とをコンピュータに実行させるための不良解析プログラム。
複数の製造プロセスを順に実行することにより、複数の回路ブロックが配置されたチップ領域をウェーハ上に複数個配置する工程と、
前記複数の回路ブロックの特性をそれぞれ測定して不良情報を取得する工程と、
前記チップ領域に配置された複数の回路ブロックの配置情報を用いて、前記不良情報をウェーハ面上の物理座標に従ってマッピング表示し、前記マッピング表示の結果をもとに不良を検出する工程と、
前記不良の発生原因となった前記複数の製造プロセス中の特定の製造プロセスの条件を修正又はその製造プロセスに用いられる製造装置を修理もしくは改造する工程
とからなることを特徴とする半導体装置の製造方法。
前記不良情報は、前記複数の回路ブロックのフェイルビットマップ又はパス／フェイルマップであることを特徴とする請求項１７に記載の半導体装置の製造方法。
前記不良を検出する工程は、前記マッピング表示した結果に基づいて不良モードの特徴量を算出するステップと、
前記特徴量と特徴量閾値情報記憶装置に記憶された特徴量閾値情報とを比較して不良モードの有無の判定を行うステップ
とを有することを特徴とする請求項１７に記載の半導体装置の製造方法。
前記不良モードは、円弧状の外周不良であることを特徴とする請求項１９に記載の半導体装置の製造方法。
前記特徴量は、前記円弧状の外周不良が生じる領域での不良の密度の偏り度と、前記円弧状の外周不良が生じる領域での閾値以内の距離にある前記不良の連続した最大の長さの連続度より算出されることを特徴とする請求項２０に記載の半導体装置の製造方法。
前記不良を検出する工程は、複数の特徴量間に階層化構造を設定し、特徴量を階層化した特徴量階層化情報と前記複数の特徴量についてそれぞれ前記不良モードの有無の判定を行った結果に基づいて、未知の不良モードの検出及び分類を行うステップを更に有することを特徴とする請求項１９に記載の半導体装置の製造方法。
前記階層化構造が、円弧状の外周不良と、前記円弧状の外周不良を含む外周不良と、前記外周不良を含むクラスタリング不良から少なくとも構成されることを特徴とする請求項２２に記載の半導体装置の製造方法。
前記不良モードは、前記階層化構造の上位の特徴量では不良が有り、前記上位の特徴量の１段下位の特徴量では不良が無いと判定される場合に前記未知の不良モードに分類されることを特徴とする請求項２２に記載の半導体装置の製造方法。