JP2004153713A - 差動回路及びそれを備えた受信装置 - Google Patents
差動回路及びそれを備えた受信装置 Download PDFInfo
- Publication number
- JP2004153713A JP2004153713A JP2002318807A JP2002318807A JP2004153713A JP 2004153713 A JP2004153713 A JP 2004153713A JP 2002318807 A JP2002318807 A JP 2002318807A JP 2002318807 A JP2002318807 A JP 2002318807A JP 2004153713 A JP2004153713 A JP 2004153713A
- Authority
- JP
- Japan
- Prior art keywords
- differential
- circuit
- differential element
- channel mos
- mos transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
- H03F3/3022—CMOS common source output SEPP amplifiers
- H03F3/3028—CMOS common source output SEPP amplifiers with symmetrical driving of the end stage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
- H03F3/3061—Bridge type, i.e. two complementary controlled SEPP output stages
- H03F3/3064—Bridge type, i.e. two complementary controlled SEPP output stages with symmetrical driving of the end stage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
- H03F3/4521—Complementary long tailed pairs having parallel inputs and being supplied in parallel
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/68—Combinations of amplifiers, e.g. multi-channel amplifiers for stereophonics
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Amplifiers (AREA)
- Logic Circuits (AREA)
Abstract
【解決手段】入力段のコモンモード電圧がNチャネル型/Pチャネル型差動増幅回路1/2の動作範囲を越えてしまった場合に負荷抵抗103,104,113,104に定電流を導入するための第1及び第2のバイパス回路51,52を付加する。これにより、上記のような場合でも、出力段の相補型ソースフォロア回路15のNチャネル型MOSトランジスタに、定電流バイアスされたPチャネル型MOSトランジスタが負荷素子として接続される構成と同等の等価回路を実現することができる。
【選択図】 図8
Description
【発明の属する技術分野】
本発明は、小振幅で且つ電流モードである高速シリアルディジタル伝送信号のための差動回路及びそれを備えた受信装置に関し、特に終端コモンモード電圧範囲が電源電圧近くまで必要なレイル・ツー・レイルのコモンモードレンジを確保する必要がある入力段と、チップ内部で高速信号を扱うために必要な入力コモンモード電圧に依らずに一定のコモンモード電位を持った差動出力が得られるバッファー段とを組み合わせた高速シリアルディジタル伝送信号の受信装置用の差動回路に関する。
【0002】
【従来の技術】
従来、シリアルディジタル伝送では、トランジスタ・アンド・トランジスタ・ロジック:TTL(2.0/0.8)やコンプリメンタリ−メタル・オキサイド・セミコンダクタ:CMOS(3.3/0.0)等のディジタル信号のインタフェース規格が用いられていた。しかしながら、これらは比較的大きな電圧振幅を使ったディジタル信号インタフェース規格であるため、信号伝送に伴う遅延が比較的大きいという問題が存在する。このため、近年要求されてきている高速なシリアルディジタル伝送を上記の規格で接続されたデバイス間で用いて実現することは困難である。
【0003】
この問題を解決するために、近年、小振幅で且つ電流モードである差動伝送規格が提案されている。このような規格の例としてはLVDS(Low Voltage Differential Signaling)がある。
【0004】
LVDS規格では差動の電流ドライブ信号を用いる点と終端インピーダンスとが規定されているだけである。従って、LVDS規格に準じた差動回路は、任意のコモンモード終端電圧で動作可能でなければならない。規格上、LVDS規格に準じた信号(以下、これをLVDS信号という)の送信回路(以下、これをLVDSトランスミッタという)には、100Ωの終端インピーダンスを接続した場合に終端電圧として350mVの振幅が得られるような電流ドライブが用いられる。一方、LVDS信号の受信回路(以下、これをLVDSレシーバという)では、0〜2.4Vのコモンモード終端電圧に対して上記した350mV程度の終端電圧差を受信可能でなければならない。つまり、LVDSレシーバの入力段の増幅回路は、例えば2.5Vの電源電圧Vccを仮定すると、略電源電圧と同じコモンモード入力の信号を扱うことになる。このように略電源電圧と同じコモンモード入力の信号を扱う動作をレイル・ツー・レイル(rail−to−rail)動作と称す。
【0005】
従来、CMOSテクノロジーを用いたレイル・ツー・レイルの差動増幅段の構成としては、Nチャネル素子の差動増幅段とPチャネル素子の差動増幅段とを並列に組み合わせることで双方のコモンモード動作範囲の限界が補間されるようなトポロジーが考えられている。
【0006】
このような中、入力段に位置する増幅回路の出力は後段に設けられた増幅回路にとって望ましい信号品質である必要が存在する。即ち、チップ内部で高速信号を扱うためには、入力段の増幅回路の差動出力がLVDS信号の入力コモンモード電圧に依存せずに一定のコモンモード電位を持っていることが望ましい。更にチップ内部負荷をドライブするには適当なバッファ段を組み合わせる必要も存在する。
【0007】
例えば以下に例示する特許文献1には、バッファ段の出力電圧をフィードバックして差動増幅段の差動出力を制御することで、これを安定化するための技術が開示されている。以下、これを従来技術1とし、図1を用いて説明する。
【0008】
図1を参照すると従来技術1は、Nチャネル型差動増幅回路801とPチャネル型差動増幅回路813とを含む差動増幅段と、この差動増幅段の出力(806及び818)を入力する相補型ソースフォロア回路826と、同じく差動増幅段の出力(808及び820)を入力する相補型ソースフォロア回路828とを有して構成される。尚、上記した2つの相補型ソースフォロア回路826,828は内部負荷をドライブするバッファ段である。
【0009】
上記のNチャネル型差動増幅回路801は一対のNチャネル型MOSトランジスタ(尚、電界効果トランジスタであることが好ましい。以下、これを単にトランジスタという)で構成されたNチャネル型差動素子802と、このNチャネル型差動素子802の負荷であるアクティブロード812及び810と、Nチャネル型差動素子802に接続された定電流源804とを有して構成される。また同様に、Pチャネル型差動増幅回路813も、一対のPチャネル型MOSトランジスタで構成されたPチャネル型差動素子814と、このPチャネル型差動素子814の負荷であるアクティブロード822及び824と、Pチャネル型差動素子814に接続された定電流源816とを有して構成される。
【0010】
このような構成において、相補型ソースフォロア回路826の出力ノード830は、Nチャネル型MOSトランジスタで構成されたアクティブロード810及び822へそれぞれ接続される。即ち、アクティブロード810及び822の両端の電圧は、相補型ソースフォロア回路826の出力電圧に基づいてフィードバック制御される。また同様に、相補型ソースフォロア回路828の出力ノード832は、Nチャネル型MOSトランジスタで構成されたアクティブロード812及び824へそれぞれ接続される。即ち、アクティブロード812及び824の両端の電圧は、相補型ソースフォロア回路828の出力電圧に基づいてフィードバック制御される。これにより、Pチャネル型/Nチャネル型MOSトランジスタで構成されたアクティブロード810,812,822,824の動作点が3極管領域から5極管領域に移動することを防ぎ、常に3極管領域で動作するように構成されるため、差動出力の非線型動作を防ぐ、即ち差動出力の安定化を図ることが可能となる。
【0011】
【特許文献1】
米国特許第6320422号公報
【0012】
【発明が解決しようとする課題】
しかしながら、従来技術1で開示されたような構成では、入力コモンモード電圧により2つの差動増幅回路が異なる動作モードとなった場合、出力段に設けられた2つの相補型ソースフォロア回路の出力電圧のコモンモード電位を一定に保つことが不可能である。更に、従来技術1のように出力電圧をフィードバックする構成を有した場合、出力電圧を高速にスイッチングすることで発振が生じてしまう可能性が存在する。
【0013】
本発明は、このような問題に鑑みてなされたものであり、フィードバック構成を有することなく、一定のコモンモード電位を持った差動出力を出力でき、且つチップ内部負荷をドライブするのに適当なバッファ段を有する差動回路及びそれを備えた受信装置を提供することを目的とする。
【0014】
【課題を解決するための手段】
かかる目的を達成するために、本発明は、請求項1記載のように、信号の入力段に設けられた差動素子と該差動素子に接続された定電流源と前記差動素子に接続された負荷とを有して構成された差動増幅回路と、前記負荷における電圧降下に基づいて差動電圧を出力するソースフォロア回路とを有する差動回路において、前記差動素子が非導通状態にあるとき、前記ソースフォロア回路へ所定のバイアス電位を入力するバイアス入力回路を有するように構成される。これにより、フィードバック構成を有することなく、一定のコモンモード電位を持った差動出力を出力でき、且つチップ内部負荷をドライブするのに適当なバッファ段であるソースフォロア回路を有する差動回路が実現される。
【0015】
また、請求項1記載の前記差動回路は、例えば請求項2記載のように、前記所定のバイアス電位が前記差動素子に入力される前記信号とは独立の一定電圧であるように構成されるとよい。
【0016】
また、本発明は、請求項3記載のように、信号の入力段に設けられた差動素子と該差動素子に接続された定電流源と前記差動素子に接続された負荷とを有して構成された差動増幅回路と、前記負荷における電圧降下に基づいて差動電圧を出力するソースフォロア回路とを有する差動回路において、前記定電流源と前記負荷との間に接続された前記差動素子を流れる電流をバイパスするバイパス回路を有するように構成される。これにより、フィードバック構成を有することなく、一定のコモンモード電位を持った差動出力を出力でき、且つチップ内部負荷をドライブするのに適当なバッファ段であるソースフォロア回路を有する差動回路が実現される。
【0017】
また、請求項3記載の前記差動回路は、例えば請求項4記載のように、前記バイパス回路が前記差動素子が非導通状態にあるとき、該差動素子を流れる電流をバイパスするように構成されるとよい。
【0018】
また、本発明は、請求項5記載のように、信号の入力段に設けられた第1の差動素子と該第1の差動素子に接続された第1の定電流源と、第1の差動素子に接続された第1及び第2の負荷とを有して構成された第1の差動増幅回路と、前記信号の入力段に設けられた第2の差動素子と該第2の差動素子に接続された第2の定電流源と前記第2の差動素子に接続された第3及び第4の負荷とを有して構成された第2の差動増幅回路と、前記第1又は第3の負荷における電圧降下に基づいて第1の差動電圧を出力する第1のソースフォロア回路と、前記第2又は第4の負荷における電圧降下に基づいて第2の差動電圧を出力する第2のソースフォロア回路とを有する差動回路において、前記第1の定電流源と前記第1及び第2の負荷との間に接続された前記第1の差動素子を流れる電流をバイパスする第1のバイパス回路と、前記第2の定電流源と前記第3及び第4の負荷との間に接続された前記第2の差動素子を流れる電流をバイパスする第2のバイパス回路とを有するように構成される。これにより、フィードバック構成を有することなく、一定のコモンモード電位を持った差動出力を出力でき、且つチップ内部負荷をドライブするのに適当なバッファ段である第1及び第2のソースフォロア回路を有する差動回路が実現される。
【0019】
また、請求項5記載の前記差動回路は、例えば請求項6記載のように、前記第1のバイパス回路が前記第1の差動素子が非導通状態にあるとき、該第1の差動素子を流れる電流をバイパスし、前記第2のバイパス回路が前記第2の差動素子が非導通状態にあるとき、該第2の差動素子を流れる電流をバイパスするように構成されるとよい。
【0020】
また、請求項5又は6記載の前記差動回路は、好ましくは請求項7記載のように、前記第1及び第2のソースフォロア回路が2つのMOSトランジスタを有して構成された相補型であるように構成される。
【0021】
また、請求項5から7の何れか1項に記載の前記差動回路は、例えば請求項8記載のように、前記第1の差動素子が2つのNチャネル型MOSトランジスタを含み、前記第1のバイパス回路が前記2つのNチャネル型MOSトランジスタを流れる電流を各々バイパスする2つのNチャネル型MOSトランジスタを含み、前記第2の差動素子が2つのPチャネル型MOSトランジスタを含み、前記第2のバイパス回路が前記2つのPチャネル型MOSトランジスタを流れる電流を各々バイパスする2つのPチャネル型MOSトランジスタを含んで構成されてもよい。
【0022】
また、請求項8記載の前記差動回路は、好ましくは請求項9記載のように、前記第2のバイパス回路における2つのPチャネル型MOSトランジスタのゲートノードに、前記第1の差動素子又は前記第2の差動素子に入力される前記信号とは独立のバイアス電位が印加されるように構成される。これにより、任意の電圧値として決定された一定電圧に基づいてテイル電流がバイパスされ、差動出力の振幅を安定化させることができる。
【0023】
また、請求項8又は9記載の前記差動回路は、例えば請求項10記載のように、前記第1のバイパス回路における2つのNチャネル型MOSトランジスタ及び前記第2のバイパス回路における2つのPチャネル型MOSトランジスタのゲートノードに、等しいバイアス電位が印加されるように構成されるとよい。
【0024】
また、請求項1から10の何れか1項に記載の前記差動回路は、例えば請求項11記載のように、前記信号が低電圧差動信号であるように構成されてもよい。
【0025】
また、本発明は、請求項12記載のように、信号の入力段に設けられた差動素子と該差動素子に接続された定電流源と前記差動素子に接続された負荷とを有して構成された差動増幅回路と、前記負荷における電圧降下に基づいて差動電圧を出力するソースフォロア回路とを有する差動回路を備えた受信装置において、前記差動素子が非導通状態にあるとき、前記ソースフォロア回路へ所定のバイアス電位を入力するバイアス入力回路を有するように構成される。これにより、フィードバック構成を有することなく、一定のコモンモード電位を持った差動出力を出力でき、且つチップ内部負荷をドライブするのに適当なバッファ段であるソースフォロア回路を有する差動回路を備えた受信装置が実現される。
【0026】
また、請求項12記載の前記受信装置は、例えば請求項13記載のように、前記所定のバイアス電位が前記差動素子に入力される前記信号とは独立の一定電圧であるように構成されるとよい。
【0027】
また、本発明は、請求項14記載のように、信号の入力段に設けられた差動素子と該差動素子に接続された定電流源と前記差動素子に接続された負荷とを有して構成された差動増幅回路と、前記負荷における電圧降下に基づいて差動電圧を出力するソースフォロア回路とを有する差動回路を備える受信装置において、前記差動回路が前記定電流源と前記負荷との間に接続された前記差動素子を流れる電流をバイパスするバイパス回路を有するように構成される。これにより、フィードバック構成を有することなく、一定のコモンモード電位を持った差動出力を出力でき、且つチップ内部負荷をドライブするのに適当なバッファ段であるソースフォロア回路を有する差動回路を備えた受信装置が実現される。
【0028】
また、請求項14記載の前記受信回路は、例えば請求項15記載のように、前記バイパス回路が前記差動素子が非導通状態にあるとき、該差動素子を流れる電流をバイパスするように構成されるとよい。
【0029】
また、本発明は、請求項16記載のように、信号の入力段に設けられた第1の差動素子と該第1の差動素子に接続された第1の定電流源と、第1の差動素子に接続された第1及び第2の負荷とを有して構成された第1の差動増幅回路と、前記信号の入力段に設けられた第2の差動素子と該第2の差動素子に接続された第2の定電流源と前記第2の差動素子に接続された第3及び第4の負荷とを有して構成された第2の差動増幅回路と、前記第1又は第3の負荷における電圧降下に基づいて第1の差動電圧を出力する第1のソースフォロア回路と、前記第2又は第4の負荷における電圧降下に基づいて第2の差動電圧を出力する第2のソースフォロア回路とを有する差動回路を備えた受信装置において、前記差動回路が、前記第1の定電流源と前記第1及び第2の負荷との間に接続された前記第1の差動素子を流れる電流をバイパスする第1のバイパス回路と、前記第2の定電流源と前記第3及び第4の負荷との間に接続された前記第2の差動素子を流れる電流をバイパスする第2のバイパス回路とを有するように構成される。これにより、フィードバック構成を有することなく、一定のコモンモード電位を持った差動出力を出力でき、且つチップ内部負荷をドライブするのに適当なバッファ段である第1及び第2のソースフォロア回路を有する差動回路を備えた受信装置が実現される。
【0030】
また、請求項16記載の前記受信装置は、例えば請求項17記載のように、前記第1のバイパス回路が前記第1の差動素子が非導通状態にあるとき、該第1の差動素子を流れる電流をバイパスし、前記第2のバイパス回路が前記第2の差動素子が非導通状態にあるとき、該第2の差動素子を流れる電流をバイパスするように構成されるとよい。
【0031】
また、請求項16又は17記載の前記受信装置は、好ましくは請求項18記載のように、前記第1及び第2のソースフォロア回路が2つのMOSトランジスタを有して構成された相補型であるように構成される。
【0032】
また、請求項16から18の何れか1項に記載の前記受信装置は、例えば請求項19記載のように、前記第1の差動素子が2つのNチャネル型MOSトランジスタを含み、前記第1のバイパス回路が前記2つのNチャネル型MOSトランジスタを流れる電流を各々バイパスする2つのNチャネル型MOSトランジスタを含み、前記第2の差動素子が2つのPチャネル型MOSトランジスタを含み、前記第2のバイパス回路が前記2つのPチャネル型MOSトランジスタを流れる電流を各々バイパスする2つのPチャネル型MOSトランジスタを含んで構成されてもよい。
【0033】
また、請求項19記載の前記受信装置は、好ましくは請求項20記載のように、前記第2のバイパス回路における2つのPチャネル型MOSトランジスタのゲートノードに、前記第1の差動素子又は前記第2の差動素子に入力される前記信号とは独立のバイアス電位が印加されるように構成される。これにより、任意の電圧値として決定された一定電圧に基づいてテイル電流がバイパスされ、差動出力の振幅を安定化させることができる。
【0034】
また、請求項19又は20記載の前記受信装置は、例えば請求項21記載のように、前記第1のバイパス回路における2つのNチャネル型MOSトランジスタ及び前記第2のバイパス回路における2つのPチャネル型MOSトランジスタのゲートノードに、等しいバイアス電位が印加されるように構成されるとよい。
【0035】
また、請求項12から21の何れか1項に記載の前記受信装置は、例えば請求項22記載のように、前記信号が低電圧差動信号であるように構成されてもよい。
【0036】
【発明の実施の形態】
〔原理〕
本発明を好適に実施した形態について説明するにあたり、本発明の原理について先に述べる。
【0037】
本発明は、フィードバック構成を有することなく、一定のコモンモード電位を持った差動出力を出力でき、且つチップ内部負荷をドライブするのに適当なバッファ段を有する差動回路及びこれを備えた受信装置である。
【0038】
このような目的を実現するために、本発明は、高速シリアルディジタル伝送信号の差動回路において、Nチャネル型素子で構成された差動増幅段とPチャネル型素子で構成された差動増幅段とを並列に組み合わせることで双方のコモンモード動作範囲の限界を補完するトポロジーに、出力段の構成に相補型のソースフォロア回路を組み合わせたトポロジーを追加する。このようなトポロジーに基づいて回路を構成することで、略レイル・ツー・レイルのコモンモードレンジを確保することが可能となり、且つ高速なバッファリングが可能となる。
【0039】
しかしながら、単に上記した2つのトポロジーを組み合わせて設計した場合、差動増幅段から得られる差動出力のコモンモード電位が入力段のコモンモード電圧に依存して変動するという問題が存在する。このような問題を解決するために、本発明による高速シリアルディジタル伝送信号の差動回路では、ある一定のバイアス電位を出力段のソースフォロア回路のノードに入力するように構成する。これは、例えばNチャネル型素子で構成された差動増幅段とPチャネル型素子で構成された差動増幅段とのそれぞれの共通コモンノードに接続される電流源から相補型のソースフォロア回路の入力ノードまでの間に相補型のバイパス回路を設けることで実現される。これにより、入力段のコモンモード電圧に無関係に、出力段の相補型のソースフォロア回路の動作点を一定に保つことが可能になるため、結果として一定のコモンモード電位を持った差動出力が得られるバッファ段を組み上げることが可能となる。
【0040】
以下に、上記を図面を用いて詳細に説明する。図2は、Nチャネル型素子で構成された差動増幅段とPチャネル型素子で構成された差動増幅段とを並列に組み合わせることで双方のコモンモード動作範囲の限界を補間するトポロジーに、出力段の構成にソースフォロア回路を組み合わせるトポロジーを追加して設計した差動回路100の構成を示す回路図である。
【0041】
図2に示すように、差動回路100は、Nチャネル型差動増幅回路1(Nチャネル型素子による差動増幅段)と、Pチャネル型差動増幅回路2(Pチャネル型素子による差動増幅段)と、2つのソースフォロア回路5,6とを有して構成されている。
【0042】
この構成において、Nチャネル型差動増幅回路1は2つのNチャネル型MOSトランジスタ(好ましくは電界効果トランジスタ:以下、これを単にトランジスタという)101及び111よりなるNチャネル型差動素子11と、それぞれのNチャネル型MOSトランジスタ101及び111のドレインノードに接続された抵抗負荷103及び113と、2つのNチャネル型MOSトランジスタ101及び111のソースノードに共通に接続された定電流源140とを有して構成されている。同様に、Pチャネル型差動増幅回路2は2つのPチャネル型MOSトランジスタ102及び112よりなるPチャネル型差動素子12と、それぞれのPチャネル型MOSトランジスタ102及び112のドレインノードに接続された抵抗負荷104及び114と、2つのPチャネル型MOSトランジスタ102及び112のソースノードに共通に接続された定電流源141とを有して構成されている。
【0043】
また、ソースフォロア回路5は差動信号の下電圧を出力する出力段であり、Nチャネル型MOSトランジスタ101のドレインノードにゲートノードが接続されたNチャネル型MOSトランジスタ105と、これの負荷である定電流源151と、Pチャネル型MOSトランジスタ102のドレインノードにゲートノードが接続されたPチャネル型MOSトランジスタ106と、これの負荷である定電流源161とを有して構成されている。従って、ソースフォロア回路5におけるNチャネル型MOSトランジスタ105は、Nチャネル型MOSトランジスタ101の負荷として接続された抵抗負荷103における電圧降下に基づいて差動電圧を出力する。また、ソースフォロア回路5におけるPチャネル型MOSトランジスタ106は、Pチャネル型MOSトランジスタ102の負荷として接続された抵抗負荷104における電圧降下に基づいて差動電圧を出力する。
【0044】
同様に、ソースフォロア回路6は差動信号の上電圧を出力する出力段であり、Nチャネル型MOSトランジスタ111のドレインノードにゲートノードが接続されたNチャネル型MOSトランジスタ115と、これの負荷である定電流源152と、Pチャネル型MOSトランジスタ112のドレインノードにゲートノードが接続されたPチャネル型MOSトランジスタ116と、これの負荷である定電流源162とを有して構成されている。従って、ソースフォロア回路6におけるNチャネル型MOSトランジスタ115は、Nチャネル型MOSトランジスタ111の負荷として接続された抵抗負荷113における電圧降下に基づいて差動電圧を出力する。また、ソースフォロア回路6におけるPチャネル型MOSトランジスタ116は、Pチャネル型MOSトランジスタ112の負荷として接続された抵抗負荷114における電圧降下に基づいて差動電圧を出力する。
【0045】
以上のような構成に関し、図3を用いて、Nチャネル型差動増幅回路1とPチャネル型差動増幅回路2との双方のコモンモード動作範囲の限界を詳細に説明する。
【0046】
図3において、符号201はNチャネル型差動増幅回路1のための定電流源140の動作下限を決定する電圧(Vdsat)を示し、符号202は2つのNチャネル型MOSトランジスタ101及び111で構成されたNチャネル型差動素子11が動作するためのしきい値電圧(Vgs)を示している。従って、電圧Vdsat(符号201)としきい値電圧Vgs(符号202)とを電源電圧Vccから差し引いた残りの電圧Vcm(符号203)がNチャネル型差動増幅回路1のコモンモード動作範囲となる。同様に、符号211はPチャネル型差動増幅回路2のための定電流源141の動作下限を決定する電圧(Vdsat)を示し、符号212は2つのPチャネル型MOSトランジスタ102及び112で構成されたPチャネル型差動素子12が動作するためのしきい値電圧(Vgs)を示している。従って、電圧Vdsat(符号211)としきい値電圧Vgs(符号212)とを電源電圧Vccから差し引いた残りの電圧Vcm(符号213)がPチャネル型差動増幅回路2のコモンモード動作範囲となる。
【0047】
これら図2及び図3から明らかなように、それぞれの差動増幅回路(1,2)を並列に組み合わせることで、レイル・ツー・レイルのコモンモードレンジを確保することが可能である。
【0048】
次に、図2に示したような、Nチャネル型素子の差動増幅段とPチャネル型素子の差動増幅段とを並列に組み合わせたトポロジーを改良し、出力段の構成を相補型ソースフォロア回路として設計した差動回路200の構成について図4を用いて詳細に説明する。
【0049】
図4に示すように、差動回路200は、Nチャネル型差動増幅回路1と、Pチャネル型差動増幅回路2と、2つの相補型ソースフォロア回路15,16とを有して構成されている。
【0050】
この構成において、Nチャネル型差動増幅回路1及びPチャネル型差動増幅回路2は、図2に示す構成と同様である。
【0051】
また、相補型ソースフォロア回路15は差動信号の下電圧を出力する出力段であり、Nチャネル型MOSトランジスタ101のドレインノードにゲートノードが接続されたNチャネル型MOSトランジスタ105と、Pチャネル型MOSトランジスタ102のドレインノードにゲートノードが接続されたPチャネル型MOSトランジスタ106とを有して構成されている。従って、相補型ソースフォロア回路15におけるNチャネル型MOSトランジスタ105は、Nチャネル型MOSトランジスタ101の負荷として接続された抵抗負荷103における電圧降下に基づいて差動電圧を出力する。また、ソースフォロア回路15におけるPチャネル型MOSトランジスタ106は、Pチャネル型MOSトランジスタ102の負荷として接続された抵抗負荷104における電圧降下に基づいて差動電圧を出力する。
【0052】
同様に、相補型ソースフォロア回路16は差動信号の上電圧を出力する出力段であり、Nチャネル型MOSトランジスタ111のドレインノードにゲートノードが接続されたNチャネル型MOSトランジスタ115と、Pチャネル型MOSトランジスタ112のドレインノードにゲートノードが接続されたPチャネル型MOSトランジスタ116とを有して構成されている。このような構成において、相補型ソースフォロア回路(15,16)における一方のMOSトランジスタは他方のMOSトランジスタの負荷としても動作する。従って、ソースフォロア回路16におけるNチャネル型MOSトランジスタ115は、Nチャネル型MOSトランジスタ111の負荷として接続された抵抗負荷113における電圧降下に基づいて差動電圧を出力する。また、ソースフォロア回路16におけるPチャネル型MOSトランジスタ116は、Pチャネル型MOSトランジスタ112の負荷として接続された抵抗負荷114における電圧降下に基づいて差動電圧を出力する。
【0053】
以上のような構成を有する差動回路200の動作について、図5を用いて詳細に説明する。但し、図5では説明の簡略化のために、図4におけるNチャネル型MOSトランジスタ111及び115,Pチャネル型MOSトランジスタ112及び116,抵抗負荷113及び114,並びにこれらを接続する配線、即ち、差動信号における上電圧を出力するための構成(相補型ソースフォロア回路16側)を省略する。
【0054】
図5において、(a)は入力段のコモンモード電圧によりNチャネル型素子の差動増幅段とPチャネル型素子の差動増幅段とのどちらも動作している状態を説明するための図である。即ち、図5(a)に示す状態では、Nチャネル型差動素子11におけるNチャネル型MOSトランジスタ101とPチャネル型差動素子12におけるPチャネル型MOSトランジスタ102とが導通状態(on)となっている。従って、図5(a)において、相補型ソースフォロア回路15に含まれるNチャネル型MOSトランジスタ105及びPチャネル型MOSトランジスタ106のそれぞれのゲートノードに接続されたノード120,121には、Nチャネル型MOSトランジスタ101とPチャネル型MOSトランジスタ102とから出力された電圧がそれぞれ相補的に変調されて入力されている。これにより、出力である差動電圧OUTpは一定の電圧に保たれている。
【0055】
一方、図5(b)は、入力段のコモンモード電圧が上昇したために、Pチャネル型素子の差動増幅段、即ちPチャネル型差動増幅回路2の動作範囲を越えてしまい、Nチャネル型素子の差動増幅段であるNチャネル型差動増幅回路1のみが動作している状態を説明するための図である。即ち、図5(b)に示す状態では、Nチャネル型差動素子11におけるNチャネル型MOSトランジスタ101が導通状態(on)となっており、Pチャネル型差動素子12におけるPチャネル型MOSトランジスタ102が非導通状態(off)となっている。このように、図5(b)において、相補型ソースフォロア回路15に含まれるNチャネル型MOSトランジスタ105及びPチャネル型MOSトランジスタ106のそれぞれのゲートノードに接続されたノード120,121のうちノード121がPチャネル型MOSトランジスタ102を完全にoffしてしまうために、Pチャネル型差動素子12の抵抗負荷104に電流が流れず、結果として相補型ソースフォロア回路15におけるPチャネル型MOSトランジスタ106のゲートノードが接地電位に定バイアスされてしまう。これにより、図5(b)に示す状態ではPチャネル型MOSトランジスタ106が単に負荷として動作してしまい、差動回路200の等価回路的な動作が、Pチャネル型MOSトランジスタ106による負荷が接続された構成と同じ等価回路となってしまう。
【0056】
同様に、入力段のコモンモード電圧が下降した場合には、Nチャネル型素子の差動増幅段の動作範囲を越えてしまい、Pチャネル型素子の差動増幅段のみが動作する。即ち、図5において、Pチャネル型差動素子12におけるPチャネル型MOSトランジスタ102が導通状態(on)となり、Nチャネル型差動素子11におけるNチャネル型MOSトランジスタ101が非導通状態(off)となる。従って、相補型ソースフォロア回路15に含まれるNチャネル型MOSトランジスタ105及びPチャネル型MOSトランジスタ106のそれぞれのゲートノードに接続されたノード120,121のうちノード120がNチャネル型MOSトランジスタ101を完全にoffしてしまうためにNチャネル型差動素子11の抵抗負荷103に電流が流れず、結果として相補型ソースフォロア回路15におけるNチャネル型MOSトランジスタ105のゲートノードが接地電位に定バイアスされてしまう。これにより、Nチャネル型MOSトランジスタ105が単に負荷として動作してしまい、Pチャネル型MOSトランジスタ106が相補型でなく、単なるソースフォロア回路として動作し、これにNチャネル型MOSトランジスタ105による負荷が接続された構成と同じ等価回路となってしまう。
【0057】
図6に差動回路200に対して行ったシミュレーションの結果を示す。尚、このシミュレーションではコモンモードレベルを0〜2.5Vまでスイープさせる。図6に示すグラフを参照すると明らかなように、差動回路300は、出力段である相補型ソースフォロア回路の出力電圧のコモンモード電位にうねり(揺らぎ)があることが分かる。これは、上述したように、出力段に設けられた相補型ソースフォロア回路15,16を各々構成する2つのMOSトランジスタの内、一方が接地バイアスされることで、双方が異なった動作モードを取るためである。更に、図6からは、コモンモードレベル電圧が0V若しくは2.5V近傍となった際に、差動出力の振幅(以下、ゲインという)が小さくなっていることも読み取れる。
【0058】
このように入力段のコモンモードに依存して出力段の相補型ソースフォロア回路が異なる動作モードを取るため、図4に示す差動回路200の構成では、出力段である相補型ソースフォロア回路の出力電圧のコモンモード電位を一定に保つことは難しい。更に、コモンモードレベル電圧が0V若しくは2.5V近傍となった際にゲインが小さくなるという問題も存在する。
【0059】
そこで、本発明者らは、差動回路200のトポロジーを改良することで、出力段の相補型ソースフォロア回路15,16が入力段のコモンモードと異なる動作モードを取ることを防止するように構成された等価回路を見いだした。図7は、このようなトポロジーに基づいて設計した差動回路300の構成を示す回路図である。但し、図7を用いた説明では説明の簡略化のため、差動信号における上電圧を出力するための構成(相補型ソースフォロア回路16側)を省略し、且つ入力段のコモンモード電圧が上昇した場合にのみ着目して説明する。
【0060】
上述したような、入力段のコモンモード電圧が上昇した場合に生じる出力電圧のコモンモード電位の揺らぎは、Pチャネル型MOSトランジスタ102が完全にoffすることで抵抗負荷104に電流が流れず、結果的に相補型ソースフォロア回路15を構成するPチャネル型MOSトランジスタ106が接地バイアスされてしまうことが原因である。
【0061】
そこで本発明では、入力段のコモンモード電圧がPチャネル型素子の差動増幅段の動作範囲を越えてしまった場合にPチャネル型素子の差動増幅段の負荷抵抗104に定電流を導入するためのバイパス回路を付加する。このバイパス回路は、上述したような、所定のバイアス電位を相補型ソースフォロア回路15,16のノードに入力するためのバイアス入力回路として機能する。これにより、上記のような場合でも、出力段の相補型ソースフォロア回路15のNチャネル型MOSトランジスタ105に、定電流バイアスされたPチャネル型MOSトランジスタ106が負荷素子として接続される構成と同じ等価回路を実現することができる。但し、同様に、入力段のコモンモード電圧がNチャネル型素子の差動増幅段の動作範囲を越えてしまった場合には、Nチャネル型素子の差動増幅段の負荷抵抗103に定電流を導入するためのバイパス回路を負荷するような構成を設ける。これにより、上記のような場合でも、出力段の相補型ソースフォロア回路15のPチャネル型MOSトランジスタ106に、定電流バイアスされたNチャネル型MOSトランジスタ105が負荷素子として接続される構成と同じ等価回路を実現することができる。
【0062】
このようなバイパス回路は、Pチャネル型素子で構成された差動増幅段のコモンノードに接続された定電流源141から、同差動増幅段の負荷(抵抗負荷104及びPチャネル型MOSトランジスタ106)に接続されたノードに電流をバイパスするための構成である。このため、図7に示すようなバイアス電位VBpでバイアスされたPチャネル型MOSトランジスタ502をそれぞれのノード間に接続することでバイパス回路を構成することが可能である。
【0063】
〔実施例〕
次に、図7で用いた等価回路に基づいて設計した差動回路400の具体的な実施例について、図面を用いて詳細に説明する。より詳細には、Nチャネル型素子の差動増幅段とPチャネル型素子の差動増幅段とを並列に組み合わせて双方のコモンモード動作範囲の限界を補間するようなトポロジーに、出力段の構成として相補型ソースフォロア回路を組み合わるトポロジーと、更に出力段のコモンモード電位を一定に保つために差動増幅段のコモンモードと相補型ソースフォロア回路のゲートノード入力との間にバイパス回路を設けるトポロジーとを追加して差動回路400を設計する。
【0064】
図8は、差動回路400の構成を示すブロック図である。図8に示すように、差動回路400は、Nチャネル型差動増幅回路1とPチャネル型差動増幅回路2と、2つの相補型ソースフォロア回路15,16と、Nチャネル型差動素子11を流れる電流をバイパスするための第1のバイパス回路51と、Pチャネル型差動素子12を流れる電流をバイパスするための第2のバイパス回路52とを有して構成されている。
【0065】
また、図8に示す差動回路400の詳細な回路構成を図9に示す。図9を参照すると明らかなように、Nチャネル型差動増幅回路1は、一対のNチャネル型素子で構成されたNチャネル型差動素子11と、Nチャネル型差動素子11の抵抗負荷103,113と、Nチャネル型差動素子11の定電流源140とで構成されるNチャネル型差動増幅回路1とを有して構成されている。Pチャネル型差動増幅回路2は、一対のPチャネル型素子で構成されたPチャネル型差動素子12と、Pチャネル型差動素子12の抵抗負荷104,114と、Pチャネル型差動素子12の定電流源141とを有して構成されている。また、Nチャネル型MOSトランジスタ105及びPチャネル型MOSトランジスタ106で構成される相補型ソースフォロア回路15には、2つの差動増幅段の出力ノードの内、ノード130とノード131とが入力される。更に、Nチャネル型MOSトランジスタ115及びPチャネル型MOSトランジスタ116で構成される相補型ソースフォロア回路16には、2つの差動増幅段の出力ノードの内、ノード120とノード121とが入力される。
【0066】
また、第1のバイパス回路51は、ゲートノードにバイアス電位VBnが印加される2つのNチャネル型MOSトランジスタ501,511より構成されており、各々Nチャネル型MOSトランジスタ101,111をバイパスして定電流源140とノード130,120とを接続する。同様に、第2のバイパス回路52は、ゲートノードにバイアス電位VBpが印加されるPチャネル型MOSトランジスタ502,512より構成されており、各々Pチャネル型MOSトランジスタ102,112をバイパスして定電流源141とノード131,121とを接続する。このように、第1及び第2のバイパス回路51,52を構成するNチャネル型/Pチャネル型MOSトランジスタ(501,511,502,512)を各々定電圧によりバイアスすることで、上述したように、相補型ソースフォロア回路15,16を構成するそれぞれのNチャネル型/Pチャネル型MOSトランジスタ105,115,106,116が接地バイアスされることを防止できる。尚、他の構成は図4と同様であるため、ここでは説明を省略する。
【0067】
このように構成した差動回路400に対して行ったシミュレーションの結果を図10に示す。尚、このシミュレーションでも、図6に示すシミュレーション結果と比較するために、コモンモードレベルを0〜2.5Vまでスイープさせ、また、VBp=1.5V,VBn=1.0Vとしている。図10を参照すると明らかなように、差動回路400は、出力段である相補型ソースフォロア回路の出力電圧のコモンモード電位のうねり(揺らぎ)が解消され、一定になったことが分かる。
【0068】
以上のトポロジーを用いて設計することで、出力のコモンモード電位の問題は解決されるが、一方、ゲインが変動する問題は解決されていない。このことは、図10に示すシミュレーション結果からも読み取れる。そこで、本発明者らは、第1及び第2のバイパス回路51,52のゲートノードに印加するバイアス電位を調整することで、テイル電流がバイパスされ、ゲインの問題が解決されることを見いだした。
【0069】
つまり、Nチャネル型差動増幅回路1及びPチャネル型差動増幅回路2の両方が動作している状態でテイル電流がバイパスされるように、バイアス電位VBp,VBnの値を決定することで、ゲインの問題が解決される。
【0070】
このバイアス電位VBp及びVBnの値は、Nチャネル型差動増幅回路1の入力信号INp及びPチャネル型差動増幅回路2の入力信号INnとは独立の値であり、任意の一定電圧である。
【0071】
簡単な検証として、図11(a)に、VBp=VBn=Vcc/2として、バイアスをそれぞれ0.5Vだけ深くした場合のシミュレーション結果を示す。尚、比較のために図11(b)に図10に示すシミュレーション結果の拡大図を示す。図11(a),(b)を参照すると明らかなように、上記のようにバイアス電位VBp,VBnを調整することでゲインが安定化されたことが分かる。
【0072】
尚、従来技術1として図1を用いて説明した差動回路は、Pチャネル型/Nチャネル型MOSトランジスタで構成されたアクティブロード810,812,822,824の動作点が3極管領域から5極管領域に移動することを防ぎ、常に3極管領域で動作するように構成することで、差動出力の非線型動作を防き、安定化を図ることを目的としたものである。従って、本実施形態の目的である入力段のコモンモードに依存して出力段の相補型ソースフォロア回路が異なる動作モードを取ることで生じる出力段の相補型ソースフォロア回路の出力電圧のコモンモード電位を一定に保つことに関しては、従来技術1により解決されるものではない。加えて、本実施形態の限定的な特徴である前記Nチャネル型差動素子用の定電流源と差動増幅段の出力ノードとの間と、前記Pチャネル差動素子用の定電流源と差動増幅段の出力ノードとの間に、それぞれ第1及び第2のバイパス回路を設けることに関しては、従来技術1において何ら開示されておらず、従って、従来技術1から当業者が容易に相当し得るものではない。
【0073】
また、上記のように構成される等価回路に基づいて設計した差動回路400は、例えば図12に示すような受信装置1000、特にLVDS(Low Voltage Differential Signaling)レシーバ1000における差動回路として組み込まれる。この構成において、差動回路400はLVDS入力インタフェース1001,1002におけるLVDS信号の入力段に設けられている。尚、この際、LVDS信号の終端抵抗は100Ωとする。また、上記の構成において、差動回路400単一のチップ上に高集積に形成されている。これにより、フィードバック構成を有することなく、一定のコモンモード電位を持った差動出力を出力でき、且つチップ内部負荷をドライブするのに適当なバッファ段を有する差動回路を備える受信装置が実現される。
【0074】
〔他の実施形態〕
尚、以上で説明した実施形態は本発明の好適な一実施形態にすぎず、本発明はその趣旨を逸脱しない限り種々変形して実施可能である。
【0075】
【発明の効果】
以上説明したように、フィードバック構成を有することなく、一定のコモンモード電位を持った差動出力を出力でき、且つチップ内部負荷をドライブするのに適当なバッファ段を有する差動回路及びそれを備えた受信装置が実現される。
【0076】
即ち、シリアルディジタル伝送信号の差動回路において、特にシリアル伝送データの受信に用いられるレイル・ツー・レイルの差動図副回路装置を構成する際に問題となる入力コモンモード電圧による出力コモンモード電位の変調をなくすことが可能となるので、一定のコモンモード電位を持った差動出力を持ち且つチップ内部負荷をドライブするに適当なバッファ段を組み合わせたレイル・ツー・レイルの差動回路を実現できる。更に、これを備えた受信装置も実現される。
【図面の簡単な説明】
【図1】従来技術1による差動回路800の構成を示すブロック図である。
【図2】本発明の説明において用いられた差動回路100の構成を示す回路図である。
【図3】図2に示す差動回路100の動作を説明するための図である。
【図4】本発明の説明において用いられた差動回路200の構成を示す回路図である。
【図5】図4に示す差動回路200の動作を説明するための図である。
【図6】図4に示す差動回路200に対して行ったシミュレーション結果を示すグラフである。
【図7】本発明による差動回路300の構成を示す回路図である。
【図8】図7に示す差動回路300のトポロジーを用いて設計した差動回路400の構成を示すブロック図である。
【図9】図8に示す差動回路400の回路構成を示す図である。
【図10】図8に示す差動回路400に対して行ったシミュレーション結果を示すグラフである。
【図11】図8に示す差動回路400において第1及び第2のバイパス回路51,52に印加するバイアス電位VBp,VBnを電源電圧Vccの1/2とした場合のシミュレーション結果を示すグラフである。
【図12】本発明による差動回路400を備えた受信装置1000の構成を示すブロック図である。
【符号の説明】
1 Nチャネル型差動増幅回路
2 Pチャネル型差動増幅回路
5、6 ソースフォロア回路
11 Nチャネル型差動素子
12 Pチャネル型差動素子
15、16 相補型ソースフォロア回路
51 第1のバイパス回路
52 第2のバイパス回路
100、200、300、400 差動回路
101、105、111、115、501、511 Nチャネル型MOSトランジスタ
102、106、112、116、502、512 Pチャネル型MOSトランジスタ
103、104、113、114 抵抗負荷
120、121、130、131、123、133 ノード
140、141、151、152、161、162 定電流源
1000 受信装置
1001、1002 LVDS入力インタフェース
Claims (22)
- 信号の入力段に設けられた差動素子と該差動素子に接続された定電流源と前記差動素子に接続された負荷とを有して構成された差動増幅回路と、前記負荷における電圧降下に基づいて差動電圧を出力するソースフォロア回路とを有する差動回路において、
前記差動素子が非導通状態にあるとき、前記ソースフォロア回路へ所定のバイアス電位を入力するバイアス入力回路を有することを特徴とする差動回路。 - 前記所定のバイアス電位は前記差動素子に入力される前記信号とは独立の一定電圧であることを特徴とする請求項1記載の差動回路。
- 信号の入力段に設けられた差動素子と該差動素子に接続された定電流源と前記差動素子に接続された負荷とを有して構成された差動増幅回路と、前記負荷における電圧降下に基づいて差動電圧を出力するソースフォロア回路とを有する差動回路において、
前記定電流源と前記負荷との間に接続された前記差動素子を流れる電流をバイパスするバイパス回路を有することを特徴とする差動回路。 - 前記バイパス回路は前記差動素子が非導通状態にあるとき、該差動素子を流れる電流をバイパスすることを特徴とする請求項3記載の差動回路。
- 信号の入力段に設けられた第1の差動素子と該第1の差動素子に接続された第1の定電流源と、第1の差動素子に接続された第1及び第2の負荷とを有して構成された第1の差動増幅回路と、前記信号の入力段に設けられた第2の差動素子と該第2の差動素子に接続された第2の定電流源と前記第2の差動素子に接続された第3及び第4の負荷とを有して構成された第2の差動増幅回路と、前記第1又は第3の負荷における電圧降下に基づいて第1の差動電圧を出力する第1のソースフォロア回路と、前記第2又は第4の負荷における電圧降下に基づいて第2の差動電圧を出力する第2のソースフォロア回路とを有する差動回路において、
前記第1の定電流源と前記第1及び第2の負荷との間に接続された前記第1の差動素子を流れる電流をバイパスする第1のバイパス回路と、
前記第2の定電流源と前記第3及び第4の負荷との間に接続された前記第2の差動素子を流れる電流をバイパスする第2のバイパス回路とを有することを特徴とする差動回路。 - 前記第1のバイパス回路は前記第1の差動素子が非導通状態にあるとき、該第1の差動素子を流れる電流をバイパスし、
前記第2のバイパス回路は前記第2の差動素子が非導通状態にあるとき、該第2の差動素子を流れる電流をバイパスすることを特徴とする請求項5記載の差動回路。 - 前記第1及び第2のソースフォロア回路は2つのMOSトランジスタを有して構成された相補型であることを特徴とする請求項5又は6記載の差動回路。
- 前記第1の差動素子は2つのNチャネル型MOSトランジスタを含み、
前記第1のバイパス回路は前記2つのNチャネル型MOSトランジスタを流れる電流を各々バイパスする2つのNチャネル型MOSトランジスタを含み、
前記第2の差動素子は2つのPチャネル型MOSトランジスタを含み、
前記第2のバイパス回路は前記2つのPチャネル型MOSトランジスタを流れる電流を各々バイパスする2つのPチャネル型MOSトランジスタを含んで構成されていることを特徴とする請求項5から7の何れか1項に記載の差動回路。 - 前記第2のバイパス回路における2つのPチャネル型MOSトランジスタのゲートノードには、前記第1の差動素子又は前記第2の差動素子に入力される前記信号とは独立のバイアス電位が印加されることを特徴とする請求項8記載の差動回路。
- 前記第1のバイパス回路における2つのNチャネル型MOSトランジスタ及び前記第2のバイパス回路における2つのPチャネル型MOSトランジスタのゲートノードには、等しいバイアス電位が印加されることを特徴とする請求項8又は9記載の差動回路。
- 前記信号は低電圧差動信号であることを特徴とする請求項1から10の何れか1項に記載の差動回路。
- 信号の入力段に設けられた差動素子と該差動素子に接続された定電流源と前記差動素子に接続された負荷とを有して構成された差動増幅回路と、前記負荷における電圧降下に基づいて差動電圧を出力するソースフォロア回路とを有する差動回路を備えた受信装置において、
前記差動素子が非導通状態にあるとき、前記ソースフォロア回路へ所定のバイアス電位を入力するバイアス入力回路を有することを特徴とする受信装置。 - 前記所定のバイアス電位は前記差動素子に入力される前記信号とは独立の一定電圧であることを特徴とする請求項12記載の受信装置。
- 信号の入力段に設けられた差動素子と該差動素子に接続された定電流源と前記差動素子に接続された負荷とを有して構成された差動増幅回路と、前記負荷における電圧降下に基づいて差動電圧を出力するソースフォロア回路とを有する差動回路を備える受信装置において、
前記差動回路が前記定電流源と前記負荷との間に接続された前記差動素子を流れる電流をバイパスするバイパス回路を有することを特徴とする受信装置。 - 前記バイパス回路は前記差動素子が非導通状態にあるとき、該差動素子を流れる電流をバイパスすることを特徴とする請求項14記載の受信装置。
- 信号の入力段に設けられた第1の差動素子と該第1の差動素子に接続された第1の定電流源と、第1の差動素子に接続された第1及び第2の負荷とを有して構成された第1の差動増幅回路と、前記信号の入力段に設けられた第2の差動素子と該第2の差動素子に接続された第2の定電流源と前記第2の差動素子に接続された第3及び第4の負荷とを有して構成された第2の差動増幅回路と、前記第1又は第3の負荷における電圧降下に基づいて第1の差動電圧を出力する第1のソースフォロア回路と、前記第2又は第4の負荷における電圧降下に基づいて第2の差動電圧を出力する第2のソースフォロア回路とを有する差動回路を備えた受信装置において、
前記差動回路が、前記第1の定電流源と前記第1及び第2の負荷との間に接続された前記第1の差動素子を流れる電流をバイパスする第1のバイパス回路と、前記第2の定電流源と前記第3及び第4の負荷との間に接続された前記第2の差動素子を流れる電流をバイパスする第2のバイパス回路とを有することを特徴とする受信装置。 - 前記第1のバイパス回路は前記第1の差動素子が非導通状態にあるとき、該第1の差動素子を流れる電流をバイパスし、
前記第2のバイパス回路は前記第2の差動素子が非導通状態にあるとき、該第2の差動素子を流れる電流をバイパスすることを特徴とする請求項16記載の受信装置。 - 前記第1及び第2のソースフォロア回路は2つのMOSトランジスタを有して構成された相補型であることを特徴とする請求項16又は17記載の受信装置。
- 前記第1の差動素子は2つのNチャネル型MOSトランジスタを含み、
前記第1のバイパス回路は前記2つのNチャネル型MOSトランジスタを流れる電流を各々バイパスする2つのNチャネル型MOSトランジスタを含み、
前記第2の差動素子は2つのPチャネル型MOSトランジスタを含み、
前記第2のバイパス回路は前記2つのPチャネル型MOSトランジスタを流れる電流を各々バイパスする2つのPチャネル型MOSトランジスタを含んで構成されていることを特徴とする請求項16から18の何れか1項に記載の受信装置。 - 前記第2のバイパス回路における2つのPチャネル型MOSトランジスタのゲートノードには、前記第1の差動素子又は前記第2の差動素子に入力される前記信号とは独立のバイアス電位が印加されることを特徴とする請求項19記載の受信装置。
- 前記第1のバイパス回路における2つのNチャネル型MOSトランジスタ及び前記第2のバイパス回路における2つのPチャネル型MOSトランジスタのゲートノードには、等しいバイアス電位が印加されることを特徴とする請求項19又は20記載の受信装置。
- 前記信号は低電圧差動信号であることを特徴とする請求項12から21の何れか1項に記載の受信装置。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002318807A JP4235433B2 (ja) | 2002-10-31 | 2002-10-31 | 受信回路及びそれを備えた差動回路 |
KR1020057006839A KR100669106B1 (ko) | 2002-10-31 | 2003-10-30 | 차동 회로 |
CNB2003801026278A CN100471053C (zh) | 2002-10-31 | 2003-10-30 | 差动电路及具有该差动电路的接收装置 |
EP03770036A EP1564884A4 (en) | 2002-10-31 | 2003-10-30 | DIFFERENTIAL SWITCHING AND RECEIVER WITH IT |
PCT/JP2003/013942 WO2004040754A1 (ja) | 2002-10-31 | 2003-10-30 | 差動回路及びそれを備えた受信装置 |
US10/533,141 US7339421B2 (en) | 2002-10-31 | 2003-10-30 | Differential circuit and receiver with same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002318807A JP4235433B2 (ja) | 2002-10-31 | 2002-10-31 | 受信回路及びそれを備えた差動回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004153713A true JP2004153713A (ja) | 2004-05-27 |
JP4235433B2 JP4235433B2 (ja) | 2009-03-11 |
Family
ID=32211787
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002318807A Expired - Fee Related JP4235433B2 (ja) | 2002-10-31 | 2002-10-31 | 受信回路及びそれを備えた差動回路 |
Country Status (6)
Country | Link |
---|---|
US (1) | US7339421B2 (ja) |
EP (1) | EP1564884A4 (ja) |
JP (1) | JP4235433B2 (ja) |
KR (1) | KR100669106B1 (ja) |
CN (1) | CN100471053C (ja) |
WO (1) | WO2004040754A1 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100699585B1 (ko) | 2005-06-07 | 2007-03-23 | 삼성전기주식회사 | 출력 버퍼회로 |
JP2008054034A (ja) * | 2006-08-24 | 2008-03-06 | Sony Corp | 駆動回路 |
JP2008092106A (ja) * | 2006-09-29 | 2008-04-17 | Nec Electronics Corp | 差動増幅回路 |
JP2015154701A (ja) * | 2014-02-19 | 2015-08-24 | 株式会社デンソー | ゲート駆動回路 |
JP2018011103A (ja) * | 2016-07-11 | 2018-01-18 | 新日本無線株式会社 | コンパレータ |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100939622B1 (ko) * | 2005-05-26 | 2010-01-29 | 쟈인 에레쿠토로닉스 가부시키가이샤 | 신호 변환 회로 |
US8284823B2 (en) | 2006-01-03 | 2012-10-09 | Nxp B.V. | Serial data communication system and method |
JP4775308B2 (ja) * | 2007-04-25 | 2011-09-21 | 株式会社日立製作所 | 回路ブロック間送受信回路を持つ半導体装置 |
JP5022789B2 (ja) * | 2007-06-27 | 2012-09-12 | ザインエレクトロニクス株式会社 | 信号変換回路及びレール・ツー・レール回路 |
US7576609B1 (en) * | 2008-02-21 | 2009-08-18 | Himax Technologies Limited | Preamplifier for receiver and method thereof |
JP5293320B2 (ja) * | 2009-03-23 | 2013-09-18 | 富士通セミコンダクター株式会社 | 受信回路 |
EP2278714B1 (en) * | 2009-07-02 | 2015-09-16 | Nxp B.V. | Power stage |
CN103296984A (zh) * | 2012-02-28 | 2013-09-11 | 国际商业机器公司 | 低压差分信号接收器 |
US8867592B2 (en) | 2012-05-09 | 2014-10-21 | Nxp B.V. | Capacitive isolated voltage domains |
US9007141B2 (en) | 2012-05-23 | 2015-04-14 | Nxp B.V. | Interface for communication between voltage domains |
US8680690B1 (en) | 2012-12-07 | 2014-03-25 | Nxp B.V. | Bond wire arrangement for efficient signal transmission |
US9467060B2 (en) | 2013-04-03 | 2016-10-11 | Nxp B.V. | Capacitive level shifter devices, methods and systems |
CN103166626A (zh) * | 2013-04-03 | 2013-06-19 | 中国科学院微电子研究所 | 一种带有电流自动控制的低压差分信号接收电路 |
US8896377B1 (en) | 2013-05-29 | 2014-11-25 | Nxp B.V. | Apparatus for common mode suppression |
US10128824B2 (en) * | 2016-11-04 | 2018-11-13 | Realtek Semiconductor Corp. | Common-mode clamping circuit and method thereof |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0758872B2 (ja) | 1986-03-31 | 1995-06-21 | 株式会社東芝 | 電力増幅回路 |
US5045806A (en) * | 1988-04-17 | 1991-09-03 | Teledyne Industries | Offset compensated amplifier |
JP3052712B2 (ja) * | 1993-12-27 | 2000-06-19 | 富士通株式会社 | 増幅部 |
US5999028A (en) * | 1997-12-22 | 1999-12-07 | Hewlett-Packard Company | Differential circuits with adjustable propagation timing |
JPH11231954A (ja) * | 1998-02-16 | 1999-08-27 | Mitsubishi Electric Corp | 内部電源電圧発生回路 |
US6320422B1 (en) * | 1999-11-23 | 2001-11-20 | National Semiconductor Corporation | Complementary source coupled logic |
US6297685B1 (en) * | 2000-06-14 | 2001-10-02 | International Business Machines Corporation | High-speed fully-compensated low-voltage differential driver/translator circuit arrangement |
JP7058872B2 (ja) * | 2018-06-05 | 2022-04-25 | 多摩川精機株式会社 | 回転角検出機能を備える磁歪式トルクセンサ |
-
2002
- 2002-10-31 JP JP2002318807A patent/JP4235433B2/ja not_active Expired - Fee Related
-
2003
- 2003-10-30 CN CNB2003801026278A patent/CN100471053C/zh not_active Expired - Fee Related
- 2003-10-30 EP EP03770036A patent/EP1564884A4/en not_active Withdrawn
- 2003-10-30 US US10/533,141 patent/US7339421B2/en not_active Expired - Lifetime
- 2003-10-30 KR KR1020057006839A patent/KR100669106B1/ko active IP Right Grant
- 2003-10-30 WO PCT/JP2003/013942 patent/WO2004040754A1/ja active Application Filing
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100699585B1 (ko) | 2005-06-07 | 2007-03-23 | 삼성전기주식회사 | 출력 버퍼회로 |
JP2008054034A (ja) * | 2006-08-24 | 2008-03-06 | Sony Corp | 駆動回路 |
JP2008092106A (ja) * | 2006-09-29 | 2008-04-17 | Nec Electronics Corp | 差動増幅回路 |
JP2015154701A (ja) * | 2014-02-19 | 2015-08-24 | 株式会社デンソー | ゲート駆動回路 |
JP2018011103A (ja) * | 2016-07-11 | 2018-01-18 | 新日本無線株式会社 | コンパレータ |
Also Published As
Publication number | Publication date |
---|---|
JP4235433B2 (ja) | 2009-03-11 |
US7339421B2 (en) | 2008-03-04 |
US20060139085A1 (en) | 2006-06-29 |
EP1564884A1 (en) | 2005-08-17 |
WO2004040754A1 (ja) | 2004-05-13 |
EP1564884A4 (en) | 2006-01-18 |
CN100471053C (zh) | 2009-03-18 |
CN1708897A (zh) | 2005-12-14 |
KR100669106B1 (ko) | 2007-01-16 |
KR20050071601A (ko) | 2005-07-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4235433B2 (ja) | 受信回路及びそれを備えた差動回路 | |
US7391825B2 (en) | Comparator circuit having reduced pulse width distortion | |
US7129756B2 (en) | Semiconductor integrated circuit | |
US20040246613A1 (en) | Voltage mode current-assisted pre-emphasis driver | |
US7782142B2 (en) | High speed differential to single ended converting circuit | |
JP2006174457A (ja) | 低電圧差動信号の駆動回路及び制御方法 | |
US9628076B2 (en) | Transmission circuit and semiconductor integrated circuit | |
US7495510B2 (en) | Current source circuit and differential amplifier | |
US7342418B2 (en) | Low voltage differential signal receiver | |
US6320422B1 (en) | Complementary source coupled logic | |
US7609097B2 (en) | Driver circuit and a method for matching the output impedance of a driver circuit with a load impedance | |
US6642788B1 (en) | Differential cascode amplifier | |
US20080169847A1 (en) | Driver and driver/receiver system | |
US8427204B2 (en) | Mixed-mode input buffer | |
US20140240019A1 (en) | Current mode logic latch | |
US6771131B2 (en) | CMOS Amplifier for optoelectronic receivers | |
US6529036B1 (en) | Low noise, reduced swing differential output buffer design | |
US7501873B2 (en) | Digitally controlled threshold adjustment circuit | |
US7786804B2 (en) | Driving amplifier circuit with digital control and DC offset equalization | |
US6348817B2 (en) | Complementary current mode driver for high speed data communications | |
US6580323B2 (en) | Interface circuit for a differential signal | |
US6593769B1 (en) | Differential, reduced swing buffer design | |
TW201539974A (zh) | 放大器及其放大方法 | |
US7800432B2 (en) | Semiconductor circuit and controlling method thereof | |
US11967395B2 (en) | Buffers and multiplexers |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050719 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080722 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080922 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081209 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081215 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111219 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4235433 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111219 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121219 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121219 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131219 Year of fee payment: 5 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |