JP2004153091A - 半導体装置 - Google Patents
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Abstract
【解決手段】半導体装置は、半導体基板と、複数の活性領域を画定する素子分離領域と、各活性領域に半導体素子を形成するため、活性領域表面上に形成されたゲート電極と、ゲート電極を覆って、半導体基板上に形成された層間絶縁膜と、層間絶縁膜を貫通し、複数の半導体素子領域を接続するローカル配線と、ローカル配線とは電気的に分離して形成された複数のローカル配線ダミーと、各々が、素子分離領域を貫通するように形成された活性領域ダミー、活性領域ダミーとその上に形成されたゲート電極ダミーの積層ダミー、素子分離領域の上に形成されたゲート電極ダミーのいずれかを含む、複数の下層ダミーと、を有し、ローカル配線ダミーの各々は2つの下層ダミーには接続されないように配置される。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は半導体装置に関し、特に電気回路としては機能しないダミー構造を有する半導体装置に関する。ダミー構造としては活性領域ダミー、ゲート電極ダミー、ローカル配線ダミー等がある。
【0002】
【関連技術】
近年、半導体集積回路装置の集積度の向上に伴い、素子分離技術としてLOCOS(local oxidation of silicon)に代って平坦性に優れたSTI(shallow trench isolation)が採用されるようになった。ゲート長は益々短くなり、ゲート電極のパターニングには高い加工精度が要求される。さらに、MOSトランジスタ、キャパシタ等のデバイス同士を局所的な範囲で電気的に接続するローカル配線を用いることが多くなっている。
【0003】
例えば、シリコン基板上に、バッファ酸化シリコン膜、窒化シリコン膜を形成し、活性領域を画定する素子分離領域の形状を有する開口を形成する。窒化シリコン膜をマスクとし、シリコン基板をエッチングして素子分離用溝を形成する。
【0004】
酸化シリコン膜等の絶縁層を堆積し、素子分離用溝を埋め込む。窒化シリコン膜上に堆積した不要な絶縁膜を化学機械研磨(chemical mechanical polishing、CMP)で除去する。素子分離領域を備え、平坦な表面を有するシリコン基板が得られる。
【0005】
窒化シリコン膜のマスクを除去し、必要なイオン注入を行なった後、活性領域表面にゲート酸化膜、多結晶シリコン膜を形成し、ホトレジストパターンを用いた異方性エッチングによりゲート電極(及びワード線)をパターニングする。高精度のパターニングにより、ゲート長の短いゲート電極が形成される。
【0006】
ゲート電極両側にエクステンション領域用のイオン注入を行なった後、酸化シリコン膜等の絶縁膜を堆積し、異方性エッチングを行なってサイドウォールスペーサを形成する。ゲート電極及びサイドウォールスペーサをマスクとし、高濃度のソース/ドレイン領域用のイオン注入を行う。アニ−リングを行い、イオン注入した不純物を活性化する。
【0007】
ゲート電極及びソース/ドレイン領域の抵抗を低減したい場合には、さらにシリコン基板表面上にCo等のシリサイド化可能な金属を堆積し、シリサイド化反応を行って露出しているシリコン表面にシリサイド層を形成する。
【0008】
その後、ゲート電極を埋め込む層間絶縁膜を堆積する。ゲート電極等に基づく表面の凹凸をCMPを行って平坦化する。電極引き出し用のビア孔及びローカル配線用の溝を異方性エッチングにより形成する。ローカル配線用溝は、例えば一定の幅を有する。Ti層、TiN層、W層等の金属層を堆積し、ビア孔及びローカル配線用溝を埋め込む。層間絶縁膜表面上に堆積した不要の金属層をCMP等により除去する。その後、必要な上層配線及び層間絶縁膜を形成する。
【0009】
シリコン基板表面上のゲート電極、ローカル配線は、集積度が高く、最も精度が必要とされる。高精度のホトリソグラフィーは、下地表面が平坦なことを要求する。表面に凹凸があると、ホトリソグラフィにおける像転写精度が低下してしまう。ゲート電極やローカル配線(ビア孔を含む)のエッチングにおいてエッチング対象領域の分布にバラツキがあると、エッチレートにバラツキを生じてしまう。
【0010】
STI作成工程において、素子分離領域の分布に大きなバラツキがあると、太幅の溝に埋め込まれた酸化シリコン膜中央部が他より早く研磨されてしまうディッシングが生じる。又、太幅の溝にはされまれた細幅の活性領域や、細幅の活性領域が密集している領域においては、CMPが窒化シリコン膜で停止せず、活性領域が研磨されてしまうエロージョンが生じる。このような現象により、基板表面の平坦性が失われると、その後の上層に対するリソグラフィ工程に影響を与える。
【0011】
層間絶縁膜にビア孔やローカル配線用溝を形成し、導電層を埋め込んだ後行うCMPにおいても、ビア導電体やローカル配線の分布にバラツキがあると、同様の現象が生じる。
【0012】
表面の平坦性を確保するためには、素子分離領域によって画定される活性領域の他、活性領域ダミーを配置することが望まれ、ビア孔やローカル配線用溝の配置においても同様ローカル配線ダミーを配置することが望まれる。ゲート電極作成工程においても、ゲート電極の分布を均一化させるため、ゲート電極ダミーを形成することが望まれる。このようなダミー領域は、自動演算によって設計される場合が多い。しかしながら、ダミー領域の形成により他の問題が生じることもある。
【0013】
図9(A)、(B)は、活性領域ダミーの形成により問題が生じる場合を示している。活性領域ARは、素子分離領域内に露出したシリコン表面である。活性領域ARを横切るように、絶縁ゲート電極Gが形成されている。活性領域AR下部には、n型ウエルNWが延在する。n型ウエルNWの周囲は、p型ウエルPWが取り囲んでいる。このような配置において、活性領域ダミーARDを図に示すように、n型ウエルNWとp型ウエルPWの境界をまたぐように形成すると、問題が生じる。
【0014】
図9〈B〉に示すように、n型ウエルNW、p型ウエルPWの境界をまたぐように活性領域ダミーARDが形成され、その表面にシリサイド層SILが形成されると、シリサイド層SILによってn型ウエルNWとp型ウエルPWが短絡されてしまう。
【0015】
図9(C)は、素子分離領域STI表面上に形成されたゲート電極ダミーGDの構成を示す。ゲート電極を素子分離領域上に延在させると、同様の断面構造となる。多結晶シリコン層のパターンが形成され、その側壁上にはサイドウォールスペーサが形成されている。又、多結晶シリコン層表面にはシリサイド層SILが形成されている。
【0016】
活性領域ダミーARD、ゲート電極ダミーGDを形成した後、その上に形成する層間絶縁膜にローカル配線ダミーLIDを形成する。ローカル配線ダミーにとって活性領域ダミーARD及びゲート電極ダミーGDは、下層に当るダミーであるため、まとめて下層ダミーLDと呼ぶ。
【0017】
図9(D)は、活性領域ダミーARD、ローカル配線ダミーLIDを介して問題が生じる場合を示す。図9(A)同様の構成において、n型ウエルNW内に活性領域ダミーARD1、p型ウエルPW内に活性領域ダミーARD2が形成されている。実デバイスのローカル配線LI1、LI2を形成する工程と同時に、ローカル配線ダミーLIDを形成する。
【0018】
ローカル配線ダミーLIDが、活性領域ARD1、ARD2を電気的に接続すると、ローカル配線ダミーLIDを介してn型ウエルNW、p型ウエルPWが短絡されてしまう。活性領域ダミーとローカル配線ダミーとを互いに独立に設計すると、このような問題が生じる。
【0019】
図9(E)は、ダミー形成により生じる他の問題を例示する。下層ダミーLDが配置された上に、ローカル配線ダミーLIDが配置され、下層ダミーLDを電気的に接続したとする。この領域上に配線を形成すると、配線とローカル配線ダミーLIDが寄生容量を形成する。ローカル配線ダミーLIDが複数の下層ダミーに電気的に接続されていると、寄生容量が大きくなってしまう。寄生容量が不均一にばらつくと、配線の電気的性能がばらついてしまう。
【0020】
寄生容量均一化のため、ダミーパターンを装置の基本軸に対して斜めに配列する提案もある。
【0021】
【特許文献1】
特許第3247600号公報
【0022】
【発明が解決しようとする課題】
本発明の目的は、ダミーによって平坦性を確保すると共に、ダミー形成により実デバイスに与える影響を低減した半導体装置を提供することである。
【0023】
本発明の他の目的は、ダミーを作成しても、上層配線の寄生容量を均一に保ち、かつシリサイドプロセスを用いてもウエル間を短絡させることのない半導体装置を提供することである。
【0024】
【課題を解決するための手段】
本発明の1観点によれば、半導体基板と、複数の活性領域を画定するように前記半導体基板の表層に形成された素子分離領域と、前記各活性領域に半導体素子を形成するため、活性領域の基板表面上に形成された少なくとも1つのゲート電極と、前記ゲート電極を覆って、前記半導体基板上に形成された層間絶縁膜と、前記層間絶縁膜を貫通し、複数の前記半導体素子領域を接続するローカル配線と、前記層間絶縁膜を貫通し、前記ローカル配線とは電気的に分離して形成された複数のローカル配線ダミーと、各々が、前記素子分離領域を貫通するように形成された活性領域ダミー、前記素子分離領域を貫通するように形成された活性領域ダミーとその上に形成されたゲート電極ダミーの積層ダミー、前記素子分離領域の上に形成されたゲート電極ダミーのいずれかを含む、複数の下層ダミーと、を有し、前記ローカル配線ダミーの各々は2つの下層ダミーには接続されないように配置されている半導体装置が提供される。
【0025】
【発明の実施の形態】
以下、図面を参照して本発明の実施例を説明する。
図1は、本発明の実施例による半導体装置の表面配置の例を示す。STIによる素子分離領域4の中に、活性領域AR(n)、AR(p)が画定されている。pチャンネルMOSトランジスタ用活性領域AR(p)は、n型ウエルNW内に配置されている。n型ウエルNWを取り囲むように、p型ウエルPWが配置されている。nチャンネルMOSトランジスタ用活性領域AR(n)はp型ウエルPW内に配置されている。n型ウエルNW、p型ウエルPWの領域内に、それぞれ境界を跨がないように活性領域ダミー18が配置されている。
【0026】
活性領域AR(n)を横切るように、ゲート電極Gが形成されている。ゲート電極Gと同一層により、各活性領域ダミー18上にゲート電極ダミー19が形成されている。活性領域に形成した半導体素子の所望領域間を接続するように、ローカル配線LIが形成されている。
【0027】
又、各活性領域ダミー18上にも、ローカル配線ダミー20が形成されている。ローカル配線ダミー20は、その下のゲート電極ダミー19上に形成され、ゲート電極ダミー19は、その下の活性領域18領域内に形成されている。
【0028】
ゲート電極ダミーの幅は、種々のゲート電極幅から最適幅を選択して採用すればよい。ローカル配線は一般的に単一の幅が採用されている。ローカル配線ダミーの幅は、ローカル配線と同一でもよいが、より大きくしてもよい。但し、ローカル配線ダミーの幅は、ローカル配線の幅の1〜2倍とすることが好ましい。2種類以上の幅を採用することも可能である。
【0029】
このような配置とすれば、ローカル配線ダミー20が、複数の活性領域ダミー18に接続されることはない。活性領域ダミー18は、ウエル間をまたいでは形成されていないため、n型ウエルNW、p型ウエルPWは短絡されることがない。ローカル配線ダミー20が、複数のゲート電極ダミー19又は複数の活性領域ダミー18に接続されないため、局所的に寄生容量が増大することも防止される。
【0030】
図2(A)は、図1に示した構成の等価回路図を示す。pチャネルMOSトランジスタPMOS1、PMOS2が対向配置され、ソース/ドレイン領域が共通に接続されている。この並列接続に対し、nチャネルMOSトランジスタNMOS1、NMOS2が直列に接続されている。又、PMOS1とNMOS1のゲート電極は相互接続され、PMOS2とNMOS2のゲート電極も相互接続されている。この並列/直列接続が、電源配線VDDとGNDとの間に接続される。
【0031】
図2(B)は、図1のIIB−IIB線に沿う断面構成を示す。p型シリコン基板
1の表面上に、STIによる素子分離領域4が形成されている。シリコン基板1表層には、p型ウエル5、n型ウエル6が形成されている。n型ウエル6の一部が活性領域として露出している。又、p型ウエル5の領域に、素子分離領域4が除去された活性領域ダミー18が配置されている。
【0032】
活性領域表面及びゲート電極表面には、コバルトシリサイド等のシリサイド層10xが形成されている。ゲート電極ダミーGDの表面上にも、同様のシリサイド層10xが形成されている。活性領域ダミー18表面上にもシリサイド層10xが形成されている場合を図示したが、ゲート電極ダミーを広く設計し、シリサイド層が形成されないようにしてもよい。
【0033】
n型ウエル6の表面上に、絶縁ゲート電極構造Gが形成され、活性領域ダミー18表面上にも、ゲート電極ダミーGDが形成されている。ゲート電極G及びゲート電極ダミーGDを覆って、窒化シリコン層11が基板上に形成され、さらにその上に酸化シリコンの層間絶縁膜12が形成されている。
【0034】
層間絶縁膜12にはローカル配線用溝が形成され、これらの溝内にローカル配線13が形成されている。活性領域ダミー18上方の領域にも、同様の溝が形成され、ローカル配線ダミー20が形成されている。
【0035】
図2(B)に示すように、ローカル配線ダミー20は、その下層にゲート電極ダミー19及び/又は活性領域ダミー18を備えるが、それぞれのダミー領域はそれぞれ独立に保たれている。面内方向で複数のダミー領域が接続され、意図せぬ結果を生じることが防止されている。以下、図2(B)に示す構成を作成する製造方法を説明する。
【0036】
図3(A)に示すように、シリコン基板1表面上に、900℃の塩酸酸化により、酸化シリコン膜2を厚さ約10nm成長する。酸化シリコン膜2の上に、化学気相堆積(CVD)により、窒化シリコン膜3を厚さ約110nm成膜する。
【0037】
窒化シリコン膜3の上にレジストパターンを形成し、異方性エッチングにより窒化シリコン膜3、酸化シリコン膜2をエッチングする。その後レジストパターンは除去する。次に、窒化シリコン膜3をマスクとして、シリコン基板1の異方性エッチングを行なう。例えば、厚さ約300nmのシリコン基板表面層をエッチングする。深さ約300nmのトレンチが形成される。
【0038】
図3(B)に示すように、トレンチを形成したシリコン基板上に、CVDにより酸化シリコン膜4を厚さ約500nm成膜する。窒化シリコン膜3上に堆積した不要の酸化シリコン膜4を化学機械研磨(CMP)により除去する。窒化シリコン膜3は、CMPのストッパとして機能する。活性領域ダミーを形成することにより、素子分離領域を均一化することができ、ディッシングやエロージョンを低減することができる。
【0039】
図3(C)に示すように、熱燐酸溶液を用い、窒化シリコン膜3を除去する。酸化シリコン膜2も弗酸溶液により除去してもよい。この場合は、新たに酸化シリコン膜を厚さ約10nm程度900℃の塩酸酸化により成長する。シリコン基板1表面上に、nチャネル領域、pチャネル領域を分離するレジストマスクを形成し、それぞれ別箇のイオン注入を行ない、ウエル領域を形成する。
【0040】
例えば、ドーズ量約1×1013cm−2程度の不純物をイオン注入する。このようにして、nウエル6、pウエル5を作成する。その後、イオン注入に用いた酸化シリコン膜2’を除去する。
【0041】
図4(D)に示すように、露出したシリコン表面に熱酸化により、厚さ約1nmのゲート酸化膜7を成長する。ゲート酸化膜7の上に、多結晶シリコン層をCVDにより厚さ約110nm成膜する。多結晶シリコン層8の上に、ゲート電極パターンのレジストパターンPRGを形成する。ゲート電極ダミーのパターンも含まれる。レジストパターンPRGをマスクとし、多結晶シリコン層8のエッチングを行なう。活性領域上にゲート電極が形成される。ダミー領域上では、ゲート電極ダミーがエッチングされる。
【0042】
孤立したゲート電極と密集したゲート電極とが混在すると、孤立したゲート電極は過度にエッチングされ易い。ゲート電極ダミーを配置することにより、ゲート電極のエッチングを均一化することができる。続いて、pチャネル領域、nチャネル領域別箇に、例えば、ドーズ量約1×1014cm−2のイオン注入を行ない、エクステンション領域Eを形成する。
【0043】
図4(E)に示すように、基板表面上に、酸化シリコン層9をCVDにより厚さ約100nm成膜する。酸化シリコン膜9に対し異方性エッチングを行ない、平坦な表面上の酸化シリコン膜9を除去する。ゲート電極8の側壁上には、酸化シリコン膜9が残り、サイドウォールスペーサを形成する。
【0044】
図4(F)に示すように、nチャネル領域、pチャネル領域別箇に高濃度の不純物イオン注入を行ない、例えば、ドーズ量約1×1015cm−2の不純物をイオン注入し、高濃度のソース/ドレイン領域S/Dを形成する。イオン注入後、約1050℃のラピッドサーマルアニール(RTA)を行うことにより、イオン注入された不純物を活性化する。
【0045】
次に、基板1表面上に、スパッタリングによりコバルト膜10を、例えば厚さ5nm成膜する。520℃程度でアニールを行うことにより、ゲート電極8表面上及び露出しているソース/ドレイン領域S/D表面上にコバルトシリサイドを形成する。
【0046】
図5(G)に示すように、コバルトシリサイド層10xを形成した後、未反応の金属層を除去し、窒化シリコン膜11を厚さ約40nmCVDにより成膜する。窒化シリコン膜11上に、酸化シリコン膜12を厚さ約650nm成膜する。酸化シリコン膜12表面を、CMPにより平坦化した後、その表面上にレジストパターンPRLを形成し、ローカル配線のパターン及びローカル配線ダミーのパターンを異方性エッチングによりエッチングする。エッチング後ホトレジストパターンPRLは除去する。
【0047】
図5(H)に示すように、ローカル配線用溝を形成した基板表面上にチタン膜、窒化チタン膜をそれぞれ厚さ約10nmづつCVDにより成膜し、さらにタングステン膜をCVDにより厚さ約200nm成膜する。ローカル配線用溝は、積層金属層13のローカル配線により埋め戻される。酸化シリコン膜12表面上に堆積した不要な金属層は、CMPにより除去する。ローカル配線と共にローカル配線ダミーを形成することにより、CMPを良好に平坦に行なうことができる。
【0048】
図5(I)は、このようにして形成されるダミー領域の構成を概略的に示す。素子分離領域4を貫通して、活性領域ダミー18が形成される。活性領域ダミーの上にゲート電極ダミー19が形成され、その上にローカル配線ダミー20が形成される。なお、ゲート電極ダミーの側壁には、サイドウォールスペーサ9が形成されている。サイドウォールスぺーサ9は絶縁物であるため、電気的接続を形成する能力は無い。導電性ゲート電極の領域が活性領域ダミー領域内に配置される時、ゲート電極ダミーは活性領域ダミー内にあると表現する。
【0049】
以上説明した実施例においては、活性領域ダミー、ゲート電極ダミー、ローカル配線ダミーが積層されて積層ダミー構造を形成した。積層ダミー構造はウエル間を短絡することなく、かつ互に独立に形成される。積層ダミーの構造は、上述のものに限らない。また、活性領域ダミーとゲート電極ダミーは必ずしも両者設けられる必要は無い。
【0050】
図6(A)(B)は、以上説明した実施例の変形例を示す。図1の構成においては、1つの活性領域ダミー上に1つのゲート電極ダミーが形成され、その上に1つのローカル配線ダミーが形成された。
【0051】
図6(A)においては、活性領域ダミー18の上に1つのゲート電極ダミー19が形成され、ゲート電極ダミー19の上に2つのローカル配線ダミー20が形成されている。2つのローカル配線ダミー20は、下層ダミーにより互いに電気的に接続されてもよいが、2つの下層ダミーを接続することはない。その他の点は前述の実施例と同様である。
【0052】
図7〈A)、(B)は、ゲート電極ダミーを形成せず、活性領域ダミーの上にローカル配線ダミーを形成した構成を示す。活性領域ダミー18は、nウエルNW、pウエルPW内にそれぞれ分離して形成されている。活性領域ダミー18表面上には、シリサイド層10xが形成されてもよい。ローカル配線ダミー20は、活性領域ダミー18領域内に形成される。従って、ローカル配線ダミー20が2つの活性領域ダミー18を電気的に接続することは無い。
【0053】
図8(A)、(B)は、活性領域ダミーを形成せず、ゲート電極ダミーを形成し、その上にローカル配線ダミーを形成する構成を示す。ローカル配線ダミー20は、素子分離領域4の上に形成されたゲート電極ダミー19の上に形成される。ローカル配線ダミー20は、2つのゲート電極ダミーを電気的に接続することがないように配置されている。
【0054】
以上説明した実施例によれば、ダミー領域はそれぞれ積層構造で形成され、2つの下層ダミーが上層により接続されることはないように配置されている。従って、ダミー領域はその寄生容量を含めて均一化されている。配線は図中縦方向、横方向(基準方向)に配列される。図に示すように、ダミー領域を主回路の基準配列方向に対し斜めに配列することにより、配線に付される寄生容量は均一化される。ウエル間の短絡も防止される。
【0055】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
【0056】
【発明の効果】
ダミー構造を形成しても、ウエル間の短絡等の電気的不都合が生じることは防止される。ダミー構造の上に配線を形成した時に、付与される寄生容量は均一化される。
【図面の簡単な説明】
【図1】本発明の実施例による半導体装置の平面構成を示す平面図である。
【図2】図1の実施例による半導体装置の等価回路図及び部分断面図である。
【図3】図2(B)に示す構成を製造する方法の主要工程を示す断面図である。
【図4】図2(B)に示す構成を製造する方法の主要工程を示す断面図である。
【図5】図2(B)に示す構成を製造する方法の主要工程を示す断面図である。
【図6】図1に示す実施例の変形例を示す平面図及び断面図である。
【図7】本発明の他の実施例による半導体装置の構成を示す平面図及び断面図である。
【図8】本発明のさらに他の実施例による半導体装置の構成を示す平面図及び断面図である。
【図9】関連技術を示す平面図である。
【符号の説明】
1 シリコン基板
2 バッファ酸化シリコン膜
2’ 酸化シリコン膜
3 窒化シリコン膜
4 酸化シリコン膜
5 pウエル
6 nウエル
7 ゲート酸化膜
8 多結晶シリコン膜
9 サイドウォールスペーサ
10 コバルト膜
10x コバルトシリサイド膜
11 窒化シリコン膜、
12 層間絶縁膜(酸化シリコン膜)
13 金属積層(ローカル配線)
18 活性領域ダミー
19 ゲート電極ダミー
20 ローカル配線ダミー
NMOS nチャネルMOSトランジスタ
PMOS pチャネルMOSトランジスタ
VDD 電源電圧
GND 接地電圧
PRG (ゲート電極用)ホトレジストパターン
PRL (ローカル配線用)ホトレジストパターン
AR 活性領域
ARD 活性領域ダミー
G ゲート電極
GD ゲート電極ダミー
LI ローカル配線
LID ローカル配線ダミー
NW nウエル
PW pウエル
SIL シリサイド層
STI シャロートレンチアイソレーション
Claims (10)
- 半導体基板と、
複数の活性領域を画定するように前記半導体基板の表層に形成された素子分離領域と、
前記各活性領域に半導体素子を形成するため、活性領域の基板表面上に形成された少なくとも1つのゲート電極と、
前記ゲート電極を覆って、前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通し、複数の前記半導体素子領域を接続するローカル配線と、
前記層間絶縁膜を貫通し、前記ローカル配線とは電気的に分離して形成された複数のローカル配線ダミーと、
各々が、前記素子分離領域を貫通するように形成された活性領域ダミー、前記素子分離領域を貫通するように形成された活性領域ダミーとその上に形成されたゲート電極ダミーの積層ダミー、前記素子分離領域の上に形成されたゲート電極ダミーのいずれかを含む、複数の下層ダミーと、
を有し、前記ローカル配線ダミーの各々は2つの下層ダミーには接続されないように配置されている半導体装置。 - 前記ローカル配線ダミーは、前記ローカル配線の幅の1〜2倍の幅を有する請求項1記載の半導体装置。
- 前記下層ダミーが活性領域ダミーである請求項2記載の半導体装置。
- 前記半導体基板はpウエルとnウエルを含み、前記活性領域は前記ゲート電極両側にシリサイド層を含み、前記各活性領域ダミーはpウエルとnウエルにまたがらない請求項3記載の半導体装置。
- 前記ローカル配線ダミーは前記活性領域ダミーの上面内にのみ配置されている請求項3記載の半導体装置。
- 前記下層ダミーが前記素子分離領域上に形成させたゲート電極ダミーである請求項2記載の半導体装置。
- 前記ローカル配線ダミーが前記ゲート電極ダミー上面の上にのみ形成されている請求項6記載の半導体装置。
- 前記下層ダミーが前記積層ダミーであり、前記ローカル配線ダミーは2つ以上の積層ダミーに接続されない請求項2記載の半導体装置。
- 前記積層ダミーのゲート電極ダミーが2つ以上の活性領域ダミーの上には延在しない請求項8記載の半導体装置。
- 前記下層ダミーが半導体素子の基準配列方向に対して斜めに配列されている請求項1〜9のいずれか1項記載の半導体装置。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006134939A (ja) * | 2004-11-02 | 2006-05-25 | Nec Electronics Corp | 半導体装置 |
KR101158396B1 (ko) * | 2005-04-29 | 2012-06-22 | 매그나칩 반도체 유한회사 | 반도체 장치의 제조방법 |
JP2017500744A (ja) * | 2013-12-17 | 2017-01-05 | 日本テキサス・インスツルメンツ株式会社 | リソ・フリーズ・リソ・エッチプロセスを用いる伸長コンタクト |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3790469B2 (ja) * | 2001-12-21 | 2006-06-28 | 富士通株式会社 | 半導体装置 |
TWI228226B (en) * | 2003-11-21 | 2005-02-21 | Taiwan Semiconductor Mfg | Dummy pattern layout method for improving film planarization |
CN101213489B (zh) * | 2005-04-26 | 2015-05-13 | 瑞萨电子株式会社 | 半导体装置及其制造方法和半导体制造用掩模、光接近处理方法 |
CN100459053C (zh) * | 2006-03-14 | 2009-02-04 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件栅极结构的制造方法 |
KR100825809B1 (ko) * | 2007-02-27 | 2008-04-29 | 삼성전자주식회사 | 스트레인층을 갖는 반도체 소자의 구조 및 그 제조 방법 |
US7958465B2 (en) * | 2008-05-08 | 2011-06-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dummy pattern design for reducing device performance drift |
US9349655B2 (en) | 2008-08-29 | 2016-05-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for mechanical stress enhancement in semiconductor devices |
KR101043870B1 (ko) * | 2008-12-19 | 2011-06-22 | 주식회사 하이닉스반도체 | Cmp 더미 패턴을 갖는 반도체 소자 및 그 cmp 더미 패턴 형성 방법 |
KR101100934B1 (ko) * | 2009-06-02 | 2012-01-02 | 주식회사 동부하이텍 | 반도체소자 및 그 제조방법 |
US8466560B2 (en) | 2010-12-30 | 2013-06-18 | Stmicroelectronics, Inc. | Dummy structures having a golden ratio and method for forming the same |
US8455354B2 (en) * | 2011-04-06 | 2013-06-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Layouts of POLY cut openings overlapping active regions |
US9831214B2 (en) * | 2014-06-18 | 2017-11-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device packages, packaging methods, and packaged semiconductor devices |
US10177032B2 (en) * | 2014-06-18 | 2019-01-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Devices, packaging devices, and methods of packaging semiconductor devices |
US10340357B2 (en) | 2017-09-25 | 2019-07-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dishing prevention dummy structures for semiconductor devices |
US10510685B2 (en) * | 2017-09-29 | 2019-12-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dishing prevention columns for bipolar junction transistors |
KR102618756B1 (ko) | 2019-01-30 | 2023-12-27 | 양쯔 메모리 테크놀로지스 씨오., 엘티디. | 더미 접합 콘택트를 사용한 하이브리드 접합 |
WO2020154954A1 (en) | 2019-01-30 | 2020-08-06 | Yangtze Memory Technologies Co., Ltd. | Hybrid bonding using dummy bonding contacts and dummy interconnects |
US11133272B1 (en) * | 2020-04-23 | 2021-09-28 | Qualcomm Incorporated | Vertically-aligned and conductive dummies in integrated circuit layers for capacitance reduction and bias independence and methods of manufacture |
DE102021107950A1 (de) * | 2020-05-28 | 2021-12-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Verfahren zum fertigen von halbleiterbauelementen mit unterschiedlichen architekturen und damit gefertigte halbleiterbauelemente |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3247600B2 (ja) | 1995-11-30 | 2002-01-15 | 株式会社東芝 | パターン発生方法 |
JPH1126576A (ja) | 1997-07-01 | 1999-01-29 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2000286263A (ja) * | 1999-03-29 | 2000-10-13 | Nec Corp | 半導体装置及びその製造方法 |
JP2001118988A (ja) * | 1999-10-15 | 2001-04-27 | Mitsubishi Electric Corp | 半導体装置 |
-
2002
- 2002-10-31 JP JP2002317758A patent/JP4121356B2/ja not_active Expired - Fee Related
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2003
- 2003-10-27 CN CNB2003101023591A patent/CN1280903C/zh not_active Expired - Fee Related
- 2003-10-29 TW TW092130084A patent/TWI229443B/zh not_active IP Right Cessation
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- 2003-10-30 US US10/696,038 patent/US6909189B2/en not_active Expired - Lifetime
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006134939A (ja) * | 2004-11-02 | 2006-05-25 | Nec Electronics Corp | 半導体装置 |
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