JP2004146783A - 半導体集積回路装置、および半導体集積回路装置の調整方法 - Google Patents
半導体集積回路装置、および半導体集積回路装置の調整方法 Download PDFInfo
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Abstract
【解決手段】調整信号ADが入力されるアナログ信号発生部3からはアナログ信号AOUTが出力される。アナログ信号AOUTは判定部1に入力されて所定値と比較判定され判定信号JGが出力される。判定信号JGは内部信号として所定信号記憶部4に作用して、調整信号ADが所定信号記憶部4に取り込まれる。または、判定信号JGがデジタル信号として外部端子T2を介して出力され、外部のテスタ装置が調整信号を取得すると共に、取得した調整信号を所定信号記憶部4に格納する。アナログ信号を、アナログ値として外部に出力することなく調整を行なうことができ、簡略なテスタ装置及び試験方法で的確、迅速に調整試験を行なうことができる。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、半導体集積回路装置に内蔵された内部電源回路等のアナログ信号発生部から出力されるアナログ信号の調整に関するものであり、特に、入出力信号のインターフェースがデジタル信号により行われる場合の半導体集積回路装置、および半導体集積回路装置の調整方法に関するものである。
【0002】
【従来の技術】
図17には、従来技術の回路例として半導体集積回路装置に内蔵された内部電源回路300と、内部電源電圧VIIの電圧調整を行なうヒューズ回路400、およびデコード回路600とを示す。内部電源回路300は、オペアンプ回路を使用した非反転増幅回路で構成されている。オペアンプ回路の出力信号によりPMOSトランジスタMP1のゲート電圧が制御されることにより、反転入力端子である基準端子REFから入力される基準電圧VREFが非反転増幅されて内部電源電圧VIIが生成される。このときの増幅率は、内部電源電圧VIIの出力端子からオペアンプ回路の非反転入力端子VAFに到る経路に接続される抵抗素子R、R0乃至R3を選択することにより行なわれる。選択は、各抵抗素子R、R0乃至R3の間に接続されているトランスファゲートS0乃至S3の何れか1つを導通することにより行なわれる。
【0003】
この選択を行なうのが、デコード回路600である。デコード回路600は、ヒューズ回路400に格納されている所定信号FS<0>、<1>をデコードして、デコード信号D<0>乃至D<3>のうちの何れか1つの信号を選択する。所定信号FS<0>、<1>ごとに同相および逆相の2相の信号を生成して、各信号を組み合わせて論理和演算をすることによりデコード信号D<0>乃至D<3>を得る。
【0004】
ヒューズ回路400は、抵抗素子とヒューズ素子とで構成されており、所定の内部電源電圧VIIを出力するための所定信号FS<0>、<1>が格納されている。ローレベル信号についてはヒューズ素子を未切断とし、ハイレベル信号についてヒューズ素子を切断して信号が格納される。半導体集積回路においては、製造ばらつき等により個々のデバイス特性がばらつきを有しており、基準端子REFに入力される基準電圧VREFもばらつくことが一般的である。所定信号FS<0>、<1>は、このばらつきを補正して所定の内部電源電圧VIIを出力するための信号であり、内部電源回路300ごとに設定される。この設定作業は、いわゆるトリミング作業とも称されるものであり、図18に示す試験フローにより行なわれる。
【0005】
図18の試験フローでは、半導体集積回路の外部装置であるテスタ装置等で内部電源電圧VIIを測定する。この段階ではヒューズ素子は未切断状態にあるので、所定信号FS<0>、<1>はローレベル信号である。内部電源回路300では、トランスファゲートS0が選択され最小の増幅率が設定されている。測定された内部電源電圧VIIの電圧値に基づいて、内部電源回路300の増幅率をどのように変更すればよいか予め計算しておくことができる。すなわち、初期測定される内部電源電圧VIIの電圧値と所定値との差異に応じて、切断すべきヒューズ素子は予め確定している。図18の試験フローでは、測定された内部電源電圧VIIに応じたヒューズ素子を切断するフローである。
【0006】
初期測定される内部電源電圧VIIが、増幅率の選択で調整できる範囲を下回る電圧値VIIXである場合(VII<VIIX)は、半導体集積回路は不良品である。所定電圧値VIIZ以上となっている場合(VII≧VIIZ)、ヒューズ素子は切断する必要がない。ここで、各々のトランスファゲートS1、S2を選択する場合に、所定電圧値VIIZに設定される場合の初期測定電圧値VIIを、各々、VII1、VII2とする。初期測定された電圧値VIIが、VIIX、VII2、VII1、VIIZのそれぞれの電圧範囲に応じて切断すべきヒューズ素子が確定する。
【0007】
【発明が解決しようとする課題】
従来技術では、内部電源回路300を内蔵する半導体集積回路において内部電源電圧VIIを調整(トリミング)する場合には、トリミング試験フローにおいて内部電源電圧VIIを測定する必要がある。従って、トリミング試験にはアナログ電圧の測定が可能なアナログテスタを使用する必要がある。内部電源回路300以外のアナログ回路を搭載する場合も、調整のためにアナログ信号を測定する必要があることは同様である。
【0008】
一方、近年の半導体集積回路技術の高度化、微細化に伴い、システムLSIに代表されるデジタルLSI分野の半導体集積回路においても、内部電源回路等のアナログ機能を備えるアナログ回路ブロックが搭載されるようになってきている。
【0009】
このため、外部端子への入出力インターフェースとしてデジタル信号が使用される半導体集積回路において、内部電源電圧等のアナログ信号を調整するために専用の測定端子(アナログ端子)を備えることが必要となり問題である。
【0010】
具体的には、半導体集積回路内に備えられるアナログ回路ブロックは、半導体集積回路の設計ごとに任意の配置位置に配置される。また、アナログ端子の配置位置も設計ごとに異なる。すなわち、アナログ回路ブロックからアナログ端子までの配線経路、配線長、配線負荷等は半導体集積回路の設計ごとに異なる。精度よくアナログ信号をアナログ端子に出力するためには、周辺回路ブロックや隣接配線からのデジタル信号によるノイズの混入、配線経路上の配線負荷によるアナログ値の変動等に対して設計ごとに十分な配慮をする必要がある。アナログ信号の調整に必要な専用のアナログ端子を備えるために多大な設計負担を伴うこととなり問題である。
【0011】
また、デジタル端子から入出力されるデジタル信号に伴う試験と共に、アナログ端子から出力されるアナログ信号の測定を行なう必要がある。すなわち、デジタル試験とアナログ試験を共に行なう必要がある。このため、デジタル試験機能とアナログ試験機能とを共に備えるテスタ装置を備えなければならない。テスタ装置自身が複雑、高価となり、試験時間も増大せざるを得ない。試験におけるスループットが悪化すると共に試験コストが増大することとなり問題である。
【0012】
更に、デジタル試験とアナログ試験とを別途に独立して行なわなければならず、アナログ試験の際にはデジタル機能は所定の状態に維持せざるを得ない。デジタル機能の動作によるアナログ信号への影響を試験することができず問題である。
【0013】
本発明は前記従来技術の課題の少なくとも1つを解消するためになされたものであり、半導体集積回路装置に内蔵された内部電源回路等のアナログ信号発生部から出力されるアナログ信号の調整をする際、アナログ信号をアナログ値として半導体集積回路装置の外部に出力することなく調整することができる半導体集積回路装置、および半導体集積回路装置の調整方法を提供することを目的とする。
【0014】
【課題を解決するための手段】
前記目的を達成するために、請求項1に係る半導体集積回路装置は、アナログ信号を出力するアナログ信号発生部と、アナログ信号発生部に供給されアナログ信号を所定値に設定する所定信号が格納される所定信号記憶部とを備え、外部端子への入出力インターフェースがデジタル信号により行われる半導体集積回路装置において、アナログ信号を調整する際、試験信号に応じてアナログ信号発生部に供給される調整信号ごとに、調整信号に対応するアナログ信号と、電源電圧に基づき生成される所定値との比較結果を判定信号として出力する判定部を備え、判定信号によりアナログ信号が所定値であると判定された際の調整信号を、所定信号として所定信号記憶部に格納することを特徴とする。
【0015】
請求項1の半導体集積回路装置では、外部端子への入出力インターフェースがデジタル信号により行われる半導体集積回路装置に内蔵されるアナログ信号発生部に対してアナログ信号が調整される際、調整信号を順次供給してアナログ信号を生成する。生成されるアナログ信号は、判定部により、電源電圧に基づいて生成される所定値と比較され、比較結果が判定信号として得られる。所定信号記憶部には、判定信号に基づいてアナログ値が所定値となる調整信号が所定信号として格納される。
【0016】
また、請求項6に係る半導体集積回路装置の調整方法は、格納された所定信号に基づき、所定値のアナログ信号を生成すると共に、外部への入出力インターフェースがデジタル信号により行われる半導体集積回路装置について、アナログ信号を調整する際、調整信号に対応するアナログ信号を生成する信号生成ステップと、半導体集積回路装置の内部において行なわれ、生成されたアナログ信号と、電源電圧に基づき生成される所定値との比較結果を判定する判定ステップと、判定ステップによりアナログ信号が所定値であると判定された際、調整信号を所定信号として格納する格納ステップとを有することを特徴とする。
【0017】
請求項6の半導体集積回路装置の調整方法では、外部端子への入出力インターフェースがデジタル信号により行われる半導体集積回路装置において生成されるアナログ信号を調整する際、信号生成ステップにおいて調整信号に対応するアナログ信号が生成され、判定ステップにおいて生成されたアナログ信号と、電源電圧に基づき生成される所定値との比較が半導体集積回路装置の内部において行なわれる。格納ステップでは、アナログ信号が所定値であると判定された際の調整信号が所定信号として格納される。
【0018】
これにより、半導体集積回路装置に判定部が備えられ、または半導体集積回路装置の内部で判定ステップが行なわれ、調整信号ごとに出力されるアナログ信号が所定値と比較判定されるので、半導体集積回路装置の内部でアナログ信号の判定を行なうことができる。
【0019】
アナログ信号を半導体集積回路装置の外部端子に出力する必要がなく、半導体集積回路装置におけるアナログ信号の出力用外部端子の配置、および出力用外部端子へのアナログ信号の配線は不要となる。アナログ配線の設計に伴う配慮が不要となり半導体集積回路装置の設計負荷を軽減することができる。
【0020】
また、アナログ信号が外部端子から出力されないため、アナログ信号に対する試験は不要である。デジタルインターフェースの外部端子に対してデジタル機能を有するテスタ装置を備えてやればよい。デジタル機能とアナログ機能との両機能を実現する複雑なテスタ装置を備える必要ない。更に、デジタル機能とアナログ機能との試験条件の切り替え等が不要となり、切り替えに伴う試験時間のオーバーヘッドを低減することができる。試験コストの低減を図ることができる。
【0021】
ここで、所定値は、アナログ信号の比較判定用の値でありアナログ値であり、調整試験時に半導体集積回路装置に供給される電源電圧に基づいて生成することができる。調整試験時において電源電圧を所定電圧値に設定しておけば、外部端子から所定値として所定のアナログ値を入力する必要はない。所定値は、電源電圧を適宜に降圧、分圧し、またはこれらを適宜に組み合わせ等して生成することができる。
【0022】
また、所定値とは、第1および第2比較基準値に挟まれた所定アナログ値領域であり、第1および第2比較基準値を含む2以上の比較基準値により区画されたアナログ値領域のうち何れの領域にアナログ信号が存在するかを判定することが好ましい。これにより、アナログ信号の所定値からの変異を把握することができ、判定結果に応じて調整信号を変異させて速やかに所定値に近づけることができる。
【0023】
また、判定部は、アナログ信号を第1および第2比較基準値を含む2以上の比較基準値ごとに比較する複数の比較部と、複数の比較部の出力信号が入力され、アナログ値領域を識別するエンコード信号を出力するエンコード部とを備えることが好ましい。これにより、エンコード信号として、アナログ値領域を識別することができるビット数のデジタル信号を備えてやれば、必要最小限のビット数のデジタル信号により判定結果を表わすことができる。
【0024】
また、請求項2に係る半導体集積回路装置は、請求項1に記載の半導体集積回路装置において、所定信号記憶部はメモリ素子またはヒューズ素子を備え、判定信号に基づき半導体集積回路装置の内部において制御され、メモリ素子への書き込みまたはヒューズ素子の切断が行なわれることを特徴とする。
【0025】
また、請求項7に係る半導体集積回路装置の調整方法は、請求項6に記載の半導体集積回路装置の調整方法において、格納ステップは、半導体集積回路装置の内部において行なわれることを特徴とする。
【0026】
請求項2の半導体集積回路装置、または請求項7の半導体集積回路装置の調整方法では、メモリ素子またはヒューズ素子を備えた所定信号記憶部への所定信号の格納、または格納ステップは、判定信号または判定結果に基づいて半導体集積回路装置の内部において行なわれる。これにより、判定信号または判定結果を半導体集積回路装置の外部に出力することなく、所定値を所定信号記憶部に格納することができる。
【0027】
ここで、所定信号記憶部としてメモリ素子を備えて構成されていれば、判定信号に基づいて制御信号を生成することにより、調整信号のメモリ素子への書き込み動作を実行することができる。また、所定信号記憶部としてヒューズ素子を備えて構成することもできる。半導体集積回路装置内部に電気的にヒューズ素子を切断する回路構成を備えることにより、判定信号に基づいて、調整信号に応じたヒューズ素子を切断することができる。
【0028】
また、メモリ素子とは、SRAMやDRAM等に使用される揮発性のメモリセルで構成することができる。また、フラッシュメモリ等に備えられている電気的に書き換え可能な不揮発性メモリセルで構成することもできる。更に、メモリセルの構成に代えて、レジスタやフリップフロップ等のデータ保持機能を有する回路構成により実現することもできる。
【0029】
また、請求項3に係る半導体集積回路装置は、請求項1に記載の半導体集積回路装置において、判定信号はデジタル信号であり、外部端子から出力されることが好ましい。また、請求項8に係る半導体集積回路装置の調整方法は、請求項6に記載の半導体集積回路装置の調整方法において、判定ステップでの比較結果の判定は、デジタル信号として外部端子から出力されることが好ましい。これにより、デジタル機能試験が行なわれる外部のテスタ装置で判定結果を検出することができる。検出結果に応じて、試験信号や調整信号の制御を行なうことができる。
【0030】
また、この場合、判定部として、アナログ信号を第1および第2比較基準値を含む2以上の比較基準値ごとに比較する複数の比較部と、複数の比較部の出力信号が入力され、アナログ値領域を識別するエンコード信号を出力するエンコード部とを備えていれば、アナログ値領域を識別することができる必要最小限のビット数のデジタル信号により判定結果を表わすことができる。判定信号または判定結果をデジタル信号として外部端子から出力する際、必要最小限の外部端子数を確保すればよい。
【0031】
また、請求項4に係る半導体集積回路装置は、請求項1に記載の半導体集積回路装置において、所定信号記憶部はヒューズ素子を備え、出力された判定信号に対する外部制御に基づき、所定信号に応じたヒューズ素子を切断することが好ましい。また、所定信号記憶部はメモリ素子を備えて構成することもできる。出力された判定信号に対する外部制御に基づき、メモリ素子への書き込み制御信号を入力して所定信号をメモリ素子に書き込むことができる。また、請求項9に係る半導体集積回路装置の調整方法は、請求項8に記載の半導体集積回路装置の調整方法において、格納ステップは、半導体集積回路装置の外部において制御されることが好ましい。これにより、ヒューズ素子やメモリ素子を備える所定信号記憶部への所定信号の格納を、外部制御により別途行なうことができる。テスタ装置による一連の試験が完了した以後に、格納動作を行なうことができる。
【0032】
また、請求項5に係る半導体集積回路装置は、アナログ信号を出力するアナログ信号発生部と、アナログ信号発生部に供給されアナログ信号を所定値に設定する所定信号が格納される所定信号記憶部とを備え、外部端子への入出力インターフェースがデジタル信号により行われる半導体集積回路装置において、供給される負荷設定信号に応じて、アナログ信号に対する負荷を可変する仮想負荷部を備えることが好ましい。
また、請求項10に係る半導体集積回路装置の調整方法は、格納された所定信号に基づき、所定値のアナログ信号を生成すると共に、外部端子への入出力インターフェースがデジタル信号により行われる半導体集積回路装置について、負荷設定信号に応じてアナログ信号に対する負荷を可変する仮想負荷ステップを有することが好ましい。これにより、仮想負荷部を備え、または仮想負荷ステップを有しているので、適宜に仮想的な負荷を接続することができる。デジタル機能や他のアナログ機能といった半導体集積回路装置内部における各種の動作状態を、擬似的に再現することができる。アナログ信号の調整試験の際に行なえば、実動作に近い負荷状態でアナログ信号の調整を行なうことができる。
【0033】
図1に本発明の第1原理図を示す。調整信号ADが入力されるアナログ信号発生部3からはアナログ信号AOUTが出力される。調整信号ADがデジタル信号の場合は、アナログ信号発生部3においてデジタル信号からアナログ信号AOUTが出力されることとなり、アナログ信号発生部3において入出力信号はD/A変換されることとなる。また、調整信号ADがデジタル信号の場合には、調整信号ADが外部端子T1から入力される構成とすることもできる。これに対して、アナログ信号AOUTは、半導体集積回路装置内部で使用される信号であり、外部端子からアナログ信号として出力されることはない。
【0034】
アナログ信号AOUTは、判定部1に入力されて所定値と比較判定される。所定値は比較判定のための基準値であり、所定の固定値に維持される必要がある。判定部1では、外部端子T3に供給される電源電圧VDDに基づいて生成される。アナログ信号の調整を含めた試験動作においては、半導体集積回路装置に供給される電源電圧VDDを、所定の電圧値に維持して供給することができる。従って、外部端子T3に供給される電源電圧VDDに基づいて所定値を生成することができる。電源電圧VDDは半導体集積回路装置の動作においては必ず供給しなければならない。電源電圧VDDを利用することにより、外部端子からアナログ信号を供給することなく所定値を生成することができる。
【0035】
判定部1からは判定信号JGが出力される。この判定信号JGは、半導体集積回路装置の内部信号として所定信号記憶部4に作用する構成とすることができる他、外部端子T2を介して出力する構成とすることもできる。所定信号記憶部4に作用する構成では、判定信号JGに基づいて、調整信号ADが所定信号記憶部4に取り込まれる。外部端子T2から出力される構成では、判定信号JGはデジタル信号である。出力された判定信号JGは、テスタ装置等の外部の制御部(不図示)に入力される。外部の制御部は、判定信号JGに基づいて、このときの調整信号ADを取得すると共に、調整試験動作を終了する。合わせて、調整試験動作の終了に先立ち、または終了後に、取得した調整信号を所定信号として所定信号記憶部4に格納する。判定部1に入力されるアナログ信号AOUTに対してデジタル信号JGが出力される場合、判定部1において入出力信号はA/D変換される。
【0036】
所定信号記憶部4は、揮発性、不揮発性を問わず、電気的に書き換え可能なメモリ素子や、レジスタ、フリップフロップ等のデータ保持機能を有する回路構成により構成することができる。また、1回だけの書き込みが可能なヒューズ素子、1タイムROM等を利用することもできる。ヒューズ素子については、レーザ照射等により切断することの他、電気的に切断する事も可能である。ここで、電気的な処理については、半導体集積回路装置内部での制御、または外部の制御部による制御の何れの制御でも対応することができる。
【0037】
図2に本発明の第2原理図を示す。アナログ信号発生部3は、調整信号ADに対応するアナログ信号AOUTを出力する。アナログ信号AOUTには仮想負荷部2が接続されている。仮想負荷部2は、負荷設定信号LDSに制御されてアナログ信号AOUTに接続される負荷を可変することができる。負荷設定信号LDSを適宜に設定してやれば、半導体集積回路装置の各動作状態においてアナログ信号ADに付加される負荷と同等の負荷を擬似的に接続することができる。負荷設定信号LDSを調整信号ADによるアナログ信号AOUTの調整時に行なえば、半導体集積回路装置を実際に動作させることなく、実動作状態と同等な負荷を接続してアナログ信号AOUTの判定を行なうことができる。
【0038】
ここで、調整信号ADおよび負荷設定信号LDSは、半導体集積回路装置内部で生成される構成とすることも、外部端子T1、T4を介して外部から入力される構成とすることもできる。外部端子T1、T4を介して入力される場合には、調整信号ADおよび負荷設定信号LDSはデジタル信号である。
【0039】
【発明の実施の形態】
以下、本発明の半導体集積回路装置、および半導体集積回路装置の調整方法について具体化した第1乃至第4実施形態を図3乃至図16に基づき図面を参照しつつ詳細に説明する。第1乃至第4実施形態では、アナログ信号発生部3として内部電源回路31を備える構成とし、アナログ信号AOUTとして内部電源電圧VIIが出力される回路構成を例にとり説明する。
【0040】
図3には、内部電源電圧VIIの調整についての第1実施形態の回路ブロック図を示す。外部端子T11から入力される調整信号EAD<m:0>は、マルチプレクサ51の一方の入力端子に入力される。マルチプレクサ51の他方の入力端子には、ヒューズ回路(またはメモリ回路)41に格納される所定信号FS<m:0>が入力される。マルチプレクサ51は、外部端子T15に入力される試験信号TSにより制御される。内部電源電圧VIIの調整試験では、調整信号EAD<m:0>が選択される。調整試験が完了して調整信号がヒューズ回路(またはメモリ回路)41に格納された後の通常の動作状態では、所定信号FS<m:0>が選択される。選択された信号EAD<m:0>またはFS<m:0>は、デコード回路61でデコードされる。デコード回路61から出力されるデコード信号D<n:0>が内部電源回路31に入力される。
【0041】
内部電源回路31から出力される内部電源電圧VIIは、判定部11内の比較部12に入力される。比較部12には、更に外部端子T13に供給される電源電圧VDDが入力される。比較部12では電源電圧VDDに基づいて所定値が設定される。比較部12からの比較結果信号Jは、エンコード部13に入力される。エンコード部13において比較結果が判定されて判定信号JGが出力される。
【0042】
ヒューズ回路(またはメモリ回路)41への調整信号EAD<m:0>の格納は、半導体集積回路装置の内部にて制御する場合、テスタ装置等の外部制御装置(不図示)により外部から制御する場合の何れの場合も考えられる。内部で制御する場合には、判定信号JGはヒューズ回路(またはメモリ回路)41に制御信号として入力され、判定信号JGに基づくヒューズ素子の切断またはメモリ素子への書き込み動作により、調整信号EAD<m:0>が取り込まれる。外部から制御する場合には、判定信号JGはデジタル信号であり、外部端子T12から出力される。出力された判定信号JGに基づいて、外部からのヒューズ素子の切断またはメモリ素子への書き込み動作により、調整信号EAD<m:0>が格納される。尚、内部で制御する場合においても、判定信号JGをデジタル信号として外部端子T12から出力する構成としてもよい。この場合、判定信号JGにより調整試験動作の完了を報知し、試験信号TSおよび調整信号EAD<m:0>の供給を止めることも可能である。
【0043】
外部端子T15から入力される試験信号TSが活性化された状態では、外部端子T11から所定周期ごとに調整信号EAD<m:0>が入力される。入力された調整信号EAD<m:0>は、マルチプレクサ51を介してデコード回路61でデコード信号D<n:0>にデコードされた上で、内部電源回路31に入力される。内部電源回路31では、デコード信号D<n:0>に応じた内部電源電圧VIIが出力される。出力された内部電源電圧VIIは、判定部11内の比較部12に入力され、電源電圧VDDに基づいて生成される所定値と比較される。比較結果信号Jはエンコード部13に入力される。エンコード部13は、比較結果を判定して判定信号JGを出力する。判定信号JGが内部電源電圧VIIと所定値との不一致判定を示す場合には、所定周期後に調整信号EAD<m:0>が更新されて入力され、再度、比較判定動作が繰り返される。判定信号JGが内部電源電圧VIIと所定値との一致判定を示すと、半導体集積回路装置の設定に応じて、内部制御により、または外部制御により、ヒューズ回路(またはメモリ回路)41に、一致判定された調整信号EAD<m:0>が格納される。
【0044】
図4に第1実施形態の具体例についての回路図を示す。外部端子T11A、T11Bから調整信号EAD<m:0>として2ビットの信号(m=1)が入力される場合を示している。ヒューズ回路41Aは、電源電圧に接続された抵抗素子と接地電圧に接続されたヒューズ素子F<1:0>との接続点に所定信号FS<1:0>を格納する。ヒューズ素子F<1:0>の未切断によりローレベル信号が格納され、切断によりハイレベル信号が格納される。
【0045】
マルチプレクサ51Aは、調整信号EAD<1:0>または所定信号FS<1:0>の何れか一方を選択する。各々の信号経路と出力端子との間には、トランスファゲートSE0、SE1、およびSF0、SF1が備えられている。各トランスファゲートは、外部端子T15Aから入力される試験信号TSにより導通制御される。トランスファゲートSE0、SE1とトランスファゲートSF0、SF1とは、試験信号TSの接続関係が逆転しているので互いに排他的に導通制御される。試験信号TSのローレベル信号でトランスファゲートSE0、SE1が導通して調整信号EAD<1:0>が選択される。試験信号TSのハイレベル信号でトランスファゲートSF0、SF1が導通して所定信号FS<1:0>が選択される。試験信号TSのローレベル信号で内部電源電圧VIIの調整試験動作が行われる。
【0046】
マルチプレクサ51Aで選択された2ビットの信号は、デコード回路61Aに入力される。入力された信号はビットごとに同相信号と逆相信号とが生成され、各信号の組み合わせにより4通りにデコードが行なわれる。すなわち、調整信号EAD<1:0>を例にとれば、ノアゲートNOR0乃至NOR3により(EAD<1>、EAD<0>)=(0、0)、(0、1)、(1、0)、(1、1)に対して、デコード信号D<0>乃至D<3>が順次選択されてハイレベルとなる。
【0047】
内部電源回路31Aは、PMOSトランジスタMP1と抵抗素子列R、R0乃至R3との接続点から内部電源電圧VIIを出力する構成である。PMOSトランジスタMP1のゲート端子はオペアンプで制御されている。オペアンプの反転入力端子には基準端子REFから基準電圧VREFが入力されている。非反転入力端子と内部電源電圧VIIの出力端子との間にはフィードバックループが構成される。非反転入力端子には、フィードバックされたフィードバック電圧VAFが入力されている。フィードバックループは、抵抗素子列R、R0乃至R3の各接続点と非反転入力端子との間を接続するトランスファゲートS0乃至S3が、デコード信号D<0>乃至D<3>に応じて択一に選択されて形成される。内部電源回路31Aは、抵抗素子列R、R0乃至R3におけるフィードバック位置で決定される所定の増幅率を有する非反転増幅回路である。
【0048】
このフィードバックループにおいては、調整信号EAD<1:0>の切り替わりに伴うデコード信号D<0>乃至D<3>の切り替わりに応じて、順次、トランスファゲートS0乃至S3が導通される。抵抗素子列R、R0乃至R3におけるフィードバック位置が順次、低電圧側にシフトして増幅率が増大する。内部電源電圧VIIとして順次、電圧上昇した出力電圧値が得られる。
【0049】
内部電源電圧VIIは、比較部12Aに入力される。比較部12Aでは、2つの比較器C0、C1を備えている。各比較器C0、C1の基準電圧VII0、VII1は、外部端子T13Aから入力される電源電圧VDDを、抵抗素子RC0乃至RC2で分圧して得られる。ここでは、基準電圧VII0とVII1の間の電圧値領域が所定値である。内部電源電圧VIIが各々の比較器C0、C1に入力されることにより、所定値との電圧比較が行なわれる。内部電源電圧VIIが、VII0より低い電圧値領域にある場合、およびVII1より高い電圧値領域にある場合には、各比較器C0、C1から出力される比較信号J<0>、J<1>は同相信号となる。基準電圧VII0とVII1との間の電圧値領域にある場合には、比較信号J<0>、J<1>は逆相信号となる。
【0050】
比較信号J<0>、J<1>をエンコードして判定信号JGを出力するエンコード部13Aは、比較信号J<0>を論理反転した上で、比較信号J<1>との間でノア論理をとる。上述したように、基準電圧VII0とVII1との間の電圧値領域にある場合には、比較信号J<0>、J<1>は逆相信号となり、ノアゲートへの入力信号は何れもローレベルとなる。従って、この場合に、判定信号JGとしてハイレベルが出力され、内部電源電圧VIIが所定値であるという判定が行なわれる。エンコード部13Aから出力される判定信号JGはデジタル信号であるので、外部端子T12Aから出力することができる。比較部12Aとエンコード部13Aとで判定部を構成している。
【0051】
図5には、第1実施形態の具体例における動作波形を示す。試験信号TSがローレベルに反転すると、内部電源電圧VIIの調整試験が開始される。この状態で、調整信号EAD<1:0>が、(0、0)の論理レベルから、順次インクリメントされていく。試験信号TSに応じてマルチプレクサ51Aでは調整信号EAD<1:0>が選択されているので、順次インクリメントされる調整信号EAD<1:0>に対応して、デコード信号D<0>乃至D<3>が順次選択されてハイレベルとなる。デコード信号D<0>乃至D<3>の選択に応じて、内部電源回路31Aの増幅率が増大する。従って、内部電源電圧VIIが順次増大していく。
【0052】
内部電源電圧VIIは、デコード信号D<0>およびD<1>の選択時には、比較部12Aの基準電圧VII0より小さな電圧値となるため、比較信号J<0>、J<1>は何れもハイレベルである。また、デコード信号D<3>の選択時には、比較部12Aの基準電圧VII1より大きな電圧値となるため、比較信号J<0>、J<1>は何れもローレベルである。何れの場合も、エンコード部13Aのノアゲートの一方の入力端子はハイレベルとなる。従って、判定信号JGはローレベルを維持する。
【0053】
デコード信号D<2>の選択時には、内部電源電圧VIIは、比較部12Aの基準電圧VII0とVII1との間になる。このため、比較信号J<0>はハイレベル、J<1>はローレベルとなる。エンコード部13Aのノアゲートの入力端子は何れもローレベルとなる。従って、判定信号JGはハイレベルとなる。
【0054】
外部端子T12Aから出力された判定信号JGにより、この時点での調整信号EAD<1:0>が外部の制御部に記憶される。試験信号TSがハイレベルに反転して調整試験が終了した後に、ヒューズ回路41Aにおける所定のヒューズ素子を切断する。具体的には、調整信号(EAD<1>、EAD<0>)=(1、0)を格納するため、ヒューズ素子F<1>を切断すればよい。これにより、調整信号(EAD<1>、EAD<0>)=(1、0)が所定信号(FS<1>、FS<0>)=(1、0)としてヒューズ回路41Aに格納される。
【0055】
図6には、外部の制御部としてテスタ装置を使用し、内部電源電圧VIIについてトリミング試験をして所定信号FS<m:0>を格納する場合の試験フローを示す。尚、図6中、カッコでくくった部分は半導体集積回路装置内での処理を示す。
【0056】
トリミング試験の開始により、テスタ装置において試験モードが設定される(S1)。試験信号TSがローレベルに反転されると共に、電源電圧VDDを所定電圧値に固定する。更に、調整信号EAD<m:0>=0に初期化する。この状態から半導体集積回路装置の外部端子に向けて調整信号EAD<m:0>が順次供給される。半導体集積回路装置では、調整信号EAD<m:0>がデコードされてデコード信号D<n:0>が出力され、これに応じて内部電源電圧VIIが出力される。出力された内部電源電圧VIIは、比較判定される(S2)。
【0057】
判定の結果として、外部端子から出力されるデジタル信号の判定信号JGを判断する(S3)。ローレベルを維持していれば(S3:NO)、内部電源電圧VIIが所定値ではないことを示すので、調整信号EAD<m:0>の値を1つインクリメントして更新する(S4)。インクリメントした調整信号EAD<m:0>が初期値である0でなければ(S5:NO)、新たな調整信号EAD<m:0>を外部端子に供給してS2以降の処理を繰り返す。更新された調整信号EAD<m:0>が初期値の0に戻れば(S5:YES)、この半導体集積回路装置は、内部電源電圧VIIを所定値に調整できないこととなり、不良品と判断される(S6)。
【0058】
判定の結果として判断する判定信号JGがハイレベルとなれば(S3:YES)、内部電源電圧VIIが所定値であることを示す。このときの調整信号EAD<m:0>の値をヒューズ回路(またはメモリ回路)41への格納データとして取得する(S7)。この取得データに基づき、該当するヒューズ素子の切断(または調整信号EAD<m:0>の書き込み)を行なう(S8)。
【0059】
図7には、判定部の変形例を示す。比較部12Bは、比較部12A(図4、参照)に加えて、抵抗素子RC3、RC4と、比較器C2、C3とが備えられている。各比較器C0乃至C3の基準電圧は、基準電圧VII0、VII1に加えて基準電圧VII2、VII3である。基準電圧VII0乃至VII3は、外部端子から入力される電源電圧VDDを抵抗素子RC0乃至RC4で分圧して得られる。基準電圧VII1とVII2の間の電圧値領域を所定値に設定した場合、上下に各々2つの電圧値領域を有する構成である。合計で5つの電圧値領域を識別することができる。
【0060】
比較部12Bは、内部電源電圧VIIが5つの電圧値領域のうち何れにあるかを識別する。この識別は、各比較器C0乃至C3から出力される比較信号J<3:0>について、比較信号J<0>から比較信号J<3>に向かって順次“1”が設定されることにより行なわれる。エンコード部13Bは、4ビットの比較信号J<3:0>をエンコードして3ビットの判定信号JG<2:0>を出力する。図7のエンコード表では、比較信号J<3:0>の増加に合わせて判定信号JG<2:0>がインクリメントされる設定である。内部電源電圧VIIが所定値の電圧値領域にある場合には、比較信号J<3:0>として(0、0、1、1)が得られる。このときの判定信号JG<2:0>として(0、1、0)が出力される。
【0061】
判定信号JG<2:0>は、内部電源電圧VIIが所定値以外の電圧値領域にある場合にも、何れの電圧値領域にあるかの情報を有している。このため、判定信号JG<2:0>により内部電源電圧VIIの電圧値領域を把握することができ、調整信号の遷移をより的確、迅速に所定信号に近づけることができる。図7では、判定信号JG<2:0>として3ビットの信号を例に説明したが、更に多数のビット構成で構成することもできる。これにより、更に的確な内部電源電圧VIIの電圧値領域の把握が可能となり、より迅速に調整信号を所定信号に近づけることが可能となる。
【0062】
図8には、内部電源電圧VIIの調整についての第2実施形態の回路ブロック図を示す。第1実施形態(図3)のヒューズ回路(またはメモリ回路)41に代えてメモリ回路(またはヒューズ回路)42を備えている。また、調整信号発生部71を内蔵している。
【0063】
調整信号発生部71は、発振回路72と、発振回路72からの発振信号CLKが入力されるカウンタ回路73とを備えている。また、発振回路72およびカウンタ回路73は、外部端子T15に入力される試験信号TSにより制御される。カウンタ回路73は、発振信号CLKをカウントし所定タイミングごとに調整信号CAD<m:0>を出力する。ここで、所定タイミングを計時するため、適宜に、発振信号CLKの分周、またはカウンタ回路73のインクリメントタイミングの調整等を行なうことが好ましい。調整信号CAD<m:0>が半導体集積回路装置の内部で生成されるため、調整信号EAD<m:0>が入力される外部端子T11(図3)が不要となる。内部電源電圧VIIの調整試験用の外部端子を減らすことができる。
【0064】
メモリ回路(またはヒューズ回路)42への調整信号CAD<m:0>の格納は、半導体集積回路装置の内部にて制御される。判定信号JGはメモリ回路(またはヒューズ回路)42に制御信号として入力され、判定信号JGに基づくメモリ素子への書き込み動作により、またはヒューズ素子の切断により調整信号CAD<m:0>が取り込まれる。この場合のヒューズ切断は電気的なストレス印加により行なわれる。格納された信号は所定信号MS<m:0>として通常動作時に供給される。
【0065】
尚、この場合の判定信号JGは内部制御用の信号であるが、デジタル信号として外部端子T12から出力する構成としてもよい。判定信号JGにより調整試験動作の完了を報知し、テスタ回路等からの試験信号TSの供給を止めることも可能である。
【0066】
図9に第2実施形態の具体例についての要部回路図を示す。カウンタ回路73Aから調整信号CAD<m:0>として2ビットの信号(m=1)が出力される場合を示している。発振回路72Aは、外部端子T15Aから入力される試験信号TSがノアゲートの一方の入力端子にイネーブル信号として入力されている。すなわち、ローレベルの試験信号TSがノアゲートに入力され、ノアゲートは論理反転ゲートとなり、他方の入力端子に接続されているインバータゲート列と共に、リングオシレータを構成する。
【0067】
カウンタ回路73Aは、フリップフロップがカスケード接続されたカウンタ回路である。最下位ビットのフリップフロップのクロック端子(CLK)に発振信号CLKが入力される。各フリップフロップから調整信号CAD<1:0>が出力される。調整信号CAD<1:0>は、マルチプレクサ51に供給されると共に、メモリ回路42Aに供給される。
【0068】
メモリ回路42Aは、調整信号CAD<1:0>のビットごとにメモリセルとしてラッチ部L0、L1を備えている。入力された調整信号CAD<1:0>は、トランスファゲートSC0、SC1を介してラッチ部L0、L1に接続される。トランスファゲートSC0、SC1は、発振信号CLKと判定信号JGとの論理積演算結果に応じて導通制御される。具体的には、発振信号CLKの出力に応じて更新された調整信号CAD<1:0>により、内部電源電圧VIIが所定値であると判定される際、判定信号JGとしてハイレベル信号を出力する。ハイレベルの判定信号JGと発振信号CLKのハイレベル期間との論理積により、トランスファゲートSC0、SC1が導通して調整信号CAD<1:0>がメモリ回路42Aのラッチ部L0、L1に格納される。ラッチ部に格納された調整信号CAD<1:0>は、所定信号MS<1:0>としてマルチプレクサ51に供給される。
【0069】
第2実施形態の具体例のうち図9に記載されていない回路構成については、第1実施形態の具体例(図4)に示す回路構成と同様であるので、ここでの説明は省略する。具体的には、図9のマルチプレクサ51は、図4のマルチプレクサ51Aと同様の回路構成を有している。
【0070】
図10には、第2実施形態の具体例における動作波形を示す。試験信号TSがローレベルに反転することにより調整試験が開始される。発振信号CLKの周期ごとにカウンタ回路73Aから出力される調整信号CAD<1:0>がインクリメントされる。調整信号CAD<1:0>に応じて、デコード信号D<0>乃至D<3>が順次選択され、内部電源電圧VIIが切り替わり、比較信号J<1:0>、判定信号JGが出力される動作については、第1実施形態の具体例(図5)の場合と同様である。第2実施形態の具体例では、判定信号JGのハイレベル遷移に基づき、このとき、カウンタ回路73Aから出力されている調整信号CAD<1:0>をメモリ回路42Aに書き込む。書き込まれた調整信号CAD<1:0>は、所定信号MS<1:0>として格納される。
【0071】
第2実施形態の具体例では、試験信号TSがローレベルである調整試験の動作中、判定信号JGがハイレベルになる時点で、メモリ回路42Aへの調整信号CAD<1:0>の格納動作が行なわれる。図10では、メモリ回路42Aへの調整信号CAD<1:0>の格納後も、調整信号CAD<1:0>のインクリメントが継続され、調整試験が継続する場合を示している。判定信号JGをデジタル信号として外部端子T12Aから出力することにより、格納動作の完了時点で試験信号TSをハイレベルに遷移して調整試験を終了する構成とすることもできる。
【0072】
図11には、外部のテスタ装置を使用し、内部電源電圧VIIについてトリミング試験をして所定信号MS<m:0>を格納する場合の試験フローを示す。ここで、カッコでくくった部分は半導体集積回路装置内での処理である。
【0073】
トリミング試験の開始により、テスタ装置において試験モードが設定される(S11)。試験信号TSがローレベルに反転されると共に、電源電圧VDDを所定電圧値に固定する。ローレベルの試験信号TSを受けた半導体集積回路装置では、カウンタ回路がリセットされ、調整信号CAD<1:0>が0に初期化される(S12)。その後、カウンタ回路からの出力信号である調整信号CAD<1:0>がデコード信号D<n:0>にデコードされ、内部電源電圧VIIが出力される。更に所定値との間で比較、判定が行なわれる(S13)。
【0074】
判定の結果として、外部端子から出力されるデジタル信号の判定信号JGがローレベルを維持していれば(S14:NO)、調整試験のタイムアウトを検出した上でタイムアウトに達していない場合には(S15:NO)、半導体集積回路装置内での調整信号CAD<1:0>のインクリメント動作に伴う内部電源電圧VIIの比較、判定動作を継続する。タイムアウトに達した場合には(S15:YES)、この半導体集積回路装置は不良品と判断される(S16)。
【0075】
判定の結果として、判定信号JGがハイレベルとなれば(S14:YES)、半導体集積回路装置内で、調整信号CAD<1:0>がメモリデータとして格納される(S17)。格納されたデータが所定信号MS<1:0>である。この時点で、テスタ装置は、試験信号TSをハイレベルに反転して調整試験を終了するようにしてもよい。
【0076】
図12に示す内部電源電圧VIIの調整についての第3実施形態の回路ブロック図は、自己診断試験(BIST)回路81を備える半導体集積回路装置について、内部電源電圧VIIの調整試験をBIST回路81による自己診断試験として実行する場合を示している。
【0077】
また、所定信号MS<m:0>を不揮発性メモリ回路43に格納する場合を示している。不揮発性メモリ回路43へのデータ書き込み時間は、調整信号BAD<m:0>のインクリメント周期に比して長いことが一般的なので、格納する調整信号BAD<m:0>を一時的に保持しておくラッチ回路44を備えている。調整信号BAD<m:0>をラッチ回路44に保持した上で、不揮発性メモリ回路43に書き込む動作を行なう。
【0078】
BIST回路81は、外部端子T15から供給される試験信号TSにより自己診断試験を開始する。内部電源電圧VIIの調整試験に対しては、調整試験信号TSADがマルチプレクサ51に出力される。合わせて、調整信号BAD<m:0>が所定周期ごとに遷移して出力される。ここで、所定タイミングとは、内部電源回路31により内部電源電圧VIIが更新され、判定部11により判定結果が判定信号JGとして出力される時間を含み、判定信号JGに応じて調整信号BAD<m:0>がラッチ回路44に取り込まれるまでの時間以上の時間である。
【0079】
判定部11から出力される判定信号JGは、ラッチ回路44に入力されて、ラッチ信号として機能すると共に、BIST回路81に入力されている。内部電源電圧VIIが所定値になったことを示す判定信号JGが入力されることにより、このときの調整信号BAD<m:0>がラッチ回路44に取り込まれると共に、BIST回路81から、プログラム信号PGMが不揮発性メモリ回路43に出力される。不揮発性メモリ回路43では、プログラム信号PGMに基づいてラッチ回路44にラッチされている調整信号BAD<m:0>を書き込む。合わせて、BIST回路81から出力される調整信号BAD<m:0>の遷移動作が停止される。
【0080】
図13に第3実施形態の具体例についての要部回路図を示す。BIST回路81から調整信号BAD<m:0>として2ビットの信号(m=1)が出力される場合を示している。BIST回路81から出力される調整信号BAD<1:0>は、マルチプレクサ51に供給されると共に、ラッチ回路44Aに供給される。
【0081】
ラッチ回路44Aは、メモリ回路42A(図9)と同様な構成を備えている。調整信号BAD<1:0>のビットごとにラッチ部を備え、入力された調整信号BAD<1:0>は、トランスファゲートを介してラッチ部に接続される。トランスファゲートは、判定信号JGに応じて導通制御される。すなわち、内部電源電圧VIIが所定値であると判定される際のハイレベルの判定信号JGにより、トランスファゲートが導通して調整信号BAD<1:0>がラッチ部に取り込まれる。ラッチ部に取り込まれた調整信号BAD<1:0>は、プログラム信号PGMに基づき、不揮発性メモリ回路43Aのライト回路を介して不揮発性メモリセルに書き込まれる。
【0082】
第3実施形態の具体例のうち図13に記載されていない回路構成については、第1実施形態の具体例(図4)に示す回路構成と同様であるのでここでの説明は省略する。具体的には、図13のマルチプレクサ51は、図4のマルチプレクサ51Aと同様の回路構成を有している。
【0083】
図14に仮想負荷部についての第4実施形態の第1具体例を示す回路図である。仮想負荷部24AとしてPMOSトランジスタMP2が内部電源電圧VIIと接地電圧との間に備えられている。また、PMOSトランジスタMP2のゲート端子に負荷信号VGを供給するために負荷信号発生部94Aが備えられている。
【0084】
負荷信号発生部94Aは、電源電圧VDDと接地電圧との間にPMOSトランジスタMP3と抵抗素子列とが直列に接続されて構成されている。抵抗素子列の各接続点は、トランスファゲートを介して負荷信号VGとして出力される。PMOSトランジスタMP3のゲート端子は、インバータゲートを介して試験信号TSが入力される。負荷設定信号LDS<i:0>は、外部端子T46Aからデジタル信号として入力される。入力された負荷設定信号LDS<i:0>は、デコード回路によりデコードされた上で、抵抗素子列の接続点ごとに備えられているトランスファゲートを択一に選択して導通する。
【0085】
試験信号TSがローレベルとなり、内部電源電圧VIIが調整される際、負荷信号VGとして、電源電圧VDDと接地電圧との間の所定電圧が出力され、PMOSトランジスタMP2がバイアスされる。PMOSトランジスタMP2は、所定のバイアス状態で導通する定電流源として機能する。または、所定のオン抵抗を有する抵抗素子が内部電源電圧VIIと接地電圧との間に接続されると見ることもできる。このオン抵抗に応じた電流が負荷電流として流れることとなる。
【0086】
負荷設定信号LDS<i:0>に応じて、導通するトランスファゲートを切り替えることにより、負荷信号VGの電圧値を適宜に設定することができる。仮想負荷として流れる電流値を適宜に設定することができる。更に、負荷設定信号LDS<i:0>を動的に切り替えてやれば、実動作において時間と共に変化する内部電源電圧VIIの負荷電流を擬似的に再現することができる。
【0087】
図15に示す仮想負荷部についての第4実施形態の第2具体例では、仮想負荷部24Bと負荷信号発生部94Bとを備えている。仮想負荷部24Bは、トランスファゲートを介して内部電源電圧VIIと抵抗素子とを選択的に接続する構成である。トランスファゲートごとに異なる抵抗値を有する抵抗素子を備えている。これにより、選択されて導通するトランスファゲートに応じて異なる負荷を接続することができる。
【0088】
負荷信号発生部94Bは、デコード回路を備えて構成される。外部端子T46Aからデジタル信号として入力される負荷設定信号LDS<i:0>がデコードされる。デコード回路から出力されるデコード信号により仮想負荷部24Bのトランスファゲートが選択される。
【0089】
第1および第2具体例においては、負荷設定信号LDS<i:0>が外部端子T46Aから入力されるものとして示したが、半導体集積回路装置の内部で生成するように構成することもできる。
【0090】
図16に示す動作波形は、内部電源電圧VIIの調整について隣り合う2組の調整信号XAD<1:0>(ここで、Xは、“E”、“C”、“B”のいずれかを示す。)において、内部電源電圧VIIが所定値になる場合である。ハイレベルの判定信号JGが連続する2周期で出力される。具体的には、調整信号(XAD<1>、XAD<0>)=(1、0)の場合にVII=VII0となり、所定値の電圧値領域の下限電圧値に一致する。更に、調整信号(XAD<1>、XAD<0>)=(1、1)の場合にVII=VII1となり、所定値の電圧値領域の上限電圧値に一致する。図16では、連続する2周期において内部電源電圧VIIが所定値になる場合を示したが、3周期以上の間、内部電源電圧VIIが所定値になる場合も考えられる。
【0091】
これらの場合には、判定信号JGがハイレベルとなる最初の周期での調整信号XAD<1:0>を格納する設定としておけば、判定信号JGが複数周期に渡ってハイレベルになる場合にも、的確な調整信号XAD<1:0>を格納することができる。
【0092】
以上詳細に説明したとおり、本実施形態に係る半導体集積回路装置、およびその調整方法では、半導体集積回路装置に判定部1、11が備えられ、半導体集積回路装置の内部で判定ステップが行なわれる。調整信号XAD<m:0>(Xは、“E”、“C”、“B”のいずれかを示す。)ごとに、アナログ信号発生部3の1例である内部電源回路31、31Aから出力されるアナログ信号の内部電源電圧VIIが所定値と比較判定される。従って、半導体集積回路装置の内部で内部電源電圧VIIの判定を行なうことができる。
【0093】
また、内部電源電圧VIIを半導体集積回路装置の外部端子に出力する必要がない。このため、半導体集積回路装置において、内部電源電圧VIIの出力用外部端子の配置、および出力用外部端子への内部電源電圧VIIの配線は不要となる。アナログ配線の設計に伴う配慮が不要となり半導体集積回路装置の設計負荷を軽減することができる。
【0094】
また、内部電源電圧VIIが外部端子から出力されないため、アナログ信号に対する試験は不要である。デジタルインターフェースの外部端子に対してデジタル試験機能を有するテスタ装置を備えてやればよい。デジタル機能とアナログ機能との両機能を実現する複雑なテスタ装置を備える必要ない。更に、デジタル機能とアナログ機能との試験条件の切り替え等が不要となり、切り替えに伴う試験時間のオーバーヘッドを低減することができる。試験コストの低減を図ることができる。
【0095】
また、所定値を設定する基準電圧VII0およびVII1、VII0乃至VII3はアナログ値であり、比較器12A、12Bに備えられる抵抗素子列RC0乃至RC2、RC0乃至RC4により、外部端子T13Aから供給される電源電圧VDDを分圧して得られる。調整試験時において電源電圧VDDを所定電圧値に設定しておけば、専用の外部端子から所定値設定用のアナログ値を入力する必要はない。
【0096】
また、所定値とは、第1および第2比較基準値である、基準電圧VII0およびVII1(図4の場合)、または基準電圧VII1およびVII2(図7の場合)に挟まれた所定電圧値領域である。更に、2以上の比較基準値である基準電圧VII0およびVII1、VII0乃至VII3により区画された電圧値領域のうち何れの領域に内部電源電圧VIIが存在するかを判定することができる。これにより、内部電源電圧VIIと所定値との差異を把握することができ、判定信号JG、JG<2:0>に応じて調整信号を遷移させて速やかに所定値に近づけることができる。
【0097】
また、判定部1、11は、内部電源電圧VIIを基準電圧ごとに比較する複数の比較部C0およびC1(図4の場合)、またはC0乃至C3(図7の場合)と、複数の比較部からの比較信号が入力され、内部電源電圧VIIがどの電圧値領域にあるかを識別するエンコード部13A、13Bとを備えることが好ましい。これにより、エンコード信号である判定信号JG、JG<2:0>は、電圧値領域を識別することができるビット数のデジタル信号を備えてやればよく、必要最小限のビット数のデジタル信号により判定結果を表わすことができる。判定信号JGを出力する外部端子については、必要最小限の端子数を確保すればよい。
【0098】
所定信号記憶部としてヒューズ素子またはメモリ素子を備えるヒューズ回路(またはメモリ回路)41、41Aへの所定信号FS<m:0>の格納を、テスタ装置等の外部制御により別途行なうことができる。テスタ装置による一連の試験が完了した以後に、格納動作を行なうことができる。
【0099】
また、所定信号記憶部としてメモリ回路(ヒューズ回路)42、42A、43、43Aで構成されていれば、判定信号JGに基づいて半導体集積回路装置の内部で制御信号を生成することにより、調整信号CAD<m:0>、BAD<m:0>のメモリ素子への書き込み動作を実行することができる。また、半導体集積回路装置の内部に電気的にヒューズ素子を切断する回路構成を備えることにより、判定信号JGに基づいて、調整信号CAD<m:0>、BAD<m:0>に応じたヒューズ素子を切断することができる。
【0100】
また、メモリ素子には、メモリ回路42Aのように、SRAMやDRAM等に使用される揮発性のメモリセルで構成することができる。また、メモリ回路43、43Aのように、フラッシュメモリ等に備えられている電気的に書き換え可能な不揮発性メモリセルで構成することもできる。更に、メモリセルの構成に代えてレジスタやフリップフロップ等のデータ保持機能を有する回路構成により実現することもできる。
【0101】
また、仮想負荷部24A、24Bを備えて仮想負荷ステップを行なうので、内部電源電圧VIIの調整の際、適宜に仮想的な負荷を接続することができる。デジタル機能や他のアナログ機能といった半導体集積回路装置内部における各種の動作状態を、擬似的に再現することができる。実動作に近い負荷状態で内部電源電圧VIIの調整を行なうことができる。
【0102】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、本実施形態においては、アナログ信号発生部として内部電源回路を例にとり、アナログ信号として内部電源電圧VIIを調整する場合について説明したが、本発明はこれに限定されるものではなく、バイアス電圧やバイアス電流等のその他のアナログ信号について、アナログ値を調整する必要のある場合に同様に適用することができる。
この場合、仮想負荷部としては、負荷として電流源を接続する場合の他、電圧源やアナログ信号経路上のインピーダンス成分を接続する構成とすることもできる。
また、第4実施形態においては、仮想負荷部としてPMOSトランジスタや抵抗素子を接続する場合について説明したが、本発明はこれに限定されるものではなく、NMOSトランジスタや、ジャンクショントランジスタやバイポーラトランジスタ、ダイオード、キャパシタ素子等、その他の能動素子や受動素子、またこれらの素子の適宜な組み合わせにより構成することができることは言うまでもない。
【0103】
ここで、本発明に関する技術思想を以下に列記する。
(付記1) アナログ信号を出力するアナログ信号発生部と、前記アナログ信号発生部に供給され前記アナログ信号を所定値に設定する所定信号が格納される所定信号記憶部とを備え、外部端子への入出力インターフェースがデジタル信号により行われる半導体集積回路装置において、
前記アナログ信号を調整する際、
試験信号に応じて前記アナログ信号発生部に供給される調整信号ごとに、前記調整信号に対応する前記アナログ信号と、電源電圧に基づき生成される前記所定値との比較結果を判定信号として出力する判定部を備え、
前記判定信号により前記アナログ信号が前記所定値であると判定された際の前記調整信号を、前記所定信号として前記所定信号記憶部に格納することを特徴とする半導体集積回路装置。
(付記2) 前記試験信号により制御され、前記調整信号または前記所定信号のいずれかを前記アナログ信号発生部に供給する信号選択部を備えることを特徴とする付記1に記載の半導体集積回路装置。
(付記3) 前記調整信号または前記所定信号は、2ビット以上のデジタル信号であり、前記アナログ信号発生部の前段に備えられるデコード部に入力されることを特徴とする付記1に記載の半導体集積回路装置。
(付記4) 前記所定値とは、第1および第2比較基準値に挟まれた所定アナログ値領域であり、
前記判定信号は、前記第1および第2比較基準値を含む2以上の比較基準値により区画されたアナログ値領域のうち何れの領域に前記アナログ信号が存在するかを判定することを特徴とする付記1に記載の半導体集積回路装置。
(付記5) 前記判定部は、
前記アナログ信号を前記2以上の比較基準値ごとに比較する複数の比較部と、
前記複数の比較部の出力信号が入力され、前記アナログ信号が存在する前記アナログ値領域を識別して、エンコード信号を出力するエンコード部とを備えることを特徴とする付記4に記載の半導体集積回路装置。
(付記6) 前記2以上の比較基準値は、電源電圧を、降圧、または/および分圧して得られることを特徴とする付記4に記載の半導体集積回路装置。
(付記7) 前記アナログ信号発生部は内部電源電圧発生部であり、
前記アナログ信号として内部電源電圧を出力することを特徴とする付記1に記載の半導体集積回路装置。
(付記8) 前記所定信号記憶部はメモリ素子またはヒューズ素子を備え、
前記判定信号に基づき前記半導体集積回路装置の内部において制御され、前記メモリ素子への書き込みまたは前記ヒューズ素子の切断が行なわれることを特徴とする付記1に記載の半導体集積回路装置。
(付記9) 前記判定信号はデジタル信号であり、前記外部端子から出力されることを特徴とする付記1に記載の半導体集積回路装置。
(付記10) 前記所定信号記憶部はヒューズ素子またはメモリ素子を備え、
出力された前記判定信号に対する外部制御に基づき、前記ヒューズ素子の切断または前記メモリ素子への書き込みが行なわれることを特徴とする付記1に記載の半導体集積回路装置。
(付記11) 前記試験信号により活性化制御され、前記調整信号を順次出力する調整信号発生部を備えることを特徴とする付記1に記載の半導体集積回路装置。
(付記12) 前記調整信号発生部は、
所定周波数の発振信号を出力する発振部と、
前記発振信号をカウントし、前記所定周波数に基づく一定周期で前記調整信号を遷移して出力するカウンタ部とを備えることを特徴とする付記11に記載の半導体集積回路装置。
(付記13) 所定内部回路に対する所定試験を前記半導体集積回路装置内部で実行する自己診断試験回路を備え、
前記アナログ信号の調整試験は、前記自己診断試験回路の1試験として実行されることを特徴とする付記1に記載の半導体集積回路装置。
(付記14) 前記試験信号、前記調整信号および前記判定信号は、前記自己診断試験回路に入出力されることを特徴とする付記13に記載の半導体集積回路装置。
(付記15) アナログ信号を出力するアナログ信号発生部と、前記アナログ信号発生部に供給され前記アナログ信号を所定値に設定する所定信号が格納される所定信号記憶部とを備え、外部端子への入出力インターフェースがデジタル信号により行われる半導体集積回路装置において、
供給される負荷設定信号に応じて、前記アナログ信号に対する負荷を可変する仮想負荷部を備えることを特徴とする半導体集積回路装置。
(付記16) 前記アナログ信号発生部は内部電源電圧発生部であり、前記アナログ信号として内部電源電圧を出力し、
前記負荷は、負荷電流を生成する電流源回路であることを特徴とする付記15に記載の半導体集積回路装置。
(付記17) 格納された所定信号に基づき、所定値のアナログ信号を生成すると共に、外部への入出力インターフェースがデジタル信号により行われる半導体集積回路装置の調整方法において、
前記アナログ信号を調整する際、
調整信号に対応する前記アナログ信号を生成する信号生成ステップと、
前記半導体集積回路装置の内部において行なわれ、生成された前記アナログ信号と、電源電圧に基づき生成される前記所定値との比較結果を判定する判定ステップと、
前記判定ステップにより前記アナログ信号が前記所定値であると判定された際、前記調整信号を前記所定信号として格納する格納ステップとを有することを特徴とする半導体集積回路装置の調整方法。
(付記18) 前記調整信号は段階的に遷移し、前記調整信号ごとに、前記信号生成ステップおよび前記判定ステップが繰り返されることを特徴とする付記17に記載の半導体集積回路装置の調整方法。
(付記19) 前記格納ステップは、前記半導体集積回路装置の内部において行なわれることを特徴とする付記17に記載の半導体集積回路装置の調整方法。
(付記20) 前記比較結果の判定は、デジタル信号として前記外部端子から出力されることを特徴とする付記17に記載の半導体集積回路装置の調整方法。
(付記21) 前記格納ステップは、前記半導体集積回路装置の外部において制御されることを特徴とする付記20に記載の半導体集積回路装置の調整方法。
(付記22) 前記格納ステップは、
前記アナログ信号が前記所定値であると判定された際の前記調整信号を前記所定信号として取得する信号取得ステップと、
取得された前記所定信号を所定信号記憶部に書き込む書き込みステップとを有することを特徴とする付記21に記載の半導体集積回路装置の調整方法。
(付記23) 格納された所定信号に基づき、所定値のアナログ信号を生成すると共に、外部端子への入出力インターフェースがデジタル信号により行われる半導体集積回路装置の調整方法において、
負荷設定信号に応じて前記アナログ信号に対する負荷を可変する仮想負荷ステップを有することを特徴とする半導体集積回路装置の調整方法。
【0104】
【発明の効果】
本発明によれば、半導体集積回路装置、および半導体集積回路装置の調整方法について、半導体集積回路装置に内蔵された内部電源回路等のアナログ信号発生部から出力されるアナログ信号の調整をする際、アナログ信号と所定値との比較判定結果を半導体集積回路装置の外部に出力することなく調整することができる。また、比較判定結果をデジタル信号に変換して外部端子から出力することもでき、外部のテスタ装置や試験方法を簡略化して調整試験を的確、迅速に行なうことができる。更に、負荷設定信号に応じてアナログ信号に擬似的な負荷を接続することができるので、半導体集積回路装置の実動作と同等な負荷状態においてアナログ信号の調整をすることができる。
【図面の簡単な説明】
【図1】本発明の第1原理図である。
【図2】本発明の第2原理図である。
【図3】第1実施形態の回路ブロック図である。
【図4】第1実施形態の具体例の回路図である。
【図5】第1実施形態の具体例の動作波形図である。
【図6】第1実施形態のトリミング試験フローである。
【図7】判定部の変形例の回路図である。
【図8】第2実施形態の回路ブロック図である。
【図9】第2実施形態の具体例の要部回路図である。
【図10】第2実施形態の具体例の動作波形図である。
【図11】第2実施形態のトリミング試験フローである。
【図12】第3実施形態の回路ブロック図である。
【図13】第3実施形態の具体例の要部回路図である。
【図14】第4実施形態の第1具体例の回路図である。
【図15】第4実施形態の第2具体例の回路図である。
【図16】複数判定された場合の動作波形図である。
【図17】従来技術の回路図である。
【図18】従来技術トリミング試験フローである。
【符号の説明】
1、11 判定部
2、24A、24B 仮想負荷部
3 アナログ信号発生部
4 所定信号記憶部
12、12A、12B 比較部
13、13A、13B エンコード部
31 内部電源回路
41 ヒューズ回路(またはメモリ回路)
41A ヒューズ回路
42 メモリ回路(またはヒューズ回路)
51、51A マルチプレクサ
61、61A デコード回路
71 調整信号発生部
72 発振回路
73、73A カウンタ回路
94A、94B 負荷信号発生部
F<1:0> ヒューズ素子
T1、T11、T11A、T11B、T2、T12、T12A、T3、T13、T13A、T4、T15、T15A外部端子
Claims (10)
- アナログ信号を出力するアナログ信号発生部と、前記アナログ信号発生部に供給され前記アナログ信号を所定値に設定する所定信号が格納される所定信号記憶部とを備え、外部端子への入出力インターフェースがデジタル信号により行われる半導体集積回路装置において、
前記アナログ信号を調整する際、
試験信号に応じて前記アナログ信号発生部に供給される調整信号ごとに、前記調整信号に対応する前記アナログ信号と、電源電圧に基づき生成される前記所定値との比較結果を判定信号として出力する判定部を備え、
前記判定信号により前記アナログ信号が前記所定値であると判定された際の前記調整信号を、前記所定信号として前記所定信号記憶部に格納することを特徴とする半導体集積回路装置。 - 前記所定信号記憶部はメモリ素子またはヒューズ素子を備え、
前記判定信号に基づき前記半導体集積回路装置の内部において制御され、前記メモリ素子への書き込みまたは前記ヒューズ素子の切断が行なわれることを特徴とする請求項1に記載の半導体集積回路装置。 - 前記判定信号はデジタル信号であり、前記外部端子から出力されることを特徴とする請求項1に記載の半導体集積回路装置。
- 前記所定信号記憶部はヒューズ素子またはメモリ素子を備え、
出力された前記判定信号に対する外部制御に基づき、前記ヒューズ素子の切断または前記メモリ素子への書き込みが行なわれることを特徴とする請求項1に記載の半導体集積回路装置。 - アナログ信号を出力するアナログ信号発生部と、前記アナログ信号発生部に供給され前記アナログ信号を所定値に設定する所定信号が格納される所定信号記憶部とを備え、外部端子への入出力インターフェースがデジタル信号により行われる半導体集積回路装置において、
供給される負荷設定信号に応じて、前記アナログ信号に対する負荷を可変する仮想負荷部を備えることを特徴とする半導体集積回路装置。 - 格納された所定信号に基づき、所定値のアナログ信号を生成すると共に、外部への入出力インターフェースがデジタル信号により行われる半導体集積回路装置の調整方法において、
前記アナログ信号を調整する際、
調整信号に対応する前記アナログ信号を生成する信号生成ステップと、
前記半導体集積回路装置の内部において行なわれ、生成された前記アナログ信号と、電源電圧に基づき生成される前記所定値との比較結果を判定する判定ステップと、
前記判定ステップにより前記アナログ信号が前記所定値であると判定された際、前記調整信号を前記所定信号として格納する格納ステップとを有することを特徴とする半導体集積回路装置の調整方法。 - 前記格納ステップは、前記半導体集積回路装置の内部において行なわれることを特徴とする請求項6に記載の半導体集積回路装置の調整方法。
- 前記比較結果の判定は、デジタル信号として前記外部端子から出力されることを特徴とする請求項6に記載の半導体集積回路装置の調整方法。
- 前記格納ステップは、前記半導体集積回路装置の外部において制御されることを特徴とする請求項8に記載の半導体集積回路装置の調整方法。
- 格納された所定信号に基づき、所定値のアナログ信号を生成すると共に、外部端子への入出力インターフェースがデジタル信号により行われる半導体集積回路装置の調整方法において、
負荷設定信号に応じて前記アナログ信号に対する負荷を可変する仮想負荷ステップを有することを特徴とする半導体集積回路装置の調整方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003192151A JP2004146783A (ja) | 2002-08-28 | 2003-07-04 | 半導体集積回路装置、および半導体集積回路装置の調整方法 |
TW092123584A TWI227330B (en) | 2002-08-28 | 2003-08-27 | Semiconductor integrated circuit device, and adjustment method of semiconductor integrated circuit device |
US10/648,272 US6943616B2 (en) | 2002-08-28 | 2003-08-27 | Semiconductor integrated circuit device, and adjustment method of semiconductor integrated circuit device |
US11/198,225 US20050270871A1 (en) | 2002-08-28 | 2005-08-08 | Semiconductor integrated circuit device, and adjustment method of semiconductor integrated circuit device |
US11/444,401 US7459960B2 (en) | 2002-08-28 | 2006-06-01 | Semiconductor integrated circuit device, and adjustment method of semiconductor integrated circuit device |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002248134 | 2002-08-28 | ||
JP2003192151A JP2004146783A (ja) | 2002-08-28 | 2003-07-04 | 半導体集積回路装置、および半導体集積回路装置の調整方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008209501A Division JP5012731B2 (ja) | 2002-08-28 | 2008-08-18 | 半導体集積回路装置、および半導体集積回路装置の調整方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004146783A true JP2004146783A (ja) | 2004-05-20 |
Family
ID=31980493
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003192151A Pending JP2004146783A (ja) | 2002-08-28 | 2003-07-04 | 半導体集積回路装置、および半導体集積回路装置の調整方法 |
Country Status (3)
Country | Link |
---|---|
US (3) | US6943616B2 (ja) |
JP (1) | JP2004146783A (ja) |
TW (1) | TWI227330B (ja) |
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- 2003-08-27 TW TW092123584A patent/TWI227330B/zh not_active IP Right Cessation
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US20040041595A1 (en) | 2004-03-04 |
TWI227330B (en) | 2005-02-01 |
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US20050270871A1 (en) | 2005-12-08 |
US20060214724A1 (en) | 2006-09-28 |
US6943616B2 (en) | 2005-09-13 |
US7459960B2 (en) | 2008-12-02 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051026 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080516 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080617 |
|
A711 | Notification of change in applicant |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080818 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090120 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090319 |
|
A02 | Decision of refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100621 |
|
RD03 | Notification of appointment of power of attorney |
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|
A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
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|
A912 | Removal of reconsideration by examiner before appeal (zenchi) |
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