JP2004134669A - Ｉｃチップ内蔵多層基板及びその製造方法 - Google Patents
Ｉｃチップ内蔵多層基板及びその製造方法 Download PDFInfo
- Publication number
- JP2004134669A JP2004134669A JP2002299434A JP2002299434A JP2004134669A JP 2004134669 A JP2004134669 A JP 2004134669A JP 2002299434 A JP2002299434 A JP 2002299434A JP 2002299434 A JP2002299434 A JP 2002299434A JP 2004134669 A JP2004134669 A JP 2004134669A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- substrate
- built
- multilayer
- back surface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
Landscapes
- Structure Of Printed Boards (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
【課題】基板の薄型化、小型化ができると共に、ＩＣチップから発生するノイズを除去でき、かつ配線パターンを通じて効率良く放熱することができるＩＣチップ内蔵多層基板等を提供する。
【解決手段】ＩＣチップ内蔵多層基板１００は、ＩＣチップ１１と、第１の基板１２と、第２の基板１３と、第３の基板１４と、接地手段としてのペースト１５とから構成されている。ＩＣチップ１１を基板に内蔵し、このＩＣチップ１１の裏面と第２の基板１３のグランド配線との間に導電性のペースト１５が設けられる。これにより、ＩＣチップ１１の裏面と第２の基板１３の上表面のグランド配線とが電気的に接続され、ＩＣチップ１１の部分にシールド効果を持たせ、ＩＣチップ１１から発生するノイズを除去でき、かつ配線パターンを通じて効率良く放熱することができると共に、実装面積を有効に利用し、製品の薄型化、小型化ができる。
【選択図】 図１
【解決手段】ＩＣチップ内蔵多層基板１００は、ＩＣチップ１１と、第１の基板１２と、第２の基板１３と、第３の基板１４と、接地手段としてのペースト１５とから構成されている。ＩＣチップ１１を基板に内蔵し、このＩＣチップ１１の裏面と第２の基板１３のグランド配線との間に導電性のペースト１５が設けられる。これにより、ＩＣチップ１１の裏面と第２の基板１３の上表面のグランド配線とが電気的に接続され、ＩＣチップ１１の部分にシールド効果を持たせ、ＩＣチップ１１から発生するノイズを除去でき、かつ配線パターンを通じて効率良く放熱することができると共に、実装面積を有効に利用し、製品の薄型化、小型化ができる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、ＩＣチップ内蔵多層基板およびその製造方法に関する。詳しくは、ＬＳＩチップ等のＩＣチップを多層基板に内蔵させると共に、該ＩＣチップの裏面と所定の基板のグランド配線との間に導電性の接続手段を設ける構成とすることによって、基板の薄型化、小型化ができると共に、ＩＣチップ部分にシールド効果を持たせ、ＩＣチップから発生するノイズを除去でき、かつ配線パターンを通じて効率良く放熱することができるようにしたＩＣチップ内蔵多層基板およびその製造方法に係るものである。
【０００２】
【従来の技術】
従来、基板に電子部品を表面実装した場合、近接回路間のノイズ対策に関しては、金属の筐体（シールドケース）をＩＣチップに覆い被せるようにしてシールドしていた（例えば、特許文献１参照）。また、ＩＣチップが発生した熱を排除するために、ＩＣチップの裏面に放熱板などを装着する（例えば、特許文献２参照）。
【０００３】
図９は、シールドケースが装着される実装基板１０Ａの構成を示す図である。図９に示すように、実装基板１０Ａは、ＩＣチップ１と、配線基板２と、シールドケース３と、実装部品４とから構成されている。ＩＣチップ１は、接着樹脂５により配線基板２に装着されている。配線基板２は、絶縁樹脂板６と、配線７と、各層の配線を接続するための金属突起物８とからなる。シールドケース３は金属材料からなり、配線基板２に装着されている。このシールドケース３によりＩＣチップ部分にシールド効果を持たせ、ＩＣチップから発生するノイズが除去される。
【０００４】
また、図１０は、ＩＣチップの上に放熱板が装着される実装基板１０Ｂの構成を示す図である。図１０に示すように、実装基板１０Ｂは、ＩＣチップ１と、配線基板２と、放熱板３Ａと、実装部品４とから構成されている。ＩＣチップ１は、接着樹脂５により配線基板２に装着されている。配線基板２は、絶縁樹脂板６と、配線７と、各層の配線を接続するための金属突起物８とからなる。放熱板３Ａは、金属材、例えばアルミニウムからなり、ＩＣチップ１の裏面に接着することにより配置されている。この放熱板３ＡによりＩＣチップ１から発生した熱が空気中に放出される。
【０００５】
【特許文献１】
特開平１０−３３５８６９号公報
【特許文献２】
特開平１０−２０９３４５号公報
【０００６】
【発明が解決しようとする課題】
上述したように、シールドケース３、放熱板３Ａを配置する実装基板１０Ａ、１０Ｂの場合、例えば、図９に示すように、ＩＣチップ１を覆うようにシールドケース３を配置する場合、配線基板２の実装面積が少なくなるため、基板の実装面積が有効に使用できないという問題がある。また例えば、図１０に示すように、ＩＣチップ１の上に放熱板３Ａを配置する場合、配線基板２における実装後のトータル厚さが大きくなり、基板の薄型化が困難という欠点がある。
【０００７】
また、現代電子機器の小型化に伴い、半導体産業において半導体装置の小型化、薄型化、高密度化が進みつつある。近年、携帯電話機や、携帯用のパーソナルコンピュータなどの携帯端末装置に、ベアチップ状態の半導体集積回路装置（以下単に「ＩＣチップ」という）を実装したＩＣチップ実装基板が使用されるようになってきた。この種の実装基板には個々のＩＣチップがモールド成形されることなく、複数のＩＣチップ、抵抗ならびにコンデンサなどの電子部品が混在して平面的に実装されている。この場合、ＩＣチップの裏面にグランドを必要とするものに対して、ＩＣチップの裏面にグランド配線を設置するため、上述したように放熱板などを配置することが困難である。
【０００８】
そこで、この発明は、基板の薄型化、小型化ができると共に、ＩＣチップ部分にシールド効果を持たせ、ＩＣチップから発生するノイズを除去でき、かつ配線パターンを通じて効率良く放熱することができるようにしたＩＣチップ内蔵多層基板等を提供することを目的とする。
【０００９】
【課題を解決するための手段】
この発明に係るＩＣチップ内蔵多層基板は、ＩＣチップ内蔵多層基板において、ＩＣチップを実装する第１の基板と、ＩＣチップを挿入する開孔が設けられ、第１の基板と積層する第２の基板と、第１の基板に実装されたＩＣチップを覆うように第２の基板と積層する第３の基板と、ＩＣチップの裏面と第１、第２または第３の基板のグランド配線とを接続する接地手段とを備えるものである。
【００１０】
例えば、接地手段は、ペースト状またはシート状の導電性材料からなり、該ペースト状またはシート状の導電性材料は、第２の基板のグランド配線と接続される。また例えば、接地手段は、金属箔からなり、この金属箔は第１の基板と接続される。また例えば、接地手段は、第３の基板に設けられ、第３基板のグランド配線と接続された金属突起物である。
【００１１】
この発明に係るＩＣチップ内蔵多層基板の製造方法は、ＩＣチップを実装する第１の基板と、ＩＣチップを挿入する開孔が設けられた第２の基板と、ＩＣチップを覆うように配置する第３の基板とを備えるＩＣチップ内蔵多層基板の製造方法であって、ＩＣチップを第１の基板に実装する第１の工程と、第１の工程でＩＣチップが実装された第１の基板の上に、ＩＣチップが開孔中にくるように上記第２の基板を配置する第２の工程と、ＩＣチップの裏面と第１または第２の基板のグランド配線とを接続する第３の工程と、ＩＣチップを覆うように第２の基板の上に第３の基板を配置する第４の工程とを備えるものである。
【００１２】
また、この発明に係るＩＣチップ内蔵多層基板の製造方法は、ＩＣチップを実装する第１の基板と、ＩＣチップを挿入する開孔が設けられた第２の基板と、ＩＣチップを覆うように配置する第３の基板とを備えるＩＣチップ内蔵多層基板の製造方法であって、ＩＣチップを第１の基板に実装する第１の工程と、第１の工程でＩＣチップが実装された第１の基板の上に、ＩＣチップが開孔中にくるように第２の基板を配置する第２の工程と、ＩＣチップの裏面と、第３の基板に設けられ、第３基板のグランド配線と接続された金属突起物とを接触するように第３の基板を配置する第３の工程とを備えるものである。
【００１３】
この発明においては、ＬＳＩチップ等のＩＣチップを実装する第１の基板と、ＩＣチップを挿入する開孔が設けられた第２の基板と、ＩＣチップを覆うように配置する第３の基板とを備えるＩＣチップ内蔵多層基板において、ＩＣチップを多層基板に内蔵させると共に、該ＩＣチップの裏面と所定の基板のグランド配線との間に導電性の接続手段を設けることにより、基板の薄型化、小型化ができると共に、ＩＣチップ部分にシールド効果を持たせ、ＩＣチップから発生するノイズを除去でき、かつ配線パターンを通じて効率良く放熱することが可能になる。
【００１４】
また、ベアチップ（ベア半導体チップ）のようなＩＣチップがＩＣチップの裏面にグランドを必要とする場合、グランド接続ができると共に、シールド効果と放熱効果が得られる。
【００１５】
【発明の実施の形態】
以下、図１〜図３を参照しながら、この発明の第１の実施の形態について説明する。
【００１６】
図１は、この発明の第１の実施の形態としてのＩＣチップ内蔵多層基板１００の構成を示している。この図１はＩＣチップ内蔵多層基板１００の断面構造を示している。
図１に示すように、ＩＣチップ内蔵多層基板１００は、ＩＣチップ１１と、第１の基板１２と、第２の基板１３と、第３の基板１４と、接地手段としてのペースト１５とから構成されている。
【００１７】
ＩＣチップ１１は、例えば、ベアチップ（ベア半導体チップ）である。このＩＣチップ１１は接着樹脂１６により第１の基板１２に装着されている。接着樹脂１６には、例えばエポキシ樹脂が用いられる。
【００１８】
第１、第２、第３の基板１２，１３，１４は、それぞれ絶縁樹脂板１７と、配線１８と、各層の配線を接続するための金属突起物１９とからなる。即ち、第１、第２、第３の基板１２，１３，１４は、パターンが形成された基板である。図２は、第１、第２、第３の基板の構成を示す図である。
【００１９】
図２（ａ）は第３の基板１４の構成例を示す図である。図２（ａ）に示すように、第３の基板１４は２層の配線基板からなる。２層の配線基板の間および上表面に配線パターンが形成されている。図２（ｂ）は第２の基板１３の構成例を示す図である。図２（ｂ）に示すように、第２の基板１３は、ＩＣチップ１１を挿入する開孔（窓枠）Ｗが設けられている。また、第２の基板１３の上表面に配線パターンが形成されている。図２（ｃ）は第１の基板１２の構成例を示す図である。この第１の基板１２は上下の表面に配線パターンが形成されている。また、上表面にＩＣチップ１１を配置するための電極端子である導体バンプＰが設けられている。
【００２０】
ペースト１５は、ＩＣチップ１１の裏面と第２の基板のグランド配線とを接続するものである。このペースト１５は、銀ペーストなどを印刷、もしくはディスペンスして硬化させたものである。また、ペースト１５の代わりにシート状の導電材料を貼り付けて硬化させたものを用いてもよい。
【００２１】
また、ペースト１５の材料として、放熱効果を必要とするときは、熱伝導性の良いものを選び、シールド効果やグランドとしての効果を必要とするときは、導電性の高いものを選ぶことが可能とされる。
【００２２】
次に、図１に示すＩＣチップ内蔵多層基板１００の製造工程について、図３の工程図を参照して説明する。
まず、予め第１、第２及び第３の基板１２〜１４を形成して置く。そして、図３の工程図を示すように、ＩＣチップ１１を第１の基板１２に配置し、次に、ＩＣチップ１１を挿入する開孔Ｗを有する第２の基板１３を積層し、次に、ＩＣチップ１１の裏面と第２の基板１３の開孔Ｗ周辺にペースト１５を印刷、もしくはディスペンスして硬化させ、最後に、第２の基板１３の上に、第３の基板１４を積層する。
【００２３】
図３（ａ）は、ＩＣチップ内蔵多層基板１００製造プロセス中のＩＣチップ実装工程で、ＩＣチップ１１が実装された状態を示している。この工程では、予め形成された第１の基板１２にＩＣチップ１１を実装する。この場合、接着樹脂１６を用いて、ＩＣチップ１１を第１の基板１２の導体バンプＰ上に固着させる。
【００２４】
図３（ｂ）は、第２の基板１３を配置する工程で、第２の基板が積層された後の状態を示している。この工程では、予め形成された第２の基板１３を、ＩＣチップ１１が実装された第１の基板１２に積層する。この場合、ＩＣチップ１１が第２の基板１３の開孔Ｗに挿入するように、第２の基板１３を上から第１の基板１２上に積層する。
【００２５】
図３（ｃ）は、ペースト１５を配置する工程で、ペースト１５が配置された状態を示している。この工程では、第１と第２の基板１２，１３が積層された後、例えば、ＩＣチップ１１の裏面と第２の基板１３の開孔Ｗ周辺にペースト１５を印刷して硬化させる。この場合、ＩＣチップ１１の裏面と第２の基板１３の上表面のグランド配線Ｇ２とを電気的に接続するように、ペースト１５がグランド配線Ｇ２まで印刷される。
【００２６】
図３（ｄ）は、第３の基板１４を配置する工程で、第３の基板１４が配置された状態（完成状態）を示している。この工程では、ペースト１５が配置された第１と第２の基板からなるユニットの上に第３の基板１４を積層し、ＩＣチップ１１覆うように配置する。第３の基板１４が配置された後、図１に示すＩＣチップ内蔵多層基板１００が得られる。
【００２７】
以上説明したように、第１の実施の形態においては、ＩＣチップ１１を実装する第１の基板１２と、ＩＣチップ１１を挿入する開孔Ｗが設けられた第２の基板１３と、ＩＣチップ１１を覆うように配置する第３の基板１４とを備えるＩＣチップ内蔵多層基板において、ＩＣチップ１１を多層基板に内蔵させると共に、このＩＣチップ１１の裏面と第２の基板１３のグランド配線との間に導電性のペースト１５が設けられる。
【００２８】
これにより、従来のようにシールドケースを用いることがなく、基板の実装面積を有効に利用し、製品の小型化ができると共に、ＩＣチップ１１の部分にシールド効果を持たせ、ＩＣチップ１１から発生するノイズを除去できる。
【００２９】
また、従来のように放熱板を用いた自然放熱（空気による）ではなく、製品の薄型化ができると共に、配線パターンを通じて効率良く放熱することができる。また、ＩＣチップ（ベアチップ）１１の裏面にグランド配線が必要な場合でもフリップチップ実装することが可能になる。
【００３０】
次に、図４および図５を参照しながら、この発明の第２の実施の形態について説明する。
図４は、この発明の第２の実施の形態としてのＩＣチップ内蔵多層基板２００の構成を示している。この図４はＩＣチップ内蔵多層基板２００の断面構造を示している。また、この図４において、図１と対応する部分には、同一符号を付し、その詳細説明は省略する。
【００３１】
図４に示すように、ＩＣチップ内蔵多層基板２００は、ＩＣチップ１１と、第１の基板１２と、第２の基板１３と、第３の基板１４と、接地手段としての金属箔２５とから構成されている。
【００３２】
ＩＣチップ内蔵多層基板２００の第１，第２及び第３の基板１２，１３，１４はＩＣチップ内蔵多層基板１００の各層基板とそれぞれ同様の構成を有する（図２参照）。
【００３３】
金属箔２５は、ＩＣチップ１１の裏面と第１の基板１２のグランド配線とを接続するものである。この金属箔２５は、熱伝導性、導電性の良いもの、例えば銅箔とされる。銅箔とＩＣチップ１１の裏面とは銀ペーストなど導電性ペースト使用し固着させる。また、金属箔２５は、第１の基板１２の表面まで貼り付けられ、第１の基板１２のグランド配線Ｇ１と接続するように配置されている。
【００３４】
また、金属箔２５の材料として、放熱効果を必要とするときは、熱伝導性の良いものを選び、シールド効果やグランドとしての効果を必要とするときは、導電性の高いものを選ぶことが可能とされる。
【００３５】
次に、図４に示すＩＣチップ内蔵多層基板２００の製造工程について、図５の工程図を参照して説明する。
まず、予め第１、第２及び第３の基板を形成して置く。そして、図５の工程図を示すように、ＩＣチップ１１を第１の基板１２に配置し、次に、ＩＣチップ１１を覆うように金属箔２５を配置し、次に、ＩＣチップ１１を挿入する開孔Ｗを有する第２の基板１３を積層し、最後に、第２の基板１３の上に、第３の基板１４を積層する。
【００３６】
図５（ａ）は、ＩＣチップ内蔵多層基板２００製造プロセス中のＩＣチップ実装工程で、ＩＣチップ１１が実装された状態を示している。この工程では、予め形成された第１の基板１２にＩＣチップ１１を実装する。この場合、接着樹脂１６を用いて、ＩＣチップ１１を第１の基板１２の導体バンプＰ上に固着させる。
【００３７】
図５（ｂ）は、金属箔２５を配置する工程で、金属箔２５が配置された状態を示している。この工程では、ＩＣチップ１１が実装された後、ＩＣチップ１１を覆うように金属箔２５を配置する。この場合、ＩＣチップ１１の裏面と金属箔２５との間に導電性ペースト、例えば銀ペーストを塗布し密着させ、また、第１の基板１２の上表面のグランド配線Ｇ１とを電気的に接続するように、金属箔２５をグランド配線Ｇ１まで配置する。
【００３８】
図５（ｃ）は、第２の基板１３を配置する工程で、第２の基板が積層された後の状態を示している。この工程では、予め形成された第２の基板１３を、ＩＣチップ１１が配置された第１の基板１２に積層する。この場合、ＩＣチップ１１が第２の基板１３の開孔Ｗに挿入するように、第２の基板１３を上から第１の基板１２上に積層する。
【００３９】
図５（ｄ）は、第３の基板１４を配置する工程で、第３の基板１４が配置された状態（完成状態）を示している。この工程では、金属箔２５が配置された後の第１と第２の基板１２，１３からなるユニットの上に第３の基板１４を積層し、ＩＣチップ１１覆うように配置する。第３の基板１４が配置された後、図４に示すＩＣチップ内蔵多層基板２００が得られる。
【００４０】
以上説明したように、第２の実施の形態においては、ＩＣチップ１１を実装する第１の基板１２と、ＩＣチップ１１を挿入する開孔Ｗが設けられた第２の基板１３と、ＩＣチップ１１を覆うように配置する第３の基板１４とを備えるＩＣチップ内蔵多層基板において、ＩＣチップ１１を多層基板に内蔵させると共に、このＩＣチップ１１の裏面と第１の基板１２のグランド配線Ｇ１との間に金属箔２５が設けられる。
【００４１】
これにより、従来のようにシールドケースを用いることがなく、基板の実装面積を有効に利用し、製品の小型化ができると共に、ＩＣチップ１１の部分にシールド効果を持たせ、ＩＣチップ１１から発生するノイズを除去できる。
【００４２】
また、従来のように放熱板を用いた自然放熱（空気による）ではなく、製品の薄型化ができると共に、配線パターンを通じて効率良く放熱することができる。また、ＩＣチップ（ベアチップ）１１の裏面にグランド配線が必要な場合でもフリップチップ実装することが可能になる。
また、上述した第２の実施の形態のＩＣチップ内蔵多層基板２００は、金属箔２５が第１の基板１２の表面まで配置されるため、より良いシールド効果が得られる。
【００４３】
以下、図６〜図８を参照しながら、この発明の第３の実施の形態について説明する。
図６は、この発明の第３の実施の形態としてのＩＣチップ内蔵多層基板３００の構成を示している。この図６はＩＣチップ内蔵多層基板３００の断面構造を示している。また、この図６において、図１と対応する部分には、同一符号を付している。
【００４４】
図６に示すように、ＩＣチップ内蔵多層基板３００は、ＩＣチップ１１と、第１の基板１２と、第２の基板１３と、第３の基板１４とから構成されている。
ＩＣチップ１１は、例えば、ベアチップ（ベア半導体チップ）である。このＩＣチップ１１は接着樹脂１６により第１の基板１２に装着されている。接着樹脂１６には、例えばエポキシ樹脂が用いられる。
【００４５】
第１、第２、第３の基板１２，１３，１４は、それぞれ絶縁樹脂板１７と、配線１８と、各層の配線１８を接続するための金属突起物１９とからなる。即ち、第１、第２、第３の基板１２，１３，１４は、パターンが形成された基板である。図２は、第１、第２、第３の基板の構成を示す図である。
【００４６】
図７（ａ）は第３の基板１４の構成例を示す図である。図７（ａ）に示すように、第３の基板１４は２層の配線基板からなる。２層の配線基板の間と、上表面に配線パターンが形成されている。また、接地手段としての金属突起物３５が２本設けられている。この金属突起物３５は、第３の基板１４のグランド配線Ｇ３とが接続され、基板積層されたときＩＣチップ１１の裏面と接触できるように設計されている。
【００４７】
図７（ｂ）は第２の基板１３の構成例を示す図である。図７（ｂ）に示すように、第２の基板１３は、ＩＣチップ１１を挿入する開孔（窓枠）Ｗが設けられている。また、上表面に配線パターンが形成されている。
【００４８】
図７（ｃ）は第１の基板１２の構成例を示す図である。この第１の基板１２は上下の表面に配線パターンが形成されている。また、上表面にＩＣチップ１１を配置するための電極端子である導体バンプＰが設けられている。
【００４９】
次に、図６に示すＩＣチップ内蔵多層基板３００の製造工程について、図８の工程図を参照して説明する。
まず、予め第１、第２及び第３の基板を形成して置く。そして、図８の工程図を示すように、ＩＣチップ１１を第１の基板１２に配置し、次に、ＩＣチップ１１を挿入する開孔Ｗを有する第２の基板１３を積層し、最後に、第２の基板１３の上に、第３の基板１３を積層する。
【００５０】
図８（ａ）は、ＩＣチップ内蔵多層基板３００製造プロセス中のＩＣチップ実装工程で、ＩＣチップ１１が実装された状態を示している。この工程では、予め形成された第１の基板１２にＩＣチップ１１を実装する。この場合、接着樹脂１６を用いて、ＩＣチップ１１を第１の基板１２の導体バンプＰ上に固着させる。
【００５１】
図８（ｂ）は、第２の基板１３を配置する工程で、第２の基板が積層された後の状態を示している。この工程では、予め形成された第２の基板１３を、ＩＣチップ１１が実装された第１の基板１２に積層する。この場合、ＩＣチップ１１が第２の基板１３の開孔Ｗに挿入するように、第２の基板１３を上から第１の基板１２上に積層する。
【００５２】
図８（ｃ）は、第３の基板１４を配置する工程で、第３の基板１４が配置される状態を示している。この工程では、ＩＣチップ１１が配置された第１と、第２の基板とからなるユニットの上に第３の基板１４を積層する。この場合、金属突起物３５がＩＣチップ１１の裏面と接触されるように第３の基板１４を配置する。第３の基板１４が配置された後、図７に示すＩＣチップ内蔵多層基板３００が得られる。
【００５３】
なお、第３の基板１４のグランド配線Ｇ３は、所定の広さを有するもの、例えばＩＣチップ１１の裏面より大きい面積を有するものとされても良い。この場合、グランド配線Ｇ３によるシールド効果が得られる。
【００５４】
以上説明したように、第３の実施の形態においては、ＩＣチップ１１を実装する第１の基板１２と、ＩＣチップ１１を挿入する開孔Ｗが設けられた第２の基板１３と、ＩＣチップ１１を覆うように配置する第３の基板１４とを備えるＩＣチップ内蔵多層基板において、ＩＣチップ１１を多層基板に内蔵させると共に、このＩＣチップ１１の裏面と第３の基板１４のグランド配線との間に金属突起物３５が設けられる。
【００５５】
これにより、従来のようにシールドケースを用いることがなく、基板の実装面積を有効に利用し、製品の小型化ができると共に、ＩＣチップ１１の部分にシールド効果を持たせ、ＩＣチップ１１から発生するノイズを除去できる。
【００５６】
また、従来のように放熱板を用いた自然放熱（空気による）ではなく、製品の薄型化ができると共に、配線パターンを通じて効率良く放熱することができる。また、ＩＣチップ（ベアチップ）１１の裏面にグランド配線が必要な場合でもフリップチップ実装することが可能になる。
【００５７】
また、接地手段としての金属突起物３５が第３の基板１４に設けられている、即ち、第３の基板１４の作成時に金属突起物３５が形成されるため、ＩＣチップの接地が簡単に実現でき、ＩＣチップ内蔵多層基板３００の製造工数を削減することができる。
【００５８】
なお、上述実施の形態においては、ＩＣチップ１１はベアチップである場合について説明したが、これに限定されるものではない。他のタイプの半導体チップにもこの発明を適用できる。
【００５９】
また、上述実施の形態においては、ＩＣチップ１１がフリップチップ接続である場合について説明したが、これに限定されるものではない。例えば、ビームリード接続の場合にもこの発明を適用できる。
【００６０】
【発明の効果】
この発明によれば、ＬＳＩチップ等のＩＣチップを多層基板に内蔵させると共に、該ＩＣチップの裏面と所定の基板のグランド配線との間に導電性の接続手段を設けるものであり、基板の薄型化、小型化ができると共に、ＩＣチップの部分にシールド効果を持たせ、ＩＣチップから発生するノイズを除去でき、かつ配線パターンを通じて効率良く放熱することができる。
【図面の簡単な説明】
【図１】第１の実施の形態のＩＣチップ内蔵多層基板１００の構成を示す図である。
【図２】ＩＣチップ内蔵多層基板１００の各層基板の構成を示す図である。
【図３】第１の実施の形態のＩＣチップ内蔵多層基板１００の製造工程を示す図である。
【図４】第２の実施の形態のＩＣチップ内蔵多層基板２００の構成を示す図である。
【図５】第２の実施の形態のＩＣチップ内蔵多層基板２００の製造工程を示す図である。
【図６】第３の実施の形態のＩＣチップ内蔵多層基板３００の構成を示す図である。
【図７】ＩＣチップ内蔵多層基板３００の各層基板の構成を示す図である。
【図８】第３の実施の形態のＩＣチップ内蔵多層基板３００の製造工程を示す図である。
【図９】シールドケースが装着される実装基板の構成例を示す図である。
【図１０】放熱板が装着される実装基板の構成例を示す図である。
【符号の説明】
１１・・・ＩＣチップ、１２・・・第１の基板、１３・・・第２の基板、１４・・・第３の基板、１５・・・ペースト、１６・・・接着樹脂、１７・・・絶縁樹脂板、１８・・・配線、１９，３５・・・金属突起物、２５・・・金属箔、１００，２００，３００・・・ＩＣチップ内蔵多層基板、Ｇ１，Ｇ２，Ｇ３・・・グランド配線、Ｗ・・・開孔、Ｐ・・・バンプ
【発明の属する技術分野】
この発明は、ＩＣチップ内蔵多層基板およびその製造方法に関する。詳しくは、ＬＳＩチップ等のＩＣチップを多層基板に内蔵させると共に、該ＩＣチップの裏面と所定の基板のグランド配線との間に導電性の接続手段を設ける構成とすることによって、基板の薄型化、小型化ができると共に、ＩＣチップ部分にシールド効果を持たせ、ＩＣチップから発生するノイズを除去でき、かつ配線パターンを通じて効率良く放熱することができるようにしたＩＣチップ内蔵多層基板およびその製造方法に係るものである。
【０００２】
【従来の技術】
従来、基板に電子部品を表面実装した場合、近接回路間のノイズ対策に関しては、金属の筐体（シールドケース）をＩＣチップに覆い被せるようにしてシールドしていた（例えば、特許文献１参照）。また、ＩＣチップが発生した熱を排除するために、ＩＣチップの裏面に放熱板などを装着する（例えば、特許文献２参照）。
【０００３】
図９は、シールドケースが装着される実装基板１０Ａの構成を示す図である。図９に示すように、実装基板１０Ａは、ＩＣチップ１と、配線基板２と、シールドケース３と、実装部品４とから構成されている。ＩＣチップ１は、接着樹脂５により配線基板２に装着されている。配線基板２は、絶縁樹脂板６と、配線７と、各層の配線を接続するための金属突起物８とからなる。シールドケース３は金属材料からなり、配線基板２に装着されている。このシールドケース３によりＩＣチップ部分にシールド効果を持たせ、ＩＣチップから発生するノイズが除去される。
【０００４】
また、図１０は、ＩＣチップの上に放熱板が装着される実装基板１０Ｂの構成を示す図である。図１０に示すように、実装基板１０Ｂは、ＩＣチップ１と、配線基板２と、放熱板３Ａと、実装部品４とから構成されている。ＩＣチップ１は、接着樹脂５により配線基板２に装着されている。配線基板２は、絶縁樹脂板６と、配線７と、各層の配線を接続するための金属突起物８とからなる。放熱板３Ａは、金属材、例えばアルミニウムからなり、ＩＣチップ１の裏面に接着することにより配置されている。この放熱板３ＡによりＩＣチップ１から発生した熱が空気中に放出される。
【０００５】
【特許文献１】
特開平１０−３３５８６９号公報
【特許文献２】
特開平１０−２０９３４５号公報
【０００６】
【発明が解決しようとする課題】
上述したように、シールドケース３、放熱板３Ａを配置する実装基板１０Ａ、１０Ｂの場合、例えば、図９に示すように、ＩＣチップ１を覆うようにシールドケース３を配置する場合、配線基板２の実装面積が少なくなるため、基板の実装面積が有効に使用できないという問題がある。また例えば、図１０に示すように、ＩＣチップ１の上に放熱板３Ａを配置する場合、配線基板２における実装後のトータル厚さが大きくなり、基板の薄型化が困難という欠点がある。
【０００７】
また、現代電子機器の小型化に伴い、半導体産業において半導体装置の小型化、薄型化、高密度化が進みつつある。近年、携帯電話機や、携帯用のパーソナルコンピュータなどの携帯端末装置に、ベアチップ状態の半導体集積回路装置（以下単に「ＩＣチップ」という）を実装したＩＣチップ実装基板が使用されるようになってきた。この種の実装基板には個々のＩＣチップがモールド成形されることなく、複数のＩＣチップ、抵抗ならびにコンデンサなどの電子部品が混在して平面的に実装されている。この場合、ＩＣチップの裏面にグランドを必要とするものに対して、ＩＣチップの裏面にグランド配線を設置するため、上述したように放熱板などを配置することが困難である。
【０００８】
そこで、この発明は、基板の薄型化、小型化ができると共に、ＩＣチップ部分にシールド効果を持たせ、ＩＣチップから発生するノイズを除去でき、かつ配線パターンを通じて効率良く放熱することができるようにしたＩＣチップ内蔵多層基板等を提供することを目的とする。
【０００９】
【課題を解決するための手段】
この発明に係るＩＣチップ内蔵多層基板は、ＩＣチップ内蔵多層基板において、ＩＣチップを実装する第１の基板と、ＩＣチップを挿入する開孔が設けられ、第１の基板と積層する第２の基板と、第１の基板に実装されたＩＣチップを覆うように第２の基板と積層する第３の基板と、ＩＣチップの裏面と第１、第２または第３の基板のグランド配線とを接続する接地手段とを備えるものである。
【００１０】
例えば、接地手段は、ペースト状またはシート状の導電性材料からなり、該ペースト状またはシート状の導電性材料は、第２の基板のグランド配線と接続される。また例えば、接地手段は、金属箔からなり、この金属箔は第１の基板と接続される。また例えば、接地手段は、第３の基板に設けられ、第３基板のグランド配線と接続された金属突起物である。
【００１１】
この発明に係るＩＣチップ内蔵多層基板の製造方法は、ＩＣチップを実装する第１の基板と、ＩＣチップを挿入する開孔が設けられた第２の基板と、ＩＣチップを覆うように配置する第３の基板とを備えるＩＣチップ内蔵多層基板の製造方法であって、ＩＣチップを第１の基板に実装する第１の工程と、第１の工程でＩＣチップが実装された第１の基板の上に、ＩＣチップが開孔中にくるように上記第２の基板を配置する第２の工程と、ＩＣチップの裏面と第１または第２の基板のグランド配線とを接続する第３の工程と、ＩＣチップを覆うように第２の基板の上に第３の基板を配置する第４の工程とを備えるものである。
【００１２】
また、この発明に係るＩＣチップ内蔵多層基板の製造方法は、ＩＣチップを実装する第１の基板と、ＩＣチップを挿入する開孔が設けられた第２の基板と、ＩＣチップを覆うように配置する第３の基板とを備えるＩＣチップ内蔵多層基板の製造方法であって、ＩＣチップを第１の基板に実装する第１の工程と、第１の工程でＩＣチップが実装された第１の基板の上に、ＩＣチップが開孔中にくるように第２の基板を配置する第２の工程と、ＩＣチップの裏面と、第３の基板に設けられ、第３基板のグランド配線と接続された金属突起物とを接触するように第３の基板を配置する第３の工程とを備えるものである。
【００１３】
この発明においては、ＬＳＩチップ等のＩＣチップを実装する第１の基板と、ＩＣチップを挿入する開孔が設けられた第２の基板と、ＩＣチップを覆うように配置する第３の基板とを備えるＩＣチップ内蔵多層基板において、ＩＣチップを多層基板に内蔵させると共に、該ＩＣチップの裏面と所定の基板のグランド配線との間に導電性の接続手段を設けることにより、基板の薄型化、小型化ができると共に、ＩＣチップ部分にシールド効果を持たせ、ＩＣチップから発生するノイズを除去でき、かつ配線パターンを通じて効率良く放熱することが可能になる。
【００１４】
また、ベアチップ（ベア半導体チップ）のようなＩＣチップがＩＣチップの裏面にグランドを必要とする場合、グランド接続ができると共に、シールド効果と放熱効果が得られる。
【００１５】
【発明の実施の形態】
以下、図１〜図３を参照しながら、この発明の第１の実施の形態について説明する。
【００１６】
図１は、この発明の第１の実施の形態としてのＩＣチップ内蔵多層基板１００の構成を示している。この図１はＩＣチップ内蔵多層基板１００の断面構造を示している。
図１に示すように、ＩＣチップ内蔵多層基板１００は、ＩＣチップ１１と、第１の基板１２と、第２の基板１３と、第３の基板１４と、接地手段としてのペースト１５とから構成されている。
【００１７】
ＩＣチップ１１は、例えば、ベアチップ（ベア半導体チップ）である。このＩＣチップ１１は接着樹脂１６により第１の基板１２に装着されている。接着樹脂１６には、例えばエポキシ樹脂が用いられる。
【００１８】
第１、第２、第３の基板１２，１３，１４は、それぞれ絶縁樹脂板１７と、配線１８と、各層の配線を接続するための金属突起物１９とからなる。即ち、第１、第２、第３の基板１２，１３，１４は、パターンが形成された基板である。図２は、第１、第２、第３の基板の構成を示す図である。
【００１９】
図２（ａ）は第３の基板１４の構成例を示す図である。図２（ａ）に示すように、第３の基板１４は２層の配線基板からなる。２層の配線基板の間および上表面に配線パターンが形成されている。図２（ｂ）は第２の基板１３の構成例を示す図である。図２（ｂ）に示すように、第２の基板１３は、ＩＣチップ１１を挿入する開孔（窓枠）Ｗが設けられている。また、第２の基板１３の上表面に配線パターンが形成されている。図２（ｃ）は第１の基板１２の構成例を示す図である。この第１の基板１２は上下の表面に配線パターンが形成されている。また、上表面にＩＣチップ１１を配置するための電極端子である導体バンプＰが設けられている。
【００２０】
ペースト１５は、ＩＣチップ１１の裏面と第２の基板のグランド配線とを接続するものである。このペースト１５は、銀ペーストなどを印刷、もしくはディスペンスして硬化させたものである。また、ペースト１５の代わりにシート状の導電材料を貼り付けて硬化させたものを用いてもよい。
【００２１】
また、ペースト１５の材料として、放熱効果を必要とするときは、熱伝導性の良いものを選び、シールド効果やグランドとしての効果を必要とするときは、導電性の高いものを選ぶことが可能とされる。
【００２２】
次に、図１に示すＩＣチップ内蔵多層基板１００の製造工程について、図３の工程図を参照して説明する。
まず、予め第１、第２及び第３の基板１２〜１４を形成して置く。そして、図３の工程図を示すように、ＩＣチップ１１を第１の基板１２に配置し、次に、ＩＣチップ１１を挿入する開孔Ｗを有する第２の基板１３を積層し、次に、ＩＣチップ１１の裏面と第２の基板１３の開孔Ｗ周辺にペースト１５を印刷、もしくはディスペンスして硬化させ、最後に、第２の基板１３の上に、第３の基板１４を積層する。
【００２３】
図３（ａ）は、ＩＣチップ内蔵多層基板１００製造プロセス中のＩＣチップ実装工程で、ＩＣチップ１１が実装された状態を示している。この工程では、予め形成された第１の基板１２にＩＣチップ１１を実装する。この場合、接着樹脂１６を用いて、ＩＣチップ１１を第１の基板１２の導体バンプＰ上に固着させる。
【００２４】
図３（ｂ）は、第２の基板１３を配置する工程で、第２の基板が積層された後の状態を示している。この工程では、予め形成された第２の基板１３を、ＩＣチップ１１が実装された第１の基板１２に積層する。この場合、ＩＣチップ１１が第２の基板１３の開孔Ｗに挿入するように、第２の基板１３を上から第１の基板１２上に積層する。
【００２５】
図３（ｃ）は、ペースト１５を配置する工程で、ペースト１５が配置された状態を示している。この工程では、第１と第２の基板１２，１３が積層された後、例えば、ＩＣチップ１１の裏面と第２の基板１３の開孔Ｗ周辺にペースト１５を印刷して硬化させる。この場合、ＩＣチップ１１の裏面と第２の基板１３の上表面のグランド配線Ｇ２とを電気的に接続するように、ペースト１５がグランド配線Ｇ２まで印刷される。
【００２６】
図３（ｄ）は、第３の基板１４を配置する工程で、第３の基板１４が配置された状態（完成状態）を示している。この工程では、ペースト１５が配置された第１と第２の基板からなるユニットの上に第３の基板１４を積層し、ＩＣチップ１１覆うように配置する。第３の基板１４が配置された後、図１に示すＩＣチップ内蔵多層基板１００が得られる。
【００２７】
以上説明したように、第１の実施の形態においては、ＩＣチップ１１を実装する第１の基板１２と、ＩＣチップ１１を挿入する開孔Ｗが設けられた第２の基板１３と、ＩＣチップ１１を覆うように配置する第３の基板１４とを備えるＩＣチップ内蔵多層基板において、ＩＣチップ１１を多層基板に内蔵させると共に、このＩＣチップ１１の裏面と第２の基板１３のグランド配線との間に導電性のペースト１５が設けられる。
【００２８】
これにより、従来のようにシールドケースを用いることがなく、基板の実装面積を有効に利用し、製品の小型化ができると共に、ＩＣチップ１１の部分にシールド効果を持たせ、ＩＣチップ１１から発生するノイズを除去できる。
【００２９】
また、従来のように放熱板を用いた自然放熱（空気による）ではなく、製品の薄型化ができると共に、配線パターンを通じて効率良く放熱することができる。また、ＩＣチップ（ベアチップ）１１の裏面にグランド配線が必要な場合でもフリップチップ実装することが可能になる。
【００３０】
次に、図４および図５を参照しながら、この発明の第２の実施の形態について説明する。
図４は、この発明の第２の実施の形態としてのＩＣチップ内蔵多層基板２００の構成を示している。この図４はＩＣチップ内蔵多層基板２００の断面構造を示している。また、この図４において、図１と対応する部分には、同一符号を付し、その詳細説明は省略する。
【００３１】
図４に示すように、ＩＣチップ内蔵多層基板２００は、ＩＣチップ１１と、第１の基板１２と、第２の基板１３と、第３の基板１４と、接地手段としての金属箔２５とから構成されている。
【００３２】
ＩＣチップ内蔵多層基板２００の第１，第２及び第３の基板１２，１３，１４はＩＣチップ内蔵多層基板１００の各層基板とそれぞれ同様の構成を有する（図２参照）。
【００３３】
金属箔２５は、ＩＣチップ１１の裏面と第１の基板１２のグランド配線とを接続するものである。この金属箔２５は、熱伝導性、導電性の良いもの、例えば銅箔とされる。銅箔とＩＣチップ１１の裏面とは銀ペーストなど導電性ペースト使用し固着させる。また、金属箔２５は、第１の基板１２の表面まで貼り付けられ、第１の基板１２のグランド配線Ｇ１と接続するように配置されている。
【００３４】
また、金属箔２５の材料として、放熱効果を必要とするときは、熱伝導性の良いものを選び、シールド効果やグランドとしての効果を必要とするときは、導電性の高いものを選ぶことが可能とされる。
【００３５】
次に、図４に示すＩＣチップ内蔵多層基板２００の製造工程について、図５の工程図を参照して説明する。
まず、予め第１、第２及び第３の基板を形成して置く。そして、図５の工程図を示すように、ＩＣチップ１１を第１の基板１２に配置し、次に、ＩＣチップ１１を覆うように金属箔２５を配置し、次に、ＩＣチップ１１を挿入する開孔Ｗを有する第２の基板１３を積層し、最後に、第２の基板１３の上に、第３の基板１４を積層する。
【００３６】
図５（ａ）は、ＩＣチップ内蔵多層基板２００製造プロセス中のＩＣチップ実装工程で、ＩＣチップ１１が実装された状態を示している。この工程では、予め形成された第１の基板１２にＩＣチップ１１を実装する。この場合、接着樹脂１６を用いて、ＩＣチップ１１を第１の基板１２の導体バンプＰ上に固着させる。
【００３７】
図５（ｂ）は、金属箔２５を配置する工程で、金属箔２５が配置された状態を示している。この工程では、ＩＣチップ１１が実装された後、ＩＣチップ１１を覆うように金属箔２５を配置する。この場合、ＩＣチップ１１の裏面と金属箔２５との間に導電性ペースト、例えば銀ペーストを塗布し密着させ、また、第１の基板１２の上表面のグランド配線Ｇ１とを電気的に接続するように、金属箔２５をグランド配線Ｇ１まで配置する。
【００３８】
図５（ｃ）は、第２の基板１３を配置する工程で、第２の基板が積層された後の状態を示している。この工程では、予め形成された第２の基板１３を、ＩＣチップ１１が配置された第１の基板１２に積層する。この場合、ＩＣチップ１１が第２の基板１３の開孔Ｗに挿入するように、第２の基板１３を上から第１の基板１２上に積層する。
【００３９】
図５（ｄ）は、第３の基板１４を配置する工程で、第３の基板１４が配置された状態（完成状態）を示している。この工程では、金属箔２５が配置された後の第１と第２の基板１２，１３からなるユニットの上に第３の基板１４を積層し、ＩＣチップ１１覆うように配置する。第３の基板１４が配置された後、図４に示すＩＣチップ内蔵多層基板２００が得られる。
【００４０】
以上説明したように、第２の実施の形態においては、ＩＣチップ１１を実装する第１の基板１２と、ＩＣチップ１１を挿入する開孔Ｗが設けられた第２の基板１３と、ＩＣチップ１１を覆うように配置する第３の基板１４とを備えるＩＣチップ内蔵多層基板において、ＩＣチップ１１を多層基板に内蔵させると共に、このＩＣチップ１１の裏面と第１の基板１２のグランド配線Ｇ１との間に金属箔２５が設けられる。
【００４１】
これにより、従来のようにシールドケースを用いることがなく、基板の実装面積を有効に利用し、製品の小型化ができると共に、ＩＣチップ１１の部分にシールド効果を持たせ、ＩＣチップ１１から発生するノイズを除去できる。
【００４２】
また、従来のように放熱板を用いた自然放熱（空気による）ではなく、製品の薄型化ができると共に、配線パターンを通じて効率良く放熱することができる。また、ＩＣチップ（ベアチップ）１１の裏面にグランド配線が必要な場合でもフリップチップ実装することが可能になる。
また、上述した第２の実施の形態のＩＣチップ内蔵多層基板２００は、金属箔２５が第１の基板１２の表面まで配置されるため、より良いシールド効果が得られる。
【００４３】
以下、図６〜図８を参照しながら、この発明の第３の実施の形態について説明する。
図６は、この発明の第３の実施の形態としてのＩＣチップ内蔵多層基板３００の構成を示している。この図６はＩＣチップ内蔵多層基板３００の断面構造を示している。また、この図６において、図１と対応する部分には、同一符号を付している。
【００４４】
図６に示すように、ＩＣチップ内蔵多層基板３００は、ＩＣチップ１１と、第１の基板１２と、第２の基板１３と、第３の基板１４とから構成されている。
ＩＣチップ１１は、例えば、ベアチップ（ベア半導体チップ）である。このＩＣチップ１１は接着樹脂１６により第１の基板１２に装着されている。接着樹脂１６には、例えばエポキシ樹脂が用いられる。
【００４５】
第１、第２、第３の基板１２，１３，１４は、それぞれ絶縁樹脂板１７と、配線１８と、各層の配線１８を接続するための金属突起物１９とからなる。即ち、第１、第２、第３の基板１２，１３，１４は、パターンが形成された基板である。図２は、第１、第２、第３の基板の構成を示す図である。
【００４６】
図７（ａ）は第３の基板１４の構成例を示す図である。図７（ａ）に示すように、第３の基板１４は２層の配線基板からなる。２層の配線基板の間と、上表面に配線パターンが形成されている。また、接地手段としての金属突起物３５が２本設けられている。この金属突起物３５は、第３の基板１４のグランド配線Ｇ３とが接続され、基板積層されたときＩＣチップ１１の裏面と接触できるように設計されている。
【００４７】
図７（ｂ）は第２の基板１３の構成例を示す図である。図７（ｂ）に示すように、第２の基板１３は、ＩＣチップ１１を挿入する開孔（窓枠）Ｗが設けられている。また、上表面に配線パターンが形成されている。
【００４８】
図７（ｃ）は第１の基板１２の構成例を示す図である。この第１の基板１２は上下の表面に配線パターンが形成されている。また、上表面にＩＣチップ１１を配置するための電極端子である導体バンプＰが設けられている。
【００４９】
次に、図６に示すＩＣチップ内蔵多層基板３００の製造工程について、図８の工程図を参照して説明する。
まず、予め第１、第２及び第３の基板を形成して置く。そして、図８の工程図を示すように、ＩＣチップ１１を第１の基板１２に配置し、次に、ＩＣチップ１１を挿入する開孔Ｗを有する第２の基板１３を積層し、最後に、第２の基板１３の上に、第３の基板１３を積層する。
【００５０】
図８（ａ）は、ＩＣチップ内蔵多層基板３００製造プロセス中のＩＣチップ実装工程で、ＩＣチップ１１が実装された状態を示している。この工程では、予め形成された第１の基板１２にＩＣチップ１１を実装する。この場合、接着樹脂１６を用いて、ＩＣチップ１１を第１の基板１２の導体バンプＰ上に固着させる。
【００５１】
図８（ｂ）は、第２の基板１３を配置する工程で、第２の基板が積層された後の状態を示している。この工程では、予め形成された第２の基板１３を、ＩＣチップ１１が実装された第１の基板１２に積層する。この場合、ＩＣチップ１１が第２の基板１３の開孔Ｗに挿入するように、第２の基板１３を上から第１の基板１２上に積層する。
【００５２】
図８（ｃ）は、第３の基板１４を配置する工程で、第３の基板１４が配置される状態を示している。この工程では、ＩＣチップ１１が配置された第１と、第２の基板とからなるユニットの上に第３の基板１４を積層する。この場合、金属突起物３５がＩＣチップ１１の裏面と接触されるように第３の基板１４を配置する。第３の基板１４が配置された後、図７に示すＩＣチップ内蔵多層基板３００が得られる。
【００５３】
なお、第３の基板１４のグランド配線Ｇ３は、所定の広さを有するもの、例えばＩＣチップ１１の裏面より大きい面積を有するものとされても良い。この場合、グランド配線Ｇ３によるシールド効果が得られる。
【００５４】
以上説明したように、第３の実施の形態においては、ＩＣチップ１１を実装する第１の基板１２と、ＩＣチップ１１を挿入する開孔Ｗが設けられた第２の基板１３と、ＩＣチップ１１を覆うように配置する第３の基板１４とを備えるＩＣチップ内蔵多層基板において、ＩＣチップ１１を多層基板に内蔵させると共に、このＩＣチップ１１の裏面と第３の基板１４のグランド配線との間に金属突起物３５が設けられる。
【００５５】
これにより、従来のようにシールドケースを用いることがなく、基板の実装面積を有効に利用し、製品の小型化ができると共に、ＩＣチップ１１の部分にシールド効果を持たせ、ＩＣチップ１１から発生するノイズを除去できる。
【００５６】
また、従来のように放熱板を用いた自然放熱（空気による）ではなく、製品の薄型化ができると共に、配線パターンを通じて効率良く放熱することができる。また、ＩＣチップ（ベアチップ）１１の裏面にグランド配線が必要な場合でもフリップチップ実装することが可能になる。
【００５７】
また、接地手段としての金属突起物３５が第３の基板１４に設けられている、即ち、第３の基板１４の作成時に金属突起物３５が形成されるため、ＩＣチップの接地が簡単に実現でき、ＩＣチップ内蔵多層基板３００の製造工数を削減することができる。
【００５８】
なお、上述実施の形態においては、ＩＣチップ１１はベアチップである場合について説明したが、これに限定されるものではない。他のタイプの半導体チップにもこの発明を適用できる。
【００５９】
また、上述実施の形態においては、ＩＣチップ１１がフリップチップ接続である場合について説明したが、これに限定されるものではない。例えば、ビームリード接続の場合にもこの発明を適用できる。
【００６０】
【発明の効果】
この発明によれば、ＬＳＩチップ等のＩＣチップを多層基板に内蔵させると共に、該ＩＣチップの裏面と所定の基板のグランド配線との間に導電性の接続手段を設けるものであり、基板の薄型化、小型化ができると共に、ＩＣチップの部分にシールド効果を持たせ、ＩＣチップから発生するノイズを除去でき、かつ配線パターンを通じて効率良く放熱することができる。
【図面の簡単な説明】
【図１】第１の実施の形態のＩＣチップ内蔵多層基板１００の構成を示す図である。
【図２】ＩＣチップ内蔵多層基板１００の各層基板の構成を示す図である。
【図３】第１の実施の形態のＩＣチップ内蔵多層基板１００の製造工程を示す図である。
【図４】第２の実施の形態のＩＣチップ内蔵多層基板２００の構成を示す図である。
【図５】第２の実施の形態のＩＣチップ内蔵多層基板２００の製造工程を示す図である。
【図６】第３の実施の形態のＩＣチップ内蔵多層基板３００の構成を示す図である。
【図７】ＩＣチップ内蔵多層基板３００の各層基板の構成を示す図である。
【図８】第３の実施の形態のＩＣチップ内蔵多層基板３００の製造工程を示す図である。
【図９】シールドケースが装着される実装基板の構成例を示す図である。
【図１０】放熱板が装着される実装基板の構成例を示す図である。
【符号の説明】
１１・・・ＩＣチップ、１２・・・第１の基板、１３・・・第２の基板、１４・・・第３の基板、１５・・・ペースト、１６・・・接着樹脂、１７・・・絶縁樹脂板、１８・・・配線、１９，３５・・・金属突起物、２５・・・金属箔、１００，２００，３００・・・ＩＣチップ内蔵多層基板、Ｇ１，Ｇ２，Ｇ３・・・グランド配線、Ｗ・・・開孔、Ｐ・・・バンプ
Claims (8)
- ＩＣチップ内蔵多層基板において、
上記ＩＣチップを実装する第１の基板と、
上記ＩＣチップを挿入する開孔が設けられ、上記第１の基板と積層する第２の基板と、
上記第１の基板に実装された上記ＩＣチップを覆うように上記第２の基板と積層する第３の基板と、
上記ＩＣチップの裏面と上記第１、第２または第３の基板のグランド配線とを接続する接地手段と
を備えることを特徴とするＩＣチップ内蔵多層基板。 - 上記接地手段は、ペースト状またはシート状の導電性材料からなり、
上記ペースト状またはシート状の導電性材料は、上記第２の基板のグランド配線と接続される
ことを特徴とする請求項１に記載のＩＣチップ内蔵多層基板。 - 上記接地手段は、金属箔からなり、
上記金属箔は上記第１の基板のグランド配線と接続される
ことを特徴とする請求項１に記載のＩＣチップ内蔵多層基板。 - 上記接地手段は、上記第３の基板に設けられ、上記第３基板のグランド配線と接続された金属突起物である
ことを特徴とする請求項１に記載のＩＣチップ内蔵多層基板。 - ＩＣチップを実装する第１の基板と、ＩＣチップを挿入する開孔が設けられた第２の基板と、ＩＣチップを覆うように配置する第３の基板とを備えるＩＣチップ内蔵多層基板の製造方法であって、
上記ＩＣチップを第１の基板に実装する第１の工程と、
上記第１の工程で上記ＩＣチップが実装された第１の基板の上に、上記ＩＣチップが開孔中にくるように上記第２の基板を配置する第２の工程と、
上記ＩＣチップの裏面と上記第１または第２の基板のグランド配線とを接続する第３の工程と、
上記ＩＣチップを覆うように上記第２の基板の上に第３の基板を配置する第４の工程と
を備えることを特徴とするＩＣチップ内蔵多層基板の製造方法。 - 上記第３の工程では、ペースト状またはシート状の導電性材料を用いて上記ＩＣチップの裏面と上記第２の基板のグランド配線とを接続する
ことを特徴とする請求項５に記載のＩＣチップ内蔵多層基板の製造方法。 - 上記第３の工程では、金属箔を用いて上記ＩＣチップの裏面と上記第１の基板のグランド配線とを接続する
ことを特徴とする請求項５に記載のＩＣチップ内蔵多層基板の製造方法。 - ＩＣチップを実装する第１の基板と、ＩＣチップを挿入する開孔が設けられた第２の基板と、ＩＣチップを覆うように配置する第３の基板とを備えるＩＣチップ内蔵多層基板の製造方法であって、
上記ＩＣチップを第１の基板に実装する第１の工程と、
上記第１の工程で上記ＩＣチップが実装された第１の基板の上に、上記ＩＣチップが開孔中にくるように上記第２の基板を配置する第２の工程と、
上記ＩＣチップの裏面と、上記第３の基板に設けられ、上記第３基板のグランド配線と接続された金属突起物とを接触するように上記第３の基板を配置する第３の工程と
を備えることを特徴とするＩＣチップ内蔵多層基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002299434A JP3894091B2 (ja) | 2002-10-11 | 2002-10-11 | Ｉｃチップ内蔵多層基板及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002299434A JP3894091B2 (ja) | 2002-10-11 | 2002-10-11 | Ｉｃチップ内蔵多層基板及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004134669A true JP2004134669A (ja) | 2004-04-30 |
| JP3894091B2 JP3894091B2 (ja) | 2007-03-14 |
Family
ID=32288572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002299434A Expired - Fee Related JP3894091B2 (ja) | 2002-10-11 | 2002-10-11 | Ｉｃチップ内蔵多層基板及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3894091B2 (ja) |
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100699240B1 (ko) * | 2005-06-28 | 2007-03-27 | 삼성전기주식회사 | 소자 내장 인쇄회로기판 및 그 제조방법 |
| JP2007156672A (ja) * | 2005-12-02 | 2007-06-21 | Akita Denshi Systems:Kk | リーダライタモジュール |
| KR100836651B1 (ko) * | 2007-01-16 | 2008-06-10 | 삼성전기주식회사 | 소자내장기판 및 그 제조방법 |
| JP2008182024A (ja) * | 2007-01-24 | 2008-08-07 | Dainippon Printing Co Ltd | 電子部品実装配線板、及び電子部品実装配線板の電磁ノイズ除去方法 |
| WO2009057654A1 (ja) * | 2007-11-01 | 2009-05-07 | Dai Nippon Printing Co., Ltd. | 部品内蔵配線板、部品内蔵配線板の製造方法 |
| JP2010272563A (ja) * | 2009-05-19 | 2010-12-02 | Dainippon Printing Co Ltd | 部品内蔵配線板、部品内蔵配線板の製造方法 |
| JP2011146497A (ja) * | 2010-01-14 | 2011-07-28 | Toshiba Design & Manufacturing Service Corp | 半導体チップを内蔵するプリント配線板 |
| JP2012119574A (ja) * | 2010-12-02 | 2012-06-21 | J Devices:Kk | 半導体装置およびその製造方法 |
| JP2013222946A (ja) * | 2012-04-19 | 2013-10-28 | Dainippon Printing Co Ltd | 部品内蔵配線基板、及び部品内蔵配線基板の放熱方法 |
| WO2014178153A1 (ja) * | 2013-04-30 | 2014-11-06 | 株式会社村田製作所 | 複合基板 |
| JP2015154544A (ja) * | 2014-02-13 | 2015-08-24 | アイシン・エィ・ダブリュ株式会社 | 電力変換器用のコントローラ |
| JP2017199792A (ja) * | 2016-04-27 | 2017-11-02 | オムロン株式会社 | 電子装置およびその製造方法 |
| WO2018066324A1 (ja) * | 2016-10-07 | 2018-04-12 | 株式会社村田製作所 | 多層基板 |
| JP2018064060A (ja) * | 2016-10-14 | 2018-04-19 | オムロン株式会社 | 電子装置およびその製造方法 |
| JP2019062186A (ja) * | 2017-09-27 | 2019-04-18 | インテル コーポレイション | エレクトロニクスアセンブリにおける遮蔽 |
| WO2019102601A1 (ja) * | 2017-11-27 | 2019-05-31 | 三菱電機株式会社 | 半導体装置 |
| US10338031B2 (en) | 2014-09-03 | 2019-07-02 | Murata Manufacturing Co., Ltd. | Component-embedded substrate and substrate flaw detecting method |
| JP2020047939A (ja) * | 2019-12-05 | 2020-03-26 | オムロン株式会社 | 電子装置およびその製造方法 |
| CN112736039A (zh) * | 2019-10-14 | 2021-04-30 | 奥特斯奥地利科技与***技术有限公司 | 部件承载件及制造部件承载件的方法 |
-
2002
- 2002-10-11 JP JP2002299434A patent/JP3894091B2/ja not_active Expired - Fee Related
Cited By (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100699240B1 (ko) * | 2005-06-28 | 2007-03-27 | 삼성전기주식회사 | 소자 내장 인쇄회로기판 및 그 제조방법 |
| JP2007156672A (ja) * | 2005-12-02 | 2007-06-21 | Akita Denshi Systems:Kk | リーダライタモジュール |
| KR100836651B1 (ko) * | 2007-01-16 | 2008-06-10 | 삼성전기주식회사 | 소자내장기판 및 그 제조방법 |
| US7886433B2 (en) | 2007-01-16 | 2011-02-15 | Samsung Electro-Mechanics Co., Ltd. | Method of manufacturing a component-embedded PCB |
| JP2008182024A (ja) * | 2007-01-24 | 2008-08-07 | Dainippon Printing Co Ltd | 電子部品実装配線板、及び電子部品実装配線板の電磁ノイズ除去方法 |
| US8987901B2 (en) | 2007-11-01 | 2015-03-24 | Dai Nippon Printing Co., Ltd. | Component built-in wiring board and manufacturing method of component built-in wiring board |
| WO2009057654A1 (ja) * | 2007-11-01 | 2009-05-07 | Dai Nippon Printing Co., Ltd. | 部品内蔵配線板、部品内蔵配線板の製造方法 |
| US8350388B2 (en) | 2007-11-01 | 2013-01-08 | Dai Nippon Printing Co., Ltd. | Component built-in wiring board and manufacturing method of component built-in wiring board |
| JP2010272563A (ja) * | 2009-05-19 | 2010-12-02 | Dainippon Printing Co Ltd | 部品内蔵配線板、部品内蔵配線板の製造方法 |
| JP2011146497A (ja) * | 2010-01-14 | 2011-07-28 | Toshiba Design & Manufacturing Service Corp | 半導体チップを内蔵するプリント配線板 |
| JP2012119574A (ja) * | 2010-12-02 | 2012-06-21 | J Devices:Kk | 半導体装置およびその製造方法 |
| JP2013222946A (ja) * | 2012-04-19 | 2013-10-28 | Dainippon Printing Co Ltd | 部品内蔵配線基板、及び部品内蔵配線基板の放熱方法 |
| JPWO2014178153A1 (ja) * | 2013-04-30 | 2017-02-23 | 株式会社村田製作所 | 複合基板 |
| WO2014178153A1 (ja) * | 2013-04-30 | 2014-11-06 | 株式会社村田製作所 | 複合基板 |
| JP2015154544A (ja) * | 2014-02-13 | 2015-08-24 | アイシン・エィ・ダブリュ株式会社 | 電力変換器用のコントローラ |
| US10338031B2 (en) | 2014-09-03 | 2019-07-02 | Murata Manufacturing Co., Ltd. | Component-embedded substrate and substrate flaw detecting method |
| JP2017199792A (ja) * | 2016-04-27 | 2017-11-02 | オムロン株式会社 | 電子装置およびその製造方法 |
| WO2017187865A1 (ja) * | 2016-04-27 | 2017-11-02 | オムロン株式会社 | 電子装置およびその製造方法 |
| CN111050463A (zh) * | 2016-04-27 | 2020-04-21 | 欧姆龙株式会社 | 电子装置及其制造方法 |
| US10375867B2 (en) | 2016-04-27 | 2019-08-06 | Omron Corporation | Electronic device and method for producing same |
| WO2018066324A1 (ja) * | 2016-10-07 | 2018-04-12 | 株式会社村田製作所 | 多層基板 |
| WO2018070192A1 (ja) * | 2016-10-14 | 2018-04-19 | オムロン株式会社 | 電子装置およびその製造方法 |
| JP2018064060A (ja) * | 2016-10-14 | 2018-04-19 | オムロン株式会社 | 電子装置およびその製造方法 |
| US10879145B2 (en) | 2016-10-14 | 2020-12-29 | Omron Corporation | Electronic device and method of manufacture therefor |
| JP2019062186A (ja) * | 2017-09-27 | 2019-04-18 | インテル コーポレイション | エレクトロニクスアセンブリにおける遮蔽 |
| JP7251932B2 (ja) | 2017-09-27 | 2023-04-04 | インテル コーポレイション | エレクトロニクスアセンブリにおける遮蔽 |
| WO2019102601A1 (ja) * | 2017-11-27 | 2019-05-31 | 三菱電機株式会社 | 半導体装置 |
| CN112736039A (zh) * | 2019-10-14 | 2021-04-30 | 奥特斯奥地利科技与***技术有限公司 | 部件承载件及制造部件承载件的方法 |
| JP2020047939A (ja) * | 2019-12-05 | 2020-03-26 | オムロン株式会社 | 電子装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3894091B2 (ja) | 2007-03-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3894091B2 (ja) | Ｉｃチップ内蔵多層基板及びその製造方法 | |
| US9392698B2 (en) | Chip-embedded printed circuit board and semiconductor package using the PCB, and manufacturing method of the PCB | |
| JP4058642B2 (ja) | 半導体装置 | |
| JP2008270810A (ja) | ヒートシンクおよびアースシールドの機能を向上させるための半導体デバイスパッケージ | |
| JP2004071670A (ja) | Ｉｃパッケージ、接続構造、および電子機器 | |
| KR20140057979A (ko) | 반도체 패키지 및 반도체 패키지의 제조 방법 | |
| US20060214278A1 (en) | Shield and semiconductor die assembly | |
| WO1995008189A1 (fr) | Circuit multipuce | |
| JP2005150748A (ja) | デカップリングコンデンサを有する半導体チップパッケージ及びその製造方法 | |
| CN110911362A (zh) | 半导体装置 | |
| JP2003318311A (ja) | 半導体装置及びその製造方法 | |
| US20080224276A1 (en) | Semiconductor device package | |
| US20050012192A1 (en) | Hybrid integrated circuit | |
| KR20130034310A (ko) | 인쇄회로기판 어셈블리 | |
| JP2010123839A (ja) | 半導体モジュール | |
| JP2006324646A (ja) | モジュール基板 | |
| JP4052078B2 (ja) | 半導体装置 | |
| KR20030011433A (ko) | 다층 인쇄회로기판의 숨겨진 레이저 비아홀 제조방법 | |
| JP2630294B2 (ja) | 混成集積回路装置およびその製造方法 | |
| JP2006041061A (ja) | 半導体装置 | |
| JP2006210796A (ja) | 回路装置およびその製造方法 | |
| JP2004165318A (ja) | 多層プリント配線板 | |
| JP2004228162A (ja) | 電子制御装置 | |
| JP4090354B2 (ja) | 部品内蔵モジュール | |
| KR20030011434A (ko) | 다층 인쇄회로기판의 숨겨진 레이저 비아홀 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050926 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060221 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060427 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060912 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061026 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061121 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061204 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091222 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101222 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101222 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111222 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111222 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121222 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121222 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131222 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |