JP2004112157A - Ｐｌｌ回路 - Google Patents
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Abstract
【課題】ＰＬＬの出力状態及び必要とされる特性に応じて、ジッタを低減させるための安定化電源回路の消費電流を調整することができるＰＬＬ回路を得る。
【解決手段】出力信号ＳｏがＰＬＬロック状態になったか否かをロック検出回路６の出力信号Ｓｌｏｃｋから制御回路７が判断し、制御回路７が、ＰＬＬロック状態であると判断するとＶＣＯ５に定電圧Ｖｇを供給している安定化電源回路８を構成するバンドギャップ回路２１で消費される電流を大きくして、安定化電源回路８のＰＳＲＲを高くし、ＰＬＬロック状態でないと判断するとＶＣＯ５に定電圧Ｖｇを供給している安定化電源回路８を構成するバンドギャップ回路２１で消費される電流を小さくして、安定化電源回路８のＰＳＲＲを低くするようにした。
【選択図】 図１
【解決手段】出力信号ＳｏがＰＬＬロック状態になったか否かをロック検出回路６の出力信号Ｓｌｏｃｋから制御回路７が判断し、制御回路７が、ＰＬＬロック状態であると判断するとＶＣＯ５に定電圧Ｖｇを供給している安定化電源回路８を構成するバンドギャップ回路２１で消費される電流を大きくして、安定化電源回路８のＰＳＲＲを高くし、ＰＬＬロック状態でないと判断するとＶＣＯ５に定電圧Ｖｇを供給している安定化電源回路８を構成するバンドギャップ回路２１で消費される電流を小さくして、安定化電源回路８のＰＳＲＲを低くするようにした。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、ＰＬＬの出力状態に応じて、電圧制御発振器に電源供給する安定化電源回路の消費電流量を調整することができるＰＬＬ回路に関する。
【０００２】
【従来の技術】
図１２は従来のＰＬＬ回路の構成例を示したブロック図である。
図１２のＰＬＬ回路１００において、分周回路１０１はＰＬＬの逓倍設定を行うものであり、基準入力信号Ｓｒと、分周回路１０１で出力信号Ｓｏを分周して得られた帰還信号Ｓｆとの各位相を位相比較器１０２で比較する。該比較結果を示す信号は、ローパスフィルタ１０３でリプルが除去された後、電圧制御発振器（以下、ＶＣＯと呼ぶ）１０４に制御電圧Ｖｃｎｔとして出力される。ＶＣＯ１０４は、入力された制御電圧Ｖｃｎｔに応じた周波数の出力信号Ｓｏを出力する。
【０００３】
しかし、図１２のＰＬＬ回路１００では、ＶＣＯ１０４に供給される外部電源の電圧変動が原因でジッタが増大するという問題があった。該ジッタを低減させるため、図１３で示すように、外部電源をもとに所定の内部電圧を発生させ、該内部電圧をＶＣＯ１０４の電源として供給する安定化電源回路１１１を備えたＰＬＬ回路１１０があった。
【０００４】
また、従来のＰＬＬ回路として、ＰＬＬの安定発振検出手段と、該安定発振検出手段の出力に基づきＰＬＬに印加する電圧を決定する電圧決定手段と、ＤＣ／ＤＣコンバータとを備え、ＰＬＬの発振開始期間では発振開始電圧を、ＰＬＬを含むＣＰＵに供給し、ＰＬＬの発振安定期間では発振開始期間より低い電圧に変更して供給することで、ＰＬＬの動作時の消費電力を低減することができるものがあった（例えば、特許文献１参照。）。また、従来のＰＬＬ回路として、ＶＣＯに供給する安定化電源を２個備え、ＶＣＯに入力される電圧が低いときは一方の電源がＶＣＯに電力を供給し、ＶＣＯに入力される電圧が高いときは双方の電源で供給するようにすることで、電源回路の消費電流を減少させることができ、ＶＣＯに入力される電圧が高いか低いかの判定は外部から入力する基準電圧と比較することで行うものもあった（例えば、特許文献２参照。）。
【０００５】
【特許文献１】
特開２０００−３６７４０号公報
【特許文献２】
特開２００１−１５９９２１号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、図１３のＰＬＬ回路１１０では、安定化電源回路１１１のＰＳＲＲ（リップル除去率）を向上させるために安定化電源回路１１１の消費電流が大きくなるという問題があった。
【０００７】
本発明は、上記のような問題を解決するためになされたものであり、ジッタを低減させるための安定化電源回路を備え、ＰＬＬの出力状態及び必要とされる特性に応じて該安定化電源回路の消費電流を調整することができるＰＬＬ回路を得ることを目的とする。
【０００８】
【課題を解決するための手段】
この発明に係るＰＬＬ回路は、
入力された制御電圧Ｖｃｎｔに応じた周波数の信号を生成して出力する電圧制御発振器と、
該電圧制御発振器の出力信号を所定の分周比で分周して出力する分周回路と、
外部から入力された所定の周波数の信号と該分周回路の出力信号との位相を比較し、該比較結果を示す信号と該位相差を示す信号を出力する位相比較回路と、
該位相比較回路から出力された比較結果を示す信号を積分して前記電圧制御発振器に制御電圧Ｖｃｎｔとして出力するローパスフィルタと、
入力された信号Ｓａに応じて消費電流が制御される、前記電圧制御発振器に所定の定電圧を電源として供給する安定化電源回路と、
前記位相比較回路から出力された位相差を示す信号から、前記電圧制御発振器から出力された信号が所望の周波数で一定になるＰＬＬロック状態の検出を行い、該検出結果を示す信号を出力するロック検出回路と、
該ロック検出回路から出力された信号に応じて、前記安定化電源回路の消費電流を制御する制御回路と、
を備えるものである。
【０００９】
具体的には、前記制御回路は、ロック検出回路から出力された信号が前記ＰＬＬロック状態を示している場合、前記安定化電源回路に対して、消費電流を増加させるようにした。
【００１０】
また、前記制御回路は、ロック検出回路から出力された信号が前記ＰＬＬロック状態を示していない場合、前記安定化電源回路に対して、消費電流を低減させるようにしてもよい。
【００１１】
また、前記電圧制御発振器は、外部から入力された制御信号Ｓｃに応じて動作制御され、前記制御回路は、電圧制御発振器が該制御信号Ｓｃに基づいて前記ローパスフィルタから入力された制御電圧Ｖｃｎｔに関係なく出力信号を出力し又は発振を停止すると、前記安定化電源回路に対して、前記ＰＬＬロック状態の時よりも消費電流を低減させるようにしてもよい。
【００１２】
一方、前記安定化電源回路は、
前記制御回路から入力された信号Ｓａに応じて消費電流の調整を行う、所定のバンドギャップ基準電圧を生成して出力するバンドギャップリファレンス回路からなるバンドギャップ回路と、
該バンドギャップ回路の出力電圧を増幅して前記電圧制御発振器へ出力する増幅回路と、
を備えるようにした。
【００１３】
具体的には、前記バンドギャップ回路は、
前記バンドギャップリファレンス回路を構成する演算増幅器と、
前記制御回路から入力された信号Ｓａに応じて該演算増幅器に供給するバイアス電流の制御を行うバイアス回路と、
を備えるようにした。
【００１４】
また、前記バンドギャップ回路は、外部から入力された信号ＳａＥに応じて消費電流の調整を行うようにしてもよい。
【００１５】
この場合、前記バンドギャップ回路は、
前記バンドギャップリファレンス回路を構成する演算増幅器と、
前記制御回路から入力された信号Ｓａ及び外部から入力された信号ＳａＥに応じて該演算増幅器に供給するバイアス電流の制御を行うバイアス回路と、
を備えるようにした。
【００１６】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるＰＬＬ回路の例を示したブロック図である。
図１において、ＰＬＬ回路１は、分周回路２、位相比較回路３、ローパスフィルタ４、ＶＣＯ５、ロック検出回路６、制御回路７及び安定化電源回路８を備えている。
【００１７】
分周回路２はＰＬＬの逓倍設定を行うものであり、入力された所定の基準信号Ｓｒと、分周回路２で分周された帰還信号Ｓｆとの各位相を位相比較回路３で比較する。該位相比較回路３から出力された比較結果を示す信号ＰＤＯは、ローパスフィルタ４でリプルが除去された後、制御電圧ＶｃｎｔとしてＶＣＯ５に出力される。ＶＣＯ５は、入力された制御電圧Ｖｃｎｔに応じた周波数の出力信号Ｓｏを出力する。また、位相比較回路３は、比較結果を示した信号ＰＤＯをローパスフィルタ４に出力すると共に、図２で示すように、基準信号Ｓｒに対して帰還信号Ｓｆの位相の遅れ分のパルス幅を有するパルス信号である位相差信号Ｓｕｐ、及び基準信号Ｓｒに対して帰還信号Ｓｆの位相の進み分のパルス幅を有するパルス信号である位相差信号Ｓｄｏｗｎをロック検出回路６にそれぞれ出力する。
【００１８】
ロック検出回路６は、図３で示すように、ＮＡＮＤ回路１１、Ｎチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）１２、コンデンサ１３及び抵抗１４で構成されている。電源電圧Ｖｃｃと接地電圧との間に抵抗１４とコンデンサ１３が直列に接続され、コンデンサ１３と並列にＮＭＯＳトランジスタ１２が接続されている。ＮＡＮＤ回路１１において、各入力端には、位相比較回路３から位相差信号Ｓｕｐ，Ｓｄｏｗｎが対応して入力され、出力端は、ＮＭＯＳトランジスタ１２のゲートに接続されている。抵抗１４とコンデンサ１３との接続部は、ロック検出回路６の出力端をなしている。
【００１９】
図４は、図２の位相比較回路３及び図３のロック検出回路６における各信号の例を示したタイミングチャートであり、図４を参照しながら、ロック検出回路６の動作について説明する。
ロック検出回路６は、位相差信号Ｓｕｐ又はＳｄｏｗｎのパルスを検出すると、出力信号Ｓｌｏｃｋを短時間でロー（Ｌｏｗ）レベルにして制御回路７に出力する。
【００２０】
また、ロック検出回路６は、位相差信号Ｓｕｐ又はＳｄｏｗｎのパルスが検出されない場合は、出力信号Ｓｌｏｃｋを抵抗１４とコンデンサ１３の時定数に基づいてハイ（Ｈｉｇｈ）レベルにし制御回路７に出力する。基準信号Ｓｒと帰還信号Ｓｆとの位相差がなくなり、出力信号Ｓｏの周波数が安定した状態が続くＰＬＬロック状態になると、ロック検出回路６は、出力信号Ｓｌｏｃｋをハイレベルにし、制御回路７は、ロック検出回路６から入力された信号ＳｌｏｃｋからＰＬＬロック状態を検出する。
【００２１】
制御回路７は、ロック検出回路６からの信号Ｓｌｏｃｋのほかに、ＰＬＬ出力を制御する外部からの制御信号Ｓｃが入力される。制御信号Ｓｃは、位相比較回路３の出力信号ＰＤＯに関係なく、出力信号Ｓｏが自走周波数になるようにＶＣＯ５を制御する信号や、ＶＣＯ５が無発振状態になるようにＶＣＯ５を制御する信号である。制御回路７は、ＰＬＬロック状態とＰＬＬアンロック状態とで、安定化電源回路８に対する電流量制御信号Ｓａを切り替える。安定化電源回路８は、ＰＬＬのジッタを低減させるために、外部から入力された電源電圧から所定の定電圧Ｖｇを生成して出力し、該定電圧ＶｇをＶＣＯ５に電源として供給する。
【００２２】
ここで、安定化電源回路８は、制御回路７からの電流量制御信号Ｓａに応じて、消費電流を調整する機能を備えている。
図５は、安定化電源回路８の回路例を示した図である。
図５において、安定化電源回路８は、バンドギャップ基準電圧Ｖｂを生成して出力するバンドギャップリファレンス回路からなるバンドギャップ回路２１、演算増幅器２２及び抵抗２３，２４で構成されている。バンドギャップ回路２１は、電流量制御信号Ｓａが入力され、該入力された電流量制御信号Ｓａに応じて消費電流が制御される。バンドギャップ基準電圧Ｖｂは、演算増幅器２２の非反転入力端に出力され、演算増幅器２２の出力端と接地電圧との間には、抵抗２３及び２４の直列回路が接続され、抵抗２３及び２４の接続部は、演算増幅器２２の反転入力端に接続されている。
【００２３】
このような構成において、バンドギャップ回路２１は、バンドギャップ基準電圧Ｖｂを生成して出力し、該バンドギャップ基準電圧Ｖｂを演算増幅器２２及び抵抗２３，２４によって増幅して、定電圧ＶｇとしてＶＣＯ５に出力する。定電圧Ｖｇは、下記（１）式のようになる。
Ｖｇ＝（１＋Ｒ２３／Ｒ２４）・Ｖｂ………………（１）
なお、（１）式において、Ｒ２３は抵抗２３の抵抗値を示し、Ｒ２４は抵抗２４の抵抗値を示している。
【００２４】
図６は、図５におけるバンドギャップ回路２１の回路例を示した図である。
図６において、バンドギャップ回路２１は、演算増幅器３１、ｐｎｐトランジスタ３２，３３、抵抗３４〜３６及び電流量制御信号Ｓａに応じて演算増幅器３１にバイアスを供給するバイアス回路３７で構成されている。演算増幅器３１の出力端と接地電圧との間には、抵抗３４とｐｎｐトランジスタ３２の直列回路と、抵抗３５，３６とｐｎｐトランジスタ３３の直列回路が並列に接続されており、ｐｎｐトランジスタ３２及び３３の各ベースは接続され、該接続部はｐｎｐトランジスタ３２及び３３の各コレクタと共に接地電圧に接続されている。
【００２５】
更に、抵抗３４とｐｎｐトランジスタ３２のエミッタとの接続部、及び抵抗３５と抵抗３６との接続部はそれぞれ演算増幅器３１の対応する入力端に接続され、演算増幅器３１の出力端から定電圧Ｖｂが出力される。一方、演算増幅器３１には、バイアス回路３７からバイアス電流ｉｂが供給され、バイアス回路３７は、入力された電流量制御信号Ｓａに応じた電流値のバイアス電流ｉｂを出力する。
【００２６】
演算増幅器３１は、両入力端の電圧が等しくなるように帰還がかかり、ｐｎｐトランジスタ３２のエミッタ面積に対するｐｎｐトランジスタ３３のエミッタ面積の割合をＮ、抵抗３４に流れる電流をｉ１、抵抗３５、Ｒ３６に流れる電流をｉ２とすると、ｐｎｐトランジスタ３２と３３のベース・エミッタ間の電圧差ΔＶＢＥは、下記（２）式のようになる。なお、抵抗３４，３５，３６の抵抗値をＲ３４，Ｒ３５，Ｒ３６とする。
ΔＶＢＥ＝ＶＴ・ｌｎ（Ｎ・ｉ１／ｉ２）＝ＶＴ・ｌｎ（Ｎ・Ｒ３５／Ｒ３４）………………（２）
該（２）式で示した電圧差ΔＶＢＥが、抵抗３６の両端にかかる。なお、（２）式において、ｋをボルツマン定数、Ｔを絶対温度、ｑを電子の電荷とすると、ＶＴ＝ｋＴ／ｑと示される。
【００２７】
ｐｎｐトランジスタ３２のベース・エミッタ間電圧をＶＢＥ１、抵抗３４の両端にかかる電圧をＶ１、抵抗３５の両端にかかる電圧をＶ２とすると、抵抗３５及び３６に流れる電流は等しいことから、下記（３）式及び（４）式が得られる。
Ｖ２／Ｒ３５＝ΔＶＢＥ／Ｒ３６………………（３）
Ｖ２＝（Ｒ３５／Ｒ３６）・ＶＴ・ｌｎ（Ｎ・Ｒ３５／Ｒ３４）……（４）
【００２８】
バンドギャップ回路２１の出力電圧であるバンドギャップ基準電圧Ｖｂは下記（５）式のようになる。
Ｖｂ＝ＶＢＥ１＋Ｖ１＝ＶＢＥ１＋Ｖ２＝ＶＢＥ１＋（Ｒ３５／Ｒ３６）・ＶＴ・ｌｎ（Ｎ・Ｒ３５／Ｒ３４）………………（５）
ここで、Ｒ３４〜Ｒ３６及びＮを適切に選択することで、負の温度係数を有するベース・エミッタ間電圧ＶＢＥ１と、正の温度係数を有するＶＴの係数倍により、バンドギャップ回路２１の出力電圧の温度係数が相殺され、バンドギャップ回路２１からバンドギャップ基準電圧Ｖｂが得られる。
【００２９】
次に、演算増幅器３１にバイアス電流ｉｂを供給するバイアス回路３７は、電流量制御信号Ｓａによって該バイアス電流量を調整する機能を有する。
図７は、バイアス回路３７の回路例を示した図である。
図７において、バイアス回路３７は、Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）４１，４２、ＮＭＯＳトランジスタ４３及び抵抗４４，４５で構成されている。
【００３０】
ＰＭＯＳトランジスタ４１及び４２はカレントミラー回路を形成しており、ＰＭＯＳトランジスタ４１及び４２において、各ソースはそれぞれ電源電圧Ｖｃｃに接続され、各ゲートは接続されてＰＭＯＳトランジスタ４１のドレインに接続されている。ＰＭＯＳトランジスタ４１のドレインと接地電圧との間には、抵抗４４及び４５が直列に接続され、抵抗４４及び４５の接続部と接地電圧との間には、ＮＭＯＳトランジスタ４３が接続されている。ＮＭＯＳトランジスタ４３のゲートに電流量制御信号Ｓａが入力され、ＰＭＯＳトランジスタ４２のドレインからバイアス電流ｉｂが出力される。
【００３１】
抵抗４４及び４５と比較して、ＮＭＯＳトランジスタ４３のオン抵抗は非常に小さく無視できるものとし、ＰＭＯＳトランジスタ４１と４２が同一サイズであるものとする。このような状態で、ＰＭＯＳトランジスタ４１のゲート・ソース間電圧をＶｇｓとすると、電流量制御信号ＳａがハイレベルのときＮＭＯＳトランジスタ４３はオンし、このときのバイアス電流ｉｂは下記（６）式のようになる。なお、以下、抵抗４４の抵抗値をＲ４４とし、抵抗４５の抵抗値をＲ４５とする。
ｉｂ＝（Ｖｃｃ−Ｖｇｓ）／Ｒ４４………………（６）
【００３２】
また、電流量制御信号ＳａがローレベルのときＮＭＯＳトランジスタ４３はオフし、バイアス電流ｉｂは下記（７）式のようになり、電流量制御信号Ｓａがハイレベルのときと比較して電流量が小さくなる。
ｉｂ＝（Ｖｃｃ−Ｖｇｓ）／（Ｒ４４＋Ｒ４５）………………（７）
【００３３】
これらのことから、基準信号Ｓｒと帰還信号Ｓｆの位相差がなくなりＰＬＬ回路１の出力信号Ｓｏの周波数が安定したＰＬＬロック状態が続き、ロック検出回路６の出力信号Ｓｌｏｃｋがハイレベルになると、制御回路７から出力される電流量制御信号Ｓａはハイレベルになり、安定化電源回路８の消費電流は比較的大きくなることで安定化電源回路８のＰＳＲＲは高くなり、電源電圧Ｖｃｃの変動に対して影響を受けにくくすることができる。
【００３４】
また、ＰＬＬ回路１の出力信号Ｓｏの周波数が安定しないＰＬＬアンロック状態で、ロック検出回路６の出力信号Ｓｌｏｃｋがローレベルである場合、又はＰＬＬ回路１の出力信号Ｓｏが自走周波数になるように若しくはＰＬＬ回路１の出力信号Ｓｏが無発振状態になるようにＶＣＯ５を制御する制御信号Ｓｃが入力された場合は、ＰＬＬ回路１がＰＬＬロックしたときほど安定化電源回路８のＰＳＲＲを高くする必要がない。
【００３５】
このことから、制御回路７からの電流量制御信号Ｓａはローレベルとなり、安定化電源回路８内のバンドギャップ回路２１のバイアス電流ｉｂを小さくすることで、ＰＬＬ回路１の消費電力を低減させることができる。また、安定化電源回路８内におけるバンドギャップ回路２１の出力電圧Ｖｂを定電圧Ｖｇに増幅する演算増幅器２２は、ＰＬＬ回路１の出力状態によらず同一構成としているため、出力信号Ｓｏが入力される負荷（図示せず）の状態によって安定化電源回路８の駆動能力が変化することはない。
【００３６】
このように、本第１の実施の形態におけるＰＬＬ回路は、出力信号ＳｏがＰＬＬロック状態になったか否かをロック検出回路６の出力信号Ｓｌｏｃｋから制御回路７が判断し、制御回路７が、ＰＬＬロック状態であると判断するとＶＣＯ５に定電圧Ｖｇを供給している安定化電源回路８を構成するバンドギャップ回路２１で消費される電流を大きくして、安定化電源回路８のＰＳＲＲを高くし、ＰＬＬロック状態でないと判断するとＶＣＯ５に定電圧Ｖｇを供給している安定化電源回路８を構成するバンドギャップ回路２１で消費される電流を小さくして、安定化電源回路８のＰＳＲＲを低くするようにした。このことから、ジッタを低減させることができると共に、ＰＬＬの出力状態及び必要とされる特性に応じて該ジッタを低減させるために設けた安定化電源回路の消費電流を調整することができる。
【００３７】
第２の実施の形態．
前記第１の実施の形態では、安定化電源回路８は、制御回路７から入力された電流量制御信号Ｓａによって消費電流が制御されるようにしたが、外部からの入力される制御信号によっても安定化電源回路８の消費電流を制御することができるようにしてもよく、このようにしたものを本発明の第２の実施の形態とする。
図８は、本発明の第２の実施の形態におけるＰＬＬ回路の例を示したブロック図である。なお、図８では、図１と同じもの及び同様のものは同じ符号で示しており、ここではその説明を省略すると共に図１との相違点のみ説明する。
【００３８】
図８における図１との相違点は、図１の安定化電源回路８が、制御回路７からの電流量制御信号Ｓａと、外部から入力される電流量制御信号ＳａＥとによって消費電流が制御されるようにしたことにあり、これに伴って図１の安定化電源回路８を安定化電源回路８ａにし、図１のＰＬＬ回路１をＰＬＬ回路１ａにした。
図８において、ＰＬＬ回路１ａは、分周回路２、位相比較回路３、ローパスフィルタ４、ＶＣＯ５、ロック検出回路６、制御回路７及び安定化電源回路８ａを備えている。
【００３９】
制御回路７は、ＰＬＬロック状態とＰＬＬアンロック状態とで、安定化電源回路８ａに対する電流量制御信号Ｓａを切り替える。安定化電源回路８ａは、ＰＬＬのジッタを低減させるために、外部から入力された電源電圧から所定の定電圧Ｖｇを生成して出力し、該定電圧ＶｇをＶＣＯ５に電源として供給する。また、安定化電源回路８ａは、制御回路７からの電流量制御信号Ｓａ及び外部から入力される電流量制御信号ＳａＥに応じて、消費電流を調整する機能を備えている。
【００４０】
図９は、安定化電源回路８ａの回路例を示した図である。なお、図９では、図５と同じもの及び同様のものは同じ符号で示し、ここではその説明を省略すると共に、図５との相違点のみ説明する。
図９における図５との相違点は、図５のバンドギャップ回路２１が、電流量制御信号Ｓａ及びＳａＥに応じて消費電流が制御されることにあり、図５のバンドギャップ回路２１をバンドギャップ回路５１にしたことにある。
【００４１】
図９において、安定化電源回路８ａは、バンドギャップ基準電圧Ｖｂを生成して出力するバンドギャップ回路５１、演算増幅器２２及び抵抗２３，２４で構成されている。バンドギャップ回路５１は、制御回路７から電流量制御信号Ｓａ、及び外部から電流量制御信号ＳａＥがそれぞれ入力され、該入力された電流量制御信号Ｓａ及びＳａＥに応じて消費電流が制御される。電流量制御信号ＳａＥは、電流量制御信号Ｓａと同じ働きをし、電流量制御信号ＳａＥによって、必要とされるＰＬＬ出力の特性に応じてＰＬＬ回路ごとに選択的に安定化電源回路８ａの消費電流量を切り替えることができる。
【００４２】
図１０は、図９のバンドギャップ回路５１の回路例を示した図である。なお、図１０では、図６と同じものは同じ符号で示しており、ここではその説明を省略すると共に、図６との相違点のみ説明する。
図１０における図６との相違点は、図６のバイアス回路３７をバイアス回路５７とし、バイアス回路５７は、電流量制御信号Ｓａ及びＳａＥに応じて出力するバイアス電流ｉｂの電流値を変えるようにした以外は、図６と同じである。
【００４３】
図１１は、図１０のバイアス回路５７の回路例を示した図である。
図１１において、バイアス回路５７は、ＰＭＯＳトランジスタ６１，６２、ＮＭＯＳトランジスタ６３，６４及び抵抗６５〜６８で構成されている。ＰＭＯＳトランジスタ６１及び６２はカレントミラー回路を形成しており、ＰＭＯＳトランジスタ６１及び６２において、各ソースはそれぞれ電源電圧Ｖｃｃに接続され、各ゲートは接続されてＰＭＯＳトランジスタ６１のドレインに接続されている。
【００４４】
ＰＭＯＳトランジスタ６１のドレインと接地電圧との間には、抵抗６５及び６６の直列回路と抵抗６７及び６８の直列回路とが並列に接続されており、抵抗６５及び６６の接続部と接地電圧との間にはＮＭＯＳトランジスタ６３が、抵抗６７及び６８の接続部と接地電圧との間にはＮＭＯＳトランジスタ６４がそれぞれ接続されている。ＮＭＯＳトランジスタ６３のゲートに電流量制御信号ＳａＥが、ＮＭＯＳトランジスタ６４のゲートに電流量制御信号Ｓａがそれぞれ入力され、ＰＭＯＳトランジスタ６２のドレインからバイアス電流ｉｂが出力される。抵抗６５〜６８と比較して、ＮＭＯＳトランジスタ６３及び６４の各オン抵抗は非常に小さく無視できるものとし、ＰＭＯＳトランジスタ６１と６２は、同一サイズであるものとする。
【００４５】
ＰＭＯＳトランジスタ６１のゲート・ソース間電圧をＶｇｓとし、抵抗６５〜６８の各抵抗値をＲ６５〜Ｒ６８すると、バイアス回路５７から出力される電流ｉｂは、Ｒ６５又は（Ｒ６５＋Ｒ６６）と、Ｒ６７又は（Ｒ６７＋Ｒ６８）との合成抵抗、並びにＰＭＯＳトランジスタ６１のゲート・ソース間電圧Ｖｇｓによって決定される。電流量制御信号Ｓａによって選択される抵抗は、図１のＰＬＬ回路１における電流量制御信号Ｓａの場合と同様に、ロック検出回路６の出力信号ＳｌｏｃｋがハイレベルになるＰＬＬロック時はＲ６７となる。
【００４６】
また、電流量制御信号Ｓａによって選択される抵抗は、ＰＬＬ回路１がＰＬＬアンロック状態で、ロック検出回路６の出力信号Ｓｌｏｃｋがローレベルである場合、又はＰＬＬ回路１ａの出力信号Ｓｏが自走周波数になるように若しくはＰＬＬ回路１の出力信号Ｓｏが無発振状態になるようにＶＣＯ５を制御する制御信号Ｓｃが入力された場合、（Ｒ６７＋Ｒ６８）が選択される。
【００４７】
一方、電流量制御信号ＳａＥによって選択される抵抗は、電流量制御信号ＳａＥがハイレベルのときはＲ６５となり、電流量制御信号ＳａＥがローレベルのときは（Ｒ６５＋Ｒ６６）となる。
ここで、ＰＬＬロック時を比較すると、電流量制御信号ＳａＥがハイレベルのときは、ＰＭＯＳトランジスタ６１のゲートと接地電圧との間に、Ｒ６５とＲ６７が並列に接続された合成抵抗が接続され、電流量制御信号ＳａＥがローレベルのときは、（Ｒ６５＋Ｒ６６）とＲ６７が並列に接続された合成抵抗が接続される。このことから、バイアス電流ｉｂは、電流量制御信号ＳａＥがハイレベルのときの方が大きくなる。また、ＰＬＬアンロック時においても同様に、バイアス電流ｉｂは、電流量制御信号ＳａＥがハイレベルのときの方が大きくなる。
【００４８】
ＰＬＬ回路１ａに高精度なジッタ特性が要求される場合は、電流量制御信号ＳａＥをハイレベルに設定し、安定化電源回路８ａの消費電流は比較的大きくなることで安定化電源回路８ａのＰＳＲＲは高くなり、電源変動に強いＰＬＬ回路１ａを構成することができる。また、ＰＬＬ回路１ａにそれほど高いジッタ特性が要求されない場合は、高精度なジッタ特性のＰＬＬ回路と比較して安定化電源回路８ａのＰＳＲＲを高くする必要はないので、電流量制御信号ＳａＥをローレベルに設定し、安定化電源回路８ａのバンドギャップ回路５１のバイアス電流ｉｂが小さくなるように切り替えることでＰＬＬ回路１ａの消費電力を低減することができる。
【００４９】
このように、本第２の実施の形態におけるＰＬＬ回路は、必要とされるＰＬＬ回路１ａの出力信号特性に応じて、選択的に安定化電源回路８ａの消費電流量を切り替えることができるようにしたことから、前記第１の実施の形態と同様の効果を得ることができると共に、ＰＬＬロック、ＰＬＬアンロック（自走周波数、無発振状態を含む）の状態に応じて安定化電源回路８ａの消費電流量を更に調整することができるため、ジッタ特性に応じた最適な消費電流の設定が可能で、無駄な消費電流を低減することができる。
【００５０】
【発明の効果】
上記の説明から明らかなように、本発明のＰＬＬ回路によれば、ＰＬＬ出力の状態に応じて安定化電源回路の消費電流量を調整することができ、ＰＬＬ回路の消費電流の最適化を図ることができ、消費電流を低減させることができる。また、必要とされるＰＬＬ出力の特性に応じて、ＰＬＬ回路ごとに選択的に安定化電源回路の消費電流量を切り替えることができ、ＰＬＬ回路の消費電流の最適化を行うことができ、消費電流の低減を更に図ることができる。
【００５１】
また、ＰＬＬ回路に高精度なジッタ特性が要求される場合は、安定化電源回路の消費電流を大きくすることで安定化電源回路のＰＳＲＲを高くし、電源変動に影響されにくくすることができ、ＰＬＬ回路にそれほど高精度なジッタ特性が要求されない場合は、安定化電源回路の消費電流を小さくすることから、ＰＬＬ回路の消費電力を低減させることができる。
【００５２】
ＰＬＬロック時には安定化電源回路の消費電流を大きくすることによって、安定化電源回路のＰＳＲＲを高く保つことができ、ＰＬＬアンロック検出時、自走周波数出力時又は無発振時には安定化電源回路の消費電流を小さくするようにしたことから、ＰＬＬ回路の消費電力を低減することができる。
【００５３】
安定化電源回路をバンドギャップ回路と演算増幅器とで構成したことから、安定した電圧を電圧制御発振器に供給することができる。
【００５４】
バンドギャップ基準電圧を得るための演算増幅器のバイアス電流量を調整することによって、安定化電源回路の消費電流の最適化を行うことができる。また、バンドギャップ回路の出力電圧を電圧制御発振器の電源レベルに増幅する演算増幅器をＰＬＬ回路の出力状態によらず同一構成にすることにより、負荷の状態に応じて安定化電源回路の駆動能力が変化することを防止できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態におけるＰＬＬ回路の例を示したブロック図である。
【図２】図１の位相比較回路３の回路例を示した図である。
【図３】図１のロック検出回路６の回路例を示した図である。
【図４】図２の位相比較回路３及び図３のロック検出回路６における各信号の例を示したタイミングチャートである。
【図５】図１の安定化電源回路８の回路例を示した図である。
【図６】図５のバンドギャップ回路２１の回路例を示した図である。
【図７】図６のバイアス回路３７の回路例を示した図である。
【図８】本発明の第２の実施の形態におけるＰＬＬ回路の例を示したブロック図である。
【図９】図８の安定化電源回路８ａの回路例を示した図である。
【図１０】図９のバンドギャップ回路５１の回路例を示した図である。
【図１１】図１０のバイアス回路５７の回路例を示した図である。
【図１２】従来のＰＬＬ回路の構成例を示したブロック図である。
【図１３】従来のＰＬＬ回路の他の構成例を示したブロック図である。
【符号の説明】
１，１ａ ＰＬＬ回路
２ 分周回路
３ 位相比較回路
４ ローパスフィルタ
５ ＶＣＯ
６ ロック検出回路
７ 制御回路
８，８ａ 安定化電源回路
２１，５１ バンドギャップ回路
３７，５７ バイアス回路
【発明の属する技術分野】
本発明は、ＰＬＬの出力状態に応じて、電圧制御発振器に電源供給する安定化電源回路の消費電流量を調整することができるＰＬＬ回路に関する。
【０００２】
【従来の技術】
図１２は従来のＰＬＬ回路の構成例を示したブロック図である。
図１２のＰＬＬ回路１００において、分周回路１０１はＰＬＬの逓倍設定を行うものであり、基準入力信号Ｓｒと、分周回路１０１で出力信号Ｓｏを分周して得られた帰還信号Ｓｆとの各位相を位相比較器１０２で比較する。該比較結果を示す信号は、ローパスフィルタ１０３でリプルが除去された後、電圧制御発振器（以下、ＶＣＯと呼ぶ）１０４に制御電圧Ｖｃｎｔとして出力される。ＶＣＯ１０４は、入力された制御電圧Ｖｃｎｔに応じた周波数の出力信号Ｓｏを出力する。
【０００３】
しかし、図１２のＰＬＬ回路１００では、ＶＣＯ１０４に供給される外部電源の電圧変動が原因でジッタが増大するという問題があった。該ジッタを低減させるため、図１３で示すように、外部電源をもとに所定の内部電圧を発生させ、該内部電圧をＶＣＯ１０４の電源として供給する安定化電源回路１１１を備えたＰＬＬ回路１１０があった。
【０００４】
また、従来のＰＬＬ回路として、ＰＬＬの安定発振検出手段と、該安定発振検出手段の出力に基づきＰＬＬに印加する電圧を決定する電圧決定手段と、ＤＣ／ＤＣコンバータとを備え、ＰＬＬの発振開始期間では発振開始電圧を、ＰＬＬを含むＣＰＵに供給し、ＰＬＬの発振安定期間では発振開始期間より低い電圧に変更して供給することで、ＰＬＬの動作時の消費電力を低減することができるものがあった（例えば、特許文献１参照。）。また、従来のＰＬＬ回路として、ＶＣＯに供給する安定化電源を２個備え、ＶＣＯに入力される電圧が低いときは一方の電源がＶＣＯに電力を供給し、ＶＣＯに入力される電圧が高いときは双方の電源で供給するようにすることで、電源回路の消費電流を減少させることができ、ＶＣＯに入力される電圧が高いか低いかの判定は外部から入力する基準電圧と比較することで行うものもあった（例えば、特許文献２参照。）。
【０００５】
【特許文献１】
特開２０００−３６７４０号公報
【特許文献２】
特開２００１−１５９９２１号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、図１３のＰＬＬ回路１１０では、安定化電源回路１１１のＰＳＲＲ（リップル除去率）を向上させるために安定化電源回路１１１の消費電流が大きくなるという問題があった。
【０００７】
本発明は、上記のような問題を解決するためになされたものであり、ジッタを低減させるための安定化電源回路を備え、ＰＬＬの出力状態及び必要とされる特性に応じて該安定化電源回路の消費電流を調整することができるＰＬＬ回路を得ることを目的とする。
【０００８】
【課題を解決するための手段】
この発明に係るＰＬＬ回路は、
入力された制御電圧Ｖｃｎｔに応じた周波数の信号を生成して出力する電圧制御発振器と、
該電圧制御発振器の出力信号を所定の分周比で分周して出力する分周回路と、
外部から入力された所定の周波数の信号と該分周回路の出力信号との位相を比較し、該比較結果を示す信号と該位相差を示す信号を出力する位相比較回路と、
該位相比較回路から出力された比較結果を示す信号を積分して前記電圧制御発振器に制御電圧Ｖｃｎｔとして出力するローパスフィルタと、
入力された信号Ｓａに応じて消費電流が制御される、前記電圧制御発振器に所定の定電圧を電源として供給する安定化電源回路と、
前記位相比較回路から出力された位相差を示す信号から、前記電圧制御発振器から出力された信号が所望の周波数で一定になるＰＬＬロック状態の検出を行い、該検出結果を示す信号を出力するロック検出回路と、
該ロック検出回路から出力された信号に応じて、前記安定化電源回路の消費電流を制御する制御回路と、
を備えるものである。
【０００９】
具体的には、前記制御回路は、ロック検出回路から出力された信号が前記ＰＬＬロック状態を示している場合、前記安定化電源回路に対して、消費電流を増加させるようにした。
【００１０】
また、前記制御回路は、ロック検出回路から出力された信号が前記ＰＬＬロック状態を示していない場合、前記安定化電源回路に対して、消費電流を低減させるようにしてもよい。
【００１１】
また、前記電圧制御発振器は、外部から入力された制御信号Ｓｃに応じて動作制御され、前記制御回路は、電圧制御発振器が該制御信号Ｓｃに基づいて前記ローパスフィルタから入力された制御電圧Ｖｃｎｔに関係なく出力信号を出力し又は発振を停止すると、前記安定化電源回路に対して、前記ＰＬＬロック状態の時よりも消費電流を低減させるようにしてもよい。
【００１２】
一方、前記安定化電源回路は、
前記制御回路から入力された信号Ｓａに応じて消費電流の調整を行う、所定のバンドギャップ基準電圧を生成して出力するバンドギャップリファレンス回路からなるバンドギャップ回路と、
該バンドギャップ回路の出力電圧を増幅して前記電圧制御発振器へ出力する増幅回路と、
を備えるようにした。
【００１３】
具体的には、前記バンドギャップ回路は、
前記バンドギャップリファレンス回路を構成する演算増幅器と、
前記制御回路から入力された信号Ｓａに応じて該演算増幅器に供給するバイアス電流の制御を行うバイアス回路と、
を備えるようにした。
【００１４】
また、前記バンドギャップ回路は、外部から入力された信号ＳａＥに応じて消費電流の調整を行うようにしてもよい。
【００１５】
この場合、前記バンドギャップ回路は、
前記バンドギャップリファレンス回路を構成する演算増幅器と、
前記制御回路から入力された信号Ｓａ及び外部から入力された信号ＳａＥに応じて該演算増幅器に供給するバイアス電流の制御を行うバイアス回路と、
を備えるようにした。
【００１６】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるＰＬＬ回路の例を示したブロック図である。
図１において、ＰＬＬ回路１は、分周回路２、位相比較回路３、ローパスフィルタ４、ＶＣＯ５、ロック検出回路６、制御回路７及び安定化電源回路８を備えている。
【００１７】
分周回路２はＰＬＬの逓倍設定を行うものであり、入力された所定の基準信号Ｓｒと、分周回路２で分周された帰還信号Ｓｆとの各位相を位相比較回路３で比較する。該位相比較回路３から出力された比較結果を示す信号ＰＤＯは、ローパスフィルタ４でリプルが除去された後、制御電圧ＶｃｎｔとしてＶＣＯ５に出力される。ＶＣＯ５は、入力された制御電圧Ｖｃｎｔに応じた周波数の出力信号Ｓｏを出力する。また、位相比較回路３は、比較結果を示した信号ＰＤＯをローパスフィルタ４に出力すると共に、図２で示すように、基準信号Ｓｒに対して帰還信号Ｓｆの位相の遅れ分のパルス幅を有するパルス信号である位相差信号Ｓｕｐ、及び基準信号Ｓｒに対して帰還信号Ｓｆの位相の進み分のパルス幅を有するパルス信号である位相差信号Ｓｄｏｗｎをロック検出回路６にそれぞれ出力する。
【００１８】
ロック検出回路６は、図３で示すように、ＮＡＮＤ回路１１、Ｎチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）１２、コンデンサ１３及び抵抗１４で構成されている。電源電圧Ｖｃｃと接地電圧との間に抵抗１４とコンデンサ１３が直列に接続され、コンデンサ１３と並列にＮＭＯＳトランジスタ１２が接続されている。ＮＡＮＤ回路１１において、各入力端には、位相比較回路３から位相差信号Ｓｕｐ，Ｓｄｏｗｎが対応して入力され、出力端は、ＮＭＯＳトランジスタ１２のゲートに接続されている。抵抗１４とコンデンサ１３との接続部は、ロック検出回路６の出力端をなしている。
【００１９】
図４は、図２の位相比較回路３及び図３のロック検出回路６における各信号の例を示したタイミングチャートであり、図４を参照しながら、ロック検出回路６の動作について説明する。
ロック検出回路６は、位相差信号Ｓｕｐ又はＳｄｏｗｎのパルスを検出すると、出力信号Ｓｌｏｃｋを短時間でロー（Ｌｏｗ）レベルにして制御回路７に出力する。
【００２０】
また、ロック検出回路６は、位相差信号Ｓｕｐ又はＳｄｏｗｎのパルスが検出されない場合は、出力信号Ｓｌｏｃｋを抵抗１４とコンデンサ１３の時定数に基づいてハイ（Ｈｉｇｈ）レベルにし制御回路７に出力する。基準信号Ｓｒと帰還信号Ｓｆとの位相差がなくなり、出力信号Ｓｏの周波数が安定した状態が続くＰＬＬロック状態になると、ロック検出回路６は、出力信号Ｓｌｏｃｋをハイレベルにし、制御回路７は、ロック検出回路６から入力された信号ＳｌｏｃｋからＰＬＬロック状態を検出する。
【００２１】
制御回路７は、ロック検出回路６からの信号Ｓｌｏｃｋのほかに、ＰＬＬ出力を制御する外部からの制御信号Ｓｃが入力される。制御信号Ｓｃは、位相比較回路３の出力信号ＰＤＯに関係なく、出力信号Ｓｏが自走周波数になるようにＶＣＯ５を制御する信号や、ＶＣＯ５が無発振状態になるようにＶＣＯ５を制御する信号である。制御回路７は、ＰＬＬロック状態とＰＬＬアンロック状態とで、安定化電源回路８に対する電流量制御信号Ｓａを切り替える。安定化電源回路８は、ＰＬＬのジッタを低減させるために、外部から入力された電源電圧から所定の定電圧Ｖｇを生成して出力し、該定電圧ＶｇをＶＣＯ５に電源として供給する。
【００２２】
ここで、安定化電源回路８は、制御回路７からの電流量制御信号Ｓａに応じて、消費電流を調整する機能を備えている。
図５は、安定化電源回路８の回路例を示した図である。
図５において、安定化電源回路８は、バンドギャップ基準電圧Ｖｂを生成して出力するバンドギャップリファレンス回路からなるバンドギャップ回路２１、演算増幅器２２及び抵抗２３，２４で構成されている。バンドギャップ回路２１は、電流量制御信号Ｓａが入力され、該入力された電流量制御信号Ｓａに応じて消費電流が制御される。バンドギャップ基準電圧Ｖｂは、演算増幅器２２の非反転入力端に出力され、演算増幅器２２の出力端と接地電圧との間には、抵抗２３及び２４の直列回路が接続され、抵抗２３及び２４の接続部は、演算増幅器２２の反転入力端に接続されている。
【００２３】
このような構成において、バンドギャップ回路２１は、バンドギャップ基準電圧Ｖｂを生成して出力し、該バンドギャップ基準電圧Ｖｂを演算増幅器２２及び抵抗２３，２４によって増幅して、定電圧ＶｇとしてＶＣＯ５に出力する。定電圧Ｖｇは、下記（１）式のようになる。
Ｖｇ＝（１＋Ｒ２３／Ｒ２４）・Ｖｂ………………（１）
なお、（１）式において、Ｒ２３は抵抗２３の抵抗値を示し、Ｒ２４は抵抗２４の抵抗値を示している。
【００２４】
図６は、図５におけるバンドギャップ回路２１の回路例を示した図である。
図６において、バンドギャップ回路２１は、演算増幅器３１、ｐｎｐトランジスタ３２，３３、抵抗３４〜３６及び電流量制御信号Ｓａに応じて演算増幅器３１にバイアスを供給するバイアス回路３７で構成されている。演算増幅器３１の出力端と接地電圧との間には、抵抗３４とｐｎｐトランジスタ３２の直列回路と、抵抗３５，３６とｐｎｐトランジスタ３３の直列回路が並列に接続されており、ｐｎｐトランジスタ３２及び３３の各ベースは接続され、該接続部はｐｎｐトランジスタ３２及び３３の各コレクタと共に接地電圧に接続されている。
【００２５】
更に、抵抗３４とｐｎｐトランジスタ３２のエミッタとの接続部、及び抵抗３５と抵抗３６との接続部はそれぞれ演算増幅器３１の対応する入力端に接続され、演算増幅器３１の出力端から定電圧Ｖｂが出力される。一方、演算増幅器３１には、バイアス回路３７からバイアス電流ｉｂが供給され、バイアス回路３７は、入力された電流量制御信号Ｓａに応じた電流値のバイアス電流ｉｂを出力する。
【００２６】
演算増幅器３１は、両入力端の電圧が等しくなるように帰還がかかり、ｐｎｐトランジスタ３２のエミッタ面積に対するｐｎｐトランジスタ３３のエミッタ面積の割合をＮ、抵抗３４に流れる電流をｉ１、抵抗３５、Ｒ３６に流れる電流をｉ２とすると、ｐｎｐトランジスタ３２と３３のベース・エミッタ間の電圧差ΔＶＢＥは、下記（２）式のようになる。なお、抵抗３４，３５，３６の抵抗値をＲ３４，Ｒ３５，Ｒ３６とする。
ΔＶＢＥ＝ＶＴ・ｌｎ（Ｎ・ｉ１／ｉ２）＝ＶＴ・ｌｎ（Ｎ・Ｒ３５／Ｒ３４）………………（２）
該（２）式で示した電圧差ΔＶＢＥが、抵抗３６の両端にかかる。なお、（２）式において、ｋをボルツマン定数、Ｔを絶対温度、ｑを電子の電荷とすると、ＶＴ＝ｋＴ／ｑと示される。
【００２７】
ｐｎｐトランジスタ３２のベース・エミッタ間電圧をＶＢＥ１、抵抗３４の両端にかかる電圧をＶ１、抵抗３５の両端にかかる電圧をＶ２とすると、抵抗３５及び３６に流れる電流は等しいことから、下記（３）式及び（４）式が得られる。
Ｖ２／Ｒ３５＝ΔＶＢＥ／Ｒ３６………………（３）
Ｖ２＝（Ｒ３５／Ｒ３６）・ＶＴ・ｌｎ（Ｎ・Ｒ３５／Ｒ３４）……（４）
【００２８】
バンドギャップ回路２１の出力電圧であるバンドギャップ基準電圧Ｖｂは下記（５）式のようになる。
Ｖｂ＝ＶＢＥ１＋Ｖ１＝ＶＢＥ１＋Ｖ２＝ＶＢＥ１＋（Ｒ３５／Ｒ３６）・ＶＴ・ｌｎ（Ｎ・Ｒ３５／Ｒ３４）………………（５）
ここで、Ｒ３４〜Ｒ３６及びＮを適切に選択することで、負の温度係数を有するベース・エミッタ間電圧ＶＢＥ１と、正の温度係数を有するＶＴの係数倍により、バンドギャップ回路２１の出力電圧の温度係数が相殺され、バンドギャップ回路２１からバンドギャップ基準電圧Ｖｂが得られる。
【００２９】
次に、演算増幅器３１にバイアス電流ｉｂを供給するバイアス回路３７は、電流量制御信号Ｓａによって該バイアス電流量を調整する機能を有する。
図７は、バイアス回路３７の回路例を示した図である。
図７において、バイアス回路３７は、Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）４１，４２、ＮＭＯＳトランジスタ４３及び抵抗４４，４５で構成されている。
【００３０】
ＰＭＯＳトランジスタ４１及び４２はカレントミラー回路を形成しており、ＰＭＯＳトランジスタ４１及び４２において、各ソースはそれぞれ電源電圧Ｖｃｃに接続され、各ゲートは接続されてＰＭＯＳトランジスタ４１のドレインに接続されている。ＰＭＯＳトランジスタ４１のドレインと接地電圧との間には、抵抗４４及び４５が直列に接続され、抵抗４４及び４５の接続部と接地電圧との間には、ＮＭＯＳトランジスタ４３が接続されている。ＮＭＯＳトランジスタ４３のゲートに電流量制御信号Ｓａが入力され、ＰＭＯＳトランジスタ４２のドレインからバイアス電流ｉｂが出力される。
【００３１】
抵抗４４及び４５と比較して、ＮＭＯＳトランジスタ４３のオン抵抗は非常に小さく無視できるものとし、ＰＭＯＳトランジスタ４１と４２が同一サイズであるものとする。このような状態で、ＰＭＯＳトランジスタ４１のゲート・ソース間電圧をＶｇｓとすると、電流量制御信号ＳａがハイレベルのときＮＭＯＳトランジスタ４３はオンし、このときのバイアス電流ｉｂは下記（６）式のようになる。なお、以下、抵抗４４の抵抗値をＲ４４とし、抵抗４５の抵抗値をＲ４５とする。
ｉｂ＝（Ｖｃｃ−Ｖｇｓ）／Ｒ４４………………（６）
【００３２】
また、電流量制御信号ＳａがローレベルのときＮＭＯＳトランジスタ４３はオフし、バイアス電流ｉｂは下記（７）式のようになり、電流量制御信号Ｓａがハイレベルのときと比較して電流量が小さくなる。
ｉｂ＝（Ｖｃｃ−Ｖｇｓ）／（Ｒ４４＋Ｒ４５）………………（７）
【００３３】
これらのことから、基準信号Ｓｒと帰還信号Ｓｆの位相差がなくなりＰＬＬ回路１の出力信号Ｓｏの周波数が安定したＰＬＬロック状態が続き、ロック検出回路６の出力信号Ｓｌｏｃｋがハイレベルになると、制御回路７から出力される電流量制御信号Ｓａはハイレベルになり、安定化電源回路８の消費電流は比較的大きくなることで安定化電源回路８のＰＳＲＲは高くなり、電源電圧Ｖｃｃの変動に対して影響を受けにくくすることができる。
【００３４】
また、ＰＬＬ回路１の出力信号Ｓｏの周波数が安定しないＰＬＬアンロック状態で、ロック検出回路６の出力信号Ｓｌｏｃｋがローレベルである場合、又はＰＬＬ回路１の出力信号Ｓｏが自走周波数になるように若しくはＰＬＬ回路１の出力信号Ｓｏが無発振状態になるようにＶＣＯ５を制御する制御信号Ｓｃが入力された場合は、ＰＬＬ回路１がＰＬＬロックしたときほど安定化電源回路８のＰＳＲＲを高くする必要がない。
【００３５】
このことから、制御回路７からの電流量制御信号Ｓａはローレベルとなり、安定化電源回路８内のバンドギャップ回路２１のバイアス電流ｉｂを小さくすることで、ＰＬＬ回路１の消費電力を低減させることができる。また、安定化電源回路８内におけるバンドギャップ回路２１の出力電圧Ｖｂを定電圧Ｖｇに増幅する演算増幅器２２は、ＰＬＬ回路１の出力状態によらず同一構成としているため、出力信号Ｓｏが入力される負荷（図示せず）の状態によって安定化電源回路８の駆動能力が変化することはない。
【００３６】
このように、本第１の実施の形態におけるＰＬＬ回路は、出力信号ＳｏがＰＬＬロック状態になったか否かをロック検出回路６の出力信号Ｓｌｏｃｋから制御回路７が判断し、制御回路７が、ＰＬＬロック状態であると判断するとＶＣＯ５に定電圧Ｖｇを供給している安定化電源回路８を構成するバンドギャップ回路２１で消費される電流を大きくして、安定化電源回路８のＰＳＲＲを高くし、ＰＬＬロック状態でないと判断するとＶＣＯ５に定電圧Ｖｇを供給している安定化電源回路８を構成するバンドギャップ回路２１で消費される電流を小さくして、安定化電源回路８のＰＳＲＲを低くするようにした。このことから、ジッタを低減させることができると共に、ＰＬＬの出力状態及び必要とされる特性に応じて該ジッタを低減させるために設けた安定化電源回路の消費電流を調整することができる。
【００３７】
第２の実施の形態．
前記第１の実施の形態では、安定化電源回路８は、制御回路７から入力された電流量制御信号Ｓａによって消費電流が制御されるようにしたが、外部からの入力される制御信号によっても安定化電源回路８の消費電流を制御することができるようにしてもよく、このようにしたものを本発明の第２の実施の形態とする。
図８は、本発明の第２の実施の形態におけるＰＬＬ回路の例を示したブロック図である。なお、図８では、図１と同じもの及び同様のものは同じ符号で示しており、ここではその説明を省略すると共に図１との相違点のみ説明する。
【００３８】
図８における図１との相違点は、図１の安定化電源回路８が、制御回路７からの電流量制御信号Ｓａと、外部から入力される電流量制御信号ＳａＥとによって消費電流が制御されるようにしたことにあり、これに伴って図１の安定化電源回路８を安定化電源回路８ａにし、図１のＰＬＬ回路１をＰＬＬ回路１ａにした。
図８において、ＰＬＬ回路１ａは、分周回路２、位相比較回路３、ローパスフィルタ４、ＶＣＯ５、ロック検出回路６、制御回路７及び安定化電源回路８ａを備えている。
【００３９】
制御回路７は、ＰＬＬロック状態とＰＬＬアンロック状態とで、安定化電源回路８ａに対する電流量制御信号Ｓａを切り替える。安定化電源回路８ａは、ＰＬＬのジッタを低減させるために、外部から入力された電源電圧から所定の定電圧Ｖｇを生成して出力し、該定電圧ＶｇをＶＣＯ５に電源として供給する。また、安定化電源回路８ａは、制御回路７からの電流量制御信号Ｓａ及び外部から入力される電流量制御信号ＳａＥに応じて、消費電流を調整する機能を備えている。
【００４０】
図９は、安定化電源回路８ａの回路例を示した図である。なお、図９では、図５と同じもの及び同様のものは同じ符号で示し、ここではその説明を省略すると共に、図５との相違点のみ説明する。
図９における図５との相違点は、図５のバンドギャップ回路２１が、電流量制御信号Ｓａ及びＳａＥに応じて消費電流が制御されることにあり、図５のバンドギャップ回路２１をバンドギャップ回路５１にしたことにある。
【００４１】
図９において、安定化電源回路８ａは、バンドギャップ基準電圧Ｖｂを生成して出力するバンドギャップ回路５１、演算増幅器２２及び抵抗２３，２４で構成されている。バンドギャップ回路５１は、制御回路７から電流量制御信号Ｓａ、及び外部から電流量制御信号ＳａＥがそれぞれ入力され、該入力された電流量制御信号Ｓａ及びＳａＥに応じて消費電流が制御される。電流量制御信号ＳａＥは、電流量制御信号Ｓａと同じ働きをし、電流量制御信号ＳａＥによって、必要とされるＰＬＬ出力の特性に応じてＰＬＬ回路ごとに選択的に安定化電源回路８ａの消費電流量を切り替えることができる。
【００４２】
図１０は、図９のバンドギャップ回路５１の回路例を示した図である。なお、図１０では、図６と同じものは同じ符号で示しており、ここではその説明を省略すると共に、図６との相違点のみ説明する。
図１０における図６との相違点は、図６のバイアス回路３７をバイアス回路５７とし、バイアス回路５７は、電流量制御信号Ｓａ及びＳａＥに応じて出力するバイアス電流ｉｂの電流値を変えるようにした以外は、図６と同じである。
【００４３】
図１１は、図１０のバイアス回路５７の回路例を示した図である。
図１１において、バイアス回路５７は、ＰＭＯＳトランジスタ６１，６２、ＮＭＯＳトランジスタ６３，６４及び抵抗６５〜６８で構成されている。ＰＭＯＳトランジスタ６１及び６２はカレントミラー回路を形成しており、ＰＭＯＳトランジスタ６１及び６２において、各ソースはそれぞれ電源電圧Ｖｃｃに接続され、各ゲートは接続されてＰＭＯＳトランジスタ６１のドレインに接続されている。
【００４４】
ＰＭＯＳトランジスタ６１のドレインと接地電圧との間には、抵抗６５及び６６の直列回路と抵抗６７及び６８の直列回路とが並列に接続されており、抵抗６５及び６６の接続部と接地電圧との間にはＮＭＯＳトランジスタ６３が、抵抗６７及び６８の接続部と接地電圧との間にはＮＭＯＳトランジスタ６４がそれぞれ接続されている。ＮＭＯＳトランジスタ６３のゲートに電流量制御信号ＳａＥが、ＮＭＯＳトランジスタ６４のゲートに電流量制御信号Ｓａがそれぞれ入力され、ＰＭＯＳトランジスタ６２のドレインからバイアス電流ｉｂが出力される。抵抗６５〜６８と比較して、ＮＭＯＳトランジスタ６３及び６４の各オン抵抗は非常に小さく無視できるものとし、ＰＭＯＳトランジスタ６１と６２は、同一サイズであるものとする。
【００４５】
ＰＭＯＳトランジスタ６１のゲート・ソース間電圧をＶｇｓとし、抵抗６５〜６８の各抵抗値をＲ６５〜Ｒ６８すると、バイアス回路５７から出力される電流ｉｂは、Ｒ６５又は（Ｒ６５＋Ｒ６６）と、Ｒ６７又は（Ｒ６７＋Ｒ６８）との合成抵抗、並びにＰＭＯＳトランジスタ６１のゲート・ソース間電圧Ｖｇｓによって決定される。電流量制御信号Ｓａによって選択される抵抗は、図１のＰＬＬ回路１における電流量制御信号Ｓａの場合と同様に、ロック検出回路６の出力信号ＳｌｏｃｋがハイレベルになるＰＬＬロック時はＲ６７となる。
【００４６】
また、電流量制御信号Ｓａによって選択される抵抗は、ＰＬＬ回路１がＰＬＬアンロック状態で、ロック検出回路６の出力信号Ｓｌｏｃｋがローレベルである場合、又はＰＬＬ回路１ａの出力信号Ｓｏが自走周波数になるように若しくはＰＬＬ回路１の出力信号Ｓｏが無発振状態になるようにＶＣＯ５を制御する制御信号Ｓｃが入力された場合、（Ｒ６７＋Ｒ６８）が選択される。
【００４７】
一方、電流量制御信号ＳａＥによって選択される抵抗は、電流量制御信号ＳａＥがハイレベルのときはＲ６５となり、電流量制御信号ＳａＥがローレベルのときは（Ｒ６５＋Ｒ６６）となる。
ここで、ＰＬＬロック時を比較すると、電流量制御信号ＳａＥがハイレベルのときは、ＰＭＯＳトランジスタ６１のゲートと接地電圧との間に、Ｒ６５とＲ６７が並列に接続された合成抵抗が接続され、電流量制御信号ＳａＥがローレベルのときは、（Ｒ６５＋Ｒ６６）とＲ６７が並列に接続された合成抵抗が接続される。このことから、バイアス電流ｉｂは、電流量制御信号ＳａＥがハイレベルのときの方が大きくなる。また、ＰＬＬアンロック時においても同様に、バイアス電流ｉｂは、電流量制御信号ＳａＥがハイレベルのときの方が大きくなる。
【００４８】
ＰＬＬ回路１ａに高精度なジッタ特性が要求される場合は、電流量制御信号ＳａＥをハイレベルに設定し、安定化電源回路８ａの消費電流は比較的大きくなることで安定化電源回路８ａのＰＳＲＲは高くなり、電源変動に強いＰＬＬ回路１ａを構成することができる。また、ＰＬＬ回路１ａにそれほど高いジッタ特性が要求されない場合は、高精度なジッタ特性のＰＬＬ回路と比較して安定化電源回路８ａのＰＳＲＲを高くする必要はないので、電流量制御信号ＳａＥをローレベルに設定し、安定化電源回路８ａのバンドギャップ回路５１のバイアス電流ｉｂが小さくなるように切り替えることでＰＬＬ回路１ａの消費電力を低減することができる。
【００４９】
このように、本第２の実施の形態におけるＰＬＬ回路は、必要とされるＰＬＬ回路１ａの出力信号特性に応じて、選択的に安定化電源回路８ａの消費電流量を切り替えることができるようにしたことから、前記第１の実施の形態と同様の効果を得ることができると共に、ＰＬＬロック、ＰＬＬアンロック（自走周波数、無発振状態を含む）の状態に応じて安定化電源回路８ａの消費電流量を更に調整することができるため、ジッタ特性に応じた最適な消費電流の設定が可能で、無駄な消費電流を低減することができる。
【００５０】
【発明の効果】
上記の説明から明らかなように、本発明のＰＬＬ回路によれば、ＰＬＬ出力の状態に応じて安定化電源回路の消費電流量を調整することができ、ＰＬＬ回路の消費電流の最適化を図ることができ、消費電流を低減させることができる。また、必要とされるＰＬＬ出力の特性に応じて、ＰＬＬ回路ごとに選択的に安定化電源回路の消費電流量を切り替えることができ、ＰＬＬ回路の消費電流の最適化を行うことができ、消費電流の低減を更に図ることができる。
【００５１】
また、ＰＬＬ回路に高精度なジッタ特性が要求される場合は、安定化電源回路の消費電流を大きくすることで安定化電源回路のＰＳＲＲを高くし、電源変動に影響されにくくすることができ、ＰＬＬ回路にそれほど高精度なジッタ特性が要求されない場合は、安定化電源回路の消費電流を小さくすることから、ＰＬＬ回路の消費電力を低減させることができる。
【００５２】
ＰＬＬロック時には安定化電源回路の消費電流を大きくすることによって、安定化電源回路のＰＳＲＲを高く保つことができ、ＰＬＬアンロック検出時、自走周波数出力時又は無発振時には安定化電源回路の消費電流を小さくするようにしたことから、ＰＬＬ回路の消費電力を低減することができる。
【００５３】
安定化電源回路をバンドギャップ回路と演算増幅器とで構成したことから、安定した電圧を電圧制御発振器に供給することができる。
【００５４】
バンドギャップ基準電圧を得るための演算増幅器のバイアス電流量を調整することによって、安定化電源回路の消費電流の最適化を行うことができる。また、バンドギャップ回路の出力電圧を電圧制御発振器の電源レベルに増幅する演算増幅器をＰＬＬ回路の出力状態によらず同一構成にすることにより、負荷の状態に応じて安定化電源回路の駆動能力が変化することを防止できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態におけるＰＬＬ回路の例を示したブロック図である。
【図２】図１の位相比較回路３の回路例を示した図である。
【図３】図１のロック検出回路６の回路例を示した図である。
【図４】図２の位相比較回路３及び図３のロック検出回路６における各信号の例を示したタイミングチャートである。
【図５】図１の安定化電源回路８の回路例を示した図である。
【図６】図５のバンドギャップ回路２１の回路例を示した図である。
【図７】図６のバイアス回路３７の回路例を示した図である。
【図８】本発明の第２の実施の形態におけるＰＬＬ回路の例を示したブロック図である。
【図９】図８の安定化電源回路８ａの回路例を示した図である。
【図１０】図９のバンドギャップ回路５１の回路例を示した図である。
【図１１】図１０のバイアス回路５７の回路例を示した図である。
【図１２】従来のＰＬＬ回路の構成例を示したブロック図である。
【図１３】従来のＰＬＬ回路の他の構成例を示したブロック図である。
【符号の説明】
１，１ａ ＰＬＬ回路
２ 分周回路
３ 位相比較回路
４ ローパスフィルタ
５ ＶＣＯ
６ ロック検出回路
７ 制御回路
８，８ａ 安定化電源回路
２１，５１ バンドギャップ回路
３７，５７ バイアス回路
Claims (8)
- 入力された制御電圧Ｖｃｎｔに応じた周波数の信号を生成して出力する電圧制御発振器と、
該電圧制御発振器の出力信号を所定の分周比で分周して出力する分周回路と、
外部から入力された所定の周波数の信号と該分周回路の出力信号との位相を比較し、該比較結果を示す信号と該位相差を示す信号を出力する位相比較回路と、
該位相比較回路から出力された比較結果を示す信号を積分して前記電圧制御発振器に制御電圧Ｖｃｎｔとして出力するローパスフィルタと、
入力された信号Ｓａに応じて消費電流が制御される、前記電圧制御発振器に所定の定電圧を電源として供給する安定化電源回路と、
前記位相比較回路から出力された位相差を示す信号から、前記電圧制御発振器から出力された信号が所望の周波数で一定になるＰＬＬロック状態の検出を行い、該検出結果を示す信号を出力するロック検出回路と、
該ロック検出回路から出力された信号に応じて、前記安定化電源回路の消費電流を制御する制御回路と、
を備えることを特徴とするＰＬＬ回路。 - 前記制御回路は、ロック検出回路から出力された信号が前記ＰＬＬロック状態を示している場合、前記安定化電源回路に対して、消費電流を増加させること特徴とする請求項１記載のＰＬＬ回路。
- 前記制御回路は、ロック検出回路から出力された信号が前記ＰＬＬロック状態を示していない場合、前記安定化電源回路に対して、消費電流を低減させること特徴とする請求項１又は２記載のＰＬＬ回路。
- 前記電圧制御発振器は、外部から入力された制御信号Ｓｃに応じて動作制御され、前記制御回路は、電圧制御発振器が該制御信号Ｓｃに基づいて前記ローパスフィルタから入力された制御電圧Ｖｃｎｔに関係なく出力信号を出力し又は発振を停止すると、前記安定化電源回路に対して、前記ＰＬＬロック状態の時よりも消費電流を低減させることを特徴とする請求項１、２又は３記載のＰＬＬ回路。
- 前記安定化電源回路は、
前記制御回路から入力された信号Ｓａに応じて消費電流の調整を行う、所定のバンドギャップ基準電圧を生成して出力するバンドギャップリファレンス回路からなるバンドギャップ回路と、
該バンドギャップ回路の出力電圧を増幅して前記電圧制御発振器へ出力する増幅回路と、
を備えることを特徴とする請求項１、２、３又は４記載のＰＬＬ回路。 - 前記バンドギャップ回路は、
前記バンドギャップリファレンス回路を構成する演算増幅器と、
前記制御回路から入力された信号Ｓａに応じて該演算増幅器に供給するバイアス電流の制御を行うバイアス回路と、
を備えることを特徴とする請求項５記載のＰＬＬ回路。 - 前記バンドギャップ回路は、外部から入力された信号ＳａＥに応じて消費電流の調整を行うことを特徴とする請求項５記載のＰＬＬ回路。
- 前記バンドギャップ回路は、
前記バンドギャップリファレンス回路を構成する演算増幅器と、
前記制御回路から入力された信号Ｓａ及び外部から入力された信号ＳａＥに応じて該演算増幅器に供給するバイアス電流の制御を行うバイアス回路と、
を備えることを特徴とする請求項７記載のＰＬＬ回路。
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| JP2002269835A JP2004112157A (ja) | 2002-09-17 | 2002-09-17 | Ｐｌｌ回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7358827B2 (en) | 2005-07-25 | 2008-04-15 | Samsung Electronics Co., Ltd. | Process-insensitive self-biasing phase locked loop circuit and self-biasing method thereof |
| JP2008219513A (ja) * | 2007-03-05 | 2008-09-18 | Toshiba Corp | Ｐｌｌ回路 |
| JPWO2015068235A1 (ja) * | 2013-11-07 | 2017-03-09 | 株式会社日立製作所 | 共振器、位相同期回路及び半導体集積回路装置 |
| US10921847B2 (en) | 2019-06-18 | 2021-02-16 | Samsung Electronics Co., Ltd. | Clock generator for adjusting jitter characteristics and operation power, semiconductor device including the clock generator, and operating method of the clock generator |
-
2002
- 2002-09-17 JP JP2002269835A patent/JP2004112157A/ja active Pending
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|---|---|---|---|---|
| US7358827B2 (en) | 2005-07-25 | 2008-04-15 | Samsung Electronics Co., Ltd. | Process-insensitive self-biasing phase locked loop circuit and self-biasing method thereof |
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| US7616075B2 (en) | 2007-03-05 | 2009-11-10 | Kabushiki Kaisha Toshiba | Phase locked loop circuit having regulator |
| JPWO2015068235A1 (ja) * | 2013-11-07 | 2017-03-09 | 株式会社日立製作所 | 共振器、位相同期回路及び半導体集積回路装置 |
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