JP2004112157A - Pll回路 - Google Patents
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Abstract
【課題】PLLの出力状態及び必要とされる特性に応じて、ジッタを低減させるための安定化電源回路の消費電流を調整することができるPLL回路を得る。
【解決手段】出力信号SoがPLLロック状態になったか否かをロック検出回路6の出力信号Slockから制御回路7が判断し、制御回路7が、PLLロック状態であると判断するとVCO5に定電圧Vgを供給している安定化電源回路8を構成するバンドギャップ回路21で消費される電流を大きくして、安定化電源回路8のPSRRを高くし、PLLロック状態でないと判断するとVCO5に定電圧Vgを供給している安定化電源回路8を構成するバンドギャップ回路21で消費される電流を小さくして、安定化電源回路8のPSRRを低くするようにした。
【選択図】 図1
【解決手段】出力信号SoがPLLロック状態になったか否かをロック検出回路6の出力信号Slockから制御回路7が判断し、制御回路7が、PLLロック状態であると判断するとVCO5に定電圧Vgを供給している安定化電源回路8を構成するバンドギャップ回路21で消費される電流を大きくして、安定化電源回路8のPSRRを高くし、PLLロック状態でないと判断するとVCO5に定電圧Vgを供給している安定化電源回路8を構成するバンドギャップ回路21で消費される電流を小さくして、安定化電源回路8のPSRRを低くするようにした。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、PLLの出力状態に応じて、電圧制御発振器に電源供給する安定化電源回路の消費電流量を調整することができるPLL回路に関する。
【0002】
【従来の技術】
図12は従来のPLL回路の構成例を示したブロック図である。
図12のPLL回路100において、分周回路101はPLLの逓倍設定を行うものであり、基準入力信号Srと、分周回路101で出力信号Soを分周して得られた帰還信号Sfとの各位相を位相比較器102で比較する。該比較結果を示す信号は、ローパスフィルタ103でリプルが除去された後、電圧制御発振器(以下、VCOと呼ぶ)104に制御電圧Vcntとして出力される。VCO104は、入力された制御電圧Vcntに応じた周波数の出力信号Soを出力する。
【0003】
しかし、図12のPLL回路100では、VCO104に供給される外部電源の電圧変動が原因でジッタが増大するという問題があった。該ジッタを低減させるため、図13で示すように、外部電源をもとに所定の内部電圧を発生させ、該内部電圧をVCO104の電源として供給する安定化電源回路111を備えたPLL回路110があった。
【0004】
また、従来のPLL回路として、PLLの安定発振検出手段と、該安定発振検出手段の出力に基づきPLLに印加する電圧を決定する電圧決定手段と、DC/DCコンバータとを備え、PLLの発振開始期間では発振開始電圧を、PLLを含むCPUに供給し、PLLの発振安定期間では発振開始期間より低い電圧に変更して供給することで、PLLの動作時の消費電力を低減することができるものがあった(例えば、特許文献1参照。)。また、従来のPLL回路として、VCOに供給する安定化電源を2個備え、VCOに入力される電圧が低いときは一方の電源がVCOに電力を供給し、VCOに入力される電圧が高いときは双方の電源で供給するようにすることで、電源回路の消費電流を減少させることができ、VCOに入力される電圧が高いか低いかの判定は外部から入力する基準電圧と比較することで行うものもあった(例えば、特許文献2参照。)。
【0005】
【特許文献1】
特開2000−36740号公報
【特許文献2】
特開2001−159921号公報
【0006】
【発明が解決しようとする課題】
しかしながら、図13のPLL回路110では、安定化電源回路111のPSRR(リップル除去率)を向上させるために安定化電源回路111の消費電流が大きくなるという問題があった。
【0007】
本発明は、上記のような問題を解決するためになされたものであり、ジッタを低減させるための安定化電源回路を備え、PLLの出力状態及び必要とされる特性に応じて該安定化電源回路の消費電流を調整することができるPLL回路を得ることを目的とする。
【0008】
【課題を解決するための手段】
この発明に係るPLL回路は、
入力された制御電圧Vcntに応じた周波数の信号を生成して出力する電圧制御発振器と、
該電圧制御発振器の出力信号を所定の分周比で分周して出力する分周回路と、
外部から入力された所定の周波数の信号と該分周回路の出力信号との位相を比較し、該比較結果を示す信号と該位相差を示す信号を出力する位相比較回路と、
該位相比較回路から出力された比較結果を示す信号を積分して前記電圧制御発振器に制御電圧Vcntとして出力するローパスフィルタと、
入力された信号Saに応じて消費電流が制御される、前記電圧制御発振器に所定の定電圧を電源として供給する安定化電源回路と、
前記位相比較回路から出力された位相差を示す信号から、前記電圧制御発振器から出力された信号が所望の周波数で一定になるPLLロック状態の検出を行い、該検出結果を示す信号を出力するロック検出回路と、
該ロック検出回路から出力された信号に応じて、前記安定化電源回路の消費電流を制御する制御回路と、
を備えるものである。
【0009】
具体的には、前記制御回路は、ロック検出回路から出力された信号が前記PLLロック状態を示している場合、前記安定化電源回路に対して、消費電流を増加させるようにした。
【0010】
また、前記制御回路は、ロック検出回路から出力された信号が前記PLLロック状態を示していない場合、前記安定化電源回路に対して、消費電流を低減させるようにしてもよい。
【0011】
また、前記電圧制御発振器は、外部から入力された制御信号Scに応じて動作制御され、前記制御回路は、電圧制御発振器が該制御信号Scに基づいて前記ローパスフィルタから入力された制御電圧Vcntに関係なく出力信号を出力し又は発振を停止すると、前記安定化電源回路に対して、前記PLLロック状態の時よりも消費電流を低減させるようにしてもよい。
【0012】
一方、前記安定化電源回路は、
前記制御回路から入力された信号Saに応じて消費電流の調整を行う、所定のバンドギャップ基準電圧を生成して出力するバンドギャップリファレンス回路からなるバンドギャップ回路と、
該バンドギャップ回路の出力電圧を増幅して前記電圧制御発振器へ出力する増幅回路と、
を備えるようにした。
【0013】
具体的には、前記バンドギャップ回路は、
前記バンドギャップリファレンス回路を構成する演算増幅器と、
前記制御回路から入力された信号Saに応じて該演算増幅器に供給するバイアス電流の制御を行うバイアス回路と、
を備えるようにした。
【0014】
また、前記バンドギャップ回路は、外部から入力された信号SaEに応じて消費電流の調整を行うようにしてもよい。
【0015】
この場合、前記バンドギャップ回路は、
前記バンドギャップリファレンス回路を構成する演算増幅器と、
前記制御回路から入力された信号Sa及び外部から入力された信号SaEに応じて該演算増幅器に供給するバイアス電流の制御を行うバイアス回路と、
を備えるようにした。
【0016】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第1の実施の形態.
図1は、本発明の第1の実施の形態におけるPLL回路の例を示したブロック図である。
図1において、PLL回路1は、分周回路2、位相比較回路3、ローパスフィルタ4、VCO5、ロック検出回路6、制御回路7及び安定化電源回路8を備えている。
【0017】
分周回路2はPLLの逓倍設定を行うものであり、入力された所定の基準信号Srと、分周回路2で分周された帰還信号Sfとの各位相を位相比較回路3で比較する。該位相比較回路3から出力された比較結果を示す信号PDOは、ローパスフィルタ4でリプルが除去された後、制御電圧VcntとしてVCO5に出力される。VCO5は、入力された制御電圧Vcntに応じた周波数の出力信号Soを出力する。また、位相比較回路3は、比較結果を示した信号PDOをローパスフィルタ4に出力すると共に、図2で示すように、基準信号Srに対して帰還信号Sfの位相の遅れ分のパルス幅を有するパルス信号である位相差信号Sup、及び基準信号Srに対して帰還信号Sfの位相の進み分のパルス幅を有するパルス信号である位相差信号Sdownをロック検出回路6にそれぞれ出力する。
【0018】
ロック検出回路6は、図3で示すように、NAND回路11、Nチャネル型MOSトランジスタ(以下、NMOSトランジスタと呼ぶ)12、コンデンサ13及び抵抗14で構成されている。電源電圧Vccと接地電圧との間に抵抗14とコンデンサ13が直列に接続され、コンデンサ13と並列にNMOSトランジスタ12が接続されている。NAND回路11において、各入力端には、位相比較回路3から位相差信号Sup,Sdownが対応して入力され、出力端は、NMOSトランジスタ12のゲートに接続されている。抵抗14とコンデンサ13との接続部は、ロック検出回路6の出力端をなしている。
【0019】
図4は、図2の位相比較回路3及び図3のロック検出回路6における各信号の例を示したタイミングチャートであり、図4を参照しながら、ロック検出回路6の動作について説明する。
ロック検出回路6は、位相差信号Sup又はSdownのパルスを検出すると、出力信号Slockを短時間でロー(Low)レベルにして制御回路7に出力する。
【0020】
また、ロック検出回路6は、位相差信号Sup又はSdownのパルスが検出されない場合は、出力信号Slockを抵抗14とコンデンサ13の時定数に基づいてハイ(High)レベルにし制御回路7に出力する。基準信号Srと帰還信号Sfとの位相差がなくなり、出力信号Soの周波数が安定した状態が続くPLLロック状態になると、ロック検出回路6は、出力信号Slockをハイレベルにし、制御回路7は、ロック検出回路6から入力された信号SlockからPLLロック状態を検出する。
【0021】
制御回路7は、ロック検出回路6からの信号Slockのほかに、PLL出力を制御する外部からの制御信号Scが入力される。制御信号Scは、位相比較回路3の出力信号PDOに関係なく、出力信号Soが自走周波数になるようにVCO5を制御する信号や、VCO5が無発振状態になるようにVCO5を制御する信号である。制御回路7は、PLLロック状態とPLLアンロック状態とで、安定化電源回路8に対する電流量制御信号Saを切り替える。安定化電源回路8は、PLLのジッタを低減させるために、外部から入力された電源電圧から所定の定電圧Vgを生成して出力し、該定電圧VgをVCO5に電源として供給する。
【0022】
ここで、安定化電源回路8は、制御回路7からの電流量制御信号Saに応じて、消費電流を調整する機能を備えている。
図5は、安定化電源回路8の回路例を示した図である。
図5において、安定化電源回路8は、バンドギャップ基準電圧Vbを生成して出力するバンドギャップリファレンス回路からなるバンドギャップ回路21、演算増幅器22及び抵抗23,24で構成されている。バンドギャップ回路21は、電流量制御信号Saが入力され、該入力された電流量制御信号Saに応じて消費電流が制御される。バンドギャップ基準電圧Vbは、演算増幅器22の非反転入力端に出力され、演算増幅器22の出力端と接地電圧との間には、抵抗23及び24の直列回路が接続され、抵抗23及び24の接続部は、演算増幅器22の反転入力端に接続されている。
【0023】
このような構成において、バンドギャップ回路21は、バンドギャップ基準電圧Vbを生成して出力し、該バンドギャップ基準電圧Vbを演算増幅器22及び抵抗23,24によって増幅して、定電圧VgとしてVCO5に出力する。定電圧Vgは、下記(1)式のようになる。
Vg=(1+R23/R24)・Vb………………(1)
なお、(1)式において、R23は抵抗23の抵抗値を示し、R24は抵抗24の抵抗値を示している。
【0024】
図6は、図5におけるバンドギャップ回路21の回路例を示した図である。
図6において、バンドギャップ回路21は、演算増幅器31、pnpトランジスタ32,33、抵抗34〜36及び電流量制御信号Saに応じて演算増幅器31にバイアスを供給するバイアス回路37で構成されている。演算増幅器31の出力端と接地電圧との間には、抵抗34とpnpトランジスタ32の直列回路と、抵抗35,36とpnpトランジスタ33の直列回路が並列に接続されており、pnpトランジスタ32及び33の各ベースは接続され、該接続部はpnpトランジスタ32及び33の各コレクタと共に接地電圧に接続されている。
【0025】
更に、抵抗34とpnpトランジスタ32のエミッタとの接続部、及び抵抗35と抵抗36との接続部はそれぞれ演算増幅器31の対応する入力端に接続され、演算増幅器31の出力端から定電圧Vbが出力される。一方、演算増幅器31には、バイアス回路37からバイアス電流ibが供給され、バイアス回路37は、入力された電流量制御信号Saに応じた電流値のバイアス電流ibを出力する。
【0026】
演算増幅器31は、両入力端の電圧が等しくなるように帰還がかかり、pnpトランジスタ32のエミッタ面積に対するpnpトランジスタ33のエミッタ面積の割合をN、抵抗34に流れる電流をi1、抵抗35、R36に流れる電流をi2とすると、pnpトランジスタ32と33のベース・エミッタ間の電圧差ΔVBEは、下記(2)式のようになる。なお、抵抗34,35,36の抵抗値をR34,R35,R36とする。
ΔVBE=VT・ln(N・i1/i2)=VT・ln(N・R35/R34)………………(2)
該(2)式で示した電圧差ΔVBEが、抵抗36の両端にかかる。なお、(2)式において、kをボルツマン定数、Tを絶対温度、qを電子の電荷とすると、VT=kT/qと示される。
【0027】
pnpトランジスタ32のベース・エミッタ間電圧をVBE1、抵抗34の両端にかかる電圧をV1、抵抗35の両端にかかる電圧をV2とすると、抵抗35及び36に流れる電流は等しいことから、下記(3)式及び(4)式が得られる。
V2/R35=ΔVBE/R36………………(3)
V2=(R35/R36)・VT・ln(N・R35/R34)……(4)
【0028】
バンドギャップ回路21の出力電圧であるバンドギャップ基準電圧Vbは下記(5)式のようになる。
Vb=VBE1+V1=VBE1+V2=VBE1+(R35/R36)・VT・ln(N・R35/R34)………………(5)
ここで、R34〜R36及びNを適切に選択することで、負の温度係数を有するベース・エミッタ間電圧VBE1と、正の温度係数を有するVTの係数倍により、バンドギャップ回路21の出力電圧の温度係数が相殺され、バンドギャップ回路21からバンドギャップ基準電圧Vbが得られる。
【0029】
次に、演算増幅器31にバイアス電流ibを供給するバイアス回路37は、電流量制御信号Saによって該バイアス電流量を調整する機能を有する。
図7は、バイアス回路37の回路例を示した図である。
図7において、バイアス回路37は、Pチャネル型MOSトランジスタ(以下、PMOSトランジスタと呼ぶ)41,42、NMOSトランジスタ43及び抵抗44,45で構成されている。
【0030】
PMOSトランジスタ41及び42はカレントミラー回路を形成しており、PMOSトランジスタ41及び42において、各ソースはそれぞれ電源電圧Vccに接続され、各ゲートは接続されてPMOSトランジスタ41のドレインに接続されている。PMOSトランジスタ41のドレインと接地電圧との間には、抵抗44及び45が直列に接続され、抵抗44及び45の接続部と接地電圧との間には、NMOSトランジスタ43が接続されている。NMOSトランジスタ43のゲートに電流量制御信号Saが入力され、PMOSトランジスタ42のドレインからバイアス電流ibが出力される。
【0031】
抵抗44及び45と比較して、NMOSトランジスタ43のオン抵抗は非常に小さく無視できるものとし、PMOSトランジスタ41と42が同一サイズであるものとする。このような状態で、PMOSトランジスタ41のゲート・ソース間電圧をVgsとすると、電流量制御信号SaがハイレベルのときNMOSトランジスタ43はオンし、このときのバイアス電流ibは下記(6)式のようになる。なお、以下、抵抗44の抵抗値をR44とし、抵抗45の抵抗値をR45とする。
ib=(Vcc−Vgs)/R44………………(6)
【0032】
また、電流量制御信号SaがローレベルのときNMOSトランジスタ43はオフし、バイアス電流ibは下記(7)式のようになり、電流量制御信号Saがハイレベルのときと比較して電流量が小さくなる。
ib=(Vcc−Vgs)/(R44+R45)………………(7)
【0033】
これらのことから、基準信号Srと帰還信号Sfの位相差がなくなりPLL回路1の出力信号Soの周波数が安定したPLLロック状態が続き、ロック検出回路6の出力信号Slockがハイレベルになると、制御回路7から出力される電流量制御信号Saはハイレベルになり、安定化電源回路8の消費電流は比較的大きくなることで安定化電源回路8のPSRRは高くなり、電源電圧Vccの変動に対して影響を受けにくくすることができる。
【0034】
また、PLL回路1の出力信号Soの周波数が安定しないPLLアンロック状態で、ロック検出回路6の出力信号Slockがローレベルである場合、又はPLL回路1の出力信号Soが自走周波数になるように若しくはPLL回路1の出力信号Soが無発振状態になるようにVCO5を制御する制御信号Scが入力された場合は、PLL回路1がPLLロックしたときほど安定化電源回路8のPSRRを高くする必要がない。
【0035】
このことから、制御回路7からの電流量制御信号Saはローレベルとなり、安定化電源回路8内のバンドギャップ回路21のバイアス電流ibを小さくすることで、PLL回路1の消費電力を低減させることができる。また、安定化電源回路8内におけるバンドギャップ回路21の出力電圧Vbを定電圧Vgに増幅する演算増幅器22は、PLL回路1の出力状態によらず同一構成としているため、出力信号Soが入力される負荷(図示せず)の状態によって安定化電源回路8の駆動能力が変化することはない。
【0036】
このように、本第1の実施の形態におけるPLL回路は、出力信号SoがPLLロック状態になったか否かをロック検出回路6の出力信号Slockから制御回路7が判断し、制御回路7が、PLLロック状態であると判断するとVCO5に定電圧Vgを供給している安定化電源回路8を構成するバンドギャップ回路21で消費される電流を大きくして、安定化電源回路8のPSRRを高くし、PLLロック状態でないと判断するとVCO5に定電圧Vgを供給している安定化電源回路8を構成するバンドギャップ回路21で消費される電流を小さくして、安定化電源回路8のPSRRを低くするようにした。このことから、ジッタを低減させることができると共に、PLLの出力状態及び必要とされる特性に応じて該ジッタを低減させるために設けた安定化電源回路の消費電流を調整することができる。
【0037】
第2の実施の形態.
前記第1の実施の形態では、安定化電源回路8は、制御回路7から入力された電流量制御信号Saによって消費電流が制御されるようにしたが、外部からの入力される制御信号によっても安定化電源回路8の消費電流を制御することができるようにしてもよく、このようにしたものを本発明の第2の実施の形態とする。
図8は、本発明の第2の実施の形態におけるPLL回路の例を示したブロック図である。なお、図8では、図1と同じもの及び同様のものは同じ符号で示しており、ここではその説明を省略すると共に図1との相違点のみ説明する。
【0038】
図8における図1との相違点は、図1の安定化電源回路8が、制御回路7からの電流量制御信号Saと、外部から入力される電流量制御信号SaEとによって消費電流が制御されるようにしたことにあり、これに伴って図1の安定化電源回路8を安定化電源回路8aにし、図1のPLL回路1をPLL回路1aにした。
図8において、PLL回路1aは、分周回路2、位相比較回路3、ローパスフィルタ4、VCO5、ロック検出回路6、制御回路7及び安定化電源回路8aを備えている。
【0039】
制御回路7は、PLLロック状態とPLLアンロック状態とで、安定化電源回路8aに対する電流量制御信号Saを切り替える。安定化電源回路8aは、PLLのジッタを低減させるために、外部から入力された電源電圧から所定の定電圧Vgを生成して出力し、該定電圧VgをVCO5に電源として供給する。また、安定化電源回路8aは、制御回路7からの電流量制御信号Sa及び外部から入力される電流量制御信号SaEに応じて、消費電流を調整する機能を備えている。
【0040】
図9は、安定化電源回路8aの回路例を示した図である。なお、図9では、図5と同じもの及び同様のものは同じ符号で示し、ここではその説明を省略すると共に、図5との相違点のみ説明する。
図9における図5との相違点は、図5のバンドギャップ回路21が、電流量制御信号Sa及びSaEに応じて消費電流が制御されることにあり、図5のバンドギャップ回路21をバンドギャップ回路51にしたことにある。
【0041】
図9において、安定化電源回路8aは、バンドギャップ基準電圧Vbを生成して出力するバンドギャップ回路51、演算増幅器22及び抵抗23,24で構成されている。バンドギャップ回路51は、制御回路7から電流量制御信号Sa、及び外部から電流量制御信号SaEがそれぞれ入力され、該入力された電流量制御信号Sa及びSaEに応じて消費電流が制御される。電流量制御信号SaEは、電流量制御信号Saと同じ働きをし、電流量制御信号SaEによって、必要とされるPLL出力の特性に応じてPLL回路ごとに選択的に安定化電源回路8aの消費電流量を切り替えることができる。
【0042】
図10は、図9のバンドギャップ回路51の回路例を示した図である。なお、図10では、図6と同じものは同じ符号で示しており、ここではその説明を省略すると共に、図6との相違点のみ説明する。
図10における図6との相違点は、図6のバイアス回路37をバイアス回路57とし、バイアス回路57は、電流量制御信号Sa及びSaEに応じて出力するバイアス電流ibの電流値を変えるようにした以外は、図6と同じである。
【0043】
図11は、図10のバイアス回路57の回路例を示した図である。
図11において、バイアス回路57は、PMOSトランジスタ61,62、NMOSトランジスタ63,64及び抵抗65〜68で構成されている。PMOSトランジスタ61及び62はカレントミラー回路を形成しており、PMOSトランジスタ61及び62において、各ソースはそれぞれ電源電圧Vccに接続され、各ゲートは接続されてPMOSトランジスタ61のドレインに接続されている。
【0044】
PMOSトランジスタ61のドレインと接地電圧との間には、抵抗65及び66の直列回路と抵抗67及び68の直列回路とが並列に接続されており、抵抗65及び66の接続部と接地電圧との間にはNMOSトランジスタ63が、抵抗67及び68の接続部と接地電圧との間にはNMOSトランジスタ64がそれぞれ接続されている。NMOSトランジスタ63のゲートに電流量制御信号SaEが、NMOSトランジスタ64のゲートに電流量制御信号Saがそれぞれ入力され、PMOSトランジスタ62のドレインからバイアス電流ibが出力される。抵抗65〜68と比較して、NMOSトランジスタ63及び64の各オン抵抗は非常に小さく無視できるものとし、PMOSトランジスタ61と62は、同一サイズであるものとする。
【0045】
PMOSトランジスタ61のゲート・ソース間電圧をVgsとし、抵抗65〜68の各抵抗値をR65〜R68すると、バイアス回路57から出力される電流ibは、R65又は(R65+R66)と、R67又は(R67+R68)との合成抵抗、並びにPMOSトランジスタ61のゲート・ソース間電圧Vgsによって決定される。電流量制御信号Saによって選択される抵抗は、図1のPLL回路1における電流量制御信号Saの場合と同様に、ロック検出回路6の出力信号SlockがハイレベルになるPLLロック時はR67となる。
【0046】
また、電流量制御信号Saによって選択される抵抗は、PLL回路1がPLLアンロック状態で、ロック検出回路6の出力信号Slockがローレベルである場合、又はPLL回路1aの出力信号Soが自走周波数になるように若しくはPLL回路1の出力信号Soが無発振状態になるようにVCO5を制御する制御信号Scが入力された場合、(R67+R68)が選択される。
【0047】
一方、電流量制御信号SaEによって選択される抵抗は、電流量制御信号SaEがハイレベルのときはR65となり、電流量制御信号SaEがローレベルのときは(R65+R66)となる。
ここで、PLLロック時を比較すると、電流量制御信号SaEがハイレベルのときは、PMOSトランジスタ61のゲートと接地電圧との間に、R65とR67が並列に接続された合成抵抗が接続され、電流量制御信号SaEがローレベルのときは、(R65+R66)とR67が並列に接続された合成抵抗が接続される。このことから、バイアス電流ibは、電流量制御信号SaEがハイレベルのときの方が大きくなる。また、PLLアンロック時においても同様に、バイアス電流ibは、電流量制御信号SaEがハイレベルのときの方が大きくなる。
【0048】
PLL回路1aに高精度なジッタ特性が要求される場合は、電流量制御信号SaEをハイレベルに設定し、安定化電源回路8aの消費電流は比較的大きくなることで安定化電源回路8aのPSRRは高くなり、電源変動に強いPLL回路1aを構成することができる。また、PLL回路1aにそれほど高いジッタ特性が要求されない場合は、高精度なジッタ特性のPLL回路と比較して安定化電源回路8aのPSRRを高くする必要はないので、電流量制御信号SaEをローレベルに設定し、安定化電源回路8aのバンドギャップ回路51のバイアス電流ibが小さくなるように切り替えることでPLL回路1aの消費電力を低減することができる。
【0049】
このように、本第2の実施の形態におけるPLL回路は、必要とされるPLL回路1aの出力信号特性に応じて、選択的に安定化電源回路8aの消費電流量を切り替えることができるようにしたことから、前記第1の実施の形態と同様の効果を得ることができると共に、PLLロック、PLLアンロック(自走周波数、無発振状態を含む)の状態に応じて安定化電源回路8aの消費電流量を更に調整することができるため、ジッタ特性に応じた最適な消費電流の設定が可能で、無駄な消費電流を低減することができる。
【0050】
【発明の効果】
上記の説明から明らかなように、本発明のPLL回路によれば、PLL出力の状態に応じて安定化電源回路の消費電流量を調整することができ、PLL回路の消費電流の最適化を図ることができ、消費電流を低減させることができる。また、必要とされるPLL出力の特性に応じて、PLL回路ごとに選択的に安定化電源回路の消費電流量を切り替えることができ、PLL回路の消費電流の最適化を行うことができ、消費電流の低減を更に図ることができる。
【0051】
また、PLL回路に高精度なジッタ特性が要求される場合は、安定化電源回路の消費電流を大きくすることで安定化電源回路のPSRRを高くし、電源変動に影響されにくくすることができ、PLL回路にそれほど高精度なジッタ特性が要求されない場合は、安定化電源回路の消費電流を小さくすることから、PLL回路の消費電力を低減させることができる。
【0052】
PLLロック時には安定化電源回路の消費電流を大きくすることによって、安定化電源回路のPSRRを高く保つことができ、PLLアンロック検出時、自走周波数出力時又は無発振時には安定化電源回路の消費電流を小さくするようにしたことから、PLL回路の消費電力を低減することができる。
【0053】
安定化電源回路をバンドギャップ回路と演算増幅器とで構成したことから、安定した電圧を電圧制御発振器に供給することができる。
【0054】
バンドギャップ基準電圧を得るための演算増幅器のバイアス電流量を調整することによって、安定化電源回路の消費電流の最適化を行うことができる。また、バンドギャップ回路の出力電圧を電圧制御発振器の電源レベルに増幅する演算増幅器をPLL回路の出力状態によらず同一構成にすることにより、負荷の状態に応じて安定化電源回路の駆動能力が変化することを防止できる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態におけるPLL回路の例を示したブロック図である。
【図2】図1の位相比較回路3の回路例を示した図である。
【図3】図1のロック検出回路6の回路例を示した図である。
【図4】図2の位相比較回路3及び図3のロック検出回路6における各信号の例を示したタイミングチャートである。
【図5】図1の安定化電源回路8の回路例を示した図である。
【図6】図5のバンドギャップ回路21の回路例を示した図である。
【図7】図6のバイアス回路37の回路例を示した図である。
【図8】本発明の第2の実施の形態におけるPLL回路の例を示したブロック図である。
【図9】図8の安定化電源回路8aの回路例を示した図である。
【図10】図9のバンドギャップ回路51の回路例を示した図である。
【図11】図10のバイアス回路57の回路例を示した図である。
【図12】従来のPLL回路の構成例を示したブロック図である。
【図13】従来のPLL回路の他の構成例を示したブロック図である。
【符号の説明】
1,1a PLL回路
2 分周回路
3 位相比較回路
4 ローパスフィルタ
5 VCO
6 ロック検出回路
7 制御回路
8,8a 安定化電源回路
21,51 バンドギャップ回路
37,57 バイアス回路
【発明の属する技術分野】
本発明は、PLLの出力状態に応じて、電圧制御発振器に電源供給する安定化電源回路の消費電流量を調整することができるPLL回路に関する。
【0002】
【従来の技術】
図12は従来のPLL回路の構成例を示したブロック図である。
図12のPLL回路100において、分周回路101はPLLの逓倍設定を行うものであり、基準入力信号Srと、分周回路101で出力信号Soを分周して得られた帰還信号Sfとの各位相を位相比較器102で比較する。該比較結果を示す信号は、ローパスフィルタ103でリプルが除去された後、電圧制御発振器(以下、VCOと呼ぶ)104に制御電圧Vcntとして出力される。VCO104は、入力された制御電圧Vcntに応じた周波数の出力信号Soを出力する。
【0003】
しかし、図12のPLL回路100では、VCO104に供給される外部電源の電圧変動が原因でジッタが増大するという問題があった。該ジッタを低減させるため、図13で示すように、外部電源をもとに所定の内部電圧を発生させ、該内部電圧をVCO104の電源として供給する安定化電源回路111を備えたPLL回路110があった。
【0004】
また、従来のPLL回路として、PLLの安定発振検出手段と、該安定発振検出手段の出力に基づきPLLに印加する電圧を決定する電圧決定手段と、DC/DCコンバータとを備え、PLLの発振開始期間では発振開始電圧を、PLLを含むCPUに供給し、PLLの発振安定期間では発振開始期間より低い電圧に変更して供給することで、PLLの動作時の消費電力を低減することができるものがあった(例えば、特許文献1参照。)。また、従来のPLL回路として、VCOに供給する安定化電源を2個備え、VCOに入力される電圧が低いときは一方の電源がVCOに電力を供給し、VCOに入力される電圧が高いときは双方の電源で供給するようにすることで、電源回路の消費電流を減少させることができ、VCOに入力される電圧が高いか低いかの判定は外部から入力する基準電圧と比較することで行うものもあった(例えば、特許文献2参照。)。
【0005】
【特許文献1】
特開2000−36740号公報
【特許文献2】
特開2001−159921号公報
【0006】
【発明が解決しようとする課題】
しかしながら、図13のPLL回路110では、安定化電源回路111のPSRR(リップル除去率)を向上させるために安定化電源回路111の消費電流が大きくなるという問題があった。
【0007】
本発明は、上記のような問題を解決するためになされたものであり、ジッタを低減させるための安定化電源回路を備え、PLLの出力状態及び必要とされる特性に応じて該安定化電源回路の消費電流を調整することができるPLL回路を得ることを目的とする。
【0008】
【課題を解決するための手段】
この発明に係るPLL回路は、
入力された制御電圧Vcntに応じた周波数の信号を生成して出力する電圧制御発振器と、
該電圧制御発振器の出力信号を所定の分周比で分周して出力する分周回路と、
外部から入力された所定の周波数の信号と該分周回路の出力信号との位相を比較し、該比較結果を示す信号と該位相差を示す信号を出力する位相比較回路と、
該位相比較回路から出力された比較結果を示す信号を積分して前記電圧制御発振器に制御電圧Vcntとして出力するローパスフィルタと、
入力された信号Saに応じて消費電流が制御される、前記電圧制御発振器に所定の定電圧を電源として供給する安定化電源回路と、
前記位相比較回路から出力された位相差を示す信号から、前記電圧制御発振器から出力された信号が所望の周波数で一定になるPLLロック状態の検出を行い、該検出結果を示す信号を出力するロック検出回路と、
該ロック検出回路から出力された信号に応じて、前記安定化電源回路の消費電流を制御する制御回路と、
を備えるものである。
【0009】
具体的には、前記制御回路は、ロック検出回路から出力された信号が前記PLLロック状態を示している場合、前記安定化電源回路に対して、消費電流を増加させるようにした。
【0010】
また、前記制御回路は、ロック検出回路から出力された信号が前記PLLロック状態を示していない場合、前記安定化電源回路に対して、消費電流を低減させるようにしてもよい。
【0011】
また、前記電圧制御発振器は、外部から入力された制御信号Scに応じて動作制御され、前記制御回路は、電圧制御発振器が該制御信号Scに基づいて前記ローパスフィルタから入力された制御電圧Vcntに関係なく出力信号を出力し又は発振を停止すると、前記安定化電源回路に対して、前記PLLロック状態の時よりも消費電流を低減させるようにしてもよい。
【0012】
一方、前記安定化電源回路は、
前記制御回路から入力された信号Saに応じて消費電流の調整を行う、所定のバンドギャップ基準電圧を生成して出力するバンドギャップリファレンス回路からなるバンドギャップ回路と、
該バンドギャップ回路の出力電圧を増幅して前記電圧制御発振器へ出力する増幅回路と、
を備えるようにした。
【0013】
具体的には、前記バンドギャップ回路は、
前記バンドギャップリファレンス回路を構成する演算増幅器と、
前記制御回路から入力された信号Saに応じて該演算増幅器に供給するバイアス電流の制御を行うバイアス回路と、
を備えるようにした。
【0014】
また、前記バンドギャップ回路は、外部から入力された信号SaEに応じて消費電流の調整を行うようにしてもよい。
【0015】
この場合、前記バンドギャップ回路は、
前記バンドギャップリファレンス回路を構成する演算増幅器と、
前記制御回路から入力された信号Sa及び外部から入力された信号SaEに応じて該演算増幅器に供給するバイアス電流の制御を行うバイアス回路と、
を備えるようにした。
【0016】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第1の実施の形態.
図1は、本発明の第1の実施の形態におけるPLL回路の例を示したブロック図である。
図1において、PLL回路1は、分周回路2、位相比較回路3、ローパスフィルタ4、VCO5、ロック検出回路6、制御回路7及び安定化電源回路8を備えている。
【0017】
分周回路2はPLLの逓倍設定を行うものであり、入力された所定の基準信号Srと、分周回路2で分周された帰還信号Sfとの各位相を位相比較回路3で比較する。該位相比較回路3から出力された比較結果を示す信号PDOは、ローパスフィルタ4でリプルが除去された後、制御電圧VcntとしてVCO5に出力される。VCO5は、入力された制御電圧Vcntに応じた周波数の出力信号Soを出力する。また、位相比較回路3は、比較結果を示した信号PDOをローパスフィルタ4に出力すると共に、図2で示すように、基準信号Srに対して帰還信号Sfの位相の遅れ分のパルス幅を有するパルス信号である位相差信号Sup、及び基準信号Srに対して帰還信号Sfの位相の進み分のパルス幅を有するパルス信号である位相差信号Sdownをロック検出回路6にそれぞれ出力する。
【0018】
ロック検出回路6は、図3で示すように、NAND回路11、Nチャネル型MOSトランジスタ(以下、NMOSトランジスタと呼ぶ)12、コンデンサ13及び抵抗14で構成されている。電源電圧Vccと接地電圧との間に抵抗14とコンデンサ13が直列に接続され、コンデンサ13と並列にNMOSトランジスタ12が接続されている。NAND回路11において、各入力端には、位相比較回路3から位相差信号Sup,Sdownが対応して入力され、出力端は、NMOSトランジスタ12のゲートに接続されている。抵抗14とコンデンサ13との接続部は、ロック検出回路6の出力端をなしている。
【0019】
図4は、図2の位相比較回路3及び図3のロック検出回路6における各信号の例を示したタイミングチャートであり、図4を参照しながら、ロック検出回路6の動作について説明する。
ロック検出回路6は、位相差信号Sup又はSdownのパルスを検出すると、出力信号Slockを短時間でロー(Low)レベルにして制御回路7に出力する。
【0020】
また、ロック検出回路6は、位相差信号Sup又はSdownのパルスが検出されない場合は、出力信号Slockを抵抗14とコンデンサ13の時定数に基づいてハイ(High)レベルにし制御回路7に出力する。基準信号Srと帰還信号Sfとの位相差がなくなり、出力信号Soの周波数が安定した状態が続くPLLロック状態になると、ロック検出回路6は、出力信号Slockをハイレベルにし、制御回路7は、ロック検出回路6から入力された信号SlockからPLLロック状態を検出する。
【0021】
制御回路7は、ロック検出回路6からの信号Slockのほかに、PLL出力を制御する外部からの制御信号Scが入力される。制御信号Scは、位相比較回路3の出力信号PDOに関係なく、出力信号Soが自走周波数になるようにVCO5を制御する信号や、VCO5が無発振状態になるようにVCO5を制御する信号である。制御回路7は、PLLロック状態とPLLアンロック状態とで、安定化電源回路8に対する電流量制御信号Saを切り替える。安定化電源回路8は、PLLのジッタを低減させるために、外部から入力された電源電圧から所定の定電圧Vgを生成して出力し、該定電圧VgをVCO5に電源として供給する。
【0022】
ここで、安定化電源回路8は、制御回路7からの電流量制御信号Saに応じて、消費電流を調整する機能を備えている。
図5は、安定化電源回路8の回路例を示した図である。
図5において、安定化電源回路8は、バンドギャップ基準電圧Vbを生成して出力するバンドギャップリファレンス回路からなるバンドギャップ回路21、演算増幅器22及び抵抗23,24で構成されている。バンドギャップ回路21は、電流量制御信号Saが入力され、該入力された電流量制御信号Saに応じて消費電流が制御される。バンドギャップ基準電圧Vbは、演算増幅器22の非反転入力端に出力され、演算増幅器22の出力端と接地電圧との間には、抵抗23及び24の直列回路が接続され、抵抗23及び24の接続部は、演算増幅器22の反転入力端に接続されている。
【0023】
このような構成において、バンドギャップ回路21は、バンドギャップ基準電圧Vbを生成して出力し、該バンドギャップ基準電圧Vbを演算増幅器22及び抵抗23,24によって増幅して、定電圧VgとしてVCO5に出力する。定電圧Vgは、下記(1)式のようになる。
Vg=(1+R23/R24)・Vb………………(1)
なお、(1)式において、R23は抵抗23の抵抗値を示し、R24は抵抗24の抵抗値を示している。
【0024】
図6は、図5におけるバンドギャップ回路21の回路例を示した図である。
図6において、バンドギャップ回路21は、演算増幅器31、pnpトランジスタ32,33、抵抗34〜36及び電流量制御信号Saに応じて演算増幅器31にバイアスを供給するバイアス回路37で構成されている。演算増幅器31の出力端と接地電圧との間には、抵抗34とpnpトランジスタ32の直列回路と、抵抗35,36とpnpトランジスタ33の直列回路が並列に接続されており、pnpトランジスタ32及び33の各ベースは接続され、該接続部はpnpトランジスタ32及び33の各コレクタと共に接地電圧に接続されている。
【0025】
更に、抵抗34とpnpトランジスタ32のエミッタとの接続部、及び抵抗35と抵抗36との接続部はそれぞれ演算増幅器31の対応する入力端に接続され、演算増幅器31の出力端から定電圧Vbが出力される。一方、演算増幅器31には、バイアス回路37からバイアス電流ibが供給され、バイアス回路37は、入力された電流量制御信号Saに応じた電流値のバイアス電流ibを出力する。
【0026】
演算増幅器31は、両入力端の電圧が等しくなるように帰還がかかり、pnpトランジスタ32のエミッタ面積に対するpnpトランジスタ33のエミッタ面積の割合をN、抵抗34に流れる電流をi1、抵抗35、R36に流れる電流をi2とすると、pnpトランジスタ32と33のベース・エミッタ間の電圧差ΔVBEは、下記(2)式のようになる。なお、抵抗34,35,36の抵抗値をR34,R35,R36とする。
ΔVBE=VT・ln(N・i1/i2)=VT・ln(N・R35/R34)………………(2)
該(2)式で示した電圧差ΔVBEが、抵抗36の両端にかかる。なお、(2)式において、kをボルツマン定数、Tを絶対温度、qを電子の電荷とすると、VT=kT/qと示される。
【0027】
pnpトランジスタ32のベース・エミッタ間電圧をVBE1、抵抗34の両端にかかる電圧をV1、抵抗35の両端にかかる電圧をV2とすると、抵抗35及び36に流れる電流は等しいことから、下記(3)式及び(4)式が得られる。
V2/R35=ΔVBE/R36………………(3)
V2=(R35/R36)・VT・ln(N・R35/R34)……(4)
【0028】
バンドギャップ回路21の出力電圧であるバンドギャップ基準電圧Vbは下記(5)式のようになる。
Vb=VBE1+V1=VBE1+V2=VBE1+(R35/R36)・VT・ln(N・R35/R34)………………(5)
ここで、R34〜R36及びNを適切に選択することで、負の温度係数を有するベース・エミッタ間電圧VBE1と、正の温度係数を有するVTの係数倍により、バンドギャップ回路21の出力電圧の温度係数が相殺され、バンドギャップ回路21からバンドギャップ基準電圧Vbが得られる。
【0029】
次に、演算増幅器31にバイアス電流ibを供給するバイアス回路37は、電流量制御信号Saによって該バイアス電流量を調整する機能を有する。
図7は、バイアス回路37の回路例を示した図である。
図7において、バイアス回路37は、Pチャネル型MOSトランジスタ(以下、PMOSトランジスタと呼ぶ)41,42、NMOSトランジスタ43及び抵抗44,45で構成されている。
【0030】
PMOSトランジスタ41及び42はカレントミラー回路を形成しており、PMOSトランジスタ41及び42において、各ソースはそれぞれ電源電圧Vccに接続され、各ゲートは接続されてPMOSトランジスタ41のドレインに接続されている。PMOSトランジスタ41のドレインと接地電圧との間には、抵抗44及び45が直列に接続され、抵抗44及び45の接続部と接地電圧との間には、NMOSトランジスタ43が接続されている。NMOSトランジスタ43のゲートに電流量制御信号Saが入力され、PMOSトランジスタ42のドレインからバイアス電流ibが出力される。
【0031】
抵抗44及び45と比較して、NMOSトランジスタ43のオン抵抗は非常に小さく無視できるものとし、PMOSトランジスタ41と42が同一サイズであるものとする。このような状態で、PMOSトランジスタ41のゲート・ソース間電圧をVgsとすると、電流量制御信号SaがハイレベルのときNMOSトランジスタ43はオンし、このときのバイアス電流ibは下記(6)式のようになる。なお、以下、抵抗44の抵抗値をR44とし、抵抗45の抵抗値をR45とする。
ib=(Vcc−Vgs)/R44………………(6)
【0032】
また、電流量制御信号SaがローレベルのときNMOSトランジスタ43はオフし、バイアス電流ibは下記(7)式のようになり、電流量制御信号Saがハイレベルのときと比較して電流量が小さくなる。
ib=(Vcc−Vgs)/(R44+R45)………………(7)
【0033】
これらのことから、基準信号Srと帰還信号Sfの位相差がなくなりPLL回路1の出力信号Soの周波数が安定したPLLロック状態が続き、ロック検出回路6の出力信号Slockがハイレベルになると、制御回路7から出力される電流量制御信号Saはハイレベルになり、安定化電源回路8の消費電流は比較的大きくなることで安定化電源回路8のPSRRは高くなり、電源電圧Vccの変動に対して影響を受けにくくすることができる。
【0034】
また、PLL回路1の出力信号Soの周波数が安定しないPLLアンロック状態で、ロック検出回路6の出力信号Slockがローレベルである場合、又はPLL回路1の出力信号Soが自走周波数になるように若しくはPLL回路1の出力信号Soが無発振状態になるようにVCO5を制御する制御信号Scが入力された場合は、PLL回路1がPLLロックしたときほど安定化電源回路8のPSRRを高くする必要がない。
【0035】
このことから、制御回路7からの電流量制御信号Saはローレベルとなり、安定化電源回路8内のバンドギャップ回路21のバイアス電流ibを小さくすることで、PLL回路1の消費電力を低減させることができる。また、安定化電源回路8内におけるバンドギャップ回路21の出力電圧Vbを定電圧Vgに増幅する演算増幅器22は、PLL回路1の出力状態によらず同一構成としているため、出力信号Soが入力される負荷(図示せず)の状態によって安定化電源回路8の駆動能力が変化することはない。
【0036】
このように、本第1の実施の形態におけるPLL回路は、出力信号SoがPLLロック状態になったか否かをロック検出回路6の出力信号Slockから制御回路7が判断し、制御回路7が、PLLロック状態であると判断するとVCO5に定電圧Vgを供給している安定化電源回路8を構成するバンドギャップ回路21で消費される電流を大きくして、安定化電源回路8のPSRRを高くし、PLLロック状態でないと判断するとVCO5に定電圧Vgを供給している安定化電源回路8を構成するバンドギャップ回路21で消費される電流を小さくして、安定化電源回路8のPSRRを低くするようにした。このことから、ジッタを低減させることができると共に、PLLの出力状態及び必要とされる特性に応じて該ジッタを低減させるために設けた安定化電源回路の消費電流を調整することができる。
【0037】
第2の実施の形態.
前記第1の実施の形態では、安定化電源回路8は、制御回路7から入力された電流量制御信号Saによって消費電流が制御されるようにしたが、外部からの入力される制御信号によっても安定化電源回路8の消費電流を制御することができるようにしてもよく、このようにしたものを本発明の第2の実施の形態とする。
図8は、本発明の第2の実施の形態におけるPLL回路の例を示したブロック図である。なお、図8では、図1と同じもの及び同様のものは同じ符号で示しており、ここではその説明を省略すると共に図1との相違点のみ説明する。
【0038】
図8における図1との相違点は、図1の安定化電源回路8が、制御回路7からの電流量制御信号Saと、外部から入力される電流量制御信号SaEとによって消費電流が制御されるようにしたことにあり、これに伴って図1の安定化電源回路8を安定化電源回路8aにし、図1のPLL回路1をPLL回路1aにした。
図8において、PLL回路1aは、分周回路2、位相比較回路3、ローパスフィルタ4、VCO5、ロック検出回路6、制御回路7及び安定化電源回路8aを備えている。
【0039】
制御回路7は、PLLロック状態とPLLアンロック状態とで、安定化電源回路8aに対する電流量制御信号Saを切り替える。安定化電源回路8aは、PLLのジッタを低減させるために、外部から入力された電源電圧から所定の定電圧Vgを生成して出力し、該定電圧VgをVCO5に電源として供給する。また、安定化電源回路8aは、制御回路7からの電流量制御信号Sa及び外部から入力される電流量制御信号SaEに応じて、消費電流を調整する機能を備えている。
【0040】
図9は、安定化電源回路8aの回路例を示した図である。なお、図9では、図5と同じもの及び同様のものは同じ符号で示し、ここではその説明を省略すると共に、図5との相違点のみ説明する。
図9における図5との相違点は、図5のバンドギャップ回路21が、電流量制御信号Sa及びSaEに応じて消費電流が制御されることにあり、図5のバンドギャップ回路21をバンドギャップ回路51にしたことにある。
【0041】
図9において、安定化電源回路8aは、バンドギャップ基準電圧Vbを生成して出力するバンドギャップ回路51、演算増幅器22及び抵抗23,24で構成されている。バンドギャップ回路51は、制御回路7から電流量制御信号Sa、及び外部から電流量制御信号SaEがそれぞれ入力され、該入力された電流量制御信号Sa及びSaEに応じて消費電流が制御される。電流量制御信号SaEは、電流量制御信号Saと同じ働きをし、電流量制御信号SaEによって、必要とされるPLL出力の特性に応じてPLL回路ごとに選択的に安定化電源回路8aの消費電流量を切り替えることができる。
【0042】
図10は、図9のバンドギャップ回路51の回路例を示した図である。なお、図10では、図6と同じものは同じ符号で示しており、ここではその説明を省略すると共に、図6との相違点のみ説明する。
図10における図6との相違点は、図6のバイアス回路37をバイアス回路57とし、バイアス回路57は、電流量制御信号Sa及びSaEに応じて出力するバイアス電流ibの電流値を変えるようにした以外は、図6と同じである。
【0043】
図11は、図10のバイアス回路57の回路例を示した図である。
図11において、バイアス回路57は、PMOSトランジスタ61,62、NMOSトランジスタ63,64及び抵抗65〜68で構成されている。PMOSトランジスタ61及び62はカレントミラー回路を形成しており、PMOSトランジスタ61及び62において、各ソースはそれぞれ電源電圧Vccに接続され、各ゲートは接続されてPMOSトランジスタ61のドレインに接続されている。
【0044】
PMOSトランジスタ61のドレインと接地電圧との間には、抵抗65及び66の直列回路と抵抗67及び68の直列回路とが並列に接続されており、抵抗65及び66の接続部と接地電圧との間にはNMOSトランジスタ63が、抵抗67及び68の接続部と接地電圧との間にはNMOSトランジスタ64がそれぞれ接続されている。NMOSトランジスタ63のゲートに電流量制御信号SaEが、NMOSトランジスタ64のゲートに電流量制御信号Saがそれぞれ入力され、PMOSトランジスタ62のドレインからバイアス電流ibが出力される。抵抗65〜68と比較して、NMOSトランジスタ63及び64の各オン抵抗は非常に小さく無視できるものとし、PMOSトランジスタ61と62は、同一サイズであるものとする。
【0045】
PMOSトランジスタ61のゲート・ソース間電圧をVgsとし、抵抗65〜68の各抵抗値をR65〜R68すると、バイアス回路57から出力される電流ibは、R65又は(R65+R66)と、R67又は(R67+R68)との合成抵抗、並びにPMOSトランジスタ61のゲート・ソース間電圧Vgsによって決定される。電流量制御信号Saによって選択される抵抗は、図1のPLL回路1における電流量制御信号Saの場合と同様に、ロック検出回路6の出力信号SlockがハイレベルになるPLLロック時はR67となる。
【0046】
また、電流量制御信号Saによって選択される抵抗は、PLL回路1がPLLアンロック状態で、ロック検出回路6の出力信号Slockがローレベルである場合、又はPLL回路1aの出力信号Soが自走周波数になるように若しくはPLL回路1の出力信号Soが無発振状態になるようにVCO5を制御する制御信号Scが入力された場合、(R67+R68)が選択される。
【0047】
一方、電流量制御信号SaEによって選択される抵抗は、電流量制御信号SaEがハイレベルのときはR65となり、電流量制御信号SaEがローレベルのときは(R65+R66)となる。
ここで、PLLロック時を比較すると、電流量制御信号SaEがハイレベルのときは、PMOSトランジスタ61のゲートと接地電圧との間に、R65とR67が並列に接続された合成抵抗が接続され、電流量制御信号SaEがローレベルのときは、(R65+R66)とR67が並列に接続された合成抵抗が接続される。このことから、バイアス電流ibは、電流量制御信号SaEがハイレベルのときの方が大きくなる。また、PLLアンロック時においても同様に、バイアス電流ibは、電流量制御信号SaEがハイレベルのときの方が大きくなる。
【0048】
PLL回路1aに高精度なジッタ特性が要求される場合は、電流量制御信号SaEをハイレベルに設定し、安定化電源回路8aの消費電流は比較的大きくなることで安定化電源回路8aのPSRRは高くなり、電源変動に強いPLL回路1aを構成することができる。また、PLL回路1aにそれほど高いジッタ特性が要求されない場合は、高精度なジッタ特性のPLL回路と比較して安定化電源回路8aのPSRRを高くする必要はないので、電流量制御信号SaEをローレベルに設定し、安定化電源回路8aのバンドギャップ回路51のバイアス電流ibが小さくなるように切り替えることでPLL回路1aの消費電力を低減することができる。
【0049】
このように、本第2の実施の形態におけるPLL回路は、必要とされるPLL回路1aの出力信号特性に応じて、選択的に安定化電源回路8aの消費電流量を切り替えることができるようにしたことから、前記第1の実施の形態と同様の効果を得ることができると共に、PLLロック、PLLアンロック(自走周波数、無発振状態を含む)の状態に応じて安定化電源回路8aの消費電流量を更に調整することができるため、ジッタ特性に応じた最適な消費電流の設定が可能で、無駄な消費電流を低減することができる。
【0050】
【発明の効果】
上記の説明から明らかなように、本発明のPLL回路によれば、PLL出力の状態に応じて安定化電源回路の消費電流量を調整することができ、PLL回路の消費電流の最適化を図ることができ、消費電流を低減させることができる。また、必要とされるPLL出力の特性に応じて、PLL回路ごとに選択的に安定化電源回路の消費電流量を切り替えることができ、PLL回路の消費電流の最適化を行うことができ、消費電流の低減を更に図ることができる。
【0051】
また、PLL回路に高精度なジッタ特性が要求される場合は、安定化電源回路の消費電流を大きくすることで安定化電源回路のPSRRを高くし、電源変動に影響されにくくすることができ、PLL回路にそれほど高精度なジッタ特性が要求されない場合は、安定化電源回路の消費電流を小さくすることから、PLL回路の消費電力を低減させることができる。
【0052】
PLLロック時には安定化電源回路の消費電流を大きくすることによって、安定化電源回路のPSRRを高く保つことができ、PLLアンロック検出時、自走周波数出力時又は無発振時には安定化電源回路の消費電流を小さくするようにしたことから、PLL回路の消費電力を低減することができる。
【0053】
安定化電源回路をバンドギャップ回路と演算増幅器とで構成したことから、安定した電圧を電圧制御発振器に供給することができる。
【0054】
バンドギャップ基準電圧を得るための演算増幅器のバイアス電流量を調整することによって、安定化電源回路の消費電流の最適化を行うことができる。また、バンドギャップ回路の出力電圧を電圧制御発振器の電源レベルに増幅する演算増幅器をPLL回路の出力状態によらず同一構成にすることにより、負荷の状態に応じて安定化電源回路の駆動能力が変化することを防止できる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態におけるPLL回路の例を示したブロック図である。
【図2】図1の位相比較回路3の回路例を示した図である。
【図3】図1のロック検出回路6の回路例を示した図である。
【図4】図2の位相比較回路3及び図3のロック検出回路6における各信号の例を示したタイミングチャートである。
【図5】図1の安定化電源回路8の回路例を示した図である。
【図6】図5のバンドギャップ回路21の回路例を示した図である。
【図7】図6のバイアス回路37の回路例を示した図である。
【図8】本発明の第2の実施の形態におけるPLL回路の例を示したブロック図である。
【図9】図8の安定化電源回路8aの回路例を示した図である。
【図10】図9のバンドギャップ回路51の回路例を示した図である。
【図11】図10のバイアス回路57の回路例を示した図である。
【図12】従来のPLL回路の構成例を示したブロック図である。
【図13】従来のPLL回路の他の構成例を示したブロック図である。
【符号の説明】
1,1a PLL回路
2 分周回路
3 位相比較回路
4 ローパスフィルタ
5 VCO
6 ロック検出回路
7 制御回路
8,8a 安定化電源回路
21,51 バンドギャップ回路
37,57 バイアス回路
Claims (8)
- 入力された制御電圧Vcntに応じた周波数の信号を生成して出力する電圧制御発振器と、
該電圧制御発振器の出力信号を所定の分周比で分周して出力する分周回路と、
外部から入力された所定の周波数の信号と該分周回路の出力信号との位相を比較し、該比較結果を示す信号と該位相差を示す信号を出力する位相比較回路と、
該位相比較回路から出力された比較結果を示す信号を積分して前記電圧制御発振器に制御電圧Vcntとして出力するローパスフィルタと、
入力された信号Saに応じて消費電流が制御される、前記電圧制御発振器に所定の定電圧を電源として供給する安定化電源回路と、
前記位相比較回路から出力された位相差を示す信号から、前記電圧制御発振器から出力された信号が所望の周波数で一定になるPLLロック状態の検出を行い、該検出結果を示す信号を出力するロック検出回路と、
該ロック検出回路から出力された信号に応じて、前記安定化電源回路の消費電流を制御する制御回路と、
を備えることを特徴とするPLL回路。 - 前記制御回路は、ロック検出回路から出力された信号が前記PLLロック状態を示している場合、前記安定化電源回路に対して、消費電流を増加させること特徴とする請求項1記載のPLL回路。
- 前記制御回路は、ロック検出回路から出力された信号が前記PLLロック状態を示していない場合、前記安定化電源回路に対して、消費電流を低減させること特徴とする請求項1又は2記載のPLL回路。
- 前記電圧制御発振器は、外部から入力された制御信号Scに応じて動作制御され、前記制御回路は、電圧制御発振器が該制御信号Scに基づいて前記ローパスフィルタから入力された制御電圧Vcntに関係なく出力信号を出力し又は発振を停止すると、前記安定化電源回路に対して、前記PLLロック状態の時よりも消費電流を低減させることを特徴とする請求項1、2又は3記載のPLL回路。
- 前記安定化電源回路は、
前記制御回路から入力された信号Saに応じて消費電流の調整を行う、所定のバンドギャップ基準電圧を生成して出力するバンドギャップリファレンス回路からなるバンドギャップ回路と、
該バンドギャップ回路の出力電圧を増幅して前記電圧制御発振器へ出力する増幅回路と、
を備えることを特徴とする請求項1、2、3又は4記載のPLL回路。 - 前記バンドギャップ回路は、
前記バンドギャップリファレンス回路を構成する演算増幅器と、
前記制御回路から入力された信号Saに応じて該演算増幅器に供給するバイアス電流の制御を行うバイアス回路と、
を備えることを特徴とする請求項5記載のPLL回路。 - 前記バンドギャップ回路は、外部から入力された信号SaEに応じて消費電流の調整を行うことを特徴とする請求項5記載のPLL回路。
- 前記バンドギャップ回路は、
前記バンドギャップリファレンス回路を構成する演算増幅器と、
前記制御回路から入力された信号Sa及び外部から入力された信号SaEに応じて該演算増幅器に供給するバイアス電流の制御を行うバイアス回路と、
を備えることを特徴とする請求項7記載のPLL回路。
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JP2008219513A (ja) * | 2007-03-05 | 2008-09-18 | Toshiba Corp | Pll回路 |
JPWO2015068235A1 (ja) * | 2013-11-07 | 2017-03-09 | 株式会社日立製作所 | 共振器、位相同期回路及び半導体集積回路装置 |
US10921847B2 (en) | 2019-06-18 | 2021-02-16 | Samsung Electronics Co., Ltd. | Clock generator for adjusting jitter characteristics and operation power, semiconductor device including the clock generator, and operating method of the clock generator |
-
2002
- 2002-09-17 JP JP2002269835A patent/JP2004112157A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7358827B2 (en) | 2005-07-25 | 2008-04-15 | Samsung Electronics Co., Ltd. | Process-insensitive self-biasing phase locked loop circuit and self-biasing method thereof |
JP2008219513A (ja) * | 2007-03-05 | 2008-09-18 | Toshiba Corp | Pll回路 |
US7616075B2 (en) | 2007-03-05 | 2009-11-10 | Kabushiki Kaisha Toshiba | Phase locked loop circuit having regulator |
JPWO2015068235A1 (ja) * | 2013-11-07 | 2017-03-09 | 株式会社日立製作所 | 共振器、位相同期回路及び半導体集積回路装置 |
US10921847B2 (en) | 2019-06-18 | 2021-02-16 | Samsung Electronics Co., Ltd. | Clock generator for adjusting jitter characteristics and operation power, semiconductor device including the clock generator, and operating method of the clock generator |
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