JP2004111806A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】シリコン基板上にトランジスタ等の回路素子、キャパシタ、薄膜抵抗体を一体形成した半導体装置において、キャパシタ部を下部電極より順に、シリコン半導体層、酸化シリコンからなるキャパシタ絶縁膜、Ti−W等のバリアメタル層、Al上部電極の順に積層集積化した構造とする。バリアメタル層は、シリコン回路素子又は薄膜抵抗体上にAl電極を成膜する際のバリアメタル層形成工程において同時に形成する。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、シリコン基板上にバイポーラトランジスタなどの回路素子と共に少なくともキャパシタと薄膜抵抗体を一体的に集積化した半導体装置に関し、特にその集積化されるキャパシタの構造及びその製造方法に関する。
【0002】
【従来の技術】
例えばアナログ集積回路等においては、バイポーラトランジスタ、MOSトランジスタ等の回路素子と共にキャパシタ、薄膜抵抗体等が複合、一体的に集積化される。図8は、こうした従来の集積回路の構造中のキャパシタと薄膜抵抗体部分について、その代表的断面構造を示したものである。
【0003】
図8中のキャパシタ部1の構造は、酸化膜キャパシタ構造と呼ばれるもので、これを含む図8の半導体装置は、概略次のようにして形成される。まずP−シリコン基板2の表層部にキャパシタの下部電極となるN+半導体層3が形成され、そのN+半導体層3を含むシリコン基板2の表層部にフィールド絶縁膜としての酸化シリコン膜4が形成される。次にキャパシタ部1を形成する個所の酸化シリコン膜4が開口され、キャパシタの電極間誘電体となるキャパシタ絶縁膜5が例えば熱酸化法により形成される。その後、リソグラフィ技術、エッチング、スパッタ技術等を駆使してCr−Siからなる薄膜抵抗体6と、Alによるキャパシタ上部電極7及びAl配線8とが形成される。そして最後にPSG膜9と窒化シリコン膜10からなるパッシベーション膜が形成され図8に示すような断面構造を有する集積回路ができあがる。
【0004】
ここでキャパシタ部1は、上部電極としてのAl電極7、SiO2成分のキャパシタ絶縁膜5、下部電極としてのN+半導体層3により形成されている。しかし、この酸化膜キャパシタ構造では、キャパシタ部1の上部電極としてAl電極7がSiO2からなるキャパシタ絶縁膜5の上に直接形成されている点に問題がある。即ち、Alは還元力が強いため、Al電極7に接触しているキャパシタ絶縁膜5を構成するSiO2の一部がAlにより還元されてSiが生ずる。生じたSiはAl電極7と接触することになるが、AlにおけるSiは拡散係数が非常に大きいため、生成したSiはAl電極7に溶け込む。そしてSiが無くなった領域へは、逆にAlが浸入する。こうしてSiO2成分のキャパシタ絶縁膜5中にAlが浸入することとなり、キャパシタ絶縁膜5の絶縁耐圧が低下するという問題が生ずる。この絶縁耐圧の低下は、上記の反応、挙動からしてキャパシタ絶縁膜5の膜厚が薄い程激しい。
【0005】
このような問題の解決策として、キャパシタ部1の上部電極材料としてpoly−Siを使用する提案がなされている。しかしpoly−Siを上部電極に使用することには、これを形成するための新たな工程が必要となる点で問題がある。
【0006】
また、上部電極にCr−Si薄膜を用いる提案(例えば、特許文献1参照)もされているが、Cr−Si薄膜は抵抗値が高いため、高周波での応答性に問題が生ずる。
【0007】
【特許文献1】
特開平9−167830号報(第2−3頁、第1図)
【0008】
【特許文献2】
特開平3−242966号報(第3頁、第4図)
【0009】
【発明が解決しようとする課題】
本発明は、かかる問題を解決するために案出されたもので、その目的は、シリコン基板上にシリコン基板上に回路素子と共に少なくともキャパシタと薄膜抵抗体とを一体的に集積した半導体装置であって、そのキャパシタの絶縁耐圧の低下が殆ど生じない半導体装置、及びそのようなキャパシタ構造を、新たな製造工程を追加することなく実現する製造方法を提供することにある。
【0010】
【課題を解決するための手段】
上記の目的を達成するための請求項1に記載の半導体装置は、シリコン基板上にトランジスタ等の回路素子、キャパシタ、薄膜抵抗体を一体的に形成した半導体装置である。そして該半導体装置内のキャパシタの構造を、キャパシタの下部電極より順に、シリコンからなる下部電極、酸化シリコンからなるキャパシタ絶縁膜、バリアメタル層、Alからなる上部電極の順に積層集積化した構造にした点に特徴を有する半導体装置である。
【0011】
このような構造にしたことにより上部Al電極と、酸化シリコンからなるキャパシタ絶縁膜とがバリアメタル層によって隔てられ、直接接触することがなくなる。このため、Alと酸化シリコンとの反応が生じなくなり、キャパシタ絶縁膜の絶縁耐圧の低下が防止される。
【0012】
また、請求項2に記載の半導体装置の製造方法は、請求項1に記載の半導体装置内の前記バリアメタル層の形成工程に特徴を有するものであって、前記半導体装置に集積されたシリコン基板上の回路素子又は薄膜抵抗体にAl電極を積層形成する前の、バリアメタル層形成工程において、同時に前記キャパシタのバリアメタル層も形成することに特徴を有するものである。
【0013】
このような製造方法を採ることにより、新たな工程の追加を要することなく、前記キャパシタのバリアメタル層を形成することができる。
【0014】
また、請求項3に記載の半導体装置は、請求項1に記載の半導体装置の前記キャパシタのバリアメタル層を形成するバリアメタルとして、高融点金属を使用することを特徴とする半導体装置である。
【0015】
高融点金属を使用したバリアメタル層は、何れも上部Al電極と、酸化シリコンからなるキャパシタ絶縁膜とを隔て、薄い層でもってAlと酸化シリコンとの反応を防止することができる。その結果、キャパシタ絶縁膜の絶縁耐圧の低下が防止される。
【0016】
また、請求項4に記載の半導体装置の製造方法は、請求項2に記載の半導体装置の製造方法において、前記キャパシタのバリアメタル層を形成するバリアメタルとして、高融点金属を使用して形成することをことを特徴とする製造方法である。
【0017】
高融点金属をバリアメタル層の材料として用いることにより、キャパシタ絶縁膜の絶縁耐圧が低下しないキャパシタ構造を形成することができる。
【0018】
また、請求項5に記載の半導体装置は、請求項1に記載の半導体装置の前記キャパシタのバリアメタル層を形成するバリアメタルとして、Ti−W、Ti−Ni、Ti−Ni−Au、Ti−N、W、Moからなる合金群の中の一つの合金を使用することに特徴を有する半導体装置である。
【0019】
これらの合金を使用したバリアメタル層は、何れも上部Al電極と、酸化シリコンからなるキャパシタ絶縁膜とを隔て、薄い層でもってAlと酸化シリコンとの反応を防止することができる。その結果、キャパシタ絶縁膜の絶縁耐圧の低下が防止される。
【0020】
また、請求項6に記載の半導体装置の製造方法は、請求項2に記載の半導体装置の製造方法において、前記キャパシタのバリアメタル層を形成するバリアメタルとして、Ti−W、Ti−Ni、Ti−Ni−Au、Ti−N、W、Moからなる合金群の中の一つの合金を使用して形成することに特徴を有する製造方法である。
【0021】
これらの合金をバリアメタル層の材料として用いることにより、キャパシタ絶縁膜の絶縁耐圧が低下しないキャパシタ構造を形成することができる。
【0022】
【発明の実施の形態】
以下、本発明の半導体装置の一実施形態の構造、及びその製造工程を図面を参照しながら説明する。
図1は、本発明の半導体装置の一実施形態における半導体装置内キャパシタ構造、薄膜抵抗体構造、配線構造を断面図で示したものである。また図2〜図7は、図1の半導体装置の製造方法を工程順に断面図で示したものである。なお、前記図8と同一の構成要素には同一符号を付してある。
【0023】
本発明の半導体装置は、バイポーラトランジスタ、MOSトランジスタなどの回路素子をも一体的に集積したものであるが、それら回路素子は周知の工程に従って形成されるので、それらの構造や形成工程については説明を省略し、図1に示したキャパシタ部1と薄膜抵抗体6とを含む部分の形成工程(製造方法)についてのみ説明する。
【0024】
まずP−シリコン基板2を準備し、キャパシタ下部電極及びリード線部となるN+半導体層3を形成する部分を除いた表面にホトレジスト膜を形成し、りん(P)のイオン注入、アニールを行なう。その後、ホトレジスト膜の除去を行ない、CVD法により新たにフィールド絶縁膜としての酸化シリコン膜4を例えば8000・形成する。これによりP−シリコン基板2の表層部にキャパシタ下部電極及びリード線部となるN+半導体層3が形成される(図2参照)。
【0025】
次にキャパシタ部1、及び同キャパシタの下部電極へのコンタクトホール11をホトエッチングにより開口し、熱酸化処理によりキャパシタの電極間誘電体となるSiO2からなるキャパシタ絶縁膜5を形成する(図3参照)。熱酸化処理で形成されるキャパシタ絶縁膜5は緻密で膜厚の高精度制御も容易である点で好ましいが、CVD酸化膜などで形成してもよい。なお、この段階でN+半導体層3に達するコンタクトホール11を同時に形成するのは、N+半導体層3に達するAl配線形成のための工数を減らすためである。
【0026】
次に薄膜抵抗体を形成する部分をパターニングして、スパッタリング法によりCr−Siからなる薄膜抵抗体6を形成する。続いて表面全体をクリーニングした後、表面全体にTi−Wからなるバリアメタル層12をスパッタリング法により約1000Å形成する(図4参照)。なお、バリアメタルとしては、Ti−Ni、Ti−Ni−Au、Ti−N、W、Mo等を使用してもよい。
【0027】
続いて、コンタクトホール11をパターニングしてバリアメタル層12や酸化シリコン膜(キャパシタ絶縁膜5形成時に同時にコンタクトホール11内に形成された膜)をエッチングにより除去する(図5参照)。その後、表面全体にスパッタリング法によりキャパシタ上部電極と配線のためのAl薄膜13を1.1μm程度形成する(図6参照)。
【0028】
続いて、ホトエッチングにより、キャパシタ上部Al電極7と必要なAl配線8部分とを残し、不要な部分のAl薄膜13を除去し、更に薄膜抵抗体6の表面などの不要なバリアメタル層12をエッチングにより除去する(図7参照)。
【0029】
最後に、パッシベーション膜としてPSG膜9、窒化シリコン膜10をプラズマCVD法により成膜し、PAD部を開口して(図示せず)求める半導体装置が完成する(図1参照)。
【0030】
こうして完成した図1の半導体装置の、図8に示した従来の半導体装置に比べた特徴的な相違は、キャパシタ部1の構造にある。従来の半導体装置のキャパシタ部1は、上部電極としてAl電極7、下部電極としてN+半導体層3の間に、SiO2からなるキャパシタ絶縁膜5が挟まれた構造になっていた。これに対して図1に示した本発明の半導体装置のキャパシタ部1は、上部よりAl電極7、Ti−W等のバリアメタル層12、SiO2からなるキャパシタ絶縁膜5、下部電極としてのN+半導体層3とにより構成された構造となっている。即ち、上部Al電極7とSiO2からなるキャパシタ絶縁膜5との間にTi−W等のバリアメタル層12が形成されている。このバリアメタル層12が設けられていることにより、上部電極を形成するAlとキャパシタ絶縁膜5を形成するSiO2との接触が絶たれている。これにより「従来技術」の項で説明したようなAlとSiO2との反応が生じなくなる。従って、Alがキャパシタ絶縁膜5中に浸入することがなくなるため、キャパシタ絶縁膜5の絶縁耐圧が低下するという現象が生じなくなる。
【0031】
また、本発明の場合のキャパシタ部1にバリアメタル層12を追加形成するに際しては、そのための新たな工程を必要としない。その理由は、半導体装置内に一体に集積される回路素子、例えば、Siで構成されるトランジスタのエミッタ、ベース等にAlあるいはAl合金の配線を成膜する際には、Al配線とSi表面との接合部の中間にバリアメタル層が必ず設けられる。これは、AlとSiとを直接に接合させたのでは、AlとSiの相互拡散が生じて“Alスパイク ”と呼ばれる欠陥が生じ、リークの発生あるいは接合破壊をひき起こす可能性があるため、それを防止するためである。即ち、Si回路素子を含みAlを配線材料として使用する集積回路の製造工程中には、バリアメタル層を形成する工程が必ず含まれる。従って、そのSi表面にAl配線をするためのバリアメタル層形成工程の際に、同時に本発明のキャパシタ部1のバリアメタル層12を同時に形成するようにすれば、キャパシタ部1のためだけに追加のバリアメタル層形成工程を設ける必要はない。同様に薄膜抵抗体上にAl配線を形成する際にも、薄膜抵抗体上にバリアメタル層が前もって成膜される。従って、そのバリアメタル層成膜の際に、同時にキャパシタ部1のためのバリアメタル層12を成膜してもよい。
【0032】
このように本発明によれば、新たな追加工程を設けることなく、キャパシタ部1の上部Al電極7とSiO2からなるキャパシタ絶縁膜5との間にバリアメタル層12を形成することができる。そして、そのようなバリアメタル層12を設けることにより上部電極のAlと、キャパシタ絶縁膜5を形成するSiO2とが直接に接触することが妨げられ、AlとSiO2との反応が生じなくなる。この結果、Alがキャパシタ絶縁膜5に浸入することがなくなるため、キャパシタ絶縁膜5の絶縁耐圧が低下することもなくなる。
【0033】
図9は、バリアメタル層12の有無によるキャパシタ絶縁耐圧の相違、不良発生率の違いをキャパシタ絶縁膜5の膜厚を変えて測定した実験結果である。バリアメタル層の有無で歩留りに大きな差が見られる。測定条件は、キャパシタ間に0.1(mA)加えた時の耐圧である。
【0034】
なお、薄膜抵抗体6の材料としては、前述のCr−Siの他、Ni−Crなど各種の抵抗材料を使用してもよい。また電極及び配線に用いるAlとしては、高純度Alの他、AlにSi、Cu、Ti、Geなどを少量添加したAl二元合金、あるいはAl三元合金を使用してもよい。
【図面の簡単な説明】
【図1】本発明の半導体装置の一実施形態を示す断面図である。
【図2】本発明の半導体装置の製造方法を示す工程図である。
【図3】本発明の半導体装置の製造方法を示す工程図である。
【図4】本発明の半導体装置の製造方法を示す工程図である。
【図5】本発明の半導体装置の製造方法を示す工程図である。
【図6】本発明の半導体装置の製造方法を示す工程図である。
【図7】本発明の半導体装置の製造方法を示す工程図である。
【図8】従来技術による半導体装置の一断面図である。
【図9】本発明の効果を確かめる実験結果の一例である。
【符号の説明】
図面中、1はキャパシタ部、2はシリコン基板、3はN+半導体層(キャパシタの下部電極)、4は酸化シリコン膜(フィールド絶縁膜)、5はキャパシタ絶縁膜、6は薄膜抵抗体、7はキャパシタ(上部)電極、8はAl配線、9はPSG膜、10は窒化シリコン膜、11はコンタクトホール、12はバリアメタル層を示す。
Claims (6)
- シリコン基板上に回路素子、キャパシタ、薄膜抵抗体とを一体形成した半導体装置であって、
前記キャパシタは下部電極より順に、シリコンからなる下部電極、酸化シリコンからなるキャパシタ絶縁膜、バリアメタル層、Alからなる上部電極の順に積層集積化した構造を備えることを特徴とする半導体装置。 - 請求項1に記載の半導体装置の製造方法であって、前記バリアメタル層は、シリコン基板上の回路素子又は薄膜抵抗体にAl電極を積層形成する前のバリアメタル層形成工程において同時に形成することを特徴とする製造方法。
- 前記バリアメタル層を形成するバリアメタルは、高融点金属であることを特徴とする請求項1に記載の半導体装置。
- 前記バリアメタル層を形成するバリアメタルは、高融点金属であることを特徴とする請求項2に記載の製造方法。
- 前記バリアメタル層を形成するバリアメタルとして、Ti−W、Ti−Ni、Ti−Ni−Au、Ti−N、W、Moからなる合金群の中の一つの合金が使用されていることを特徴とする請求項1に記載の半導体装置。
- 前記バリアメタル層を形成するバリアメタルとして、Ti−W、Ti−Ni、Ti−Ni−Au、Ti−N、W 、Moからなる合金群の中の一つの合金を使用することを特徴とする請求項2に記載の製造方法。
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JP2002275100A JP2004111806A (ja) | 2002-09-20 | 2002-09-20 | 半導体装置及びその製造方法 |
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JP2006321016A (ja) * | 2005-05-19 | 2006-11-30 | Rohm Co Ltd | Memsパッケージ |
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- 2002-09-20 JP JP2002275100A patent/JP2004111806A/ja active Pending
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