JP2004104449A - フィルタ、フィルタ装置及びその製造方法 - Google Patents
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Abstract
【解決手段】複数の圧電薄膜共振器を有して構成されたラダー(梯子)型のバンドパスフィルタ1において、直列腕に配された2つの直列共振器110間を接続する配線部分11の幅を直列共振器110の幅よりも広く設計する。これにより、接続部分の抵抗が低減される。また、各共振器(110,120,130)をできるだけ接近させた配置により接続部分11,12,13の長さを短くすることでも接続部分の抵抗が低減される。これにより、通過帯域における挿入損失が低減される。この他、例えば配線部分11の膜厚を積層又は成長により電極部分よりも厚く構成しても良い。
【選択図】 図3
Description
【発明の属する技術分野】
本発明は、圧電薄膜共振器を用いたフィルタ、フィルタ装置及びその製造方法に関し、特に圧電薄膜共振器をラダー型に接続したフィルタ、フィルタ装置及びその製造方法に関する。
【0002】
【従来の技術】
近年、携帯電話器等に用いられる小型で軽量なバンドパスフィルタにおいて、その構成要素に圧電薄膜共振器を用いたものの開発が著しく進められている。
【0003】
ここで、図1に従来技術による複数の圧電薄膜共振器を有して構成されたラダー(梯子)型のバンドパスフィルタ10の上面図を示す。また、図2に図1に示すバンドパスフィルタ10のA−A’断面図を示す。
【0004】
図1及び図2に示すように、従来技術によるバンドパスフィルタ10は、空隙102を有する基板(例としてシリコン(Si)基板100)と、圧電体膜101と、当該圧電体膜101を上下から挟む1対の電極層(下部電極膜141,上部電極膜132)とを有して構成される積層共振体である。
【0005】
このような圧電薄膜共振器を複数備えたバンドパスフィルタ10において、現在、挿入損失をより低減させることが望まれている。挿入損失を低減する方法の1つとしては、圧電薄膜共振器を構成する電極(下部電極膜141,上部電極膜132)の抵抗を下げる方法が挙げられる。
【0006】
【発明が解決しようとする課題】
しかしながら、電極に適用できる材料や形状には種々の制約が存在し、効率よく且つ安価にこれを実現することが困難であるという問題が存在する。
【0007】
本発明は、上記問題に鑑みてなされたものであり、フィルタの通過帯域における挿入損失が低減されたフィルタ、フィルタ装置及びその製造方法を提供することを目的とする。
【0008】
【課題を解決するための手段】
かかる目的を達成するために、本発明は、請求項1記載のように、空隙を有する基板と、該基板上に形成された第1電極膜と、該第1電極膜上に形成された圧電体膜と、該圧電体膜上に形成された第2電極膜と、を有する圧電薄膜共振器をラダー型に接続したフィルタにおいて、少なくとも2つの前記圧電薄膜共振器を接続する配線の少なくとも一部の幅が、前記圧電薄膜共振器の幅よりも広い構成を有する。これにより、既存の配線の幅を広く形成するだけで、圧電薄膜共振器間の接続部分の抵抗を低減することができるため、圧電薄膜共振器自体の構成を変えることなく、フィルタの通過帯域における挿入損失を低減することができる。
【0009】
また、上記のフィルタは、例えば請求項2記載のように、前記配線が前記第1電極膜又は前記第2電極膜と同一層で形成されてもよい。これにより、配線と第1又は第2の電極とが単一の層となるため、上記のフィルタを簡易な構成で実現することができる。
【0010】
また、本発明は、請求項3記載のように、空隙を有する基板と、該基板上に形成された第1電極膜と、該第1電極膜上に形成された圧電体膜と、該圧電体膜上に形成された第2電極膜と、を有する圧電薄膜共振器をラダー型に接続したフィルタにおいて、少なくとも2つの前記圧電薄膜共振器を接続する配線の少なくとも一部が、前記第1電極膜又は前記第2電極膜と同一層で形成された第1の導電層と、前記第1の導電層とは異なる材料を含む第2の導電層との積層構造を有する。これにより、既存の配線の厚みを第2の導電層の厚み分、厚くすることで圧電薄膜共振器間の接続部分の抵抗を低減することができるため、圧電薄膜共振器自体の構成を変えることなく、フィルタの通過帯域における挿入損失を低減することができる。
【0011】
また、上記のフィルタは、例えば請求項4記載のように、前記第2の導電層が前記圧電薄膜共振器が形成された領域上に接しないように形成されてもよい。これにより、パターニング時の位置ずれにより共振器の共振部分にも第2の導電層が付加されてしまうという問題を回避することができ、歩留りを向上できるフィルタが提供される。
【0012】
また、上記のフィルタは、例えば請求項5記載のように、前記第2の導電層が、金(Au),アルミニウム(Al),銅(Cu),チタン(Ti),クロム(Cr),タンタル(Ta)の少なくとも1つを含む単層導電膜であるか、又は、金(Au),アルミニウム(Al),銅(Cu),チタン(Ti),クロム(Cr),タンタル(Ta)の少なくとも1つを含む導電膜が少なくとも2層重ねられた積層導電膜であるように構成することもできる。これにより、比較的抵抗率の低い材料を用いて第2の導電層が形成されるため、圧電薄膜共振器間の接続部分の抵抗をより低減させることができる。
【0013】
また、本発明は、請求項6記載のように、空隙を有する基板と、該基板上に形成された第1電極膜と、該第1電極膜上に形成された圧電体膜と、該圧電体膜上に形成された第2電極膜と、を有する圧電薄膜共振器をラダー型に接続したフィルタにおいて、少なくとも2つの前記圧電薄膜共振器を接続する配線の少なくとも一部に、バンプ下地層と同一の材料及び膜厚である導電層を含む構成を有する。これにより、既存の配線の厚みを導電層の厚み分、厚くすることで圧電薄膜共振器間の接続部分の抵抗を低減することができるため、圧電薄膜共振器自体の構成を変えることなく、フィルタの通過帯域における挿入損失を低減することができる。更に、従来より圧電薄膜共振器に構成されているバンプ下地層と同様の構成で導電層を形成できるため、製造工程数を増加させること無く製造できるフィルタが提供される。
【0014】
また、上記のフィルタは、例えば請求項7記載のように、前記導電層が前記圧電薄膜共振器が形成された領域上に接しないように形成されてもよい。パターニング時の位置ずれにより共振器の共振部分にも導電層が付加されてしまうという問題を回避することができ、歩留りを向上できるフィルタが提供される。
【0015】
また、上記のフィルタは、例えば請求項8記載のように、前記導電層が、金(Au),アルミニウム(Al),銅(Cu),チタン(Ti),クロム(Cr),タンタル(Ta)の少なくとも1つを含む単層導電膜であるか、又は、金(Au),アルミニウム(Al),銅(Cu),チタン(Ti),クロム(Cr),タンタル(Ta)の少なくとも1つを含む導電膜が少なくとも2層重ねられた積層導電膜であるように構成することもできる。これにより、比較的抵抗率の低い材料を用いて導電層が形成されるため、圧電薄膜共振器間の接続部分の抵抗をより低減させることができる。
【0016】
また、本発明は、請求項9記載のように、空隙を有する基板と、該基板上に形成された第1電極膜と、該第1電極膜上に形成された圧電体膜と、該圧電体膜上に形成された第2電極膜と、を有する圧電薄膜共振器をラダー型に接続したフィルタにおいて、少なくとも2つの前記圧電薄膜共振器を接続する配線が前記第1電極膜又は前記第2電極膜と同一層として形成され、前記配線の少なくとも一部の膜厚が前記第1電極膜又は前記第2電極膜の膜厚よりも厚い構成を有する。これにより、圧電薄膜共振器間を接続する配線部分を第1又は第2電極膜よりも厚く形成することで、この接続部分の抵抗を低減することができるため、圧電薄膜共振器自体の構成を変えることなく、フィルタの通過帯域における挿入損失を低減することができる。
【0017】
また、上記のフィルタは、例えば請求項10記載のように、前記配線における前記第1の電極膜又は前記第2の電極膜の膜厚よりも厚い膜厚を有する部分が、前記圧電薄膜共振器が形成された領域上に接しない構成とすることもできる。パターニング時の位置ずれにより共振器の共振部分にも導電層が付加されてしまうという問題を回避することができ、歩留りを向上できるフィルタが提供される。
【0018】
また、上記した何れかのフィルタは、例えば請求項11記載のように、前記配線の少なくとも一部の幅が、前記圧電薄膜共振器の幅よりも広い構成とすることもできる。これにより、既存の配線の幅を広く形成することで、圧電薄膜共振器間の接続部分の抵抗をより低減することができる。
【0019】
また、上記した何れかのフィルタは、例えば請求項12記載のように、前記配線の少なくとも前記一部が、前記圧電薄膜共振器の幅の等倍より広く、2倍より狭い幅である構成とすることもできる。これにより、チップ面積の過度な増加や、コストの増加や浮遊容量(浮遊インピーダンス)を防止しつつ、既存の配線の幅を広く形成することで、圧電薄膜共振器間の接続部分の抵抗をより低減することができる。
【0020】
また、上記した何れかのフィルタは、例えば請求項13記載のように、前記圧電薄膜共振器間の最短距離が、前記圧電薄膜共振器の幅の1.03倍から0.26倍の長さであるように構成することもできる。これにより、圧電薄膜共振器間を接続する配線の長さが十分短く設定されるため、この接続部分の抵抗をより低減することが可能となる。
【0021】
また、本発明は、請求項14記載のように、上記した何れかのフィルタを、パッケージに収容した構成を有する。これにより、上記のような効果を得られるフィルタをパッケージングして提供することが可能となる。
【0022】
また、本発明は、請求項15記載のように、空隙を有する基板と、該基板上に形成された第1電極膜と、該第1電極膜上に形成された圧電体膜と、該圧電体膜上に形成された第2電極膜と、を有する圧電薄膜共振器をラダー型に接続したフィルタの製造方法において、少なくとも2つの前記圧電薄膜共振器を接続する配線の少なくとも一部の幅を、前記圧電薄膜共振器の幅よりも広くパターニングする第1のステップを有する。これにより、既存の配線の幅を広く形成するだけで、圧電薄膜共振器間の接続部分の抵抗が低減され、圧電薄膜共振器自体の構成を変えることなく、フィルタの通過帯域における挿入損失が低減されたフィルタを製造することができる。
【0023】
また、本発明は、請求項16記載のように、空隙を有する基板と、該基板上に形成された第1電極膜と、該第1電極膜上に形成された圧電体膜と、該圧電体膜上に形成された第2電極膜と、を有する圧電薄膜共振器をラダー型に接続したフィルタの製造方法において、少なくとも2つの前記圧電薄膜共振器を接続する配線を形成する第1のステップと、前記配線の少なくとも一部に導電層を積層する第2のステップとを有する。これにより、既存の配線の厚みを第2の導電層の厚み分、厚くすることで圧電薄膜共振器間の接続部分の抵抗が低減され、圧電薄膜共振器自体の構成を変えることなく、フィルタの通過帯域における挿入損失が低減されたフィルタを製造することができる。
【0024】
また、上記の製造方法において、例えば請求項17記載のように、前記第2のステップが、バンプ下地層と同一の材料及び膜厚の前記導電層を形成してもよい。これにより、従来より圧電薄膜共振器に構成されているバンプ下地層と同様の構成で導電層を形成できるため、製造工程数を増加させること無くフィルタを製造することができる。
【0025】
また、上記の製造方法において、例えば請求項18記載のように、前記第2のステップが、金(Au),アルミニウム(Al),銅(Cu),チタン(Ti),クロム(Cr),タンタル(Ta)の少なくとも1つを含む単層導電膜として、又は、金(Au),アルミニウム(Al),銅(Cu),チタン(Ti),クロム(Cr),タンタル(Ta)の少なくとも1つを含む導電膜が少なくとも2層重ねられた積層導電膜として、前記導電層を形成してもよい。これにより、比較的抵抗率の低い材料を用いて第2の導電層が形成されるため、圧電薄膜共振器間の接続部分の抵抗をより低減させることができる。
【0026】
また、本発明は、請求項19記載のように、空隙を有する基板と、該基板上に形成された第1電極膜と、該第1電極膜上に形成された圧電体膜と、該圧電体膜上に形成された第2電極膜と、を有する圧電薄膜共振器をラダー型に接続したフィルタの製造方法において、少なくとも2つの前記圧電薄膜共振器を接続する配線を形成する第1のステップと、前記配線における少なくとも前記圧電薄膜共振器上の領域を所定の厚みまでエッチングする第2のステップとを有する。これにより、圧電薄膜共振器間を接続する配線部分が第1又は第2電極膜よりも厚く形成することで、この接続部分の抵抗が低減され、圧電薄膜共振器自体の構成を変えることなく、フィルタの通過帯域における挿入損失が低減されたフィルタを製造することができる。
【0027】
また、上記の製造方法において、例えば請求項20記載のように、前記第1のステップが、前記配線の少なくとも一部の幅を、前記圧電薄膜共振器の幅よりも広くパターニングしてもよい。これにより、既存の配線の幅を広く形成することで、圧電薄膜共振器間の接続部分の抵抗をより低減することができる。
【0028】
【発明の実施の形態】
〔第1の実施形態〕
まず、本発明の第1の実施形態について図面を用いて詳細に説明する。本実施形態は、複数の圧電薄膜共振器を有して構成されたラダー(梯子)型のフィルタにおいて、少なくとも2つの圧電薄膜共振器間を接続する配線部分の少なくとも一部の幅を圧電薄膜共振器の幅よりも広げることにより、接続部分の抵抗を低減する。更に本実施形態は、各共振器をできるだけ接近させた配置により接続部分の長さを短くすることでも、接続部分の抵抗を低減する。
【0029】
このように構成することで、既存の配線の幅を広く形成するだけで、圧電薄膜共振器間の接続部分の抵抗を低減することができるため、圧電薄膜共振器自体の構成を変えることなく、フィルタの通過帯域における挿入損失を低減することができる。以下、本実施形態について図面を用いて詳細に説明する。但し、本実施形態では、圧電薄膜共振器を用いてバンドパスフィルタ1を形成した場合について例を挙げる。
【0030】
図3は、本実施形態による圧電薄膜共振器を用いたバンドパスフィルタ1の構成を示す上面図である。また、図4は、図3に示すバンドパスフィルタ1のA−A’断面図である。
【0031】
図3及び図4を参照すると、バンドパスフィルタ1は、シリコン(Si)で形成された基板(Si基板ともいう)100上に、導電性薄膜で形成された第1の電極膜(下部電極膜141の一部)と、圧電性の材料で形成された圧電体膜101と、導電性薄膜で形成された第2の電極膜で(上部電極膜32の一部)とが積層された積層体から成る共振部分(直列共振器110及び並列共振器120,130)を有している。このように、バンドパスフィルタ1は圧電体膜101による電気信号とバルク弾性波との変換作用を利用した圧電薄膜共振器(直列共振器110及び並列共振器120,130)を複数組み合わせた構成を有することで、選択的な通過特性を実現している。
【0032】
尚、この構成において、導電性薄膜で形成された下部電極膜141には、直列共振器110に含まれる第1の電極膜の他に、直列共振器110間を接続するための配線部分12を形成する領域が含まれる。また、同様に、導電性薄膜で形成された上部電極膜32には、直列共振器110に含まれる第2の電極膜の他に、直列共振器110間及びこれらと並列共振器130とを接続するための配線部分11を形成する領域が含まれる。換言すれば、配線部分11は第2の電極膜と同一の層(上部電極膜32)により形成されており、また、配線部分12は第1の電極膜と同一の層(下部電極層141)により形成されている。即ち、本実施形態では、配線部分11,12が第1の電極膜又は第2の電極膜と同一の材料及び膜厚で形成されている。
【0033】
また、本実施形態では、図3を参照すると明らかなように、2つの直列共振器110及び並列共振器130を相互に接続する配線部分11の幅及び異なる配線部分11で接続された直列共振器110を相互に接続する配線部分12の幅(これらは共に幅L1)が、直列共振器110又は並列共振器130よりも広く形成されている。具体的には、配線部分11又は12における直列腕(2つの直列共振器110を接続する部分)の幅L1が直列共振器110の幅の略1.5倍(直列共振器の幅を77.5μmとすると略115μm)となっており、配線部分11における並列腕の(直列腕から垂直に並列共振器130へ延在する部分)の幅L2が並列共振器130の幅の略1.5倍(並列共振器130の幅を73.5μmとすると略110μm)となっている。尚、並列共振器120と直列共振器110とを接続する配線部分13も配線部分11と同様な構成により実現できる。
【0034】
このように、配線部分11,12及び13の幅を各々共振器(110,120,130)の幅よりも広く構成することで、本実施形態では、共振器(110,120,130)間の配線抵抗を低減できる。従って、この構成により、通過帯域外の抑圧を劣化させることなく、通過帯域における挿入損失を低減できる。尚、この幅広の構成は、接続部分11,12及び13の全ての領域において適用されていても、配線部分11,12及び13の一部の領域においてのみ適用されていてもよく、共振器(110,120,130)間の配線抵抗を低減できれば如何様にも変形して実施してよい。
【0035】
また、本実施形態によるバンドパスフィルタ1の等価回路を図5に示す。上記説明を図5に示す等価回路に照らし合わせると、本実施形態が、上述のように、直列共振器110間及び直列共振器110と並列共振器130と間を接続する配線部分11と、直列共振器110間を接続する配線部分12と、直列共振器110と並列共振器120とを接続する配線部分13との少なくとも1つ以上の抵抗値を低減させるためのものであることが容易に理解できる。尚、各共振器(110,120,130)に直列に接続されているインダクタンスは、バンドパスフィルタ1のバンプ形成用導電膜140を介して接続されたパッケージの配線により付加されたインダクタンスである。換言すれば、本実施形態によるバンドパスフィルタ1をパッケージに収納した場合、バンプ形成用導電膜140を介して接続されたマイクロストリップライン又はワイヤのインダクタンスが、各共振器(110,120,130)に対して直列に接続される。
【0036】
次に、図6及び図7の(a)〜(g)及び図4を用いて、バンドパスフィルタ1の製造方法を詳細に説明する。尚、以下の説明では、図3のA−A’方向の断面図を用いる。
【0037】
まず(a)のように、本実施形態による製造方法では、300μm厚のSi基板100上に、例えば100nmのモリブデン(Mo)と50nmのアルミニウム(Al)との積層構造を有する下部電極膜141をスパッタリング法により成膜する。
【0038】
次に(b)のように、フォトリソとウェットエッチング又はドライエッチングとにより、下部電極膜141を図3に示すような所定の形状にパターニングする。これにより、共振器(110,120,130)における第1の電極膜と配線部分12とを同一の工程で製造することができる。更に(c)のように、AlN(アルミニウム・窒素)より成る圧電体膜101と、100nmのMoより成る上部電極膜32とをスパッタリング法により成膜する。
【0039】
このように上部電極膜32を形成すると、次に(d)のように、周波数調整用の膜として、例えばAl(50nm)のパターン(以下、周波数調整用パターン131という)を並列共振器130が形成される領域上にリフトオフ法により形成する。
【0040】
更に(e)のように、フォトリソとウェットエッチング又はドライエッチングとにより上部電極膜32を所定の形状にパターニングし、且つ(f)のように、圧電体膜101を所定の形状にパターニングする。これにより、共振器(110,120,130)における第2の電極膜と配線部分11とを同一の工程で製造することができる。
【0041】
次に(g)のように、フリップチップボンディング時に必要なバンプ下地層であるAu(金:300nm)/Ti(チタン:100nm)の積層構造を有するパターン(バンプ形成用導電膜140)をリフトオフ法により形成し、更に、Si基板100の裏面にフォトリソによりレジストパターンを生成してドライエッチング又はウェットエッチングを行うことによって、図4のように、並列共振器130が形成される領域直下に空隙102を設ける。
【0042】
以上の工程を経ることで、本実施形態によるバンドパスフィルタ1が製造される。尚、バンプ形成用導電膜140は、フリップチップ搭載用のバンプ形成のために必要となる層(バンプ下地層)であるため、少なくともバンプを形成する部分に形成されていなければならない。
【0043】
また、図8に本実施形態によるバンドパスフィルタ1の通過特性と従来技術によるバンドパスフィルタ10(図1及び図2参照)の通過特性とを示す。尚、図8における本実施形態の通過特性は、直列共振器110の幅(円形であるため直径)を77.5μmとし、並列共振器120の幅(円形であるため直径)を52μmとし、並列共振器130の幅(円形であるため直径)を73.5μmとして、更に配線部分11における直列腕の幅L1を115μmとし、配線部分11における並列腕の幅L2を110μmとし、配線部分11における直列腕及び並列腕の長さL3を50μmとした場合の結果である。また、図8における従来技術の通過特性は、直列共振器110の幅(円形であるため直径)を77.5μmとし、並列共振器120の幅(円形であるため直径)を52μmとし、並列共振器130の幅(円形であるため直径)を73.5μmとして、更に配線部分11における直列腕の幅L1を77.5μmとし、配線部分11における並列腕の幅L2を73.5μmとし、配線部分11における直列腕及び並列腕の長さL3を50μmとした場合の結果である。
【0044】
図8を参照すると明らかなように、本実施形態の構成を有することで、配線抵抗を低減することができるため、通過帯域外の抑圧を劣化させることなく、通過帯域における挿入損失を低減できる。また、このような効果が得られるバンドパスフィルタ1を、製造工程を増やさずに製造することができる。ここで、配線部分11,12及び13の幅は、配線の抵抗を下げるという観点からできるだけ広いことが望ましいが、広げすぎるとチップ面積が増加し、コストの増加や浮遊容量(浮遊インピーダンス)を発生させる要因となるため、本実施形態では直列共振器110又は並列共振器120,130の幅より広く、且つその2倍程度以内とすることが好ましい。
【0045】
また、下部電極膜141,上部電極膜32の材料としては、抵抗が低く音響インピーダンスの高い材料が好ましい。これを満足する材料としては、例えばクロム(Cr),タンタル(Ta),白金(Pt),ロジウム(Rh),ルテニウム(Rt),タングステン(W),レニウム(Re),イリジウム(Ir),モリブデン(Mo)等が挙げられる。また、その層構造としては、単一材料又は複数材料の単層構造であっても積層構造であっても良い。
【0046】
更に、圧電体膜101の材料としては、上記のAlNに限らず、高い圧電性を示す材料、例えばZnOまたはPZT(チタン酸ジルコン酸鉛)またはPbTiO3(チタン酸鉛)としてもよい。
【0047】
また、本実施形態では、直列共振器110及び並列共振器120,130の形状を円形(図3参照)で示したが、この他にも例えば正方形,長方形,楕円等、いかなる形状であってもよい。また、本実施形態では各並列共振器120,130のグランドに繋がっている側のパッドが、導体パターン140で共通化されているが、各々独立していても構わない。
【0048】
また、各共振器(110,120,130)間の最短距離L3は、共振部分を破壊しない範囲内でできるだけ短いほうが、配線抵抗を抑える観点から望ましい。図9に、共振器間の距離を変えた場合のバンドフィルタ1の通過特性を示す。尚、図9では、直列共振器110の幅を77.5μmとし、最短距離L3を80μm(L1の1.03倍の長さ)、50μm(L1の0.65倍の長さ)、20μm(L1の0.26倍の長さ)の3種類とした場合について、各々の最小挿入損失[dB]を示す。
【0049】
図9を参照すると明らかなように、共振器間の最短距離L3を短くすることにより、挿入損失を低減することができる。これは、L3が短いほど、共振器間の抵抗が小さくなるためである。
【0050】
また、本実施形態によるバンドパスフィルタ1は、図10に示すように、パッケージ1Aにパッケージングして提供することも可能である。
【0051】
〔第2の実施形態〕
次に、本発明の第2の実施形態について図面を用いて詳細に説明する。本実施形態は、第1の実施形態と同様な構成において、上部電極膜32における配線部分11を、圧電薄膜共振器を構成する第2の電極膜と同一の層(第1の導電層)と、他の導電性材料によって形成された導電層(第2の導電層)との積層構造とし、更に、積層部分の膜厚を圧電薄膜共振器の第2電極膜よりも厚い構成とした場合の例である。以下、本実施形態を図面を用いて詳細に説明する。
【0052】
図11及び図12は、本実施形態によるバンドパスフィルタ2の構成を示す図である。尚、図11はバンドパスフィルタ2の上面図であり、図12はバンドパスフィルタ2のA−A’断面図である。
【0053】
本実施形態によるバンドパスフィルタ2は、上部電極膜32における周波数調整用パターン131が形成されていない領域(配線部分11’)上に、Au(300nm)/Ti(100nm)の積層構造を有する導電層33が付加された構成を有する。本実施形態では、このような構成を有することで、配線部分11’の抵抗を低減する。
【0054】
また、本実施形態では配線部分11’,12’の幅が共振器(直列共振器110及び並列共振器120,130)の直径の2倍である場合を例に挙げるが、本実施形態ではこれに限定されず、第1の実施形態と同様に、配線抵抗低減の観点からはできるだけ広いほうが望ましい。但し、広げすぎるとチップ面積が増加し、コストの増加や浮遊容量(浮遊インピーダンス)を発生させるため、第1の実施形態と同様に、直列共振器及び並列共振器120,130の幅より広く、且つ2倍程度以内とすることが好ましい。
【0055】
また、導電層33は、第1の実施形態におけるバンプ形成用導電膜140と同一の材料及び膜厚、即ち、Au(300nm)/Ti(100nm)の積層構造を有する層として形成することができる。但し、これに限られず、第1の導電層である下部電極膜32との密着性や抵抗の観点を満足すれば他の材料や層厚を用いた構成とすることができる。これは、例えば比較的抵抗値の低い材料、例えば、金(Au),アルミニウム(Al),銅(Cu),チタン(Ti),クロム(Cr)又はタンタル(Ta)の何れか1つ以上を主成分とする単層導電膜か、又は、Au,Al,Cu,Ti,Cr又はTaの何れか1つ以上を主成分とする導電膜が少なくとも2層重ねられた積層導電膜とした構成である。
【0056】
また、本実施形態において、配線部分11’に付加する導電層33を、例えば図13に示すように、直列共振器110及び並列共振器130から所定の距離xだけ隔てて設けることで、導電層33がフォトリソによるパターニング時の位置ずれにより共振器の共振部分にも付加されてしまうという問題を回避することができる。換言すれば、配線部分11’における導電層33を、直列共振器110及び並列共振器130の領域上に接しないように設計して製造することで、バンドパスフィルタ2の歩留りを向上させることが可能となる。但し、図13では直列共振器110間の接続のみに着目しており、(a)はその上面図を示し、(b)はそのB−B’断面図を示している。
【0057】
尚、他の構成は第1の実施形態と同様であるため、ここでは説明を省略する。また、その製造方法は、例えば導電層33とバンプ形成用導電膜140とを同一の材料及び膜厚で構成する場合、第1の実施形態における製造方法において、バンプ下地層であるAu(金:300nm)/Ti(チタン:100nm)の積層構造を有するパターン(バンプ形成用導電膜140)をリフトオフ法により形成する際(図7(g)参照)に、導電層33も形成するように構成することで容易に実現することが可能である。即ち、本実施形態によるバンドパスフィルタ2は、バンプ下地層であるバンプ形成用導電膜140を形成する工程において、同時に導電層を形成することが可能であるため、製造工程を増やすことなく容易且つ安価に配線抵抗を低減することができる。
【0058】
〔第3の実施形態〕
次に、本発明の第3の実施形態について図面を用いて詳細に説明する。上記の第2の実施形態では、配線部分11’上部に第2の導電層である導電層33を設けることで、直列共振器110間の配線抵抗を低減していた。これに対し、本実施形態では、導電層33を省き、これに対応する領域の上部電極膜32を他の領域よりも膜厚とした構成を有する。以下、本実施形態によるバンドパスフィルタ3の構成を図面を用いて詳細に説明する。
【0059】
図14及び図15は、本実施形態によるバンドパスフィルタ3の構成を示す図である。尚、図14はバンドパスフィルタ3の上面図であり、図15はバンドパスフィルタ3のA−A’断面図である。
【0060】
本実施形態によるバンドパスフィルタ3は、図14及び図15に示すように、上部電極膜32’における周波数調整用パターン131が形成されていない領域(配線部分11’’)が、周波数調整用パターン131が形成されている領域よりも膜厚に形成されている。これにより、直列共振器110間、及び直列共振器110及び並列共振器130間を接続する配線の抵抗値を低減することができる。
【0061】
尚、本実施形態において、上部電極膜32’における厚膜化された領域(配線部分11’)が直列共振器110及び並列共振器130に接しないように、例えば所定の距離x(図13参照)だけ隔てるように構成することで、第2の実施形態と同様に、パターニング時の位置ずれにより共振器の共振部分に位置する上部電極膜32’が厚膜化されるという問題を回避することができる。
【0062】
また、本実施形態によるバンドパスフィルタ3は、図6及び図7で示した製造方法において、第1の実施形態よりも膜厚に上部電極膜32’を形成し、この上部電極膜32’における周波数調整用パターン131が形成される領域をフォトリソとウェットエッチング又はドライエッチングとにより所定の膜厚(上部電極膜32と同程度の膜厚)までエッチングする工程を設けることで、製造することができる。また、他の構成は上記した第1及び第2の実施形態と同様であるため、ここでは説明を省略する。
【0063】
〔他の実施形態〕
以上、説明した実施形態は本発明の好適な一実施形態にすぎず、本発明はその趣旨を逸脱しない限り種々変形して実施可能である。
【0064】
【発明の効果】
以上説明したように、本発明によれば、既存の配線の幅を広く形成するだけで、圧電薄膜共振器間の接続部分の抵抗を低減することができるため、圧電薄膜共振器自体の構成を変えることなく、通過帯域における挿入損失が低減されたフィルタが提供される。更に、このフィルタの製造方法も提供される。
【0065】
また、本発明によれば、既存の配線の厚みを厚くすることで圧電薄膜共振器間の接続部分の抵抗を低減することができるため、圧電薄膜共振器自体の構成を変えることなく、フィルタの通過帯域における挿入損失を低減することができる。更に、従来より圧電薄膜共振器に構成されているバンプ下地層と同様の構成で導電層を形成できるため、製造工程数を増加させること無く製造できるフィルタが提供される。更に、このフィルタの製造方法も提供される。
【0066】
また、本発明によれば、パターニング時の位置ずれにより共振器の共振部分にも導電層が付加されてしまうという問題を回避することができ、フィルタの歩留りを向上させることができる。
【0067】
また、本発明によれば、圧電薄膜共振器間を接続する配線の長さを十分短く設定されるため、この接続部分の抵抗をより低減することが可能となる。
【0068】
更に、本発明によれば、上記のような効果を得られるフィルタをパッケージングして提供することが可能となる。
【図面の簡単な説明】
【図1】従来技術による圧電薄膜共振器を用いたバンドパスフィルタ10の構成を示す上面図である。
【図2】図1のバンドパスフィルタ10のA−A’断面図である。
【図3】本発明の第1の実施形態による圧電薄膜共振器を用いたバンドパスフィルタ1の構成を示す上面図である。
【図4】図3のバンドパスフィルタ1のA−A’断面図である。
【図5】図3に示すバンドパスフィルタ1の等価回路を示す図である。
【図6】本発明の第1の実施形態によるバンドパスフィルタ1の製造方法を示す断面図である(a)〜(d)。
【図7】本発明の第1の実施形態によるバンドパスフィルタ1の製造方法を示す断面図である(e)〜(g)。
【図8】本発明の第1の実施形態によるバンドパスフィルタ1と従来技術によるバンドパスフィルタ10との通過特性を示すグラフである。
【図9】本発明の第1の実施形態における共振器(110,120,130)間の距離と最小挿入損失との関係を示すグラフである。
【図10】本発明の第1の実施形態によるバンドパスフィルタ1のパッケージ1Aの概略を示す図である。
【図11】本発明の第2の実施形態によるバンドパスフィルタ2の構成を示す上面図である。
【図12】図11のバンドパスフィルタ2のA−A’断面図である。
【図13】本発明の第2の実施形態による導電層33の他の構成例を示す図であり、(a)は直列共振器110間に着目した上面図であり、(b)はそのB−B’断面図である。
【図14】本発明の第3の実施形態によるバンドパスフィルタ3の構成を示す上面図である。
【図15】図14に示すバンドパスフィルタ3のA−A’断面図である。
【符号の説明】
1、2 バンドパスフィルタ
1A パッケージ
11、11’、12、12’、13、13’ 配線部分
32、32’ 上部電極膜
33 導電層
Claims (20)
- 空隙を有する基板と、該基板上に形成された第1電極膜と、該第1電極膜上に形成された圧電体膜と、該圧電体膜上に形成された第2電極膜と、を有する圧電薄膜共振器をラダー型に接続したフィルタにおいて、
少なくとも2つの前記圧電薄膜共振器を接続する配線の少なくとも一部の幅が、前記圧電薄膜共振器の幅よりも広いことを特徴とするフィルタ。 - 前記配線は前記第1電極膜又は前記第2電極膜と同一層で形成されていることを特徴とする請求項1記載のフィルタ。
- 空隙を有する基板と、該基板上に形成された第1電極膜と、該第1電極膜上に形成された圧電体膜と、該圧電体膜上に形成された第2電極膜と、を有する圧電薄膜共振器をラダー型に接続したフィルタにおいて、
少なくとも2つの前記圧電薄膜共振器を接続する配線の少なくとも一部が、前記第1電極膜又は前記第2電極膜と同一層で形成された第1の導電層と、前記第1の導電層とは異なる材料を含む第2の導電層との積層構造を有することを特徴とするフィルタ。 - 前記第2の導電層は前記圧電薄膜共振器が形成された領域上に接しないように形成されていることを特徴とする請求項3記載のフィルタ。
- 前記第2の導電層は、金(Au),アルミニウム(Al),銅(Cu),チタン(Ti),クロム(Cr),タンタル(Ta)の少なくとも1つを含む単層導電膜であるか、又は、金(Au),アルミニウム(Al),銅(Cu),チタン(Ti),クロム(Cr),タンタル(Ta)の少なくとも1つを含む導電膜が少なくとも2層重ねられた積層導電膜であることを特徴とする請求項3又は4記載のフィルタ。
- 空隙を有する基板と、該基板上に形成された第1電極膜と、該第1電極膜上に形成された圧電体膜と、該圧電体膜上に形成された第2電極膜と、を有する圧電薄膜共振器をラダー型に接続したフィルタにおいて、
少なくとも2つの前記圧電薄膜共振器を接続する配線の少なくとも一部に、バンプ下地層と同一の材料及び膜厚である導電層を含むことを特徴とするフィルタ。 - 前記導電層は前記圧電薄膜共振器が形成された領域上に接しないように形成されていることを特徴とする請求項6記載のフィルタ。
- 前記導電層は、金(Au),アルミニウム(Al),銅(Cu),チタン(Ti),クロム(Cr),タンタル(Ta)の少なくとも1つを含む単層導電膜であるか、又は、金(Au),アルミニウム(Al),銅(Cu),チタン(Ti),クロム(Cr),タンタル(Ta)の少なくとも1つを含む導電膜が少なくとも2層重ねられた積層導電膜であることを特徴とする請求項6又は7記載のフィルタ。
- 空隙を有する基板と、該基板上に形成された第1電極膜と、該第1電極膜上に形成された圧電体膜と、該圧電体膜上に形成された第2電極膜と、を有する圧電薄膜共振器をラダー型に接続したフィルタにおいて、
少なくとも2つの前記圧電薄膜共振器を接続する配線が前記第1電極膜又は前記第2電極膜と同一層として形成され、前記配線の少なくとも一部の膜厚が前記第1電極膜又は前記第2電極膜の膜厚よりも厚いことを特徴とするフィルタ。 - 前記配線における前記第1の電極膜又は前記第2の電極膜の膜厚よりも厚い膜厚を有する部分が、前記圧電薄膜共振器が形成された領域上に接しないことを特徴とする請求項9記載のフィルタ。
- 前記配線の少なくとも一部の幅は、前記圧電薄膜共振器の幅よりも広いことを特徴とする請求項3から10の何れか1項に記載のフィルタ。
- 前記配線の少なくとも前記一部は、前記圧電薄膜共振器の幅の等倍より広く、2倍より狭い幅であることを特徴とする請求項1から11の何れか1項に記載のフィルタ。
- 前記圧電薄膜共振器間の最短距離が、前記圧電薄膜共振器の幅の1.03倍から0.26倍の長さであることを特徴とする請求項1から12の何れか1項に記載のフィルタ。
- 請求項1から13の何れか1項に記載の前記フィルタと、
該フィルタを収容するパッケージとを有することを特徴とするフィルタ装置。 - 空隙を有する基板と、該基板上に形成された第1電極膜と、該第1電極膜上に形成された圧電体膜と、該圧電体膜上に形成された第2電極膜と、を有する圧電薄膜共振器をラダー型に接続したフィルタの製造方法において、
少なくとも2つの前記圧電薄膜共振器を接続する配線の少なくとも一部の幅を、前記圧電薄膜共振器の幅よりも広くパターニングする第1のステップを有することを特徴とするフィルタの製造方法。 - 空隙を有する基板と、該基板上に形成された第1電極膜と、該第1電極膜上に形成された圧電体膜と、該圧電体膜上に形成された第2電極膜と、を有する圧電薄膜共振器をラダー型に接続したフィルタの製造方法において、
少なくとも2つの前記圧電薄膜共振器を接続する配線を形成する第1のステップと、
前記配線の少なくとも一部に導電層を積層する第2のステップと
を有することを特徴とするフィルタの製造方法。 - 前記第2のステップは、バンプ下地層と同一の材料及び膜厚の前記導電層を形成することを特徴とする請求項16記載のフィルタの製造方法。
- 前記第2のステップは、金(Au),アルミニウム(Al),銅(Cu),チタン(Ti),クロム(Cr),タンタル(Ta)の少なくとも1つを含む単層導電膜として、又は、金(Au),アルミニウム(Al),銅(Cu),チタン(Ti),クロム(Cr),タンタル(Ta)の少なくとも1つを含む導電膜が少なくとも2層重ねられた積層導電膜として、前記導電層を形成することを特徴とする請求項16又は17記載のフィルタの製造方法。
- 空隙を有する基板と、該基板上に形成された第1電極膜と、該第1電極膜上に形成された圧電体膜と、該圧電体膜上に形成された第2電極膜と、を有する圧電薄膜共振器をラダー型に接続したフィルタの製造方法において、
少なくとも2つの前記圧電薄膜共振器を接続する配線を形成する第1のステップと、
前記配線における少なくとも前記圧電薄膜共振器上の領域を所定の厚みまでエッチングする第2のステップと
を有することを特徴とするフィルタの製造方法。 - 前記第1のステップは、前記配線の少なくとも一部の幅を、前記圧電薄膜共振器の幅よりも広くパターニングすることを特徴とする請求項16から19の何れか1項に記載のフィルタの製造方法。
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