JP2004095058A - 半導体記憶装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 62
- 230000004913 activation Effects 0.000 claims description 39
- 238000001514 detection method Methods 0.000 claims description 39
- 230000004044 response Effects 0.000 claims description 33
- 230000008878 coupling Effects 0.000 claims description 19
- 238000010168 coupling process Methods 0.000 claims description 19
- 238000005859 coupling reaction Methods 0.000 claims description 19
- 230000003213 activating effect Effects 0.000 claims description 9
- 239000011159 matrix material Substances 0.000 claims description 7
- 230000008054 signal transmission Effects 0.000 claims description 4
- 230000008859 change Effects 0.000 description 68
- 238000010586 diagram Methods 0.000 description 38
- 230000000295 complement effect Effects 0.000 description 16
- 230000007423 decrease Effects 0.000 description 12
- 230000000694 effects Effects 0.000 description 10
- 230000003071 parasitic effect Effects 0.000 description 9
- 238000007667 floating Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 238000007599 discharging Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- PSLWZOIUBRXAQW-UHFFFAOYSA-M dimethyl(dioctadecyl)azanium;bromide Chemical compound [Br-].CCCCCCCCCCCCCCCCCC[N+](C)(C)CCCCCCCCCCCCCCCCCC PSLWZOIUBRXAQW-UHFFFAOYSA-M 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- ZYHQYSIVGCZMNM-UHFFFAOYSA-N 4-(2-hydroxyethylsulfonyloxy)butyl 2-hydroxyethanesulfonate Chemical compound OCCS(=O)(=O)OCCCCOS(=O)(=O)CCO ZYHQYSIVGCZMNM-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/026—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in sense amplifiers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C29/50012—Marginal testing, e.g. race, voltage or current testing of timing
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/14—Dummy cell management; Sense reference voltage generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/06—Sense amplifier related aspects
- G11C2207/065—Sense amplifier drivers
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Abstract
【解決手段】所定数のワード線毎に、複数のダミーセルを有するダミー回路(1a−1c)を設ける。対応のワード線の選択時、このダミー回路に含まれる複数のダミーセルを用いて正規ビット線と同一負荷のダミービット線(DBL)を駆動する。このダミービット線(DBL)の電位をダミーセンスアンプ(DSA)により検出してセンスイネーブル信号(SE)を生成する。
【選択図】 図1
Description
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に、センスアンプを用いて選択メモリセルのデータを読出す半導体記憶装置に関する。より特定的には、この発明は、センスアンプの活性化タイミングの最適化のための構成に関する。
【0002】
【従来の技術】
半導体記憶装置には、内部回路がスタティックに動作するスタティック型メモリ(SRAM:スタティック・ランダム・アクセス・メモリ)がある。このSRAMは、内部回路がスタティックに動作し、またメモリセルの行および列がほぼ同時に選択されるため、高速アクセスが可能であり、高速処理用途において広く用いられている。
【0003】
図34は、従来のSRAMの要部の構成を概略的に示す図である。図34において、メモリアレイにおいて、SRAMセルMCが行列状に配列される。図34においては、(m+1)行(n+1)列にSRAMセルMCが配置される。SRAMセルMCの各行に対応してワード線WL0ないしWLmが配置され、SRAMセルMCの各列に対応してビット線対BL0,ZBL0からBLn,ZBLnが配置される。
【0004】
ワード線WL0ないしWLmそれぞれに対応してワード線ドライバWD0ないしWDmが配置され、ビット線対BL0,ZBL0−BLn,ZBLnそれぞれに対応して、列選択ゲートCSG0−CSGnが配置される。
【0005】
ワード線ドライバWD0−WDmは、それぞれ、インバータで構成され、Xアドレス信号に基づいて生成されるワード線選択信号WX0−WXmに従ってそれぞれ、ワード線WL−WLmを選択状態へ駆動する。従って、ワード線選択信号WX0ないしWXnは選択時、L(論理ローレベル)レベルであり、選択ワード線がHレベル(論理ハイレベル)に駆動される。
【0006】
列選択ゲートCSG0−CSGnは、それぞれYアドレス信号に基づいて生成される列選択信号Y0−Ynに従って導通し、導通時、対応のビット線対BL0,ZBL0−BLn,ZBLnを内部データバスDBに結合する。内部データバスDBは、相補データ信号を転送する内部データバス線DBLおよびZDBLを含む。
【0007】
内部データバスDBに対して、この内部データバスの相補データ線DBLおよびZDBLの信号を差動増幅するセンスアンプSAが設けられる。センスアンプSAは、遅延調整素子DLEからのセンスイネーブル信号SEの活性化に応答して、内部データバスDBに選択ビット線から転送された相補データ信号を差動増幅して、内部読出データDOを生成する。
【0008】
遅延調整素子DLEは、1例として縦続接続される遅延インバータで構成され、センストリガ信号SATRの遅延時間を調整して、センスイネーブル信号SEを生成する。この遅延調整素子DLEへ与えられるセンストリガ信号SATRは、データ読出時、ビット線プリチャージ信号またはワード線活性化信号に基づいて生成される。
【0009】
センスアンプSAは、所定数のビット線対ごとに設けられる。すなわち、内部読出データビット数に応じて、このメモリセルアレイが複数の列ブロックに分割される。各列ブロックに対してセンスアンプSAが配置され、これらの各列ブロックに対応して配置されるセンスアンプに対し共通に、遅延調整素子DLEからのセンスイネーブル信号SEが与えられる。次に、この図34に示すSRAMのデータ読出時の動作について簡単に説明する。
【0010】
Xアドレス信号に従って、ワード線選択信号WX0−WXmの1つが選択状態へ駆動される。ワード線ドライバWD0−WDmにより、このXアドレス信号により指定されたワード線WLが選択状態へ駆動され、この選択ワード線に接続されるSRAMセルMCの記憶データが、対応のビット線対BL0,ZBL0−BLn,ZBLnに読出される。SRAMセルMCは、その構成は、後に説明するが、内部の記憶ノードに相補データが格納されており、ビット線対BL0,ZBL0−BLn,ZBLnにおいて、一方のビット線が、Lレベルデータに従ってプリチャージ電位より低下する。ここで、ビット線対BL0,ZBL0−BLn,ZBLnは、スタンバイ時、すべて、電源電圧レベルにプリチャージされている。
【0011】
SRAMにおいては、Xアドレス信号とYアドレス信号とが、並行して与えられる。ワード線選択と並行して、列選択動作が行なわれ、Yアドレス信号に従って、列選択信号Y0−Ynの1つが選択状態へ駆動され、応じて列選択ゲートCSG0−CSGnのうちの選択列に対応する列選択ゲートが導通し、選択列のビット線対が内部データバスDBのデータバス線DBLおよびZDBLに結合される。
【0012】
ワード線選択からある時間が経過すると、選択ビット線の電位差が大きくなり、応じて、内部データバスDBにおける電位差も大きくなり、センスアンプSAにおいて感知可能な電位差まで到達する。遅延調整素子DLEは、センスアンプSAにおけるセンスタイミングを調整しており、内部データバスDBの電位差が十分の大きさとなると、センスイネーブル信号SEを活性化し、センスアンプSAにセンス動作を開始させる。センスアンプSAは、内部データバスDB上の相補データ信号を差動増幅して内部読出データDOを生成する。
【0013】
図35は、図34に示すセンスアンプSAの構成の一例を示す図である。図35において、センスアンプSAは、交差結合されるPチャネルMOSトランジスタ(絶縁ゲート型電界効果トランジスタ)PQaおよびPQbと、交差結合されるNチャネルMOSトランジスタNQaおよびNQbと、センスイネーブル信号SEに従ってセンスノードSNaを内部データバス線DBLに結合するPチャネルMOSトランジスタPQcと、センスイネーブル信号SEに応答してセンスノードSNbを内部データバス線XDBLに結合するPチャネルMOSトランジスタPQdと、センスイネーブル信号SEに従って、MOSトランジスタNQaおよびNQbのソースを接地ノードに結合するNチャネルMOSトランジスタNQcを含む。
【0014】
PチャネルMOSトランジスタPQaは、電源ノードとセンスノードSNaの間に接続されかつそのゲートがセンスノードSNbに接続される。PチャネルMOSトランジスタPQbは、電源ノードとセンスノードSNbの間に接続されかつそのゲートが、センスノードSNbに接続される。NチャネルMOSトランジスタNQaは、センスノードSNaとMOSトランジスタNQcの間に接続されかつそのゲートがセンスノードSNbに接続される。NチャネルMOSトランジスタNQbは、センスノードSNbとMOSトランジスタNQcの間に接続されかつそのゲートがセンスノードSNaに接続される。
【0015】
内部データバス線DBLおよびZDBLは、図34に示すデータバスDBに含まれる1ビットデータバス線であり、データ読出時、列選択ゲートを介して選択ビット線対に結合される。
【0016】
このセンスアンプSAは、さらに、センスノードSNaおよびSNbの信号をラッチして、内部読出データDOを生成する保持回路HKを含む。次に、この図35に示すセンスアンプSAの動作を、図36に示すタイミング図を参照して説明する。
【0017】
データ読出時において、ビット線BLおよびZBLは、図示しないビット線負荷回路により電源電圧レベルにプリチャージされている。Xアドレス信号に従って、アドレス指定された行に対応するワード線WLの電位がHレベルに立上がり、この選択ワード線に接続されるメモリセルのデータがビット線BLおよびZBLに読出される。SRAMセルMCにおいては、1対の記憶ノードに、HレベルデータおよびLレベルデータの相補データが格納されており、このLレベルデータを記憶する記憶ノードに接続するビット線が、メモリセルのドライバトランジスタを介して放電され、その電圧レベルが低下する。
【0018】
このワード線選択と並行して、列選択が行なわれており、選択列に対応するビット線BLおよびZBLが内部データバス線DBLおよびZDBLに接続される。センスアンプイネーブル信号SEはLレベルであるため、MOSトランジスタPQcおよびPQdは導通状態であり、このビット線BLおよびZBLの電位変化はセンスノードSNaおよびSNbに伝達される。時刻taにおけるように、センスノードSNaおよびSNbの電位差が小さい場合には、センスマージンが小さくセンスアンプSAが誤動作を生じる可能性がある。
【0019】
しかしながら、時刻tbにおいて、ビット線BLおよびZBLの電位差が十分に拡大され、応じてセンスノードSNaおよびSNbの電位差も十分大きくされると、センスイネーブル信号SEが活性化される。応じて、センスアンプSAにおいて、MOSトランジスタPQcおよびPQdが非導通状態となり、またMOSトランジスタNQcがHレベルとなり、センスアンプSAが活性化される。
【0020】
センスアンプSAの活性化時においては、センスアンプSAは、センスノードSNaおよびSNbが内部データバス線DBLおよびZDBLから分離されており、「電荷閉じ込め」方式に従って高速でセンス動作を行ない、センスノードSNaおよびSNbに生じた電位差を差動増幅し、ハイレベルのセンスノードが電源電圧レベル、ローレベルのセンスノードが接地電圧レベルにまで駆動される。センスアンプSAは、センスイネーブル信号SEの活性状態の間、センスノードSNaおよびSNbにそれぞれ増幅したデータをラッチする。
【0021】
保持回路HKがセンスノードSNaおよびSNbのデータをラッチし、内部読出データDOを生成する。この保持回路HKは、例えばセンスイネーブル信号などのタイミング信号に応答してセンスノードSNaおよびSNbのデータをラッチしてもよく、また、単に、インバータラッチなどのラッチ回路で構成されてもよい。この保持回路を利用することにより、データ出力タイミングの調整および出力データの確定期間の確保などを図る。
【0022】
センスアンプSAは、活性化期間中、増幅したデータをセンスノードSNaおよびSNbにラッチしており、ラッチ型センスアンプと呼ばれる。このラッチ型センスアンプを、通常のカレントミラー型センスアンプに代えて用いることにより、以下の利点が得られる。すなわち、半導体集積回路においては、加工技術の微細化に伴って集積度が大きくなるにつれ、消費電力の削減が、発熱による誤動作の防止などの観点から強く要求されてきている。SRAMなどのメモリにおいても例外ではない。カレントミラー型センスアンプを利用する場合、電流源が必要であり、データ保持時において、定常電流が流れて消費電流が増大する。しかしながら、ラッチ型センスアンプSAの場合には、センスノードSNaおよびSNbの電圧を差動増幅するセンス動作時において一時的に電流が流れるだけであり、センスノードSNaおよびSNbが電源電圧VCCおよび接地電圧レベルに駆動された後には電流は流れない。したがって、カレントミラー型センスアンプに比べて消費電力を大幅に低減することができる。
【0023】
また、センスノードSNaおよびSNbを、センス動作時、内部データバスから切離すことにより、センスアンプSAは、センスノードSNaおよびSNbを駆動することが要求されるだけであり、小さな負荷を高速で駆動することができ、高速かつ低消費電流でセンス動作を行なうことができる。
【0024】
このセンスアンプSAの動作タイミングを最適化し、十分なセンスマージンで、早いタイミングでセンス動作を行なうために、図34に示す遅延調整素子DLEが設けられる。
【0025】
【発明が解決しようとする課題】
ラッチ型センスアンプSAは、データの増幅動作後、直流電流が流れないという利点に加えて、ゲインが大きいという特徴がある。センスアンプSAは、ゲインが大きいほど、ビット線間電位差が微小でも、その電位差を検出することができる。しかしながら、ラッチ型センスアンプSAにおいては、一旦データを検出して増幅した場合、ラッチ状態となるため、その検出/増幅データを補正することができない。
【0026】
したがって、ビット線間すなわちセンスノードSNaおよびSNbの電位差が十分大きくならないうちに、たとえば図36に示す時刻taにおいてセンス動作を開始した場合、このセンスアンプSAを構成するトランジスタの特性のばらつきおよびビット線に生じるノイズの影響などにより、正しくデータを検出することができない可能性がある。このような誤読出を防止するために、遅延調整素子DLEにより、十分ビット線間の電位差が拡大した時点tbで、センスイネーブル信号SEを活性化する。しかしながら、このセンス動作を開始する時刻tbが遅い場合には、読出速度が低下し、高速のデータ読出を行なうことができなくなる。
【0027】
したがって、この図34に示す遅延調整素子DLEを用いて、センスイネーブル信号SEの活性化タイミングを微調整する方法が一般的に用いられる。しかしながら、この遅延調整素子DLEを用いた場合、メモリセルの製造後のトランジスタ特性のばらつきによるビット線電位変化のばらつきが生じた場合、正確なセンスタイミングを設定することができなくなる。このようなばらつきを考慮する場合、最悪ケースを想定して、センスイネーブル信号SEの活性化タイミングを決定する必要がある。したがってこのような最悪ケースを想定する場合、センス活性化タイミングが遅くなり、高速のデータ読出を行なうことができなくなる。
【0028】
このような問題を解決する手法として、たとえば、特開平9−259589号公報に示されるように、ダミーセルを利用して、メモリセルのトランジスタ特性のばらつきを、センスイネーブル活性化タイミングの生成に反映する方法が考えられている。この先行技術において、ダミーセルを、正規メモリセル行に対応して配置し、このダミーセルに対して設けられるビット線の負荷(寄生容量)を、正規メモリセルが接続するビット線の負荷と同じとする。ワード線は、正規メモリセルおよびダミーセルに対して共通である。
【0029】
したがって、ダミービット線の電位変化速度が、正規ビット線の電位変化速度と同じとなり、ダミービット線の電位を検出して、センスアンプを活性化する。ダミーセルおよび正規メモリセルが、ワード線を共有しており、このワード線選択までに要する遅延時間が同じである。したがってセンスアンプのセンス動作開始時においては、正規ビット線対においても、ダミービット線と同様、その電位差が、たとえばVDD/2となっており、センスアンプに伝達されており、十分にセンスマージンを確保してセンス動作を行なうことができる。
【0030】
しかしながら、ラッチ型センスアンプSAを用いた場合、そのゲインは大きいため、ビット線間電位差は、VCC/2以下であっても、センス動作を正確に行なうことができる。したがって、この先行技術の場合、必要以上にセンスマージンが大きくなっており、高速で内部読出データを生成することができない。また、必要以上のビット線振幅を大きくしており、ビット線充電電流が増大し消費電流が増大する。
【0031】
したがって、最適センスタイミングを設定するためには、メモリセルのアレイ構成に応じて、センスイネーブル信号SEの活性化タイミングを調整する必要がある。ワード線およびビット線の数(ワードビット構成)が変更されるような場合、多様なビット・ワード構成に対して、個々に、センスアンプの活性化タイミングを調整する必要がある。メモリコンパイラ等の自動生成ツールを用いる場合、最悪ケースを想定して、回路設計が行なわれるため、センスタイミングを最適化することができず、個々にセンス活性化のタイミングを調整する必要があり、設計効率が低下するという問題が生じる。
【0032】
また、特表平5−504648において、正規ワード線と別に、ダミーワード線を設け、このダミーワード線により、複数のダミーセルを同時に選択状態へ駆動してダミービット線の電位を放電する構成が示されている。この構成においては、複数のダミーセルによりダミービット線が駆動されており、正規ビット線よりもダミービット線の電位変化速度を大きくすることができ、正規ビット線の電位が小さい時点でセンスアンプを活性化することができる。
【0033】
しかしながら、この先行技術の構成の場合、正規ワード線と別にダミーワード線を別に設け、正規ワード線デコーダと同じタイミングでダミーワード線デコーダを活性化してダミーワード線を選択状態へ駆動している。したがって、ダミーワード線および正規ワード線の選択タイミングへの駆動タイミングを同じとすることができず、ダミーセルが選択状態へ駆動されるまでの遅延時間と正規メモリセルが選択状態へ駆動されるまでの遅延時間にずれが生じ、正確に、センスタイミングを設定することができなくなるという問題が生じる。
【0034】
また、ダミーワード線の位置が、選択正規ワード線の位置にかかわらず固定されており、このダミービット線の電位変化速度も、常に同じである。したがって、センスアンプに近い正規ワード線が選択され、このビット線の電位変化が比較的早くセンスアンプに伝達される場合においても、センスアンプ活性化タイミングの調整を行なうことができなくなり、この場合、ビット線間電位差が大きくなった状態でセンスアンプを活性化するという問題が生じる。
【0035】
特に、この場合、選択正規ワード線の位置に応じて、センスアンプのセンスノードの電位差が異なるタイミングでセンスアンプが活性化される。従って、センスマージンを十分に確保するためには、センスタイミングを最小電位差でセンスアンプを活性化するタイミングに設定する必要があり、センスアンプに近い正規ワード線選択時においてビット線電位差が必要以上に大きくなるという問題が生じる。
【0036】
したがって、この先行技術においても、個々の回路の製造後のばらつきを調整する必要が生じる。また、ダミーワード線が、正規ワード線と同一方向に延在しており、このダミーワード線には、正規ワード線と異なる数のダミーセルが接続され、ワード線の負荷が正規ワード線とダミーワード線とで異なり、正確に、ダミービット線および正規ビット線を同じタイミングで駆動することができなくなり、正確に、センスタイミングを検出することができないという問題が生じる。
【0037】
したがって、この先行技術においても、ビット線数、すなわちビット構成が異なり、正規ワード線の負荷が変更される場合、個々にダミーワード線駆動タイミングを、調整する必要が生じるという問題がある。
【0038】
それゆえ、この発明の目的は、容易に、センス動作活性化タイミングを内部で正確にかつ自動的に生成することのできる半導体記憶装置を提供することである。
【0039】
この発明の他の目的は、ビット/ワード構成にかかわらず、自動的に、最適なセンスイネーブルタイミングを生成することのできる半導体記憶装置を提供することである。
【0040】
この発明のさらに他の目的は、製造後のトランジスタ特性のばらつきにかかわらず、正確に、最適タイミングでセンスアンプを活性化することのできる半導体記憶装置を提供することである。
【0041】
【課題を解決するための手段】
この発明の第1の観点に係る半導体記憶装置は、行列状に配列される複数の正規メモリセルと、各正規メモリセルの行に対応して配置され、各々に対応の行の正規メモリセルが接続する複数の正規ワード線と、各正規ワード線に対応してかつ対応の正規ワード線と分離して配置されかつさらに列方向に整列して少なくとも1列に配置される複数のダミーセルとを含む。各ダミーセルは、予め定められた論理レベルのデータを格納する。
【0042】
この発明の第1の観点に係る半導体記憶装置は、さらに、ダミーセル列に対応して配置され、対応の列のダミーセルが接続するダミービット線と、各々が所定数の正規ワード線に対応して配置され、対応の所定数の正規ワード線のいずれかの正規ワード線の選択時、対応して配置される所定数のダミーセルを選択状態へ駆動する複数のダミーセル選択回路と、ダミービット線の電位を検出して、選択正規メモリセルのデータのセンスタイミングを与えるセンス活性化信号を生成するダミーセンス回路を含む。
【0043】
好ましくは、ダミーセル選択回路は、対応の所定数のダミーセルに共通に結合されるダミーワード線と、対応の正規ワード線に対する選択信号に従って、ダミーワード線を選択状態に駆動するダミーワード線駆動回路とを含む。
【0044】
好ましくは、各ダミーセル選択回路は、対応の所定数のダミーセルに共通に結合されるダミーワード線と、対応の正規ワード線に対する選択信号に従って対応のダミーワード線を選択状態へ駆動するダミーワード線駆動回路を含む。
【0045】
好ましくは、ダミーワード線駆動回路は、対応の所定数の正規ワード線上の信号を受ける論理ゲートを含む。
【0046】
これに代えて、好ましくは、ダミーワード線駆動回路は、対応の所定数の正規ワード線それぞれに対するワード線選択信号を受ける論理ゲートを含む。
【0047】
これに代えて、また、好ましくは、ダミーワード線駆動回路は、対応の正規ワード線の非選択時、信号線を第1の電圧レベルに駆動するプリチャージ回路と、この対応の所定数の正規ワード線のいずれかの正規ワード線の選択時、この信号線を第2の電圧レベルに駆動する選択検出回路と、この信号線の第2電圧レベルの信号に従ってダミーワード線を選択状態へ駆動する選択回路とを含む。
【0048】
好ましくは、選択検出回路は、対応の所定数の正規ワード線それぞれに対応して配置され、対応の正規ワード線の選択時、この信号線を第2の電圧レベルに駆動するドライブトランジスタを含む。
【0049】
好ましくは、これに代えて、また、ダミーセル選択回路は、所定数のダミーセルに共通に配置されるダミーワード線と、所定数の正規ワード線の組を選択する正規ワード線ブロック選択信号に従って、信号線を第1の電圧レベルに所定するプリチャージ回路と、この所定数の正規ワード線のいずれかの選択時、信号線を第2の電圧レベルに駆動する選択回路と、この信号線の信号に従ってダミーワード線を選択状態へ駆動するドライバとを含む。
【0050】
好ましくは、この選択回路は、所定数の正規ワード線それぞれに対応して配置され、対応の正規ワード線の選択時、この信号線を第2の電圧レベルに駆動するドライブトランジスタを備える。
【0051】
これに代えて、好ましくは、ダミーセル選択回路は、所定数のダミーセルに共通に配置されるダミーワード線と、動作サイクル規定信号に従って信号線を第1の電圧レベルに設定するプリチャージ回路と、所定数の正規ワード線のいずれかの選択時、信号線を第2の電圧レベルに駆動する選択回路と、この信号線の信号に従ってダミーワード線を選択的に選択状態へ駆動するドライバとを含む。
【0052】
好ましくは、動作サイクル規定信号は、正規メモリセルの列に対応して配置されるビット線の所定電位へのプリチャージを指示するビット線プリチャージ指示信号である。
【0053】
好ましくは、ダミーセル選択回路は、この信号線をダミーワード線の信号に従って第1の電圧レベルに維持するラッチトランジスタをさらに含む。
【0054】
これに代えて、好ましくは、ダミーセル選択回路は、所定数のダミーセルに共通に配置され、これらの所定数のダミーセルが接続するダミーワード線と、所定数の正規ワード線の選択正規ワード線をダミーワード線に結合する信号伝達回路とを含む。
【0055】
好ましくは、この信号伝達回路は、所定数の正規ワード線それぞれに対応して配置され、対応の正規ワード線の選択時、該対応の正規ワード線をダミーワード線に結合するパストランジスタを含む。
【0056】
好ましくは、このダミーセル選択回路は、さらに、所定数の正規ワード線の非選択時、ダミーワード線を非選択状態に維持するリセット回路を含む。
【0057】
好ましくは、さらに、センス活性化信号に応答して、正規ワード線を非選択状態に設定する回路をさらに含む。
【0058】
この発明の第2の観点に係る半導体記憶装置は、複数のポートを介してアクセス可能なであり、それぞれ行列状に配列される複数の正規メモリセルと、各メモリセル行に対応して配置され、各々に対応の行の正規メモリセルが接続する複数の第1ポート正規ワード線とを含む。これらの複数の第1ポート正規ワード線の各々は、複数のポートのうちの第1のポートを介してのアクセス時に、アドレス信号に従って選択される。
【0059】
この発明の第2の観点に係る半導体記憶装置は、さらに、各メモリセル行に対応して配置され、各々に対応の行の正規メモリセルが接続する複数の第2ポート正規ワード線を含む。これら複数の第2ポート正規ワード線は、複数のポートの第2のポートを介してのアクセス時に、与えられたアドレス信号に従って選択される。
【0060】
この発明の第2の観点に係る半導体記憶装置は、さらに、第1ポート正規ワード線に対応してかつ対応の第1ポート正規ワード線と分離して列方向に整列して少なくとも1列に配置される複数の第1のダミーセルと、第2ポート正規ワード線に対応してかつ対応の第2ポート正規ワード線と分離して列方向に整列して少なくとも1列に配置される複数の第2のダミーセルと、第1のダミーセルに対応して配置され、第1のダミーセルが共通に接続される第1のダミービット線と、第2のダミーセルに対応して配置され、第2のダミーセルが共通に接続する第2のダミービット線と、所定数の第1ポート正規ワード線にそれぞれが対応して配置され、対応の第1ポート正規ワード線のいずれかの第1ポート正規ワード線の選択に応答して対応の第1のダミーセルの組を選択状態へ駆動して第1のダミービット線を駆動する複数の第1のダミーセル選択回路と、所定数の第2ポート正規ワード線にそれぞれ対応して配置され、対応の第2ポート正規ワード線のいずれかの第2ポート正規ワード線の選択時、対応の第2のダミーセルの組を選択状態へ駆動して第2のダミービット線を駆動する複数の第2のダミーセル選択回路と、第1のダミービット線の電圧を検出して第1のポートからアクセスされたメモリセルのデータ読出を行なうためのセンスアンプを活性化する第1のセンスアンプ活性化信号を生成する第1のダミーセンス回路と、第2のダミービット線の電圧を検出して、第2のポートからアクセスされたメモリセルのデータ読出を行なうためのセンスアンプを活性化する第2のセンスアンプ活性化信号を生成する第2のダミーセンス回路とを含む。
【0061】
好ましくは、第1のダミーセルは、対応の第1および第2のダミーワード線に結合する第1および第2のポートアクセストランジスタを含み、第1および第2のダミーワード線は、所定数の第1のダミーセルに共通に結合される。この構成において、第1のダミーセル選択回路は、対応の所定数の第1ポート正規ワード線の選択時に、第1のダミービット線へ対応のダミーセルの記憶ノードを第1ポートアクセストランジスタを介して結合する選択回路と、第1ポート正規ワード線と、この第1ポート正規ワード線に対応して同一行に配置される第2ポート正規ワード線がともに選択されるとき、所定数のダミーセルの第2ポートアクセストランジスタを介して記憶ノードを第1のサブダミービット線に結合する回路とを含む。この第1のサブダミービット線は、複数の第1のダミーセルに共通に配置される。
【0062】
これに代えて、好ましくは、第2のダミーセルは、それぞれ、第1および第2のダミーワード線それぞれに結合する第1および第2のポートアクセストランジスタを含む。第2のダミーセル選択回路は、対応の所定数の第2ポート正規ワード線のいずれかの選択時に、第2のダミービット線へ対応のダミーセルの第2のポートアクセストランジスタを介して対応の記憶ノードを結合する選択回路と、第2ポート正規ワード線と、この第2ポート正規ワード線と同一行に配置される第1ポート正規ワード線がともに選択されるとき、対応の所定数の第2のダミーセルの第1ポートアクセストランジスタを介して記憶ノードを第2サブダミービット線に結合する回路とを含む。この第2のサブダミービット線は複数の第2のダミーセルに共通に配置される。
【0063】
好ましくは、第1のダミーセル選択回路の各々は、対応の所定数の第1のダミーセルに共通に結合される第1および第2のダミーワード線と、対応の第1ポート正規ワード線のいずれかの選択時、第1のダミーワード線を選択状態に駆動する第1の回路と、同一行に配置された第1および第2のポート正規ワード線の選択時、第2のダミーワード線を選択状態に駆動する第2の回路とを含む。第1のダミーセルの各々は、第1のダミーワード線の選択時、記憶ノードを第1のダミービット線に結合する第1アクセストランジスタと、第2のダミーワード線の選択時、この記憶ノードをサブダミービット線に結合する第2のアクセストランジスタを含む。サブダミービット線は、複数の第1のダミーセルに共通に結合される。
【0064】
これに代えて、好ましくは、第2のダミーセル選択回路の各々は、対応の所定数の第2のダミーセルに共通に結合される第1および第2のダミーワード線と、対応の第2ポート正規ワード線のいずれかの選択時、第1のダミーワード線を選択状態に駆動する第1の回路と、同一行に配置された第1および第2のポート正規ワード線の選択時、第2のダミーワード線を選択状態に駆動する第2の回路とを含む。第2のダミーセルの各々は、第1のダミーワード線の選択時、記憶ノードを第1のダミービット線に結合する第1アクセストランジスタと、第2のダミーワード線の選択時、この記憶ノードをサブダミービット線に結合する第2のアクセストランジスタを含む。サブダミービット線は、複数の第2のダミーセルに共通に結合される。
【0065】
所定数の正規ワード線ごとにダミーセルの組を設け、対応の正規ワード線の選択に従って、対応のダミーセルの組を選択状態へ駆動してダミービット線を駆動している。したがって、常に、ダミービット線には、このアレイ構成に応じた電圧変化を生じさせることができ、アレイ構成にかかわらず、安定にセンス動作開始タイミングを設定することができる。特に、ダミービット線の電圧変化速度は、正規ビット線の電圧変化速度よりも速いため、早いタイミングで、センスアンプを活性化することができ、高速アクセスが実現される。
【0066】
また、選択正規ワード線の位置に応じた位置のダミーセルが選択状態へ駆動されており、ダミービット線および正規ビット線の電圧変化を、対応した電圧変化状態に設定することができ、正確に、センスアンプにおける電圧変化に対応する電圧変化をダミービット線において生成して、このセンス活性化タイミングを生成することができる。
【0067】
また、マルチポートメモリにおいても、各ポートに対して所定数の正規ワード線ごとにダミーセルを配置し、また各ポートに対応してダミービット線を配置することにより、各ポートに対して正確にセンスタイミングを設定することができる。
【0068】
特に、この同一ポートの同時アクセス時において、同一記憶ノードをダミービット線およびサブダミービット線に結合して、ダミービット線を流れる電流量を調整する。これにより、同一ポートへの読出アクセス時においても、正確に、ダミービット線電圧変化を正規ビット線の電圧変化に対応させることができ、正確なセンスタイミングを生成することができる。
【0069】
【発明の実施の形態】
[実施の形態1]
図1は、この発明の実施の形態1に従う半導体記憶装置の要部の構成を概略的に示す図である。図1において、正規メモリアレイ10においては、正規メモリセルMCが行列状に配列される。正規メモリセルMCの各行に対応してワード線WL0−WLmが配設され、正規メモリセルの列それぞれに対応して、ビット線対BL0,ZBL0−BLn,ZBLnが配設される。
【0070】
所定数のビット線対に対応して、マルチプレクサMUX0−MUXkがそれぞれ設けられる。マルチプレクサMUX0−MUXkの各々は、それぞれビット線対BL,ZBLそれぞれに対応して設けられる列選択ゲート(CSG)を含む。これらの列選択ゲートCSGは、図示しない列選択信号Yに従って選択的に導通し、選択列に対応して配置されたビット線対を、対応のセンスアンプSA0−SAkに結合する。
【0071】
センスアンプSA0−SAkは、マルチプレクサMUX0−MUXkそれぞれに対応して設けられる。これらのセンスアンプSA0−SAkは、センスイネーブル信号SEの活性化に応答して、マルチプレクサMUX0−MUXkを介して伝達される選択列のメモリセルデータを検知し増幅しかつラッチして、内部読出データDO0−DOkを生成する。これらのセンスアンプSA0−SAkは、図35に示すラッチ型センスアンプの構成を有し、活性化時、対応の選択列のビット線対から転送された電位差を差動増幅する。
【0072】
ワード線WL0−WLmそれぞれに対応して、ワード線選択信号WX0−WXmに従って対応のワード線WL0−WLmを選択状態へ駆動するワード線ドライバWD0−WDmが設けられる。所定数のワード線ごとに、ダミー回路1が設けられる。図1においては、4本のワード線の組に対応して、ダミー回路が配置される構成を一例として示す。ダミー回路1aが、ワード線WL0からWL3に対応して設けられ、ダミー回路1bが、ワード線WL4からWL7に対応して設けられ、ダミー回路1cが、ワード線WLm−3からWLmに対応して設けられる。
【0073】
これらのダミー回路1a−1cに共通にダミービット線DBLが設けられる。このダミービット線DBLは、ダミーセンスアンプDSAに結合される。ダミーセンスアンプDSAは、ダミービット線DBLの電圧レベルに従ってセンスイネーブル信号SEを生成する。
【0074】
このダミーセンスアンプDSAは、ダミービット線DBLが所定の電位に到達するとセンスイネーブル信号SEを活性化する。従って、ダミーセンスアンプDSAは、電圧レベル検出機能を備えていればよく、入力論理値が所定電圧レベルに設定されるインバータ、または、所定電圧とダミービット線DBLの電圧を比較する比較回路で構成される。この比較回路は、センスアンプSAと同様のラッチ型センスアンプの構成であってもよい。ラッチ型センスアンプの構成を利用することにより消費電流を低減することができる。また、所定電圧を発生する回路として、ダイオード接続されたMOSトランジスタを利用することにより、トランジスタ特性のバラツキを、この所定電圧の電圧レベルに反映させることができ、正確にダミービット線DBLの電位が所定電圧レベルに到達したときにセンスイネーブル信号SEを活性化することができる。
【0075】
ダミー回路1a−1cは、それぞれ対応のワード線の組においてワード線が選択状態へ駆動されるとき、このダミービット線DBLを、正規ビット線BLまたはZBLの放電速度よりも速い速度で放電する。これらのダミー回路1a−1cそれぞれを、正規メモリセルMCと同一構成を有するダミーセルで構成し、これらをダミービット線DBLに接続することにより、ダミービット線DBLの寄生容量は、正規ビット線BLまたはZBLの寄生容量と同じとなる。したがって、製造工程のばらつきにかかわらず、そのばらつきがダミー回路1a−1cの動作特性に反映され、プロセスパラメータのばらつきの影響を受けることなく、正確なタイミングでセンスイネーブル信号SEを活性化することができる。
【0076】
また、ダミー回路1a−1cそれぞれにおいて複数のダミーセルを配置し、これらの複数のダミーセルでダミービット線DBLを駆動することにより、正規ビット線の電位振幅が小さいときに、ダミービット線DBLの電位に従ってセンスイネーブル信号SEを活性化することができる。従って、センスアンプSAの活性化タイミングに対して十分なマージンを確保することができる。
【0077】
また、選択ワード線に対応するダミー回路が活性化されるため、ダミービット線DBLからダミーセンスアンプまでの電位変化の伝播距離を正規ビット線からセンスアンプSAへの電位変化伝播距離とほぼ等しくすることができ、選択ワード線の位置に係らず、正確に正規ビット線の電位変化を模倣する電位変化をダミービット線に生じさせることができる。
【0078】
図2は、図1に示すダミー回路の構成を概略的に示す図である。図1に示すダミー回路1a−1cは、同一構成を有するため、図2においては、代表的に、ワード線WLa−WLdに対応して配置されるダミー回路1の構成を示す。これらのワード線WLa−WLdそれぞれに対応して、一例としてインバータで構成されるワード線ドライバWDa−WDdが設けられる。これらのワード線ドライバWDa−WDdは、それぞれ、ワード線選択信号WXa−WXdを受け、対応のワード線選択信号WXa−WXdが選択状態(Lレベル)のとき、対応のワード線WLa−WLdを選択状態(Hレベル)へ駆動する。したがって、ワード線選択信号WXa−WXdは、選択時、Lレベルであり、一方、ワード線ドライバWDa−WDdからのワード線駆動信号は、選択時、Hレベルとなる。
【0079】
正規メモリアレイ10においては、正規メモリセルMCの列に対応してビット線BLおよびZBLが配設される。これらのビット線BLおよびZBLは、マルチプレクサMUXに含まれる列選択ゲートCSGを介してセンスアンプSAに結合される。
【0080】
ダミー回路1は、ワード線WLa−WLdそれぞれに対応して配置されるダミーセルDMと、ダミーセルDMに共通に結合されるダミーワード線DWLと、ワード線WLa−WLd上の信号に従ってワード線DWLを駆動する論理回路LG0を含む。この論理回路LG0は、一例として、OR回路で構成され、ワード線WLa−WLd上のワード線駆動信号が選択状態のHレベルとなると、ダミーワード線DWLを選択状態へ駆動する。
【0081】
ダミーセルDMは、正規メモリセルMCと同一の構成を有し、共通に、ダミービット線DBLに結合される。これらのダミーセルDMは、配線により固定データを記憶し、ダミーワード線DWLの選択時、ダミービット線DBLを放電する。
【0082】
センスアンプSAは、従来と同様、ラッチ型センスアンプであり、またダミーセンスアンプDSAは、このダミービット線DBLの電圧レベルが、所定電圧以下に低下したことを検出する構成であればよく、前述のように、その入力論理しきい値が、たとえばVCC/2に設定されるインバータで構成されてもよく、また基準電圧とダミービット線DBLの電位を比較する比較回路と、この比較回路の出力信号をバッファ処理するバッファ回路とで構成されてもよい。以下の説明においては、ダミーセンスアンプDSAは、ダミービット線DBLの電位が中間電圧VCC/2の電圧レベルに到達すると、その出力信号をHレベルに駆動する動作をするものとして説明する。
【0083】
図3は、図2に示す正規メモリセルMCの構成の一例を示す図である。図3において、正規メモリセルMCは、電源ノードと記憶ノード3aの間に接続されかつそのゲートが記憶ノード3bに接続されるPチャネルMOSトランジスタ2aと、電源ノードと記憶ノード3bの間に接続されかつそのゲートが記憶ノード3aに接続されるPチャネルMOSトランジスタ2bと、記憶ノードと接地ノードの間に接続されかつそのゲートが記憶ノード3bに接続されるNチャネルMOSトランジスタ2cと、記憶ノード3bと接地ノードの間に接続されかつそのゲートが記憶ノード3aに接続されるNチャネルMOSトランジスタ2dを含む。
【0084】
記憶ノード3aおよび3bに、Hレベル(VCCレベル)およびLレベル(接地電圧VSSレベル)の相補データが格納される。
【0085】
正規メモリセルMCは、さらに、ワード線WL上の信号に応答して選択的に導通し、導通時、記憶ノード3aをビット線BLに接続するNチャネルMOSトランジスタ2eと、ワード線WL上の信号に応答して選択的に導通し、導通時、記憶ノード3bをビット線ZBLに接続するNチャネルMOSトランジスタ2fを含む。
【0086】
この図3に示す正規メモリセルMCの構成において、記憶ノード3aおよび3bに相補データが格納される。ビット線BLおよびZBLは、スタンバイ時に電源電圧VCCレベルにプリチャージされている。ワード線WLの選択時、MOSトランジスタ2eおよび2fが導通し、記憶ノード3aおよび3bが、それぞれビット線BLおよびZBLにそれぞれ電気的に接続される。記憶ノード3aが、Lレベルのデータを記憶し、記憶ノード3bがHレベルデータを記憶している場合には、MOSトランジスタ2eおよび2cを介してビット線BLから接地ノードへ電流が流れ、ビット線BLの電位が低下する。ビット線ZBLは、記憶ノード3bが電源電圧VCCレベルであり、その電圧レベルは低下しない。これらのビット線BLおよびZBLの電位差を、センスアンプSAで差動増幅する。
【0087】
図4は、図2に示すダミーセルDMの構成の一例を示す図である。図4において、ダミーセルDMは、電源ノードと内部ノード3cの間に接続されかつそのゲートが内部ノード3dに接続されるPチャネルMOSトランジスタ4aと、電源ノードとノード3dの間に接続されかつそのゲートが内部ノード3cに接続されるPチャネルMOSトランジスタ4bと、内部ノード3cと接地ノードの間に接続されかつそのゲートが内部ノード3dに接続されるNチャネルMOSトランジスタ4cと、内部ノード3dと接地ノードの間に接続されかつそのゲートが内部ノード3dに接続されるNチャネルMOSトランジスタ4dを含む。PチャネルMOSトランジスタ4bのゲートが、電源ノードに接続される。
【0088】
ダミーセルDMは、さらに、ダミーワード線DWL上の信号に応答して選択的に導通し、導通時、内部ノード3dをダミービット線DBLに接続するNチャネルMOSトランジスタ4fと、内部ノード3cに接続されかつそのゲートが接地ノードに接続されるNチャネルMOSトランジスタ4eを含む。
【0089】
ダミーセルDMにおけるMOSトランジスタ4a−4fのサイズは、正規メモリセルMCのMOSトランジスタ2a−2fのサイズと同じである。したがって、ダミービット線DBLに対し、このダミーセルDMが与える寄生容量は、正規メモリセルMCが、ビット線BLおよびZBLにそれぞれ与える寄生容量と同じ大きさである。また、正規メモリセルMCおよびダミーセルDMCの動作特性も実質的に同じとなる。
【0090】
ダミーセルDMにおいて、MOSトランジスタ4bおよび内部ノード3cが電源電圧VCCレベルに固定される。応じて、内部ノード3dは、MOSトランジスタ4dにより、接地電圧VSSレベルに固定される。したがって、ダミーワード線DWLの選択時、ダミービット線DBLは、MOSトランジスタ4fおよび3bを介して放電される。スタンバイ時において、ダミービット線DBLは図示しないダミービット線負荷回路により電源電圧レベルにプリチャージされる。
【0091】
MOSトランジスタ4eは、そのゲートに接地電圧を受けており、常時非導通状態である。しかしながら、このMOSトランジスタ4eは、そのゲートに電源電圧を受け、内部ノード3cを電源電圧VCCを伝達する電源線に接続するように構成されてもよい。したがって、ダミーセルDMの構成としては、ダミービット線DBLに対し、このダミーセルDMが与える寄生容量が、正規メモリセルMCがビット線BLおよびZBLに与える寄生容量と同じであればよい。さらに、ダミーセルDMの内部の接続は、任意である。ただし、内部ノード3dは、接地電圧レベルに固定される。
【0092】
ダミーセルDMは、各ワード線WLに対応して配置されており、ダミービット線DBLに接続するダミーセルDMの数は、ビット線BLおよびZBLに接続する正規メモリセルMCの数と同じである。したがって、このダミービット線DBLに接続する寄生容量を正規ビット線BLおよびZBLのそれと同じとすることができる。正規メモリアレイ10において、製造パラメータのばらつきにより、正規メモリセルMCの特性がばらつき、ビット線BLおよびZBLの寄生容量がばらついても、そのばらつきが、ダミービット線DBLに同様に反映される。したがって、正規メモリセルMCのトランジスタ特性のばらつきにより、ビット線BLおよびZBLの放電速度がばらついても、そのばらつきが、ダミーセルDMを介してダミービット線DBLに反映される。
【0093】
したがって、製造パラメータのばらつきにより、この正規メモリアレイ10におけるビット線BLおよびZBLの放電速度のばらつきが生じても、正確に、ダミービット線DBLの放電速度にそのばらつきを反映させることができる。これにより、製造工程におけるパラメータのばらつきにかかわらず、正確に意図するタイミングで、センスイネーブル信号SEを活性化することができる。
【0094】
図5は、図1から4に示す構成のデータ読出時の動作を示すタイミング図である。以下、図5を参照して、図1から4に示す構成のデータ読出時の動作について説明する。
【0095】
スタンバイサイクルにおいては、ビット線BLおよびZBLとダミービット線DBLは、図示しないプリチャージ回路により、電源電圧VCCレベルにプリチャージされている。メモリセルを選択するアクティブサイクルが始まると、与えられたXアドレス信号に従ってワード線選択信号WX0−WXmの1つが選択状態へ駆動され、応じてワード線ドライバWDにより、対応のワード線WLがHレベルへ駆動される。
【0096】
この選択ワード線WLがHレベルへ駆動されると、図3に示すように、正規メモリセルMCにおいて、MOSトランジスタ2eおよび2fが導通し、ビット線BLおよびZBLが、正規メモリセルMCの記憶ノード3aおよび3bに電気的に接続される。この正規メモリセルMCの記憶データに応じて、ビット線BLおよびZBLの一方が放電され、その電圧レベルが低下する。
【0097】
一方、ワード線WLが選択状態へ駆動されると、図2に示す論理回路LG0の出力信号がHレベルとなり、応じてダミーワード線DWLも、Hレベルへ駆動される。応じて、図4に示すダミーセルDMにおいて、MOSトランジスタ4fが導通し、ダミービット線DBLが、放電される。この場合、一つのダミー回路1においては、4ビットのダミーセルが配置され、これらのダミーセルDMがダミーワード線DWLに共通に結合されている。したがって、ダミービット線DBLが、4つのダミーセルDMにより放電されるため、ダミービット線DBLの放電速度は、ビット線BLおよびZBLの放電速度の、約4倍の速度となる。
【0098】
図5に示すように、ダミーセンスアンプDSAが、VCC/2の電圧レベルにダミービット線DBLが到達するとその出力信号をHレベルに立上げると仮定すると、そのときのビット線BLまたはZBLの電圧降下量は、VCC/8となる。センスアンプSAが、このVCC/8の電圧差で最も適切に動作する場合には、このタイミングで、センスイネーブル信号SEを活性化することにより、センスアンプSA内のセンスノードに伝達されたビット線BLおよびZBLの電位差を高速で増幅して、内部読出データDOを生成することができる。
【0099】
ここで、重要なことは、ビット線BLおよびZBLとダミービット線DBLの電圧降下速度の比(本実施の形態1においては1対4)が、どのようなビット・ワード構成を取った場合でも保存されることである。すなわち、ビット線BLおよびZBLとダミービット線DBLの負荷は同じであり、ダミーセルDMおよび正規メモリセルMCの動作特性も同じである。また、ダミーワード線DWLの活性化タイミングは選択ワード線の活性化タイミングと同じである。これらの関係は、ビット線の数およびワード線の数が変更されても、維持される。したがって、1つのアレイ構成において、センスアンプ活性化のタイミングを調整すれば、ビット・ワード構成(メモリセルアレイの行および列の構成)にかかわらず、常に適正なタイミングでセンスアンプをSAを活性化することができる。
【0100】
なお、上述の構成においてはダミー回路1においては、4つのダミーセルDMが配置されており、4つのダミーセルDMを同時に選択状態へ駆動してダミービット線DBLを放電している。しかしながら、1つのダミー回路に含まれるダミーセルの数は、任意であり、所望の数のダミーセルでダミー回路1を構成することができ、応じてダミービット線DBLとビット線BLおよびZBLとの放電速度の比を所望の値に設定することができる。応じて、センスアンプSAが最も感度のよい領域でセンス動作を行うことができる様に、センスアンプ活性化時のビット線間電位差を設定することができる。
【0101】
また、センスアンプ活性化のタイミングの微調整のために、ダミーセンスアンプDSAの前または後ろに、遅延素子を挿入することもできる。
【0102】
以上のように、この発明の実施の形態1に従えば、所定数のワード線ごとに、それぞれワード線に対応して配置されるダミーセルを有するダミー回路を配置し、対応のワード線の選択に応答してダミービット線を複数のダミーセルで駆動している。したがって、正規メモリセルアレイの構成にかかわらず最適タイミングでセンスアンプを活性化することができ、高速動作を実現することができる。
【0103】
特に、メモリコンパイラなどの自動生成ツールを利用する場合のように、最悪ケース、すなわち最大アレイ構成を想定してタイミング設計をする必要がなく、アレイ構成に応じて自動的にセンスタイミングを設定することができ、センスタイミングのオーバーヘッドを小さくすることができる。
【0104】
また、センスタイミングが最適化されるため、ビット線が必要以上に放電されるのを防止することができ、応じてビット線の電圧振幅を小さくすることができ、消費電流を低減することができる。
【0105】
[実施の形態2]
図6は、この発明の実施の形態2に従うダミー回路1の構成を概略的に示す図である。メモリアレイ10、ダミーセンスアンプDSAおよびセンスアンプSAの構成は、先の実施の形態1と同様である。
【0106】
図6において、ダミー回路1は、実施の形態1と同様、ワード線WLa−WLdそれぞれに対応して配置されるダミーセルDMと、これらのダミーセルDMに共通に結合されるダミーワード線DWLを含む。ワード線WLa−WLdは、それぞれ、ワード線選択信号WXa−WXdを受けるワード線ドライバWDa−WDdにより駆動される。
【0107】
ダミー回路1は、さらに、ワード線選択信号WXa−WXdを受ける論理回路12と、論理回路12の出力信号に従って選択的に導通し、導通時、信号線13を電源電圧VCCレベルに充電するPチャネルMOSトランジスタ14と、信号線13上の信号電圧に従ってダミーワード線DWLを駆動する反転回路15とを含む。論理回路12は、たとえば、NAND回路で構成され、ワード線選択信号WXa−WXdのいずれかが選択状態(Lレベル)となると、MOSトランジスタ14を非導通状態に設定する。
【0108】
ダミー回路1は、さらに、ワード線WLa−WLdそれぞれに対応して設けられ、対応のワード線の選択時、信号線13を接地電圧レベルに放電するNチャネルMOSトランジスタ16a−16dを含む。この信号線13は、各ダミー回路毎に設けられる。信号線13の充放電が、ダミー回路1単位で実行され、応じてダミーワード線の選択/非選択が、ダミー回路単位で実行される。
【0109】
この図6に示すダミー回路1の構成において、ワード線WLa−WLdのいずれかが選択されると、論理回路12の出力信号がHレベルとなり、MOSトランジスタ14が非導通状態となり、信号線13は電源電圧VCCレベルでフローティング状態となる。一方、ワード線ドライバWDa−WDdからのワード線駆動信号のいずれかがHレベルに立上がり、MOSトランジスタ16a−16dのいずれかが導通し、信号線13が接地電圧レベルに放電される。したがってこのときには、反転回路15により、ダミーワード線DWLがHレベルに駆動され、4ビットのダミーセルDMにより、ダミービット線DBLの放電が行なわれる。
【0110】
ワード線WLa−WLdが全て非選択状態のときには、論理回路12の出力信号がLレベルを維持する。ワード線WLa−WLd上のワード線駆動信号が全てLレベルであり、トランジスタ16a−16dが全て非導通状態を維持し、信号線13が電源電圧VCCレベルに維持される。この状態においては、反転回路15の出力信号がLレベルであり、ダミーワード線DWLがLレベルに維持され、ダミーセルDMは非選択状態を維持する。
【0111】
したがって、この図6に示すダミー回路1においても、ダミービット線DBLに対しては、正規メモリセルのビット線と同数のダミーセルが接続されており、実施の形態1と同様の効果を得ることができる。
【0112】
したがってこの図6に示すダミー回路の構成においても、ワード線選択時、ダミービット線DBLが正規メモリアレイのビット線よりも高速で放電され、実施の形態1と同様の作用効果を得ることができる。
【0113】
さらに、ワード線WLa−WLdそれぞれに対しては、MOSトランジスタ16a−16dが設けられているだけである。これらのMOSトランジスタ16a−16dは、ダミー回路1に対して配置される信号線13を駆動することが要求されるだけであり、それらのサイズ(ゲート幅とゲート長との比)を十分に小さくすることができる。したがって、ワード線WLa−WLd上のワード線駆動信号を論理回路で受けて、選択状態を検出する構成に比べて、ワード線WLa−WLdの負荷を軽減することができる。
【0114】
すなわち、通常、ワード線の選択検出のためにOR回路などの論理回路を用いた場合、ワード線WLa−WLdそれぞれに対し、少なくとも2つのMOSトランジスタが接続される。したがって、ワード線WLa−WLdの負荷を軽減することができ、高速でワード線を充放電することができる。
【0115】
以上のように、この発明の実施の形態2に従えば、所定数のワード線に対して設けられるダミー回路において、ワード線の選択検出のために、各ワード線に1つのMOSトランジスタを接続しており、ワード線の負荷を軽減することができ、高速でワード線を充放電することができ、高速動作が実現される。
【0116】
[実施の形態3]
図7は、この発明の実施の形態3に従うダミー回路1の構成を概略的に示す図である。この図7に示すダミー回路1の構成は、図6に示すダミー回路1と以下の点が異なっている。すなわち、信号線13をプリチャージするMOSトランジスタ14のゲートへ、4本のワード線WLa−WLdのグループを特定するプリデコード信号(ワード線群選択信号)Xpが与えられる。この図7に示すダミー回路1の他の構成は、図6に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0117】
この図7に示すダミー回路1においては、ワード線WLa−WLdのグループを特定するプリデコード信号Xpを用いて信号線13の充電維持/充電停止が設定されている。したがって、図6に示す論理回路12が不要となり、このダミー回路1の占有面積をより低減することができる。また、ワード線選択信号WXa−WXdを伝達する信号線の負荷も軽減され、高速で、ワード線選択信号WXa−WXdを充放電することができる。
【0118】
図8は、ワード線選択信号WXa−WXdとワード線群選択信号Xpを発生する行選択信号発生部の構成を概略的に示す図である。図8において、行選択信号発生部は、ワード線群アドレス信号ADWGをデコードして、プリデコード信号(ワード線群選択信号)Xpを生成するグループデコーダ17と、グループデコーダ17の出力信号Xpの活性化時イネーブルされ、与えられたワード線アドレス信号ADWLデコードするワード線デコーダ18aないし18eを含む。
【0119】
ワード線デコーダ18aから18eが、それぞれ、活性化時、ワード線選択信号WXa−WXdを、そのデコード結果に従って生成する。ワード線アドレス信号ADWLは、2ビットのアドレス信号であり、4本のワード線のうちの1つのワード線を特定する。
【0120】
グループデコーダ17へ与えられるワード線群アドレス信号ADWGは、4本のワード線の組を規定する。したがって、このワード線群選択信号(プリデコード信号)Xpが選択状態とされたときに、対応の4本のワード線のうちの1つが、選択される。これらのワード線群アドレス信号ADWGおよびワード線アドレス信号ADWLは、各4本のワード線の組に対応して設けられるグループデコーダ17および各ワード線に対応して配置されるワード線デコーダへそれぞれ共通に与えられる。
【0121】
この図8に示す構成のように、4本のワード線に対してダミー回路が配置される構成においては、ワード線アドレス信号ADWLは、正規メモリアレイ構成に係らず2ビットのアドレス信号であり、一方、ワード線群アドレス信号ADWGは、この正規メモリアレイに含まれる正規ワード線の数(ワード構成)に応じてそのビット数が定められる。
【0122】
ワード線群アドレス信号ADWGに基づいて、1つのワード線群を特定するワード線プリデコード方式の場合、ワード線アドレス信号ADWLが、3ビットのアドレス信号であれば、8本のワード線の組が、ワード線群アドレス信号ADWGにより指定される。したがって、この場合には、ダミー回路1は、8本のワード線に対して設けられ、対応のワード線の選択時、8個のダミーセルにより、ダミービット線が駆動される。
【0123】
なお、ワード線アドレス信号ADWLは、プリデコードされて、4ビットのワード線指定信号として、これらのワード線デコーダ18a−18eへそれぞれ与えられてもよい。ワード線アドレス信号をプリデコードする場合、ワード線プリデコード信号(ワード線指定信号)とワード線群選択信号とに基づいて、ワード線選択信号WXa−WXdが生成される。
【0124】
グループデコーダ17へ与えられるワード線群アドレス信号ADWGについても同様であり、予め、ワード線群アドレス信号ADWGが、複数ビットの信号にプリデコードされて、ワード線群プリデコード信号として各対応のグループデコーダ17へ与えられてもよい。
【0125】
以上のように、この発明の実施の形態3に従えば、選択ワード線を含む所定数のワード線の組を特定するワード線群選択信号に従って、ダミーワード線を駆動するように構成しており、ダミー回路の占有面積を低減することができる。また実施の形態2と同様の効果を得ることができる。
【0126】
[実施の形態4]
図9は、この発明の実施の形態4に従うダミー回路1の構成を概略的に示す図である。この図9に示すダミー回路1の構成においては、信号線13をプリチャージするMOSトランジスタ14のゲートに、ワード線群選択信号Xpに代えて、プリチャージ信号PRCが与えられる。また、信号線13と電源ノードの間に、反転回路15の出力信号に従って選択的に導通するPチャネルMOSトランジスタ20が設けられる。この図9に示すダミー回路1の他の構成は、図7に示すダミー回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0127】
プリチャージ信号PRCは、たとえばクロック信号に同期してデータアクセスが行なわれる場合、クロック信号のHレベル期間Hレベルとされる。その間、ワード線を選択状態に駆動するワード線イネーブル信号が活性状態に維持される。したがって、データアクセスが行なわれるとき、プリチャージ信号PRCがHレベルとなると、MOSトランジスタ14が非導通状態となる。ワード線WLa−WLdのいずれかがワード線選択信号WXa−WXdに従って選択されたときには、信号線13が、MOSトランジスタ16a−16dのいずれかにより放電され、ダミーワード線DWLが、応じて反転回路15によりHレベルへ駆動され、ダミービット線DBLが4ビットのダミーセルDMにより放電される。
【0128】
一方、このプリチャージ信号PRCがHレベルのときにワード線WLa−WLdがすべて非選択状態の場合、MOSトランジスタ14および16aないし16bがすべて非導通状態である。このときには、反転回路15の出力信号がLレベルであり、MOSトランジスタ20が導通状態となり、信号線13は、電源電圧VCCレベルに維持される。これにより、信号線13が、データアクセスサイクル時、フローティング状態となるのを防止する。正確に、選択ワード線に対して配置されるダミー回路1を活性状態として、ダミービット線DBLを放電することができる。
【0129】
なお、動作サイクルが速いまたはMOSトランジスタ16aから16bのしきい値電圧が十分高いなどの理由により、この信号線13がフローティング状態のときにもそのリーク電流等による電圧低下が十分小さく、信号線13のフローティング状態の影響が小さい場合には、MOSトランジスタ20は特に設ける必要はない。
【0130】
図10は、ビット線負荷回路およびダミービット線負荷回路の構成の一例を示す図である。図10において、ビット線BLおよびZBLに対し、ビット線負荷回路22が設けられ、ダミービット線DBLに対してダミービット線負荷回路23が設けられる。ビット線負荷回路22は、プリチャージ信号PRCがLレベルのとき導通し、導通時、それぞれ、ビット線BLおよびZBLへ電源電圧VCCを供給するPチャネルMOSトランジスタ22aおよび22bと、プリチャージ信号PRCがLレベルのとき導通し、導通時、ビット線BLおよびZBLを電気的に短絡するPチャネルMOSトランジスタ22aおよび22cを含む。
【0131】
ダミービット線負荷回路23は、PチャネルMOSトランジスタで構成され、プリチャージ信号PRCがLレベルのときに、ダミービット線DBLを電源電圧VCCレベルにプリチャージする。
【0132】
プリチャージ信号PRCは、図11に示すように、ワード線WLの選択期間を決定する。ワード線WLが選択状態へ駆動されるとき、プリチャージ信号PRCはHレベルであり、ビット線と電源ノードとは分離される。
【0133】
データのセンス後に外部データ読出が行なわれる場合には、プリチャージ信号PRCがLレベルとなる。このプリチャージ信号PRCにより、メモリセルへのデータアクセスを行うサイクルが決定される。
【0134】
クロック同期で、この半導体記憶装置が動作する場合、プリチャージ信号PRCがクロック信号に同期して変化する。例えば、クロック信号がHレベルのときにプリチャージ信号PRCがHレベルに設定される。
【0135】
ワード線WLが選択状態へ駆動され、ビット線BLおよびZBLの電位差が拡大されて内部データのセンスおよび外部データ読出が行なわれる。プリチャージ信号PRCがLレベルに立下がると、ビット線負荷回路22が活性化され、ビット線BLおよびZBLが、それぞれ電源電圧VCCレベルにプリチャージされる。また、このプリチャージ信号PRCがLレベルに立下がると、ワード線WLも選択状態から非選択状態へ駆動される。このとき、また、ダミービット線DBLの放電も完了し、ダミービット線DBLが電源電圧レベルにプリチャージされる。また、選択状態のダミーワード線も非選択状態へ駆動される。
【0136】
この図11に示す動作波形においては、プリチャージ信号PRCによりアクセスサイクルが決定される。これは、クロック信号に同期して、半導体記憶装置が動作しているためである。しかしながら、クロック信号と非同期で動作し、内部動作タイミングが、アドレス信号の変化を検出するアドレス変化検出信号に基づいて行なわれる構成においても、同様、プリチャージ信号PRCが、データアクセス時(読出時)においてはHレベルに維持される。したがって、ビット線負荷回路22および23の構成としては、図10に示す構成と同様の構成が用いられる。
【0137】
ビット線振幅を小さくするために、データ読出時においてはビット線負荷回路22を活性状態に維持する構成の半導体記憶装置の場合、図9に示す信号線は、例えばアドレス変化検出信号に従って生成される信号により、そのプリチャージ動作が制御される。
【0138】
このプリチャージ信号PRCを利用することにより、ダミー回路に対し共通にプリチャージ信号を伝達することができ、ワード線群選択信号を用いる場合に比べて配線のレイアウトが簡略化される。また、実施の形態3と同様の効果を得ることができる。
【0139】
以上のように、この発明の実施の形態4に従えば、ダミー回路において、ビット線プリチャージ信号PRCを用いて、対応のワード線の選択/非選択を検出するための信号線を充電しており、配線レイアウトが簡略化される。
【0140】
[実施の形態5]
図12は、この発明の実施の形態5に従うダミー回路1の構成を概略的に示す図である。図12において、ダミー回路1は、ワード線WLa−WLdそれぞれに対応して配置されるダミーセルDMと、これらのダミーセルDMに共通に接続されるダミーワード線DWLと、ワード線群選択信号(プリデコード信号)Xpを受ける反転回路24と、反転回路24の出力信号に応答して、選択的に、ダミーワード線DWLを接地電圧レベルに駆動するNチャネルMOSトランジスタ26と、ワード線WLa−WLdにそれぞれ対応して設けられ、ワード線選択信号WXa−WXdに応答して、選択的に導通し、導通時、ダミーワード線DWLを電源電圧VCCレベルに駆動するPチャネルMOSトランジスタ28aないし28dを含む。
【0141】
ワード線WLa−WLdは、それぞれ、ワード線選択信号WXa−WXdを受けるワード線ドライバWDa−WDdにより駆動される。
【0142】
ワード線群選択信号XpがLレベルの非選択状態のときには、反転回路24の出力信号はHレベルであり、MOSトランジスタ26が導通し、ダミーワード線DWLは、接地電圧レベルに維持される。この場合には、ワード線選択信号WXa−WXdはすべて非選択状態であり、ワード線WLa−WLdはすべて非選択状態にある。また、MOSトランジスタ28a−28dは、すべて非導通状態にある。
【0143】
ワード線群選択信号XpがHレベルに駆動されると、ワード線WLa−WLdのいずれかが選択状態へ駆動される。この場合には、反転回路24の出力信号がLレベルとなり、MOSトランジスタ26が非導通状態となる。また、ワード線選択信号WXa−WXdのいずれかが、Lレベルとなり、MOSトランジスタ28a−28dのいずれかが導通する。したがって、ダミーワード線DWLがHレベルに駆動され、ダミービット線DBLが4ビットのダミーセルDMにより駆動され、その電位が高速で低下する。
【0144】
したがって、この図12に示す構成においては、ワード線選択信号WXa−WXdを用いて、ダミーワード線DWLの選択状態への駆動を行なっている。ワード線WLa−WLdには、ワード線ドライバWDa−WDdが設けられているだけであり、ワード線WLa−WLdの負荷を軽減でき、高速でワード線WLa−WLdの充放電を行なうことができる。
【0145】
また、ダミーワード線DWL自体を対応のワード線の選択/非選択に応じて駆動しており、ワード線選択のための信号線が不要となり、ダミー回路の占有面積を低減することができる。また、この信号線の充放電も不要となり、消費電流を低減することができる。
【0146】
また、ダミーワード線DWLは、4つのダミーセルDMのアクセストランジスタのゲートを充放電するだけであり、高速で、MOSトランジスタ28a−28dを用いて、ダミーワード線DWLを、電源電圧VCCレベルに駆動することができる。
【0147】
なお、ワード線群選択信号Xpに代えて、プリチャージ信号PRC、または、ワード線選択信号WXa−WXdのOR信号を用いてもよい。また、ワード線ドライバWDa−WDdの駆動力が十分大きい場合には、このワード線WLa−WLd上の信号の論理和信号を、このワード線群選択信号Xpに代えて用いてもよい。
【0148】
以上のように、この発明の実施の形態5に従えば、所定数のワード線に対し、ワード線駆動信号に従って選択的に導通してダミーワード線を選択状態へ駆動するMOSトランジスタを設けており、ダミーワード線DWLと別に、ワード線選択を検出するための信号線が不要となり、ダミー回路のレイアウト面積および消費電流をより低減することができる。
【0149】
[実施の形態6]
図13は、この発明の実施の形態6のダミー回路1の構成を概略的に示す図である。図13に示すダミー回路1は、図12に示すダミー回路1と、以下の点が構成が異なる。すなわち、図12に示すダミーワード線駆動用のMOSトランジスタ28a−28dに代えて、ワード線選択信号WXa−WXdに従って、ダミーワード線DWLへ、それぞれワード線WLa−WLdを電気的に結合するPチャネルMOSトランジスタ30a−30dが設けられる。この図13に示すダミー回路1の他の構成は、図12に示すダミー回路1の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0150】
この図13に示すダミー回路1の構成において、ワード線選択信号WXa−WXdのいずれかが選択状態へ駆動されると、MOSトランジスタ30a−30dのいずれかが導通する。この場合、選択ワード線がダミーワード線DWLに結合されるため、ダミーワード線DWLの電位変化は、選択ワード線WL(WLa−WLdのいずれか)の電位変化と同じとなる。したがって、アレイ構成が異なり、ワード線WLa−WLdの電位変化速度が変化しても、正確に、この選択ワード線の電位変化と同じ電位変化をダミーワード線DWLに生じさせることができる。
【0151】
応じて、アレイ構成に係らず、ワード線選択による正規メモリセルのビット線BLおよびZBLへのデータ読出と、ダミーワード線DWLの選択からダミービット線DBLのダミーセルDMのデータの読出までの期間を等しくすることができる。したがって、たとえばビット線数が異なり、選択ワード線の電圧レベルの上昇速度が変化する場合においても、正確に、その変化をダミーワード線DWLの電位変化上に反映させることができ、正確なタイミングで、センス動作をイネーブルすることができる。
【0152】
なお、この図13に示す構成において、PチャネルMOSトランジスタ30a−30dに代えて、PチャネルMOSトランジスタとNチャネルMOSトランジスタで構成されるCMOSトランスミッションゲートが用いられてもよい。
【0153】
また、ダミーワード線DWLの非選択状態への駆動のために、ワード線群選択信号Xpが用いられている。しかしながら、この実施の形態6においても、ワード線選択信号WXa−WXdの論理積信号、またはワード線WLa−WLdの上のワード線駆動信号の論理和信号が、このワード線群選択信号Xpに代えて用いられてもよい。
【0154】
また、MOSトランジスタ30a−30dのゲートへは、ワード線ドライバWDa−WDdの出力信号の反転信号が与えられてもよい。
【0155】
以上のように、この発明の実施の形態6に従えば、所定数のワード線に対応して設けられるダミーセルを共通に接続するダミーワード線を、対応のワード線の選択時、この選択ワード線をダミーワード線に電気的に結合するように構成しており、アレイ構成にかかわらず、選択ワード線とダミーワード線を同一速度で電圧を変化させることができ、アレイ構成にかかわらず、正確なタイミングでセンス動作を活性化することができる。
【0156】
[実施の形態7]
図14は、この発明の実施の形態7に従う半導体記憶装置の全体の構成を概略的に示す図である。図14において、この発明に従う半導体記憶装置は、データを記憶するメモリ回路35と、このメモリ回路35へ一方のポート(Aポート)からアクセスするためのポートAインターフェイス(AIF)部40aと、メモリ回路35へ他方のポート(Bポート)からアクセスするためのポートBIF部40bを含む。
【0157】
すなわち、この図14に示す半導体記憶装置は、2つのポートを有する2ポートSRAMである。ポートAIF部40aおよびポートBIF部40bを介して個々にメモリ回路35へアクセスすることができる。メモリ回路35は、メモリセルアレイおよびメモリセル選択およびデータの書込/読出を行なうメモリ周辺回路を含む。ポートAIF部40aおよびポートBIF部40bは、それぞれ、信号およびデータの入出力回路を含む。
【0158】
ポートAIF部40aおよびポートBIF部40bは、それぞれ別々のプロセサに結合することができ、効率的なメモリシステムを構築することができる。
【0159】
図15は、図14に示すメモリ回路35に含まれるメモリアレイ部の構成を概略的に示す図である。図15において、正規メモリアレイ50においては、2ポートSRAMセルTMCが行列状に配列される。この2ポートSRAMセルTMCは、ポートAおよびポートBから個々にアクセス可能である。
【0160】
Aポートからのアクセスのために、この2ポートSRAMセル(以下、単にメモリセルと称す)TMCの行それぞれに対応して、Aポートワード線WLA0−WLAnが配設され、またメモリセル列それぞれに対応して、Aポートビット線BLA0,ZBLA0ないしBLAn,ZBLAnが設けられる。
【0161】
また、Bポートからのアクセスのために、メモリセルTMCの各行に対応してBポートワード線WLB0−WLBmが配設され、またメモリセルTMCの列に対応してBポートビット線BLB0,ZBLB0ないしBLBn,ZBLBnが設けられる。
【0162】
メモリセルTMCは、複数の列ブロックに分割され、各列ブロックに対応して、マルチプレクサMUX0−MUXkが設けられる。マルチプレクサMUX0−MUXkは、それぞれ、メモリセル列に対応して設けられる列選択ゲートを含み、Aポート列選択信号YAおよびBポート列選択信号YBに従って、選択列を、それぞれ内部データバスを介してセンスアンプに結合する。
【0163】
マルチプレクサMUX0ないしMUXkそれぞれに対してAポートセンスアンプとBポートセンスアンプが配置される。図15に示す構成においては、マルチプレクサMUX0に対応してAポートセンスアンプSAA0およびBポートセンスアンプSAB0が設けられ、マルチプレクサMUXkに対応して、AポートセンスアンプSAAkおよびBポートセンスアンプSABkが設けられる。
【0164】
AポートセンスアンプSAA0ないしSAAkは、Aポートセンスイネーブル信号SAEの活性化に応答して活性化され、BポートセンスアンプSAB0ないしSABkは、Bポートセンスイネーブル信号SEBの活性化に応答して活性化される。これらのセンスアンプSAA0からからSAAkおよびSAB0からSABkは、それぞれ、図35に示すラッチ型センスアンプの構成を備える。これらのセンスアンプSAA0かSAAkにより、内部読出データQA0からQAkがそれぞれ出力され、BポートセンスアンプSAB0からSABkそれぞれから、内部読出データQB0からQBkが出力される。
【0165】
これらのセンスイネーブル信号SEAおよびSEBは、個々に対応のポートからのデータアクセス時に活性化される。従って、センスアンプSAA0からSAAkおよびSAB0からSABkは、それぞれ、Aポートからのアクセス時およびBポートからのアクセス時に活性化される。したがって、データ読出時においては、AポートおよびBポートから、同時に、同一アドレスのメモリセルTMCに対してアクセスすることができる。ただし、同一アドレスのメモリセルに対しデータの書込とデータの読出が同時に行なわれる場合には、仲裁処理が行なわれ、通常、早くアクセスしたポートに対し、アクセス許可が与えられる。この場合、同一アドレスに対してポートAおよびポートBから同時にデータ読出が行われるときにも仲裁処理が行われてもよい。
【0166】
図16は、メモリセルTMCの構成の一例を示す図である。図16において、メモリセルTMCは、電源ノードと記憶ノード59の間に接続されかつそのゲートが記憶ノード60に接続されるPチャネルMOSトランジスタ51と、電源ノードと記憶ノード60の間に接続されかつそのゲートが記憶ノード59に接続されるPチャネルMOSトランジスタ52と、記憶ノード59と接地ノードの間に接続されかつそのゲートが記憶ノード60に接続されるNチャネルMOSトランジスタ53と、記憶ノード60と接地ノードの間に接続されかつそのゲートが記憶ノード59に接続されるNチャネルMOSトランジスタ54を含む。記憶ノード59および60に、相補データが格納され、ポートAおよびポートBからアクセスすることができる。
【0167】
メモリセルTMCは、さらに、Aポートワード線WLA上の信号に応答して記憶ノード59および60を、それぞれ、Aポートビット線BLAおよびZBLAに接続するNチャネルMOSトランジスタ57および58と、Bポートワード線WLB上の信号に応答して記憶ノード59および60を、それぞれ、Bポートビット線BLBおよびZBLBに接続するNチャネルMOSトランジスタ55および56を含む。
【0168】
ポートAからのデータアクセス時においては、Aポートワード線WLAが選択状態へ駆動され、MOSトランジスタ57および58が導通し、記憶ノード59および60が、それぞれ、Aポートビット線BLAおよびZBLAに電気的に結合される。ポートBからのアクセス時においては、Bポートワード線WLBが選択状態へ駆動され、MOSトランジスタ55および56が導通し、記憶ノード59および60が、それぞれ、Bポートビット線BLBおよびZBLBに電気的に結合される。
【0169】
図17は、センスイネーブル信号SEAおよびSEBを生成する部分の構成を概略的に示す図である。図17において、Aポートワード線WLA0−WLA3およびBポートワード線WLB0−WLB3に対し、Aポートダミー回路70A0およびBポートダミー回路70B0が設けられ、また、Aポートワード線WLAi−WLAi+3およびBポートワード線WLBi−WLAi+3に対しAポートダミー回路70AhおよびBポートダミー回路70Bhが設けられる。Aポートダミー回路70A(Aポートダミー回路70A0および70Ah等を総称的に示す)は、ダミービット線DBLAおよびZDBLAに結合され、Bポートダミー回路70B(Bポートダミー回路70B0および70Bh等を総称的に示す)が、ダミービット線DBLBおよびZDBLBに結合される。
【0170】
Aポートワード線WLA0−WLA3は、それぞれワード線選択信号WXA0−WXA3を受けるワード線ドライバWDAにより駆動され、またBポートワード線WLB0−WLB3は、それぞれ、各ワード線選択信号WX1−WXB3を受けるワード線ドライバWDBにより駆動される。
【0171】
また、Aポートワード線WLAi−WLAi+3は、それぞれ、ワード線選択信号WXAi−WXAi+3を受けるワード線ドライバWDAにより駆動され、またBポートワード線WLBi−WLBi+3は、それぞれ、ワード線選択信号WXBi−WXBi+3を受けるワード線ドライバWDBにより駆動される。
【0172】
Aポートダミー回路70A0は、Aポートワード線選択信号WXA0−WXA3およびBポートワード線選択信号WXB0−WXB3に従ってダミービット線DBLAおよびZDBLAを駆動する。Aポートダミー回路70Ahは、同様、ワード線選択信号WXAi−WXAi+3およびWXBi+3およびWXBi−WXBi+3に従ってダミービット線DBLAおよびZDBLAを駆動する。
【0173】
Aポートダミービット線DBLAおよびZDBLAは、Aポートダミー回路に70Aに共通に設けられ、図示しないプリチャージ回路によりスタンバイ時電源電圧レベルにプリチャージされる。
【0174】
Bポートダミー回路70B0は、同様、ワード線選択信号WXA0−WXA3およびWXB0−WXB3に従ってダミービット線DBLBおよびZDBLBを駆動し、またBポートダミー回路70Bhが、ワード線選択信号WXAi−WXAi+3に従ってダミービット線DBLBおよびZDBLBを駆動する。これらのBポートダミービット線DBLBおよびZDBLBは、Bポートダミー回路に70Bに共通に設けられ、図示しないプリチャージ回路により電源電圧レベルにプリチャージされる。
【0175】
ダミービット線DBLAおよびDBLBそれぞれに対し、ダミーセンスアンプDSAAおよびDSABが設けられる。これらのダミーセンスアンプDSAAおよびDSABから、センスイネーブル信号SEAおよびSEBが出力される。ダミービット線ZDBLAおよびZDBLBは、その一端が、開放状態に設定される。これらのダミービット線ZDBLAおよびZDBLBが、AポートおよびBポートから同一行に対するアクセスが行なわれたときに、Aポートダミー回路70AおよびBポートダミー回路70Bによりそれぞれ駆動される。これは、データアクセス時においては、同一アドレスに対するアクセスに対して仲裁が行われても、同一行の異なる列へのアクセスが許可される。従って、同一行に対して、AポートおよびBポートから同時にアクセスする状態が生じる。
【0176】
この場合、図16に示すメモリセルTMCの構成において、記憶ノード59にLレベルデータが記憶されている場合、ビット線BLAおよびBLB両者が、MOSトランジスタ53により放電される。したがって、同時に、同一行のAポートワード線およびBポートワード線が選択される場合には、ビット線BLAおよびBLBの放電速度は、MOSトランジスタ53により律速される。したがって、異なる行へのアクセス時に比べて、このビット線の電位変化速度が遅くなる。この同一行への同時アクセス時のビット線電位変化速度の変化を反映するために、これらのAポートダミー回路70AおよびBポートダミー回路70Bに対し、ダミービット線ZDBLAおよびZDBLBを設け、ダミービット線DBLAおよびDBLBの電位変化速度を低下させる。
【0177】
すなわち、Aポートアクセス時のセンスタイミングを検出するためのAポートダミー回路70AおよびBポートからのアクセスを時のセンスタイミングを決定するためのBポートダミー回路70Bを、それぞれ4行のメモリセルTMCに対応して配置する。したがって、Aポートダミー回路70AおよびBポートダミー回路70Bそれぞれにおいては、4行1列に、ダミーセルが配列される。
【0178】
図18は、図17に示すAポートダミー回路70Aの構成の一例を示す図である。図18においては、4行のメモリセルに対応して配置されるワード線WLAaないしWLAdおよびWLBaないしWLBdに対応して配置されるAポートダミー回路70Aの構成を示す。
【0179】
Aポートワード線WLAa−WLAdは、Aポートワード線選択信号WXAa−WXAdをそれぞれ受けるワード線ドライバWDAaおよびWDAdにより選択的に選択状態へ駆動される。Bポートワード線WLBa−WLBdは、それぞれ、Bポートワード線選択信号WXBa−WXBdを受けるワード線ドライバWDBa−WDBdにより選択的に選択状態へ駆動される。
【0180】
Aポートダミー回路70Aは、4行のメモリセルに対応して4行1列に配置される2ポートダミーセルTDMと、Aポートワード線選択信号WXAa−WXAdを受ける論理回路81aと、Bポートワード線選択信号WXBa−WXBdを受ける論理回路80aと、信号線82aと電源ノードの間に直列に接続され、それぞれゲートに、論理回路80aおよび81aの出力信号を受けるPチャネルMOSトランジスタ83aおよび84aと、論理回路81aの出力信号に従って、選択的に導通し、導通時、信号線87aを電源電圧VCCレベルにプリチャージするPチャネルMOSトランジスタ88aと、4行のダミーセルTDMに共通に接続されるダミーワード線DWLA0およびDWLA1と、信号線82a上の電位に従ってダミーワード線DWLA1を駆動する反転回路90aと、信号線87a上の信号に従って、ダミーワード線DWLA0を駆動する反転回路91aを含む。
【0181】
論理回路80aおよび81aは、それぞれ、NAND回路またはそれと等価な回路で構成され、ワード線駆動信号WXBa−WXBbのいずれかおよびワード線選択信号WXAa−WXAdのいずれかが選択状態へ駆動されるとき、Hレベルの信号をそれぞれ出力する。
【0182】
Aポートダミー回路70Aは、さらに、同一行のメモリセルに対応して配置されるワード線の組WLAa,WLBa−WLAd,WLBdがともに選択状態となると、信号線82aを接地電圧レベルに放電する同一行選択検出回路85aa−85adと、ワード線WLAa−WLAdそれぞれに対応して配置され、対応のAポートワード線の選択時、信号線87aを接地電圧レベルに放電するNチャネルMOSトランジスタ89aa−89adを含む。
【0183】
同一行選択検出回路85aa−85adは、それぞれ、信号線82aと接地ノードの間に直列に接続されるNチャネルMOSトランジスタを含み、これらのMOSトランジスタのゲートが、それぞれ対応のAポートワード線およびBポートワード線に結合される。したがって、信号線82aは、同一行のメモリセルに対応して配置されるAポートワード線およびBポートワード線がともに選択状態へ駆動されるときに、接地電圧レベルに放電される。信号線87aは、このAポートワード線WLAa−WLAdのいずれかが選択状態へ駆動されるときに、接地電圧レベルに放電される。
【0184】
図19は、図18に示すAポートダミー回路70Aに含まれる2ポートダミーセルTDMの構成の一例を示す図である。図19において、2ポートダミーセルTDMは、電源ノードとノード104aの間に接続され、かつそのゲートがノード105aに接続されるPチャネルMOSトランジスタ100aと、電源ノードとノード105aの間に接続され、かつそのゲートがノード104aに接続されかつ電源ノードに接続されるPチャネルMOSトランジスタ101aと、ノード104aと接地ノードの間に接続され、かつそのゲートがノード105aに接続されるNチャネルMOSトランジスタ102aと、ノード105aと接地ノードの間に接続され、かつそのゲートがノード104aに接続されるNチャネルMOSトランジスタ103aを含む。
【0185】
MOSトランジスタ101aおよび103aのゲートを電源ノードに配線により接続することにより、ノード105aを接地電圧レベルに固定することができ、固定データとしてLレベルデータを記憶することができる。
【0186】
2ポートダミーセルTDMは、さらに、ダミーワード線DWLA0上の信号に応答してノード105aをダミービット線DBLAに電気的に接続するNチャネルMOSトランジスタ107aと、ダミーワード線DWLA1上の信号に応答してノード105aを補のダミービット線(サブダミービット線)ZDBLAに電気的に接続するNチャネルMOSトランジスタ106aを含む。ダミービット線DBLAが、ダミーセンスアンプDSAに電気的に結合される。ダミービット線ZDBLAは、その一端が、オープン状態に設定される。
【0187】
この2ポートダミーセルTDMにおいては、ノード104aに対し、さらに、NチャネルMOSトランジスタ108aおよび109aが設けられる。これらのMOSトランジスタ108aおよび109aのゲートへは、接地電圧が与えられ、常時オフ状態に維持される。しかしながら、これらのMOSトランジスタ108aおよび109aは、そのゲートがそれぞれ、ダミーワード線DWLA1およびDWLA0に結合され、またそれぞれのソース端子が、電源線に接続されてもよい。
【0188】
この図19に示す2ポートダミーセルTDMにおいては、ダミーワード線DWLA1が選択状態へ駆動されたとき、すなわち、図18に示すように、同一行に配設されるAポートワード線WLAおよびBポートワード線WLBが同時に選択状態へ駆動されるときに、MOSトランジスタ106aが導通し、ノード105aがダミービット線ZDBLAに電気的に結合される。この場合、ダミーワード線DWLA0も、選択状態へ駆動されており、MOSトランジスタ107aが導通し、ノード105aが、ダミービット線DBLAに電気的に接続される。したがってMOSトランジスタ103aを介して、ダミービット線DBLAおよびZDBLAから接地ノードに電流が流れる。これにより、正規メモリセルにおいて、同一行が同時に選択されてデータの読出が行なわれるときのビット線電位変化を反映した電位変化をダミービット線DBLAに生じさせることができる。
【0189】
図20は、図17に示すBポートダミー回路70Bの構成の1例を示す図である。
【0190】
この図20に示すBポートダミー回路70Bは、その構成は、図18に示すAポートダミー回路70Aの構成と等価である。4行1列に配置される2ポートダミーセルTDMに共通にダミーワード線DWLB0およびDWLB1が接続され、これらのダミーワード線DWLB0およびDWLB1上の信号電位に従って2ポートダミーセルTDMが選択され、ダミービット線DBLBおよびZDBLBが駆動される。この図20に示すBポートダミー回路70Bの構成において、図18に示すAポートダミー回路の構成に対応する構成要素に対しては、最初の添字aに代えて添字bを用い、同一参照数字を用いてその対応関係を示し、その詳細構成については省略する。
【0191】
論理回路80bおよび81bは、それぞれ、Aポートワード線選択信号WXAa−WXAbのいずれかおよびBポートワード線選択信号WXBa−WXBbのいずれかが選択状態となったときに、Hレベルの信号を出力する。MOSトランジスタ83bおよび84bは、導通状態となると、信号線82bを電源電圧VCCレベルに充電する。したがって、このBポートダミー回路においても、同一行のAおよびBポートワード線が同時に選択されたときには、MOSトランジスタ83bおよび84bが非導通状態となる。このときには、同一行選択検出回路85ba−85bbのいずれかにより、信号線82bが接地電圧レベルに放電される。
【0192】
Bポートワード線選択信号WXBa−WXBdが選択されると、MOSトランジスタ88bが非導通状態となり、信号線87bへの電源電圧レベルへのプリチャージが終了する。この場合、ワード線WLBa−WLBdに設けられる放電用のNチャネルMOSトランジスタ89ba−89bdのいずれかがオン状態となり、信号線87bが接地電圧レベルに放電される。信号線82bおよび87bは、それぞれ反転回路90bおよび91bによりその信号電位が反転され、ダミーワード線DWLB1およびDWLB0が駆動される。したがって、ダミーワード線DWLB0が、このBポートからのアクセス時において、ワード線WLBa−WLBdのいずれかが選択状態へ駆動されたときに、ダミーワード線DWLB0が選択状態へ駆動され、同一行のワード線が並行して選択状態へ駆動されたときに、ダミーワード線DWLB1が選択状態へ駆動される。
【0193】
図21は、図20に示すBポートダミー回路70Bに含まれる2ポートダミーセルTDMの構成を示す図である。この図21に示す2ポートダミーセルTDMは、単にダミーワード線およびダミービット線の名称が異なるだけであり、その構成は、図19に示すAポートダミー回路70Aに含まれる2ポートダミーセルTDMと同じである。したがって、図21においては、このBポートアクセス時にダミービット線DBLBを駆動することを明確にするために、図19に示すダミーセルの構成において、添字aに代えて添字bを用い、同一参照数字を対応する構成要素に対して用い、その詳細説明は省略する。
【0194】
この図21に示すポートダミーセルTDMにおいて、ダミーワード線DWLB0が選択状態へ駆動されると、MOSトランジスタ107bが導通し、ノード105bがダミービット線DBLBに結合される。一方、ダミーワード線DWLB1が選択状態へ駆動されると、MOSトランジスタ106bが導通し、ノード105bが、補のダミービット線ZDBLBに電気的に結合される。次に、この図15から図21に示す半導体記憶装置の動作について説明する。
【0195】
基本動作は、1つのポートを介してデータのアクセスが行なわれるシングルポートSRAMと同様である。しかしながら、AポートおよびBポートが独立に動作するため、各動作のタイミングおよびアクセス対象のアドレスに従って互いの動作に干渉が生じる場合がある。互いの動作が干渉するアクセス競合を考慮して、2つの動作状態について個々に説明する。
【0196】
(a) 同一行に対し、並行アクセスが生じない場合:
アクセス動作のほとんどが、この動作状態である。すなわち、AポートおよびBポートのワード線が、同一行においては同時に選択状態へ駆動されない場合である。メモリセルTMCから見れば、同時に対応の2つのワード線が並行して選択状態へ駆動されない動作状態である。
【0197】
図22は、この同時選択が生じない場合のポートAに焦点を置いた動作を示すタイミング図である。ポートBは、このポートAの動作に干渉しない条件で動作していると仮定する。
【0198】
ポートAからのアクセスにより、Aポートワード線WLAが選択状態へ駆動される。このとき、選択Aポートワード線WLAと同一行のBポートワード線は非選択状態に維持される。このAポートワード線WLAの選択に応答して、図16に示すメモリセルTMCのアクセストランジスタ57および58が導通し、記憶ノード59および60が、ビット線BLAおよびZBLAにそれぞれ電気的に接続される。
【0199】
このとき、また同時に、図18に示す論理回路81aの出力信号がHレベルとなり、図18に示すMOSトランジスタ88aが非導通状態となる。一方、図18に示すMOSトランジスタ89aa−89adのいずれかが導通し、信号線87aが接地電圧レベルへ駆動され、図18に示す反転回路91aの出力信号により、ダミーワード線DWLA0の電圧レベルが上昇する。応じて、この図19に示すMOSトランジスタ107aが導通し、ダミービット線DBLAが、MOSトランジスタ103aを介して放電されその電圧レベルが低下する。このダミービット線DBLAに対して設けられるダミーセンスアンプDSAAが、ダミービット線DBLAの電圧レベルが、VCC/2となるとその出力信号をHレベルに立上げ、センスイネーブル信号SEAが、Hレベルに駆動される。
【0200】
このAポートワード線WLAの選択時に並行して列選択動作が行なわれており、図15に示すセンスアンプSAA0−SAAkにおいては、マルチプレクサMUX0−MUXkを介して選択列のビット線電位が伝達され、その電位差を、センスイネーブル信号SEAの活性化に応答して差動増幅し、応じて内部読出データQA(QA0−QAk)が生成される。
【0201】
同一行に対しAポートおよびBポートのアクセスが同時に実行されない場合には、Bポートからのアクセス動作に関連する回路は、このAポートからのアクセスに影響を及ぼさないため、シングルポートのSRAMと同様の動作が行われ、正確に、Aポートアクセスに対するセンスタイミングをダミービット線DBLAの電位を検出して、設定することができる。
【0202】
この2ポートSRAMにおいても、Aポートダミー回路においては、Aポートワード線選択時においては、4つのダミーセルTDMが同時に選択状態へ駆動されるため、ダミービット線DBLAを、正規ビット線BLAまたはZBLAの4倍の速さでその電位を低下させることができ、シングルポートSRAMと同様、ビット線振幅を小さくして、センス動作を行なうことができる。
【0203】
Bポートからのアクセス時におけるBポートに関連するBポートダミー回路70Bにおいては、この図22に示す信号波形図において、Aポートに関連する信号の代えてBポートに関連する信号が用いられれば、その動作波形が得られる。
【0204】
(b) AポートおよびBポートから同一行に対するアクセスが並行して生じた場合:
2ポートSRAMに対して、同時に同一アドレス(行および列アドレス)に対するアクセスを行なう動作が禁止されることが多い。これは、同一アドレスに対しAポートおよびBポートからアクセスした場合、アクセス対象のアドレスのデータが破壊される可能性が高いためである。しかしながら、同一アドレスに対する同時アクセスのみを禁止しているため、同一行が、同時に(並行して)選択状態へ駆動される状態は起こり得る。
【0205】
この同一行に対する並行アクセスが行なわれる場合、回路動作の点では、最悪条件となる。先ず、この回路動作が最悪条件となる理由について、以下に説明する。
【0206】
図23は、メモリセルTMCにおいて1つポートからのアクセスがあった場合のビット線電流の流れを示す図である。図23において、メモリセルTMCの各構成要素については、図16に示すメモリセルTMCの構成要素と対応する構成要素には同一の参照番号を付す。今、ポートBからアクセスがあり、ポートBワード線が選択状態へ駆動される状態を考える。この場合、アクセストランジスタ55および56がそのゲートに電源電圧レベルの信号を受け、導通状態となる。一方、アクセストランジスタ57および58は、Aポートワード線は非選択状態であり、そのゲート電圧は、接地電圧レベルである。今、ノード59にLレベルのデータが格納され、記憶ノード60に、Hレベルデータが格納されているとする。この場合、Bポートビット線BLBから、MOSトランジスタ55および53を介して電流が流れる。このビット線BLBを流れる電流I0の大きさは、メモリセルTMCのドライブ用のMOSトランジスタ53の電流駆動力により決定される。
【0207】
図24は、同一行に対するアクセスがAポートおよびBポートから同時に生じた場合のメモリセルTMCの状態を示す図である。このAポートおよびBポートが同一行を選択する場合、メモリセルTMCにおいて、アクセストランジスタ55および56がゲートに電源電圧を受けて導通し、またアクセストランジスタ57および58も同様、ゲートに電源電圧を受けて導通する。記憶ノード59および60に、それぞれLレベルデータおよびHレベルデータが格納される。この場合、Bポートビット線BLBから電流I1が流れ込み、またAポートビット線BLAから電流I2がこのメモリセルTMCへ流れ込む。これらの電流I1およびI2の和が、MOSトランジスタ53を介して流れる電流I3となる。
【0208】
電流I0およびI2の和I3は、MOSトランジスタ53の駆動電流I0に等しい。したがって、このAポートおよびBポートが同時に、同一行をアクセスする場合、ビット線電流I1およびI2は、MOSトランジスタ53の電流駆動力により律速される。この場合、通常、次式の関係が満たされる。
【0209】
I1+I2=I3<2・I0
同一行が同時にアクセスされる場合に、MOSトランジスタ53を介して流れる電流I3は、図23に示す電流I0とほぼ等しい。したがって、この同一行が同時にAポートおよびBポートからアクセスされた場合には、ビット線電流I1およびI2は、それぞれ、電流I0よりも小さくなる。すなわち、アクセストランジスタ当りのビット線の電流引抜き速度は、この図24に示す同一行の同時アクセスの場合は遅くなる。このため、センスイネーブルタイミングを、同一行アクセスが生じる場合を想定して設計した場合、通常、頻繁に行なわれるシングルポートアクセスのセンスタイミングを不必要に遅くすることになる。また、その場合、センスタイミングの遅れにより、さらにビット線間電位差が拡大され、消費電力が増大する。
【0210】
したがって、このような同一行に対する同時アクセス時におけるビット線電位変化速度の低下時には、ダミービット線DBL(DBLA、DBLB)およびZDBL(ZDBLA,ZDBLB)をともに、ダミーセルの同一内部(記憶)ノードに接続することにより、ダミービット線の電位変化速度を調整することができる。
【0211】
図25は、この同一行への同時アクセス時の動作を示す信号波形図である。図25においても、Aポートに着目した信号波形を示す。
【0212】
まず、AポートおよびBポートからの同一行へのアクセスにより、Aポートワード線WLAおよびBポートワード線WLBがともにHレベルに駆動される。Aポートワード線WLAの選択状態への駆動により、この選択Aポートワード線WLAに接続されるメモリセルTMCのアクセストランジスタがすべて導通状態となる。すなわち、図16に示すメモリセルTMCにおいて、アクセストランジスタ55−58がすべて導通状態となる。応じて、ビット線BLAおよびZBLAの一方の電位が、対応のメモリセルの記憶データに従って、低下する。この場合、先に図24を参照して説明したように、このビット線の電位は、シングルポートアクセス時に比べて、緩やかに低下する。
【0213】
一方、Aポートワード線WLAおよびBポートワード線WLBがともに選択状態へ駆動されると、Aポートダミー回路70Aにおいて、図18に示す論理回路80aおよび81aの出力信号がHレベルとなり、信号線82aおよび87aに対する充電動作が完了する。この場合、同一行のワード線が同時に選択されるため、これらの信号線82aおよび87aがともに接地電圧レベルに放電され、応じてダミーワード線DWLA0およびDWLA1の電圧レベルがHレベルに立上がる。
【0214】
ダミーワード線DWLA0およびDWLA1がともにHレベルとなると、図19に示すダミーセルTDMにおいて、アクセストランジスタ106aおよび105aがともに導通し、ダミービット線DBLAおよびDBLBの電位が低下する。この場合においても、ダミーセルにおいては図19に示すMOSトランジスタ103aを介してこれらのダミービット線DBLAおよびZDBLAの放電が行なわれるため、その電位低下速度は、1つのポートからのアクセス時に比べて遅くなる。このダミービット線DBLAの電位が、たとえば中間電圧VCC/2に到達すると、図17に示すダミーセンスアンプDSAAからのセンスイネーブル信号SEAがHレベルに立上がり、図15に示すセンスアンプSAA0−SAAkが活性化されて、内部センスノードの電位差を差動増幅し、内部読出データQAが生成される。
【0215】
したがって、同一行への同時アクセス時において、ビット線BLAおよびZBLAの電位低下速度が遅い場合においても、ダミービット線ZDBLをダミーセルの内部ノードに共通に接続することにより、ダミービット線DBLAの電位低下速度が同様に遅くなり、ビット線電位変化速度の低下を反映した電位変化速度で、ダミービット線を放電することができる。これにより、ビット線BLAおよびZBLAの電位差、すなわちセンスアンプSAA内のセンスノードの電位差が適正な電圧レベルにまで正確に拡大された時点で、センスイネーブル信号SEAを活性化することができ、正確なセンス動作を行なうことができる。
【0216】
この図25に示す動作は、またBポートに関連するビット線BLB、ZBLBおよびダミービット線DBLBにおいても同様の電位変化が生じる。したがって、いずれのポートがアクセスする場合においても、正確なタイミングで、センス動作を行なうことができる。
【0217】
また、このダミービット線およびZDBLBおよびZDBLBは、同一行に対するアクセスが行なわれたときに、ダミービット線の電位低下速度を遅くするために用いられる。これらのダミービット線は、正規ビット線BLA、ZBLAと同様、図示しない負荷回路によりスタンバイ時、電源電圧VCCレベルにプリチャージされる。
【0218】
Aポートダミー回路70AおよびBポートダミー回路70Bをそれぞれ設けることにより、Aポートからのアクセス時およびBポートからのアクセス時において、正確に、AポートセンスアンプおよびBポートセンスアンプの活性化を行なうことができる。また、同一行に対し同じアクセスが行なわれた場合においても、これらのビット線の電位低下速度に応じて、センスイネーブル信号SEAおよびSEBの活性化タイミングをそれぞれ調整することができる。
【0219】
なお、たとえば図20に示すBポートダミー回路70Bの構成において、Aポートワード線WLAaとBポートワード線WLBdが同時に選択された場合、論理回路80bおよび81bの出力信号はHレベルとなり、信号線82bおよび87bが、充電動作が停止される。しかしながら、この場合、同一行の同時選択を検出する回路85ba−85bbは、非導通状態であり、信号線82bの放電は行なわれず、信号線87bの放電のみが行なわれる。したがって、ダミーワード線DWLB0が選択状態へ駆動され、ダミーワード線DWLB1は非選択状態に維持される。したがって、シングルポートアクセス時と同様、ダミービット線DBLBが、正規ビット線の放電速度の4倍の速度で、4ビットのダミーセルTDMにより高速で放電される。Aポートダミー回路70Aにおいても同様の動作が行なわれる。従って、同じワード線の異なる行へアクセスが行われるときには、シングルポートアクセス時と同様の速度でダミービット線を放電することができる。
【0220】
したがって、同一行に配置されたAポートワード線およびBポートワード線が同時に選択されるときのみ、補のダミービット線ZDBLBおよびZDBLAを、ダミーセルTDMの内部ノードに共通に電気的に結合して、ダミービット線の電位低下速度を遅くすることができる。
【0221】
以上のように、この発明の実施の形態7に従えば、2ポートSRAMにおいて、AポートおよびBポートそれぞれに対し、ダミー回路を設け、同一行へのアクセス時においては、ダミー回路に含まれるダミーセルの内部記憶ノードを相補ダミービット線に電気的に結合している。したがって、2ポートSRAMにおいて、同一行に対する同時アクセスが行なわれる場合においても、正確に、正規ビット線の電位変化に応じてダミービット線の電位変化速度を調整することができ、アレイ構成および動作状況にかかわらず、正確にセンスイネーブルタイミングを生成することができる。
【0222】
[実施の形態8]
図26は、この発明の実施の形態8に従うAポートダミー回路70Aの構成を示す図である。この図26に示すAポートダミー回路70Aの構成は、図18に示すAポートダミー回路70Aと以下の点においてその構成が異なっている。すなわち、信号線82aは、MOSトランジスタ84aを介して電源ノードに結合される。MOSトランジスタ84aおよび88aのゲートへは、Aポートワード線群選択信号XAp(プリデコード信号)が与えられる。また、信号線82aは、反転回路90aの出力信号をゲートに受けるPチャネルMOSトランジスタ110aを介して電源ノードに結合される。
【0223】
Aポートワード線群選択信号XApは、図7に示すワード線群選択信号Xpに対応し、Aポートワード線WLaないしWLdのいずれかが選択されるときに選択状態へ駆動される。
【0224】
この図26に示すAポートダミー回路70Aの他の構成は図18に示すAポートダミー回路70Aの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0225】
この図26に示すAポートダミー回路70Aの構成においては、Aポートワード線群選択信号XApが信号線82aおよび87aの充電制御のために用いられている。したがって、図18に示す論理回路80aおよび81aが不要となり、このAポートダミー回路70aの占有面積を低減することができる。
【0226】
Aポートダミー線群選択信号XApが選択状態のHレベルとなると、Aポートワード線WLAa−WLAdのいずれかが選択状態へ駆動される。この場合、信号線87aがMOSトランジスタ89aaないし89adのいずれかにより放電される。応じて、ダミーワード線DWLA0は、反転回路91aにより、Hレベルに駆動され、ダミービット線DBLAの放電が行なわれる。Bポートワード線選択信号WXBa−WXBdがすべて非選択状態の場合には、信号線82aの放電は行なわれない。同一行選択検出回路85aa−85adはすべて非導通状態のためである。この場合、反転回路90aの出力信号はLレベルであり、MOSトランジスタ110aが導通し、信号線82aが電源電圧VCCレベルに保持される。
【0227】
AポートおよびBポートが同一行をアクセスする場合には、信号線82aが放電されダミーワード線DWLA1が選択状態へ駆動され、ダミービット線ZDBLAが放電され、ダミービット線DBLAの放電速度が低下される。
【0228】
なお、この図26に示す構成においても、動作サイクルが短く、信号線82aがフローティング状態となっても、そのリーク電流が小さく電位降下量が無視することができる程度であり、また誤動作が生じない場合には、特に、MOSトランジスタ110aを設ける必要はない。
【0229】
また、ワード線群選択信号XApに代えて、Aポートプリチャージ信号が用いられてもよい。
【0230】
Bポートダミー回路70Bについては、図20に示す構成において、Bポートワード線群選択信号が用いられればよい。この場合、図26に示すAポートダミー回路70Aの構成において、Bポートに関連する信号とAポートに関連する信号を入れ替えればBポートダミー回路70Bの構成が得られる。
【0231】
この図26に示す構成においても、先の実施の形態7と同様の動作が行なわれ、同様の効果を得ることができる。
【0232】
以上のように、この発明の実施の形態8に従えば、ポートワード線群選択信号を用いて、ワード線の選択/非選択を検出するための信号線の充電を制御しており、ワード線選択信号またはワード線駆動信号に基づいて、ワード線の選択/非選択を検出する必要がなく、回路占有面積が低減される。
【0233】
なお、Aポートワード線群選択信号XApは、実施の形態4と同様の構成を用いて生成することができる。
【0234】
[実施の形態9]
図27は、この発明の実施の形態9に従うBポートダミー回路70Bの構成を概略的に示す図である。この図27に示す構成においても、Bポートダミー回路70Bに対し、ワード線WLAa−WLAdおよびWLBa−WLBdが設けられる。すなわち、4行の正規メモリセルに対応して、4行1列に、2ポートダミーセルTDMが配置される。これらの4ビットの2ポートダミーセルTDMは共通に、ダミーワード線DWLB0およびDWLB1にそれぞれ結合される。これらのダミーワード線DWLB0およびDWLB1の2ポートダミーセルTDMとの接続は、先の図19に示すダミーセルと同じである。
【0235】
ワード線WLAa−WLAdは、それぞれ、Aポートワード線選択信号WXAa−WXAdを受けるワード線ドライバWDAa−WDAdにより駆動される。Bポートワード線WLBa−WLBdは、それぞれ、Bポートワード線選択信号WXBa−WXBdを受けるワード線ドライバWDBa−WDBdにより駆動される。
【0236】
Bポートワード線WLBa−WLBdそれぞれに対応して、Bポートワード線選択信号WXBa−WXBdが選択状態のとき導通し、ダミーワード線DWLB0を電源電圧VCCレベルに充電するPチャネルMOSトランジスタ112ba−112bdが設けられる。また、メモリセル行それぞれに対応して、同一行のワード線に対するワード線選択信号が同時に選択されたときに導通し、ダミーワード線DWLB1を電源電圧VCCレベルに充電する同一行選択検出回路114ba−114bdが設けられる。
【0237】
ダミーワード線DWLB1およびDWLB0は、それぞれ、Bポートワード線群選択信号XBpを受ける反転回路116bの出力信号に従って選択的に導通するNチャネルMOSトランジスタ117bおよび118bを介してそれぞれ接地ノードに結合される。
【0238】
この図27に示すBポートダミー回路70Bの構成において、Bポートワード線WLBa−WLBdのいずれかが選択されたときには、ダミーワード線DWLB0が対応のMOSトランジスタ112b(112ba−112bdのいずれか)により電源電圧レベルに駆動され、ダミービット線DBLBがこれらの4ビットの2ポートダミーセルTDMにより放電される。
【0239】
このとき、同一行のワード線が同時に選択される場合には、同一行選択検出回路114ba−114bdのいずれかにより、ダミーワード線DWLB1が電源電圧VCCレベルに充電され4ビットの2ポートダミーセルTDMにより補のダミーワード線ZDBLBが、同様に、放電される。
【0240】
したがって、この図27に示すBポートダミー回路70bの構成においても、先の実施の形態7に示すダミー回路と同様の動作が行なわれ、同様の効果を得ることができる。
【0241】
この図27に示す回路構成においては、ワード線選択信号WXBa−WXBdおよびWXAa−WXAdに従って、ダミーワード線DWLB0およびDWLB1の充電を行なっている。したがって、ワード線WLBa−WLBdおよびWLAa−WLAdには、負荷は接続されておらず、ワード線WLBa−WLBdおよびWLAa−WLAdを高速で充放電することができる。
【0242】
また、ダミーワード線DWLB0およびDWLB1が、それぞれ直接ワード線選択検出結果に従って駆動されており、ワード線選択検出用の信号線が不要となり、回路占有面積を低減することができる。また、このワード線選択検出用の信号線の充放電がなく、消費電流が低減される。
【0243】
なお、この図27に示すBポートダミー回路70Bの構成においても、ワード線群選択信号XBpに代えて、プリチャージ信号を用いることができる。また、ダミーワード線DWLB1が、シングルポートアクセス時、フローティング状態となり、その電圧レベルが不安定となることが考えられる場合には、反転回路116bの出力信号の反転信号に従って選択的に導通するNチャネルMOSトランジスタを用いて、このダミーワード線DWLB1を、接地電圧レベルに保持するフィードバック経路が設けられればよい。
【0244】
なお、この図27に示すBポートダミー回路70Bの構成において、Bポートワード線WLBa−WLBdと、Aポートワード線WLAa−WLAdの位置を交換すれば、Aポートダミー回路の構成を得ることができる。
【0245】
以上のように、この発明の実施の形態9に従えば、選択信号に従って、ダミーワード線の電位を選択的に駆動するように構成しており、ワード線の負荷が軽減され、高速動作が可能となる。
【0246】
また、ワード線選択検出用の信号線が不要となり、回路占有面積が低減されまた、消費電流を低減することができる。
【0247】
[実施の形態10]
図28は、この発明の実施の形態10に従うBポートダミー回路70Bの構成を示す図である。この図28においても、Bポートダミー回路70Bに対して、ワード線WLAa−WLAdおよびWLBa−WLBdが設けられる。
【0248】
ワード線WLBa−WLBdは、Bポートワード線選択信号WXBa−WXBdを受けるワード線ドライバWDBa−WDBdにより駆動され、ワード線WLAa−WLAdは、Aポートワード線選択信号WXAa−WXAdを受けるワード線ドライバWDAa−WDAdにより駆動される。
【0249】
Bポートダミー回路70Bは、4行1列に配置される2ポートダミーセルTDMと、それらの2ポートダミーセルTDMに共通に結合されるダミーワード線DWLB0およびDWLB1と、Bポートワード線選択信号WXBa−WXBdそれぞれに応答して選択的に導通し、導通時、対応のワード線WLBa−WLBdを、ダミーワード線DWLB0に結合するPチャネルMOSトランジスタ120ba−120bdと、同一行に対するワード線選択信号に従って、Aポートワード線WLAa−WLAdをダミーワード線DWB1に電気的に結合する同一行選択検出回路122ba−122bdを含む。これらの同一行選択検出回路122baおよび122bdは、それぞれ対応の行のワード線選択信号WXBa、WXAa−WXBd、WXAdをそれぞれゲートに受けるPチャネルMOSトランジスタの直列体で構成される。
【0250】
ダミーワード線DWLB0およびDWLB1は、それぞれ、Bポートワード線群選択信号XBpを受ける反転回路116bの出力信号に応答して選択的に導通するNチャネルMOSトランジスタ118bおよび117bを介して接地ノードに結合される。
【0251】
この図28に示すBポートダミー回路70Bの構成においては、ワード線WLBa−WLBdのいずれかが選択されたときには、選択Bポートワード線がダミーワード線DWLB0に電気的に結合される。従って、このダミーワード線DWLB0の電位変化を、選択Bポートワード線の電位変化と同じに設定することができる。また、同一行のワード線が同時に選択される場合には、ダミーワード線DWLB1が、選択Aポートワード線に電気的に結合され、ダミーワード線DWLB1の電位変化を、選択Aポートワード線の電位変化と同じに設定することができる。
【0252】
したがって、メモリアレイのビット・ワード構成が変更される場合においても、正確にワード線電位変化に追随して、ダミーワード線DWLB0およびDWLB1の電位を変化させることができ、ダミーセルTDMによるダミービット線DBLBおよびZDBLBの駆動タイミングを、正規メモリセルによる正規ビット線の駆動タイミングと同じに設定することができる。
【0253】
また、この図28に示すBポートダミー回路70Bの構成において、Bポートワード線WLBa−WLBdとAポートワード線WLAa−WLAdの位置を交換することにより、Aポートダミー回路の構成が得られる。ここで、各構成要素において、参照数字に続いて添え字bが用いられているのは、これらの構成要素が、Bポートダミー回路の構成要素であることを示す。
【0254】
また、この図28に示す構成においても、Bポートワード線群選択信号XBpに代えて、プリチャージ信号を利用することができる。
【0255】
また、これらのPチャネルMOSトランジスタ120ba−120bdを、CMOSトランスミッションゲートで構成することができ、また同一行選択検出回路122ba−122bdも、CMOSトランスミッションゲートの直列体で構成することができる。
【0256】
以上のように、この発明の実施の形態10に従えば、ワード線選択時、選択ワード線をダミーワード線に電気的に結合しており、ダミーワード線の電位変化を選択ワード線の電位変化と同じに設定することができ、アレイ構成によりワード線電位変化が生じても、ワード線電位変化に従ってダミーワード線の電位を変化させることができ、正確に、同一タイミングで、ダミーセルによるダミービット線の駆動タイミングを、正規ビット線の駆動タイミングと同じに設定することができる。
【0257】
[実施の形態11]
図29は、この発明の実施の形態11に従うBポートダミー回路70Bの構成を示す図である。図29に示すBポートダミー回路70Bは、図28に示すBポートダミー回路と以下の点において、その構成が異なっている。すなわち、ダミーワード線DWLB0とBポートワード線WLBa−WLBdをそれぞれ結合するPチャネルMOSトランジスタ120ba−10bdのゲートへは、それぞれ、Bポートワード線WLBa−WLBd上のワード線駆動信号を受ける反転回路125ba−125bdの出力信号が与えられる。
【0258】
また同一行選択検出回路122ba−122bdの各々が、対応の行のワード線上のワード線駆動信号を受けるNAND回路127と、NAND回路127の出力信号に従って選択的に導通し、導通時、対応のAポートワード線WXAa−WXAdをダミーワード線DWLB1に結合するPチャネルMOSトランジスタ128を含む。
【0259】
図29に示すポートダミー回路70bの他の構成は、図28に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0260】
この図29に示すBポートダミー回路70Bの構成の場合、同一行のワード線が同時に選択された場合、1つのMOSトランジスタ128を介して、選択Aポートワード線(WLAa−WLAdのいずれか)が、ダミーワード線DWLB1に電気的に結合される。したがって、この選択Aポートワード線とダミーワード線DWLB1の間の寄生抵抗を低減することができ、選択Aポートワード線電位変化に正確に追随してダミーワード線DWLB1を駆動することができる。
【0261】
なお、図29に示すBポートダミー回路70Bの動作は図28に示すBポートダミー回路70Bの回路と同じであり、同様の効果を得ることができる。さらに、ダミーワード線DWLB1の電位の、選択Aポートワード線への追随性をさらに改善することができる。
【0262】
なお、反転回路125ba−125bdが設けられているのは、この同一行選択検出回路122ba−122bdにおけるNAND回路127のゲート遅延と遅延を合せるためおよびMOSトランジスタ120baないし120bdに対する制御信号の論理レベルの調整のためである。
【0263】
この図29に示す構成において、反転回路125ba−125bdに代えて、Bポートワード線選択信号WXBa−WXBdがそれぞれ、PチャネルMOSトランジスタ120ba−120bdへ与えれらてもよい。また、同一行選択検出回路122ba−122bdにおいても、ワード線選択信号WXAa,WXBa−WXBd,WXAdの対応のワード線選択信号の組がそれぞれ与えられてもよい。
【0264】
この図29に示す構成においても、ワード線WLBa−WLBdと、Aポートワード線WLAa−WLAdの位置を交換することにより、Aポートダミー回路に対する構成を得ることができる。
【0265】
[変更例]
図30は、この発明の実施の形態11の変更例のBポートダミー回路70Bの構成を示す図である。この図30に示すBポートダミー回路70Bの構成は、以下の点が、図29に示すBポートダミー回路70Bの構成と異なっている。すなわち、Bポートワード線WLBa−WLBd上のワード線駆動信号をそれぞれ受ける反転回路125ba−125bdに代えて、その第1の入力が電源ノードに結合され、その第2の入力に、対応のワード線駆動信号を受ける2入力NAND回路130ba−130bdが、それぞれ用いられる。この図30に示すBポートダミー回路70Bの他の構成は図29に示すBポートダミー回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0266】
この図30に示すBポートダミー回路70Bの構成の場合、Bポートワード線WLBa−WLBdそれぞれに、NAND回路130ba−130bdが結合され、またワード線WLAa−WLAdに、それぞれNAND回路127が結合される。したがって、ワード線WLBa−WLBdおよびWLAa−WLAdの負荷が同じとなり、Bポートアクセス時およびAポートアクセス時において、選択ワード線の電位変化をポートにかかわらず均一とすることができる。
【0267】
なお、この構成においても、ワード線駆動信号に代えてワード線選択信号が、ダミーワード線駆動制御信号として用いられてもよい。
【0268】
図31は、この発明の実施の形態11の変更例におけるAポートダミー回路70Aの構成を示す図である。図31において、Aポートダミー回路70Aは、4行1列に配列される2ポートダミーセルTDMと、4ビットの2ポートダミーセルTDMに共通にそれぞれ設けられるダミーワード線DWLA0およびDWLA1と、すべてのダミーセルTDMに共通に結合されるダミービット線DBLAおよびZDBLAを含む。2ポートダミーセルTDMとダミーワード線DWLA0、DWLA1とダミービット線DBLAおよびZDBLAの接続は、先の図19に示すダミーセルの接続と同じである。
【0269】
このAポートダミー回路70Aにおいて、ワード線WLBおよびWLAaの組に対し、同一行選択検出回路122aaが設けられ、ワード線WLBdおよびWLAdの組に対し、同一行選択検出回路122adが設けられる。これらの同一行選択検出回路122aaおよび122adの各々は、対応のワード線上のワード線駆動信号を受けるNAND回路127と、NAND回路127の出力信号に従って選択的に導通し、導通時、対応のBポートワード線上のワード線駆動信号をダミーワード線DWLA1に結合するPチャネルMOSトランジスタ128を含む。
【0270】
このAポートダミー回路70Aにおいて、さらに、Aポートワード線WLAa−WLAdそれぞれに対応して、対応のAポートワード線上のワード線駆動信号を第1の入力に受け、その第2の入力が電源ノードに結合されるNAND回路130aa−130adと、NAND回路130aa−130adの出力信号に従って、対応のAポートワード線WLAa−WLAdを、それぞれダミーワード線DWLA0に電気的に結合するPチャネルMOSトランジスタ120aa−120adが設けられる。
【0271】
ダミーワード線DWLA0は、Aポートワード線群選択信号XAp受ける反転回路116aの出力信号に応答して選択的に導通するNチャネルMOSトランジスタ118aを介して接地ノードに結合される。ダミーワード線DWLA1は、この反転回路116aの出力信号に従って選択的に導通するNチャネルMOSトランジスタ117aを介して接地ノードに結合される。
【0272】
この図31に示すAポートダミー回路70Aの構成において、Aポートワード線WLAa−WLAdが、Bポートダミー回路と同様、Aポートワード線選択信号WXAa−WXAdを受けるワード線ドライバWDAa−WDAdにより駆動され、Bポートワード線WLBa−WLBdは、それぞれ、Bポートワード線選択信号WXBa−WXBdを受けるワード線ドライバWDBa−WDBdより駆動される。
【0273】
Aポートワード線WLAa−WLAdのいずれかが選択されると、選択Aポートワード線が、MOSトランジスタ120aa−120adのいずれかを介してダミーワード線DWLA0に結合され、MOSトランジスタ118aは反転回路116aの出力信号がLレベルであり非導通状態にあるため、ダミーワード線DWLA0の電圧レベルが上昇する。応じて、4ビットの2ポートダミーセルTDMにより、ダミービット線DBLAが放電される。
【0274】
同一行に対しBポートおよびAポートからのアクセスがある場合には、同一行選択検出回路122aa−122adのいずれかにより、選択Bポートワード線が、ダミーワード線DWLA1に結合される。これにより、ダミービット線ZDBLAが、4ビットの2ポートダミーセルTDMにより放電される。
【0275】
したがって、Aポートダミー回路70Aにおいても、この図30に示すBポートダミー回路と同様の回路構成により、配線の接続を切換えるだけでAポートダミー回路70AおよびBポートダミー回路70Bを形成することができる。
【0276】
なお、この変更例の構成においても、ワード線の選択検出のために、ワード線駆動信号でなく、ワード線選択信号が用いられてもよい。
【0277】
以上のように、この発明の実施の形態11に従えば、同一行に対応して配置されるBポートワード線およびAポートワード線上の同時選択を検出し、その検出結果に従って他方ポートのワード線をダミーワード線に検出し、2ポートダミーセルの記憶ノードを相補ダミービット線に結合している。したがって、ダミーワード線の電位変化を、選択ワード線の電位変化に追随させることができ、ダミービット線の電位変化開始タイミングを、正規ビット線の電位変化開始タイミングと同じとすることができ、正確に、センスタイミングを検出することができる。
【0278】
[実施の形態12]
図32は、この発明の実施の形態12に従う半導体記憶装置の要部の構成を概略的に示す図である。この図32に示す半導体記憶装置は、図1に示す半導体記憶装置と以下の点においてその構成が異なっている。すなわち、ワード線WL0−WLmそれぞれに対応して配置されるワード線ドライバWV0−WVmが、それぞれが第1の入力に対応のワード線選択信号WX0−WXmを受け、第2の入力に、ダミーセンスアンプDSAからのセンスイネーブル信号SEを受けるNOR回路で構成される。他の構成は、図1に示す半導体記憶装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0279】
このワード線ドライバWV0−WVmは、センスイネーブル信号SEの非活性化時、図1に示すワード線ドライバWD0−WDmと同様インバータとして動作する。一方、センスイネーブル信号SEがHレベルに立上がると、これらのワード線ドライバWV0−WVmは、対応のワード線選択信号の状態にかかわらず、その出力信号をLレベルに駆動し、応じて、選択ワード線が非選択状態へ駆動される。
【0280】
図33は、図32に示す半導体記憶装置の動作を示す信号波形図である。以下、図33を参照して、この図32に示す半導体記憶装置の動作について説明する。
【0281】
スタンバイ状態時においては、センスイネーブル信号SEはLレベルであり、ワード線ドライバWV0−WVmは、インバータとして動作する。スタンバイ状態時、これらのワード線選択信号WX0−WXmはすべてHレベルであり、ワード線WL0−WLmはすべて非選択状態にある。ダミービット線DBLおよび正規ビット線BL、ZBLは、図示しないプリチャージ回路により電源電圧VCCレベルにプリチャージされている。
【0282】
たとえばクロック信号が立上がり、メモリセル選択サイクルが始まると、ワード線選択信号WX0−WXmのいずれかが、与えられたXアドレス信号に従って選択状態へ駆動される。応じて、ワード線ドライバWV0−WVmのうちの選択行に対応して配置されるワード線ドライバの出力信号(ワード線駆動信号)がHレベルとなり、応じて選択行に対応して配置されたワード線WL(WL0−WLmのいずれか)の電圧レベルが上昇する。この選択ワード線WLの電位上昇に従って、選択ワード線WLに接続される1行のメモリセルMCの記憶ノードがビット線BLおよびZBLに結合され、その記憶データに応じて正規ビット線BLおよびZBLの一方の電位が低下する。
【0283】
一方、ワード線WLの選択に従って、選択行に対応して配置されるダミー回路においてダミーワード線DWLが選択状態へ駆動され、ダミービット線DBLが、複数のダミーセルにより駆動され、その電位が正規ビット線の電位低下よりも高速で低下する。
【0284】
このダミービット線DBLの電圧レベルが所定電圧レベル(たとえばVCC/2)に到達すると、ダミーセンスアンプDSAからのセンスイネーブル信号SEがHレベルとなる。
【0285】
センスアンプSA0−SAkにおいて、それぞれ対応のマルチプレクサMUX0−MUXkにより、選択列のビット線対の変化が伝達されており、このセンスイネーブル信号SEに従ってセンスアンプSA0−SAkが活性化され、それぞれのセンスノードの電位差を差動増幅してラッチし、次いで、ラッチデータに従って内部読出データDO0−DOkが生成される。
【0286】
一方、このセンスイネーブル信号SEの活性化に応答して、ワード線ドライバWV0−WVmの出力信号がLレベルに固定され、選択ワード線WLの電圧レベルがLレベルに低下し、この選択ワード線に接続されるメモリセルの記憶ノードが正規ビット線BLおよびZBLから分離される。したがって、この場合、正規ビット線BLおよびZBLの電位の低下が停止し、選択ワード線WLの非選択移行時の電圧レベルに維持される。
【0287】
ダミーワード線DWLおよびダミービット線DBLの電圧変化の態様としては、ダミー回路1a−1cの回路構成に応じて、種々の場合が存在する。すなわち、ダミーワード線DWLが選択状態を維持し、またダミービット線DBLの放電が持続的に行なわれる。また、これに代えて、ダミーワード線DWLが、選択ワード線WLの非選択移行に従って非選択状態へ移行し、同様ダミービット線DBLの放電も停止する。
【0288】
このいずれの場合においても、正規ビット線BLおよびZBLにおいては、その電位低下が停止されている。従って、メモリセル選択動作が完了して、プリチャージ信号の活性化によるプリチャージ状態への移行時においては、高速で、ビット線BLおよびZBLを、電源電圧VCCレベルにプリチャージすることができる。また、正規ビット線BLおよびZBLの電位振幅を小さくすることができ、ビット線の充電電流を低減することができ、応じて消費電流を低減することができる。
【0289】
また、図32においては、シングルポートSRAMの構成が示されている。しかしながら、Aポートセンスイネーブル信号およびBポートセンスイネーブル信号を用いて、Aポートワード線ドライバおよびBポートワード線ドライバを制御することにより、2ポートSRAMにおいても同様の効果を得ることができる。
【0290】
したがって、このセンスイネーブル信号の活性化に従って選択ワード線を非選択状態へ駆動する構成は、実施の形態1から11それぞれに対して適用することができる。
【0291】
また、ダミーセンスアンプDSAの出力部において選択ワード線を非選択状態へ駆動するタイミングを調整する遅延調整回路が配置されてもよい。
【0292】
以上のように、この発明の実施の形態12に従えば、センスイネーブル信号の活性化に応答して選択ワード線を非選択状態へ駆動しており、少なくとも正規ビット線の電位振幅を小さくすることができ、ビット線充電に要する消費電流を低減することができる。
【0293】
[他の適用例]
上述の説明においては、SRAMが、半導体記憶装置として説明されている。しかしながら、半導体記憶装置としては、ビット線を流れる電流により生じたビット線電位変化をセンスアンプで検出する半導体記憶装置であれば、本発明は適用可能である。このような半導体記憶装置としては、たとえば、メモリセルの記憶データに応じてビット線を流れる電流量が異なり、データ読出時、ビット線電位を検出することによりメモリセルデータを読出す不揮発性半導体記憶装置がある。
【0294】
また、ダミー回路としては、4行1列に配列されたダミーセルを利用してダミービット線を駆動している。しかしながら、1つのダミー回路に含まれるダミーセルの数は任意であり、センスアンプが検出することのできるビット線電位差のうち最適ビット線電位差で、センスアンプを活性化するタイミングを与えることができればよい。
【0295】
また、ダミーセンスアンプが、センスアンプを活性化するときのダミービット線の検出電位は、VCC/2の中間電位ではなく、別の電位であってもよい。
【0296】
【発明の効果】
以上のように、この発明に従えば、各行に対応してダミーセルを配置し、所定数のダミーセル単位でダミービット線を選択ワード線に応じて駆動し、このダミービット線電位に従ってセンスアンプの活性化タイミングを決定しており、アレイ構成にかかわらず、最適なタイミングで、センスアンプを活性化させることができる。
【0297】
すなわち、各正規ワード線に対応してかつ正規ワード線から分離してダミーセルを配置し、所定数のダミーセルに対応してダミーセル選択回路を配置し、対応の正規ワード線の選択時対応の所定数のダミーセルを選択状態へ駆動してダミービット線をこれらのダミーセルにより駆動し、このダミービット線の電位を検出してセンスタイミングを決定することにより、選択ワード線に応じて、同じタイミングで、同一負荷の正規ビット線およびダミービット線を駆動することができ、高速でダミービット線を正規ビット線に比べて駆動でき、アレイ構成に係らず、正規ビット線の電位差の小さい段階でセンスアンプを活性化することができる。また、選択正規メモリセルおよび選択ダミーセルの位置は、ほぼ同じとすることができ、このダミービット線および正規ビット線の電位変化の伝搬長をほぼ等しくすることができ、選択メモリセル位置にかかわらず、常に、最適なタイミングでセンス動作を活性化することができる。
【0298】
また、ダミーセル選択回路を、所定数のダミーセルに共通に結合するダミーワード線と、この正規ワード線に対する選択信号とに従ってダミーワード線を選択状態へ駆動する回路とで構成することにより、容易に、対応の正規ワード線の選択時ダミーワード線を選択状態へ駆動して、ダミービット線を対応のダミーセルにより駆動することができる。
【0299】
また、このダミーワード線駆動回路を、対応の所定数の正規ワード線上の信号を受ける論理ゲートで構成することにより、容易に、対応の正規ワード線選択時、ダミーワード線を選択ワード線と実質的に同じタイミングで選択状態へ駆動することができる。
【0300】
また、このダミーワード線駆動回路を、対応の所定数の正規ワード線をそれぞれ選択するワード線選択信号を受ける論理ゲートで構成することにより、容易に、対応の正規ワード線選択時、ダミーワード線を選択ワード線と実質的に同じタイミングで選択状態へ駆動することができる。また、正規ワード線の負荷を軽減することができ、高速で選択正規ワード線を選択状態へ駆動することができる。
【0301】
また、ワード線駆動回路を、対応の所定数の正規ワード線の非選択時、信号線を第1の電圧レベルに駆動し、対応の正規ワード線のいずれかの正規ワード線の選択時この信号線を第2の電圧レベルに駆動し、この信号線の信号電圧に従ってダミーワード線を選択状態へ駆動することにより、容易に正規ワード線の選択時ダミーワード線を選択状態へ駆動することができる。
【0302】
また、この対応の所定数の正規ワード線それぞれに対応してドライブトランジスタを設け、このドライブトランジスタにより信号線を駆動することにより、容易に、正規ワード線の選択時信号線の電圧を第2の電圧レベルに駆動することができる。また、正規ワード線の負荷を軽減することができ、高速で正規ワード線を充放電することができる。また、回路の占有面積を低減することができる。
【0303】
また、所定数の正規ワード線の組を選択する正規ワード線ブロック選択信号に従って信号線を第1の電圧レベルにプリチャージし、この所定数の正規ワード線のいずれかの正規ワード線選択時この信号線を第2の電圧レベルに駆動し、この信号線の電圧に従ってダミーワード線を選択状態へ駆動することにより、容易に、対応の正規ワード線の選択時、ダミーワード線を選択状態へ駆動することができる。
【0304】
また、この選択回路として、正規ワード線それぞれに対応してドライブトランジスタを配置し、この正規ワード線の選択時ドライブトランジスタを導通して、信号線を駆動することにより、簡易な回路構成で、選択ワード線を検出して、その検出結果に従って信号線を介してダミーワード線を選択状態へ駆動することができる。また、正規ワード線の負荷を軽減することができ、また、回路占有面積を低減することができる。
【0305】
このダミーセル選択回路として、動作サイクル規定信号に従って信号線をプリチャージし、この信号線を、所定数の正規ワード線のいずれかの選択時に、第2の電圧レベルに駆動し、信号線電圧に従ってダミーワード線を選択状態へ駆動することにより、小占有面積で、ワード線選択を検出することができ、かつその検出結果に従ってダミーワード線を選択状態へ駆動することができる。また、選択正規ワード線群を特定する必要がなく、配線レイアウトが簡略化される。
【0306】
また、この動作サイクル規定信号として、ビット線プリチャージ指示信号を利用することにより、正確にセンスアンプを駆動する動作サイクルに応じてダミー回路を活性化することができる。
【0307】
また、このダミーワード線上の信号に従って信号線を所定電圧レベルにラッチすることにより、安定に、信号線電位を維持することができ、非選択ダミーワード線を確実に非選択状態へ維持することができる。
【0308】
また、対応の所定数の正規ワード線のいずれかの正規ワード線の選択時、この選択正規ワード線をダミーワード線に結合することにより、ダミーワード線の電位変化を、正規ワード線の電位変化に追随させることができ、アレイ構成の変更時においても正確に、このアレイ構成の変化を反映してダミーワード線を駆動することができる。
【0309】
また、所定数の正規ワード線の非選択時、このダミーワード線を非選択状態に維持することにより、確実に、選択正規ワード線に対応して配置されるダミーセルのみを用いてダミービット線を駆動することができる。また、ダミーワード線を正規ワード線の選択/非選択に応じて直接駆動しており、別に信号線が設ける必要がなく、回路レイアウト面積を低減することができる。
【0310】
また、センス活性化信号に応答して正規ワード線を非選択状態に設定することにより、ダミービット線の電位振幅を低減することができ、ビット線充電に要する電流量を低減でき、応じて消費電流を低減することができる。
【0311】
また、マルチポート半導体記憶装置において、ポートそれぞれに対応して所定数の正規ワード線毎にダミー回路を設け、対応のポートアクセス時、この選択ワード線に応じて、複数のダミーセルによりダミービット線を駆動することにより、マルチポート半導体記憶装置においても、正確に、センスタイミングをアレイ構成にかかわらず検出することができる。
【0312】
また、各ポートのダミー回路において、同一行が同時に選択されたときには、対応のダミー回路においてダミーセルの記憶ノードを2つのダミービット線にそれぞれ結合することにより、同一行選択時のビット線電位を正確に模倣した電位変化をダミービット線上に生じさせることができ、メモリセルの選択状態にかかわらず、正確に、センスタイミングを設定することができる。
【0313】
この同一行の動作選択時においてダミーセルの記憶ノードを相補ダミービット線に結合する構成を各ポートそれぞれに対して設けられるダミー回路に配置することにより、ビット線電位変化速度の変化時においても、この正規ビット線電位変化速度をダミービット線電位変化速度に反映させることができ、正確なセンスタイミングを、メモリセルの選択状態に係らず常にセンスアンプに対して与えることができる。
【0314】
また、ポートそれぞれに対して配置されるダミー回路において、それぞれ所定数のダミーセルに結合される第1および第2のダミーワード線を配置し、対応のポートの正規ワード線選択時において第1のダミーワード線を選択状態に駆動し、対応の行の正規ワード線がともに選択されるときに第2のダミーワード線を選択状態に駆動し、これらの第1および第2のダミーワード線によりダミーセルの第1および第2のアクセストランジスタを介して内部ノードを第1および第2のダミービット線に結合することにより、同一行同時アクセス時において、ダミービット線の電位変化速度を容易に、正規ビット線の電位変化速度に応じて変更することができる。
【図面の簡単な説明】
【図1】この発明に従う半導体記憶装置の要部の構成を概略的に示す図である。
【図2】この発明の実施の形態1に従うダミー回路の構成を概略的に示す図である。
【図3】正規メモリセルの構成の一例を示す図である。
【図4】図2に示すダミーセルの構成の一例を示す図である。
【図5】図2に示すダミー回路の動作を示す信号波形図である。
【図6】この発明の実施の形態2に従うダミー回路の構成を示す図である。
【図7】この発明の実施の形態3に従うダミー回路の構成を示す図である。
【図8】図7に示すワード線群選択信号を発生する部分の構成の一例を示す図である。
【図9】この発明の実施の形態4に従うダミー回路の構成を示す図である。
【図10】図9に示すプリチャージ信号を受けるビット線負荷回路の構成の一例を示す図である。
【図11】図9に示すプリチャージ信号とワード線駆動信号とビット線電位変化を示す信号波形図である。
【図12】この発明の実施の形態5に従うダミー回路の構成を示す図である。
【図13】この発明の実施の形態6に従うダミー回路の構成を示す図である。
【図14】この発明の実施の形態7に従う半導体記憶装置の全体の構成を概略的に示す図である。
【図15】この発明の実施の形態7に従う半導体記憶装置のアレイ部の構成を概略的に示す図である。
【図16】図15に示す2ポートメモリセルの構成の一例を示す図である。
【図17】この発明の実施の形態7におけるセンスイネーブル信号を発生する部分の構成を概略的に示す図である。
【図18】図17に示すAポートダミー回路の構成を示す図である。
【図19】図18に示す2ポートダミーセルの構成の一例を示す図である。
【図20】図19に示すBポートダミー回路の構成を示す図である。
【図21】図20に示す2ポートダミーセルの構成の一例を示す図である。
【図22】この発明の実施の形態7に従う半導体記憶装置の動作を示す信号波形図である。
【図23】シングルポートアクセス時のビット線電流を示す図である。
【図24】同一行同時選択時のビット線電流を示す図である。
【図25】この発明の実施の形態7に従う半導体記憶装置の同一行同時選択時の動作を示す信号波形図である。
【図26】この発明の実施の形態8に従うダミー回路の構成を示す図である。
【図27】この発明の実施の形態9に従うBポートダミー回路の構成を示す図である。
【図28】この発明の実施の形態10に従うBポートダミー回路の構成を示す図である。
【図29】この発明の実施の形態11に従うBポートダミー回路の構成を示す図である。
【図30】この発明の実施の形態11に従うBポートダミー回路の変更例を示す図である。
【図31】この発明の実施の形態11の変更例のAポートダミー回路の構成を示す図である。
【図32】この発明の実施の形態12に従う半導体記憶装置の要部の構成を概略的に示す図である。
【図33】図32に示す半導体記憶装置の動作を示す信号波形図である。
【図34】従来のSRAMの要部の構成を概略的に示す図である。
【図35】図34に示すラッチ型センスアンプの構成の一例を示す図である。
【図36】図34に示す半導体記憶装置の動作を示す信号波形図である。
【符号の説明】
1,1a−1c ダミー回路、MC 正規メモリセル、DM ダミーセル、LG0 論理回路、DWL ダミーワード線、DBL ダミービット線、DSA ダミーセンスアンプ、12 論理回路、13 信号線、14 PチャネルMOSトランジスタ、15 反転回路、16a−16d NチャネルMOSトランジスタ、20,28a−28d PチャネルMOSトランジスタ、24 反転回路、26 NチャネルMOSトランジスタ、30a−30d PチャネルMOSトランジスタ、TMC 2ポートメモリセル、TDM 2ポートダミーセル、DSAA,DSAB ダミーセンスアンプ、70A,70A0,70Ah Aポートダミー回路、70B,70B0,70Bh Bポートダミー回路、80a,81a論理回路、82a,87a 信号線、83a,84a,88a PチャネルMOSトランジスタ、85aa−85ad 同一行選択検出回路、89aa−89ad NチャネルMOSトランジスタ、80b,81b 論理回路、83b,84b,88b PチャネルMOSトランジスタ、85ba,85bd 同一行選択検出回路、89ba−89bd NチャネルMOSトランジスタ、90a,90b,91a,91b 反転回路、DWLA0,DWLA1,DWLB0,DWLB1 ダミーワード線、DBLA,DBLB,ZDBLA,ZDBLB ダミービット線、110a,112ba−112bd PチャネルMOSトランジスタ、114ba−114bd 同一行選択検出回路、120ba,120bd PチャネルMOSトランジスタ、122ba−122bd 同一行選択検出回路、125ba−125bd 反転回路、120ba−120bd PチャネルMOSトランジスタ、122ba−122bd 同一行選択検出回路、127 NAND回路、138 PチャネルMOSトランジスタ、130ba,130bdNAND回路、130aa,130ad NAND回路、122aa,122ad 同一行選択検出回路、WV0−WVm,WD0−WDm ワード線ドライバ。
Claims (20)
- 行列状に配列される複数の正規メモリセル、
各前記正規メモリセルの行に対応して配置され、各々に対応の行の正規メモリセルが接続する複数の正規ワード線、
各前記正規ワード線に対応しかつ対応の正規ワード線と分離して配置されかつ列方向に、少なくとも1列に整列して配置され、各々が予め定められた論理レベルのデータを格納する複数のダミーセル、
前記複数のダミーセルの列に対応して配置され、前記複数のダミーセルが接続するダミービット線、
各々が所定数の正規ワード線に対応して配置され、各々が対応の所定数の正規ワード線のいずれかの正規ワード線の選択時、対応して配置される所定数のダミーセルを選択状態へ駆動する複数のダミーセル選択回路、および
前記ダミービット線の電位を検出して、選択正規メモリセルのデータのセンスタイミングを与えるセンス活性化信号を生成するダミーセンス回路を備える、半導体記憶装置。 - 各前記ダミーセル選択回路は、
対応の所定数のダミーセルに共通に結合されるダミーワード線と、
対応の正規ワード線に対する選択信号に従って、前記対応のダミーワード線を選択状態に駆動するダミーワード線駆動回路とを備える、請求項1記載の半導体記憶装置。 - 前記ダミーワード線駆動回路は、対応の所定数の正規ワード線上の信号を受ける論理ゲートを備える、請求項2記載の半導体記憶装置。
- 前記ダミーワード線駆動回路は、対応の所定数の正規ワード線それぞれを選択するワード線選択信号を受ける論理ゲートを備える、請求項2記載の半導体記憶装置。
- 前記ダミーワード線駆動回路は、
前記対応の所定数の正規ワード線の非選択時、信号線を第1の電圧レベルに駆動するプリチャージ回路と、
前記対応の所定数の正規ワード線のいずれかの正規ワード線の選択時前記信号線を第2の電圧レベルに駆動する選択検出回路と、
前記信号線の前記第2の電圧レベルの信号に従って前記ダミーワード線を選択状態へ駆動する選択回路とを備える、請求項2記載の半導体記憶装置。 - 前記選択検出回路は、対応の所定数の正規ワード線それぞれに対応して配置され、対応の正規ワード線の選択時、前記信号線を前記第2の電圧レベルに駆動するドライブトランジスタを備える、請求項5記載の半導体記憶装置。
- 前記ダミーセル選択回路は、
信号線と、
前記所定数のダミーセルに共通に配置されるダミーワード線と、
前記所定数の正規ワード線の組を選択する正規ワード線ブロック選択信号に従って、前記信号線を第1の電圧レベルに所定するプリチャージ回路と、
前記所定数の正規ワード線のいずれかの正規ワード線の選択時、前記信号線を第2の電圧レベルに駆動する選択回路と、
前記信号線の前記第2の電圧レベルの信号に従って前記ダミーワード線を選択状態へ駆動するドライバとを備える、請求項1記載の半導体記憶装置。 - 前記選択回路は、前記所定数の正規ワード線それぞれに対応して配置され、対応の正規ワード線の選択時、前記信号線を前記第2の電圧レベルに駆動するドライブトランジスタを備える、請求項7記載の半導体記憶装置。
- 前記ダミーセル選択回路は、
前記所定数のダミーセルに共通に配置されるダミーワード線と、
動作サイクル規定信号に従って信号線を第1の電圧レベルに設定するプリチャージ回路と、
前記所定数の正規ワード線のいずれかの正規ワード線の選択時、前記信号線を第2の電圧レベルに駆動する選択回路と、
前記信号線の信号に従って前記ダミーワード線を選択的に選択状態へ駆動するドライバとを備える、請求項1記載の半導体記憶装置。 - 前記動作サイクル規定信号は、正規メモリセルの列に対応して配置されるビット線の所定電位へのプリチャージを指示するビット線プリチャージ指示信号である、請求項9記載の半導体記憶装置。
- 前記ダミーセル選択回路は、前記信号線を前記ダミーワード線の信号に従って前記第1の電圧レベルに維持するラッチトランジスタをさらに備える、請求項9記載の半導体記憶装置。
- 各前記ダミーセル選択回路は、
前記所定数のダミーセルに共通に配置され、前記所定数のダミーセルが接続するダミーワード線と、
前記所定数の正規ワード線の選択正規ワード線を前記ダミーワード線に電気的に結合する信号伝達回路とを備える、請求項1記載の半導体記憶装置。 - 前記信号伝達回路は、前記所定数の正規ワード線それぞれに対応して配置され、対応の正規ワード線の選択時、該対応の正規ワード線を前記ダミーワード線に結合するパストランジスタを備える、請求項12記載の半導体記憶装置。
- 各前記ダミーセル選択回路は、さらに、前記所定数の正規ワード線の非選択時、前記ダミーワード線を非選択状態に維持するリセット回路を備える、請求項12記載の半導体記憶装置。
- 前記センス活性化信号に応答して、前記正規ワード線を非選択状態に設定する回路をさらに備える、請求項1から14のいずれかに記載の半導体記憶装置。
- 複数のポートを介してアクセス可能な半導体記憶装置であって、
行列状に配列される複数の正規メモリセルと、
各前記メモリセル行に対応して配置され、各々に対応の行の正規メモリセルが接続する複数の第1ポート正規ワード線を備え、前記第1ポート正規ワード線は、前記複数のポートのうちの第1のポートを介してのアクセス時にアドレス信号に従って選択され、
各前記メモリセル行に対応して配置され、各々に対応の行の正規メモリセルが接続する複数の第2ポート正規ワード線を備え、前記第2ポート正規ワード線は、前記複数のポートの第2のポートを介してのアクセス時にアドレス信号に従って選択され、
前記第1ポート正規ワード線に対応してかつ前記第1ポート正規ワード線と分離して列方向に整列して少なくとも1列に配置される複数の第1のダミーセルと、
前記第2ポート正規ワード線に対応してかつ第2ポート正規ワード線と分離して列方向に整列して少なくとも1列に配置される複数の第2のダミーセルと、
前記第1のダミーセルに対応して配置され、前記第1のダミーセルが共通に接続される第1のダミービット線と、
前記第2のダミーセルに対応して配置され、前記第2のダミーセルが共通に接続する第2のダミービット線と、
所定数の第1ポート正規ワード線にそれぞれが対応して配置され、対応の第1ポート正規ワード線のいずれかの第1ポート正規ワード線の選択に応答して、対応の第1のダミーセルの組を選択状態へ駆動して前記第1のダミービット線を駆動する複数の第1のダミーセル選択回路と、
所定数の第2ポート正規ワード線にそれぞれが対応して配置され、対応の第2ポート正規ワード線のいずれかの第2ポート正規ワード線の選択時、対応の第2のダミーセルの組を選択状態へ駆動して前記第2のダミービット線を駆動する複数の第2のダミーセル選択回路と、
前記第1のダミービット線の電圧に応答して、前記第1のポートを介してアクセスされたメモリセルのデータ読出を行なうための第1のセンスアンプを活性化する第1のセンスアンプ活性化信号を生成する第1のダミーセンス回路と、
前記第2のダミービット線の電圧に応答して、前記第2のポートからアクセスされたメモリセルのデータ読出を行なうための第2のセンスアンプを活性化する第2のセンスアンプ活性化信号を生成する第2のダミーセンス回路を備える、半導体記憶装置。 - 各前記第1のダミーセルは、対応の第1および第2のダミーワード線に結合する第1および第2のポートアクセストランジスタを含み、
前記第1および第2のダミーワード線は、所定数の第1のダミーセルに共通に結合され、
各前記第1のダミーセル選択回路は、
所定数の第1ポート正規ワード線のいずれかの第1ポート正規ワード線の選択時に前記第1のダミービット線へ、対応のダミーセルの記憶ノードを第1ポートアクセストランジスタを介して結合する選択回路と、
第1ポート正規ワード線と前記第1ポート正規ワード線に対応して同一行に配置される第2ポート正規ワード線とがともに選択されるとき、前記所定数のダミーセルの第2ポートアクセストランジスタを介して前記記憶ノードを第1のサブダミービット線に結合する回路とを備え、前記第1のサブダミービット線は、前記複数の第1のダミーセルに共通に配置される、請求項16記載の半導体記憶装置。 - 各前記第2のダミーセルは、それぞれ、第1および第2のダミーワード線にそれぞれ結合する第1および第2のポートアクセストランジスタを含み、
前記第1および第2のダミーワード線は、所定数の第2のダミーセルに共通に結合され、
各前記第2のダミーセル選択回路は、
対応の所定数の第2ポート正規ワード線のいずれかの第2ポート正規ワード線の選択時、前記第2のダミービット線へ、前記第2のポートアクセストランジスタを介して対応の第2のダミーセルの記憶ノードを結合する選択回路と、
第2ポート正規ワード線と前記第2ポート正規ワード線と同一行に配置される第1ポート正規ワード線がともに選択されるとき、前記所定数のダミーセルの第1ポートアクセストランジスタを介して前記対応の第2のダミーセルの前記記憶ノードを第2サブダミービット線に結合する回路とを備え、前記第2のサブダミービット線は、前記第2のダミーセルに共通に配置される、請求項16に記載の半導体記憶装置。 - 前記第1のダミーセル選択回路の各々は、
対応の所定数の第1のダミーセルに共通に結合される第1および第2のダミーワード線と、
対応の第1ポート正規ワード線のいずれかの第1ポート正規ワード線の選択に応答して、前記第1のダミーワード線を選択状態に駆動する第1の回路と、
同一行に配置された第1および第2ポート正規ワード線の選択に応答して、前記第2のダミーワード線を選択状態に駆動する第2の回路を備え、
各前記第1のダミーセルは、前記第1のダミーワード線の選択時記憶ノードを前記第1のダミービット線に結合する第1のアクセストランジスタと、前記第2のダミーワード線の選択時、前記記憶ノードをサブダミービット線に結合する第2のアクセストランジスタを備え、
前記サブダミービット線は、前記複数の第1のダミーセルに共通に結合される、請求項16記載の半導体記憶装置。 - 前記第2のダミーセル選択回路の各々は、
対応の所定数の第2のダミーセルに共通に結合される第1および第2のダミーワード線と、
対応の第2ポート正規ワード線のいずれかの第2ポート正規ワード線の選択に応答して、前記第1のダミーワード線を選択状態に駆動する第1の回路と、
同一行に配置された第1および第2ポート正規ワード線の選択に応答して、前記第2のダミーワード線を選択状態に駆動する第2の回路を備え、
各前記第2のダミーセルは、前記第1のダミーワード線の選択時記憶ノードを前記第2のダミービット線に結合する第1のアクセストランジスタと、前記第2のダミーワード線の選択時、前記記憶ノードをサブダミービット線に結合する第2のアクセストランジスタを備え、
前記サブダミービット線は、前記複数の第2のダミーセルに共通に結合される、請求項16記載の半導体記憶装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002254526A JP4439167B2 (ja) | 2002-08-30 | 2002-08-30 | 半導体記憶装置 |
US10/445,934 US6804153B2 (en) | 2002-08-30 | 2003-05-28 | Semiconductor memory device internally generating internal data read timing |
TW092118033A TWI223814B (en) | 2002-08-30 | 2003-07-02 | Semiconductor memory device internally generating internal data read timing |
KR1020030048381A KR100566029B1 (ko) | 2002-08-30 | 2003-07-15 | 내부 데이터 판독 타이밍을 내부에서 발생하는 반도체기억장치 |
CNB031436994A CN100431048C (zh) | 2002-08-30 | 2003-07-30 | 在内部产生内部数据读出时序的半导体存储器件 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002254526A JP4439167B2 (ja) | 2002-08-30 | 2002-08-30 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004095058A true JP2004095058A (ja) | 2004-03-25 |
JP4439167B2 JP4439167B2 (ja) | 2010-03-24 |
Family
ID=31972844
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002254526A Expired - Fee Related JP4439167B2 (ja) | 2002-08-30 | 2002-08-30 | 半導体記憶装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US6804153B2 (ja) |
JP (1) | JP4439167B2 (ja) |
KR (1) | KR100566029B1 (ja) |
CN (1) | CN100431048C (ja) |
TW (1) | TWI223814B (ja) |
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US9281017B2 (en) | 2011-03-04 | 2016-03-08 | Renesas Electronics Corporation | Semiconductor device |
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US10002662B2 (en) | 2011-03-04 | 2018-06-19 | Renesas Electronics Corporation | Semiconductor device |
US10388366B2 (en) | 2011-03-04 | 2019-08-20 | Renesas Electronics Corporation | Semiconductor device |
JP2014089790A (ja) * | 2012-10-31 | 2014-05-15 | Renesas Electronics Corp | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
TW200403680A (en) | 2004-03-01 |
CN100431048C (zh) | 2008-11-05 |
TWI223814B (en) | 2004-11-11 |
US20040042275A1 (en) | 2004-03-04 |
CN1492445A (zh) | 2004-04-28 |
KR100566029B1 (ko) | 2006-03-30 |
JP4439167B2 (ja) | 2010-03-24 |
KR20040019876A (ko) | 2004-03-06 |
US6804153B2 (en) | 2004-10-12 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050729 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080730 |
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A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091222 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100105 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130115 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130115 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130115 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130115 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140115 Year of fee payment: 4 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
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|
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