JP2004095058A - 半導体記憶装置 - Google Patents

Abstract

【課題】アレイ構成にかかわらず、正確に、センスタイミングを検出する。
【解決手段】所定数のワード線毎に、複数のダミーセルを有するダミー回路（１ａ−１ｃ）を設ける。対応のワード線の選択時、このダミー回路に含まれる複数のダミーセルを用いて正規ビット線と同一負荷のダミービット線（ＤＢＬ）を駆動する。このダミービット線（ＤＢＬ）の電位をダミーセンスアンプ（ＤＳＡ）により検出してセンスイネーブル信号（ＳＥ）を生成する。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に、センスアンプを用いて選択メモリセルのデータを読出す半導体記憶装置に関する。より特定的には、この発明は、センスアンプの活性化タイミングの最適化のための構成に関する。
【０００２】
【従来の技術】
半導体記憶装置には、内部回路がスタティックに動作するスタティック型メモリ（ＳＲＡＭ：スタティック・ランダム・アクセス・メモリ）がある。このＳＲＡＭは、内部回路がスタティックに動作し、またメモリセルの行および列がほぼ同時に選択されるため、高速アクセスが可能であり、高速処理用途において広く用いられている。
【０００３】
図３４は、従来のＳＲＡＭの要部の構成を概略的に示す図である。図３４において、メモリアレイにおいて、ＳＲＡＭセルＭＣが行列状に配列される。図３４においては、（ｍ＋１）行（ｎ＋１）列にＳＲＡＭセルＭＣが配置される。ＳＲＡＭセルＭＣの各行に対応してワード線ＷＬ０ないしＷＬｍが配置され、ＳＲＡＭセルＭＣの各列に対応してビット線対ＢＬ０，ＺＢＬ０からＢＬｎ，ＺＢＬｎが配置される。
【０００４】
ワード線ＷＬ０ないしＷＬｍそれぞれに対応してワード線ドライバＷＤ０ないしＷＤｍが配置され、ビット線対ＢＬ０，ＺＢＬ０−ＢＬｎ，ＺＢＬｎそれぞれに対応して、列選択ゲートＣＳＧ０−ＣＳＧｎが配置される。
【０００５】
ワード線ドライバＷＤ０−ＷＤｍは、それぞれ、インバータで構成され、Ｘアドレス信号に基づいて生成されるワード線選択信号ＷＸ０−ＷＸｍに従ってそれぞれ、ワード線ＷＬ−ＷＬｍを選択状態へ駆動する。従って、ワード線選択信号ＷＸ０ないしＷＸｎは選択時、Ｌ（論理ローレベル）レベルであり、選択ワード線がＨレベル（論理ハイレベル）に駆動される。
【０００６】
列選択ゲートＣＳＧ０−ＣＳＧｎは、それぞれＹアドレス信号に基づいて生成される列選択信号Ｙ０−Ｙｎに従って導通し、導通時、対応のビット線対ＢＬ０，ＺＢＬ０−ＢＬｎ，ＺＢＬｎを内部データバスＤＢに結合する。内部データバスＤＢは、相補データ信号を転送する内部データバス線ＤＢＬおよびＺＤＢＬを含む。
【０００７】
内部データバスＤＢに対して、この内部データバスの相補データ線ＤＢＬおよびＺＤＢＬの信号を差動増幅するセンスアンプＳＡが設けられる。センスアンプＳＡは、遅延調整素子ＤＬＥからのセンスイネーブル信号ＳＥの活性化に応答して、内部データバスＤＢに選択ビット線から転送された相補データ信号を差動増幅して、内部読出データＤＯを生成する。
【０００８】
遅延調整素子ＤＬＥは、１例として縦続接続される遅延インバータで構成され、センストリガ信号ＳＡＴＲの遅延時間を調整して、センスイネーブル信号ＳＥを生成する。この遅延調整素子ＤＬＥへ与えられるセンストリガ信号ＳＡＴＲは、データ読出時、ビット線プリチャージ信号またはワード線活性化信号に基づいて生成される。
【０００９】
センスアンプＳＡは、所定数のビット線対ごとに設けられる。すなわち、内部読出データビット数に応じて、このメモリセルアレイが複数の列ブロックに分割される。各列ブロックに対してセンスアンプＳＡが配置され、これらの各列ブロックに対応して配置されるセンスアンプに対し共通に、遅延調整素子ＤＬＥからのセンスイネーブル信号ＳＥが与えられる。次に、この図３４に示すＳＲＡＭのデータ読出時の動作について簡単に説明する。
【００１０】
Ｘアドレス信号に従って、ワード線選択信号ＷＸ０−ＷＸｍの１つが選択状態へ駆動される。ワード線ドライバＷＤ０−ＷＤｍにより、このＸアドレス信号により指定されたワード線ＷＬが選択状態へ駆動され、この選択ワード線に接続されるＳＲＡＭセルＭＣの記憶データが、対応のビット線対ＢＬ０，ＺＢＬ０−ＢＬｎ，ＺＢＬｎに読出される。ＳＲＡＭセルＭＣは、その構成は、後に説明するが、内部の記憶ノードに相補データが格納されており、ビット線対ＢＬ０，ＺＢＬ０−ＢＬｎ，ＺＢＬｎにおいて、一方のビット線が、Ｌレベルデータに従ってプリチャージ電位より低下する。ここで、ビット線対ＢＬ０，ＺＢＬ０−ＢＬｎ，ＺＢＬｎは、スタンバイ時、すべて、電源電圧レベルにプリチャージされている。
【００１１】
ＳＲＡＭにおいては、Ｘアドレス信号とＹアドレス信号とが、並行して与えられる。ワード線選択と並行して、列選択動作が行なわれ、Ｙアドレス信号に従って、列選択信号Ｙ０−Ｙｎの１つが選択状態へ駆動され、応じて列選択ゲートＣＳＧ０−ＣＳＧｎのうちの選択列に対応する列選択ゲートが導通し、選択列のビット線対が内部データバスＤＢのデータバス線ＤＢＬおよびＺＤＢＬに結合される。
【００１２】
ワード線選択からある時間が経過すると、選択ビット線の電位差が大きくなり、応じて、内部データバスＤＢにおける電位差も大きくなり、センスアンプＳＡにおいて感知可能な電位差まで到達する。遅延調整素子ＤＬＥは、センスアンプＳＡにおけるセンスタイミングを調整しており、内部データバスＤＢの電位差が十分の大きさとなると、センスイネーブル信号ＳＥを活性化し、センスアンプＳＡにセンス動作を開始させる。センスアンプＳＡは、内部データバスＤＢ上の相補データ信号を差動増幅して内部読出データＤＯを生成する。
【００１３】
図３５は、図３４に示すセンスアンプＳＡの構成の一例を示す図である。図３５において、センスアンプＳＡは、交差結合されるＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）ＰＱａおよびＰＱｂと、交差結合されるＮチャネルＭＯＳトランジスタＮＱａおよびＮＱｂと、センスイネーブル信号ＳＥに従ってセンスノードＳＮａを内部データバス線ＤＢＬに結合するＰチャネルＭＯＳトランジスタＰＱｃと、センスイネーブル信号ＳＥに応答してセンスノードＳＮｂを内部データバス線ＸＤＢＬに結合するＰチャネルＭＯＳトランジスタＰＱｄと、センスイネーブル信号ＳＥに従って、ＭＯＳトランジスタＮＱａおよびＮＱｂのソースを接地ノードに結合するＮチャネルＭＯＳトランジスタＮＱｃを含む。
【００１４】
ＰチャネルＭＯＳトランジスタＰＱａは、電源ノードとセンスノードＳＮａの間に接続されかつそのゲートがセンスノードＳＮｂに接続される。ＰチャネルＭＯＳトランジスタＰＱｂは、電源ノードとセンスノードＳＮｂの間に接続されかつそのゲートが、センスノードＳＮｂに接続される。ＮチャネルＭＯＳトランジスタＮＱａは、センスノードＳＮａとＭＯＳトランジスタＮＱｃの間に接続されかつそのゲートがセンスノードＳＮｂに接続される。ＮチャネルＭＯＳトランジスタＮＱｂは、センスノードＳＮｂとＭＯＳトランジスタＮＱｃの間に接続されかつそのゲートがセンスノードＳＮａに接続される。
【００１５】
内部データバス線ＤＢＬおよびＺＤＢＬは、図３４に示すデータバスＤＢに含まれる１ビットデータバス線であり、データ読出時、列選択ゲートを介して選択ビット線対に結合される。
【００１６】
このセンスアンプＳＡは、さらに、センスノードＳＮａおよびＳＮｂの信号をラッチして、内部読出データＤＯを生成する保持回路ＨＫを含む。次に、この図３５に示すセンスアンプＳＡの動作を、図３６に示すタイミング図を参照して説明する。
【００１７】
データ読出時において、ビット線ＢＬおよびＺＢＬは、図示しないビット線負荷回路により電源電圧レベルにプリチャージされている。Ｘアドレス信号に従って、アドレス指定された行に対応するワード線ＷＬの電位がＨレベルに立上がり、この選択ワード線に接続されるメモリセルのデータがビット線ＢＬおよびＺＢＬに読出される。ＳＲＡＭセルＭＣにおいては、１対の記憶ノードに、ＨレベルデータおよびＬレベルデータの相補データが格納されており、このＬレベルデータを記憶する記憶ノードに接続するビット線が、メモリセルのドライバトランジスタを介して放電され、その電圧レベルが低下する。
【００１８】
このワード線選択と並行して、列選択が行なわれており、選択列に対応するビット線ＢＬおよびＺＢＬが内部データバス線ＤＢＬおよびＺＤＢＬに接続される。センスアンプイネーブル信号ＳＥはＬレベルであるため、ＭＯＳトランジスタＰＱｃおよびＰＱｄは導通状態であり、このビット線ＢＬおよびＺＢＬの電位変化はセンスノードＳＮａおよびＳＮｂに伝達される。時刻ｔａにおけるように、センスノードＳＮａおよびＳＮｂの電位差が小さい場合には、センスマージンが小さくセンスアンプＳＡが誤動作を生じる可能性がある。
【００１９】
しかしながら、時刻ｔｂにおいて、ビット線ＢＬおよびＺＢＬの電位差が十分に拡大され、応じてセンスノードＳＮａおよびＳＮｂの電位差も十分大きくされると、センスイネーブル信号ＳＥが活性化される。応じて、センスアンプＳＡにおいて、ＭＯＳトランジスタＰＱｃおよびＰＱｄが非導通状態となり、またＭＯＳトランジスタＮＱｃがＨレベルとなり、センスアンプＳＡが活性化される。
【００２０】
センスアンプＳＡの活性化時においては、センスアンプＳＡは、センスノードＳＮａおよびＳＮｂが内部データバス線ＤＢＬおよびＺＤＢＬから分離されており、「電荷閉じ込め」方式に従って高速でセンス動作を行ない、センスノードＳＮａおよびＳＮｂに生じた電位差を差動増幅し、ハイレベルのセンスノードが電源電圧レベル、ローレベルのセンスノードが接地電圧レベルにまで駆動される。センスアンプＳＡは、センスイネーブル信号ＳＥの活性状態の間、センスノードＳＮａおよびＳＮｂにそれぞれ増幅したデータをラッチする。
【００２１】
保持回路ＨＫがセンスノードＳＮａおよびＳＮｂのデータをラッチし、内部読出データＤＯを生成する。この保持回路ＨＫは、例えばセンスイネーブル信号などのタイミング信号に応答してセンスノードＳＮａおよびＳＮｂのデータをラッチしてもよく、また、単に、インバータラッチなどのラッチ回路で構成されてもよい。この保持回路を利用することにより、データ出力タイミングの調整および出力データの確定期間の確保などを図る。
【００２２】
センスアンプＳＡは、活性化期間中、増幅したデータをセンスノードＳＮａおよびＳＮｂにラッチしており、ラッチ型センスアンプと呼ばれる。このラッチ型センスアンプを、通常のカレントミラー型センスアンプに代えて用いることにより、以下の利点が得られる。すなわち、半導体集積回路においては、加工技術の微細化に伴って集積度が大きくなるにつれ、消費電力の削減が、発熱による誤動作の防止などの観点から強く要求されてきている。ＳＲＡＭなどのメモリにおいても例外ではない。カレントミラー型センスアンプを利用する場合、電流源が必要であり、データ保持時において、定常電流が流れて消費電流が増大する。しかしながら、ラッチ型センスアンプＳＡの場合には、センスノードＳＮａおよびＳＮｂの電圧を差動増幅するセンス動作時において一時的に電流が流れるだけであり、センスノードＳＮａおよびＳＮｂが電源電圧ＶＣＣおよび接地電圧レベルに駆動された後には電流は流れない。したがって、カレントミラー型センスアンプに比べて消費電力を大幅に低減することができる。
【００２３】
また、センスノードＳＮａおよびＳＮｂを、センス動作時、内部データバスから切離すことにより、センスアンプＳＡは、センスノードＳＮａおよびＳＮｂを駆動することが要求されるだけであり、小さな負荷を高速で駆動することができ、高速かつ低消費電流でセンス動作を行なうことができる。
【００２４】
このセンスアンプＳＡの動作タイミングを最適化し、十分なセンスマージンで、早いタイミングでセンス動作を行なうために、図３４に示す遅延調整素子ＤＬＥが設けられる。
【００２５】
【発明が解決しようとする課題】
ラッチ型センスアンプＳＡは、データの増幅動作後、直流電流が流れないという利点に加えて、ゲインが大きいという特徴がある。センスアンプＳＡは、ゲインが大きいほど、ビット線間電位差が微小でも、その電位差を検出することができる。しかしながら、ラッチ型センスアンプＳＡにおいては、一旦データを検出して増幅した場合、ラッチ状態となるため、その検出／増幅データを補正することができない。
【００２６】
したがって、ビット線間すなわちセンスノードＳＮａおよびＳＮｂの電位差が十分大きくならないうちに、たとえば図３６に示す時刻ｔａにおいてセンス動作を開始した場合、このセンスアンプＳＡを構成するトランジスタの特性のばらつきおよびビット線に生じるノイズの影響などにより、正しくデータを検出することができない可能性がある。このような誤読出を防止するために、遅延調整素子ＤＬＥにより、十分ビット線間の電位差が拡大した時点ｔｂで、センスイネーブル信号ＳＥを活性化する。しかしながら、このセンス動作を開始する時刻ｔｂが遅い場合には、読出速度が低下し、高速のデータ読出を行なうことができなくなる。
【００２７】
したがって、この図３４に示す遅延調整素子ＤＬＥを用いて、センスイネーブル信号ＳＥの活性化タイミングを微調整する方法が一般的に用いられる。しかしながら、この遅延調整素子ＤＬＥを用いた場合、メモリセルの製造後のトランジスタ特性のばらつきによるビット線電位変化のばらつきが生じた場合、正確なセンスタイミングを設定することができなくなる。このようなばらつきを考慮する場合、最悪ケースを想定して、センスイネーブル信号ＳＥの活性化タイミングを決定する必要がある。したがってこのような最悪ケースを想定する場合、センス活性化タイミングが遅くなり、高速のデータ読出を行なうことができなくなる。
【００２８】
このような問題を解決する手法として、たとえば、特開平９−２５９５８９号公報に示されるように、ダミーセルを利用して、メモリセルのトランジスタ特性のばらつきを、センスイネーブル活性化タイミングの生成に反映する方法が考えられている。この先行技術において、ダミーセルを、正規メモリセル行に対応して配置し、このダミーセルに対して設けられるビット線の負荷（寄生容量）を、正規メモリセルが接続するビット線の負荷と同じとする。ワード線は、正規メモリセルおよびダミーセルに対して共通である。
【００２９】
したがって、ダミービット線の電位変化速度が、正規ビット線の電位変化速度と同じとなり、ダミービット線の電位を検出して、センスアンプを活性化する。ダミーセルおよび正規メモリセルが、ワード線を共有しており、このワード線選択までに要する遅延時間が同じである。したがってセンスアンプのセンス動作開始時においては、正規ビット線対においても、ダミービット線と同様、その電位差が、たとえばＶＤＤ／２となっており、センスアンプに伝達されており、十分にセンスマージンを確保してセンス動作を行なうことができる。
【００３０】
しかしながら、ラッチ型センスアンプＳＡを用いた場合、そのゲインは大きいため、ビット線間電位差は、ＶＣＣ／２以下であっても、センス動作を正確に行なうことができる。したがって、この先行技術の場合、必要以上にセンスマージンが大きくなっており、高速で内部読出データを生成することができない。また、必要以上のビット線振幅を大きくしており、ビット線充電電流が増大し消費電流が増大する。
【００３１】
したがって、最適センスタイミングを設定するためには、メモリセルのアレイ構成に応じて、センスイネーブル信号ＳＥの活性化タイミングを調整する必要がある。ワード線およびビット線の数（ワードビット構成）が変更されるような場合、多様なビット・ワード構成に対して、個々に、センスアンプの活性化タイミングを調整する必要がある。メモリコンパイラ等の自動生成ツールを用いる場合、最悪ケースを想定して、回路設計が行なわれるため、センスタイミングを最適化することができず、個々にセンス活性化のタイミングを調整する必要があり、設計効率が低下するという問題が生じる。
【００３２】
また、特表平５−５０４６４８において、正規ワード線と別に、ダミーワード線を設け、このダミーワード線により、複数のダミーセルを同時に選択状態へ駆動してダミービット線の電位を放電する構成が示されている。この構成においては、複数のダミーセルによりダミービット線が駆動されており、正規ビット線よりもダミービット線の電位変化速度を大きくすることができ、正規ビット線の電位が小さい時点でセンスアンプを活性化することができる。
【００３３】
しかしながら、この先行技術の構成の場合、正規ワード線と別にダミーワード線を別に設け、正規ワード線デコーダと同じタイミングでダミーワード線デコーダを活性化してダミーワード線を選択状態へ駆動している。したがって、ダミーワード線および正規ワード線の選択タイミングへの駆動タイミングを同じとすることができず、ダミーセルが選択状態へ駆動されるまでの遅延時間と正規メモリセルが選択状態へ駆動されるまでの遅延時間にずれが生じ、正確に、センスタイミングを設定することができなくなるという問題が生じる。
【００３４】
また、ダミーワード線の位置が、選択正規ワード線の位置にかかわらず固定されており、このダミービット線の電位変化速度も、常に同じである。したがって、センスアンプに近い正規ワード線が選択され、このビット線の電位変化が比較的早くセンスアンプに伝達される場合においても、センスアンプ活性化タイミングの調整を行なうことができなくなり、この場合、ビット線間電位差が大きくなった状態でセンスアンプを活性化するという問題が生じる。
【００３５】
特に、この場合、選択正規ワード線の位置に応じて、センスアンプのセンスノードの電位差が異なるタイミングでセンスアンプが活性化される。従って、センスマージンを十分に確保するためには、センスタイミングを最小電位差でセンスアンプを活性化するタイミングに設定する必要があり、センスアンプに近い正規ワード線選択時においてビット線電位差が必要以上に大きくなるという問題が生じる。
【００３６】
したがって、この先行技術においても、個々の回路の製造後のばらつきを調整する必要が生じる。また、ダミーワード線が、正規ワード線と同一方向に延在しており、このダミーワード線には、正規ワード線と異なる数のダミーセルが接続され、ワード線の負荷が正規ワード線とダミーワード線とで異なり、正確に、ダミービット線および正規ビット線を同じタイミングで駆動することができなくなり、正確に、センスタイミングを検出することができないという問題が生じる。
【００３７】
したがって、この先行技術においても、ビット線数、すなわちビット構成が異なり、正規ワード線の負荷が変更される場合、個々にダミーワード線駆動タイミングを、調整する必要が生じるという問題がある。
【００３８】
それゆえ、この発明の目的は、容易に、センス動作活性化タイミングを内部で正確にかつ自動的に生成することのできる半導体記憶装置を提供することである。
【００３９】
この発明の他の目的は、ビット／ワード構成にかかわらず、自動的に、最適なセンスイネーブルタイミングを生成することのできる半導体記憶装置を提供することである。
【００４０】
この発明のさらに他の目的は、製造後のトランジスタ特性のばらつきにかかわらず、正確に、最適タイミングでセンスアンプを活性化することのできる半導体記憶装置を提供することである。
【００４１】
【課題を解決するための手段】
この発明の第１の観点に係る半導体記憶装置は、行列状に配列される複数の正規メモリセルと、各正規メモリセルの行に対応して配置され、各々に対応の行の正規メモリセルが接続する複数の正規ワード線と、各正規ワード線に対応してかつ対応の正規ワード線と分離して配置されかつさらに列方向に整列して少なくとも１列に配置される複数のダミーセルとを含む。各ダミーセルは、予め定められた論理レベルのデータを格納する。
【００４２】
この発明の第１の観点に係る半導体記憶装置は、さらに、ダミーセル列に対応して配置され、対応の列のダミーセルが接続するダミービット線と、各々が所定数の正規ワード線に対応して配置され、対応の所定数の正規ワード線のいずれかの正規ワード線の選択時、対応して配置される所定数のダミーセルを選択状態へ駆動する複数のダミーセル選択回路と、ダミービット線の電位を検出して、選択正規メモリセルのデータのセンスタイミングを与えるセンス活性化信号を生成するダミーセンス回路を含む。
【００４３】
好ましくは、ダミーセル選択回路は、対応の所定数のダミーセルに共通に結合されるダミーワード線と、対応の正規ワード線に対する選択信号に従って、ダミーワード線を選択状態に駆動するダミーワード線駆動回路とを含む。
【００４４】
好ましくは、各ダミーセル選択回路は、対応の所定数のダミーセルに共通に結合されるダミーワード線と、対応の正規ワード線に対する選択信号に従って対応のダミーワード線を選択状態へ駆動するダミーワード線駆動回路を含む。
【００４５】
好ましくは、ダミーワード線駆動回路は、対応の所定数の正規ワード線上の信号を受ける論理ゲートを含む。
【００４６】
これに代えて、好ましくは、ダミーワード線駆動回路は、対応の所定数の正規ワード線それぞれに対するワード線選択信号を受ける論理ゲートを含む。
【００４７】
これに代えて、また、好ましくは、ダミーワード線駆動回路は、対応の正規ワード線の非選択時、信号線を第１の電圧レベルに駆動するプリチャージ回路と、この対応の所定数の正規ワード線のいずれかの正規ワード線の選択時、この信号線を第２の電圧レベルに駆動する選択検出回路と、この信号線の第２電圧レベルの信号に従ってダミーワード線を選択状態へ駆動する選択回路とを含む。
【００４８】
好ましくは、選択検出回路は、対応の所定数の正規ワード線それぞれに対応して配置され、対応の正規ワード線の選択時、この信号線を第２の電圧レベルに駆動するドライブトランジスタを含む。
【００４９】
好ましくは、これに代えて、また、ダミーセル選択回路は、所定数のダミーセルに共通に配置されるダミーワード線と、所定数の正規ワード線の組を選択する正規ワード線ブロック選択信号に従って、信号線を第１の電圧レベルに所定するプリチャージ回路と、この所定数の正規ワード線のいずれかの選択時、信号線を第２の電圧レベルに駆動する選択回路と、この信号線の信号に従ってダミーワード線を選択状態へ駆動するドライバとを含む。
【００５０】
好ましくは、この選択回路は、所定数の正規ワード線それぞれに対応して配置され、対応の正規ワード線の選択時、この信号線を第２の電圧レベルに駆動するドライブトランジスタを備える。
【００５１】
これに代えて、好ましくは、ダミーセル選択回路は、所定数のダミーセルに共通に配置されるダミーワード線と、動作サイクル規定信号に従って信号線を第１の電圧レベルに設定するプリチャージ回路と、所定数の正規ワード線のいずれかの選択時、信号線を第２の電圧レベルに駆動する選択回路と、この信号線の信号に従ってダミーワード線を選択的に選択状態へ駆動するドライバとを含む。
【００５２】
好ましくは、動作サイクル規定信号は、正規メモリセルの列に対応して配置されるビット線の所定電位へのプリチャージを指示するビット線プリチャージ指示信号である。
【００５３】
好ましくは、ダミーセル選択回路は、この信号線をダミーワード線の信号に従って第１の電圧レベルに維持するラッチトランジスタをさらに含む。
【００５４】
これに代えて、好ましくは、ダミーセル選択回路は、所定数のダミーセルに共通に配置され、これらの所定数のダミーセルが接続するダミーワード線と、所定数の正規ワード線の選択正規ワード線をダミーワード線に結合する信号伝達回路とを含む。
【００５５】
好ましくは、この信号伝達回路は、所定数の正規ワード線それぞれに対応して配置され、対応の正規ワード線の選択時、該対応の正規ワード線をダミーワード線に結合するパストランジスタを含む。
【００５６】
好ましくは、このダミーセル選択回路は、さらに、所定数の正規ワード線の非選択時、ダミーワード線を非選択状態に維持するリセット回路を含む。
【００５７】
好ましくは、さらに、センス活性化信号に応答して、正規ワード線を非選択状態に設定する回路をさらに含む。
【００５８】
この発明の第２の観点に係る半導体記憶装置は、複数のポートを介してアクセス可能なであり、それぞれ行列状に配列される複数の正規メモリセルと、各メモリセル行に対応して配置され、各々に対応の行の正規メモリセルが接続する複数の第１ポート正規ワード線とを含む。これらの複数の第１ポート正規ワード線の各々は、複数のポートのうちの第１のポートを介してのアクセス時に、アドレス信号に従って選択される。
【００５９】
この発明の第２の観点に係る半導体記憶装置は、さらに、各メモリセル行に対応して配置され、各々に対応の行の正規メモリセルが接続する複数の第２ポート正規ワード線を含む。これら複数の第２ポート正規ワード線は、複数のポートの第２のポートを介してのアクセス時に、与えられたアドレス信号に従って選択される。
【００６０】
この発明の第２の観点に係る半導体記憶装置は、さらに、第１ポート正規ワード線に対応してかつ対応の第１ポート正規ワード線と分離して列方向に整列して少なくとも１列に配置される複数の第１のダミーセルと、第２ポート正規ワード線に対応してかつ対応の第２ポート正規ワード線と分離して列方向に整列して少なくとも１列に配置される複数の第２のダミーセルと、第１のダミーセルに対応して配置され、第１のダミーセルが共通に接続される第１のダミービット線と、第２のダミーセルに対応して配置され、第２のダミーセルが共通に接続する第２のダミービット線と、所定数の第１ポート正規ワード線にそれぞれが対応して配置され、対応の第１ポート正規ワード線のいずれかの第１ポート正規ワード線の選択に応答して対応の第１のダミーセルの組を選択状態へ駆動して第１のダミービット線を駆動する複数の第１のダミーセル選択回路と、所定数の第２ポート正規ワード線にそれぞれ対応して配置され、対応の第２ポート正規ワード線のいずれかの第２ポート正規ワード線の選択時、対応の第２のダミーセルの組を選択状態へ駆動して第２のダミービット線を駆動する複数の第２のダミーセル選択回路と、第１のダミービット線の電圧を検出して第１のポートからアクセスされたメモリセルのデータ読出を行なうためのセンスアンプを活性化する第１のセンスアンプ活性化信号を生成する第１のダミーセンス回路と、第２のダミービット線の電圧を検出して、第２のポートからアクセスされたメモリセルのデータ読出を行なうためのセンスアンプを活性化する第２のセンスアンプ活性化信号を生成する第２のダミーセンス回路とを含む。
【００６１】
好ましくは、第１のダミーセルは、対応の第１および第２のダミーワード線に結合する第１および第２のポートアクセストランジスタを含み、第１および第２のダミーワード線は、所定数の第１のダミーセルに共通に結合される。この構成において、第１のダミーセル選択回路は、対応の所定数の第１ポート正規ワード線の選択時に、第１のダミービット線へ対応のダミーセルの記憶ノードを第１ポートアクセストランジスタを介して結合する選択回路と、第１ポート正規ワード線と、この第１ポート正規ワード線に対応して同一行に配置される第２ポート正規ワード線がともに選択されるとき、所定数のダミーセルの第２ポートアクセストランジスタを介して記憶ノードを第１のサブダミービット線に結合する回路とを含む。この第１のサブダミービット線は、複数の第１のダミーセルに共通に配置される。
【００６２】
これに代えて、好ましくは、第２のダミーセルは、それぞれ、第１および第２のダミーワード線それぞれに結合する第１および第２のポートアクセストランジスタを含む。第２のダミーセル選択回路は、対応の所定数の第２ポート正規ワード線のいずれかの選択時に、第２のダミービット線へ対応のダミーセルの第２のポートアクセストランジスタを介して対応の記憶ノードを結合する選択回路と、第２ポート正規ワード線と、この第２ポート正規ワード線と同一行に配置される第１ポート正規ワード線がともに選択されるとき、対応の所定数の第２のダミーセルの第１ポートアクセストランジスタを介して記憶ノードを第２サブダミービット線に結合する回路とを含む。この第２のサブダミービット線は複数の第２のダミーセルに共通に配置される。
【００６３】
好ましくは、第１のダミーセル選択回路の各々は、対応の所定数の第１のダミーセルに共通に結合される第１および第２のダミーワード線と、対応の第１ポート正規ワード線のいずれかの選択時、第１のダミーワード線を選択状態に駆動する第１の回路と、同一行に配置された第１および第２のポート正規ワード線の選択時、第２のダミーワード線を選択状態に駆動する第２の回路とを含む。第１のダミーセルの各々は、第１のダミーワード線の選択時、記憶ノードを第１のダミービット線に結合する第１アクセストランジスタと、第２のダミーワード線の選択時、この記憶ノードをサブダミービット線に結合する第２のアクセストランジスタを含む。サブダミービット線は、複数の第１のダミーセルに共通に結合される。
【００６４】
これに代えて、好ましくは、第２のダミーセル選択回路の各々は、対応の所定数の第２のダミーセルに共通に結合される第１および第２のダミーワード線と、対応の第２ポート正規ワード線のいずれかの選択時、第１のダミーワード線を選択状態に駆動する第１の回路と、同一行に配置された第１および第２のポート正規ワード線の選択時、第２のダミーワード線を選択状態に駆動する第２の回路とを含む。第２のダミーセルの各々は、第１のダミーワード線の選択時、記憶ノードを第１のダミービット線に結合する第１アクセストランジスタと、第２のダミーワード線の選択時、この記憶ノードをサブダミービット線に結合する第２のアクセストランジスタを含む。サブダミービット線は、複数の第２のダミーセルに共通に結合される。
【００６５】
所定数の正規ワード線ごとにダミーセルの組を設け、対応の正規ワード線の選択に従って、対応のダミーセルの組を選択状態へ駆動してダミービット線を駆動している。したがって、常に、ダミービット線には、このアレイ構成に応じた電圧変化を生じさせることができ、アレイ構成にかかわらず、安定にセンス動作開始タイミングを設定することができる。特に、ダミービット線の電圧変化速度は、正規ビット線の電圧変化速度よりも速いため、早いタイミングで、センスアンプを活性化することができ、高速アクセスが実現される。
【００６６】
また、選択正規ワード線の位置に応じた位置のダミーセルが選択状態へ駆動されており、ダミービット線および正規ビット線の電圧変化を、対応した電圧変化状態に設定することができ、正確に、センスアンプにおける電圧変化に対応する電圧変化をダミービット線において生成して、このセンス活性化タイミングを生成することができる。
【００６７】
また、マルチポートメモリにおいても、各ポートに対して所定数の正規ワード線ごとにダミーセルを配置し、また各ポートに対応してダミービット線を配置することにより、各ポートに対して正確にセンスタイミングを設定することができる。
【００６８】
特に、この同一ポートの同時アクセス時において、同一記憶ノードをダミービット線およびサブダミービット線に結合して、ダミービット線を流れる電流量を調整する。これにより、同一ポートへの読出アクセス時においても、正確に、ダミービット線電圧変化を正規ビット線の電圧変化に対応させることができ、正確なセンスタイミングを生成することができる。
【００６９】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１に従う半導体記憶装置の要部の構成を概略的に示す図である。図１において、正規メモリアレイ１０においては、正規メモリセルＭＣが行列状に配列される。正規メモリセルＭＣの各行に対応してワード線ＷＬ０−ＷＬｍが配設され、正規メモリセルの列それぞれに対応して、ビット線対ＢＬ０，ＺＢＬ０−ＢＬｎ，ＺＢＬｎが配設される。
【００７０】
所定数のビット線対に対応して、マルチプレクサＭＵＸ０−ＭＵＸｋがそれぞれ設けられる。マルチプレクサＭＵＸ０−ＭＵＸｋの各々は、それぞれビット線対ＢＬ，ＺＢＬそれぞれに対応して設けられる列選択ゲート（ＣＳＧ）を含む。これらの列選択ゲートＣＳＧは、図示しない列選択信号Ｙに従って選択的に導通し、選択列に対応して配置されたビット線対を、対応のセンスアンプＳＡ０−ＳＡｋに結合する。
【００７１】
センスアンプＳＡ０−ＳＡｋは、マルチプレクサＭＵＸ０−ＭＵＸｋそれぞれに対応して設けられる。これらのセンスアンプＳＡ０−ＳＡｋは、センスイネーブル信号ＳＥの活性化に応答して、マルチプレクサＭＵＸ０−ＭＵＸｋを介して伝達される選択列のメモリセルデータを検知し増幅しかつラッチして、内部読出データＤＯ０−ＤＯｋを生成する。これらのセンスアンプＳＡ０−ＳＡｋは、図３５に示すラッチ型センスアンプの構成を有し、活性化時、対応の選択列のビット線対から転送された電位差を差動増幅する。
【００７２】
ワード線ＷＬ０−ＷＬｍそれぞれに対応して、ワード線選択信号ＷＸ０−ＷＸｍに従って対応のワード線ＷＬ０−ＷＬｍを選択状態へ駆動するワード線ドライバＷＤ０−ＷＤｍが設けられる。所定数のワード線ごとに、ダミー回路１が設けられる。図１においては、４本のワード線の組に対応して、ダミー回路が配置される構成を一例として示す。ダミー回路１ａが、ワード線ＷＬ０からＷＬ３に対応して設けられ、ダミー回路１ｂが、ワード線ＷＬ４からＷＬ７に対応して設けられ、ダミー回路１ｃが、ワード線ＷＬｍ−３からＷＬｍに対応して設けられる。
【００７３】
これらのダミー回路１ａ−１ｃに共通にダミービット線ＤＢＬが設けられる。このダミービット線ＤＢＬは、ダミーセンスアンプＤＳＡに結合される。ダミーセンスアンプＤＳＡは、ダミービット線ＤＢＬの電圧レベルに従ってセンスイネーブル信号ＳＥを生成する。
【００７４】
このダミーセンスアンプＤＳＡは、ダミービット線ＤＢＬが所定の電位に到達するとセンスイネーブル信号ＳＥを活性化する。従って、ダミーセンスアンプＤＳＡは、電圧レベル検出機能を備えていればよく、入力論理値が所定電圧レベルに設定されるインバータ、または、所定電圧とダミービット線ＤＢＬの電圧を比較する比較回路で構成される。この比較回路は、センスアンプＳＡと同様のラッチ型センスアンプの構成であってもよい。ラッチ型センスアンプの構成を利用することにより消費電流を低減することができる。また、所定電圧を発生する回路として、ダイオード接続されたＭＯＳトランジスタを利用することにより、トランジスタ特性のバラツキを、この所定電圧の電圧レベルに反映させることができ、正確にダミービット線ＤＢＬの電位が所定電圧レベルに到達したときにセンスイネーブル信号ＳＥを活性化することができる。
【００７５】
ダミー回路１ａ−１ｃは、それぞれ対応のワード線の組においてワード線が選択状態へ駆動されるとき、このダミービット線ＤＢＬを、正規ビット線ＢＬまたはＺＢＬの放電速度よりも速い速度で放電する。これらのダミー回路１ａ−１ｃそれぞれを、正規メモリセルＭＣと同一構成を有するダミーセルで構成し、これらをダミービット線ＤＢＬに接続することにより、ダミービット線ＤＢＬの寄生容量は、正規ビット線ＢＬまたはＺＢＬの寄生容量と同じとなる。したがって、製造工程のばらつきにかかわらず、そのばらつきがダミー回路１ａ−１ｃの動作特性に反映され、プロセスパラメータのばらつきの影響を受けることなく、正確なタイミングでセンスイネーブル信号ＳＥを活性化することができる。
【００７６】
また、ダミー回路１ａ−１ｃそれぞれにおいて複数のダミーセルを配置し、これらの複数のダミーセルでダミービット線ＤＢＬを駆動することにより、正規ビット線の電位振幅が小さいときに、ダミービット線ＤＢＬの電位に従ってセンスイネーブル信号ＳＥを活性化することができる。従って、センスアンプＳＡの活性化タイミングに対して十分なマージンを確保することができる。
【００７７】
また、選択ワード線に対応するダミー回路が活性化されるため、ダミービット線ＤＢＬからダミーセンスアンプまでの電位変化の伝播距離を正規ビット線からセンスアンプＳＡへの電位変化伝播距離とほぼ等しくすることができ、選択ワード線の位置に係らず、正確に正規ビット線の電位変化を模倣する電位変化をダミービット線に生じさせることができる。
【００７８】
図２は、図１に示すダミー回路の構成を概略的に示す図である。図１に示すダミー回路１ａ−１ｃは、同一構成を有するため、図２においては、代表的に、ワード線ＷＬａ−ＷＬｄに対応して配置されるダミー回路１の構成を示す。これらのワード線ＷＬａ−ＷＬｄそれぞれに対応して、一例としてインバータで構成されるワード線ドライバＷＤａ−ＷＤｄが設けられる。これらのワード線ドライバＷＤａ−ＷＤｄは、それぞれ、ワード線選択信号ＷＸａ−ＷＸｄを受け、対応のワード線選択信号ＷＸａ−ＷＸｄが選択状態（Ｌレベル）のとき、対応のワード線ＷＬａ−ＷＬｄを選択状態（Ｈレベル）へ駆動する。したがって、ワード線選択信号ＷＸａ−ＷＸｄは、選択時、Ｌレベルであり、一方、ワード線ドライバＷＤａ−ＷＤｄからのワード線駆動信号は、選択時、Ｈレベルとなる。
【００７９】
正規メモリアレイ１０においては、正規メモリセルＭＣの列に対応してビット線ＢＬおよびＺＢＬが配設される。これらのビット線ＢＬおよびＺＢＬは、マルチプレクサＭＵＸに含まれる列選択ゲートＣＳＧを介してセンスアンプＳＡに結合される。
【００８０】
ダミー回路１は、ワード線ＷＬａ−ＷＬｄそれぞれに対応して配置されるダミーセルＤＭと、ダミーセルＤＭに共通に結合されるダミーワード線ＤＷＬと、ワード線ＷＬａ−ＷＬｄ上の信号に従ってワード線ＤＷＬを駆動する論理回路ＬＧ０を含む。この論理回路ＬＧ０は、一例として、ＯＲ回路で構成され、ワード線ＷＬａ−ＷＬｄ上のワード線駆動信号が選択状態のＨレベルとなると、ダミーワード線ＤＷＬを選択状態へ駆動する。
【００８１】
ダミーセルＤＭは、正規メモリセルＭＣと同一の構成を有し、共通に、ダミービット線ＤＢＬに結合される。これらのダミーセルＤＭは、配線により固定データを記憶し、ダミーワード線ＤＷＬの選択時、ダミービット線ＤＢＬを放電する。
【００８２】
センスアンプＳＡは、従来と同様、ラッチ型センスアンプであり、またダミーセンスアンプＤＳＡは、このダミービット線ＤＢＬの電圧レベルが、所定電圧以下に低下したことを検出する構成であればよく、前述のように、その入力論理しきい値が、たとえばＶＣＣ／２に設定されるインバータで構成されてもよく、また基準電圧とダミービット線ＤＢＬの電位を比較する比較回路と、この比較回路の出力信号をバッファ処理するバッファ回路とで構成されてもよい。以下の説明においては、ダミーセンスアンプＤＳＡは、ダミービット線ＤＢＬの電位が中間電圧ＶＣＣ／２の電圧レベルに到達すると、その出力信号をＨレベルに駆動する動作をするものとして説明する。
【００８３】
図３は、図２に示す正規メモリセルＭＣの構成の一例を示す図である。図３において、正規メモリセルＭＣは、電源ノードと記憶ノード３ａの間に接続されかつそのゲートが記憶ノード３ｂに接続されるＰチャネルＭＯＳトランジスタ２ａと、電源ノードと記憶ノード３ｂの間に接続されかつそのゲートが記憶ノード３ａに接続されるＰチャネルＭＯＳトランジスタ２ｂと、記憶ノードと接地ノードの間に接続されかつそのゲートが記憶ノード３ｂに接続されるＮチャネルＭＯＳトランジスタ２ｃと、記憶ノード３ｂと接地ノードの間に接続されかつそのゲートが記憶ノード３ａに接続されるＮチャネルＭＯＳトランジスタ２ｄを含む。
【００８４】
記憶ノード３ａおよび３ｂに、Ｈレベル（ＶＣＣレベル）およびＬレベル（接地電圧ＶＳＳレベル）の相補データが格納される。
【００８５】
正規メモリセルＭＣは、さらに、ワード線ＷＬ上の信号に応答して選択的に導通し、導通時、記憶ノード３ａをビット線ＢＬに接続するＮチャネルＭＯＳトランジスタ２ｅと、ワード線ＷＬ上の信号に応答して選択的に導通し、導通時、記憶ノード３ｂをビット線ＺＢＬに接続するＮチャネルＭＯＳトランジスタ２ｆを含む。
【００８６】
この図３に示す正規メモリセルＭＣの構成において、記憶ノード３ａおよび３ｂに相補データが格納される。ビット線ＢＬおよびＺＢＬは、スタンバイ時に電源電圧ＶＣＣレベルにプリチャージされている。ワード線ＷＬの選択時、ＭＯＳトランジスタ２ｅおよび２ｆが導通し、記憶ノード３ａおよび３ｂが、それぞれビット線ＢＬおよびＺＢＬにそれぞれ電気的に接続される。記憶ノード３ａが、Ｌレベルのデータを記憶し、記憶ノード３ｂがＨレベルデータを記憶している場合には、ＭＯＳトランジスタ２ｅおよび２ｃを介してビット線ＢＬから接地ノードへ電流が流れ、ビット線ＢＬの電位が低下する。ビット線ＺＢＬは、記憶ノード３ｂが電源電圧ＶＣＣレベルであり、その電圧レベルは低下しない。これらのビット線ＢＬおよびＺＢＬの電位差を、センスアンプＳＡで差動増幅する。
【００８７】
図４は、図２に示すダミーセルＤＭの構成の一例を示す図である。図４において、ダミーセルＤＭは、電源ノードと内部ノード３ｃの間に接続されかつそのゲートが内部ノード３ｄに接続されるＰチャネルＭＯＳトランジスタ４ａと、電源ノードとノード３ｄの間に接続されかつそのゲートが内部ノード３ｃに接続されるＰチャネルＭＯＳトランジスタ４ｂと、内部ノード３ｃと接地ノードの間に接続されかつそのゲートが内部ノード３ｄに接続されるＮチャネルＭＯＳトランジスタ４ｃと、内部ノード３ｄと接地ノードの間に接続されかつそのゲートが内部ノード３ｄに接続されるＮチャネルＭＯＳトランジスタ４ｄを含む。ＰチャネルＭＯＳトランジスタ４ｂのゲートが、電源ノードに接続される。
【００８８】
ダミーセルＤＭは、さらに、ダミーワード線ＤＷＬ上の信号に応答して選択的に導通し、導通時、内部ノード３ｄをダミービット線ＤＢＬに接続するＮチャネルＭＯＳトランジスタ４ｆと、内部ノード３ｃに接続されかつそのゲートが接地ノードに接続されるＮチャネルＭＯＳトランジスタ４ｅを含む。
【００８９】
ダミーセルＤＭにおけるＭＯＳトランジスタ４ａ−４ｆのサイズは、正規メモリセルＭＣのＭＯＳトランジスタ２ａ−２ｆのサイズと同じである。したがって、ダミービット線ＤＢＬに対し、このダミーセルＤＭが与える寄生容量は、正規メモリセルＭＣが、ビット線ＢＬおよびＺＢＬにそれぞれ与える寄生容量と同じ大きさである。また、正規メモリセルＭＣおよびダミーセルＤＭＣの動作特性も実質的に同じとなる。
【００９０】
ダミーセルＤＭにおいて、ＭＯＳトランジスタ４ｂおよび内部ノード３ｃが電源電圧ＶＣＣレベルに固定される。応じて、内部ノード３ｄは、ＭＯＳトランジスタ４ｄにより、接地電圧ＶＳＳレベルに固定される。したがって、ダミーワード線ＤＷＬの選択時、ダミービット線ＤＢＬは、ＭＯＳトランジスタ４ｆおよび３ｂを介して放電される。スタンバイ時において、ダミービット線ＤＢＬは図示しないダミービット線負荷回路により電源電圧レベルにプリチャージされる。
【００９１】
ＭＯＳトランジスタ４ｅは、そのゲートに接地電圧を受けており、常時非導通状態である。しかしながら、このＭＯＳトランジスタ４ｅは、そのゲートに電源電圧を受け、内部ノード３ｃを電源電圧ＶＣＣを伝達する電源線に接続するように構成されてもよい。したがって、ダミーセルＤＭの構成としては、ダミービット線ＤＢＬに対し、このダミーセルＤＭが与える寄生容量が、正規メモリセルＭＣがビット線ＢＬおよびＺＢＬに与える寄生容量と同じであればよい。さらに、ダミーセルＤＭの内部の接続は、任意である。ただし、内部ノード３ｄは、接地電圧レベルに固定される。
【００９２】
ダミーセルＤＭは、各ワード線ＷＬに対応して配置されており、ダミービット線ＤＢＬに接続するダミーセルＤＭの数は、ビット線ＢＬおよびＺＢＬに接続する正規メモリセルＭＣの数と同じである。したがって、このダミービット線ＤＢＬに接続する寄生容量を正規ビット線ＢＬおよびＺＢＬのそれと同じとすることができる。正規メモリアレイ１０において、製造パラメータのばらつきにより、正規メモリセルＭＣの特性がばらつき、ビット線ＢＬおよびＺＢＬの寄生容量がばらついても、そのばらつきが、ダミービット線ＤＢＬに同様に反映される。したがって、正規メモリセルＭＣのトランジスタ特性のばらつきにより、ビット線ＢＬおよびＺＢＬの放電速度がばらついても、そのばらつきが、ダミーセルＤＭを介してダミービット線ＤＢＬに反映される。
【００９３】
したがって、製造パラメータのばらつきにより、この正規メモリアレイ１０におけるビット線ＢＬおよびＺＢＬの放電速度のばらつきが生じても、正確に、ダミービット線ＤＢＬの放電速度にそのばらつきを反映させることができる。これにより、製造工程におけるパラメータのばらつきにかかわらず、正確に意図するタイミングで、センスイネーブル信号ＳＥを活性化することができる。
【００９４】
図５は、図１から４に示す構成のデータ読出時の動作を示すタイミング図である。以下、図５を参照して、図１から４に示す構成のデータ読出時の動作について説明する。
【００９５】
スタンバイサイクルにおいては、ビット線ＢＬおよびＺＢＬとダミービット線ＤＢＬは、図示しないプリチャージ回路により、電源電圧ＶＣＣレベルにプリチャージされている。メモリセルを選択するアクティブサイクルが始まると、与えられたＸアドレス信号に従ってワード線選択信号ＷＸ０−ＷＸｍの１つが選択状態へ駆動され、応じてワード線ドライバＷＤにより、対応のワード線ＷＬがＨレベルへ駆動される。
【００９６】
この選択ワード線ＷＬがＨレベルへ駆動されると、図３に示すように、正規メモリセルＭＣにおいて、ＭＯＳトランジスタ２ｅおよび２ｆが導通し、ビット線ＢＬおよびＺＢＬが、正規メモリセルＭＣの記憶ノード３ａおよび３ｂに電気的に接続される。この正規メモリセルＭＣの記憶データに応じて、ビット線ＢＬおよびＺＢＬの一方が放電され、その電圧レベルが低下する。
【００９７】
一方、ワード線ＷＬが選択状態へ駆動されると、図２に示す論理回路ＬＧ０の出力信号がＨレベルとなり、応じてダミーワード線ＤＷＬも、Ｈレベルへ駆動される。応じて、図４に示すダミーセルＤＭにおいて、ＭＯＳトランジスタ４ｆが導通し、ダミービット線ＤＢＬが、放電される。この場合、一つのダミー回路１においては、４ビットのダミーセルが配置され、これらのダミーセルＤＭがダミーワード線ＤＷＬに共通に結合されている。したがって、ダミービット線ＤＢＬが、４つのダミーセルＤＭにより放電されるため、ダミービット線ＤＢＬの放電速度は、ビット線ＢＬおよびＺＢＬの放電速度の、約４倍の速度となる。
【００９８】
図５に示すように、ダミーセンスアンプＤＳＡが、ＶＣＣ／２の電圧レベルにダミービット線ＤＢＬが到達するとその出力信号をＨレベルに立上げると仮定すると、そのときのビット線ＢＬまたはＺＢＬの電圧降下量は、ＶＣＣ／８となる。センスアンプＳＡが、このＶＣＣ／８の電圧差で最も適切に動作する場合には、このタイミングで、センスイネーブル信号ＳＥを活性化することにより、センスアンプＳＡ内のセンスノードに伝達されたビット線ＢＬおよびＺＢＬの電位差を高速で増幅して、内部読出データＤＯを生成することができる。
【００９９】
ここで、重要なことは、ビット線ＢＬおよびＺＢＬとダミービット線ＤＢＬの電圧降下速度の比（本実施の形態１においては１対４）が、どのようなビット・ワード構成を取った場合でも保存されることである。すなわち、ビット線ＢＬおよびＺＢＬとダミービット線ＤＢＬの負荷は同じであり、ダミーセルＤＭおよび正規メモリセルＭＣの動作特性も同じである。また、ダミーワード線ＤＷＬの活性化タイミングは選択ワード線の活性化タイミングと同じである。これらの関係は、ビット線の数およびワード線の数が変更されても、維持される。したがって、１つのアレイ構成において、センスアンプ活性化のタイミングを調整すれば、ビット・ワード構成（メモリセルアレイの行および列の構成）にかかわらず、常に適正なタイミングでセンスアンプをＳＡを活性化することができる。
【０１００】
なお、上述の構成においてはダミー回路１においては、４つのダミーセルＤＭが配置されており、４つのダミーセルＤＭを同時に選択状態へ駆動してダミービット線ＤＢＬを放電している。しかしながら、１つのダミー回路に含まれるダミーセルの数は、任意であり、所望の数のダミーセルでダミー回路１を構成することができ、応じてダミービット線ＤＢＬとビット線ＢＬおよびＺＢＬとの放電速度の比を所望の値に設定することができる。応じて、センスアンプＳＡが最も感度のよい領域でセンス動作を行うことができる様に、センスアンプ活性化時のビット線間電位差を設定することができる。
【０１０１】
また、センスアンプ活性化のタイミングの微調整のために、ダミーセンスアンプＤＳＡの前または後ろに、遅延素子を挿入することもできる。
【０１０２】
以上のように、この発明の実施の形態１に従えば、所定数のワード線ごとに、それぞれワード線に対応して配置されるダミーセルを有するダミー回路を配置し、対応のワード線の選択に応答してダミービット線を複数のダミーセルで駆動している。したがって、正規メモリセルアレイの構成にかかわらず最適タイミングでセンスアンプを活性化することができ、高速動作を実現することができる。
【０１０３】
特に、メモリコンパイラなどの自動生成ツールを利用する場合のように、最悪ケース、すなわち最大アレイ構成を想定してタイミング設計をする必要がなく、アレイ構成に応じて自動的にセンスタイミングを設定することができ、センスタイミングのオーバーヘッドを小さくすることができる。
【０１０４】
また、センスタイミングが最適化されるため、ビット線が必要以上に放電されるのを防止することができ、応じてビット線の電圧振幅を小さくすることができ、消費電流を低減することができる。
【０１０５】
［実施の形態２］
図６は、この発明の実施の形態２に従うダミー回路１の構成を概略的に示す図である。メモリアレイ１０、ダミーセンスアンプＤＳＡおよびセンスアンプＳＡの構成は、先の実施の形態１と同様である。
【０１０６】
図６において、ダミー回路１は、実施の形態１と同様、ワード線ＷＬａ−ＷＬｄそれぞれに対応して配置されるダミーセルＤＭと、これらのダミーセルＤＭに共通に結合されるダミーワード線ＤＷＬを含む。ワード線ＷＬａ−ＷＬｄは、それぞれ、ワード線選択信号ＷＸａ−ＷＸｄを受けるワード線ドライバＷＤａ−ＷＤｄにより駆動される。
【０１０７】
ダミー回路１は、さらに、ワード線選択信号ＷＸａ−ＷＸｄを受ける論理回路１２と、論理回路１２の出力信号に従って選択的に導通し、導通時、信号線１３を電源電圧ＶＣＣレベルに充電するＰチャネルＭＯＳトランジスタ１４と、信号線１３上の信号電圧に従ってダミーワード線ＤＷＬを駆動する反転回路１５とを含む。論理回路１２は、たとえば、ＮＡＮＤ回路で構成され、ワード線選択信号ＷＸａ−ＷＸｄのいずれかが選択状態（Ｌレベル）となると、ＭＯＳトランジスタ１４を非導通状態に設定する。
【０１０８】
ダミー回路１は、さらに、ワード線ＷＬａ−ＷＬｄそれぞれに対応して設けられ、対応のワード線の選択時、信号線１３を接地電圧レベルに放電するＮチャネルＭＯＳトランジスタ１６ａ−１６ｄを含む。この信号線１３は、各ダミー回路毎に設けられる。信号線１３の充放電が、ダミー回路１単位で実行され、応じてダミーワード線の選択／非選択が、ダミー回路単位で実行される。
【０１０９】
この図６に示すダミー回路１の構成において、ワード線ＷＬａ−ＷＬｄのいずれかが選択されると、論理回路１２の出力信号がＨレベルとなり、ＭＯＳトランジスタ１４が非導通状態となり、信号線１３は電源電圧ＶＣＣレベルでフローティング状態となる。一方、ワード線ドライバＷＤａ−ＷＤｄからのワード線駆動信号のいずれかがＨレベルに立上がり、ＭＯＳトランジスタ１６ａ−１６ｄのいずれかが導通し、信号線１３が接地電圧レベルに放電される。したがってこのときには、反転回路１５により、ダミーワード線ＤＷＬがＨレベルに駆動され、４ビットのダミーセルＤＭにより、ダミービット線ＤＢＬの放電が行なわれる。
【０１１０】
ワード線ＷＬａ−ＷＬｄが全て非選択状態のときには、論理回路１２の出力信号がＬレベルを維持する。ワード線ＷＬａ−ＷＬｄ上のワード線駆動信号が全てＬレベルであり、トランジスタ１６ａ−１６ｄが全て非導通状態を維持し、信号線１３が電源電圧ＶＣＣレベルに維持される。この状態においては、反転回路１５の出力信号がＬレベルであり、ダミーワード線ＤＷＬがＬレベルに維持され、ダミーセルＤＭは非選択状態を維持する。
【０１１１】
したがって、この図６に示すダミー回路１においても、ダミービット線ＤＢＬに対しては、正規メモリセルのビット線と同数のダミーセルが接続されており、実施の形態１と同様の効果を得ることができる。
【０１１２】
したがってこの図６に示すダミー回路の構成においても、ワード線選択時、ダミービット線ＤＢＬが正規メモリアレイのビット線よりも高速で放電され、実施の形態１と同様の作用効果を得ることができる。
【０１１３】
さらに、ワード線ＷＬａ−ＷＬｄそれぞれに対しては、ＭＯＳトランジスタ１６ａ−１６ｄが設けられているだけである。これらのＭＯＳトランジスタ１６ａ−１６ｄは、ダミー回路１に対して配置される信号線１３を駆動することが要求されるだけであり、それらのサイズ（ゲート幅とゲート長との比）を十分に小さくすることができる。したがって、ワード線ＷＬａ−ＷＬｄ上のワード線駆動信号を論理回路で受けて、選択状態を検出する構成に比べて、ワード線ＷＬａ−ＷＬｄの負荷を軽減することができる。
【０１１４】
すなわち、通常、ワード線の選択検出のためにＯＲ回路などの論理回路を用いた場合、ワード線ＷＬａ−ＷＬｄそれぞれに対し、少なくとも２つのＭＯＳトランジスタが接続される。したがって、ワード線ＷＬａ−ＷＬｄの負荷を軽減することができ、高速でワード線を充放電することができる。
【０１１５】
以上のように、この発明の実施の形態２に従えば、所定数のワード線に対して設けられるダミー回路において、ワード線の選択検出のために、各ワード線に１つのＭＯＳトランジスタを接続しており、ワード線の負荷を軽減することができ、高速でワード線を充放電することができ、高速動作が実現される。
【０１１６】
［実施の形態３］
図７は、この発明の実施の形態３に従うダミー回路１の構成を概略的に示す図である。この図７に示すダミー回路１の構成は、図６に示すダミー回路１と以下の点が異なっている。すなわち、信号線１３をプリチャージするＭＯＳトランジスタ１４のゲートへ、４本のワード線ＷＬａ−ＷＬｄのグループを特定するプリデコード信号（ワード線群選択信号）Ｘｐが与えられる。この図７に示すダミー回路１の他の構成は、図６に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１１７】
この図７に示すダミー回路１においては、ワード線ＷＬａ−ＷＬｄのグループを特定するプリデコード信号Ｘｐを用いて信号線１３の充電維持／充電停止が設定されている。したがって、図６に示す論理回路１２が不要となり、このダミー回路１の占有面積をより低減することができる。また、ワード線選択信号ＷＸａ−ＷＸｄを伝達する信号線の負荷も軽減され、高速で、ワード線選択信号ＷＸａ−ＷＸｄを充放電することができる。
【０１１８】
図８は、ワード線選択信号ＷＸａ−ＷＸｄとワード線群選択信号Ｘｐを発生する行選択信号発生部の構成を概略的に示す図である。図８において、行選択信号発生部は、ワード線群アドレス信号ＡＤＷＧをデコードして、プリデコード信号（ワード線群選択信号）Ｘｐを生成するグループデコーダ１７と、グループデコーダ１７の出力信号Ｘｐの活性化時イネーブルされ、与えられたワード線アドレス信号ＡＤＷＬデコードするワード線デコーダ１８ａないし１８ｅを含む。
【０１１９】
ワード線デコーダ１８ａから１８ｅが、それぞれ、活性化時、ワード線選択信号ＷＸａ−ＷＸｄを、そのデコード結果に従って生成する。ワード線アドレス信号ＡＤＷＬは、２ビットのアドレス信号であり、４本のワード線のうちの１つのワード線を特定する。
【０１２０】
グループデコーダ１７へ与えられるワード線群アドレス信号ＡＤＷＧは、４本のワード線の組を規定する。したがって、このワード線群選択信号（プリデコード信号）Ｘｐが選択状態とされたときに、対応の４本のワード線のうちの１つが、選択される。これらのワード線群アドレス信号ＡＤＷＧおよびワード線アドレス信号ＡＤＷＬは、各４本のワード線の組に対応して設けられるグループデコーダ１７および各ワード線に対応して配置されるワード線デコーダへそれぞれ共通に与えられる。
【０１２１】
この図８に示す構成のように、４本のワード線に対してダミー回路が配置される構成においては、ワード線アドレス信号ＡＤＷＬは、正規メモリアレイ構成に係らず２ビットのアドレス信号であり、一方、ワード線群アドレス信号ＡＤＷＧは、この正規メモリアレイに含まれる正規ワード線の数（ワード構成）に応じてそのビット数が定められる。
【０１２２】
ワード線群アドレス信号ＡＤＷＧに基づいて、１つのワード線群を特定するワード線プリデコード方式の場合、ワード線アドレス信号ＡＤＷＬが、３ビットのアドレス信号であれば、８本のワード線の組が、ワード線群アドレス信号ＡＤＷＧにより指定される。したがって、この場合には、ダミー回路１は、８本のワード線に対して設けられ、対応のワード線の選択時、８個のダミーセルにより、ダミービット線が駆動される。
【０１２３】
なお、ワード線アドレス信号ＡＤＷＬは、プリデコードされて、４ビットのワード線指定信号として、これらのワード線デコーダ１８ａ−１８ｅへそれぞれ与えられてもよい。ワード線アドレス信号をプリデコードする場合、ワード線プリデコード信号（ワード線指定信号）とワード線群選択信号とに基づいて、ワード線選択信号ＷＸａ−ＷＸｄが生成される。
【０１２４】
グループデコーダ１７へ与えられるワード線群アドレス信号ＡＤＷＧについても同様であり、予め、ワード線群アドレス信号ＡＤＷＧが、複数ビットの信号にプリデコードされて、ワード線群プリデコード信号として各対応のグループデコーダ１７へ与えられてもよい。
【０１２５】
以上のように、この発明の実施の形態３に従えば、選択ワード線を含む所定数のワード線の組を特定するワード線群選択信号に従って、ダミーワード線を駆動するように構成しており、ダミー回路の占有面積を低減することができる。また実施の形態２と同様の効果を得ることができる。
【０１２６】
［実施の形態４］
図９は、この発明の実施の形態４に従うダミー回路１の構成を概略的に示す図である。この図９に示すダミー回路１の構成においては、信号線１３をプリチャージするＭＯＳトランジスタ１４のゲートに、ワード線群選択信号Ｘｐに代えて、プリチャージ信号ＰＲＣが与えられる。また、信号線１３と電源ノードの間に、反転回路１５の出力信号に従って選択的に導通するＰチャネルＭＯＳトランジスタ２０が設けられる。この図９に示すダミー回路１の他の構成は、図７に示すダミー回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１２７】
プリチャージ信号ＰＲＣは、たとえばクロック信号に同期してデータアクセスが行なわれる場合、クロック信号のＨレベル期間Ｈレベルとされる。その間、ワード線を選択状態に駆動するワード線イネーブル信号が活性状態に維持される。したがって、データアクセスが行なわれるとき、プリチャージ信号ＰＲＣがＨレベルとなると、ＭＯＳトランジスタ１４が非導通状態となる。ワード線ＷＬａ−ＷＬｄのいずれかがワード線選択信号ＷＸａ−ＷＸｄに従って選択されたときには、信号線１３が、ＭＯＳトランジスタ１６ａ−１６ｄのいずれかにより放電され、ダミーワード線ＤＷＬが、応じて反転回路１５によりＨレベルへ駆動され、ダミービット線ＤＢＬが４ビットのダミーセルＤＭにより放電される。
【０１２８】
一方、このプリチャージ信号ＰＲＣがＨレベルのときにワード線ＷＬａ−ＷＬｄがすべて非選択状態の場合、ＭＯＳトランジスタ１４および１６ａないし１６ｂがすべて非導通状態である。このときには、反転回路１５の出力信号がＬレベルであり、ＭＯＳトランジスタ２０が導通状態となり、信号線１３は、電源電圧ＶＣＣレベルに維持される。これにより、信号線１３が、データアクセスサイクル時、フローティング状態となるのを防止する。正確に、選択ワード線に対して配置されるダミー回路１を活性状態として、ダミービット線ＤＢＬを放電することができる。
【０１２９】
なお、動作サイクルが速いまたはＭＯＳトランジスタ１６ａから１６ｂのしきい値電圧が十分高いなどの理由により、この信号線１３がフローティング状態のときにもそのリーク電流等による電圧低下が十分小さく、信号線１３のフローティング状態の影響が小さい場合には、ＭＯＳトランジスタ２０は特に設ける必要はない。
【０１３０】
図１０は、ビット線負荷回路およびダミービット線負荷回路の構成の一例を示す図である。図１０において、ビット線ＢＬおよびＺＢＬに対し、ビット線負荷回路２２が設けられ、ダミービット線ＤＢＬに対してダミービット線負荷回路２３が設けられる。ビット線負荷回路２２は、プリチャージ信号ＰＲＣがＬレベルのとき導通し、導通時、それぞれ、ビット線ＢＬおよびＺＢＬへ電源電圧ＶＣＣを供給するＰチャネルＭＯＳトランジスタ２２ａおよび２２ｂと、プリチャージ信号ＰＲＣがＬレベルのとき導通し、導通時、ビット線ＢＬおよびＺＢＬを電気的に短絡するＰチャネルＭＯＳトランジスタ２２ａおよび２２ｃを含む。
【０１３１】
ダミービット線負荷回路２３は、ＰチャネルＭＯＳトランジスタで構成され、プリチャージ信号ＰＲＣがＬレベルのときに、ダミービット線ＤＢＬを電源電圧ＶＣＣレベルにプリチャージする。
【０１３２】
プリチャージ信号ＰＲＣは、図１１に示すように、ワード線ＷＬの選択期間を決定する。ワード線ＷＬが選択状態へ駆動されるとき、プリチャージ信号ＰＲＣはＨレベルであり、ビット線と電源ノードとは分離される。
【０１３３】
データのセンス後に外部データ読出が行なわれる場合には、プリチャージ信号ＰＲＣがＬレベルとなる。このプリチャージ信号ＰＲＣにより、メモリセルへのデータアクセスを行うサイクルが決定される。
【０１３４】
クロック同期で、この半導体記憶装置が動作する場合、プリチャージ信号ＰＲＣがクロック信号に同期して変化する。例えば、クロック信号がＨレベルのときにプリチャージ信号ＰＲＣがＨレベルに設定される。
【０１３５】
ワード線ＷＬが選択状態へ駆動され、ビット線ＢＬおよびＺＢＬの電位差が拡大されて内部データのセンスおよび外部データ読出が行なわれる。プリチャージ信号ＰＲＣがＬレベルに立下がると、ビット線負荷回路２２が活性化され、ビット線ＢＬおよびＺＢＬが、それぞれ電源電圧ＶＣＣレベルにプリチャージされる。また、このプリチャージ信号ＰＲＣがＬレベルに立下がると、ワード線ＷＬも選択状態から非選択状態へ駆動される。このとき、また、ダミービット線ＤＢＬの放電も完了し、ダミービット線ＤＢＬが電源電圧レベルにプリチャージされる。また、選択状態のダミーワード線も非選択状態へ駆動される。
【０１３６】
この図１１に示す動作波形においては、プリチャージ信号ＰＲＣによりアクセスサイクルが決定される。これは、クロック信号に同期して、半導体記憶装置が動作しているためである。しかしながら、クロック信号と非同期で動作し、内部動作タイミングが、アドレス信号の変化を検出するアドレス変化検出信号に基づいて行なわれる構成においても、同様、プリチャージ信号ＰＲＣが、データアクセス時（読出時）においてはＨレベルに維持される。したがって、ビット線負荷回路２２および２３の構成としては、図１０に示す構成と同様の構成が用いられる。
【０１３７】
ビット線振幅を小さくするために、データ読出時においてはビット線負荷回路２２を活性状態に維持する構成の半導体記憶装置の場合、図９に示す信号線は、例えばアドレス変化検出信号に従って生成される信号により、そのプリチャージ動作が制御される。
【０１３８】
このプリチャージ信号ＰＲＣを利用することにより、ダミー回路に対し共通にプリチャージ信号を伝達することができ、ワード線群選択信号を用いる場合に比べて配線のレイアウトが簡略化される。また、実施の形態３と同様の効果を得ることができる。
【０１３９】
以上のように、この発明の実施の形態４に従えば、ダミー回路において、ビット線プリチャージ信号ＰＲＣを用いて、対応のワード線の選択／非選択を検出するための信号線を充電しており、配線レイアウトが簡略化される。
【０１４０】
［実施の形態５］
図１２は、この発明の実施の形態５に従うダミー回路１の構成を概略的に示す図である。図１２において、ダミー回路１は、ワード線ＷＬａ−ＷＬｄそれぞれに対応して配置されるダミーセルＤＭと、これらのダミーセルＤＭに共通に接続されるダミーワード線ＤＷＬと、ワード線群選択信号（プリデコード信号）Ｘｐを受ける反転回路２４と、反転回路２４の出力信号に応答して、選択的に、ダミーワード線ＤＷＬを接地電圧レベルに駆動するＮチャネルＭＯＳトランジスタ２６と、ワード線ＷＬａ−ＷＬｄにそれぞれ対応して設けられ、ワード線選択信号ＷＸａ−ＷＸｄに応答して、選択的に導通し、導通時、ダミーワード線ＤＷＬを電源電圧ＶＣＣレベルに駆動するＰチャネルＭＯＳトランジスタ２８ａないし２８ｄを含む。
【０１４１】
ワード線ＷＬａ−ＷＬｄは、それぞれ、ワード線選択信号ＷＸａ−ＷＸｄを受けるワード線ドライバＷＤａ−ＷＤｄにより駆動される。
【０１４２】
ワード線群選択信号ＸｐがＬレベルの非選択状態のときには、反転回路２４の出力信号はＨレベルであり、ＭＯＳトランジスタ２６が導通し、ダミーワード線ＤＷＬは、接地電圧レベルに維持される。この場合には、ワード線選択信号ＷＸａ−ＷＸｄはすべて非選択状態であり、ワード線ＷＬａ−ＷＬｄはすべて非選択状態にある。また、ＭＯＳトランジスタ２８ａ−２８ｄは、すべて非導通状態にある。
【０１４３】
ワード線群選択信号ＸｐがＨレベルに駆動されると、ワード線ＷＬａ−ＷＬｄのいずれかが選択状態へ駆動される。この場合には、反転回路２４の出力信号がＬレベルとなり、ＭＯＳトランジスタ２６が非導通状態となる。また、ワード線選択信号ＷＸａ−ＷＸｄのいずれかが、Ｌレベルとなり、ＭＯＳトランジスタ２８ａ−２８ｄのいずれかが導通する。したがって、ダミーワード線ＤＷＬがＨレベルに駆動され、ダミービット線ＤＢＬが４ビットのダミーセルＤＭにより駆動され、その電位が高速で低下する。
【０１４４】
したがって、この図１２に示す構成においては、ワード線選択信号ＷＸａ−ＷＸｄを用いて、ダミーワード線ＤＷＬの選択状態への駆動を行なっている。ワード線ＷＬａ−ＷＬｄには、ワード線ドライバＷＤａ−ＷＤｄが設けられているだけであり、ワード線ＷＬａ−ＷＬｄの負荷を軽減でき、高速でワード線ＷＬａ−ＷＬｄの充放電を行なうことができる。
【０１４５】
また、ダミーワード線ＤＷＬ自体を対応のワード線の選択／非選択に応じて駆動しており、ワード線選択のための信号線が不要となり、ダミー回路の占有面積を低減することができる。また、この信号線の充放電も不要となり、消費電流を低減することができる。
【０１４６】
また、ダミーワード線ＤＷＬは、４つのダミーセルＤＭのアクセストランジスタのゲートを充放電するだけであり、高速で、ＭＯＳトランジスタ２８ａ−２８ｄを用いて、ダミーワード線ＤＷＬを、電源電圧ＶＣＣレベルに駆動することができる。
【０１４７】
なお、ワード線群選択信号Ｘｐに代えて、プリチャージ信号ＰＲＣ、または、ワード線選択信号ＷＸａ−ＷＸｄのＯＲ信号を用いてもよい。また、ワード線ドライバＷＤａ−ＷＤｄの駆動力が十分大きい場合には、このワード線ＷＬａ−ＷＬｄ上の信号の論理和信号を、このワード線群選択信号Ｘｐに代えて用いてもよい。
【０１４８】
以上のように、この発明の実施の形態５に従えば、所定数のワード線に対し、ワード線駆動信号に従って選択的に導通してダミーワード線を選択状態へ駆動するＭＯＳトランジスタを設けており、ダミーワード線ＤＷＬと別に、ワード線選択を検出するための信号線が不要となり、ダミー回路のレイアウト面積および消費電流をより低減することができる。
【０１４９】
［実施の形態６］
図１３は、この発明の実施の形態６のダミー回路１の構成を概略的に示す図である。図１３に示すダミー回路１は、図１２に示すダミー回路１と、以下の点が構成が異なる。すなわち、図１２に示すダミーワード線駆動用のＭＯＳトランジスタ２８ａ−２８ｄに代えて、ワード線選択信号ＷＸａ−ＷＸｄに従って、ダミーワード線ＤＷＬへ、それぞれワード線ＷＬａ−ＷＬｄを電気的に結合するＰチャネルＭＯＳトランジスタ３０ａ−３０ｄが設けられる。この図１３に示すダミー回路１の他の構成は、図１２に示すダミー回路１の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１５０】
この図１３に示すダミー回路１の構成において、ワード線選択信号ＷＸａ−ＷＸｄのいずれかが選択状態へ駆動されると、ＭＯＳトランジスタ３０ａ−３０ｄのいずれかが導通する。この場合、選択ワード線がダミーワード線ＤＷＬに結合されるため、ダミーワード線ＤＷＬの電位変化は、選択ワード線ＷＬ（ＷＬａ−ＷＬｄのいずれか）の電位変化と同じとなる。したがって、アレイ構成が異なり、ワード線ＷＬａ−ＷＬｄの電位変化速度が変化しても、正確に、この選択ワード線の電位変化と同じ電位変化をダミーワード線ＤＷＬに生じさせることができる。
【０１５１】
応じて、アレイ構成に係らず、ワード線選択による正規メモリセルのビット線ＢＬおよびＺＢＬへのデータ読出と、ダミーワード線ＤＷＬの選択からダミービット線ＤＢＬのダミーセルＤＭのデータの読出までの期間を等しくすることができる。したがって、たとえばビット線数が異なり、選択ワード線の電圧レベルの上昇速度が変化する場合においても、正確に、その変化をダミーワード線ＤＷＬの電位変化上に反映させることができ、正確なタイミングで、センス動作をイネーブルすることができる。
【０１５２】
なお、この図１３に示す構成において、ＰチャネルＭＯＳトランジスタ３０ａ−３０ｄに代えて、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタで構成されるＣＭＯＳトランスミッションゲートが用いられてもよい。
【０１５３】
また、ダミーワード線ＤＷＬの非選択状態への駆動のために、ワード線群選択信号Ｘｐが用いられている。しかしながら、この実施の形態６においても、ワード線選択信号ＷＸａ−ＷＸｄの論理積信号、またはワード線ＷＬａ−ＷＬｄの上のワード線駆動信号の論理和信号が、このワード線群選択信号Ｘｐに代えて用いられてもよい。
【０１５４】
また、ＭＯＳトランジスタ３０ａ−３０ｄのゲートへは、ワード線ドライバＷＤａ−ＷＤｄの出力信号の反転信号が与えられてもよい。
【０１５５】
以上のように、この発明の実施の形態６に従えば、所定数のワード線に対応して設けられるダミーセルを共通に接続するダミーワード線を、対応のワード線の選択時、この選択ワード線をダミーワード線に電気的に結合するように構成しており、アレイ構成にかかわらず、選択ワード線とダミーワード線を同一速度で電圧を変化させることができ、アレイ構成にかかわらず、正確なタイミングでセンス動作を活性化することができる。
【０１５６】
［実施の形態７］
図１４は、この発明の実施の形態７に従う半導体記憶装置の全体の構成を概略的に示す図である。図１４において、この発明に従う半導体記憶装置は、データを記憶するメモリ回路３５と、このメモリ回路３５へ一方のポート（Ａポート）からアクセスするためのポートＡインターフェイス（ＡＩＦ）部４０ａと、メモリ回路３５へ他方のポート（Ｂポート）からアクセスするためのポートＢＩＦ部４０ｂを含む。
【０１５７】
すなわち、この図１４に示す半導体記憶装置は、２つのポートを有する２ポートＳＲＡＭである。ポートＡＩＦ部４０ａおよびポートＢＩＦ部４０ｂを介して個々にメモリ回路３５へアクセスすることができる。メモリ回路３５は、メモリセルアレイおよびメモリセル選択およびデータの書込／読出を行なうメモリ周辺回路を含む。ポートＡＩＦ部４０ａおよびポートＢＩＦ部４０ｂは、それぞれ、信号およびデータの入出力回路を含む。
【０１５８】
ポートＡＩＦ部４０ａおよびポートＢＩＦ部４０ｂは、それぞれ別々のプロセサに結合することができ、効率的なメモリシステムを構築することができる。
【０１５９】
図１５は、図１４に示すメモリ回路３５に含まれるメモリアレイ部の構成を概略的に示す図である。図１５において、正規メモリアレイ５０においては、２ポートＳＲＡＭセルＴＭＣが行列状に配列される。この２ポートＳＲＡＭセルＴＭＣは、ポートＡおよびポートＢから個々にアクセス可能である。
【０１６０】
Ａポートからのアクセスのために、この２ポートＳＲＡＭセル（以下、単にメモリセルと称す）ＴＭＣの行それぞれに対応して、Ａポートワード線ＷＬＡ０−ＷＬＡｎが配設され、またメモリセル列それぞれに対応して、Ａポートビット線ＢＬＡ０，ＺＢＬＡ０ないしＢＬＡｎ，ＺＢＬＡｎが設けられる。
【０１６１】
また、Ｂポートからのアクセスのために、メモリセルＴＭＣの各行に対応してＢポートワード線ＷＬＢ０−ＷＬＢｍが配設され、またメモリセルＴＭＣの列に対応してＢポートビット線ＢＬＢ０，ＺＢＬＢ０ないしＢＬＢｎ，ＺＢＬＢｎが設けられる。
【０１６２】
メモリセルＴＭＣは、複数の列ブロックに分割され、各列ブロックに対応して、マルチプレクサＭＵＸ０−ＭＵＸｋが設けられる。マルチプレクサＭＵＸ０−ＭＵＸｋは、それぞれ、メモリセル列に対応して設けられる列選択ゲートを含み、Ａポート列選択信号ＹＡおよびＢポート列選択信号ＹＢに従って、選択列を、それぞれ内部データバスを介してセンスアンプに結合する。
【０１６３】
マルチプレクサＭＵＸ０ないしＭＵＸｋそれぞれに対してＡポートセンスアンプとＢポートセンスアンプが配置される。図１５に示す構成においては、マルチプレクサＭＵＸ０に対応してＡポートセンスアンプＳＡＡ０およびＢポートセンスアンプＳＡＢ０が設けられ、マルチプレクサＭＵＸｋに対応して、ＡポートセンスアンプＳＡＡｋおよびＢポートセンスアンプＳＡＢｋが設けられる。
【０１６４】
ＡポートセンスアンプＳＡＡ０ないしＳＡＡｋは、Ａポートセンスイネーブル信号ＳＡＥの活性化に応答して活性化され、ＢポートセンスアンプＳＡＢ０ないしＳＡＢｋは、Ｂポートセンスイネーブル信号ＳＥＢの活性化に応答して活性化される。これらのセンスアンプＳＡＡ０からからＳＡＡｋおよびＳＡＢ０からＳＡＢｋは、それぞれ、図３５に示すラッチ型センスアンプの構成を備える。これらのセンスアンプＳＡＡ０かＳＡＡｋにより、内部読出データＱＡ０からＱＡｋがそれぞれ出力され、ＢポートセンスアンプＳＡＢ０からＳＡＢｋそれぞれから、内部読出データＱＢ０からＱＢｋが出力される。
【０１６５】
これらのセンスイネーブル信号ＳＥＡおよびＳＥＢは、個々に対応のポートからのデータアクセス時に活性化される。従って、センスアンプＳＡＡ０からＳＡＡｋおよびＳＡＢ０からＳＡＢｋは、それぞれ、Ａポートからのアクセス時およびＢポートからのアクセス時に活性化される。したがって、データ読出時においては、ＡポートおよびＢポートから、同時に、同一アドレスのメモリセルＴＭＣに対してアクセスすることができる。ただし、同一アドレスのメモリセルに対しデータの書込とデータの読出が同時に行なわれる場合には、仲裁処理が行なわれ、通常、早くアクセスしたポートに対し、アクセス許可が与えられる。この場合、同一アドレスに対してポートＡおよびポートＢから同時にデータ読出が行われるときにも仲裁処理が行われてもよい。
【０１６６】
図１６は、メモリセルＴＭＣの構成の一例を示す図である。図１６において、メモリセルＴＭＣは、電源ノードと記憶ノード５９の間に接続されかつそのゲートが記憶ノード６０に接続されるＰチャネルＭＯＳトランジスタ５１と、電源ノードと記憶ノード６０の間に接続されかつそのゲートが記憶ノード５９に接続されるＰチャネルＭＯＳトランジスタ５２と、記憶ノード５９と接地ノードの間に接続されかつそのゲートが記憶ノード６０に接続されるＮチャネルＭＯＳトランジスタ５３と、記憶ノード６０と接地ノードの間に接続されかつそのゲートが記憶ノード５９に接続されるＮチャネルＭＯＳトランジスタ５４を含む。記憶ノード５９および６０に、相補データが格納され、ポートＡおよびポートＢからアクセスすることができる。
【０１６７】
メモリセルＴＭＣは、さらに、Ａポートワード線ＷＬＡ上の信号に応答して記憶ノード５９および６０を、それぞれ、Ａポートビット線ＢＬＡおよびＺＢＬＡに接続するＮチャネルＭＯＳトランジスタ５７および５８と、Ｂポートワード線ＷＬＢ上の信号に応答して記憶ノード５９および６０を、それぞれ、Ｂポートビット線ＢＬＢおよびＺＢＬＢに接続するＮチャネルＭＯＳトランジスタ５５および５６を含む。
【０１６８】
ポートＡからのデータアクセス時においては、Ａポートワード線ＷＬＡが選択状態へ駆動され、ＭＯＳトランジスタ５７および５８が導通し、記憶ノード５９および６０が、それぞれ、Ａポートビット線ＢＬＡおよびＺＢＬＡに電気的に結合される。ポートＢからのアクセス時においては、Ｂポートワード線ＷＬＢが選択状態へ駆動され、ＭＯＳトランジスタ５５および５６が導通し、記憶ノード５９および６０が、それぞれ、Ｂポートビット線ＢＬＢおよびＺＢＬＢに電気的に結合される。
【０１６９】
図１７は、センスイネーブル信号ＳＥＡおよびＳＥＢを生成する部分の構成を概略的に示す図である。図１７において、Ａポートワード線ＷＬＡ０−ＷＬＡ３およびＢポートワード線ＷＬＢ０−ＷＬＢ３に対し、Ａポートダミー回路７０Ａ０およびＢポートダミー回路７０Ｂ０が設けられ、また、Ａポートワード線ＷＬＡｉ−ＷＬＡｉ＋３およびＢポートワード線ＷＬＢｉ−ＷＬＡｉ＋３に対しＡポートダミー回路７０ＡｈおよびＢポートダミー回路７０Ｂｈが設けられる。Ａポートダミー回路７０Ａ（Ａポートダミー回路７０Ａ０および７０Ａｈ等を総称的に示す）は、ダミービット線ＤＢＬＡおよびＺＤＢＬＡに結合され、Ｂポートダミー回路７０Ｂ（Ｂポートダミー回路７０Ｂ０および７０Ｂｈ等を総称的に示す）が、ダミービット線ＤＢＬＢおよびＺＤＢＬＢに結合される。
【０１７０】
Ａポートワード線ＷＬＡ０−ＷＬＡ３は、それぞれワード線選択信号ＷＸＡ０−ＷＸＡ３を受けるワード線ドライバＷＤＡにより駆動され、またＢポートワード線ＷＬＢ０−ＷＬＢ３は、それぞれ、各ワード線選択信号ＷＸ１−ＷＸＢ３を受けるワード線ドライバＷＤＢにより駆動される。
【０１７１】
また、Ａポートワード線ＷＬＡｉ−ＷＬＡｉ＋３は、それぞれ、ワード線選択信号ＷＸＡｉ−ＷＸＡｉ＋３を受けるワード線ドライバＷＤＡにより駆動され、またＢポートワード線ＷＬＢｉ−ＷＬＢｉ＋３は、それぞれ、ワード線選択信号ＷＸＢｉ−ＷＸＢｉ＋３を受けるワード線ドライバＷＤＢにより駆動される。
【０１７２】
Ａポートダミー回路７０Ａ０は、Ａポートワード線選択信号ＷＸＡ０−ＷＸＡ３およびＢポートワード線選択信号ＷＸＢ０−ＷＸＢ３に従ってダミービット線ＤＢＬＡおよびＺＤＢＬＡを駆動する。Ａポートダミー回路７０Ａｈは、同様、ワード線選択信号ＷＸＡｉ−ＷＸＡｉ＋３およびＷＸＢｉ＋３およびＷＸＢｉ−ＷＸＢｉ＋３に従ってダミービット線ＤＢＬＡおよびＺＤＢＬＡを駆動する。
【０１７３】
Ａポートダミービット線ＤＢＬＡおよびＺＤＢＬＡは、Ａポートダミー回路に７０Ａに共通に設けられ、図示しないプリチャージ回路によりスタンバイ時電源電圧レベルにプリチャージされる。
【０１７４】
Ｂポートダミー回路７０Ｂ０は、同様、ワード線選択信号ＷＸＡ０−ＷＸＡ３およびＷＸＢ０−ＷＸＢ３に従ってダミービット線ＤＢＬＢおよびＺＤＢＬＢを駆動し、またＢポートダミー回路７０Ｂｈが、ワード線選択信号ＷＸＡｉ−ＷＸＡｉ＋３に従ってダミービット線ＤＢＬＢおよびＺＤＢＬＢを駆動する。これらのＢポートダミービット線ＤＢＬＢおよびＺＤＢＬＢは、Ｂポートダミー回路に７０Ｂに共通に設けられ、図示しないプリチャージ回路により電源電圧レベルにプリチャージされる。
【０１７５】
ダミービット線ＤＢＬＡおよびＤＢＬＢそれぞれに対し、ダミーセンスアンプＤＳＡＡおよびＤＳＡＢが設けられる。これらのダミーセンスアンプＤＳＡＡおよびＤＳＡＢから、センスイネーブル信号ＳＥＡおよびＳＥＢが出力される。ダミービット線ＺＤＢＬＡおよびＺＤＢＬＢは、その一端が、開放状態に設定される。これらのダミービット線ＺＤＢＬＡおよびＺＤＢＬＢが、ＡポートおよびＢポートから同一行に対するアクセスが行なわれたときに、Ａポートダミー回路７０ＡおよびＢポートダミー回路７０Ｂによりそれぞれ駆動される。これは、データアクセス時においては、同一アドレスに対するアクセスに対して仲裁が行われても、同一行の異なる列へのアクセスが許可される。従って、同一行に対して、ＡポートおよびＢポートから同時にアクセスする状態が生じる。
【０１７６】
この場合、図１６に示すメモリセルＴＭＣの構成において、記憶ノード５９にＬレベルデータが記憶されている場合、ビット線ＢＬＡおよびＢＬＢ両者が、ＭＯＳトランジスタ５３により放電される。したがって、同時に、同一行のＡポートワード線およびＢポートワード線が選択される場合には、ビット線ＢＬＡおよびＢＬＢの放電速度は、ＭＯＳトランジスタ５３により律速される。したがって、異なる行へのアクセス時に比べて、このビット線の電位変化速度が遅くなる。この同一行への同時アクセス時のビット線電位変化速度の変化を反映するために、これらのＡポートダミー回路７０ＡおよびＢポートダミー回路７０Ｂに対し、ダミービット線ＺＤＢＬＡおよびＺＤＢＬＢを設け、ダミービット線ＤＢＬＡおよびＤＢＬＢの電位変化速度を低下させる。
【０１７７】
すなわち、Ａポートアクセス時のセンスタイミングを検出するためのＡポートダミー回路７０ＡおよびＢポートからのアクセスを時のセンスタイミングを決定するためのＢポートダミー回路７０Ｂを、それぞれ４行のメモリセルＴＭＣに対応して配置する。したがって、Ａポートダミー回路７０ＡおよびＢポートダミー回路７０Ｂそれぞれにおいては、４行１列に、ダミーセルが配列される。
【０１７８】
図１８は、図１７に示すＡポートダミー回路７０Ａの構成の一例を示す図である。図１８においては、４行のメモリセルに対応して配置されるワード線ＷＬＡａないしＷＬＡｄおよびＷＬＢａないしＷＬＢｄに対応して配置されるＡポートダミー回路７０Ａの構成を示す。
【０１７９】
Ａポートワード線ＷＬＡａ−ＷＬＡｄは、Ａポートワード線選択信号ＷＸＡａ−ＷＸＡｄをそれぞれ受けるワード線ドライバＷＤＡａおよびＷＤＡｄにより選択的に選択状態へ駆動される。Ｂポートワード線ＷＬＢａ−ＷＬＢｄは、それぞれ、Ｂポートワード線選択信号ＷＸＢａ−ＷＸＢｄを受けるワード線ドライバＷＤＢａ−ＷＤＢｄにより選択的に選択状態へ駆動される。
【０１８０】
Ａポートダミー回路７０Ａは、４行のメモリセルに対応して４行１列に配置される２ポートダミーセルＴＤＭと、Ａポートワード線選択信号ＷＸＡａ−ＷＸＡｄを受ける論理回路８１ａと、Ｂポートワード線選択信号ＷＸＢａ−ＷＸＢｄを受ける論理回路８０ａと、信号線８２ａと電源ノードの間に直列に接続され、それぞれゲートに、論理回路８０ａおよび８１ａの出力信号を受けるＰチャネルＭＯＳトランジスタ８３ａおよび８４ａと、論理回路８１ａの出力信号に従って、選択的に導通し、導通時、信号線８７ａを電源電圧ＶＣＣレベルにプリチャージするＰチャネルＭＯＳトランジスタ８８ａと、４行のダミーセルＴＤＭに共通に接続されるダミーワード線ＤＷＬＡ０およびＤＷＬＡ１と、信号線８２ａ上の電位に従ってダミーワード線ＤＷＬＡ１を駆動する反転回路９０ａと、信号線８７ａ上の信号に従って、ダミーワード線ＤＷＬＡ０を駆動する反転回路９１ａを含む。
【０１８１】
論理回路８０ａおよび８１ａは、それぞれ、ＮＡＮＤ回路またはそれと等価な回路で構成され、ワード線駆動信号ＷＸＢａ−ＷＸＢｂのいずれかおよびワード線選択信号ＷＸＡａ−ＷＸＡｄのいずれかが選択状態へ駆動されるとき、Ｈレベルの信号をそれぞれ出力する。
【０１８２】
Ａポートダミー回路７０Ａは、さらに、同一行のメモリセルに対応して配置されるワード線の組ＷＬＡａ，ＷＬＢａ−ＷＬＡｄ，ＷＬＢｄがともに選択状態となると、信号線８２ａを接地電圧レベルに放電する同一行選択検出回路８５ａａ−８５ａｄと、ワード線ＷＬＡａ−ＷＬＡｄそれぞれに対応して配置され、対応のＡポートワード線の選択時、信号線８７ａを接地電圧レベルに放電するＮチャネルＭＯＳトランジスタ８９ａａ−８９ａｄを含む。
【０１８３】
同一行選択検出回路８５ａａ−８５ａｄは、それぞれ、信号線８２ａと接地ノードの間に直列に接続されるＮチャネルＭＯＳトランジスタを含み、これらのＭＯＳトランジスタのゲートが、それぞれ対応のＡポートワード線およびＢポートワード線に結合される。したがって、信号線８２ａは、同一行のメモリセルに対応して配置されるＡポートワード線およびＢポートワード線がともに選択状態へ駆動されるときに、接地電圧レベルに放電される。信号線８７ａは、このＡポートワード線ＷＬＡａ−ＷＬＡｄのいずれかが選択状態へ駆動されるときに、接地電圧レベルに放電される。
【０１８４】
図１９は、図１８に示すＡポートダミー回路７０Ａに含まれる２ポートダミーセルＴＤＭの構成の一例を示す図である。図１９において、２ポートダミーセルＴＤＭは、電源ノードとノード１０４ａの間に接続され、かつそのゲートがノード１０５ａに接続されるＰチャネルＭＯＳトランジスタ１００ａと、電源ノードとノード１０５ａの間に接続され、かつそのゲートがノード１０４ａに接続されかつ電源ノードに接続されるＰチャネルＭＯＳトランジスタ１０１ａと、ノード１０４ａと接地ノードの間に接続され、かつそのゲートがノード１０５ａに接続されるＮチャネルＭＯＳトランジスタ１０２ａと、ノード１０５ａと接地ノードの間に接続され、かつそのゲートがノード１０４ａに接続されるＮチャネルＭＯＳトランジスタ１０３ａを含む。
【０１８５】
ＭＯＳトランジスタ１０１ａおよび１０３ａのゲートを電源ノードに配線により接続することにより、ノード１０５ａを接地電圧レベルに固定することができ、固定データとしてＬレベルデータを記憶することができる。
【０１８６】
２ポートダミーセルＴＤＭは、さらに、ダミーワード線ＤＷＬＡ０上の信号に応答してノード１０５ａをダミービット線ＤＢＬＡに電気的に接続するＮチャネルＭＯＳトランジスタ１０７ａと、ダミーワード線ＤＷＬＡ１上の信号に応答してノード１０５ａを補のダミービット線（サブダミービット線）ＺＤＢＬＡに電気的に接続するＮチャネルＭＯＳトランジスタ１０６ａを含む。ダミービット線ＤＢＬＡが、ダミーセンスアンプＤＳＡに電気的に結合される。ダミービット線ＺＤＢＬＡは、その一端が、オープン状態に設定される。
【０１８７】
この２ポートダミーセルＴＤＭにおいては、ノード１０４ａに対し、さらに、ＮチャネルＭＯＳトランジスタ１０８ａおよび１０９ａが設けられる。これらのＭＯＳトランジスタ１０８ａおよび１０９ａのゲートへは、接地電圧が与えられ、常時オフ状態に維持される。しかしながら、これらのＭＯＳトランジスタ１０８ａおよび１０９ａは、そのゲートがそれぞれ、ダミーワード線ＤＷＬＡ１およびＤＷＬＡ０に結合され、またそれぞれのソース端子が、電源線に接続されてもよい。
【０１８８】
この図１９に示す２ポートダミーセルＴＤＭにおいては、ダミーワード線ＤＷＬＡ１が選択状態へ駆動されたとき、すなわち、図１８に示すように、同一行に配設されるＡポートワード線ＷＬＡおよびＢポートワード線ＷＬＢが同時に選択状態へ駆動されるときに、ＭＯＳトランジスタ１０６ａが導通し、ノード１０５ａがダミービット線ＺＤＢＬＡに電気的に結合される。この場合、ダミーワード線ＤＷＬＡ０も、選択状態へ駆動されており、ＭＯＳトランジスタ１０７ａが導通し、ノード１０５ａが、ダミービット線ＤＢＬＡに電気的に接続される。したがってＭＯＳトランジスタ１０３ａを介して、ダミービット線ＤＢＬＡおよびＺＤＢＬＡから接地ノードに電流が流れる。これにより、正規メモリセルにおいて、同一行が同時に選択されてデータの読出が行なわれるときのビット線電位変化を反映した電位変化をダミービット線ＤＢＬＡに生じさせることができる。
【０１８９】
図２０は、図１７に示すＢポートダミー回路７０Ｂの構成の１例を示す図である。
【０１９０】
この図２０に示すＢポートダミー回路７０Ｂは、その構成は、図１８に示すＡポートダミー回路７０Ａの構成と等価である。４行１列に配置される２ポートダミーセルＴＤＭに共通にダミーワード線ＤＷＬＢ０およびＤＷＬＢ１が接続され、これらのダミーワード線ＤＷＬＢ０およびＤＷＬＢ１上の信号電位に従って２ポートダミーセルＴＤＭが選択され、ダミービット線ＤＢＬＢおよびＺＤＢＬＢが駆動される。この図２０に示すＢポートダミー回路７０Ｂの構成において、図１８に示すＡポートダミー回路の構成に対応する構成要素に対しては、最初の添字ａに代えて添字ｂを用い、同一参照数字を用いてその対応関係を示し、その詳細構成については省略する。
【０１９１】
論理回路８０ｂおよび８１ｂは、それぞれ、Ａポートワード線選択信号ＷＸＡａ−ＷＸＡｂのいずれかおよびＢポートワード線選択信号ＷＸＢａ−ＷＸＢｂのいずれかが選択状態となったときに、Ｈレベルの信号を出力する。ＭＯＳトランジスタ８３ｂおよび８４ｂは、導通状態となると、信号線８２ｂを電源電圧ＶＣＣレベルに充電する。したがって、このＢポートダミー回路においても、同一行のＡおよびＢポートワード線が同時に選択されたときには、ＭＯＳトランジスタ８３ｂおよび８４ｂが非導通状態となる。このときには、同一行選択検出回路８５ｂａ−８５ｂｂのいずれかにより、信号線８２ｂが接地電圧レベルに放電される。
【０１９２】
Ｂポートワード線選択信号ＷＸＢａ−ＷＸＢｄが選択されると、ＭＯＳトランジスタ８８ｂが非導通状態となり、信号線８７ｂへの電源電圧レベルへのプリチャージが終了する。この場合、ワード線ＷＬＢａ−ＷＬＢｄに設けられる放電用のＮチャネルＭＯＳトランジスタ８９ｂａ−８９ｂｄのいずれかがオン状態となり、信号線８７ｂが接地電圧レベルに放電される。信号線８２ｂおよび８７ｂは、それぞれ反転回路９０ｂおよび９１ｂによりその信号電位が反転され、ダミーワード線ＤＷＬＢ１およびＤＷＬＢ０が駆動される。したがって、ダミーワード線ＤＷＬＢ０が、このＢポートからのアクセス時において、ワード線ＷＬＢａ−ＷＬＢｄのいずれかが選択状態へ駆動されたときに、ダミーワード線ＤＷＬＢ０が選択状態へ駆動され、同一行のワード線が並行して選択状態へ駆動されたときに、ダミーワード線ＤＷＬＢ１が選択状態へ駆動される。
【０１９３】
図２１は、図２０に示すＢポートダミー回路７０Ｂに含まれる２ポートダミーセルＴＤＭの構成を示す図である。この図２１に示す２ポートダミーセルＴＤＭは、単にダミーワード線およびダミービット線の名称が異なるだけであり、その構成は、図１９に示すＡポートダミー回路７０Ａに含まれる２ポートダミーセルＴＤＭと同じである。したがって、図２１においては、このＢポートアクセス時にダミービット線ＤＢＬＢを駆動することを明確にするために、図１９に示すダミーセルの構成において、添字ａに代えて添字ｂを用い、同一参照数字を対応する構成要素に対して用い、その詳細説明は省略する。
【０１９４】
この図２１に示すポートダミーセルＴＤＭにおいて、ダミーワード線ＤＷＬＢ０が選択状態へ駆動されると、ＭＯＳトランジスタ１０７ｂが導通し、ノード１０５ｂがダミービット線ＤＢＬＢに結合される。一方、ダミーワード線ＤＷＬＢ１が選択状態へ駆動されると、ＭＯＳトランジスタ１０６ｂが導通し、ノード１０５ｂが、補のダミービット線ＺＤＢＬＢに電気的に結合される。次に、この図１５から図２１に示す半導体記憶装置の動作について説明する。
【０１９５】
基本動作は、１つのポートを介してデータのアクセスが行なわれるシングルポートＳＲＡＭと同様である。しかしながら、ＡポートおよびＢポートが独立に動作するため、各動作のタイミングおよびアクセス対象のアドレスに従って互いの動作に干渉が生じる場合がある。互いの動作が干渉するアクセス競合を考慮して、２つの動作状態について個々に説明する。
【０１９６】
（ａ）　同一行に対し、並行アクセスが生じない場合：
アクセス動作のほとんどが、この動作状態である。すなわち、ＡポートおよびＢポートのワード線が、同一行においては同時に選択状態へ駆動されない場合である。メモリセルＴＭＣから見れば、同時に対応の２つのワード線が並行して選択状態へ駆動されない動作状態である。
【０１９７】
図２２は、この同時選択が生じない場合のポートＡに焦点を置いた動作を示すタイミング図である。ポートＢは、このポートＡの動作に干渉しない条件で動作していると仮定する。
【０１９８】
ポートＡからのアクセスにより、Ａポートワード線ＷＬＡが選択状態へ駆動される。このとき、選択Ａポートワード線ＷＬＡと同一行のＢポートワード線は非選択状態に維持される。このＡポートワード線ＷＬＡの選択に応答して、図１６に示すメモリセルＴＭＣのアクセストランジスタ５７および５８が導通し、記憶ノード５９および６０が、ビット線ＢＬＡおよびＺＢＬＡにそれぞれ電気的に接続される。
【０１９９】
このとき、また同時に、図１８に示す論理回路８１ａの出力信号がＨレベルとなり、図１８に示すＭＯＳトランジスタ８８ａが非導通状態となる。一方、図１８に示すＭＯＳトランジスタ８９ａａ−８９ａｄのいずれかが導通し、信号線８７ａが接地電圧レベルへ駆動され、図１８に示す反転回路９１ａの出力信号により、ダミーワード線ＤＷＬＡ０の電圧レベルが上昇する。応じて、この図１９に示すＭＯＳトランジスタ１０７ａが導通し、ダミービット線ＤＢＬＡが、ＭＯＳトランジスタ１０３ａを介して放電されその電圧レベルが低下する。このダミービット線ＤＢＬＡに対して設けられるダミーセンスアンプＤＳＡＡが、ダミービット線ＤＢＬＡの電圧レベルが、ＶＣＣ／２となるとその出力信号をＨレベルに立上げ、センスイネーブル信号ＳＥＡが、Ｈレベルに駆動される。
【０２００】
このＡポートワード線ＷＬＡの選択時に並行して列選択動作が行なわれており、図１５に示すセンスアンプＳＡＡ０−ＳＡＡｋにおいては、マルチプレクサＭＵＸ０−ＭＵＸｋを介して選択列のビット線電位が伝達され、その電位差を、センスイネーブル信号ＳＥＡの活性化に応答して差動増幅し、応じて内部読出データＱＡ（ＱＡ０−ＱＡｋ）が生成される。
【０２０１】
同一行に対しＡポートおよびＢポートのアクセスが同時に実行されない場合には、Ｂポートからのアクセス動作に関連する回路は、このＡポートからのアクセスに影響を及ぼさないため、シングルポートのＳＲＡＭと同様の動作が行われ、正確に、Ａポートアクセスに対するセンスタイミングをダミービット線ＤＢＬＡの電位を検出して、設定することができる。
【０２０２】
この２ポートＳＲＡＭにおいても、Ａポートダミー回路においては、Ａポートワード線選択時においては、４つのダミーセルＴＤＭが同時に選択状態へ駆動されるため、ダミービット線ＤＢＬＡを、正規ビット線ＢＬＡまたはＺＢＬＡの４倍の速さでその電位を低下させることができ、シングルポートＳＲＡＭと同様、ビット線振幅を小さくして、センス動作を行なうことができる。
【０２０３】
Ｂポートからのアクセス時におけるＢポートに関連するＢポートダミー回路７０Ｂにおいては、この図２２に示す信号波形図において、Ａポートに関連する信号の代えてＢポートに関連する信号が用いられれば、その動作波形が得られる。
【０２０４】
（ｂ）　ＡポートおよびＢポートから同一行に対するアクセスが並行して生じた場合：
２ポートＳＲＡＭに対して、同時に同一アドレス（行および列アドレス）に対するアクセスを行なう動作が禁止されることが多い。これは、同一アドレスに対しＡポートおよびＢポートからアクセスした場合、アクセス対象のアドレスのデータが破壊される可能性が高いためである。しかしながら、同一アドレスに対する同時アクセスのみを禁止しているため、同一行が、同時に（並行して）選択状態へ駆動される状態は起こり得る。
【０２０５】
この同一行に対する並行アクセスが行なわれる場合、回路動作の点では、最悪条件となる。先ず、この回路動作が最悪条件となる理由について、以下に説明する。
【０２０６】
図２３は、メモリセルＴＭＣにおいて１つポートからのアクセスがあった場合のビット線電流の流れを示す図である。図２３において、メモリセルＴＭＣの各構成要素については、図１６に示すメモリセルＴＭＣの構成要素と対応する構成要素には同一の参照番号を付す。今、ポートＢからアクセスがあり、ポートＢワード線が選択状態へ駆動される状態を考える。この場合、アクセストランジスタ５５および５６がそのゲートに電源電圧レベルの信号を受け、導通状態となる。一方、アクセストランジスタ５７および５８は、Ａポートワード線は非選択状態であり、そのゲート電圧は、接地電圧レベルである。今、ノード５９にＬレベルのデータが格納され、記憶ノード６０に、Ｈレベルデータが格納されているとする。この場合、Ｂポートビット線ＢＬＢから、ＭＯＳトランジスタ５５および５３を介して電流が流れる。このビット線ＢＬＢを流れる電流Ｉ０の大きさは、メモリセルＴＭＣのドライブ用のＭＯＳトランジスタ５３の電流駆動力により決定される。
【０２０７】
図２４は、同一行に対するアクセスがＡポートおよびＢポートから同時に生じた場合のメモリセルＴＭＣの状態を示す図である。このＡポートおよびＢポートが同一行を選択する場合、メモリセルＴＭＣにおいて、アクセストランジスタ５５および５６がゲートに電源電圧を受けて導通し、またアクセストランジスタ５７および５８も同様、ゲートに電源電圧を受けて導通する。記憶ノード５９および６０に、それぞれＬレベルデータおよびＨレベルデータが格納される。この場合、Ｂポートビット線ＢＬＢから電流Ｉ１が流れ込み、またＡポートビット線ＢＬＡから電流Ｉ２がこのメモリセルＴＭＣへ流れ込む。これらの電流Ｉ１およびＩ２の和が、ＭＯＳトランジスタ５３を介して流れる電流Ｉ３となる。
【０２０８】
電流Ｉ０およびＩ２の和Ｉ３は、ＭＯＳトランジスタ５３の駆動電流Ｉ０に等しい。したがって、このＡポートおよびＢポートが同時に、同一行をアクセスする場合、ビット線電流Ｉ１およびＩ２は、ＭＯＳトランジスタ５３の電流駆動力により律速される。この場合、通常、次式の関係が満たされる。
【０２０９】
Ｉ１＋Ｉ２＝Ｉ３＜２・Ｉ０
同一行が同時にアクセスされる場合に、ＭＯＳトランジスタ５３を介して流れる電流Ｉ３は、図２３に示す電流Ｉ０とほぼ等しい。したがって、この同一行が同時にＡポートおよびＢポートからアクセスされた場合には、ビット線電流Ｉ１およびＩ２は、それぞれ、電流Ｉ０よりも小さくなる。すなわち、アクセストランジスタ当りのビット線の電流引抜き速度は、この図２４に示す同一行の同時アクセスの場合は遅くなる。このため、センスイネーブルタイミングを、同一行アクセスが生じる場合を想定して設計した場合、通常、頻繁に行なわれるシングルポートアクセスのセンスタイミングを不必要に遅くすることになる。また、その場合、センスタイミングの遅れにより、さらにビット線間電位差が拡大され、消費電力が増大する。
【０２１０】
したがって、このような同一行に対する同時アクセス時におけるビット線電位変化速度の低下時には、ダミービット線ＤＢＬ（ＤＢＬＡ、ＤＢＬＢ）およびＺＤＢＬ（ＺＤＢＬＡ，ＺＤＢＬＢ）をともに、ダミーセルの同一内部（記憶）ノードに接続することにより、ダミービット線の電位変化速度を調整することができる。
【０２１１】
図２５は、この同一行への同時アクセス時の動作を示す信号波形図である。図２５においても、Ａポートに着目した信号波形を示す。
【０２１２】
まず、ＡポートおよびＢポートからの同一行へのアクセスにより、Ａポートワード線ＷＬＡおよびＢポートワード線ＷＬＢがともにＨレベルに駆動される。Ａポートワード線ＷＬＡの選択状態への駆動により、この選択Ａポートワード線ＷＬＡに接続されるメモリセルＴＭＣのアクセストランジスタがすべて導通状態となる。すなわち、図１６に示すメモリセルＴＭＣにおいて、アクセストランジスタ５５−５８がすべて導通状態となる。応じて、ビット線ＢＬＡおよびＺＢＬＡの一方の電位が、対応のメモリセルの記憶データに従って、低下する。この場合、先に図２４を参照して説明したように、このビット線の電位は、シングルポートアクセス時に比べて、緩やかに低下する。
【０２１３】
一方、Ａポートワード線ＷＬＡおよびＢポートワード線ＷＬＢがともに選択状態へ駆動されると、Ａポートダミー回路７０Ａにおいて、図１８に示す論理回路８０ａおよび８１ａの出力信号がＨレベルとなり、信号線８２ａおよび８７ａに対する充電動作が完了する。この場合、同一行のワード線が同時に選択されるため、これらの信号線８２ａおよび８７ａがともに接地電圧レベルに放電され、応じてダミーワード線ＤＷＬＡ０およびＤＷＬＡ１の電圧レベルがＨレベルに立上がる。
【０２１４】
ダミーワード線ＤＷＬＡ０およびＤＷＬＡ１がともにＨレベルとなると、図１９に示すダミーセルＴＤＭにおいて、アクセストランジスタ１０６ａおよび１０５ａがともに導通し、ダミービット線ＤＢＬＡおよびＤＢＬＢの電位が低下する。この場合においても、ダミーセルにおいては図１９に示すＭＯＳトランジスタ１０３ａを介してこれらのダミービット線ＤＢＬＡおよびＺＤＢＬＡの放電が行なわれるため、その電位低下速度は、１つのポートからのアクセス時に比べて遅くなる。このダミービット線ＤＢＬＡの電位が、たとえば中間電圧ＶＣＣ／２に到達すると、図１７に示すダミーセンスアンプＤＳＡＡからのセンスイネーブル信号ＳＥＡがＨレベルに立上がり、図１５に示すセンスアンプＳＡＡ０−ＳＡＡｋが活性化されて、内部センスノードの電位差を差動増幅し、内部読出データＱＡが生成される。
【０２１５】
したがって、同一行への同時アクセス時において、ビット線ＢＬＡおよびＺＢＬＡの電位低下速度が遅い場合においても、ダミービット線ＺＤＢＬをダミーセルの内部ノードに共通に接続することにより、ダミービット線ＤＢＬＡの電位低下速度が同様に遅くなり、ビット線電位変化速度の低下を反映した電位変化速度で、ダミービット線を放電することができる。これにより、ビット線ＢＬＡおよびＺＢＬＡの電位差、すなわちセンスアンプＳＡＡ内のセンスノードの電位差が適正な電圧レベルにまで正確に拡大された時点で、センスイネーブル信号ＳＥＡを活性化することができ、正確なセンス動作を行なうことができる。
【０２１６】
この図２５に示す動作は、またＢポートに関連するビット線ＢＬＢ、ＺＢＬＢおよびダミービット線ＤＢＬＢにおいても同様の電位変化が生じる。したがって、いずれのポートがアクセスする場合においても、正確なタイミングで、センス動作を行なうことができる。
【０２１７】
また、このダミービット線およびＺＤＢＬＢおよびＺＤＢＬＢは、同一行に対するアクセスが行なわれたときに、ダミービット線の電位低下速度を遅くするために用いられる。これらのダミービット線は、正規ビット線ＢＬＡ、ＺＢＬＡと同様、図示しない負荷回路によりスタンバイ時、電源電圧ＶＣＣレベルにプリチャージされる。
【０２１８】
Ａポートダミー回路７０ＡおよびＢポートダミー回路７０Ｂをそれぞれ設けることにより、Ａポートからのアクセス時およびＢポートからのアクセス時において、正確に、ＡポートセンスアンプおよびＢポートセンスアンプの活性化を行なうことができる。また、同一行に対し同じアクセスが行なわれた場合においても、これらのビット線の電位低下速度に応じて、センスイネーブル信号ＳＥＡおよびＳＥＢの活性化タイミングをそれぞれ調整することができる。
【０２１９】
なお、たとえば図２０に示すＢポートダミー回路７０Ｂの構成において、Ａポートワード線ＷＬＡａとＢポートワード線ＷＬＢｄが同時に選択された場合、論理回路８０ｂおよび８１ｂの出力信号はＨレベルとなり、信号線８２ｂおよび８７ｂが、充電動作が停止される。しかしながら、この場合、同一行の同時選択を検出する回路８５ｂａ−８５ｂｂは、非導通状態であり、信号線８２ｂの放電は行なわれず、信号線８７ｂの放電のみが行なわれる。したがって、ダミーワード線ＤＷＬＢ０が選択状態へ駆動され、ダミーワード線ＤＷＬＢ１は非選択状態に維持される。したがって、シングルポートアクセス時と同様、ダミービット線ＤＢＬＢが、正規ビット線の放電速度の４倍の速度で、４ビットのダミーセルＴＤＭにより高速で放電される。Ａポートダミー回路７０Ａにおいても同様の動作が行なわれる。従って、同じワード線の異なる行へアクセスが行われるときには、シングルポートアクセス時と同様の速度でダミービット線を放電することができる。
【０２２０】
したがって、同一行に配置されたＡポートワード線およびＢポートワード線が同時に選択されるときのみ、補のダミービット線ＺＤＢＬＢおよびＺＤＢＬＡを、ダミーセルＴＤＭの内部ノードに共通に電気的に結合して、ダミービット線の電位低下速度を遅くすることができる。
【０２２１】
以上のように、この発明の実施の形態７に従えば、２ポートＳＲＡＭにおいて、ＡポートおよびＢポートそれぞれに対し、ダミー回路を設け、同一行へのアクセス時においては、ダミー回路に含まれるダミーセルの内部記憶ノードを相補ダミービット線に電気的に結合している。したがって、２ポートＳＲＡＭにおいて、同一行に対する同時アクセスが行なわれる場合においても、正確に、正規ビット線の電位変化に応じてダミービット線の電位変化速度を調整することができ、アレイ構成および動作状況にかかわらず、正確にセンスイネーブルタイミングを生成することができる。
【０２２２】
［実施の形態８］
図２６は、この発明の実施の形態８に従うＡポートダミー回路７０Ａの構成を示す図である。この図２６に示すＡポートダミー回路７０Ａの構成は、図１８に示すＡポートダミー回路７０Ａと以下の点においてその構成が異なっている。すなわち、信号線８２ａは、ＭＯＳトランジスタ８４ａを介して電源ノードに結合される。ＭＯＳトランジスタ８４ａおよび８８ａのゲートへは、Ａポートワード線群選択信号ＸＡｐ（プリデコード信号）が与えられる。また、信号線８２ａは、反転回路９０ａの出力信号をゲートに受けるＰチャネルＭＯＳトランジスタ１１０ａを介して電源ノードに結合される。
【０２２３】
Ａポートワード線群選択信号ＸＡｐは、図７に示すワード線群選択信号Ｘｐに対応し、Ａポートワード線ＷＬａないしＷＬｄのいずれかが選択されるときに選択状態へ駆動される。
【０２２４】
この図２６に示すＡポートダミー回路７０Ａの他の構成は図１８に示すＡポートダミー回路７０Ａの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２２５】
この図２６に示すＡポートダミー回路７０Ａの構成においては、Ａポートワード線群選択信号ＸＡｐが信号線８２ａおよび８７ａの充電制御のために用いられている。したがって、図１８に示す論理回路８０ａおよび８１ａが不要となり、このＡポートダミー回路７０ａの占有面積を低減することができる。
【０２２６】
Ａポートダミー線群選択信号ＸＡｐが選択状態のＨレベルとなると、Ａポートワード線ＷＬＡａ−ＷＬＡｄのいずれかが選択状態へ駆動される。この場合、信号線８７ａがＭＯＳトランジスタ８９ａａないし８９ａｄのいずれかにより放電される。応じて、ダミーワード線ＤＷＬＡ０は、反転回路９１ａにより、Ｈレベルに駆動され、ダミービット線ＤＢＬＡの放電が行なわれる。Ｂポートワード線選択信号ＷＸＢａ−ＷＸＢｄがすべて非選択状態の場合には、信号線８２ａの放電は行なわれない。同一行選択検出回路８５ａａ−８５ａｄはすべて非導通状態のためである。この場合、反転回路９０ａの出力信号はＬレベルであり、ＭＯＳトランジスタ１１０ａが導通し、信号線８２ａが電源電圧ＶＣＣレベルに保持される。
【０２２７】
ＡポートおよびＢポートが同一行をアクセスする場合には、信号線８２ａが放電されダミーワード線ＤＷＬＡ１が選択状態へ駆動され、ダミービット線ＺＤＢＬＡが放電され、ダミービット線ＤＢＬＡの放電速度が低下される。
【０２２８】
なお、この図２６に示す構成においても、動作サイクルが短く、信号線８２ａがフローティング状態となっても、そのリーク電流が小さく電位降下量が無視することができる程度であり、また誤動作が生じない場合には、特に、ＭＯＳトランジスタ１１０ａを設ける必要はない。
【０２２９】
また、ワード線群選択信号ＸＡｐに代えて、Ａポートプリチャージ信号が用いられてもよい。
【０２３０】
Ｂポートダミー回路７０Ｂについては、図２０に示す構成において、Ｂポートワード線群選択信号が用いられればよい。この場合、図２６に示すＡポートダミー回路７０Ａの構成において、Ｂポートに関連する信号とＡポートに関連する信号を入れ替えればＢポートダミー回路７０Ｂの構成が得られる。
【０２３１】
この図２６に示す構成においても、先の実施の形態７と同様の動作が行なわれ、同様の効果を得ることができる。
【０２３２】
以上のように、この発明の実施の形態８に従えば、ポートワード線群選択信号を用いて、ワード線の選択／非選択を検出するための信号線の充電を制御しており、ワード線選択信号またはワード線駆動信号に基づいて、ワード線の選択／非選択を検出する必要がなく、回路占有面積が低減される。
【０２３３】
なお、Ａポートワード線群選択信号ＸＡｐは、実施の形態４と同様の構成を用いて生成することができる。
【０２３４】
［実施の形態９］
図２７は、この発明の実施の形態９に従うＢポートダミー回路７０Ｂの構成を概略的に示す図である。この図２７に示す構成においても、Ｂポートダミー回路７０Ｂに対し、ワード線ＷＬＡａ−ＷＬＡｄおよびＷＬＢａ−ＷＬＢｄが設けられる。すなわち、４行の正規メモリセルに対応して、４行１列に、２ポートダミーセルＴＤＭが配置される。これらの４ビットの２ポートダミーセルＴＤＭは共通に、ダミーワード線ＤＷＬＢ０およびＤＷＬＢ１にそれぞれ結合される。これらのダミーワード線ＤＷＬＢ０およびＤＷＬＢ１の２ポートダミーセルＴＤＭとの接続は、先の図１９に示すダミーセルと同じである。
【０２３５】
ワード線ＷＬＡａ−ＷＬＡｄは、それぞれ、Ａポートワード線選択信号ＷＸＡａ−ＷＸＡｄを受けるワード線ドライバＷＤＡａ−ＷＤＡｄにより駆動される。Ｂポートワード線ＷＬＢａ−ＷＬＢｄは、それぞれ、Ｂポートワード線選択信号ＷＸＢａ−ＷＸＢｄを受けるワード線ドライバＷＤＢａ−ＷＤＢｄにより駆動される。
【０２３６】
Ｂポートワード線ＷＬＢａ−ＷＬＢｄそれぞれに対応して、Ｂポートワード線選択信号ＷＸＢａ−ＷＸＢｄが選択状態のとき導通し、ダミーワード線ＤＷＬＢ０を電源電圧ＶＣＣレベルに充電するＰチャネルＭＯＳトランジスタ１１２ｂａ−１１２ｂｄが設けられる。また、メモリセル行それぞれに対応して、同一行のワード線に対するワード線選択信号が同時に選択されたときに導通し、ダミーワード線ＤＷＬＢ１を電源電圧ＶＣＣレベルに充電する同一行選択検出回路１１４ｂａ−１１４ｂｄが設けられる。
【０２３７】
ダミーワード線ＤＷＬＢ１およびＤＷＬＢ０は、それぞれ、Ｂポートワード線群選択信号ＸＢｐを受ける反転回路１１６ｂの出力信号に従って選択的に導通するＮチャネルＭＯＳトランジスタ１１７ｂおよび１１８ｂを介してそれぞれ接地ノードに結合される。
【０２３８】
この図２７に示すＢポートダミー回路７０Ｂの構成において、Ｂポートワード線ＷＬＢａ−ＷＬＢｄのいずれかが選択されたときには、ダミーワード線ＤＷＬＢ０が対応のＭＯＳトランジスタ１１２ｂ（１１２ｂａ−１１２ｂｄのいずれか）により電源電圧レベルに駆動され、ダミービット線ＤＢＬＢがこれらの４ビットの２ポートダミーセルＴＤＭにより放電される。
【０２３９】
このとき、同一行のワード線が同時に選択される場合には、同一行選択検出回路１１４ｂａ−１１４ｂｄのいずれかにより、ダミーワード線ＤＷＬＢ１が電源電圧ＶＣＣレベルに充電され４ビットの２ポートダミーセルＴＤＭにより補のダミーワード線ＺＤＢＬＢが、同様に、放電される。
【０２４０】
したがって、この図２７に示すＢポートダミー回路７０ｂの構成においても、先の実施の形態７に示すダミー回路と同様の動作が行なわれ、同様の効果を得ることができる。
【０２４１】
この図２７に示す回路構成においては、ワード線選択信号ＷＸＢａ−ＷＸＢｄおよびＷＸＡａ−ＷＸＡｄに従って、ダミーワード線ＤＷＬＢ０およびＤＷＬＢ１の充電を行なっている。したがって、ワード線ＷＬＢａ−ＷＬＢｄおよびＷＬＡａ−ＷＬＡｄには、負荷は接続されておらず、ワード線ＷＬＢａ−ＷＬＢｄおよびＷＬＡａ−ＷＬＡｄを高速で充放電することができる。
【０２４２】
また、ダミーワード線ＤＷＬＢ０およびＤＷＬＢ１が、それぞれ直接ワード線選択検出結果に従って駆動されており、ワード線選択検出用の信号線が不要となり、回路占有面積を低減することができる。また、このワード線選択検出用の信号線の充放電がなく、消費電流が低減される。
【０２４３】
なお、この図２７に示すＢポートダミー回路７０Ｂの構成においても、ワード線群選択信号ＸＢｐに代えて、プリチャージ信号を用いることができる。また、ダミーワード線ＤＷＬＢ１が、シングルポートアクセス時、フローティング状態となり、その電圧レベルが不安定となることが考えられる場合には、反転回路１１６ｂの出力信号の反転信号に従って選択的に導通するＮチャネルＭＯＳトランジスタを用いて、このダミーワード線ＤＷＬＢ１を、接地電圧レベルに保持するフィードバック経路が設けられればよい。
【０２４４】
なお、この図２７に示すＢポートダミー回路７０Ｂの構成において、Ｂポートワード線ＷＬＢａ−ＷＬＢｄと、Ａポートワード線ＷＬＡａ−ＷＬＡｄの位置を交換すれば、Ａポートダミー回路の構成を得ることができる。
【０２４５】
以上のように、この発明の実施の形態９に従えば、選択信号に従って、ダミーワード線の電位を選択的に駆動するように構成しており、ワード線の負荷が軽減され、高速動作が可能となる。
【０２４６】
また、ワード線選択検出用の信号線が不要となり、回路占有面積が低減されまた、消費電流を低減することができる。
【０２４７】
［実施の形態１０］
図２８は、この発明の実施の形態１０に従うＢポートダミー回路７０Ｂの構成を示す図である。この図２８においても、Ｂポートダミー回路７０Ｂに対して、ワード線ＷＬＡａ−ＷＬＡｄおよびＷＬＢａ−ＷＬＢｄが設けられる。
【０２４８】
ワード線ＷＬＢａ−ＷＬＢｄは、Ｂポートワード線選択信号ＷＸＢａ−ＷＸＢｄを受けるワード線ドライバＷＤＢａ−ＷＤＢｄにより駆動され、ワード線ＷＬＡａ−ＷＬＡｄは、Ａポートワード線選択信号ＷＸＡａ−ＷＸＡｄを受けるワード線ドライバＷＤＡａ−ＷＤＡｄにより駆動される。
【０２４９】
Ｂポートダミー回路７０Ｂは、４行１列に配置される２ポートダミーセルＴＤＭと、それらの２ポートダミーセルＴＤＭに共通に結合されるダミーワード線ＤＷＬＢ０およびＤＷＬＢ１と、Ｂポートワード線選択信号ＷＸＢａ−ＷＸＢｄそれぞれに応答して選択的に導通し、導通時、対応のワード線ＷＬＢａ−ＷＬＢｄを、ダミーワード線ＤＷＬＢ０に結合するＰチャネルＭＯＳトランジスタ１２０ｂａ−１２０ｂｄと、同一行に対するワード線選択信号に従って、Ａポートワード線ＷＬＡａ−ＷＬＡｄをダミーワード線ＤＷＢ１に電気的に結合する同一行選択検出回路１２２ｂａ−１２２ｂｄを含む。これらの同一行選択検出回路１２２ｂａおよび１２２ｂｄは、それぞれ対応の行のワード線選択信号ＷＸＢａ、ＷＸＡａ−ＷＸＢｄ、ＷＸＡｄをそれぞれゲートに受けるＰチャネルＭＯＳトランジスタの直列体で構成される。
【０２５０】
ダミーワード線ＤＷＬＢ０およびＤＷＬＢ１は、それぞれ、Ｂポートワード線群選択信号ＸＢｐを受ける反転回路１１６ｂの出力信号に応答して選択的に導通するＮチャネルＭＯＳトランジスタ１１８ｂおよび１１７ｂを介して接地ノードに結合される。
【０２５１】
この図２８に示すＢポートダミー回路７０Ｂの構成においては、ワード線ＷＬＢａ−ＷＬＢｄのいずれかが選択されたときには、選択Ｂポートワード線がダミーワード線ＤＷＬＢ０に電気的に結合される。従って、このダミーワード線ＤＷＬＢ０の電位変化を、選択Ｂポートワード線の電位変化と同じに設定することができる。また、同一行のワード線が同時に選択される場合には、ダミーワード線ＤＷＬＢ１が、選択Ａポートワード線に電気的に結合され、ダミーワード線ＤＷＬＢ１の電位変化を、選択Ａポートワード線の電位変化と同じに設定することができる。
【０２５２】
したがって、メモリアレイのビット・ワード構成が変更される場合においても、正確にワード線電位変化に追随して、ダミーワード線ＤＷＬＢ０およびＤＷＬＢ１の電位を変化させることができ、ダミーセルＴＤＭによるダミービット線ＤＢＬＢおよびＺＤＢＬＢの駆動タイミングを、正規メモリセルによる正規ビット線の駆動タイミングと同じに設定することができる。
【０２５３】
また、この図２８に示すＢポートダミー回路７０Ｂの構成において、Ｂポートワード線ＷＬＢａ−ＷＬＢｄとＡポートワード線ＷＬＡａ−ＷＬＡｄの位置を交換することにより、Ａポートダミー回路の構成が得られる。ここで、各構成要素において、参照数字に続いて添え字ｂが用いられているのは、これらの構成要素が、Ｂポートダミー回路の構成要素であることを示す。
【０２５４】
また、この図２８に示す構成においても、Ｂポートワード線群選択信号ＸＢｐに代えて、プリチャージ信号を利用することができる。
【０２５５】
また、これらのＰチャネルＭＯＳトランジスタ１２０ｂａ−１２０ｂｄを、ＣＭＯＳトランスミッションゲートで構成することができ、また同一行選択検出回路１２２ｂａ−１２２ｂｄも、ＣＭＯＳトランスミッションゲートの直列体で構成することができる。
【０２５６】
以上のように、この発明の実施の形態１０に従えば、ワード線選択時、選択ワード線をダミーワード線に電気的に結合しており、ダミーワード線の電位変化を選択ワード線の電位変化と同じに設定することができ、アレイ構成によりワード線電位変化が生じても、ワード線電位変化に従ってダミーワード線の電位を変化させることができ、正確に、同一タイミングで、ダミーセルによるダミービット線の駆動タイミングを、正規ビット線の駆動タイミングと同じに設定することができる。
【０２５７】
［実施の形態１１］
図２９は、この発明の実施の形態１１に従うＢポートダミー回路７０Ｂの構成を示す図である。図２９に示すＢポートダミー回路７０Ｂは、図２８に示すＢポートダミー回路と以下の点において、その構成が異なっている。すなわち、ダミーワード線ＤＷＬＢ０とＢポートワード線ＷＬＢａ−ＷＬＢｄをそれぞれ結合するＰチャネルＭＯＳトランジスタ１２０ｂａ−１０ｂｄのゲートへは、それぞれ、Ｂポートワード線ＷＬＢａ−ＷＬＢｄ上のワード線駆動信号を受ける反転回路１２５ｂａ−１２５ｂｄの出力信号が与えられる。
【０２５８】
また同一行選択検出回路１２２ｂａ−１２２ｂｄの各々が、対応の行のワード線上のワード線駆動信号を受けるＮＡＮＤ回路１２７と、ＮＡＮＤ回路１２７の出力信号に従って選択的に導通し、導通時、対応のＡポートワード線ＷＸＡａ−ＷＸＡｄをダミーワード線ＤＷＬＢ１に結合するＰチャネルＭＯＳトランジスタ１２８を含む。
【０２５９】
図２９に示すポートダミー回路７０ｂの他の構成は、図２８に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２６０】
この図２９に示すＢポートダミー回路７０Ｂの構成の場合、同一行のワード線が同時に選択された場合、１つのＭＯＳトランジスタ１２８を介して、選択Ａポートワード線（ＷＬＡａ−ＷＬＡｄのいずれか）が、ダミーワード線ＤＷＬＢ１に電気的に結合される。したがって、この選択Ａポートワード線とダミーワード線ＤＷＬＢ１の間の寄生抵抗を低減することができ、選択Ａポートワード線電位変化に正確に追随してダミーワード線ＤＷＬＢ１を駆動することができる。
【０２６１】
なお、図２９に示すＢポートダミー回路７０Ｂの動作は図２８に示すＢポートダミー回路７０Ｂの回路と同じであり、同様の効果を得ることができる。さらに、ダミーワード線ＤＷＬＢ１の電位の、選択Ａポートワード線への追随性をさらに改善することができる。
【０２６２】
なお、反転回路１２５ｂａ−１２５ｂｄが設けられているのは、この同一行選択検出回路１２２ｂａ−１２２ｂｄにおけるＮＡＮＤ回路１２７のゲート遅延と遅延を合せるためおよびＭＯＳトランジスタ１２０ｂａないし１２０ｂｄに対する制御信号の論理レベルの調整のためである。
【０２６３】
この図２９に示す構成において、反転回路１２５ｂａ−１２５ｂｄに代えて、Ｂポートワード線選択信号ＷＸＢａ−ＷＸＢｄがそれぞれ、ＰチャネルＭＯＳトランジスタ１２０ｂａ−１２０ｂｄへ与えれらてもよい。また、同一行選択検出回路１２２ｂａ−１２２ｂｄにおいても、ワード線選択信号ＷＸＡａ，ＷＸＢａ−ＷＸＢｄ，ＷＸＡｄの対応のワード線選択信号の組がそれぞれ与えられてもよい。
【０２６４】
この図２９に示す構成においても、ワード線ＷＬＢａ−ＷＬＢｄと、Ａポートワード線ＷＬＡａ−ＷＬＡｄの位置を交換することにより、Ａポートダミー回路に対する構成を得ることができる。
【０２６５】
［変更例］
図３０は、この発明の実施の形態１１の変更例のＢポートダミー回路７０Ｂの構成を示す図である。この図３０に示すＢポートダミー回路７０Ｂの構成は、以下の点が、図２９に示すＢポートダミー回路７０Ｂの構成と異なっている。すなわち、Ｂポートワード線ＷＬＢａ−ＷＬＢｄ上のワード線駆動信号をそれぞれ受ける反転回路１２５ｂａ−１２５ｂｄに代えて、その第１の入力が電源ノードに結合され、その第２の入力に、対応のワード線駆動信号を受ける２入力ＮＡＮＤ回路１３０ｂａ−１３０ｂｄが、それぞれ用いられる。この図３０に示すＢポートダミー回路７０Ｂの他の構成は図２９に示すＢポートダミー回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２６６】
この図３０に示すＢポートダミー回路７０Ｂの構成の場合、Ｂポートワード線ＷＬＢａ−ＷＬＢｄそれぞれに、ＮＡＮＤ回路１３０ｂａ−１３０ｂｄが結合され、またワード線ＷＬＡａ−ＷＬＡｄに、それぞれＮＡＮＤ回路１２７が結合される。したがって、ワード線ＷＬＢａ−ＷＬＢｄおよびＷＬＡａ−ＷＬＡｄの負荷が同じとなり、Ｂポートアクセス時およびＡポートアクセス時において、選択ワード線の電位変化をポートにかかわらず均一とすることができる。
【０２６７】
なお、この構成においても、ワード線駆動信号に代えてワード線選択信号が、ダミーワード線駆動制御信号として用いられてもよい。
【０２６８】
図３１は、この発明の実施の形態１１の変更例におけるＡポートダミー回路７０Ａの構成を示す図である。図３１において、Ａポートダミー回路７０Ａは、４行１列に配列される２ポートダミーセルＴＤＭと、４ビットの２ポートダミーセルＴＤＭに共通にそれぞれ設けられるダミーワード線ＤＷＬＡ０およびＤＷＬＡ１と、すべてのダミーセルＴＤＭに共通に結合されるダミービット線ＤＢＬＡおよびＺＤＢＬＡを含む。２ポートダミーセルＴＤＭとダミーワード線ＤＷＬＡ０、ＤＷＬＡ１とダミービット線ＤＢＬＡおよびＺＤＢＬＡの接続は、先の図１９に示すダミーセルの接続と同じである。
【０２６９】
このＡポートダミー回路７０Ａにおいて、ワード線ＷＬＢおよびＷＬＡａの組に対し、同一行選択検出回路１２２ａａが設けられ、ワード線ＷＬＢｄおよびＷＬＡｄの組に対し、同一行選択検出回路１２２ａｄが設けられる。これらの同一行選択検出回路１２２ａａおよび１２２ａｄの各々は、対応のワード線上のワード線駆動信号を受けるＮＡＮＤ回路１２７と、ＮＡＮＤ回路１２７の出力信号に従って選択的に導通し、導通時、対応のＢポートワード線上のワード線駆動信号をダミーワード線ＤＷＬＡ１に結合するＰチャネルＭＯＳトランジスタ１２８を含む。
【０２７０】
このＡポートダミー回路７０Ａにおいて、さらに、Ａポートワード線ＷＬＡａ−ＷＬＡｄそれぞれに対応して、対応のＡポートワード線上のワード線駆動信号を第１の入力に受け、その第２の入力が電源ノードに結合されるＮＡＮＤ回路１３０ａａ−１３０ａｄと、ＮＡＮＤ回路１３０ａａ−１３０ａｄの出力信号に従って、対応のＡポートワード線ＷＬＡａ−ＷＬＡｄを、それぞれダミーワード線ＤＷＬＡ０に電気的に結合するＰチャネルＭＯＳトランジスタ１２０ａａ−１２０ａｄが設けられる。
【０２７１】
ダミーワード線ＤＷＬＡ０は、Ａポートワード線群選択信号ＸＡｐ受ける反転回路１１６ａの出力信号に応答して選択的に導通するＮチャネルＭＯＳトランジスタ１１８ａを介して接地ノードに結合される。ダミーワード線ＤＷＬＡ１は、この反転回路１１６ａの出力信号に従って選択的に導通するＮチャネルＭＯＳトランジスタ１１７ａを介して接地ノードに結合される。
【０２７２】
この図３１に示すＡポートダミー回路７０Ａの構成において、Ａポートワード線ＷＬＡａ−ＷＬＡｄが、Ｂポートダミー回路と同様、Ａポートワード線選択信号ＷＸＡａ−ＷＸＡｄを受けるワード線ドライバＷＤＡａ−ＷＤＡｄにより駆動され、Ｂポートワード線ＷＬＢａ−ＷＬＢｄは、それぞれ、Ｂポートワード線選択信号ＷＸＢａ−ＷＸＢｄを受けるワード線ドライバＷＤＢａ−ＷＤＢｄより駆動される。
【０２７３】
Ａポートワード線ＷＬＡａ−ＷＬＡｄのいずれかが選択されると、選択Ａポートワード線が、ＭＯＳトランジスタ１２０ａａ−１２０ａｄのいずれかを介してダミーワード線ＤＷＬＡ０に結合され、ＭＯＳトランジスタ１１８ａは反転回路１１６ａの出力信号がＬレベルであり非導通状態にあるため、ダミーワード線ＤＷＬＡ０の電圧レベルが上昇する。応じて、４ビットの２ポートダミーセルＴＤＭにより、ダミービット線ＤＢＬＡが放電される。
【０２７４】
同一行に対しＢポートおよびＡポートからのアクセスがある場合には、同一行選択検出回路１２２ａａ−１２２ａｄのいずれかにより、選択Ｂポートワード線が、ダミーワード線ＤＷＬＡ１に結合される。これにより、ダミービット線ＺＤＢＬＡが、４ビットの２ポートダミーセルＴＤＭにより放電される。
【０２７５】
したがって、Ａポートダミー回路７０Ａにおいても、この図３０に示すＢポートダミー回路と同様の回路構成により、配線の接続を切換えるだけでＡポートダミー回路７０ＡおよびＢポートダミー回路７０Ｂを形成することができる。
【０２７６】
なお、この変更例の構成においても、ワード線の選択検出のために、ワード線駆動信号でなく、ワード線選択信号が用いられてもよい。
【０２７７】
以上のように、この発明の実施の形態１１に従えば、同一行に対応して配置されるＢポートワード線およびＡポートワード線上の同時選択を検出し、その検出結果に従って他方ポートのワード線をダミーワード線に検出し、２ポートダミーセルの記憶ノードを相補ダミービット線に結合している。したがって、ダミーワード線の電位変化を、選択ワード線の電位変化に追随させることができ、ダミービット線の電位変化開始タイミングを、正規ビット線の電位変化開始タイミングと同じとすることができ、正確に、センスタイミングを検出することができる。
【０２７８】
［実施の形態１２］
図３２は、この発明の実施の形態１２に従う半導体記憶装置の要部の構成を概略的に示す図である。この図３２に示す半導体記憶装置は、図１に示す半導体記憶装置と以下の点においてその構成が異なっている。すなわち、ワード線ＷＬ０−ＷＬｍそれぞれに対応して配置されるワード線ドライバＷＶ０−ＷＶｍが、それぞれが第１の入力に対応のワード線選択信号ＷＸ０−ＷＸｍを受け、第２の入力に、ダミーセンスアンプＤＳＡからのセンスイネーブル信号ＳＥを受けるＮＯＲ回路で構成される。他の構成は、図１に示す半導体記憶装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２７９】
このワード線ドライバＷＶ０−ＷＶｍは、センスイネーブル信号ＳＥの非活性化時、図１に示すワード線ドライバＷＤ０−ＷＤｍと同様インバータとして動作する。一方、センスイネーブル信号ＳＥがＨレベルに立上がると、これらのワード線ドライバＷＶ０−ＷＶｍは、対応のワード線選択信号の状態にかかわらず、その出力信号をＬレベルに駆動し、応じて、選択ワード線が非選択状態へ駆動される。
【０２８０】
図３３は、図３２に示す半導体記憶装置の動作を示す信号波形図である。以下、図３３を参照して、この図３２に示す半導体記憶装置の動作について説明する。
【０２８１】
スタンバイ状態時においては、センスイネーブル信号ＳＥはＬレベルであり、ワード線ドライバＷＶ０−ＷＶｍは、インバータとして動作する。スタンバイ状態時、これらのワード線選択信号ＷＸ０−ＷＸｍはすべてＨレベルであり、ワード線ＷＬ０−ＷＬｍはすべて非選択状態にある。ダミービット線ＤＢＬおよび正規ビット線ＢＬ、ＺＢＬは、図示しないプリチャージ回路により電源電圧ＶＣＣレベルにプリチャージされている。
【０２８２】
たとえばクロック信号が立上がり、メモリセル選択サイクルが始まると、ワード線選択信号ＷＸ０−ＷＸｍのいずれかが、与えられたＸアドレス信号に従って選択状態へ駆動される。応じて、ワード線ドライバＷＶ０−ＷＶｍのうちの選択行に対応して配置されるワード線ドライバの出力信号（ワード線駆動信号）がＨレベルとなり、応じて選択行に対応して配置されたワード線ＷＬ（ＷＬ０−ＷＬｍのいずれか）の電圧レベルが上昇する。この選択ワード線ＷＬの電位上昇に従って、選択ワード線ＷＬに接続される１行のメモリセルＭＣの記憶ノードがビット線ＢＬおよびＺＢＬに結合され、その記憶データに応じて正規ビット線ＢＬおよびＺＢＬの一方の電位が低下する。
【０２８３】
一方、ワード線ＷＬの選択に従って、選択行に対応して配置されるダミー回路においてダミーワード線ＤＷＬが選択状態へ駆動され、ダミービット線ＤＢＬが、複数のダミーセルにより駆動され、その電位が正規ビット線の電位低下よりも高速で低下する。
【０２８４】
このダミービット線ＤＢＬの電圧レベルが所定電圧レベル（たとえばＶＣＣ／２）に到達すると、ダミーセンスアンプＤＳＡからのセンスイネーブル信号ＳＥがＨレベルとなる。
【０２８５】
センスアンプＳＡ０−ＳＡｋにおいて、それぞれ対応のマルチプレクサＭＵＸ０−ＭＵＸｋにより、選択列のビット線対の変化が伝達されており、このセンスイネーブル信号ＳＥに従ってセンスアンプＳＡ０−ＳＡｋが活性化され、それぞれのセンスノードの電位差を差動増幅してラッチし、次いで、ラッチデータに従って内部読出データＤＯ０−ＤＯｋが生成される。
【０２８６】
一方、このセンスイネーブル信号ＳＥの活性化に応答して、ワード線ドライバＷＶ０−ＷＶｍの出力信号がＬレベルに固定され、選択ワード線ＷＬの電圧レベルがＬレベルに低下し、この選択ワード線に接続されるメモリセルの記憶ノードが正規ビット線ＢＬおよびＺＢＬから分離される。したがって、この場合、正規ビット線ＢＬおよびＺＢＬの電位の低下が停止し、選択ワード線ＷＬの非選択移行時の電圧レベルに維持される。
【０２８７】
ダミーワード線ＤＷＬおよびダミービット線ＤＢＬの電圧変化の態様としては、ダミー回路１ａ−１ｃの回路構成に応じて、種々の場合が存在する。すなわち、ダミーワード線ＤＷＬが選択状態を維持し、またダミービット線ＤＢＬの放電が持続的に行なわれる。また、これに代えて、ダミーワード線ＤＷＬが、選択ワード線ＷＬの非選択移行に従って非選択状態へ移行し、同様ダミービット線ＤＢＬの放電も停止する。
【０２８８】
このいずれの場合においても、正規ビット線ＢＬおよびＺＢＬにおいては、その電位低下が停止されている。従って、メモリセル選択動作が完了して、プリチャージ信号の活性化によるプリチャージ状態への移行時においては、高速で、ビット線ＢＬおよびＺＢＬを、電源電圧ＶＣＣレベルにプリチャージすることができる。また、正規ビット線ＢＬおよびＺＢＬの電位振幅を小さくすることができ、ビット線の充電電流を低減することができ、応じて消費電流を低減することができる。
【０２８９】
また、図３２においては、シングルポートＳＲＡＭの構成が示されている。しかしながら、Ａポートセンスイネーブル信号およびＢポートセンスイネーブル信号を用いて、Ａポートワード線ドライバおよびＢポートワード線ドライバを制御することにより、２ポートＳＲＡＭにおいても同様の効果を得ることができる。
【０２９０】
したがって、このセンスイネーブル信号の活性化に従って選択ワード線を非選択状態へ駆動する構成は、実施の形態１から１１それぞれに対して適用することができる。
【０２９１】
また、ダミーセンスアンプＤＳＡの出力部において選択ワード線を非選択状態へ駆動するタイミングを調整する遅延調整回路が配置されてもよい。
【０２９２】
以上のように、この発明の実施の形態１２に従えば、センスイネーブル信号の活性化に応答して選択ワード線を非選択状態へ駆動しており、少なくとも正規ビット線の電位振幅を小さくすることができ、ビット線充電に要する消費電流を低減することができる。
【０２９３】
［他の適用例］
上述の説明においては、ＳＲＡＭが、半導体記憶装置として説明されている。しかしながら、半導体記憶装置としては、ビット線を流れる電流により生じたビット線電位変化をセンスアンプで検出する半導体記憶装置であれば、本発明は適用可能である。このような半導体記憶装置としては、たとえば、メモリセルの記憶データに応じてビット線を流れる電流量が異なり、データ読出時、ビット線電位を検出することによりメモリセルデータを読出す不揮発性半導体記憶装置がある。
【０２９４】
また、ダミー回路としては、４行１列に配列されたダミーセルを利用してダミービット線を駆動している。しかしながら、１つのダミー回路に含まれるダミーセルの数は任意であり、センスアンプが検出することのできるビット線電位差のうち最適ビット線電位差で、センスアンプを活性化するタイミングを与えることができればよい。
【０２９５】
また、ダミーセンスアンプが、センスアンプを活性化するときのダミービット線の検出電位は、ＶＣＣ／２の中間電位ではなく、別の電位であってもよい。
【０２９６】
【発明の効果】
以上のように、この発明に従えば、各行に対応してダミーセルを配置し、所定数のダミーセル単位でダミービット線を選択ワード線に応じて駆動し、このダミービット線電位に従ってセンスアンプの活性化タイミングを決定しており、アレイ構成にかかわらず、最適なタイミングで、センスアンプを活性化させることができる。
【０２９７】
すなわち、各正規ワード線に対応してかつ正規ワード線から分離してダミーセルを配置し、所定数のダミーセルに対応してダミーセル選択回路を配置し、対応の正規ワード線の選択時対応の所定数のダミーセルを選択状態へ駆動してダミービット線をこれらのダミーセルにより駆動し、このダミービット線の電位を検出してセンスタイミングを決定することにより、選択ワード線に応じて、同じタイミングで、同一負荷の正規ビット線およびダミービット線を駆動することができ、高速でダミービット線を正規ビット線に比べて駆動でき、アレイ構成に係らず、正規ビット線の電位差の小さい段階でセンスアンプを活性化することができる。また、選択正規メモリセルおよび選択ダミーセルの位置は、ほぼ同じとすることができ、このダミービット線および正規ビット線の電位変化の伝搬長をほぼ等しくすることができ、選択メモリセル位置にかかわらず、常に、最適なタイミングでセンス動作を活性化することができる。
【０２９８】
また、ダミーセル選択回路を、所定数のダミーセルに共通に結合するダミーワード線と、この正規ワード線に対する選択信号とに従ってダミーワード線を選択状態へ駆動する回路とで構成することにより、容易に、対応の正規ワード線の選択時ダミーワード線を選択状態へ駆動して、ダミービット線を対応のダミーセルにより駆動することができる。
【０２９９】
また、このダミーワード線駆動回路を、対応の所定数の正規ワード線上の信号を受ける論理ゲートで構成することにより、容易に、対応の正規ワード線選択時、ダミーワード線を選択ワード線と実質的に同じタイミングで選択状態へ駆動することができる。
【０３００】
また、このダミーワード線駆動回路を、対応の所定数の正規ワード線をそれぞれ選択するワード線選択信号を受ける論理ゲートで構成することにより、容易に、対応の正規ワード線選択時、ダミーワード線を選択ワード線と実質的に同じタイミングで選択状態へ駆動することができる。また、正規ワード線の負荷を軽減することができ、高速で選択正規ワード線を選択状態へ駆動することができる。
【０３０１】
また、ワード線駆動回路を、対応の所定数の正規ワード線の非選択時、信号線を第１の電圧レベルに駆動し、対応の正規ワード線のいずれかの正規ワード線の選択時この信号線を第２の電圧レベルに駆動し、この信号線の信号電圧に従ってダミーワード線を選択状態へ駆動することにより、容易に正規ワード線の選択時ダミーワード線を選択状態へ駆動することができる。
【０３０２】
また、この対応の所定数の正規ワード線それぞれに対応してドライブトランジスタを設け、このドライブトランジスタにより信号線を駆動することにより、容易に、正規ワード線の選択時信号線の電圧を第２の電圧レベルに駆動することができる。また、正規ワード線の負荷を軽減することができ、高速で正規ワード線を充放電することができる。また、回路の占有面積を低減することができる。
【０３０３】
また、所定数の正規ワード線の組を選択する正規ワード線ブロック選択信号に従って信号線を第１の電圧レベルにプリチャージし、この所定数の正規ワード線のいずれかの正規ワード線選択時この信号線を第２の電圧レベルに駆動し、この信号線の電圧に従ってダミーワード線を選択状態へ駆動することにより、容易に、対応の正規ワード線の選択時、ダミーワード線を選択状態へ駆動することができる。
【０３０４】
また、この選択回路として、正規ワード線それぞれに対応してドライブトランジスタを配置し、この正規ワード線の選択時ドライブトランジスタを導通して、信号線を駆動することにより、簡易な回路構成で、選択ワード線を検出して、その検出結果に従って信号線を介してダミーワード線を選択状態へ駆動することができる。また、正規ワード線の負荷を軽減することができ、また、回路占有面積を低減することができる。
【０３０５】
このダミーセル選択回路として、動作サイクル規定信号に従って信号線をプリチャージし、この信号線を、所定数の正規ワード線のいずれかの選択時に、第２の電圧レベルに駆動し、信号線電圧に従ってダミーワード線を選択状態へ駆動することにより、小占有面積で、ワード線選択を検出することができ、かつその検出結果に従ってダミーワード線を選択状態へ駆動することができる。また、選択正規ワード線群を特定する必要がなく、配線レイアウトが簡略化される。
【０３０６】
また、この動作サイクル規定信号として、ビット線プリチャージ指示信号を利用することにより、正確にセンスアンプを駆動する動作サイクルに応じてダミー回路を活性化することができる。
【０３０７】
また、このダミーワード線上の信号に従って信号線を所定電圧レベルにラッチすることにより、安定に、信号線電位を維持することができ、非選択ダミーワード線を確実に非選択状態へ維持することができる。
【０３０８】
また、対応の所定数の正規ワード線のいずれかの正規ワード線の選択時、この選択正規ワード線をダミーワード線に結合することにより、ダミーワード線の電位変化を、正規ワード線の電位変化に追随させることができ、アレイ構成の変更時においても正確に、このアレイ構成の変化を反映してダミーワード線を駆動することができる。
【０３０９】
また、所定数の正規ワード線の非選択時、このダミーワード線を非選択状態に維持することにより、確実に、選択正規ワード線に対応して配置されるダミーセルのみを用いてダミービット線を駆動することができる。また、ダミーワード線を正規ワード線の選択／非選択に応じて直接駆動しており、別に信号線が設ける必要がなく、回路レイアウト面積を低減することができる。
【０３１０】
また、センス活性化信号に応答して正規ワード線を非選択状態に設定することにより、ダミービット線の電位振幅を低減することができ、ビット線充電に要する電流量を低減でき、応じて消費電流を低減することができる。
【０３１１】
また、マルチポート半導体記憶装置において、ポートそれぞれに対応して所定数の正規ワード線毎にダミー回路を設け、対応のポートアクセス時、この選択ワード線に応じて、複数のダミーセルによりダミービット線を駆動することにより、マルチポート半導体記憶装置においても、正確に、センスタイミングをアレイ構成にかかわらず検出することができる。
【０３１２】
また、各ポートのダミー回路において、同一行が同時に選択されたときには、対応のダミー回路においてダミーセルの記憶ノードを２つのダミービット線にそれぞれ結合することにより、同一行選択時のビット線電位を正確に模倣した電位変化をダミービット線上に生じさせることができ、メモリセルの選択状態にかかわらず、正確に、センスタイミングを設定することができる。
【０３１３】
この同一行の動作選択時においてダミーセルの記憶ノードを相補ダミービット線に結合する構成を各ポートそれぞれに対して設けられるダミー回路に配置することにより、ビット線電位変化速度の変化時においても、この正規ビット線電位変化速度をダミービット線電位変化速度に反映させることができ、正確なセンスタイミングを、メモリセルの選択状態に係らず常にセンスアンプに対して与えることができる。
【０３１４】
また、ポートそれぞれに対して配置されるダミー回路において、それぞれ所定数のダミーセルに結合される第１および第２のダミーワード線を配置し、対応のポートの正規ワード線選択時において第１のダミーワード線を選択状態に駆動し、対応の行の正規ワード線がともに選択されるときに第２のダミーワード線を選択状態に駆動し、これらの第１および第２のダミーワード線によりダミーセルの第１および第２のアクセストランジスタを介して内部ノードを第１および第２のダミービット線に結合することにより、同一行同時アクセス時において、ダミービット線の電位変化速度を容易に、正規ビット線の電位変化速度に応じて変更することができる。
【図面の簡単な説明】
【図１】この発明に従う半導体記憶装置の要部の構成を概略的に示す図である。
【図２】この発明の実施の形態１に従うダミー回路の構成を概略的に示す図である。
【図３】正規メモリセルの構成の一例を示す図である。
【図４】図２に示すダミーセルの構成の一例を示す図である。
【図５】図２に示すダミー回路の動作を示す信号波形図である。
【図６】この発明の実施の形態２に従うダミー回路の構成を示す図である。
【図７】この発明の実施の形態３に従うダミー回路の構成を示す図である。
【図８】図７に示すワード線群選択信号を発生する部分の構成の一例を示す図である。
【図９】この発明の実施の形態４に従うダミー回路の構成を示す図である。
【図１０】図９に示すプリチャージ信号を受けるビット線負荷回路の構成の一例を示す図である。
【図１１】図９に示すプリチャージ信号とワード線駆動信号とビット線電位変化を示す信号波形図である。
【図１２】この発明の実施の形態５に従うダミー回路の構成を示す図である。
【図１３】この発明の実施の形態６に従うダミー回路の構成を示す図である。
【図１４】この発明の実施の形態７に従う半導体記憶装置の全体の構成を概略的に示す図である。
【図１５】この発明の実施の形態７に従う半導体記憶装置のアレイ部の構成を概略的に示す図である。
【図１６】図１５に示す２ポートメモリセルの構成の一例を示す図である。
【図１７】この発明の実施の形態７におけるセンスイネーブル信号を発生する部分の構成を概略的に示す図である。
【図１８】図１７に示すＡポートダミー回路の構成を示す図である。
【図１９】図１８に示す２ポートダミーセルの構成の一例を示す図である。
【図２０】図１９に示すＢポートダミー回路の構成を示す図である。
【図２１】図２０に示す２ポートダミーセルの構成の一例を示す図である。
【図２２】この発明の実施の形態７に従う半導体記憶装置の動作を示す信号波形図である。
【図２３】シングルポートアクセス時のビット線電流を示す図である。
【図２４】同一行同時選択時のビット線電流を示す図である。
【図２５】この発明の実施の形態７に従う半導体記憶装置の同一行同時選択時の動作を示す信号波形図である。
【図２６】この発明の実施の形態８に従うダミー回路の構成を示す図である。
【図２７】この発明の実施の形態９に従うＢポートダミー回路の構成を示す図である。
【図２８】この発明の実施の形態１０に従うＢポートダミー回路の構成を示す図である。
【図２９】この発明の実施の形態１１に従うＢポートダミー回路の構成を示す図である。
【図３０】この発明の実施の形態１１に従うＢポートダミー回路の変更例を示す図である。
【図３１】この発明の実施の形態１１の変更例のＡポートダミー回路の構成を示す図である。
【図３２】この発明の実施の形態１２に従う半導体記憶装置の要部の構成を概略的に示す図である。
【図３３】図３２に示す半導体記憶装置の動作を示す信号波形図である。
【図３４】従来のＳＲＡＭの要部の構成を概略的に示す図である。
【図３５】図３４に示すラッチ型センスアンプの構成の一例を示す図である。
【図３６】図３４に示す半導体記憶装置の動作を示す信号波形図である。
【符号の説明】
１，１ａ−１ｃ　ダミー回路、ＭＣ　正規メモリセル、ＤＭ　ダミーセル、ＬＧ０　論理回路、ＤＷＬ　ダミーワード線、ＤＢＬ　ダミービット線、ＤＳＡ　ダミーセンスアンプ、１２　論理回路、１３　信号線、１４　ＰチャネルＭＯＳトランジスタ、１５　反転回路、１６ａ−１６ｄ　ＮチャネルＭＯＳトランジスタ、２０，２８ａ−２８ｄ　ＰチャネルＭＯＳトランジスタ、２４　反転回路、２６　ＮチャネルＭＯＳトランジスタ、３０ａ−３０ｄ　ＰチャネルＭＯＳトランジスタ、ＴＭＣ　２ポートメモリセル、ＴＤＭ　２ポートダミーセル、ＤＳＡＡ，ＤＳＡＢ　ダミーセンスアンプ、７０Ａ，７０Ａ０，７０Ａｈ　Ａポートダミー回路、７０Ｂ，７０Ｂ０，７０Ｂｈ　Ｂポートダミー回路、８０ａ，８１ａ論理回路、８２ａ，８７ａ　信号線、８３ａ，８４ａ，８８ａ　ＰチャネルＭＯＳトランジスタ、８５ａａ−８５ａｄ　同一行選択検出回路、８９ａａ−８９ａｄ　ＮチャネルＭＯＳトランジスタ、８０ｂ，８１ｂ　論理回路、８３ｂ，８４ｂ，８８ｂ　ＰチャネルＭＯＳトランジスタ、８５ｂａ，８５ｂｄ　同一行選択検出回路、８９ｂａ−８９ｂｄ　ＮチャネルＭＯＳトランジスタ、９０ａ，９０ｂ，９１ａ，９１ｂ　反転回路、ＤＷＬＡ０，ＤＷＬＡ１，ＤＷＬＢ０，ＤＷＬＢ１　ダミーワード線、ＤＢＬＡ，ＤＢＬＢ，ＺＤＢＬＡ，ＺＤＢＬＢ　ダミービット線、１１０ａ，１１２ｂａ−１１２ｂｄ　ＰチャネルＭＯＳトランジスタ、１１４ｂａ−１１４ｂｄ　同一行選択検出回路、１２０ｂａ，１２０ｂｄ　ＰチャネルＭＯＳトランジスタ、１２２ｂａ−１２２ｂｄ　同一行選択検出回路、１２５ｂａ−１２５ｂｄ　反転回路、１２０ｂａ−１２０ｂｄ　ＰチャネルＭＯＳトランジスタ、１２２ｂａ−１２２ｂｄ　同一行選択検出回路、１２７　ＮＡＮＤ回路、１３８　ＰチャネルＭＯＳトランジスタ、１３０ｂａ，１３０ｂｄＮＡＮＤ回路、１３０ａａ，１３０ａｄ　ＮＡＮＤ回路、１２２ａａ，１２２ａｄ　同一行選択検出回路、ＷＶ０−ＷＶｍ，ＷＤ０−ＷＤｍ　ワード線ドライバ。

Claims (20)

1. 行列状に配列される複数の正規メモリセル、
   各前記正規メモリセルの行に対応して配置され、各々に対応の行の正規メモリセルが接続する複数の正規ワード線、
   各前記正規ワード線に対応しかつ対応の正規ワード線と分離して配置されかつ列方向に、少なくとも１列に整列して配置され、各々が予め定められた論理レベルのデータを格納する複数のダミーセル、
   前記複数のダミーセルの列に対応して配置され、前記複数のダミーセルが接続するダミービット線、
   各々が所定数の正規ワード線に対応して配置され、各々が対応の所定数の正規ワード線のいずれかの正規ワード線の選択時、対応して配置される所定数のダミーセルを選択状態へ駆動する複数のダミーセル選択回路、および
   前記ダミービット線の電位を検出して、選択正規メモリセルのデータのセンスタイミングを与えるセンス活性化信号を生成するダミーセンス回路を備える、半導体記憶装置。
2. 各前記ダミーセル選択回路は、
   対応の所定数のダミーセルに共通に結合されるダミーワード線と、
   対応の正規ワード線に対する選択信号に従って、前記対応のダミーワード線を選択状態に駆動するダミーワード線駆動回路とを備える、請求項１記載の半導体記憶装置。
3. 前記ダミーワード線駆動回路は、対応の所定数の正規ワード線上の信号を受ける論理ゲートを備える、請求項２記載の半導体記憶装置。
4. 前記ダミーワード線駆動回路は、対応の所定数の正規ワード線それぞれを選択するワード線選択信号を受ける論理ゲートを備える、請求項２記載の半導体記憶装置。
5. 前記ダミーワード線駆動回路は、
   前記対応の所定数の正規ワード線の非選択時、信号線を第１の電圧レベルに駆動するプリチャージ回路と、
   前記対応の所定数の正規ワード線のいずれかの正規ワード線の選択時前記信号線を第２の電圧レベルに駆動する選択検出回路と、
   前記信号線の前記第２の電圧レベルの信号に従って前記ダミーワード線を選択状態へ駆動する選択回路とを備える、請求項２記載の半導体記憶装置。
6. 前記選択検出回路は、対応の所定数の正規ワード線それぞれに対応して配置され、対応の正規ワード線の選択時、前記信号線を前記第２の電圧レベルに駆動するドライブトランジスタを備える、請求項５記載の半導体記憶装置。
7. 前記ダミーセル選択回路は、
   信号線と、
   前記所定数のダミーセルに共通に配置されるダミーワード線と、
   前記所定数の正規ワード線の組を選択する正規ワード線ブロック選択信号に従って、前記信号線を第１の電圧レベルに所定するプリチャージ回路と、
   前記所定数の正規ワード線のいずれかの正規ワード線の選択時、前記信号線を第２の電圧レベルに駆動する選択回路と、
   前記信号線の前記第２の電圧レベルの信号に従って前記ダミーワード線を選択状態へ駆動するドライバとを備える、請求項１記載の半導体記憶装置。
8. 前記選択回路は、前記所定数の正規ワード線それぞれに対応して配置され、対応の正規ワード線の選択時、前記信号線を前記第２の電圧レベルに駆動するドライブトランジスタを備える、請求項７記載の半導体記憶装置。
9. 前記ダミーセル選択回路は、
   前記所定数のダミーセルに共通に配置されるダミーワード線と、
   動作サイクル規定信号に従って信号線を第１の電圧レベルに設定するプリチャージ回路と、
   前記所定数の正規ワード線のいずれかの正規ワード線の選択時、前記信号線を第２の電圧レベルに駆動する選択回路と、
   前記信号線の信号に従って前記ダミーワード線を選択的に選択状態へ駆動するドライバとを備える、請求項１記載の半導体記憶装置。
10. 前記動作サイクル規定信号は、正規メモリセルの列に対応して配置されるビット線の所定電位へのプリチャージを指示するビット線プリチャージ指示信号である、請求項９記載の半導体記憶装置。
11. 前記ダミーセル選択回路は、前記信号線を前記ダミーワード線の信号に従って前記第１の電圧レベルに維持するラッチトランジスタをさらに備える、請求項９記載の半導体記憶装置。
12. 各前記ダミーセル選択回路は、
    前記所定数のダミーセルに共通に配置され、前記所定数のダミーセルが接続するダミーワード線と、
    前記所定数の正規ワード線の選択正規ワード線を前記ダミーワード線に電気的に結合する信号伝達回路とを備える、請求項１記載の半導体記憶装置。
13. 前記信号伝達回路は、前記所定数の正規ワード線それぞれに対応して配置され、対応の正規ワード線の選択時、該対応の正規ワード線を前記ダミーワード線に結合するパストランジスタを備える、請求項１２記載の半導体記憶装置。
14. 各前記ダミーセル選択回路は、さらに、前記所定数の正規ワード線の非選択時、前記ダミーワード線を非選択状態に維持するリセット回路を備える、請求項１２記載の半導体記憶装置。
15. 前記センス活性化信号に応答して、前記正規ワード線を非選択状態に設定する回路をさらに備える、請求項１から１４のいずれかに記載の半導体記憶装置。
16. 複数のポートを介してアクセス可能な半導体記憶装置であって、
    行列状に配列される複数の正規メモリセルと、
    各前記メモリセル行に対応して配置され、各々に対応の行の正規メモリセルが接続する複数の第１ポート正規ワード線を備え、前記第１ポート正規ワード線は、前記複数のポートのうちの第１のポートを介してのアクセス時にアドレス信号に従って選択され、
    各前記メモリセル行に対応して配置され、各々に対応の行の正規メモリセルが接続する複数の第２ポート正規ワード線を備え、前記第２ポート正規ワード線は、前記複数のポートの第２のポートを介してのアクセス時にアドレス信号に従って選択され、
    前記第１ポート正規ワード線に対応してかつ前記第１ポート正規ワード線と分離して列方向に整列して少なくとも１列に配置される複数の第１のダミーセルと、
    前記第２ポート正規ワード線に対応してかつ第２ポート正規ワード線と分離して列方向に整列して少なくとも１列に配置される複数の第２のダミーセルと、
    前記第１のダミーセルに対応して配置され、前記第１のダミーセルが共通に接続される第１のダミービット線と、
    前記第２のダミーセルに対応して配置され、前記第２のダミーセルが共通に接続する第２のダミービット線と、
    所定数の第１ポート正規ワード線にそれぞれが対応して配置され、対応の第１ポート正規ワード線のいずれかの第１ポート正規ワード線の選択に応答して、対応の第１のダミーセルの組を選択状態へ駆動して前記第１のダミービット線を駆動する複数の第１のダミーセル選択回路と、
    所定数の第２ポート正規ワード線にそれぞれが対応して配置され、対応の第２ポート正規ワード線のいずれかの第２ポート正規ワード線の選択時、対応の第２のダミーセルの組を選択状態へ駆動して前記第２のダミービット線を駆動する複数の第２のダミーセル選択回路と、
    前記第１のダミービット線の電圧に応答して、前記第１のポートを介してアクセスされたメモリセルのデータ読出を行なうための第１のセンスアンプを活性化する第１のセンスアンプ活性化信号を生成する第１のダミーセンス回路と、
    前記第２のダミービット線の電圧に応答して、前記第２のポートからアクセスされたメモリセルのデータ読出を行なうための第２のセンスアンプを活性化する第２のセンスアンプ活性化信号を生成する第２のダミーセンス回路を備える、半導体記憶装置。
17. 各前記第１のダミーセルは、対応の第１および第２のダミーワード線に結合する第１および第２のポートアクセストランジスタを含み、
    前記第１および第２のダミーワード線は、所定数の第１のダミーセルに共通に結合され、
    各前記第１のダミーセル選択回路は、
    所定数の第１ポート正規ワード線のいずれかの第１ポート正規ワード線の選択時に前記第１のダミービット線へ、対応のダミーセルの記憶ノードを第１ポートアクセストランジスタを介して結合する選択回路と、
    第１ポート正規ワード線と前記第１ポート正規ワード線に対応して同一行に配置される第２ポート正規ワード線とがともに選択されるとき、前記所定数のダミーセルの第２ポートアクセストランジスタを介して前記記憶ノードを第１のサブダミービット線に結合する回路とを備え、前記第１のサブダミービット線は、前記複数の第１のダミーセルに共通に配置される、請求項１６記載の半導体記憶装置。
18. 各前記第２のダミーセルは、それぞれ、第１および第２のダミーワード線にそれぞれ結合する第１および第２のポートアクセストランジスタを含み、
    前記第１および第２のダミーワード線は、所定数の第２のダミーセルに共通に結合され、
    各前記第２のダミーセル選択回路は、
    対応の所定数の第２ポート正規ワード線のいずれかの第２ポート正規ワード線の選択時、前記第２のダミービット線へ、前記第２のポートアクセストランジスタを介して対応の第２のダミーセルの記憶ノードを結合する選択回路と、
    第２ポート正規ワード線と前記第２ポート正規ワード線と同一行に配置される第１ポート正規ワード線がともに選択されるとき、前記所定数のダミーセルの第１ポートアクセストランジスタを介して前記対応の第２のダミーセルの前記記憶ノードを第２サブダミービット線に結合する回路とを備え、前記第２のサブダミービット線は、前記第２のダミーセルに共通に配置される、請求項１６に記載の半導体記憶装置。
19. 前記第１のダミーセル選択回路の各々は、
    対応の所定数の第１のダミーセルに共通に結合される第１および第２のダミーワード線と、
    対応の第１ポート正規ワード線のいずれかの第１ポート正規ワード線の選択に応答して、前記第１のダミーワード線を選択状態に駆動する第１の回路と、
    同一行に配置された第１および第２ポート正規ワード線の選択に応答して、前記第２のダミーワード線を選択状態に駆動する第２の回路を備え、
    各前記第１のダミーセルは、前記第１のダミーワード線の選択時記憶ノードを前記第１のダミービット線に結合する第１のアクセストランジスタと、前記第２のダミーワード線の選択時、前記記憶ノードをサブダミービット線に結合する第２のアクセストランジスタを備え、
    前記サブダミービット線は、前記複数の第１のダミーセルに共通に結合される、請求項１６記載の半導体記憶装置。
20. 前記第２のダミーセル選択回路の各々は、
    対応の所定数の第２のダミーセルに共通に結合される第１および第２のダミーワード線と、
    対応の第２ポート正規ワード線のいずれかの第２ポート正規ワード線の選択に応答して、前記第１のダミーワード線を選択状態に駆動する第１の回路と、
    同一行に配置された第１および第２ポート正規ワード線の選択に応答して、前記第２のダミーワード線を選択状態に駆動する第２の回路を備え、
    各前記第２のダミーセルは、前記第１のダミーワード線の選択時記憶ノードを前記第２のダミービット線に結合する第１のアクセストランジスタと、前記第２のダミーワード線の選択時、前記記憶ノードをサブダミービット線に結合する第２のアクセストランジスタを備え、
    前記サブダミービット線は、前記複数の第２のダミーセルに共通に結合される、請求項１６記載の半導体記憶装置。

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