JP2004088886A - 半導体装置 - Google Patents
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Abstract
【課題】ゲート配線の寄生インダクタンスの影響を受けることなく、スイッチング素子の高速ターンオフを可能とした半導体装置を提供する。
【解決手段】ゲート端子により第１及び第２の電流端子間の導通，非導通が制御される絶縁ゲート型のスイッチング素子は、パッケージに搭載される。パッケージは、ゲート端子に接続されるべき外部制御端子、第１及び第２の電流端子がそれぞれ接続される第１及び第２の外部電流端子を有する。このパッケージに、スイッチング素子のターンオフ時にそのゲート電荷を第１及び第２の外部電流端子のいずれかに放電させるターンオフバッファが搭載される。
【選択図】 図１
【解決手段】ゲート端子により第１及び第２の電流端子間の導通，非導通が制御される絶縁ゲート型のスイッチング素子は、パッケージに搭載される。パッケージは、ゲート端子に接続されるべき外部制御端子、第１及び第２の電流端子がそれぞれ接続される第１及び第２の外部電流端子を有する。このパッケージに、スイッチング素子のターンオフ時にそのゲート電荷を第１及び第２の外部電流端子のいずれかに放電させるターンオフバッファが搭載される。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体装置に係り、特に絶縁ゲート型の電力用スイッチング素子に関する。
【０００２】
【従来の技術】
絶縁ゲート型（ＭＯＳ型）の電力用スイッチング素子として、絶縁ゲート型バイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ， 以下ＩＧＢＴという）やＭＯＳトランジスタが知られている。これらのスイッチング素子では、大電力化のためにはチップサイズを大きくすることが必要であるが、それに伴って入力容量（ゲート容量）が増大する。入力容量の大きいスイッチング素子を高速に駆動するためには、ゲート抵抗をできるだけ小さくして、スイッチング時に大きなゲート電流が流れるようにすることが必要である。一方、急峻なゲート電流が流れると、ゲート配線の寄生インダクタンスとゲート容量により、ゲート電圧が発振し易くなり、この発振はスイッチングの誤動作の原因となる。
【０００３】
図９は、従来のＭＯＳ型電力用スイッチング素子のゲート駆動回路部の構成例を示している。スイッチング素子１は、逆導通ダイオード２が一体に形成されたＩＧＢＴである。逆導通ダイオード２は、コレクタ・エミッタ間にある値を超える逆バイアス電圧が印加された時に導通して、スイッチング素子１の破壊を防止する働きをする。スイッチング素子１は、破線で示すパッケージ３に搭載され、ゲート端子Ｇ，コレクタ端子Ｃ及びエミッタ端子Ｅの３つの外部端子を有する。
【０００４】
このスイッチング素子１のゲート駆動回路は、フォトカプラー１０とこれにより駆動されるドライバ段２０を有する。ドライバ段２０は、ターンオン時にゲート電流を供給するｎｐｎトランジスタＱ１と、ターンオフ時にゲート電荷を放電させるためのｐｎｐトランジスタＱ２とを有する。トランジスタＱ１，Ｑ２のエミッタ間には、ターンオン電流を制限するための抵抗Ｒ１２が挿入されている。抵抗Ｒ１２とトランジスタＱ２のエミッタとの接続ノードが入力抵抗Ｒ１３を介してスイッチング素子１のゲート端子Ｇに接続されている。
【０００５】
トランジスタＱ１，Ｑ２のベースは共通接続されており、フォトカプラー１０の出力はこの共通ベース端子を駆動する。フォトカプラー１０を用いているのは、ゲート制御回路（図示せず）と、ドライバ段２０及びスイッチング素子１を含む回路部との間を電気的に分離された状態で結合するためである。
【０００６】
スイッチング素子１のターンオン時、ドライバ段２０のトランジスタＱ２をオフ、トランジスタＱ１をオンにする。これにより、電源ＶＤＤからトランジスタＱ１，抵抗Ｒ１２，Ｒ１３を介してゲート電流が供給される。ゲート電圧がしきい値を超えると、スイッチング素子１はターンオンする。スイッチング素子１のターンオフ時には、ドライバ段２０のトランジスタＱ２をオン、トランジスタＱ１をオフにする。これにより、スイッチング素子１のゲート電荷が抵抗Ｒ１３を介しトランジスタＱ２を介して放電される。ゲート電圧がしきい値以下に下がることで、スイッチング素子１はターンオフする。
【０００７】
図９のスイッチング素子駆動回路は、スイッチング素子１をＶｃｅ＝０Ｖでターンオンさせる０Ｖスイッチング回路（ソフトスイッチング回路）を想定している。この場合には、ターンオン時は低速に駆動することができるため、抵抗Ｒ１２として例えば１５０Ω程度のものを用いて、ターンオン時のゲート電流の急峻な変化を抑えるようにしている。これにより、ターンオン時のゲート配線の寄生インダクタンスの影響が抑制され、ゲート電圧の発振が防止される。
【０００８】
【発明が解決しようとする課題】
しかし、図９の回路構成では、スイッチング素子１の高速ターンオフを実現しようとする場合のゲート電圧発振の問題が解決されていない。スイッチング素子１の高速ターンオフを行うためには、ゲート電圧を高速に放電することが必要であり、抵抗Ｒ１３には、１０Ω程度の小さいものを用いなければならない。そうすると、ターンオフ時に急峻なゲート放電電流が流れる。従って、ゲート配線の寄生インダクタンスが大きい場合には、ゲート電圧の発振によるスイッチングの誤動作を生じる。特に、スイッチング素子の大電力化により入力容量が大きくなると、問題は深刻になる。
【０００９】
この発明は、スイッチング素子の高速ターンオフを可能とした半導体装置を提供することを目的としている。
【００１０】
【課題を解決するための手段】
この発明に係る半導体装置は、ゲート端子により第１及び第２の電流端子間の導通，非導通が制御される絶縁ゲート型のスイッチング素子と、このスイッチング素子が搭載された、前記ゲート端子に接続されるべき外部制御端子、前記第１及び第２の電流端子がそれぞれ接続される第１及び第２の外部電流端子を有するパッケージと、このパッケージに搭載されて、前記スイッチング素子のターンオフ時にそのゲート電荷を前記第１及び第２の外部電流端子のいずれかに放電させるターンオフバッファと、を有することを特徴とする。
【００１１】
この発明によると、スイッチング素子のターンオフ時にゲート電荷を外部制御端子を介さず放電させるターンオフバッファをスイッチング素子と共にパッケージに搭載することによって、ゲート配線の寄生インダクタンスの影響を受けることなく、スイッチング素子の高速ターンオフが可能となる。
【００１２】
この発明において、ターンオフバッファは例えば、スイッチング素子のゲート端子と第１の電流端子間に介在し、制御端子が外部制御端子に接続されてスイッチング素子のターンオフ時にオンして前記ゲート端子の電荷を前記第１の電流端子に逃がす放電用トランジスタと、外部制御端子と前記ゲート端子の間に挿入されて、スイッチング素子のオン時に放電用トランジスタをオフに保ち、スイッチング素子のターンオフ時に放電用トランジスタに順バイアスを与えるためのバイアス素子とを備えて構成することができる。これにより、パッケージは３端子のまま、ターンオフバッファの搭載が可能になる。
【００１３】
この発明において、ターンオフ時の放電速度を抑えるためには、放電用トランジスタの電流経路に放電電流を制限する抵抗を挿入すればよい。
【００１４】
この発明において、スイッチング素子は、ｎチャネルＭＯＳトランジスタ、ｎチャネルＩＧＢＴのいずれか一方である。放電用トランジスタとしては、エミッタがゲート端子に、コレクタが第１の電流端子にそれぞれ接続されたｐｎｐトランジスタを用いることができる。或いはまた放電用トランジスタとして、ソースがゲート端子に、ドレインが第１の電流端子にそれぞれ接続されたｐチャネルＭＯＳトランジスタを用いることができる。
【００１５】
ターンオフバッファのバイアス素子としては、外部制御端子側をアノードとするダイオードを用いることができる。具体的にダイオードは、ベースとコレクタを共通接続したバイポーラトランジスタにより、或いはゲートとドレインを共通接続したＭＯＳトランジスタにより構成することができる。
【００１６】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図１は、この発明の実施の形態による半導体装置を、ゲート駆動回路と共に示す。電力用スイッチング素子１は、ｎチャネルＩＢＧＴ、ｎチャネルＭＯＳトランジスタのいずれでもよいが、ここではＩＧＢＴの例を示している。以下の実施の形態も同様である。
【００１７】
スイッチング素子１は、第１の電流端子であるエミッタ端子Ｅ、第２の電流端子であるコレクタ端子Ｃと、これらの端子間の導通，非導通を制御するためのＭＯＳゲート端子Ｇを有する。スイッチング素子１がＭＯＳトランジスタの場合には、エミッタ端子Ｅ，コレクタ端子Ｃにそれぞれ対応するのは、ソース端子，ドレイン端子である。
【００１８】
スイッチング素子１には、これと一体に形成された逆導通ダイオード２を有する。スイッチング素子１は、破線で示すパッケージ３に搭載されている。パッケージ３は、スイッチング素子１と同じ３端子であり、エミッタ端子Ｅ，コレクタ端子Ｃがそれぞれ接続される第１及び第１の外部電流端子４及び５と、ゲート端子Ｇが接続されるべき外部制御端子６を有する。
【００１９】
この実施の形態では、スイッチング素子１のターンオフ時に、ゲート電荷を高速に放電させるたのターンオフバッファ７がスイッチング素子１と共にパッケージ３に搭載されている。このターンオフバッファ７は、パッケージ３に上述した３つの外部端子４，５，６の他に格別の端子を設けることなく構成している点が重要である。
【００２０】
具体的に、図１の例では、ターンオフバッファ７は、ゲート端子Ｇの電荷放電用のｐｎｐトランジスタＴとダイオードＤｉにより構成されている。放電用トランジスタＴは、エミッタがゲート端子Ｇに接続され、コレクタがエミッタ端子Ｅ即ち第１の外部電流端子４に接続され、ベースが外部制御端子６に接続されている。ダイオードＤｉは、ターンオフ時に放電用トランジスタＴを順バイアスするためのバイアス素子であって、アノードが外部制御端子６に接続され、カソードがゲート端子Ｇに接続されて、外部端子６とゲート端子Ｇの間に挿入されている。
【００２１】
スイッチング素子１のゲート駆動回路として、フォトカプラー１０が用いられている。フォトカプラー１０は、制御信号により駆動されるＬＥＤ１１と、このＬＥＤ１１の出力光を受光するフォトダイオード１２を有する。フォトダイオード１２の出力電流は、電流−電圧変換回路１３で電圧に変換され、その出力電圧がドライブ回路１４に供給される。エミッタが共通接続された出力段のｎｐｎトランジスタ１５とｐｎｐトランジスタ１６は、それぞれターンオン時とターンオフ時にオンするようにドライブ回路１４により駆動される。トランジスタ１５のコレクタは電源ＶＤＤに接続され、トランジスタ１６のコレクタは、第１の外部電流端子４に接続される。
【００２２】
トランジスタ１５，１６の共通接続されたエミッタがフォトカプラー１０の出力端子であり、これが抵抗Ｒ１を介して外部制御端子６に接続される。抵抗Ｒ１は、ターンオン時にトランジスタ１５により供給されるゲート電流の立ち上がり速度を制限するためのものであり、これは図９における抵抗Ｒ１２に相当する。従って抵抗Ｒ１は例えば、１５０Ω程度のものが用いられる。この実施の形態の場合、図９に示した従来技術におけるようなドライバ段２０は必要がない。スイッチング素子１のターンオン時のゲート電流は抵抗Ｒ１により抑えられ、ターンオフ時はターンオフバッファ７によりゲート放電がなされるからである。
【００２３】
この実施の形態でのスイッチング素子１のスイッチング動作は、次のようになる。ターンオン時は、フォトカプラー１０の出力段トランジスタ１５，１６のうちトランジスタ１５がオンする。これにより、電源ＶＤＤからトランジスタ１５、抵抗Ｒ１、外部制御端子６、ダイオードＤｉの経路を通ってゲート端子Ｇにゲート電流が供給される。そして、ゲート電圧がしきい値を超えると、スイッチング素子１はターンオンする。
【００２４】
スイッチング素子１がオンの間、放電用トランジスタＴは、ダイオードＤｉによりベースがエミッタより高電位を保ち、オフを保つ。この実施の形態の場合、スイッチング素子１は、０Ｖスイッチングを想定している。そのため抵抗Ｒ１によって、ターンオン時のゲート電流の立ち上がり速度を制限し、外部制御端子６に付随するインダクタンスの影響によるゲート電圧発振を抑制している。
【００２５】
スイッチング素子１のターンオフ時は、フォトカプラー１０の出力段トランジスタ１５，１６のうちトランジスタ１６がオンする。これにより、外部制御端子６が低レベルになってダイオードＤｉが逆バイアス状態となる。このダイオードＤｉのアノード・カソード間電圧により放電用トランジスタＴが順バイアスされてオンして、ゲート端子Ｇの正電荷は放電用トランジスタＴを介して第１の電流端子４に放電される。即ち、ターンオフ時のゲート電流は、抵抗Ｒ１を介することなく、放電用トランジスタＴを通して第１の電流端子４に流すので、高速の放電による高速ターンオフができる。
【００２６】
しかも、トランジスタＴは、スイッチング素子１と同じパッケージ３内に収納されており、トランジスタＴのエミッタとスイッチング素子１のゲート端子Ｇの間はごく短い配線で接続できるから、ターンオフ時、外部制御端子６に付随する寄生インダクタンスの影響は大きく低減される。この結果、高速のゲート放電を行ってもゲート電圧が発振する事態は防止される。
【００２７】
またこの実施の形態によると、入力容量の大きなスイッチング素子であっても、高速のターンオフが可能であるから、ターンオフ損失を抑えて、スイッチング素子の大電力化が可能になる。更に、ゲート配線の寄生インダクタンスの影響を考慮する必要がないため、ゲート配線の自由度が向上する。この実施の形態では、ターンオフバッファをスイッチング素子と共にパッケージしているが、ターンオフバッファは、格別の外部端子を必要としない構成を採用しており、パッケージは従来と同様に３端子のままである。即ち既存の３端子パッケージをそのまま用いることができ、既存のスイッチング素子との互換性がよい。
【００２８】
図２〜図８は、別の実施の形態による半導体装置を、パッケージ内部構成についてのみ示している。図１と対応する部分には同じ符号を付して詳細な説明は省くが、これらの実施の形態によっても先の実施の形態と同様の効果を得ることが可能である。
【００２９】
図２は、ターンオフバッファ７の放電用トランジスタＴの電流経路（具体的にはエミッタ）に抵抗Ｒ２を挿入した例である。ターンオフ速度を少し抑えるためには、この様に放電経路に抵抗Ｒ２を挿入すればよい。スイッチング素子１を高速にスイッチングした場合に、周囲の回路等に対して電磁誘導の輻射ノイズが問題になることがある。このために、ターンオフ速度を調整する必要がある場合には、図２のような構成が有効となる。
【００３０】
図３は、スイッチング素子１のターンオフ時に、トランジスタＴをオンさせるためのバイアス素子として、ダイオードＤｉに代わって抵抗Ｒ３を用いた例である。これによっても、抵抗Ｒ３の値を適当に選択すれば、ターンオフ時、この抵抗Ｒ３の両端電圧でトランジスタＴをオンさせることができる。このとき、スイッチング素子１のゲート電荷の放電経路は、トランジスタＴを介して放電する経路の他、抵抗Ｒ３、外部制御端子Ｒ６を介し、更に図１に示すトランジスタ１６を介して放電する経路もあることになる。しかし、トランジスタＴにより大きな放電電流を流すようにすれば、ゲート配線のインダクタンスの影響は抑えられる。
【００３１】
図４は、ダイオードＤｉの等価素子として、ベースとコレクタを共通接続したｎｐｎトランジスタを用いた例である。
図５は、放電用トランジスタとして、ｐｎｐトランジスタＴに代わって、ｐチャネルＭＯＳトランジスタＱを用いた例である。ＭＯＳトランジスタＱは、ソースがスイッチング素子１のゲートＧに、ゲートが外部制御端子６に、ドレインが第１の電流端子４にそれぞれ接続される。これにより、ｐｎｐトランジスタＴの場合と同様にスイッチング素子１のターンオフ時にオンして、ゲート電荷を放電することができる。
【００３２】
図６は、図５の構成に対して、ターンオフ速度を調整するために、図２と同様にＭＯＳトランジスタＱのソースに抵抗Ｒ２を挿入した例である。
図７は、図６の構成に対して、ダイオードＤｉに代わって抵抗Ｒ３を用いた例である。
図８は、同じく図６の構成に対して、ダイオードＤｉの等価素子として、ゲートとドレインを共通接続したｎチャネルＭＯＳトランジスタを用いた例である。
【００３３】
【発明の効果】
以上述べたようにこの発明によれば、スイッチング素子の高速ターンオフを可能とした半導体装置を提供することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態による半導体装置の構成を示す図である。
【図２】他の実施の形態による半導体装置の構成を示す図である。
【図３】他の実施の形態による半導体装置の構成を示す図である。
【図４】他の実施の形態による半導体装置の構成を示す図である。
【図５】他の実施の形態による半導体装置の構成を示す図である。
【図６】他の実施の形態による半導体装置の構成を示す図である。
【図７】他の実施の形態による半導体装置の構成を示す図である。
【図８】他の実施の形態による半導体装置の構成を示す図である。
【図９】従来の半導体装置の構成を示す図である。
【符号の説明】
１…スイッチング素子（ＩＧＢＴ，ＭＯＳトランジスタ）、２…逆導通ダイオード、３…パッケージ、４…第１の外部電流端子、５…第２の外部電流端子、６…外部制御端子、７…ターンオフバッファ、Ｔ…放電用トランジスタ（ｐｎｐトランジスタ）、Ｄｉ…ダイオード（バイアス素子）、Ｒ２，Ｒ３…抵抗、Ｑ…放電用トランジスタ（ｐチャネルＭＯＳトランジスタ）。
【発明の属する技術分野】
この発明は、半導体装置に係り、特に絶縁ゲート型の電力用スイッチング素子に関する。
【０００２】
【従来の技術】
絶縁ゲート型（ＭＯＳ型）の電力用スイッチング素子として、絶縁ゲート型バイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ， 以下ＩＧＢＴという）やＭＯＳトランジスタが知られている。これらのスイッチング素子では、大電力化のためにはチップサイズを大きくすることが必要であるが、それに伴って入力容量（ゲート容量）が増大する。入力容量の大きいスイッチング素子を高速に駆動するためには、ゲート抵抗をできるだけ小さくして、スイッチング時に大きなゲート電流が流れるようにすることが必要である。一方、急峻なゲート電流が流れると、ゲート配線の寄生インダクタンスとゲート容量により、ゲート電圧が発振し易くなり、この発振はスイッチングの誤動作の原因となる。
【０００３】
図９は、従来のＭＯＳ型電力用スイッチング素子のゲート駆動回路部の構成例を示している。スイッチング素子１は、逆導通ダイオード２が一体に形成されたＩＧＢＴである。逆導通ダイオード２は、コレクタ・エミッタ間にある値を超える逆バイアス電圧が印加された時に導通して、スイッチング素子１の破壊を防止する働きをする。スイッチング素子１は、破線で示すパッケージ３に搭載され、ゲート端子Ｇ，コレクタ端子Ｃ及びエミッタ端子Ｅの３つの外部端子を有する。
【０００４】
このスイッチング素子１のゲート駆動回路は、フォトカプラー１０とこれにより駆動されるドライバ段２０を有する。ドライバ段２０は、ターンオン時にゲート電流を供給するｎｐｎトランジスタＱ１と、ターンオフ時にゲート電荷を放電させるためのｐｎｐトランジスタＱ２とを有する。トランジスタＱ１，Ｑ２のエミッタ間には、ターンオン電流を制限するための抵抗Ｒ１２が挿入されている。抵抗Ｒ１２とトランジスタＱ２のエミッタとの接続ノードが入力抵抗Ｒ１３を介してスイッチング素子１のゲート端子Ｇに接続されている。
【０００５】
トランジスタＱ１，Ｑ２のベースは共通接続されており、フォトカプラー１０の出力はこの共通ベース端子を駆動する。フォトカプラー１０を用いているのは、ゲート制御回路（図示せず）と、ドライバ段２０及びスイッチング素子１を含む回路部との間を電気的に分離された状態で結合するためである。
【０００６】
スイッチング素子１のターンオン時、ドライバ段２０のトランジスタＱ２をオフ、トランジスタＱ１をオンにする。これにより、電源ＶＤＤからトランジスタＱ１，抵抗Ｒ１２，Ｒ１３を介してゲート電流が供給される。ゲート電圧がしきい値を超えると、スイッチング素子１はターンオンする。スイッチング素子１のターンオフ時には、ドライバ段２０のトランジスタＱ２をオン、トランジスタＱ１をオフにする。これにより、スイッチング素子１のゲート電荷が抵抗Ｒ１３を介しトランジスタＱ２を介して放電される。ゲート電圧がしきい値以下に下がることで、スイッチング素子１はターンオフする。
【０００７】
図９のスイッチング素子駆動回路は、スイッチング素子１をＶｃｅ＝０Ｖでターンオンさせる０Ｖスイッチング回路（ソフトスイッチング回路）を想定している。この場合には、ターンオン時は低速に駆動することができるため、抵抗Ｒ１２として例えば１５０Ω程度のものを用いて、ターンオン時のゲート電流の急峻な変化を抑えるようにしている。これにより、ターンオン時のゲート配線の寄生インダクタンスの影響が抑制され、ゲート電圧の発振が防止される。
【０００８】
【発明が解決しようとする課題】
しかし、図９の回路構成では、スイッチング素子１の高速ターンオフを実現しようとする場合のゲート電圧発振の問題が解決されていない。スイッチング素子１の高速ターンオフを行うためには、ゲート電圧を高速に放電することが必要であり、抵抗Ｒ１３には、１０Ω程度の小さいものを用いなければならない。そうすると、ターンオフ時に急峻なゲート放電電流が流れる。従って、ゲート配線の寄生インダクタンスが大きい場合には、ゲート電圧の発振によるスイッチングの誤動作を生じる。特に、スイッチング素子の大電力化により入力容量が大きくなると、問題は深刻になる。
【０００９】
この発明は、スイッチング素子の高速ターンオフを可能とした半導体装置を提供することを目的としている。
【００１０】
【課題を解決するための手段】
この発明に係る半導体装置は、ゲート端子により第１及び第２の電流端子間の導通，非導通が制御される絶縁ゲート型のスイッチング素子と、このスイッチング素子が搭載された、前記ゲート端子に接続されるべき外部制御端子、前記第１及び第２の電流端子がそれぞれ接続される第１及び第２の外部電流端子を有するパッケージと、このパッケージに搭載されて、前記スイッチング素子のターンオフ時にそのゲート電荷を前記第１及び第２の外部電流端子のいずれかに放電させるターンオフバッファと、を有することを特徴とする。
【００１１】
この発明によると、スイッチング素子のターンオフ時にゲート電荷を外部制御端子を介さず放電させるターンオフバッファをスイッチング素子と共にパッケージに搭載することによって、ゲート配線の寄生インダクタンスの影響を受けることなく、スイッチング素子の高速ターンオフが可能となる。
【００１２】
この発明において、ターンオフバッファは例えば、スイッチング素子のゲート端子と第１の電流端子間に介在し、制御端子が外部制御端子に接続されてスイッチング素子のターンオフ時にオンして前記ゲート端子の電荷を前記第１の電流端子に逃がす放電用トランジスタと、外部制御端子と前記ゲート端子の間に挿入されて、スイッチング素子のオン時に放電用トランジスタをオフに保ち、スイッチング素子のターンオフ時に放電用トランジスタに順バイアスを与えるためのバイアス素子とを備えて構成することができる。これにより、パッケージは３端子のまま、ターンオフバッファの搭載が可能になる。
【００１３】
この発明において、ターンオフ時の放電速度を抑えるためには、放電用トランジスタの電流経路に放電電流を制限する抵抗を挿入すればよい。
【００１４】
この発明において、スイッチング素子は、ｎチャネルＭＯＳトランジスタ、ｎチャネルＩＧＢＴのいずれか一方である。放電用トランジスタとしては、エミッタがゲート端子に、コレクタが第１の電流端子にそれぞれ接続されたｐｎｐトランジスタを用いることができる。或いはまた放電用トランジスタとして、ソースがゲート端子に、ドレインが第１の電流端子にそれぞれ接続されたｐチャネルＭＯＳトランジスタを用いることができる。
【００１５】
ターンオフバッファのバイアス素子としては、外部制御端子側をアノードとするダイオードを用いることができる。具体的にダイオードは、ベースとコレクタを共通接続したバイポーラトランジスタにより、或いはゲートとドレインを共通接続したＭＯＳトランジスタにより構成することができる。
【００１６】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図１は、この発明の実施の形態による半導体装置を、ゲート駆動回路と共に示す。電力用スイッチング素子１は、ｎチャネルＩＢＧＴ、ｎチャネルＭＯＳトランジスタのいずれでもよいが、ここではＩＧＢＴの例を示している。以下の実施の形態も同様である。
【００１７】
スイッチング素子１は、第１の電流端子であるエミッタ端子Ｅ、第２の電流端子であるコレクタ端子Ｃと、これらの端子間の導通，非導通を制御するためのＭＯＳゲート端子Ｇを有する。スイッチング素子１がＭＯＳトランジスタの場合には、エミッタ端子Ｅ，コレクタ端子Ｃにそれぞれ対応するのは、ソース端子，ドレイン端子である。
【００１８】
スイッチング素子１には、これと一体に形成された逆導通ダイオード２を有する。スイッチング素子１は、破線で示すパッケージ３に搭載されている。パッケージ３は、スイッチング素子１と同じ３端子であり、エミッタ端子Ｅ，コレクタ端子Ｃがそれぞれ接続される第１及び第１の外部電流端子４及び５と、ゲート端子Ｇが接続されるべき外部制御端子６を有する。
【００１９】
この実施の形態では、スイッチング素子１のターンオフ時に、ゲート電荷を高速に放電させるたのターンオフバッファ７がスイッチング素子１と共にパッケージ３に搭載されている。このターンオフバッファ７は、パッケージ３に上述した３つの外部端子４，５，６の他に格別の端子を設けることなく構成している点が重要である。
【００２０】
具体的に、図１の例では、ターンオフバッファ７は、ゲート端子Ｇの電荷放電用のｐｎｐトランジスタＴとダイオードＤｉにより構成されている。放電用トランジスタＴは、エミッタがゲート端子Ｇに接続され、コレクタがエミッタ端子Ｅ即ち第１の外部電流端子４に接続され、ベースが外部制御端子６に接続されている。ダイオードＤｉは、ターンオフ時に放電用トランジスタＴを順バイアスするためのバイアス素子であって、アノードが外部制御端子６に接続され、カソードがゲート端子Ｇに接続されて、外部端子６とゲート端子Ｇの間に挿入されている。
【００２１】
スイッチング素子１のゲート駆動回路として、フォトカプラー１０が用いられている。フォトカプラー１０は、制御信号により駆動されるＬＥＤ１１と、このＬＥＤ１１の出力光を受光するフォトダイオード１２を有する。フォトダイオード１２の出力電流は、電流−電圧変換回路１３で電圧に変換され、その出力電圧がドライブ回路１４に供給される。エミッタが共通接続された出力段のｎｐｎトランジスタ１５とｐｎｐトランジスタ１６は、それぞれターンオン時とターンオフ時にオンするようにドライブ回路１４により駆動される。トランジスタ１５のコレクタは電源ＶＤＤに接続され、トランジスタ１６のコレクタは、第１の外部電流端子４に接続される。
【００２２】
トランジスタ１５，１６の共通接続されたエミッタがフォトカプラー１０の出力端子であり、これが抵抗Ｒ１を介して外部制御端子６に接続される。抵抗Ｒ１は、ターンオン時にトランジスタ１５により供給されるゲート電流の立ち上がり速度を制限するためのものであり、これは図９における抵抗Ｒ１２に相当する。従って抵抗Ｒ１は例えば、１５０Ω程度のものが用いられる。この実施の形態の場合、図９に示した従来技術におけるようなドライバ段２０は必要がない。スイッチング素子１のターンオン時のゲート電流は抵抗Ｒ１により抑えられ、ターンオフ時はターンオフバッファ７によりゲート放電がなされるからである。
【００２３】
この実施の形態でのスイッチング素子１のスイッチング動作は、次のようになる。ターンオン時は、フォトカプラー１０の出力段トランジスタ１５，１６のうちトランジスタ１５がオンする。これにより、電源ＶＤＤからトランジスタ１５、抵抗Ｒ１、外部制御端子６、ダイオードＤｉの経路を通ってゲート端子Ｇにゲート電流が供給される。そして、ゲート電圧がしきい値を超えると、スイッチング素子１はターンオンする。
【００２４】
スイッチング素子１がオンの間、放電用トランジスタＴは、ダイオードＤｉによりベースがエミッタより高電位を保ち、オフを保つ。この実施の形態の場合、スイッチング素子１は、０Ｖスイッチングを想定している。そのため抵抗Ｒ１によって、ターンオン時のゲート電流の立ち上がり速度を制限し、外部制御端子６に付随するインダクタンスの影響によるゲート電圧発振を抑制している。
【００２５】
スイッチング素子１のターンオフ時は、フォトカプラー１０の出力段トランジスタ１５，１６のうちトランジスタ１６がオンする。これにより、外部制御端子６が低レベルになってダイオードＤｉが逆バイアス状態となる。このダイオードＤｉのアノード・カソード間電圧により放電用トランジスタＴが順バイアスされてオンして、ゲート端子Ｇの正電荷は放電用トランジスタＴを介して第１の電流端子４に放電される。即ち、ターンオフ時のゲート電流は、抵抗Ｒ１を介することなく、放電用トランジスタＴを通して第１の電流端子４に流すので、高速の放電による高速ターンオフができる。
【００２６】
しかも、トランジスタＴは、スイッチング素子１と同じパッケージ３内に収納されており、トランジスタＴのエミッタとスイッチング素子１のゲート端子Ｇの間はごく短い配線で接続できるから、ターンオフ時、外部制御端子６に付随する寄生インダクタンスの影響は大きく低減される。この結果、高速のゲート放電を行ってもゲート電圧が発振する事態は防止される。
【００２７】
またこの実施の形態によると、入力容量の大きなスイッチング素子であっても、高速のターンオフが可能であるから、ターンオフ損失を抑えて、スイッチング素子の大電力化が可能になる。更に、ゲート配線の寄生インダクタンスの影響を考慮する必要がないため、ゲート配線の自由度が向上する。この実施の形態では、ターンオフバッファをスイッチング素子と共にパッケージしているが、ターンオフバッファは、格別の外部端子を必要としない構成を採用しており、パッケージは従来と同様に３端子のままである。即ち既存の３端子パッケージをそのまま用いることができ、既存のスイッチング素子との互換性がよい。
【００２８】
図２〜図８は、別の実施の形態による半導体装置を、パッケージ内部構成についてのみ示している。図１と対応する部分には同じ符号を付して詳細な説明は省くが、これらの実施の形態によっても先の実施の形態と同様の効果を得ることが可能である。
【００２９】
図２は、ターンオフバッファ７の放電用トランジスタＴの電流経路（具体的にはエミッタ）に抵抗Ｒ２を挿入した例である。ターンオフ速度を少し抑えるためには、この様に放電経路に抵抗Ｒ２を挿入すればよい。スイッチング素子１を高速にスイッチングした場合に、周囲の回路等に対して電磁誘導の輻射ノイズが問題になることがある。このために、ターンオフ速度を調整する必要がある場合には、図２のような構成が有効となる。
【００３０】
図３は、スイッチング素子１のターンオフ時に、トランジスタＴをオンさせるためのバイアス素子として、ダイオードＤｉに代わって抵抗Ｒ３を用いた例である。これによっても、抵抗Ｒ３の値を適当に選択すれば、ターンオフ時、この抵抗Ｒ３の両端電圧でトランジスタＴをオンさせることができる。このとき、スイッチング素子１のゲート電荷の放電経路は、トランジスタＴを介して放電する経路の他、抵抗Ｒ３、外部制御端子Ｒ６を介し、更に図１に示すトランジスタ１６を介して放電する経路もあることになる。しかし、トランジスタＴにより大きな放電電流を流すようにすれば、ゲート配線のインダクタンスの影響は抑えられる。
【００３１】
図４は、ダイオードＤｉの等価素子として、ベースとコレクタを共通接続したｎｐｎトランジスタを用いた例である。
図５は、放電用トランジスタとして、ｐｎｐトランジスタＴに代わって、ｐチャネルＭＯＳトランジスタＱを用いた例である。ＭＯＳトランジスタＱは、ソースがスイッチング素子１のゲートＧに、ゲートが外部制御端子６に、ドレインが第１の電流端子４にそれぞれ接続される。これにより、ｐｎｐトランジスタＴの場合と同様にスイッチング素子１のターンオフ時にオンして、ゲート電荷を放電することができる。
【００３２】
図６は、図５の構成に対して、ターンオフ速度を調整するために、図２と同様にＭＯＳトランジスタＱのソースに抵抗Ｒ２を挿入した例である。
図７は、図６の構成に対して、ダイオードＤｉに代わって抵抗Ｒ３を用いた例である。
図８は、同じく図６の構成に対して、ダイオードＤｉの等価素子として、ゲートとドレインを共通接続したｎチャネルＭＯＳトランジスタを用いた例である。
【００３３】
【発明の効果】
以上述べたようにこの発明によれば、スイッチング素子の高速ターンオフを可能とした半導体装置を提供することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態による半導体装置の構成を示す図である。
【図２】他の実施の形態による半導体装置の構成を示す図である。
【図３】他の実施の形態による半導体装置の構成を示す図である。
【図４】他の実施の形態による半導体装置の構成を示す図である。
【図５】他の実施の形態による半導体装置の構成を示す図である。
【図６】他の実施の形態による半導体装置の構成を示す図である。
【図７】他の実施の形態による半導体装置の構成を示す図である。
【図８】他の実施の形態による半導体装置の構成を示す図である。
【図９】従来の半導体装置の構成を示す図である。
【符号の説明】
１…スイッチング素子（ＩＧＢＴ，ＭＯＳトランジスタ）、２…逆導通ダイオード、３…パッケージ、４…第１の外部電流端子、５…第２の外部電流端子、６…外部制御端子、７…ターンオフバッファ、Ｔ…放電用トランジスタ（ｐｎｐトランジスタ）、Ｄｉ…ダイオード（バイアス素子）、Ｒ２，Ｒ３…抵抗、Ｑ…放電用トランジスタ（ｐチャネルＭＯＳトランジスタ）。
Claims (7)
- ゲート端子により第１及び第２の電流端子間の導通，非導通が制御される絶縁ゲート型のスイッチング素子と、
このスイッチング素子が搭載された、前記ゲート端子に接続されるべき外部制御端子、前記第１及び第２の電流端子がそれぞれ接続される第１及び第２の外部電流端子を有するパッケージと、
このパッケージに搭載されて、前記スイッチング素子のターンオフ時にそのゲート電荷を前記第１及び第２の外部電流端子のいずれかに放電させるターンオフバッファと、
を有することを特徴とする半導体装置。 - 前記ターンオフバッファは、
前記スイッチング素子の前記ゲート端子と前記第１の電流端子間に介在し、制御端子が前記外部制御端子に接続されて前記スイッチング素子のターンオフ時にオンして前記ゲート端子の電荷を前記第１の電流端子に逃がす放電用トランジスタと、
前記外部制御端子と前記ゲート端子の間に挿入されて、前記スイッチング素子のオン時に前記放電用トランジスタをオフに保ち、前記スイッチング素子のターンオフ時に前記放電用トランジスタに順バイアスを与えるためのバイアス素子と、
を有することを特徴とする請求項１記載の半導体装置。 - 前記放電用トランジスタの電流経路に放電電流を制限する抵抗が挿入されている
ことを特徴とする請求項２記載の半導体装置。 - 前記スイッチング素子は、ｎチャネルＭＯＳトランジスタ、ｎチャネルＩＧＢＴのいずれか一方であり、
前記放電用トランジスタは、エミッタが前記ゲート端子に、コレクタが前記第１の電流端子にそれぞれ接続されたｐｎｐトランジスタであり、
前記バイアス素子は、前記外部制御端子側をアノードとするダイオードであることを特徴とする請求項２記載の半導体装置。 - 前記スイッチング素子は、ｎチャネルＭＯＳトランジスタ、ｎチャネルＩＧＢＴのいずれか一方であり、
前記放電用トランジスタは、ソースが前記ゲート端子に、ドレインが前記第１の電流端子にそれぞれ接続されたｐチャネルＭＯＳトランジスタであり、
前記バイアス素子は、前記外部制御端子側をアノードとするダイオードであることを特徴とする請求項２記載の半導体装置。 - 前記ダイオードは、ベースとコレクタを共通接続したバイポーラトランジスタにより構成されている
ことを特徴とする請求項４又は５記載の半導体装置。 - 前記ダイオードは、ゲートとドレインを共通接続したＭＯＳトランジスタにより構成されている
ことを特徴とする請求項４又は５記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002245317A JP2004088886A (ja) | 2002-08-26 | 2002-08-26 | 半導体装置 |
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| JP2002245317A JP2004088886A (ja) | 2002-08-26 | 2002-08-26 | 半導体装置 |
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ID=32053540
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| JP2002245317A Pending JP2004088886A (ja) | 2002-08-26 | 2002-08-26 | 半導体装置 |
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| JP (1) | JP2004088886A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012111273A1 (ja) * | 2011-02-18 | 2012-08-23 | パナソニック株式会社 | パワーデバイス装置 |
| JP2015165768A (ja) * | 2015-05-21 | 2015-09-17 | 三菱電機株式会社 | 電力変換装置の駆動装置および電力変換装置の駆動方法 |
| US9806594B2 (en) | 2011-11-02 | 2017-10-31 | Mitsubishi Corporation | Drive device for power converter and driving method of power converter |
-
2002
- 2002-08-26 JP JP2002245317A patent/JP2004088886A/ja active Pending
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