JP2004088886A - 半導体装置 - Google Patents
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Abstract
【課題】ゲート配線の寄生インダクタンスの影響を受けることなく、スイッチング素子の高速ターンオフを可能とした半導体装置を提供する。
【解決手段】ゲート端子により第1及び第2の電流端子間の導通,非導通が制御される絶縁ゲート型のスイッチング素子は、パッケージに搭載される。パッケージは、ゲート端子に接続されるべき外部制御端子、第1及び第2の電流端子がそれぞれ接続される第1及び第2の外部電流端子を有する。このパッケージに、スイッチング素子のターンオフ時にそのゲート電荷を第1及び第2の外部電流端子のいずれかに放電させるターンオフバッファが搭載される。
【選択図】 図1
【解決手段】ゲート端子により第1及び第2の電流端子間の導通,非導通が制御される絶縁ゲート型のスイッチング素子は、パッケージに搭載される。パッケージは、ゲート端子に接続されるべき外部制御端子、第1及び第2の電流端子がそれぞれ接続される第1及び第2の外部電流端子を有する。このパッケージに、スイッチング素子のターンオフ時にそのゲート電荷を第1及び第2の外部電流端子のいずれかに放電させるターンオフバッファが搭載される。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
この発明は、半導体装置に係り、特に絶縁ゲート型の電力用スイッチング素子に関する。
【0002】
【従来の技術】
絶縁ゲート型(MOS型)の電力用スイッチング素子として、絶縁ゲート型バイポーラトランジスタ(Insulated Gate Bipolar Transistor, 以下IGBTという)やMOSトランジスタが知られている。これらのスイッチング素子では、大電力化のためにはチップサイズを大きくすることが必要であるが、それに伴って入力容量(ゲート容量)が増大する。入力容量の大きいスイッチング素子を高速に駆動するためには、ゲート抵抗をできるだけ小さくして、スイッチング時に大きなゲート電流が流れるようにすることが必要である。一方、急峻なゲート電流が流れると、ゲート配線の寄生インダクタンスとゲート容量により、ゲート電圧が発振し易くなり、この発振はスイッチングの誤動作の原因となる。
【0003】
図9は、従来のMOS型電力用スイッチング素子のゲート駆動回路部の構成例を示している。スイッチング素子1は、逆導通ダイオード2が一体に形成されたIGBTである。逆導通ダイオード2は、コレクタ・エミッタ間にある値を超える逆バイアス電圧が印加された時に導通して、スイッチング素子1の破壊を防止する働きをする。スイッチング素子1は、破線で示すパッケージ3に搭載され、ゲート端子G,コレクタ端子C及びエミッタ端子Eの3つの外部端子を有する。
【0004】
このスイッチング素子1のゲート駆動回路は、フォトカプラー10とこれにより駆動されるドライバ段20を有する。ドライバ段20は、ターンオン時にゲート電流を供給するnpnトランジスタQ1と、ターンオフ時にゲート電荷を放電させるためのpnpトランジスタQ2とを有する。トランジスタQ1,Q2のエミッタ間には、ターンオン電流を制限するための抵抗R12が挿入されている。抵抗R12とトランジスタQ2のエミッタとの接続ノードが入力抵抗R13を介してスイッチング素子1のゲート端子Gに接続されている。
【0005】
トランジスタQ1,Q2のベースは共通接続されており、フォトカプラー10の出力はこの共通ベース端子を駆動する。フォトカプラー10を用いているのは、ゲート制御回路(図示せず)と、ドライバ段20及びスイッチング素子1を含む回路部との間を電気的に分離された状態で結合するためである。
【0006】
スイッチング素子1のターンオン時、ドライバ段20のトランジスタQ2をオフ、トランジスタQ1をオンにする。これにより、電源VDDからトランジスタQ1,抵抗R12,R13を介してゲート電流が供給される。ゲート電圧がしきい値を超えると、スイッチング素子1はターンオンする。スイッチング素子1のターンオフ時には、ドライバ段20のトランジスタQ2をオン、トランジスタQ1をオフにする。これにより、スイッチング素子1のゲート電荷が抵抗R13を介しトランジスタQ2を介して放電される。ゲート電圧がしきい値以下に下がることで、スイッチング素子1はターンオフする。
【0007】
図9のスイッチング素子駆動回路は、スイッチング素子1をVce=0Vでターンオンさせる0Vスイッチング回路(ソフトスイッチング回路)を想定している。この場合には、ターンオン時は低速に駆動することができるため、抵抗R12として例えば150Ω程度のものを用いて、ターンオン時のゲート電流の急峻な変化を抑えるようにしている。これにより、ターンオン時のゲート配線の寄生インダクタンスの影響が抑制され、ゲート電圧の発振が防止される。
【0008】
【発明が解決しようとする課題】
しかし、図9の回路構成では、スイッチング素子1の高速ターンオフを実現しようとする場合のゲート電圧発振の問題が解決されていない。スイッチング素子1の高速ターンオフを行うためには、ゲート電圧を高速に放電することが必要であり、抵抗R13には、10Ω程度の小さいものを用いなければならない。そうすると、ターンオフ時に急峻なゲート放電電流が流れる。従って、ゲート配線の寄生インダクタンスが大きい場合には、ゲート電圧の発振によるスイッチングの誤動作を生じる。特に、スイッチング素子の大電力化により入力容量が大きくなると、問題は深刻になる。
【0009】
この発明は、スイッチング素子の高速ターンオフを可能とした半導体装置を提供することを目的としている。
【0010】
【課題を解決するための手段】
この発明に係る半導体装置は、ゲート端子により第1及び第2の電流端子間の導通,非導通が制御される絶縁ゲート型のスイッチング素子と、このスイッチング素子が搭載された、前記ゲート端子に接続されるべき外部制御端子、前記第1及び第2の電流端子がそれぞれ接続される第1及び第2の外部電流端子を有するパッケージと、このパッケージに搭載されて、前記スイッチング素子のターンオフ時にそのゲート電荷を前記第1及び第2の外部電流端子のいずれかに放電させるターンオフバッファと、を有することを特徴とする。
【0011】
この発明によると、スイッチング素子のターンオフ時にゲート電荷を外部制御端子を介さず放電させるターンオフバッファをスイッチング素子と共にパッケージに搭載することによって、ゲート配線の寄生インダクタンスの影響を受けることなく、スイッチング素子の高速ターンオフが可能となる。
【0012】
この発明において、ターンオフバッファは例えば、スイッチング素子のゲート端子と第1の電流端子間に介在し、制御端子が外部制御端子に接続されてスイッチング素子のターンオフ時にオンして前記ゲート端子の電荷を前記第1の電流端子に逃がす放電用トランジスタと、外部制御端子と前記ゲート端子の間に挿入されて、スイッチング素子のオン時に放電用トランジスタをオフに保ち、スイッチング素子のターンオフ時に放電用トランジスタに順バイアスを与えるためのバイアス素子とを備えて構成することができる。これにより、パッケージは3端子のまま、ターンオフバッファの搭載が可能になる。
【0013】
この発明において、ターンオフ時の放電速度を抑えるためには、放電用トランジスタの電流経路に放電電流を制限する抵抗を挿入すればよい。
【0014】
この発明において、スイッチング素子は、nチャネルMOSトランジスタ、nチャネルIGBTのいずれか一方である。放電用トランジスタとしては、エミッタがゲート端子に、コレクタが第1の電流端子にそれぞれ接続されたpnpトランジスタを用いることができる。或いはまた放電用トランジスタとして、ソースがゲート端子に、ドレインが第1の電流端子にそれぞれ接続されたpチャネルMOSトランジスタを用いることができる。
【0015】
ターンオフバッファのバイアス素子としては、外部制御端子側をアノードとするダイオードを用いることができる。具体的にダイオードは、ベースとコレクタを共通接続したバイポーラトランジスタにより、或いはゲートとドレインを共通接続したMOSトランジスタにより構成することができる。
【0016】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図1は、この発明の実施の形態による半導体装置を、ゲート駆動回路と共に示す。電力用スイッチング素子1は、nチャネルIBGT、nチャネルMOSトランジスタのいずれでもよいが、ここではIGBTの例を示している。以下の実施の形態も同様である。
【0017】
スイッチング素子1は、第1の電流端子であるエミッタ端子E、第2の電流端子であるコレクタ端子Cと、これらの端子間の導通,非導通を制御するためのMOSゲート端子Gを有する。スイッチング素子1がMOSトランジスタの場合には、エミッタ端子E,コレクタ端子Cにそれぞれ対応するのは、ソース端子,ドレイン端子である。
【0018】
スイッチング素子1には、これと一体に形成された逆導通ダイオード2を有する。スイッチング素子1は、破線で示すパッケージ3に搭載されている。パッケージ3は、スイッチング素子1と同じ3端子であり、エミッタ端子E,コレクタ端子Cがそれぞれ接続される第1及び第1の外部電流端子4及び5と、ゲート端子Gが接続されるべき外部制御端子6を有する。
【0019】
この実施の形態では、スイッチング素子1のターンオフ時に、ゲート電荷を高速に放電させるたのターンオフバッファ7がスイッチング素子1と共にパッケージ3に搭載されている。このターンオフバッファ7は、パッケージ3に上述した3つの外部端子4,5,6の他に格別の端子を設けることなく構成している点が重要である。
【0020】
具体的に、図1の例では、ターンオフバッファ7は、ゲート端子Gの電荷放電用のpnpトランジスタTとダイオードDiにより構成されている。放電用トランジスタTは、エミッタがゲート端子Gに接続され、コレクタがエミッタ端子E即ち第1の外部電流端子4に接続され、ベースが外部制御端子6に接続されている。ダイオードDiは、ターンオフ時に放電用トランジスタTを順バイアスするためのバイアス素子であって、アノードが外部制御端子6に接続され、カソードがゲート端子Gに接続されて、外部端子6とゲート端子Gの間に挿入されている。
【0021】
スイッチング素子1のゲート駆動回路として、フォトカプラー10が用いられている。フォトカプラー10は、制御信号により駆動されるLED11と、このLED11の出力光を受光するフォトダイオード12を有する。フォトダイオード12の出力電流は、電流−電圧変換回路13で電圧に変換され、その出力電圧がドライブ回路14に供給される。エミッタが共通接続された出力段のnpnトランジスタ15とpnpトランジスタ16は、それぞれターンオン時とターンオフ時にオンするようにドライブ回路14により駆動される。トランジスタ15のコレクタは電源VDDに接続され、トランジスタ16のコレクタは、第1の外部電流端子4に接続される。
【0022】
トランジスタ15,16の共通接続されたエミッタがフォトカプラー10の出力端子であり、これが抵抗R1を介して外部制御端子6に接続される。抵抗R1は、ターンオン時にトランジスタ15により供給されるゲート電流の立ち上がり速度を制限するためのものであり、これは図9における抵抗R12に相当する。従って抵抗R1は例えば、150Ω程度のものが用いられる。この実施の形態の場合、図9に示した従来技術におけるようなドライバ段20は必要がない。スイッチング素子1のターンオン時のゲート電流は抵抗R1により抑えられ、ターンオフ時はターンオフバッファ7によりゲート放電がなされるからである。
【0023】
この実施の形態でのスイッチング素子1のスイッチング動作は、次のようになる。ターンオン時は、フォトカプラー10の出力段トランジスタ15,16のうちトランジスタ15がオンする。これにより、電源VDDからトランジスタ15、抵抗R1、外部制御端子6、ダイオードDiの経路を通ってゲート端子Gにゲート電流が供給される。そして、ゲート電圧がしきい値を超えると、スイッチング素子1はターンオンする。
【0024】
スイッチング素子1がオンの間、放電用トランジスタTは、ダイオードDiによりベースがエミッタより高電位を保ち、オフを保つ。この実施の形態の場合、スイッチング素子1は、0Vスイッチングを想定している。そのため抵抗R1によって、ターンオン時のゲート電流の立ち上がり速度を制限し、外部制御端子6に付随するインダクタンスの影響によるゲート電圧発振を抑制している。
【0025】
スイッチング素子1のターンオフ時は、フォトカプラー10の出力段トランジスタ15,16のうちトランジスタ16がオンする。これにより、外部制御端子6が低レベルになってダイオードDiが逆バイアス状態となる。このダイオードDiのアノード・カソード間電圧により放電用トランジスタTが順バイアスされてオンして、ゲート端子Gの正電荷は放電用トランジスタTを介して第1の電流端子4に放電される。即ち、ターンオフ時のゲート電流は、抵抗R1を介することなく、放電用トランジスタTを通して第1の電流端子4に流すので、高速の放電による高速ターンオフができる。
【0026】
しかも、トランジスタTは、スイッチング素子1と同じパッケージ3内に収納されており、トランジスタTのエミッタとスイッチング素子1のゲート端子Gの間はごく短い配線で接続できるから、ターンオフ時、外部制御端子6に付随する寄生インダクタンスの影響は大きく低減される。この結果、高速のゲート放電を行ってもゲート電圧が発振する事態は防止される。
【0027】
またこの実施の形態によると、入力容量の大きなスイッチング素子であっても、高速のターンオフが可能であるから、ターンオフ損失を抑えて、スイッチング素子の大電力化が可能になる。更に、ゲート配線の寄生インダクタンスの影響を考慮する必要がないため、ゲート配線の自由度が向上する。この実施の形態では、ターンオフバッファをスイッチング素子と共にパッケージしているが、ターンオフバッファは、格別の外部端子を必要としない構成を採用しており、パッケージは従来と同様に3端子のままである。即ち既存の3端子パッケージをそのまま用いることができ、既存のスイッチング素子との互換性がよい。
【0028】
図2〜図8は、別の実施の形態による半導体装置を、パッケージ内部構成についてのみ示している。図1と対応する部分には同じ符号を付して詳細な説明は省くが、これらの実施の形態によっても先の実施の形態と同様の効果を得ることが可能である。
【0029】
図2は、ターンオフバッファ7の放電用トランジスタTの電流経路(具体的にはエミッタ)に抵抗R2を挿入した例である。ターンオフ速度を少し抑えるためには、この様に放電経路に抵抗R2を挿入すればよい。スイッチング素子1を高速にスイッチングした場合に、周囲の回路等に対して電磁誘導の輻射ノイズが問題になることがある。このために、ターンオフ速度を調整する必要がある場合には、図2のような構成が有効となる。
【0030】
図3は、スイッチング素子1のターンオフ時に、トランジスタTをオンさせるためのバイアス素子として、ダイオードDiに代わって抵抗R3を用いた例である。これによっても、抵抗R3の値を適当に選択すれば、ターンオフ時、この抵抗R3の両端電圧でトランジスタTをオンさせることができる。このとき、スイッチング素子1のゲート電荷の放電経路は、トランジスタTを介して放電する経路の他、抵抗R3、外部制御端子R6を介し、更に図1に示すトランジスタ16を介して放電する経路もあることになる。しかし、トランジスタTにより大きな放電電流を流すようにすれば、ゲート配線のインダクタンスの影響は抑えられる。
【0031】
図4は、ダイオードDiの等価素子として、ベースとコレクタを共通接続したnpnトランジスタを用いた例である。
図5は、放電用トランジスタとして、pnpトランジスタTに代わって、pチャネルMOSトランジスタQを用いた例である。MOSトランジスタQは、ソースがスイッチング素子1のゲートGに、ゲートが外部制御端子6に、ドレインが第1の電流端子4にそれぞれ接続される。これにより、pnpトランジスタTの場合と同様にスイッチング素子1のターンオフ時にオンして、ゲート電荷を放電することができる。
【0032】
図6は、図5の構成に対して、ターンオフ速度を調整するために、図2と同様にMOSトランジスタQのソースに抵抗R2を挿入した例である。
図7は、図6の構成に対して、ダイオードDiに代わって抵抗R3を用いた例である。
図8は、同じく図6の構成に対して、ダイオードDiの等価素子として、ゲートとドレインを共通接続したnチャネルMOSトランジスタを用いた例である。
【0033】
【発明の効果】
以上述べたようにこの発明によれば、スイッチング素子の高速ターンオフを可能とした半導体装置を提供することができる。
【図面の簡単な説明】
【図1】この発明の実施の形態による半導体装置の構成を示す図である。
【図2】他の実施の形態による半導体装置の構成を示す図である。
【図3】他の実施の形態による半導体装置の構成を示す図である。
【図4】他の実施の形態による半導体装置の構成を示す図である。
【図5】他の実施の形態による半導体装置の構成を示す図である。
【図6】他の実施の形態による半導体装置の構成を示す図である。
【図7】他の実施の形態による半導体装置の構成を示す図である。
【図8】他の実施の形態による半導体装置の構成を示す図である。
【図9】従来の半導体装置の構成を示す図である。
【符号の説明】
1…スイッチング素子(IGBT,MOSトランジスタ)、2…逆導通ダイオード、3…パッケージ、4…第1の外部電流端子、5…第2の外部電流端子、6…外部制御端子、7…ターンオフバッファ、T…放電用トランジスタ(pnpトランジスタ)、Di…ダイオード(バイアス素子)、R2,R3…抵抗、Q…放電用トランジスタ(pチャネルMOSトランジスタ)。
【発明の属する技術分野】
この発明は、半導体装置に係り、特に絶縁ゲート型の電力用スイッチング素子に関する。
【0002】
【従来の技術】
絶縁ゲート型(MOS型)の電力用スイッチング素子として、絶縁ゲート型バイポーラトランジスタ(Insulated Gate Bipolar Transistor, 以下IGBTという)やMOSトランジスタが知られている。これらのスイッチング素子では、大電力化のためにはチップサイズを大きくすることが必要であるが、それに伴って入力容量(ゲート容量)が増大する。入力容量の大きいスイッチング素子を高速に駆動するためには、ゲート抵抗をできるだけ小さくして、スイッチング時に大きなゲート電流が流れるようにすることが必要である。一方、急峻なゲート電流が流れると、ゲート配線の寄生インダクタンスとゲート容量により、ゲート電圧が発振し易くなり、この発振はスイッチングの誤動作の原因となる。
【0003】
図9は、従来のMOS型電力用スイッチング素子のゲート駆動回路部の構成例を示している。スイッチング素子1は、逆導通ダイオード2が一体に形成されたIGBTである。逆導通ダイオード2は、コレクタ・エミッタ間にある値を超える逆バイアス電圧が印加された時に導通して、スイッチング素子1の破壊を防止する働きをする。スイッチング素子1は、破線で示すパッケージ3に搭載され、ゲート端子G,コレクタ端子C及びエミッタ端子Eの3つの外部端子を有する。
【0004】
このスイッチング素子1のゲート駆動回路は、フォトカプラー10とこれにより駆動されるドライバ段20を有する。ドライバ段20は、ターンオン時にゲート電流を供給するnpnトランジスタQ1と、ターンオフ時にゲート電荷を放電させるためのpnpトランジスタQ2とを有する。トランジスタQ1,Q2のエミッタ間には、ターンオン電流を制限するための抵抗R12が挿入されている。抵抗R12とトランジスタQ2のエミッタとの接続ノードが入力抵抗R13を介してスイッチング素子1のゲート端子Gに接続されている。
【0005】
トランジスタQ1,Q2のベースは共通接続されており、フォトカプラー10の出力はこの共通ベース端子を駆動する。フォトカプラー10を用いているのは、ゲート制御回路(図示せず)と、ドライバ段20及びスイッチング素子1を含む回路部との間を電気的に分離された状態で結合するためである。
【0006】
スイッチング素子1のターンオン時、ドライバ段20のトランジスタQ2をオフ、トランジスタQ1をオンにする。これにより、電源VDDからトランジスタQ1,抵抗R12,R13を介してゲート電流が供給される。ゲート電圧がしきい値を超えると、スイッチング素子1はターンオンする。スイッチング素子1のターンオフ時には、ドライバ段20のトランジスタQ2をオン、トランジスタQ1をオフにする。これにより、スイッチング素子1のゲート電荷が抵抗R13を介しトランジスタQ2を介して放電される。ゲート電圧がしきい値以下に下がることで、スイッチング素子1はターンオフする。
【0007】
図9のスイッチング素子駆動回路は、スイッチング素子1をVce=0Vでターンオンさせる0Vスイッチング回路(ソフトスイッチング回路)を想定している。この場合には、ターンオン時は低速に駆動することができるため、抵抗R12として例えば150Ω程度のものを用いて、ターンオン時のゲート電流の急峻な変化を抑えるようにしている。これにより、ターンオン時のゲート配線の寄生インダクタンスの影響が抑制され、ゲート電圧の発振が防止される。
【0008】
【発明が解決しようとする課題】
しかし、図9の回路構成では、スイッチング素子1の高速ターンオフを実現しようとする場合のゲート電圧発振の問題が解決されていない。スイッチング素子1の高速ターンオフを行うためには、ゲート電圧を高速に放電することが必要であり、抵抗R13には、10Ω程度の小さいものを用いなければならない。そうすると、ターンオフ時に急峻なゲート放電電流が流れる。従って、ゲート配線の寄生インダクタンスが大きい場合には、ゲート電圧の発振によるスイッチングの誤動作を生じる。特に、スイッチング素子の大電力化により入力容量が大きくなると、問題は深刻になる。
【0009】
この発明は、スイッチング素子の高速ターンオフを可能とした半導体装置を提供することを目的としている。
【0010】
【課題を解決するための手段】
この発明に係る半導体装置は、ゲート端子により第1及び第2の電流端子間の導通,非導通が制御される絶縁ゲート型のスイッチング素子と、このスイッチング素子が搭載された、前記ゲート端子に接続されるべき外部制御端子、前記第1及び第2の電流端子がそれぞれ接続される第1及び第2の外部電流端子を有するパッケージと、このパッケージに搭載されて、前記スイッチング素子のターンオフ時にそのゲート電荷を前記第1及び第2の外部電流端子のいずれかに放電させるターンオフバッファと、を有することを特徴とする。
【0011】
この発明によると、スイッチング素子のターンオフ時にゲート電荷を外部制御端子を介さず放電させるターンオフバッファをスイッチング素子と共にパッケージに搭載することによって、ゲート配線の寄生インダクタンスの影響を受けることなく、スイッチング素子の高速ターンオフが可能となる。
【0012】
この発明において、ターンオフバッファは例えば、スイッチング素子のゲート端子と第1の電流端子間に介在し、制御端子が外部制御端子に接続されてスイッチング素子のターンオフ時にオンして前記ゲート端子の電荷を前記第1の電流端子に逃がす放電用トランジスタと、外部制御端子と前記ゲート端子の間に挿入されて、スイッチング素子のオン時に放電用トランジスタをオフに保ち、スイッチング素子のターンオフ時に放電用トランジスタに順バイアスを与えるためのバイアス素子とを備えて構成することができる。これにより、パッケージは3端子のまま、ターンオフバッファの搭載が可能になる。
【0013】
この発明において、ターンオフ時の放電速度を抑えるためには、放電用トランジスタの電流経路に放電電流を制限する抵抗を挿入すればよい。
【0014】
この発明において、スイッチング素子は、nチャネルMOSトランジスタ、nチャネルIGBTのいずれか一方である。放電用トランジスタとしては、エミッタがゲート端子に、コレクタが第1の電流端子にそれぞれ接続されたpnpトランジスタを用いることができる。或いはまた放電用トランジスタとして、ソースがゲート端子に、ドレインが第1の電流端子にそれぞれ接続されたpチャネルMOSトランジスタを用いることができる。
【0015】
ターンオフバッファのバイアス素子としては、外部制御端子側をアノードとするダイオードを用いることができる。具体的にダイオードは、ベースとコレクタを共通接続したバイポーラトランジスタにより、或いはゲートとドレインを共通接続したMOSトランジスタにより構成することができる。
【0016】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図1は、この発明の実施の形態による半導体装置を、ゲート駆動回路と共に示す。電力用スイッチング素子1は、nチャネルIBGT、nチャネルMOSトランジスタのいずれでもよいが、ここではIGBTの例を示している。以下の実施の形態も同様である。
【0017】
スイッチング素子1は、第1の電流端子であるエミッタ端子E、第2の電流端子であるコレクタ端子Cと、これらの端子間の導通,非導通を制御するためのMOSゲート端子Gを有する。スイッチング素子1がMOSトランジスタの場合には、エミッタ端子E,コレクタ端子Cにそれぞれ対応するのは、ソース端子,ドレイン端子である。
【0018】
スイッチング素子1には、これと一体に形成された逆導通ダイオード2を有する。スイッチング素子1は、破線で示すパッケージ3に搭載されている。パッケージ3は、スイッチング素子1と同じ3端子であり、エミッタ端子E,コレクタ端子Cがそれぞれ接続される第1及び第1の外部電流端子4及び5と、ゲート端子Gが接続されるべき外部制御端子6を有する。
【0019】
この実施の形態では、スイッチング素子1のターンオフ時に、ゲート電荷を高速に放電させるたのターンオフバッファ7がスイッチング素子1と共にパッケージ3に搭載されている。このターンオフバッファ7は、パッケージ3に上述した3つの外部端子4,5,6の他に格別の端子を設けることなく構成している点が重要である。
【0020】
具体的に、図1の例では、ターンオフバッファ7は、ゲート端子Gの電荷放電用のpnpトランジスタTとダイオードDiにより構成されている。放電用トランジスタTは、エミッタがゲート端子Gに接続され、コレクタがエミッタ端子E即ち第1の外部電流端子4に接続され、ベースが外部制御端子6に接続されている。ダイオードDiは、ターンオフ時に放電用トランジスタTを順バイアスするためのバイアス素子であって、アノードが外部制御端子6に接続され、カソードがゲート端子Gに接続されて、外部端子6とゲート端子Gの間に挿入されている。
【0021】
スイッチング素子1のゲート駆動回路として、フォトカプラー10が用いられている。フォトカプラー10は、制御信号により駆動されるLED11と、このLED11の出力光を受光するフォトダイオード12を有する。フォトダイオード12の出力電流は、電流−電圧変換回路13で電圧に変換され、その出力電圧がドライブ回路14に供給される。エミッタが共通接続された出力段のnpnトランジスタ15とpnpトランジスタ16は、それぞれターンオン時とターンオフ時にオンするようにドライブ回路14により駆動される。トランジスタ15のコレクタは電源VDDに接続され、トランジスタ16のコレクタは、第1の外部電流端子4に接続される。
【0022】
トランジスタ15,16の共通接続されたエミッタがフォトカプラー10の出力端子であり、これが抵抗R1を介して外部制御端子6に接続される。抵抗R1は、ターンオン時にトランジスタ15により供給されるゲート電流の立ち上がり速度を制限するためのものであり、これは図9における抵抗R12に相当する。従って抵抗R1は例えば、150Ω程度のものが用いられる。この実施の形態の場合、図9に示した従来技術におけるようなドライバ段20は必要がない。スイッチング素子1のターンオン時のゲート電流は抵抗R1により抑えられ、ターンオフ時はターンオフバッファ7によりゲート放電がなされるからである。
【0023】
この実施の形態でのスイッチング素子1のスイッチング動作は、次のようになる。ターンオン時は、フォトカプラー10の出力段トランジスタ15,16のうちトランジスタ15がオンする。これにより、電源VDDからトランジスタ15、抵抗R1、外部制御端子6、ダイオードDiの経路を通ってゲート端子Gにゲート電流が供給される。そして、ゲート電圧がしきい値を超えると、スイッチング素子1はターンオンする。
【0024】
スイッチング素子1がオンの間、放電用トランジスタTは、ダイオードDiによりベースがエミッタより高電位を保ち、オフを保つ。この実施の形態の場合、スイッチング素子1は、0Vスイッチングを想定している。そのため抵抗R1によって、ターンオン時のゲート電流の立ち上がり速度を制限し、外部制御端子6に付随するインダクタンスの影響によるゲート電圧発振を抑制している。
【0025】
スイッチング素子1のターンオフ時は、フォトカプラー10の出力段トランジスタ15,16のうちトランジスタ16がオンする。これにより、外部制御端子6が低レベルになってダイオードDiが逆バイアス状態となる。このダイオードDiのアノード・カソード間電圧により放電用トランジスタTが順バイアスされてオンして、ゲート端子Gの正電荷は放電用トランジスタTを介して第1の電流端子4に放電される。即ち、ターンオフ時のゲート電流は、抵抗R1を介することなく、放電用トランジスタTを通して第1の電流端子4に流すので、高速の放電による高速ターンオフができる。
【0026】
しかも、トランジスタTは、スイッチング素子1と同じパッケージ3内に収納されており、トランジスタTのエミッタとスイッチング素子1のゲート端子Gの間はごく短い配線で接続できるから、ターンオフ時、外部制御端子6に付随する寄生インダクタンスの影響は大きく低減される。この結果、高速のゲート放電を行ってもゲート電圧が発振する事態は防止される。
【0027】
またこの実施の形態によると、入力容量の大きなスイッチング素子であっても、高速のターンオフが可能であるから、ターンオフ損失を抑えて、スイッチング素子の大電力化が可能になる。更に、ゲート配線の寄生インダクタンスの影響を考慮する必要がないため、ゲート配線の自由度が向上する。この実施の形態では、ターンオフバッファをスイッチング素子と共にパッケージしているが、ターンオフバッファは、格別の外部端子を必要としない構成を採用しており、パッケージは従来と同様に3端子のままである。即ち既存の3端子パッケージをそのまま用いることができ、既存のスイッチング素子との互換性がよい。
【0028】
図2〜図8は、別の実施の形態による半導体装置を、パッケージ内部構成についてのみ示している。図1と対応する部分には同じ符号を付して詳細な説明は省くが、これらの実施の形態によっても先の実施の形態と同様の効果を得ることが可能である。
【0029】
図2は、ターンオフバッファ7の放電用トランジスタTの電流経路(具体的にはエミッタ)に抵抗R2を挿入した例である。ターンオフ速度を少し抑えるためには、この様に放電経路に抵抗R2を挿入すればよい。スイッチング素子1を高速にスイッチングした場合に、周囲の回路等に対して電磁誘導の輻射ノイズが問題になることがある。このために、ターンオフ速度を調整する必要がある場合には、図2のような構成が有効となる。
【0030】
図3は、スイッチング素子1のターンオフ時に、トランジスタTをオンさせるためのバイアス素子として、ダイオードDiに代わって抵抗R3を用いた例である。これによっても、抵抗R3の値を適当に選択すれば、ターンオフ時、この抵抗R3の両端電圧でトランジスタTをオンさせることができる。このとき、スイッチング素子1のゲート電荷の放電経路は、トランジスタTを介して放電する経路の他、抵抗R3、外部制御端子R6を介し、更に図1に示すトランジスタ16を介して放電する経路もあることになる。しかし、トランジスタTにより大きな放電電流を流すようにすれば、ゲート配線のインダクタンスの影響は抑えられる。
【0031】
図4は、ダイオードDiの等価素子として、ベースとコレクタを共通接続したnpnトランジスタを用いた例である。
図5は、放電用トランジスタとして、pnpトランジスタTに代わって、pチャネルMOSトランジスタQを用いた例である。MOSトランジスタQは、ソースがスイッチング素子1のゲートGに、ゲートが外部制御端子6に、ドレインが第1の電流端子4にそれぞれ接続される。これにより、pnpトランジスタTの場合と同様にスイッチング素子1のターンオフ時にオンして、ゲート電荷を放電することができる。
【0032】
図6は、図5の構成に対して、ターンオフ速度を調整するために、図2と同様にMOSトランジスタQのソースに抵抗R2を挿入した例である。
図7は、図6の構成に対して、ダイオードDiに代わって抵抗R3を用いた例である。
図8は、同じく図6の構成に対して、ダイオードDiの等価素子として、ゲートとドレインを共通接続したnチャネルMOSトランジスタを用いた例である。
【0033】
【発明の効果】
以上述べたようにこの発明によれば、スイッチング素子の高速ターンオフを可能とした半導体装置を提供することができる。
【図面の簡単な説明】
【図1】この発明の実施の形態による半導体装置の構成を示す図である。
【図2】他の実施の形態による半導体装置の構成を示す図である。
【図3】他の実施の形態による半導体装置の構成を示す図である。
【図4】他の実施の形態による半導体装置の構成を示す図である。
【図5】他の実施の形態による半導体装置の構成を示す図である。
【図6】他の実施の形態による半導体装置の構成を示す図である。
【図7】他の実施の形態による半導体装置の構成を示す図である。
【図8】他の実施の形態による半導体装置の構成を示す図である。
【図9】従来の半導体装置の構成を示す図である。
【符号の説明】
1…スイッチング素子(IGBT,MOSトランジスタ)、2…逆導通ダイオード、3…パッケージ、4…第1の外部電流端子、5…第2の外部電流端子、6…外部制御端子、7…ターンオフバッファ、T…放電用トランジスタ(pnpトランジスタ)、Di…ダイオード(バイアス素子)、R2,R3…抵抗、Q…放電用トランジスタ(pチャネルMOSトランジスタ)。
Claims (7)
- ゲート端子により第1及び第2の電流端子間の導通,非導通が制御される絶縁ゲート型のスイッチング素子と、
このスイッチング素子が搭載された、前記ゲート端子に接続されるべき外部制御端子、前記第1及び第2の電流端子がそれぞれ接続される第1及び第2の外部電流端子を有するパッケージと、
このパッケージに搭載されて、前記スイッチング素子のターンオフ時にそのゲート電荷を前記第1及び第2の外部電流端子のいずれかに放電させるターンオフバッファと、
を有することを特徴とする半導体装置。 - 前記ターンオフバッファは、
前記スイッチング素子の前記ゲート端子と前記第1の電流端子間に介在し、制御端子が前記外部制御端子に接続されて前記スイッチング素子のターンオフ時にオンして前記ゲート端子の電荷を前記第1の電流端子に逃がす放電用トランジスタと、
前記外部制御端子と前記ゲート端子の間に挿入されて、前記スイッチング素子のオン時に前記放電用トランジスタをオフに保ち、前記スイッチング素子のターンオフ時に前記放電用トランジスタに順バイアスを与えるためのバイアス素子と、
を有することを特徴とする請求項1記載の半導体装置。 - 前記放電用トランジスタの電流経路に放電電流を制限する抵抗が挿入されている
ことを特徴とする請求項2記載の半導体装置。 - 前記スイッチング素子は、nチャネルMOSトランジスタ、nチャネルIGBTのいずれか一方であり、
前記放電用トランジスタは、エミッタが前記ゲート端子に、コレクタが前記第1の電流端子にそれぞれ接続されたpnpトランジスタであり、
前記バイアス素子は、前記外部制御端子側をアノードとするダイオードであることを特徴とする請求項2記載の半導体装置。 - 前記スイッチング素子は、nチャネルMOSトランジスタ、nチャネルIGBTのいずれか一方であり、
前記放電用トランジスタは、ソースが前記ゲート端子に、ドレインが前記第1の電流端子にそれぞれ接続されたpチャネルMOSトランジスタであり、
前記バイアス素子は、前記外部制御端子側をアノードとするダイオードであることを特徴とする請求項2記載の半導体装置。 - 前記ダイオードは、ベースとコレクタを共通接続したバイポーラトランジスタにより構成されている
ことを特徴とする請求項4又は5記載の半導体装置。 - 前記ダイオードは、ゲートとドレインを共通接続したMOSトランジスタにより構成されている
ことを特徴とする請求項4又は5記載の半導体装置。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
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WO2012111273A1 (ja) * | 2011-02-18 | 2012-08-23 | パナソニック株式会社 | パワーデバイス装置 |
JP2015165768A (ja) * | 2015-05-21 | 2015-09-17 | 三菱電機株式会社 | 電力変換装置の駆動装置および電力変換装置の駆動方法 |
US9806594B2 (en) | 2011-11-02 | 2017-10-31 | Mitsubishi Corporation | Drive device for power converter and driving method of power converter |
-
2002
- 2002-08-26 JP JP2002245317A patent/JP2004088886A/ja active Pending
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