JP3797345B2

JP3797345B2 - Delay adjustment circuit

Info

Publication number: JP3797345B2
Application number: JP2003173299A
Authority: JP
Inventors: 篤志吉川; 靖彦萩原
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2003-06-18
Filing date: 2003-06-18
Publication date: 2006-07-19
Anticipated expiration: 2020-02-04
Also published as: JP2004032759A

Description

【０００１】
【発明の属する技術分野】
本発明はディジタル処理に用いるクロック信号を生成するのに使用される波形調整可能な遅延調整回路に関する。
【０００２】
【従来の技術】
従来のクロック生成回路では、基準クロックの動作周波数を0.5×Ｎ（Ｎ＝３、４、５、…）倍したクロックを生成するために、ＰＬＬ回路を用いることが多い。図１４に示すように、一般的に使用されているＰＬＬ回路８００は、位相比較回路８０２と、ローパスフィルタ（ＬＰＦ）８０４と、電圧制御発振器（ＶＣＯ）８０６と、１／Ｎ分周器８０８から構成されている。８１０は、ＰＬＬ回路８００により生成されたクロックを各部に供給するクロック分配回路である。
【０００３】
このＰＬＬ回路８００では、ＰＬＬ回路８００に入力される基準クロック８０１のＮ倍動作周波数であるクロック８０７が生成される。ＰＬＬ回路８００により生成されたクロック８０７から、クロック分配回路８１０によって、出力クロック８０９が半導体集積回路装置（ＬＳＩ）内の各ブロックに供給される。出力クロック８０９を１／Ｎ分周器８０８によりＮ分の１に分周した比較信号８１０がフィードバックされて、位相比較回路８０２で基準クロック８０１との位相差が検出される。
【０００４】
位相比較回路８０２の出力である位相差検出パルス８０３は、位相差に応じたパルス幅を有し、ローパスフィルタ８０４によって積分され、そのパルス幅に応じた値のＶＣＯ制御電圧８０５が電圧制御発振回路（ＶＣＯ）８０６に入力される。そして、基準クロック８０１と比較信号８１０との位相差に応じて電圧制御発振回路８０６の発振周波数が変更され、最終的にクロッ分配回路８１０の出力８０９が基準クロック８０１と同期するよう制御される。
【０００５】
【発明が解決しようとする課題】
このようにＰＬＬ回路は半導体集積回路の製造時に発生するトランジスタの能力や配線厚さ、配線幅等の半導体集積回路内のばらつきを補償するために用いられる。ところがＰＬＬ回路は周辺回路の動作率変動に伴い電源電圧が上下すると、時間的に出力波形の幅が増減する現象がみられる。これをジッタと呼ぶ。ＰＬＬ回路が基準クロック８０１に同期しようと動作する限り、ＰＬＬ回路を使用する以上、決してジッタが無くなることはない。
【０００６】
また基準クロック８０１の波形がデューティ比の変動により期待している波形と異なる場合には、位相比較回路が期待通りに動作しない場合がある。ジッタが大きかったり、デューティ比が設計時の見積もりと異なる場合には製造したＬＳＩが動作しない可能性があり、再製造又は再設計を行わなければならないという問題があった。
【０００７】
本発明はこのような事情に鑑みてなされたものであり、半導体集積回路装置の内部レジスタ値または内部信号、外部信号を制御することにより入力信号の遅延時間を調整することができる遅延調整回路を提供することを第１の目的とする。また、本発明は、半導体集積回路装置の内部レジスタ値または内部信号、外部信号を制御することにより遅延時間を調節することができる遅延調整回路を用いて、半導体集積回路装置の製造ばらつきに起因するクロックスキュー及びデューティ比を補償することができ、かつジッタが小さいクロック生成回路を提供することを第２の目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、請求項１に記載の発明は、各ゲートが直列接続され入力信号の遅延時間の微調整を行うための第１のゲート群と、該第１のゲート群のうち特定のゲートの出力側に第１のトランスファースイッチを介して接続される第１の負荷容量と、前記特定のゲートの次段のゲート出力側に第２のトランスファースイッチを介して接続される第２の負荷容量と、前記第１のゲート群の出力側にスイッチ手段を介して接続され前記入力信号の遅延時間の粗調整を行うための第２のゲート群と、前記第１、第２の負荷容量及び前記第２のゲート群のゲート段数を調整することにより前記入力信号の遅延時間を調整するように前記第１、第２のトランスファーゲート、及び前記スイッチ手段を制御する制御手段とを有し、前記制御手段は、半導体集積回路装置内に設けられ、内部信号により出力値を設定することができるレジスタを含んで構成され、前記レジスタに設定されたレジスタ値に基づいて前記第１、第２のトランスファーゲート及び前記スイッチ手段を切換制御することにより、ゲート出力負荷及び前記第２のゲート群のゲート段数を調整することを特徴とする。
【０００９】
また、請求項２に記載の発明は、各ゲートが直列接続され入力信号の遅延時間の微調整を行うための第１のゲート群と、該第１のゲート群のうち特定のゲートの出力側に第１のトランスファースイッチを介して接続される第１の負荷容量と、前記特定のゲートの次段のゲート出力側に第２のトランスファースイッチを介して接続される第２の負荷容量と、前記第１のゲート群の出力側にスイッチ手段を介して接続され前記入力信号の遅延時間の粗調整を行うための第２のゲート群と、前記第１、第２の負荷容量及び前記第２のゲート群のゲート段数を調整することにより前記入力信号の遅延時間を調整するように前記第１、第２のトランスファーゲート、及び前記スイッチ手段を制御する制御手段とを有し、前記制御手段は、半導体集積回路装置内に設けられ、初期化により外部から出力値を設定することができるレジスタを含んで構成され、前記レジスタに設定されたレジスタ値に基づいて前記第１、第２のトランスファーゲート及び前記スイッチ手段を切換制御することにより、ゲート出力負荷及び前記第２のゲート群のゲート段数を調整することを特徴とする。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して詳細に説明する。本発明の実施の形態に係る遅延調整回路の構成を図１に示す。同図において、本実施の形態に係る遅延調整回路は、各ゲートが直列接続され入力信号の遅延時間の微調整を行うための第１のゲート群１０を構成するインバータ１１〜１４と、該第１のゲート群のうちインバータ１２、１３の出力側に第１のスイッチ手段としてのトランスファゲート４０〜４３、５０〜５３を介して接続される負荷容量６０〜６３、７０〜７３と、前記第１のゲート群１０の出力側に第２のスイッチ手段としてのトランスファゲート８０〜８３を介して接続され前記入力信号の遅延時間の粗調整を行うための第２のゲート群２０を構成するインバータチェーン２１〜２３と、第１のゲート群１０のうちインバータ１２、１３の出力側に接続される負荷容６０〜６３、７０〜７３量及び第２のゲート群２０のゲート段数を調整ることにより前記入力信号の遅延時間を調整するように第１、第２のスイッチ手段としてのトランスファゲート４０〜４３、５０〜５３、８０〜８３を制御する制御手段としてのレジスタ群３０とを有している。
【００１１】
第１のゲート群１０を構成するインバータ１１の入力側は入力端子１００に接続され、インバータ１１の出力側に、インバータ１２、１３、１４の順に接続され、インバータ１４の出力側には更にインバータチェーン２１〜２３が順に接続されている。インバータチェーン２１〜２３は、偶数段のインバータにより構成されたゲート遅延回路である。
【００１２】
第１のゲート群１０におけるインバータ１２の出力側はトランスファーゲート４０〜４３の入力側に接続されており、インバータ１３の出力側はトランスファーゲート５０〜５３の入力側に接続されている。トランスファーゲート４０〜４３の出力側にはそれぞれ容量６０〜６３が接続され、トランスファーゲート５０〜５３の出力側にはそれぞれ容量７０〜７３が接続されている。インバータ１４及びインバータチェーン２１〜２３の出力側は、それぞれトランスファーゲート８０〜８３の入力側に接続されている。
【００１３】
また、トランスファーゲート８０〜８３の出力側は共通接続され、トランスファーゲート８０〜８３のうち１つのトランスファーゲートだけが選択的にオンになるように制御される４入力セレクタを構成している。この４入力セレクタを構成するトランスファーゲート８０〜８３の出力側は、バッファ９０を介して遅延調整回路の出力端子１０１に接続されている。
【００１４】
レジスタ２００〜２０３から出力される信号はそれぞれトランスファーゲート４０〜４３に制御入力信号として供給され、レジスタ２１０〜２１３から出力される信号はそれぞれトランスファーゲート５０〜５３に制御入力信号として供給される。トランスファーゲート４０〜４３に供給する制御入力信号をレジスタ２００〜２０３に設定されるレジスタ値で調節することによって、インバータ１２の出力負荷としての容量値を容量６０〜６３の組み合せによる合成容量として設定することができる。また、トランスファーゲート５０〜５３に供給する制御入力信号をレジスタ２１０〜２１３に設定されるレジスタ値で調節することによって、インバータ１３の出力負荷として容量値を容量７０〜７３の組み合せによる合成容量として設定することができる。
【００１５】
容量６１〜６３の容量値を容量６０の容量値に対して２倍、４倍、８倍とすると、インバータ１２の出力負荷として容量６０の容量値の０倍から１５倍まで１倍単位で合成容量の容量値を調整することができる。同様に、容量７１〜７３の容量値を容量７０の容量値に対して２倍、４倍、８倍とすると、インバータ１３の出力負荷として容量７０の容量値の０倍から１５倍まで１倍単位で合成容量の容量値を調整することができる。
【００１６】
インバータ１２及び１３は、ＰＭＯＳトランジスタのゲート幅を大きくして、ＮＭＯＳトランジスタのオン抵抗よりも小さくなるような設計を行う。このように設計すると、ＮＭＯＳトランジスタの駆動力を必要とする立ち下がりの方が、ＰＭＯＳトランジスタの駆動力を必要とする立ち上がりよりも出力負荷の影響を受けやすい。したがって、出力端子１０１より出力される信号の立ち下がりはインバータ１２の出力負荷を調整することによって変動させることができ、また出力端子１０１より出力される信号の立ち上がりはインバータ１３の出力負荷を調整することによって変動させることができる。それ故、出力端子１０１より出力される信号の立ち上がり波形及び立ち下がり波形は、インバータ１２及び１３の適切な出力負荷調整によって各々調整可能となる。
【００１７】
レジスタ２２０及び２２１から出力される信号は図示してないデコーダにより変換され、トランスファーゲート８０〜８３に制御入力信号として供給される。トランスファーゲート８０〜８３に供給される制御入力信号でオンになるのはトランスファーゲート８０〜８３のうち１つだけであり、レジスタ２２０及び２２１の設定データにより遅延調整回路の入力端子１００から出力端子１０１までのゲート段数を調整することができる。レジスタ２００〜２０３、２１０〜２１３、２２０、２２１の各レジスタは、半導体集積回路装置（ＬＳＩ）内に設けられ、内部信号により、または初期化により外部よりレジスタ値が設定されるようになっている。
【００１８】
上記構成からなる遅延調整回路では、インバータ１２、１３の出力負荷調整、すなわちゲート出力負荷調整により入力信号の遅延時間の微調整を行い、インバータチェーン２１〜２３の切換による入出力ゲート段数調整により入力信号の遅延時間の粗調整を行うことによって、入力端子１００から入力された信号が出力端子１０１から出力されるまでの信号の立ち上がり及び立ち下がりの遅延時間を各々調整することができる。
【００１９】
尚、本実施の形態では、制御手段としてレジスタを用い、その設定値により遅延時間を制御するようしたが、これに限らず、内部メモリの値、内部の論理信号、または外部の信号により遅延時間の制御を行うようにしてもよい。
【００２０】
図２に示すように、図１に示した遅延調整回路３００の入力端子１００に入力信号として基準クロックＣＬＫ０を入力すると、基準クロックＣＬＫ０と動作周波数が等しい、立ち上がり及び立ち下がりの波形調整可能なクロックＣＬＫｉを生成することができる。図３に基準クロックＣＬＫ０と波形調整可能なクロックＣＬＫｉの波形図を示す。
【００２１】
次に、本発明の第１の実施の形態に係るクロック生成回路の構成を図４に示す。本実施の形態に係るクロック生成回路は、基準クロックＣＬＫ０を入力信号とする図１に示した構成の遅延調整回路３００と、基準クロックＣＬＫ０と遅延調整回路３００の出力信号との排他的論理和演算を行う排他的論理和回路３０１とを有する。
【００２２】
上記構成において、入力端子１１０より入力される基準クロックＣＬＫに対して遅延調整回路３００により１／４周期遅れたクロックＣＬＬｊを生成して、排他的論理和回路３０１により基準クロックＣＬＫ０とクロックＣＬＬｊとの排他的論理和をとると、動作周波数が基準クロックＣＬＫ０に対して２倍のクロックＣＬＫｎを生成することができる。クロックＣＬＬｊはレジスタ値の制御により波形を調節することができるので、ＣＬＫｎの立ち下がりエッジは調整可能である。基準クロックと、クロックＣＬＬｊ及びクロックＣＬＫｎの出力タイミングを図５に示す。本発明の第１の実施の形態に係るクロック生成回路によれば、半導体集積回路装置の製造ばらつきに起因するクロックスキュー及びデューティ比を補償することができ、かつジッタを小さくすることができる。
【００２３】
次に、半導体集積回路を波形の立ち下がりが調整可能なクロックタイミング信号として使用することを前提として設計した場合につい説明する。図６（Ａ）は図４に示したクロック生成回路により出力されるクロックＣＬＫｎの波形を示しており、図６（Ｂ）は、上述した半導体集積回路装置の構成を示している。この半導体集積回路装置は、図４に示したクロック生成回路と、論理ゲート３７０、３７１、３７２と、論理ゲート３７０、３７１、３７２間に設けられ、クロック生成回路における調整可能な特定エッジ（この例では立ち下がりエッジ）のタイミングで動作する立ち下がりエッジフリップフロップ３６０、３６１とを有する。
【００２４】
上記構成において、立ち下がりエッジフリップフロップ３６０及び３６１には、それぞれクロックエッジ３５０及び３５１が入力される。３７０、３７１及び３７２は、それぞれフリップフロップ間の論理ゲートを表している。このクロックＣＬＫｎの調整可能な立ち下がりエッジのみを用いたＬＳＩ設計を行うと、クロックスキュー及びジッタの影響を最小限に抑制することが可能となる。
【００２５】
次に、本発明の第２の実施の形態に係るクロック生成回路の構成を図７に示す。本実施の形態に係るクロック生成回路は、基準クロックが入力される図１に示す遅延調整回路と、基準クロックと前記遅延調整回路における出力信号との論理演算行い前記基準クロックに対してＮ倍動作周波数のクロックを出力する論理回路としての排他的論理和回路１２０と、前記遅延調整回路の出力を非動作モード時にのみ一定値に固定する設定手段としてのＰＭＯＳトランジスタ１１０とを有し、排他的論理和回路１２０の論理演算結果に基づいて非動作モードとして基準クロックの１倍又は動作モードとして基準クロックのＮ倍（本実施の形態では２倍）の動作周波数のクロックを出力するものである。
【００２６】
遅延調整回路は上述したように図１に示す構成と基本的には同一である。図７に示すように、図１示す遅延調整回路のノード９１にソースが電源に接続されたプリチャージ用のＰＭＯＳトランジスタ１１０が追加され、またレジスタ群３０’におけるレジスタ２２２が追加されている。本実施の形態に係るクロック生成回路では、トランスファーゲート８０〜８３の制御入力が全てオフの状態を許可して、その場合にはプリチャージ用ＰＭＯＳトランジスタ１１０のゲートに入力される入力信号である非動作信号によりＰＭＯＳトランジスタ１１０がオンとなるように制御される。
【００２７】
レジスタ２２０〜２２２の信号は図示してないデコーダによりデコードされて、トランスファーゲート８０〜８３及びプリチャージ用ＰＭＯＳトランジスタ１１０に制御入力信号としてに供給され、トランスファーゲート８０〜８３及びプリチャージ用ＰＭＯＳトランジスタ１１０のうちの１つだけがオンとなるように制御される。プリチャージ用ＰＭＯＳトランジスタ１１０がオンの場合には、遅延調整回路の出力、すなわちバッファ９０の出力は一定値１となり非動作モードとなる。従って、この非動作モードを持つ遅延調整回路の出力と力端子１００から入力される基準クロックとの排他的論理和演算を行う排他的論理和回路１２０を用いてクロック生成回路を構成することにより、遅延調整回路から出力されるクロックを基準クロックの波形に関係なく固定値１とすることができるので、レジスタ値の設定により出力端子１２２か出力されるクロックの動作周波数を非動作モードとして基準クロックの１倍、動作モードとして基準クロックの２倍のクロックを生成することができる。
【００２８】
図８に本発明の第３の実施の形態としてのクロック生成回路を、図９に基準クロックと各部の出力クロックの出力タイミンを示す。図４のクロック生成回路では、遅延調整回路３００により１／４周期遅れたクロックを生成しているが、図８に示すクロック生成回路では、遅延調整回路３０２により１／６周期遅れたクロックＣＬＫｘ、遅延調整回路３０３により１／３周期遅れたクロックＣＬＫｙを生成している。
【００２９】
排他的論理和回路３０４により基準クロックＣＬＫ０、１／６周期遅れたクロックＣＬＫｘ及び１／３周期遅れたクロックＣＬＫｙに対して排他的論理和をとると、基準クロックＣＬＫ０に対して動作周波数が３倍の波形制御可能なクロックＣＬＫｚを生成することができる。同様に、本実施の形態によれば、基準クロックを入力とする、遅延時間の異なる複数の遅延調整回路の出力の論理演算を行うことにより、基準クロックＣＬＫ０に対してＮ倍動作周波数の波形制御可能なクロックを生成することができる。
【００３０】
次に、本発明の第４の実施の形態に係るクロック生成回路の構成を図１０に示す。本実施の形態に係るクロック生成回路４００は、図１または図７に記載の遅延調整回路４１０と、遅延調整回路４１０の出力クロックの論理演算を行う論理回路４２０と、クロック生成回路４００のクロック出力のデューティ比及びクロックスキューを検出する検出回路４３０と、検出回路４３０の検出出力に基づいて予め設定されたデューティ比及びクロックスキューとなるように前記遅延調整回路４１０内のレジスタ４１０のレジスタ値を動的に更新する制御回路４４０とを有している。遅延調整回路４１０は、レジスタ４１０と、可変遅延回路４１４とから構成されている。遅延調整回路４１０は、図１または図７に示す遅延調整回路と同様の構成であり、レジスタ４１０は図１または図７に示すレジスタ群３０、または３０’に相当し、可変遅延回路は図１または図７に示す遅延調整回路からレジスタ群３０、または３０’を除いた構成に相当する。５００は基準クロック発生回路、５１０は分配回路である。
【００３１】
上記構成において、基準クロック発生回路５００から出力される基準クロック５０１が遅延調整回路４１０に入力され、遅延調整回路の出力４１５と基準クロック５０１の論理演算が論理回路４２０により行われ、この論理演算により基準クロック５０１のＮ倍の動作周波数のクロック４２１が生成される。クロック４２１から分配回路５１０により出力クロック５１２が出されＬＳＩ内の各ブロックに分配される。
【００３２】
分配回路５１０の出力クロックの一部５１１から、検出回４３０により出力クロック５１１のデューティ比やクロックスキューが検出され、これらの検出値と期待値としてのクロック波形とのずれが検出される。出力クロック５１１のデューティ比やクロックスキューが期待値と異なる場合には、制御回路４４０は、遅延調整回路４１０により出力クロック４２１の波形を調整するために、検出回路４３０の出力４３１に基づいてレジスタを適切な値に設定する。制御回路４４０の出力４４１により設定されたレジスタ値４１１により可変遅延回路４２０におけるクロックの遅延時間が調整され、出力クロック４２１がデューティ比やクロックスキューが期待値と一致するように補正される。
【００３３】
本実施の形態に係るクロック発生回路によれば、ＰＬＬ回路を用いずにレジスタの設定値に基づいて入力信号の遅延時間を調整する遅延調整回路と、該クロック生成回路のクロック出力のデューティ比及びクロックスキューを検出する検出回路と、前記検出回の検出出力に基づいて予め設定されたデューティ比及びクロックスキューとなるように前記遅延調整回路内のレジスタ値を動的に更新する制御回路とを有するので、クロックのデューティ比及びクロックスキューが期待値になるように自動的に調整することができる。
【００３４】
本発明の他の実施の形態として、その基本的構成は上記の通りであるが、上述した実施の形態においてクロック生成回路に用いられる遅延調整回路は１つに限らず、２以上であってもよい。上記各実施の形態における遅延調整回路の負荷素子として２倍、４倍、８倍と設定している容量値は、これに限定されない。負荷素子としての実現方法は、インバータなどのゲート入力を用いるなど様々な方法がある。また、出力負荷容量調整用インバータのＮＭＯＳトランジスタ及びＰＭＯＳトランジスタにおけるゲート幅の比は、ＮＭＯＳトランジスタのオン抵抗の方を小さくする設計も可能である。
【００３５】
また、上記実施の形態における遅延調整回路の微調整及び粗調整用のトランスファーゲート及びレジスタの数は、一例にすぎず、これに限定されない。また、トランスファーゲート以外のスイッチ手段を用いてもよい。さらに、上記実施の形態において遅延調整回路の遅延素子としてはインバータを用いているが、インバータ以外のゲートを利用することも可能であり、ゲート段数も限定されない。また、遅延調整回路の出力の論理演算を行う論理回路として排他的論理和回路を使用した例について説明したが、これに限らず、排他的論理和回路の替わりに、排他的否定論理積回路とすることによってクロック波形を反転することも可能であり、この場合には調整可能なクロックエッジも反転する。
【００３６】
上記実施の形態における非動作モードを持つ遅延調整回路では、固定値出力をプリチャージ用ＰＭＯＳトランジスタにより実現しているが、ＮＭＯＳトランジスタを用いて固定値を出力することも可能である。また、固定値は１に限定されない。
【００３７】
次に、本発明の第５の実施の形態に係るクロック生成回路の構成を図１１に示す。同図において、本実施の形態に係るクロック生成回路は、半導体集積回路装置の内部レジスタの値、または内部メモリの値、または内部の論理信号、または外部の信号により遅延時間を調整することが可能な第１、第２、第３の３つの遅延調整回路６０１、６０２、６０３と、３つの遅延調整回路６０１〜６０３の入力端は共通接続され、第１及び第３遅延調整回路６０１、６０３の出力の一方または両方により前記３つの遅延調整回路６０１〜６０３の入力または第２の遅延調整回路６０２の出力を選択する第１のセレクタ６１０と、前記３つの遅延調整回路の６０１〜６０３入力と第２の遅延調整回路６０２の出力の一方または両方に基づいて前記第１または第３の遅延調整回路６０１、６０３の出力を選択する第２のセレクタ６１１と、前記第１、第２のセレクタ６１０，６１１の出力信号の排他的論理積を求める論理回路６１２とを有している。
【００３８】
図１１において、第１、第２、第３の３つの遅延調整回路６０１、６０２、６０３は入力側が共通接続され、入力信号（本実施の形態では、基準クロック）６５０が入力されるようになっている。第１、第２、第３の３つの遅延調整回路６０１、６０２、６０３の出力信号は、ＬＳＩ内部のレジスタ、内部信号、外部の信号のいずれかにより、第１の遅延調整回路６０１は目標とするサイクル時間ｃの１／４の遅延時間を有するように調整され、第２の遅延調整回路６０２はサイクル時間ｃの２／４の遅延時間を有し、かつ反転されるように調整され、第３の遅延調整回路６０３はサイクル時間ｃの３／４の遅延時間を有し、かつ反転されるように調整される。
【００３９】
第１のセレクタ６１０は第１の遅延調整回路６０１の出力に応じて入力信号６５０と第２の遅延調整回路の６０２の出力を選択する。第２のセレクタ６１１は入力信号６５０に応じて第１の遅延調整回路６０１と第３の遅延調整回路６０３の出力を選択する。排他的否定論理和（ＥＸ−ＮＯＲ）回路６１２は第１、２のセレクタ６１０、６１１の出力の排他的論理積を求め、出力信号６６０を出力する。
【００４０】
ここで第１のセレクタ６１０は第１の遅延調整回路６０１の出力によって制御されているが、第３の遅延調整回路６０３の出力、または第１、第３の遅延調整回路６０１、６０３の出力の両方によって制御しても同様の効果が得られる。同様に第２のセレクタ６１１は入力信号６５０及び第２の遅延調整回路６０２の一方、または両方によって制御されても同様の効果が得られる。図１２は図１１に示した各部の動作波形を示している。
【００４１】
動作周波数f（サイクル時間ｃ＝１／ｆ）の入力信号６５０が第１、２，３の３つの遅延調整回路６０１、６０２、６０３に入力される（図１２（Ａ））。この入力信号６５０は、図示してない遅延調整回路により供給され、信号の立ち上がりが波形調整可能な信号である。入力信号６５０が第１、２，３の遅延調整回路６０１、６０２、６０３に入力される結果、周波数ｆを持った第１、２、３の内部信号が第１、２，３の遅延調整回路６０１、６０２、６０３より出力される
（図１２（Ｂ），（Ｄ），（Ｆ））。図１２（Ｃ）は、入力信号６５０の２／４周期だけ遅延させた信号、図１２（Ｅ）は、入力信号６５０の３／４周期だけ遅延させた信号である。
【００４２】
入力信号６５０、第１、２，３の遅延調整回路６０１、６０２、６０３の出力信号（内部信号）を第１、第２のセレクタ６１０、６１１で統合する。すなわち、入力信号６５０と第２の遅延調整回路６０２の出力信号とを第１のセレクタ６１０で統合し、第１の遅延調整回路６０１の出力信号と第３の遅延調整回路６０３の出力信号とを第２のセレクタ６１１で統合する。
【００４３】
ここで第１のセレクタ６１０は、第１の遅延調整回路６０１の出力信号がローレベルの期間に入力信号６５０を選択し、ハイレベルの期間で遅延調整回路６０２の出力信号を選択するように動作する。また、第２のセレクタ６１１は、入力信号６５０がローレベルの期間で遅延調整回路６０３の出力信号を選択し、ハイレベルの期間で遅延調整回路６０１の出力信号を選択するように動作する。この結果、第１のセレクタ６１０より入力信号６５０と第２の遅延調整回路６０２の出力信号とが統合された信号が出力され（図１２（Ｇ））、また第２のセレクタ６１１より第１の遅延調整回路６０１の出力信号と第３の遅延調整回路６０３の出力信号とが統合された信号が出力される（図１２（Ｈ））。
【００４４】
第１のセレクタ６１０の出力信号と第２のセレクタ６１１の出力信号は排他的論理積回路６１２により論理演算が行われ、入力信号６５０の動作周波数ｆの２倍の周波数を有する信号（クロック）を得ることができる（図１２（Ｉ））。
【００４５】
本発明の第５の実施の形態に係るクロック生成回路によれば、基準クロックを入力とし、半導体集積回路装置の内部レジスタの値、または内部メモリの値、または内部の論理信号、または外部の信号により遅延時間を調整することが可能な第１、第２、第３の３つの遅延調整回路の出力を第１、第２の２つのセレクタで統合し、これらのセレクタの出力を論理回路により排他的論理積をとるようにしたので、入力信号である基準クロックのデューティ比に関係なく、自由なデューティ比のクロックを生成することが可能となる。
【００４６】
次に、本発明の第６の実施の形態に係るクロック生成回路の構成を図１３に示す。同図において、本実施の形態に係るクロック生成回路は、半導体集積回路装置の内部レジスタの値、または内部メモリの値、または内部の論理信号、または外部の信号により遅延時間を調整することが可能な第１、第２、第３、第４の４つの遅延回路７００、７０１、７０２、７０３と、遅延調整回路７００、７０１、７０２、７０３の入力端は共通接続され、第２及び第４の遅延調整回路７０１、７０３の出力の一方または両方により第１または第３の遅延調整回路７００、７０２の出力を選択する第１のセレクタ７１０と、第１及び第３の遅延調整回路７００、７０２の出力の一方または両方により第２または第４の遅延調整回路７０１、７０３の出力を選択する第２のセレクタ７１１と、第１及び第２のセレクタ７１０、７１１の出力の排他的論理積を求める論理回路７２０とを有している。
【００４７】
図１３において、第１、第２、第３、第４の４つの遅延調整回路７００、７０１、７０２、７０３は入力側が共通接続され、入力信号（本実施の形態では、基準クロック）７５０が入力されるようになっている。第１、第２、第３、第４の遅延調整回路７００、７０１、７０２、７０３はの出力信号は、ＬＳＩ内部のレジスタ、内部信号、外部の信号のいずれかにより、それぞれ目標とするサイクル時間をｃ、セレクタと排他的論理積回路の遅延時間をτとしたとき、ＬＳＩ内部のレジスタ、内部信号、外部の信号のいずれかにより、第１の遅延調整回路７００は、（１／４ｃ―τ）の遅延時間を有するように、また第２の遅延調整回路７０１は、（２／４ｃ―τ）の遅延時間を有するように、それぞれ調整される。また第３の遅延調整回路７０２は、（３／４ｃ―τ）の遅延時間を有し、かつ反転されるように調整され、第４の遅延調整回路７０３は、（ｃ−τ）の遅延時間を有し、かつ反転するように調整される。
【００４８】
第１のセレクタ７１０は第２の遅延調整回路７０１の出力信号に応じて第１の遅延調整回路７００の出力と第３の遅延調整回路７０２の出力とを選択する。第２のセレクタ７１１は第１の遅延調整回路７００の出力信号に応じて第２の遅延調整回路７０１と第４の遅延調整回路７０３の出力とを選択する。排他的否定論理和（ＥＸ−ＮＯＲ）回路７２０は第１、２のセレクタ７１０、７１１の出力の排他的論理積を求め、出力信号７６０を出力する。
【００４９】
ここで、本実施の形態では第１のセレクタ７１０は第２の遅延調整回路７０１の出力によって制御されているが、第２，４の遅延調整回路７０１、７０３の出力の一方または両方によって制御しても同様の効果が得られる。同様に第２のセレクタ７１１は第１，第３の遅延調整回路７００、７０２の出力の一方、または両方によって制御されても同様の効果が得られる。
【００５０】
以上、本発明の第６の実施の形態に係るクロック生成回路によれば、基準クロックを入力とし、半導体集積回路装置の内部レジスタの値、または内部メモリの値、または内部の論理信号、または外部の信号により遅延時間を調整することが可能な第１、第２、第３、第４の４つの遅延調整回路の出力を第１、第２の２つのセレクタで統合し、これらのセレクタの出力を論理回路により排他的論理積をとるようにしたので、入力信号である基準クロックのデューティ比に関係なく、自由なデューティ比のクロックを生成することが可能となる。
【００５１】
本発明の他の実施の形態として、その基本的構成は上記の通りであるが、例えばサイクル時間の１／２の遅延時間を有するように調整された遅延調整回路を構成する場合、１／４の遅延時間を有するように調整された遅延調整回路を２個用いてもよいし、さらに微少な遅延時間を発生する遅延調整可能な遅延調整回路を用いて構成してもよい。
【００５２】
またここで重要なのは各遅延調整回路が発生する遅延時間の差分であり、差分が入力波形（クロック波形）のサイクル時間の１／ｎになるようにして、入力波形のｎ倍またはｎ／２倍の周波数を持った波形を生成することが重要である。さらにクロック生成回路の出力段に設けられる論理回路としての論理ゲートを排他的論理和とするか排他的論理積とするかによって、遅延調整回路がインバータとして動作するか、バッファとして動作するかが決定される。したがって、遅延回路として正論理、負論理のどちらを用いてもよい。なお、本発明が上記各実施例に限定されず、本発明の技術思想の範囲内において、各実施例は適宜変更され得ることは明らかである。
【００５３】
【発明の効果】
本発明の遅延調整回路によれば、各ゲートが直列接続され入力信号の遅延時間の微調整を行うための第１のゲート群と、該第１のゲート群のうち特定のゲートの出力側に第１のスイッチ手段を介して接続される負荷容量と、前記第１のゲート群の出力側に第２のスイッチ手段を介して接続され前記入力信号の遅延時間の粗調整を行うための第２のゲート群第１のゲート群のうち特定のゲートの出力側に接続される負荷容量及び第２のゲート群のゲート段数を調整することにより前記入力信号の遅延時間を調整するように第１、第２のスイッチ手段を制御する制御手段とを有するので、半導体集積回路装置の内部レジスタ値または内部信号、外部信号を制御することにより入力信号の遅延時間を調整することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る遅延調整回路の具体的構成を示す回路図。
【図２】図１に示す遅延調整回路の入出力関係を示すブロック図。
【図３】図２における遅延調整回路の入力信号としての基準クロックと出力信号としてのクロックの出力タイミング示すタイミングチャート。
【図４】本発明の第１の実施の形態に係るクロック生成回路の構成を示す回路図。
【図５】図４に示すクロック生成回路の各部の信号を示すタイミングチャート。
【図６】クロック生成回路により生成される調整可能な特定エッジを有するクロックの波形と、このクロックの特定エッジのタイミングで動作するフリップフロップが論理ゲート間に設けられた半導体集積回路装置の回路構成とを示す説明図。
【図７】本発明の第２の実施の形態に係るクロック生回路の構成を示す回路図。
【図８】本発明の第３の実施の形態に係るクロック生成回路の構成を示す回路図。
【図９】図８に示すクロック生成回路の各部の信号を示すタイミングチャート。
【図１０】本発明の第４の実施の形態に係るクロック生成回路の構成を示すブロック図。
【図１１】本発明の第５の実施の形態に係るクロック成回路の構成を示す回路図。
【図１２】図１１に示すクロック生成回路の各部の動作波形を示すタイミングチャート。
【図１３】本発明の第６の実施の形態に係るクロック生成回路の構成を示す回路図。
【図１４】従来のクロック生成回路に使用されているＰＬＬ回路の構成を示すブロック図。
【符号の説明】
１０第１のゲート群
１１〜１４インバータ
２０第２のゲート群
２１〜２３インバータチェーン
３０レジスタ群（制御手段）
４０〜４３、５０〜５３トランスファゲート（第１のスイッチ手段）
８０〜８３トランスファゲート（第２のスイッチ手段）
３００、３０２、３０３、４００、４１０遅延調整回路
３０１、３０４、４２０論理回路
４００クロック生成回路
４１２レジスタ
４１４可変遅延回路
４３０検出回路
４４０制御回路
５００基準クロック発生回路
５１０分配回路
６０１、６０２、６０３遅延調整回路
６１０、６１１セレクタ
６１２排他的論理積回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a delay adjustment circuit capable of adjusting a waveform used for generating a clock signal used for digital processing.
[0002]
[Prior art]
In a conventional clock generation circuit, a PLL circuit is often used to generate a clock obtained by multiplying the operating frequency of the reference clock by 0.5 × N (N = 3, 4, 5,...). As shown in FIG. 14, a commonly used PLL circuit 800 includes a phase comparison circuit 802, a low-pass filter (LPF) 804, a voltage controlled oscillator (VCO) 806, and a 1 / N frequency divider 808. It is configured. A clock distribution circuit 810 supplies the clock generated by the PLL circuit 800 to each unit.
[0003]
In the PLL circuit 800, a clock 807 that is N times the operation frequency of the reference clock 801 input to the PLL circuit 800 is generated. From the clock 807 generated by the PLL circuit 800, the clock distribution circuit 810 supplies an output clock 809 to each block in the semiconductor integrated circuit device (LSI). The comparison signal 810 obtained by dividing the output clock 809 by 1 / N by the 1 / N divider 808 is fed back, and the phase comparison circuit 802 detects the phase difference from the reference clock 801.
[0004]
The phase difference detection pulse 803, which is the output of the phase comparison circuit 802, has a pulse width corresponding to the phase difference, is integrated by the low-pass filter 804, and the VCO control voltage 805 having a value corresponding to the pulse width is a voltage controlled oscillation circuit. (VCO) 806 is input. Then, the oscillation frequency of the voltage controlled oscillation circuit 806 is changed according to the phase difference between the reference clock 801 and the comparison signal 810, and finally, the output 809 of the clock distribution circuit 810 is controlled to be synchronized with the reference clock 801.
[0005]
[Problems to be solved by the invention]
As described above, the PLL circuit is used to compensate for variations in the semiconductor integrated circuit, such as the transistor capability, the wiring thickness, and the wiring width, which are generated when the semiconductor integrated circuit is manufactured. However, in the PLL circuit, there is a phenomenon that the width of the output waveform increases and decreases with time when the power supply voltage rises and falls according to the operation rate fluctuation of the peripheral circuit. This is called jitter. As long as the PLL circuit operates to synchronize with the reference clock 801, jitter is never lost as long as the PLL circuit is used.
[0006]
If the waveform of the reference clock 801 is different from the expected waveform due to the change in the duty ratio, the phase comparison circuit may not operate as expected. When the jitter is large or the duty ratio is different from the estimated value at the time of design, the manufactured LSI may not operate, and there is a problem that remanufacturing or redesigning must be performed.
[0007]
The present invention has been made in view of such circumstances, and provides a delay adjustment circuit capable of adjusting the delay time of an input signal by controlling an internal register value, an internal signal, or an external signal of a semiconductor integrated circuit device. The first purpose is to provide it. The present invention also results from manufacturing variations of semiconductor integrated circuit devices using a delay adjustment circuit that can adjust the delay time by controlling internal register values, internal signals, or external signals of the semiconductor integrated circuit device. A second object of the present invention is to provide a clock generation circuit that can compensate for clock skew and duty ratio and has low jitter.
[0008]
[Means for Solving the Problems]
In order to achieve the above object, the invention according to claim 1 is characterized in that each gate is connected in series and a first gate group for finely adjusting the delay time of the input signal, and among the first gate group, A first load capacitor connected to the output side of the specific gate via the first transfer switch, and a second load capacitor connected to the gate output side of the next stage of the specific gate via the second transfer switch A load capacity of the first gate group, a second gate group connected to the output side of the first gate group via a switching means for coarse adjustment of the delay time of the input signal, and the first and second loads Control means for controlling the first and second transfer gates and the switch means to adjust the delay time of the input signal by adjusting the capacitance and the number of gate stages of the second gate group. The control hand Includes a register provided in the semiconductor integrated circuit device and capable of setting an output value by an internal signal, and the first and second transfer gates based on the register value set in the register By controlling the switching of the switch means, the gate output load and the number of gate stages of the second gate group are adjusted.
[0009]
According to a second aspect of the present invention, there is provided a first gate group in which each gate is connected in series to perform fine adjustment of a delay time of an input signal, and an output side of a specific gate in the first gate group A first load capacitor connected via a first transfer switch, a second load capacitor connected via a second transfer switch to the gate output side of the next stage of the specific gate, A second gate group connected to the output side of the first gate group via a switch means for performing coarse adjustment of the delay time of the input signal; the first and second load capacitors; and the second Control means for controlling the first and second transfer gates and the switch means to adjust the delay time of the input signal by adjusting the number of gate stages of the gate group, and the control means comprises: Semiconductor integrated circuit The first and second transfer gates and the switch means are provided on the basis of a register value set in the register, the register being provided in the device and capable of setting an output value from the outside by initialization. The gate output load and the number of gate stages of the second gate group are adjusted by switching and controlling.
[0010]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. FIG. 1 shows the configuration of the delay adjustment circuit according to the embodiment of the present invention. In the figure, the delay adjusting circuit according to the present embodiment includes inverters 11 to 14 constituting a first gate group 10 in which each gate is connected in series and finely adjusts a delay time of an input signal, Load capacitors 60 to 63 and 70 to 73 connected to the output sides of the inverters 12 and 13 through transfer gates 40 to 43 and 50 to 53 as first switch means in one gate group, and the first An inverter chain 21 constituting a second gate group 20 connected to the output side of the gate group 10 via transfer gates 80 to 83 as second switch means for performing coarse adjustment of the delay time of the input signal. 23 to 23, and the load capacity 60 to 63 and 70 to 73 connected to the output side of the inverters 12 and 13 in the first gate group 10 and the number of gate stages of the second gate group 20 are adjusted. Register group 30 as control means for controlling transfer gates 40-43, 50-53, 80-83 as first and second switch means so as to adjust the delay time of the input signal. is doing.
[0011]
The input side of the inverter 11 constituting the first gate group 10 is connected to the input terminal 100, the inverters 12, 13, and 14 are connected in order to the output side of the inverter 11, and the inverter chain is further connected to the output side of the inverter 14. 21 to 23 are connected in order. The inverter chains 21 to 23 are gate delay circuits configured by an even number of stages of inverters.
[0012]
The output side of the inverter 12 in the first gate group 10 is connected to the input side of the transfer gates 40 to 43, and the output side of the inverter 13 is connected to the input side of the transfer gates 50 to 53. Capacitors 60 to 63 are connected to the output sides of the transfer gates 40 to 43, respectively, and capacitors 70 to 73 are connected to the output sides of the transfer gates 50 to 53, respectively. The output sides of the inverter 14 and the inverter chains 21 to 23 are connected to the input sides of the transfer gates 80 to 83, respectively.
[0013]
Further, the output sides of the transfer gates 80 to 83 are connected in common and constitute a four-input selector that is controlled so that only one of the transfer gates 80 to 83 is selectively turned on. The output sides of the transfer gates 80 to 83 constituting the 4-input selector are connected to the output terminal 101 of the delay adjustment circuit via the buffer 90.
[0014]
Signals output from the registers 200 to 203 are supplied as control input signals to the transfer gates 40 to 43, respectively, and signals output from the registers 210 to 213 are supplied as control input signals to the transfer gates 50 to 53, respectively. By adjusting the control input signal supplied to the transfer gates 40 to 43 with the register value set in the registers 200 to 203, the capacitance value as the output load of the inverter 12 is set as a combined capacitance by the combination of the capacitors 60 to 63. be able to. Further, by adjusting the control input signal supplied to the transfer gates 50 to 53 with the register value set in the registers 210 to 213, the capacitance value is set as the combined capacity of the capacitors 70 to 73 as the output load of the inverter 13. can do.
[0015]
Assuming that the capacitance values of the capacitors 61 to 63 are 2 times, 4 times, and 8 times the capacitance value of the capacitor 60, the output load of the inverter 12 is combined in units of 1 from 0 to 15 times the capacitance value of the capacitor 60. The capacity value of the capacity can be adjusted. Similarly, when the capacitance values of the capacitors 71 to 73 are set to 2 times, 4 times, and 8 times the capacitance value of the capacitor 70, the output load of the inverter 13 is 1 time from 0 to 15 times the capacitance value of the capacitor 70. The capacity value of the composite capacity can be adjusted in units.
[0016]
The inverters 12 and 13 are designed such that the gate width of the PMOS transistor is increased to be smaller than the on-resistance of the NMOS transistor. With this design, the falling edge that requires the driving power of the NMOS transistor is more susceptible to the influence of the output load than the rising edge that requires the driving power of the PMOS transistor. Therefore, the fall of the signal output from the output terminal 101 can be changed by adjusting the output load of the inverter 12, and the rise of the signal output from the output terminal 101 adjusts the output load of the inverter 13. Can be varied. Therefore, the rising waveform and falling waveform of the signal output from the output terminal 101 can be adjusted by appropriate output load adjustment of the inverters 12 and 13, respectively.
[0017]
Signals output from the registers 220 and 221 are converted by a decoder (not shown) and supplied to the transfer gates 80 to 83 as control input signals. Only one of the transfer gates 80 to 83 is turned on by a control input signal supplied to the transfer gates 80 to 83, and the input data from the delay adjustment circuit 100 to the output terminal 101 are set by the setting data of the registers 220 and 221. The number of gate stages can be adjusted. Each of the registers 200 to 203, 210 to 213, 220, and 221 is provided in a semiconductor integrated circuit device (LSI), and a register value is set from the outside by an internal signal or by initialization. .
[0018]
In the delay adjustment circuit configured as described above, the output load of the inverters 12 and 13 is adjusted, that is, the delay time of the input signal is finely adjusted by adjusting the gate output load, and the input is adjusted by adjusting the number of input / output gate stages by switching the inverter chains 21 to 23. By roughly adjusting the delay time of the signal, it is possible to adjust the delay time of the rise and fall of the signal until the signal input from the input terminal 100 is output from the output terminal 101, respectively.
[0019]
In this embodiment, a register is used as the control means, and the delay time is controlled by the set value. However, the present invention is not limited to this, and the delay time is determined by an internal memory value, an internal logic signal, or an external signal. You may make it perform control of.
[0020]
As shown in FIG. 2, when a reference clock CLK0 is input as an input signal to the input terminal 100 of the delay adjustment circuit 300 shown in FIG. 1, a rising and falling waveform-adjustable clock having the same operating frequency as the reference clock CLK0. CLKi can be generated. FIG. 3 shows a waveform diagram of the reference clock CLK0 and the clock CLKi whose waveform can be adjusted.
[0021]
Next, FIG. 4 shows the configuration of the clock generation circuit according to the first embodiment of the present invention. The clock generation circuit according to the present embodiment has an exclusive OR operation between the delay adjustment circuit 300 configured as shown in FIG. 1 using the reference clock CLK0 as an input signal and the output signal of the reference clock CLK0 and the delay adjustment circuit 300. And an exclusive OR circuit 301 for performing
[0022]
In the above configuration, the delay adjustment circuit 300 generates a clock CLLj delayed by a quarter cycle with respect to the reference clock CLK input from the input terminal 110, and the exclusive OR circuit 301 generates the reference clock CLK0 and the clock CLLj. When the exclusive OR is taken, it is possible to generate the clock CLKn whose operating frequency is twice that of the reference clock CLK0. Since the waveform of the clock CLLj can be adjusted by controlling the register value, the falling edge of CLKn can be adjusted. FIG. 5 shows the output timing of the reference clock, the clock CLLj, and the clock CLKn. According to the clock generation circuit according to the first embodiment of the present invention, it is possible to compensate for the clock skew and the duty ratio due to the manufacturing variation of the semiconductor integrated circuit device, and to reduce the jitter.
[0023]
Next, a description will be given of a case where the semiconductor integrated circuit is designed on the assumption that the falling edge of the waveform is used as a clock timing signal that can be adjusted. 6A shows the waveform of the clock CLKn output from the clock generation circuit shown in FIG. 4, and FIG. 6B shows the configuration of the semiconductor integrated circuit device described above. This semiconductor integrated circuit device is provided between the clock generation circuit shown in FIG. 4, logic gates 370, 371, 372, and logic gates 370, 371, 372, and an adjustable specific edge (example of this example) in the clock generation circuit , Falling edge flip-flops 360 and 361 operating at the timing of the falling edge).
[0024]
In the above configuration, the clock edges 350 and 351 are input to the falling edge flip-flops 360 and 361, respectively. Reference numerals 370, 371, and 372 represent logic gates between the flip-flops. When LSI design using only the adjustable falling edge of the clock CLKn is performed, it is possible to minimize the effects of clock skew and jitter.
[0025]
Next, FIG. 7 shows the configuration of the clock generation circuit according to the second embodiment of the present invention. The clock generation circuit according to the present embodiment performs a logical operation of the delay adjustment circuit shown in FIG. 1 to which a reference clock is input, the reference clock and an output signal in the delay adjustment circuit, and operates N times with respect to the reference clock. An exclusive OR circuit 120 as a logic circuit that outputs a clock of a frequency, and a PMOS transistor 110 as setting means for fixing the output of the delay adjustment circuit to a constant value only in the non-operation mode, Based on the logical operation result of the sum circuit 120, a clock having an operation frequency that is one time the reference clock as the non-operation mode or N times the reference clock (two times in this embodiment) as the operation mode is output.
[0026]
The delay adjustment circuit is basically the same as the configuration shown in FIG. 1 as described above. As shown in FIG. 7, a precharge PMOS transistor 110 whose source is connected to the power supply is added to the node 91 of the delay adjustment circuit shown in FIG. 1, and a register 222 in the register group 30 ′ is added. In the clock generation circuit according to the present embodiment, the control inputs of the transfer gates 80 to 83 are all allowed to be in an off state, and in this case, the input signal that is input to the gate of the precharge PMOS transistor 110 is a non-input signal. The PMOS transistor 110 is controlled to be turned on by the operation signal.
[0027]
The signals of the registers 220 to 222 are decoded by a decoder (not shown) and supplied as control input signals to the transfer gates 80 to 83 and the precharge PMOS transistor 110, and the transfer gates 80 to 83 and the precharge PMOS transistor 110 are supplied. Only one of them is controlled to be on. When the precharge PMOS transistor 110 is on, the output of the delay adjustment circuit, that is, the output of the buffer 90 becomes a constant value 1 and the non-operation mode is set. Therefore, by configuring the clock generation circuit using the exclusive OR circuit 120 that performs the exclusive OR operation between the output of the delay adjustment circuit having the non-operation mode and the reference clock input from the force terminal 100, Since the clock output from the delay adjustment circuit can be set to a fixed value 1 regardless of the waveform of the reference clock, the operating frequency of the clock output from the output terminal 122 is set to the non-operation mode by setting the register value. It is possible to generate a clock that is one time and twice the reference clock as the operation mode.
[0028]
FIG. 8 shows a clock generation circuit as a third embodiment of the present invention, and FIG. 9 shows an output timing of the reference clock and the output clock of each part. In the clock generation circuit of FIG. 4, a clock delayed by a quarter cycle is generated by the delay adjustment circuit 300. However, in the clock generation circuit shown in FIG. The delay adjustment circuit 303 generates a clock CLKy delayed by 1/3 period.
[0029]
When an exclusive OR is performed on the reference clock CLK0, the clock CLKx delayed by 1/6 period, and the clock CLKy delayed by 1/3 period by the exclusive OR circuit 304, the operating frequency is tripled with respect to the reference clock CLK0. The clock CLKz capable of controlling the waveform can be generated. Similarly, according to the present embodiment, the waveform control of the N-times operating frequency with respect to the reference clock CLK0 is performed by performing the logical operation of the outputs of the plurality of delay adjustment circuits having the reference clocks as inputs and having different delay times. Possible clocks can be generated.
[0030]
Next, FIG. 10 shows a configuration of a clock generation circuit according to the fourth embodiment of the present invention. The clock generation circuit 400 according to this embodiment includes a delay adjustment circuit 410 illustrated in FIG. 1 or 7, a logic circuit 420 that performs a logical operation of an output clock of the delay adjustment circuit 410, and a clock output of the clock generation circuit 400. The detection circuit 430 for detecting the duty ratio and clock skew of the delay adjustment circuit 410 and the register value of the register 410 in the delay adjustment circuit 410 are adjusted so as to have a preset duty ratio and clock skew based on the detection output of the detection circuit 430. And a control circuit 440 for renewal. The delay adjustment circuit 410 includes a register 410 and a variable delay circuit 414. The delay adjustment circuit 410 has the same configuration as the delay adjustment circuit shown in FIG. 1 or FIG. 7, the register 410 corresponds to the register group 30 or 30 ′ shown in FIG. 1 or FIG. 7, and the variable delay circuit is shown in FIG. Alternatively, this corresponds to a configuration in which the register group 30 or 30 ′ is removed from the delay adjustment circuit shown in FIG. Reference numeral 500 is a reference clock generation circuit, and 510 is a distribution circuit.
[0031]
In the above configuration, the reference clock 501 output from the reference clock generation circuit 500 is input to the delay adjustment circuit 410, and the logic operation of the output 415 of the delay adjustment circuit and the reference clock 501 is performed by the logic circuit 420. A clock 421 having an operating frequency N times that of the reference clock 501 is generated. An output clock 512 is output from the clock 421 by the distribution circuit 510 and distributed to each block in the LSI.
[0032]
The detection circuit 430 detects the duty ratio and clock skew of the output clock 511 from a part 511 of the output clock of the distribution circuit 510, and detects the deviation between these detected values and the expected clock waveform. When the duty ratio or clock skew of the output clock 511 is different from the expected value, the control circuit 440 adjusts the register based on the output 431 of the detection circuit 430 in order to adjust the waveform of the output clock 421 by the delay adjustment circuit 410. Set to an appropriate value. The delay time of the clock in the variable delay circuit 420 is adjusted by the register value 411 set by the output 441 of the control circuit 440, and the output clock 421 is corrected so that the duty ratio and the clock skew match the expected value.
[0033]
According to the clock generation circuit according to the present embodiment, the delay adjustment circuit that adjusts the delay time of the input signal based on the set value of the register without using the PLL circuit, the duty ratio of the clock output of the clock generation circuit, and A detection circuit that detects a clock skew; and a control circuit that dynamically updates a register value in the delay adjustment circuit so as to obtain a preset duty ratio and clock skew based on the detection output of the detection times. Therefore, it is possible to automatically adjust the clock duty ratio and the clock skew so that they become the expected values.
[0034]
As another embodiment of the present invention, the basic configuration is as described above. However, the number of delay adjustment circuits used in the clock generation circuit in the above-described embodiment is not limited to one, and may be two or more. Good. Capacitance values that are set to 2 times, 4 times, and 8 times as load elements of the delay adjustment circuit in each of the above embodiments are not limited to this. As a load element, there are various methods such as using a gate input such as an inverter. In addition, the gate width ratio of the NMOS transistor and the PMOS transistor of the inverter for adjusting the output load capacitance can be designed to make the on-resistance of the NMOS transistor smaller.
[0035]
In addition, the number of transfer gates and registers for fine adjustment and coarse adjustment of the delay adjustment circuit in the above embodiment is merely an example, and is not limited thereto. Further, switch means other than the transfer gate may be used. Furthermore, although an inverter is used as the delay element of the delay adjustment circuit in the above embodiment, a gate other than the inverter can be used, and the number of gate stages is not limited. In addition, the example in which the exclusive OR circuit is used as the logic circuit that performs the logical operation of the output of the delay adjustment circuit has been described, but not limited thereto, instead of the exclusive OR circuit, an exclusive NAND circuit and In this case, the clock waveform can be inverted, and in this case, the adjustable clock edge is also inverted.
[0036]
In the delay adjustment circuit having the non-operation mode in the above embodiment, the fixed value output is realized by the precharge PMOS transistor, but the fixed value can also be output by using the NMOS transistor. The fixed value is not limited to 1.
[0037]
Next, FIG. 11 shows a configuration of a clock generation circuit according to the fifth embodiment of the present invention. In the figure, the clock generation circuit according to this embodiment can adjust the delay time by the value of the internal register of the semiconductor integrated circuit device, the value of the internal memory, the internal logic signal, or the external signal. The first, second, and third delay adjustment circuits 601, 602, and 603 and the input terminals of the three delay adjustment circuits 601 to 603 are connected in common, and the first and third delay adjustment circuits 601 and 603 are connected to each other. A first selector 610 that selects the input of the three delay adjustment circuits 601 to 603 or the output of the second delay adjustment circuit 602 by one or both of the outputs, and the 601 to 603 inputs of the three delay adjustment circuits and the first A second selector 611 that selects the output of the first or third delay adjustment circuit 601 or 603 based on one or both of the outputs of the second delay adjustment circuit 602; And a logic circuit 612 for obtaining an exclusive logical product of said first output signal of the second selector 610 and 611.
[0038]
In FIG. 11, the input sides of the first, second, and third delay adjustment circuits 601, 602, and 603 are commonly connected, and an input signal (in this embodiment, a reference clock) 650 is input. ing. The output signals from the first, second, and third delay adjustment circuits 601, 602, and 603 are output from the LSI internal register, the internal signal, or the external signal, and the first delay adjustment circuit 601 has a target. The second delay adjustment circuit 602 has a delay time of 2/4 of the cycle time c and is adjusted to be inverted, The delay adjustment circuit 603 of 3 has a delay time 3/4 of the cycle time c and is adjusted so as to be inverted.
[0039]
The first selector 610 selects the input signal 650 and the output of the second delay adjustment circuit 602 according to the output of the first delay adjustment circuit 601. The second selector 611 selects the outputs of the first delay adjustment circuit 601 and the third delay adjustment circuit 603 according to the input signal 650. An exclusive negative OR (EX-NOR) circuit 612 calculates an exclusive logical product of the outputs of the first and second selectors 610 and 611 and outputs an output signal 660.
[0040]
Here, the first selector 610 is controlled by the output of the first delay adjustment circuit 601, but the output of the third delay adjustment circuit 603, or the output of the first and third delay adjustment circuits 601 and 603. The same effect can be obtained by controlling both. Similarly, even if the second selector 611 is controlled by one or both of the input signal 650 and the second delay adjustment circuit 602, the same effect can be obtained. FIG. 12 shows an operation waveform of each part shown in FIG.
[0041]
An input signal 650 having an operating frequency f (cycle time c = 1 / f) is input to the first, second, and third delay adjustment circuits 601, 602, and 603 (FIG. 12A). This input signal 650 is supplied by a delay adjustment circuit (not shown) and is a signal whose waveform can be adjusted at the rising edge of the signal. As a result of the input signal 650 being input to the first, second, and third delay adjustment circuits 601, 602, and 603, the first, second, and third internal signals having the frequency f become the first, second, and third delay adjustment circuits. Output from 601 602 603
(FIG. 12 (B), (D), (F)). 12C shows a signal delayed by 2/4 period of the input signal 650, and FIG. 12E shows a signal delayed by 3/4 period of the input signal 650.
[0042]
The input signal 650 and the output signals (internal signals) of the first, second, and third delay adjustment circuits 601, 602, and 603 are integrated by the first and second selectors 610 and 611. That is, the input signal 650 and the output signal of the second delay adjustment circuit 602 are integrated by the first selector 610, and the output signal of the first delay adjustment circuit 601 and the output signal of the third delay adjustment circuit 603 are combined. Integration is performed by the second selector 611.
[0043]
Here, the first selector 610 operates to select the input signal 650 when the output signal of the first delay adjustment circuit 601 is at a low level and to select the output signal of the delay adjustment circuit 602 during a period when the output signal is high. To do. The second selector 611 operates so as to select the output signal of the delay adjustment circuit 603 when the input signal 650 is at a low level and to select the output signal of the delay adjustment circuit 601 when the input signal 650 is at a high level. As a result, the first selector 610 outputs a signal in which the input signal 650 and the output signal of the second delay adjustment circuit 602 are integrated (FIG. 12G), and the second selector 611 outputs the first signal. A signal in which the output signal of the delay adjustment circuit 601 and the output signal of the third delay adjustment circuit 603 are integrated is output (FIG. 12H).
[0044]
The output signal of the first selector 610 and the output signal of the second selector 611 are subjected to a logical operation by an exclusive logical product circuit 612, and a signal (clock) having a frequency twice the operating frequency f of the input signal 650 is obtained. Can be obtained (FIG. 12I).
[0045]
According to the clock generation circuit of the fifth embodiment of the present invention, the value of the internal register of the semiconductor integrated circuit device, the value of the internal memory, the internal logic signal, or the external signal is input with the reference clock as an input. The outputs of the first, second, and third delay adjustment circuits that can adjust the delay time are integrated by the first and second selectors, and the outputs of these selectors are excluded by the logic circuit. Since a logical product is obtained, it is possible to generate a clock with a free duty ratio regardless of the duty ratio of the reference clock as an input signal.
[0046]
Next, FIG. 13 shows the configuration of the clock generation circuit according to the sixth embodiment of the present invention. In the figure, the clock generation circuit according to this embodiment can adjust the delay time by the value of the internal register of the semiconductor integrated circuit device, the value of the internal memory, the internal logic signal, or the external signal. The input terminals of the first, second, third, and fourth delay circuits 700, 701, 702, and 703 and the delay adjustment circuits 700, 701, 702, and 703 are connected in common, and the second and fourth A first selector 710 that selects the output of the first or third delay adjustment circuit 700, 702 by one or both of the outputs of the delay adjustment circuits 701, 703, and the first and third delay adjustment circuits 700, 702; The output of the second selector 711 that selects the output of the second or fourth delay adjustment circuits 701 and 703 by one or both of the outputs, and the outputs of the first and second selectors 710 and 711 And a logic circuit 720 for obtaining an exclusive logical product.
[0047]
In FIG. 13, the first, second, third, and fourth delay adjustment circuits 700, 701, 702, and 703 are commonly connected on the input side, and an input signal (in this embodiment, a reference clock) 750 is input. It has come to be. The output signals of the first, second, third, and fourth delay adjustment circuits 700, 701, 702, and 703 are respectively set to target cycle times depending on any one of the LSI internal register, internal signal, and external signal. , And τ is the delay time of the selector and the exclusive logical product circuit, the first delay adjustment circuit 700 is (1 / 4c−τ) according to any one of the LSI internal register, internal signal, and external signal. ), And the second delay adjustment circuit 701 is adjusted so as to have a delay time of (2 / 4c−τ). The third delay adjustment circuit 702 has a delay time of (3 / 4c−τ) and is adjusted to be inverted, and the fourth delay adjustment circuit 703 has a delay time of (c−τ). And adjusted to invert.
[0048]
The first selector 710 selects the output of the first delay adjustment circuit 700 and the output of the third delay adjustment circuit 702 according to the output signal of the second delay adjustment circuit 701. The second selector 711 selects the outputs of the second delay adjustment circuit 701 and the fourth delay adjustment circuit 703 in accordance with the output signal of the first delay adjustment circuit 700. An exclusive negative OR (EX-NOR) circuit 720 obtains an exclusive logical product of the outputs of the first and second selectors 710 and 711 and outputs an output signal 760.
[0049]
Here, in this embodiment, the first selector 710 is controlled by the output of the second delay adjustment circuit 701, but is controlled by one or both of the outputs of the second and fourth delay adjustment circuits 701 and 703. However, the same effect can be obtained. Similarly, the same effect can be obtained even if the second selector 711 is controlled by one or both of the outputs of the first and third delay adjustment circuits 700 and 702.
[0050]
As described above, according to the clock generation circuit according to the sixth embodiment of the present invention, the reference clock is input, the value of the internal register of the semiconductor integrated circuit device, the value of the internal memory, the internal logic signal, or the external The outputs of the first, second, third, and fourth delay adjustment circuits that can adjust the delay time using the first signal are integrated by the first and second selectors, and the outputs of these selectors Since the logic circuit takes an exclusive logical product, it is possible to generate a clock with a free duty ratio regardless of the duty ratio of the reference clock as an input signal.
[0051]
As another embodiment of the present invention, the basic configuration is as described above. For example, when a delay adjustment circuit adjusted to have a delay time that is ½ of the cycle time is configured, ¼. Two delay adjustment circuits adjusted so as to have the delay time may be used, or a delay adjustment circuit capable of delay adjustment that generates a minute delay time may be used.
[0052]
Also important here is the difference in delay time generated by each delay adjustment circuit. The difference is 1 / n of the cycle time of the input waveform (clock waveform) so that it is n times or n / 2 times the input waveform. It is important to generate a waveform having a frequency of. Furthermore, it is determined whether the delay adjustment circuit operates as an inverter or a buffer depending on whether the logic gate as a logic circuit provided in the output stage of the clock generation circuit is an exclusive OR or an exclusive OR. Is done. Therefore, either positive logic or negative logic may be used as the delay circuit. It should be noted that the present invention is not limited to the above-described embodiments, and it is obvious that the embodiments can be appropriately changed within the scope of the technical idea of the present invention.
[0053]
【The invention's effect】
According to the delay adjustment circuit of the present invention, each gate is connected in series, and the first gate group for finely adjusting the delay time of the input signal is connected to the output side of a specific gate in the first gate group. A load capacitor connected via the first switch means and a second capacitor connected to the output side of the first gate group via the second switch means for coarse adjustment of the delay time of the input signal. The first and second gate groups are adjusted such that the delay time of the input signal is adjusted by adjusting the load capacitance connected to the output side of the specific gate of the first gate group and the number of gate stages of the second gate group. Control means for controlling the second switch means, so that the delay time of the input signal can be adjusted by controlling the internal register value, internal signal or external signal of the semiconductor integrated circuit device.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a specific configuration of a delay adjustment circuit according to an embodiment of the present invention.
FIG. 2 is a block diagram showing an input / output relationship of the delay adjustment circuit shown in FIG.
3 is a timing chart showing output timings of a reference clock as an input signal and a clock as an output signal of the delay adjustment circuit in FIG. 2;
FIG. 4 is a circuit diagram showing a configuration of a clock generation circuit according to the first embodiment of the present invention.
FIG. 5 is a timing chart showing signals at various parts of the clock generation circuit shown in FIG. 4;
6 is a circuit configuration of a semiconductor integrated circuit device in which a waveform of a clock having an adjustable specific edge generated by a clock generation circuit and a flip-flop operating at the timing of the specific edge of the clock are provided between logic gates. FIG.
FIG. 7 is a circuit diagram showing a configuration of a clock generation circuit according to a second embodiment of the present invention.
FIG. 8 is a circuit diagram showing a configuration of a clock generation circuit according to a third embodiment of the present invention.
FIG. 9 is a timing chart showing signals at various parts of the clock generation circuit shown in FIG. 8;
FIG. 10 is a block diagram showing a configuration of a clock generation circuit according to a fourth embodiment of the present invention.
FIG. 11 is a circuit diagram showing a configuration of a clock generating circuit according to a fifth embodiment of the present invention.
12 is a timing chart showing operation waveforms of respective units of the clock generation circuit shown in FIG.
FIG. 13 is a circuit diagram showing a configuration of a clock generation circuit according to a sixth embodiment of the present invention.
FIG. 14 is a block diagram showing a configuration of a PLL circuit used in a conventional clock generation circuit.
[Explanation of symbols]
10 First gate group
11-14 Inverter
20 Second gate group
21-23 Inverter chain
30 registers (control means)
40-43, 50-53 Transfer gate (first switch means)
80-83 Transfer gate (second switch means)
300, 302, 303, 400, 410 Delay adjustment circuit
301, 304, 420 Logic circuit
400 clock generation circuit
412 registers
414 Variable delay circuit
430 detection circuit
440 control circuit
500 Reference clock generator
510 Distribution circuit
601 602 603 Delay adjustment circuit
610, 611 selector
612 Exclusive AND circuit

Claims

各ゲートが直列接続され入力信号の遅延時間の微調整を行うための第１のゲート群と、
該第１のゲート群のうち特定のゲートの出力側に第１のトランスファースイッチを介して接続される第１の負荷容量と、
前記特定のゲートの次段のゲート出力側に第２のトランスファースイッチを介して接続される第２の負荷容量と、
前記第１のゲート群の出力側にスイッチ手段を介して接続され前記入力信号の遅延時間の粗調整を行うための第２のゲート群と、
前記第１、第２の負荷容量及び前記第２のゲート群のゲート段数を調整することにより前記入力信号の遅延時間を調整するように前記第１、第２のトランスファーゲート、及び前記スイッチ手段を制御する制御手段とを有し、
前記制御手段は、半導体集積回路装置内に設けられ、内部信号により出力値を設定することができるレジスタを含んで構成され、
前記レジスタに設定されたレジスタ値に基づいて前記第１、第２のトランスファーゲート及び前記スイッチ手段を切換制御することにより、ゲート出力負荷及び前記第２のゲート群のゲート段数を調整する遅延調整回路であって、
前記第１のゲート群のうち、前記第１の負荷容量が接続された前記特定のゲートと前記第２の負荷容量が接続された前記特定のゲートは、インバータから構成され前記インバータを構成する PMOS トランジスタのオン抵抗は、前記インバータを構成する NMOS トランジスタのオン抵抗より小さく、前記特定のゲート出力負荷をそれぞれ独立に調整させることにより、前記遅延調整回路の出力端子から出力される信号の立ち上がりと立下がりをそれぞれ独立に変動させることを特徴とする遅延調整回路。 A first gate group in which each gate is connected in series to finely adjust the delay time of the input signal;
A first load capacitor connected to an output side of a specific gate of the first gate group via a first transfer switch;
A second load capacitance connected to the gate output side of the next stage of the specific gate via a second transfer switch;
A second gate group connected to the output side of the first gate group via a switching means for performing rough adjustment of the delay time of the input signal;
The first and second transfer gates and the switch means so as to adjust the delay time of the input signal by adjusting the first and second load capacitances and the number of gate stages of the second gate group; Control means for controlling,
The control means includes a register provided in the semiconductor integrated circuit device and capable of setting an output value by an internal signal.
The first on the basis of the set register value to the register, by switching control of the second transfer gate and said switch means, delay you adjust the number of gate stages of the gate output load and the second gate group An adjustment circuit ,
In the first gate group, the specific gate to which the first load capacitor is connected and the specific gate to which the second load capacitor is connected are formed of an inverter, and the PMOS constituting the inverter The on-resistance of the transistor is smaller than the on-resistance of the NMOS transistor constituting the inverter, and the rising and rising of the signal output from the output terminal of the delay adjusting circuit are adjusted by independently adjusting the specific gate output load. A delay adjustment circuit characterized by varying the fall independently.

各ゲートが直列接続され入力信号の遅延時間の微調整を行うための第１のゲート群と、
該第１のゲート群のうち特定のゲートの出力側に第１のトランスファースイッチを介して接続される第１の負荷容量と、
前記特定のゲートの次段のゲート出力側に第２のトランスファースイッチを介して接続される第２の負荷容量と、
前記第１のゲート群の出力側にスイッチ手段を介して接続され前記入力信号の遅延時間の粗調整を行うための第２のゲート群と、
前記第１、第２の負荷容量及び前記第２のゲート群のゲート段数を調整することにより前記入力信号の遅延時間を調整するように前記第１、第２のトランスファーゲート、及び前記スイッチ手段を制御する制御手段とを有し、
前記制御手段は、半導体集積回路装置内に設けられ、初期化により外部から出力値を設定することができるレジスタを含んで構成され、
前記レジスタに設定されたレジスタ値に基づいて前記第１、第２のトランスファーゲート及び前記スイッチ手段を切換制御することにより、ゲート出力負荷及び前記第２のゲート群のゲート段数を調整する遅延調整回路であって、
前記第１のゲート群のうち、前記第１の負荷容量が接続された前記特定のゲートと前記第２の負荷容量が接続された前記特定のゲートは、インバータから構成され前記インバータを構成する PMOS トランジスタのオン抵抗は、前記インバータを構成する NMOS トランジスタのオン抵抗より小さく、前記特定のゲート出力負荷をそれぞれ独立に調整させることにより、前記遅延調整回路の出力端子から出力される信号の立ち上がりと立下がりをそれぞれ独立に変動させることを特徴とする遅延調整回路。 A first gate group in which each gate is connected in series to finely adjust the delay time of the input signal;
A first load capacitor connected to an output side of a specific gate of the first gate group via a first transfer switch;
A second load capacitance connected to the gate output side of the next stage of the specific gate via a second transfer switch;
A second gate group connected to the output side of the first gate group via a switching means for performing rough adjustment of the delay time of the input signal;
The first and second transfer gates and the switch means so as to adjust the delay time of the input signal by adjusting the first and second load capacitances and the number of gate stages of the second gate group; Control means for controlling,
The control means is provided in a semiconductor integrated circuit device, and includes a register that can set an output value from the outside by initialization,
The first on the basis of the set register value to the register, by switching control of the second transfer gate and said switch means, delay you adjust the number of gate stages of the gate output load and the second gate group An adjustment circuit ,
In the first gate group, the specific gate to which the first load capacitor is connected and the specific gate to which the second load capacitor is connected are formed of an inverter, and the PMOS constituting the inverter The on-resistance of the transistor is smaller than the on-resistance of the NMOS transistor constituting the inverter, and the rising and rising of the signal output from the output terminal of the delay adjusting circuit are adjusted by independently adjusting the specific gate output load. A delay adjustment circuit characterized by varying the fall independently.

前記PMOSトランジスタのゲート幅が前記NMOSトランジスタのゲート幅よりも大きいことを特徴とする請求項１または２に記載の遅延調整回路。 3. The delay adjusting circuit according to claim 1, wherein the gate width of the PMOS transistor is larger than the gate width of the NMOS transistor.