JP2004078120A - 半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】被処理基板に絶縁膜を形成する工程と、前記縁膜上に少なくとも溶剤および酸発生剤を含む基板処理剤を塗布する工程と、前記基板処理剤塗布後の前記絶縁膜上にレジストを塗布する工程と、前記レジストがリソグラフィーによってパターニングされる工程と、前記レジストのパターニングが第1のドライエッチングによって前記第1の絶縁膜に転写される工程を有することを特徴とする半導体装置の製造方法。
【選択図】 図2
Description
【発明の属する技術分野】
本発明は半導体装置の製造方法に係り、更には化学増幅型レジストを用いたパターン形成方法に関する。
【0002】
近年、半導体素子の微細化に伴い、リソグラフィー工程における露光波長の短波長化が進み、すでに遠紫外光(DUV)であるkrFもしくはArFがおもに用いられるようになっている。
【0003】
前記したようなDUVを露光波長に用いた場合には、従来のi線などと比較して基板反射による多重干渉の影響を受けやすくなるため、レジストの下にBARC(Bottom anti reflection coating)と呼ばれる反射防止膜を形成して反射と多重干渉の影響を受けにくくする手法がとられることが多い。
【0004】
また、DUVを用いた場合には、解像度を向上させるために併せて開口数の大きな露光系を使うことが多いため、焦点深度を確保することが困難となり、レジストの薄膜化が必須となる。薄膜化したレジストによるエッチング耐性の問題を解決するため、レジストの下に当該レジストと組成の異なる膜を形成し、その膜をマスクとしてエッチングする手法が開発されている。
【0005】
このように、現在ではレジストを多層化して使用することが有効な手法として確立してきている。
【0006】
【従来の技術】
また、現在はレジストの解像度の向上と感度の向上のために、化学増幅型レジストを用いることが一般的である。化学増幅型レジストとはレジスト中に露光により酸を発生し、さらに触媒反応を伴って酸の発生が進んで、レジストをアルカリ可溶な分子構造に変化させる酸発生剤が添加されたレジストである。これはポジ型レジストの場合であるが、ネガ型レジストも存在する。
【0007】
しかしながら、このような化学増幅型レジストを用いた場合、酸の拡散の度合いによってパターニングの寸法や解像度が変化し、例えばパターニングがレジスト界面の酸もしくは塩基の影響を受ける場合がある。
【0008】
例えば、前記したようにレジストの下にBARCを形成した場合、レジストによってはパターン形成の際に裾引きと呼ばれる形状不良が生じることがある。裾引きとは除去するべきパターンの下部にレジストが斜めに残存してしまう現象である。これはレジスト中の酸発生剤から発生した酸が、BARC中の成分によって失活してしまうため生じる現象である。
【0009】
以下、多層レジストによるプロセスの場合、例えば3層プロセスを例にとって考えてみる。3層プロセスとはレジストの下に、例えばSOG膜などの絶縁膜、さらに当該SOG膜の下にノボラック樹脂などのポリマー膜を形成して、当該ポリマー膜の下の加工対象膜にパターンを形成する方法である。最上部に形成されたレジストパターンによって絶縁膜をエッチングしてパターン形成を行った後、さらに当該絶縁膜をマスクにしてポリマー膜をエッチングし、さらに当該ポリマー膜のパターンを当該ポリマーの下のエッチングの加工対象膜である、例えばシリコン酸化膜などの絶縁膜にドライエッチングで転写する方法である。最下層のポリマー膜は前記した反射防止のためのBARCの働きをする。この方法は、前記したように最上層のレジストを薄膜化することが可能であるため、近年広く用いられている。
【0010】
しかし、前記したような3層プロセスの場合には、前記BARCを用いた場合と同様に、最上部に形成された化学増幅型レジストから発生した酸が、当該レジストの下地であるSOG膜中の成分によって失活させられてしまい、前記BARCプロセスの場合と同様に裾引き形状が発生してしまう。
【0011】
そこで、現状は、BARCもしくはSOG膜に酸発生剤を添加し、失活した酸を補ってパターン形状の調整を行っている。
【0012】
【発明が解決しようとする課題】
しかし、レジストの下地の膜に酸発生剤を添加した場合、たとえばBARCとレジストの界面、もしくはSOGとレジストの界面で酸濃度が増大し、余剰な酸がレジストの保護基を外してアルカリ可溶となり、レジスト界面において食込みの問題が生じる。また、ネガレジストの場合は逆にレジストボトムの裾引きやスカム残渣などが問題要因となる。
【0013】
また、SOG膜の場合は酸発生剤の添加によってレジストとの密着性も悪化することがある。さらに、酸発生剤からの発生酸を前記SOG膜中に一様に分布させることが困難であり、面内でパターン形状にばらつきが生じることがある。さらに、レティクルの被覆率によって露光量が変わるために酸の発生効率が変わり、酸発生剤の量を適正化するのが非常に難しく、またレジストを変更した場合もSOGの酸発生剤添加と調整に時間がかかる問題があった。
【0014】
図1(a),(b)は、前記した従来技術による3層プロセスによるパターン形成において、レジストパターンが倒れてしまった例である。図中AおよびBで示すパターンは被処理基板より剥離しており、いわゆるパターン倒れが発生している。このような現象は前記したようなレジストと下地膜との界面の余剰酸が原因となっている可能性が考えられる。
【0015】
そこで、本発明では上記の問題を解決した有用な半導体装置の製造方法を提供することを統括的目的とする。
【0016】
本発明の具体的課題は、レジスト下地膜に弱酸を発生する酸発生剤を添加した基板処理剤を塗布することにより、レジストと下地膜の界面の余剰酸を前記弱酸により酸置換してパターニング形状を制御することにある。
【0017】
【課題を解決するための手段】
本発明は上記の課題を、被処理基板に絶縁膜を形成する工程と、前記絶縁膜上に少なくとも溶剤および酸発生剤を含む基板処理剤を塗布する工程と、前記基板処理剤塗布後の前記絶縁膜上にレジストを塗布する工程と、前記レジストがリソグラフィーによってパターニングされる工程と、前記レジストのパターニングがドライエッチングによって前記絶縁膜に転写される工程を有することを特徴とする半導体装置の製造方法により、解決する。
【0018】
本発明によれば、レジスト下地の絶縁膜上に基板処理剤を塗布することにより、当該絶縁膜上にレジストを塗布した場合のレジストパターン倒れや、レジスト剥離といった不具合を防止し、良好なパターン形成を行うことが可能となる。前記レジスト倒れやレジスト剥離は、前記絶縁膜や前記レジストに添加された酸発生剤から発生する余剰な酸が、前記絶縁膜と前記レジストの界面において、前記レジストの余剰な反応を引き起こすことで発生する。本発明では、前記絶縁膜上に弱酸を発生する酸発生剤を添加した基板処理剤を塗布することにより、前記したような余剰な酸を前記弱酸で酸置換して、レジストのパターン形成への余剰な酸の影響を排除し、良好なパターン形成が可能となる。
【0019】
【発明の実施の形態】
次に、本発明の実施例を図面に基づいて以下に説明する。
[第1実施例]
本発明による半導体装置の製造方法について、図2(a)〜(f)、図3(g)〜(i)の工程順に説明する。
【0020】
まず、図2(a)に示すように、素子などが形成された半導体基板(図示せず)の上に形成されたシリコン酸化膜10上に、ポリマーであるノボラック樹脂11をコーターによるスピンオン法により塗布してキュアし、同様に無機膜であるSOG膜12を塗布して熱処理を行う。前記したように、前記SOG膜12には、酸発生剤が添加されている。このようにして前記シリコン酸化膜10上に前記ノボラック樹脂11と、さらにその上にSOG膜12が形成される。
【0021】
次に図2(b)において、本発明による基板処理剤13を前記SOG膜上に塗布し、スピンオンにて面内に均一に伸ばす。この前記基板処理剤13は、後述するように、溶剤中に塩基性物質を入れたものである。従来工程ではここでシンナーなどの溶剤を塗布していたが、本発明ではその代わりに前記基板処理剤13を塗布する。そのため、従来の工程数と変わることなく、しかもこの工程の直後に前記基板処理剤13が未乾燥の状態でレジストを塗布すれば、当該シンナーを塗布することで得られていた、いわゆる省レジと呼ばれる塗布性の向上の効果も得られる。
【0022】
次に、図2(c)においてArFレジスト14を塗布する。これは前記したように感光剤に酸発生剤を用いている化学増幅型のレジストである。
【0023】
次に図2(d)において、ArFエキシマレーザを使った露光を行う。ここで前記したように、前記ArFレジスト14と前記SOG膜12中の酸発生剤が感光して酸を発生する。このとき、前記基板処理剤に添加した酸発生剤からも弱い酸を発生する。
【0024】
さらに図2(e)においてPEB(ポスト・エクスポージャー・ベーク)と呼ばれる加熱が行われ、前記露光により発生した酸が拡散する。従来はこの段階で前記SOG膜に添加された酸発生剤から発生した酸が拡散し、前記SOG膜12と前記レジスト14の界面に析出して、前記レジスト14の現像時にパターン倒れが生じるなど、パターン形成に悪影響を及ぼしていた。
【0025】
しかし、本発明では前記SOG膜12上に塗布した前記基板処理剤13に添加した酸発生剤から発生する弱酸が、前記SOG膜12中または前記レジスト14中から発生する余剰な酸を酸置換するため、当該余剰な酸の悪影響を排して、良好なパターン形成を行うことができる。この際、前記基板処理剤13に添加された酸発生剤から発生する弱酸が、当該弱酸が前記レジスト14または前記SOG膜12中より前記レジスト14と前記SOG膜12の界面に供給される酸より弱いことが重要である。また、前記弱酸が前記レジスト14の保護基をはずしてアルカリ可溶に変化させないような酸強度となるように、前記基板処理剤に添加される酸発生剤の量が調整されている。
【0026】
図2(f)においては現像処理が行われ、従来みられたようなパターン倒れなどが生じることなく、また逆に酸の失活による未反応での残渣などがない良好なパターン形状が得られる。
【0027】
次に図3(g)において、CHF3およびO2を用いたドライエッチング工程により、前記SOG膜12にパターン形成を行う。
【0028】
その後、図3(h)において、H2/O2を用いたドライエッチングによって前記ノボラック樹脂11のエッチングを行ってパターニングを行う。その際、前記SOG膜12上に残存していた前記レジスト14が一緒にエッチングされる。
【0029】
図3(i)においては、CF4を用いたドライエッチングによって前記シリコン酸化膜10のパターニングを行う。この際に、前記ノボラック樹脂11上に残存していた前記SOG膜12は、エッチングされてしまう。最後に残存した前記ノボラック樹脂11をアッシングにより除去して、前記前記シリコン酸化膜10のパターニングが完成する。
【0030】
このように本発明による前記基板処理剤13を前記SOG膜上に塗布することにより、余剰酸の影響によるパターン形状の不良やパターン倒れを防止して、良好なパターン形成を行うことが可能となる。
【0031】
また、従来はレジストを変更した場合はそれに対応したSOG膜を作成する必要があったが、本実施例によれば、前記基板処理剤のバインダーを変更して酸発生剤の量を調整することにより、容易に対応が可能となる。また、レティクルの被覆率が変更となった場合の対応も、前記したような当該基板処理剤に添加する酸発生剤の量の変更で容易に行うことができ、さらに、酸発生剤を面内で均一に塗布することが可能であるため、面内でのパターン形状のばらづきが少なくなった。
【0032】
本発明の前記基板処理剤は、溶剤90〜99.99%、酸発生剤0.01〜10%の含有率の範囲で当該酸発生剤から発生する弱酸の酸強度の調整を行ってパターニング形状の最適化をすることが可能である。前記溶剤にはPGMEA(プロピレングリコールモノメチルエーテルアセテート)/PGME(プロピレングリコールモノメチルエーテル)の混合溶液を用いている。また、本実施例における酸発生剤には光酸発生剤であって、当該光酸発生剤はアニオン部がトリフレート(CF3SO3 −)、ナノフレート(C4F9SO3 −)であるものを使用している。また、前記光酸発生剤には、他にも、オニウム塩、ジスルホン、イミドスルホネート、ジアゾジスルホンなどが使用可能である。
[第2実施例]
次に、第2実施例として、パターンを形成した際のレジストのパターン倒れの改善の効果について以下図4〜6を参照しながら説明する。
【0033】
図4は、線幅と線間が共に110nmのレジストパターン形状をSEMで観察した写真を表す。図中a1〜a7までは従来の場合において、またb1〜b7は本発明による基板処理剤を用いた場合において、それぞれ焦点を0.1μステップで変更した場合のレジストの状態を示している。この場合a4およびb4が焦点が最も一致した状態、いわゆるベストフォーカスの状態である。
【0034】
図4を参照するに、従来例ではベストフォーカスのa4の場合はレジスト倒れが見られないものの、a1〜a3およびa5〜a7の場合にはレジスト倒れや剥離、形状不良などの不具合が発生しているのがわかる。
【0035】
一方、本発明による基板処理剤を用いた場合においては、b7において形状の不良が発生しているものの、b1〜b6まではレジストの剥離や形状不良の発生がなく、露光の焦点に対するマージンが大きくなっていることがわかる。
【0036】
また、図5には、同様にして露光時間を変更した場合のレジストのパターニング形状をSEMで観察した写真を表す。線幅と線間は共に110nmである。
【0037】
図5を参照するに、図中A1〜A5までは従来の場合において、またB1〜B5は本発明による基板処理剤を用いた場合においてそれぞれ露光時間を変更した場合のレジストの状態を示している。この場合A3およびB3が露光量が最も良好な状態、いわゆるベストドーズの状態である。
【0038】
図中、A1〜A5で示す従来例の場合、A1〜A3までは良好なパターン形状を保持しているが、A4およびA5のいわゆるオーバードーズと呼ばれる露光量過多の状態においてはパターン倒れが発生している。
【0039】
一方B1〜B5で示す、本発明の基板処理剤を用いた場合には、B4〜B5にかけてオーバードーズの影響でややパターンに細りが生じているものの、パターン倒れなどの不具合は発生せず、良好なパターン形状が得られている。すなわち、本発明の基板処理剤を用いることで露光量に対してもマージンが広がり、パターン形状を良好に保つことを容易にしていることがわかる。
【0040】
また、図6には、孤立パターンの場合のレジスト形状のSEM写真を示す。
【0041】
図6は、パターニング後の線幅125nmの孤立パターンのレジスト形状を示す。
【0042】
図6を参照するに、c1〜c7までは従来の場合において、またd1〜d7は本発明による基板処理剤を用いた場合においてそれぞれ焦点を0.1μステップで変更した場合のレジストの状態を示している。この場合、c4およびd4がベストフォーカスの状態である。
【0043】
c1〜c7で示す従来例の場合にはc1ではレジストが剥離して完全に消失しており、またc6〜c7においてもレジストの倒れや剥離が生じている。
【0044】
一方、本発明の場合にはd2〜d6のフォーカスの範囲において良好なパターン形状が形成されており、従来例と比較してd6の場合のパターン倒れが改善しており、孤立パターンにおいても同様にプロセスのマージンが広がる効果が得られていることがわかる。
[第3実施例]
次に、第3実施例として、パターン形成の際のプロセスマージンの改善の効果を図7を参照しながら説明する。
【0045】
図7は、横軸に露光時間の最適時間からの許容値を、縦軸に焦点深度を示したものである。なお、パターン形状は配線幅および配線間が共に110nmの場合である。
【0046】
たとえば、焦点深度が0.3μmの場合を例にとって従来例と本発明の露光時間の最適値からの許容量を比較してみると、当該許容量の値が従来例の4.5%から、本発明の場合は7.0%まで向上しており、当該許容量が本図中x1で示した量だけ増加し、プロセスマージンが広がっていることがわかる。また、前記許容値が0の場合の焦点深度が、図中x2で示すように、従来例の0.5μmから、本発明の場合およそ0.7μmに改善した効果がみられる。
【0047】
また、図8には、同様にパターン形状が配線幅125nmの孤立パターンの場合の結果を示す。
【0048】
図8を参照するに、前記図6の場合と同様に焦点深度が0.3μmの場合を例にとって従来例と本発明の前記許容値を比較してみると、従来例の7.5%から、本発明の場合は9.0%となっており、前記許容値が本図中y1で示した量の改善の効果がみられていることがわかる。また、前記許容値が0の場合の焦点深度が、図中y2で示すように、従来例の0.35μmから、本発明の場合およそ0.45μmに改善しており、前記の線幅および線間が110nmの場合に比べて改善効果はすくないものの、プロセスマージンが広がる効果が得られている。
[第4実施例]
次に、本発明の半導体装置の製造方法を用いて半導体装置を製造する工程について、図9(a)〜(e)、図10(f)〜(i)に基づいて手順を追って以下に説明する。ただし、説明中において、先に説明した部分には同一の参照符号を付し、説明を省略する。
【0049】
図9(a)〜(e)、図10(f)〜(i)は、CMOS素子を形成する工程の一部である。
【0050】
まず図9(a)を参照するに、シリコン基板101上にはSTI構造の素子分離構造103が形成されており、素子領域102aがp−型に、また素子領域102bがn−型に、それぞれp型不純物元素およびn型不純物元素のイオン注入により形成されている。前記素子領域102aおよび前記素子領域102bの上には熱酸化膜104aおよび104bが形成されている。また、前記熱酸化膜104aおよび104bの上にはそれぞれポリシリコン105aおよび105bが形成されており、前記ポリシリコン105aにはn型不純物元素が、前記ポリシリコン105bにはp型不純物元素がイオン注入されている。
【0051】
さらに、前記ポリシリコン105aおよび前記ポリシリコン105bをエッチングするためのハードマスクとして、当該前記ポリシリコン105aおよび前記ポリシリコン105bの上にシリコン酸化膜106が形成されている。
【0052】
本発明による半導体装置の製造方法では、実施例1で記述したように、前記シリコン酸化膜106のエッチングをおこなってパターン形成を行う。さらにはパターン形成された当該シリコン酸化膜106をハードマスクとして、前記ポリシリコン105aおよび105bのエッチングをしてゲート電極の形成を行う。その手順を図9(b)以下に説明する。
【0053】
図9(b)においては、前記シリコン酸化膜105上にノボラック樹脂107を塗布してキュアし、さらに酸発生剤を添加したSOG膜108をスピンオン法にて形成する。
【0054】
図9(c)において、本発明による酸発生剤が添加された基板処理剤109を塗布してスピンオンにて基板全体に均一に塗布されるようにする。
次に図9(d)においては化学増幅型レジストであるArFレジスト110を塗布し、ArFによる露光を行う。ここで前記したように、前記ArFレジスト110と前記SOG膜108中の酸発生剤が感光して酸を発生する。このようにして発生した酸は、PEBの加熱工程において拡散するが、前記したように本発明では前記SOG膜108上に塗布した前記基板処理剤109中に添加した酸発生剤から発生する弱酸によって、前記SOG膜108中および前記レジスト110から発生する余剰な酸を酸置換して余剰な酸の影響を排する。
【0055】
そのため、次に図9(e)に示す現像工程を行った場合に、レジストパターンの剥離やレジスト倒れといった不具合を防止して良好なパターン形成を行うことができる。
【0056】
図10(f)においては、CHF3およびO2を用いたドライエッチング工程により、前記SOG膜108にパターン形成を行う。
【0057】
次に図10(g)では、H2/O2を用いたドライエッチングによって前記ノボラック樹脂107のエッチングを行ってパターニングを行う。その際、前記SOG膜108上に残存していた前記レジスト110が一緒にエッチングされる。
【0058】
図10(h)においては、CF4を用いたドライエッチングによって前記シリコン酸化膜106のパターニングを行う。この際に、前記ノボラック樹脂107上に残存していた前記SOG膜108は、エッチングされてしまう。
【0059】
次に図10(i)において、パターニングされた前記シリコン酸化膜106をマスクとして、前記ポリシリコン105aおよびポリシリコン105bのエッチングを行うことによってゲート電極111aおよび111bの形成が行われる。
【0060】
さらに、前記素子領域102aにおいてはn型不純物を、また前記素子領域102bにおいてはp型不純物を、前記ゲート電極111aおよびゲート電極111bをマスクにして前記熱酸化膜104aあるいは104bを介してイオン注入する。その結果前記素子領域102aにおいてはn型拡散領域112aおよび112bが、また前記素子領域102bにおいてはp型拡散領域112cおよび112dが、それぞれ形成される。
【0061】
次に、図10(j)においては、前記ゲート電極111aの側壁には側壁絶縁膜113aおよび113bが、前記ゲート電極111bの側壁には側壁絶縁膜113cおよび113dが形成される。
【0062】
さらに、前記素子領域102aに、前記ゲート電極111a、前記側壁酸化膜113a、111bをマスクにn型不純物をイオン注入して活性化する。その結果前記素子領域102aのうち、前記側壁酸化膜外側部分にn+型拡散領域114aおよび114bを形成する。
【0063】
同様に、前記素子領域102bに、前記ゲート電極111b、前記側壁酸化膜113c、111dをマスクにp型不純物をイオン注入して活性化する。その結果前記素子領域102bのうち、前記側壁酸化膜外側部分にp+型拡散領域114cおよび114dを形成する。
【0064】
このように本発明による前記基板処理剤109を前記SOG膜108上に塗布することにより、ゲート長が0.1μmを切る、非常に微細な高速半導体装置を形成する場合でも、余剰酸の影響によるパターン形状の不良やパターン倒れを防止して、良好なゲート電極のパターン形成が可能となった。
[第5実施例]
次に、本発明の第5実施例について説明する。本発明による半導体装置の製造方法は、以下に説明するように配線工程におけるダマシン構造形成時の絶縁膜のエッチングにも適用が可能である。
【0065】
図11は、本発明による半導体装置の製造方法を用いて形成した半導体装置200の一部である。
【0066】
図11を参照するに、シリコンからなる半導体基板上に形成されたMOSトランジスタなどの素子(図示せず)を覆うように、絶縁膜201、例えばシリコン酸化膜が形成されている。この素子に電気的に接続されている、例えばWからなる配線層(図示せず)と、これに接続された、例えばCuからなる配線層202とが形成されている。
【0067】
前記配線層202上に形成された第1の絶縁層203および第2の絶縁層204には、それぞれ配線溝部203Aおよび204Aが形成され、内部にはCu配線205および206が形成されている。さらに、前記第1の絶縁層および第2の絶縁層にはそれぞれホール部203Bおよび204Bが形成され、Cuコンタクト207および208が形成されている。また、前記Cu配線205および206、前記Cuコンタクト207および208の周囲にはバリア層210が形成されている。
【0068】
前記したような半導体装置200の、前記第1の絶縁膜203および第2の絶縁膜204のエッチングを行ってパターン形成を行う際に、本発明を適用することができる。例えば、前記第1の絶縁膜203の場合は、前記配線溝部203Aおよびホール部203Bを形成する際に、また前記第2の絶縁膜204の場合は前記配線溝部204Aおよびホール部204Bを形成する際に本発明によるパターン形成方法を用いることが可能である。
【0069】
また、前記第1の絶縁膜203および第2の絶縁膜204が、例えばMSQおよびポーラスMSQなどの有機SOG膜や、フッ素添加カーボン膜、SiCO膜、SiCO(H)膜、SiCH膜などの有機をベースにした膜である場合は、例えばシリコン酸化膜などの無機をベースにした膜をマスクとして前記第1および第2の絶縁膜上に形成し、第1実施例で前記した方法でパターニングを行うことが可能である。
【0070】
また、前記第1の絶縁膜203および第2の絶縁膜204が、たとえばシリコン酸化膜やHSQ膜、ポーラスHSQ膜などの無機SOG膜、ポーラスSiO2膜などの無機をベースにした膜である場合は、第1実施例で前記した方法で直接エッチングすることが可能である。
【0071】
また、本発明による半導体装置の製造方法は、本実施例中で記述したようにレジストの下地膜に基板処理剤を塗布する方法であるが、レジスト下地膜に関しては本実施例のSOG膜の他にも、CVD法(化学気相堆積)でも成膜が可能である。また、レジストの下地膜としてBARCを用いた場合もBARC表面に本発明の基板処理剤を塗布することで同様の効果が得られる。また、レジスト下地の反射防止膜に関しても、塗布・スピンオンにより形成されるBARCの他に、CVD法によるBARL(Bottom anti reflection layer)と呼ばれる反射防止膜を形成した場合も、同様に本発明を実施して効果を得ることが可能である。
【0072】
以上、本発明を好ましい実施例について説明したが、本発明は上記の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
(付記)
(付記1) 被処理基板に絶縁膜を形成する工程と、
前記絶縁膜上に少なくとも溶剤および酸発生剤を含む基板処理剤を塗布する工程と、
前記基板処理剤塗布後の前記絶縁膜上にレジストを塗布する工程と、
前記レジストがリソグラフィーによってパターニングされる工程と、
前記レジストのパターニングがドライエッチングによって前記絶縁膜に転写される工程を有することを特徴とする半導体装置の製造方法。
【0073】
(付記2) 前記基板処理剤は、前記溶剤90%〜99.99%、前記酸発生剤0.01〜10%の含有率であることを特徴とする付記1記載の半導体装置の製造方法。
【0074】
(付記3) 前記基板処理剤の溶剤はPGMEA(プロピレングリコールモノメチルエーテルアセテート)/PGME(プロピレングリコールモノメチルエーテル)の混合溶液であることを特徴とする付記1または2記載の半導体装置の製造方法。
【0075】
(付記4) 前記酸発生剤は光酸発生剤であって、前記光酸発生剤はアニオン部がトリフレート(CF3SO3 −)およびナノフレート(C4F9SO3 −)のいずれかであることを特徴とする付記1〜3のうち、いずれか1項記載の半導体装置の製造方法。
【0076】
(付記5) 前記酸発生剤は光酸発生剤であって、前記光酸発生剤はオニウム塩、ジスルホン、イミドスルホネートおよびジアゾジスルホンのいずれかであることを特徴とする付記1〜3のうち、いずれか1項記載の半導体装置の製造方法。
【0077】
(付記6) 前記酸発生剤から発生する酸は、前記レジストまたは前記絶縁膜から前記レジストと前記絶縁膜の界面に供給される酸強度より弱いことを特徴とする付記1〜5のうち、いずれか1項記載の半導体装置の製造方法。
【0078】
(付記7) 前記酸発生剤より発生する酸が、前記レジストの保護基を外す反応を生じない酸強度に調整されていることを特徴とする付記1〜6のうち、いずれか1項記載の半導体装置の製造方法。
【0079】
(付記8) 前記基板処理剤を塗布する工程と前記レジストを塗布する工程とは連続的に行われることを特徴とする付記1〜7のうち、いずれか1項記載の半導体装置の製造方法。
【0080】
(付記9) 前記レジストは化学増幅型レジストであることを特徴とする付記1〜8のうち、いずれか1項記載の半導体装置の製造方法。
【0081】
(付記10) 前記絶縁膜には酸発生剤が添加されていることを特徴とする付記1〜9のうち、いずれか1項記載の半導体装置の製造方法。
【0082】
(付記11) 前記絶縁膜はスピンオンにより塗布されるものであることを特徴とする付記1〜10のうち、いずれか1項記載の半導体装置の製造方法。
【0083】
(付記12) 前記ドライエッチングのエッチングガスはフッ素化合物のガスを含むことを特徴とする付記1〜11のうち、いずれか1項記載の半導体装置の製造方法。
【0084】
(付記13) 前記絶縁膜のパターニングが、前記絶縁膜の下に形成された別の絶縁膜に、別のドライエッチングによって転写されることを特徴とする付記1〜12のうち、いずれか1項記載の半導体装置の製造方法。
【0085】
(付記14) 前記別の絶縁膜はポリマーであることを特徴とする付記13記載の半導体装置の製造方法。
【0086】
(付記15) 前記ポリマーはノボラック樹脂であることを特徴とする付記14記載の半導体装置の製造方法。
【0087】
(付記16) 前記別のドライエッチングのガスは水素および酸素を含むことを特徴とする付記13〜15のうち、いずれか1項記載の半導体装置の製造方法。
【0088】
(付記17) 前記別の絶縁膜のパターニングが、前記別の絶縁膜の下に形成されたさらに別の絶縁膜に、さらに別のドライエッチングによって転写されることを特徴とする付記13〜16のうち、いずれか1項記載の半導体装置の製造方法。
【0089】
(付記18) 前記さらに別の絶縁膜はシリコン化合物であることを特徴とする請求項17記載の半導体装置の製造方法。
【0090】
(付記19) 前記シリコン化合物はシリコン酸化膜であることを特徴とする請求項18記載の半灯台装置の製造方法。
【0091】
(付記20) 被処理基板に塗布する基板処理剤であって、少なくとも溶剤および酸発生剤を含み、前記溶剤が90〜99.99%、前記酸発生剤が0.01〜10%の含有率であることを特徴とする基板処理剤。
【0092】
(付記21) 前記基板処理剤の溶剤はPGMEA(プロピレングリコールモノメチルエーテルアセテート)/PGME(プロピレングリコールモノメチルエーテル)の混合溶液であることを特徴とする付記20記載の基板処理剤。
【0093】
(付記22) 前記酸発生剤は光酸発生剤であって、前記光酸発生剤はアニオン部がトリフレート(CF3SO3 −)、ナノフレート(C4F9SO3 −)であることを特徴とする付記20または21記載の半導体装置の製造方法。
【0094】
(付記23) 前記酸発生剤は光酸発生剤であって、前記光酸発生剤はオニウム塩、ジスルホン、イミドスルホネート、ジアゾジスルホンであることを特徴とする付記20〜22のうち、いずれか1項記載の半導体装置の製造方法。
【0095】
【発明の効果】
本発明によれば、絶縁膜上に基板処理剤を塗布することにより、前記絶縁膜上にレジストを塗布した場合のレジストパターン倒れや、レジスト剥離といった不具合を防止し、良好なパターン形成を行うことが可能となる。前記レジスト倒れやレジスト剥離は、前記絶縁膜や前記レジストに添加された酸発生剤から発生する余剰な酸が、前記絶縁膜と前記レジストの界面において、前記レジストの余剰な反応を引き起こすことで発生する。本発明では、前記絶縁膜上に弱酸を発生する酸発生剤を添加した基板処理剤を塗布することにより、前記したような余剰な酸を前記弱酸で酸置換して、レジストのパターン形成への余剰な酸の影響を排除し、良好なパターン形成が可能となった。
【図面の簡単な説明】
【図1】従来のレジストパターニング方法によるパターン倒れの例を示した図である。
【図2】本発明による半導体装置の製造方法を示す図(その1)である。
【図3】本発明による半導体装置の製造方法を示す図(その2)である。
【図4】線および線幅110nmの場合の露光の焦点を変更した場合のパターン形状を示す図である。
【図5】線および線幅110nmの場合の露光量を変更した場合のパターン形状を示す図である。
【図6】線幅125nmの孤立パターンの場合の露光の焦点を変更した場合のパターン形状を示す図である。
【図7】線および線幅110nmの場合のプロセスマージンを示す図である。
【図8】線幅125nmの孤立パターンの場合のプロセスマージンを示す図である。
【図9】本発明による半導体装置の製造方法を示す図(その1)である。
【図10】本発明による半導体装置の製造方法を示す図(その2)である。
【図11】本発明による半導体装置の製造方法によって製造された半導体装置の図である。
【符号の説明】
a1,a2,a3,a4,a5,a6,a7,b1,b2,b3,b4,b5,b6,b7,A1,A2,A3,A4,A5,B1,B2,B3,B4,B5,c1,c2,c3,c4,c5,c6,c7,d1,d2,d3,d4,d5,d6,d7 パターン形状
101 シリコン基板
10,106 シリコン酸化膜
11,107 ノボラック樹脂
12,108 SOG膜
13,109 基板処理剤
14,110 レジスト
102a,102b 素子領域
103 素子分離構造
104a,104b 熱酸化膜
105a,105b ポリシリコン
111a,111b ゲート電極
112a,112b,112c,112d,114a,114b,114c,114d 拡散領域
113a,113b,113c,113d 側壁酸化膜
200 半導体装置
201,203,204 絶縁膜
202,205,206 Cu配線
203A,204A 配線溝部
203B,204B ホール部
207,208 コンタクト
210 バリア
Claims (10)
- 被処理基板に絶縁膜を形成する工程と、
前記絶縁膜上に少なくとも溶剤および酸発生剤を含む基板処理剤を塗布する工程と、
前記基板処理剤塗布後の前記絶縁膜上にレジストを塗布する工程と、
前記レジストがリソグラフィーによってパターニングされる工程と、
前記レジストのパターニングがドライエッチングによって前記絶縁膜に転写される工程を有することを特徴とする半導体装置の製造方法。 - 前記基板処理剤は、前記溶剤90%〜99.99%、前記酸発生剤0.01〜10%の含有率であることを特徴とする請求項1記載の半導体装置の製造方法。
- 前記基板処理剤の溶剤はPGMEA(プロピレングリコールモノメチルエーテルアセテート)/PGME(プロピレングリコールモノメチルエーテル)の混合溶液であることを特徴とする請求項1または2記載の半導体装置の製造方法。
- 前記酸発生剤は光酸発生剤であって、前記光酸発生剤はアニオン部がトリフレート(CF3SO3 −)およびノナフレート(C4F9SO3 −)のいずれかであることを特徴とする請求項1〜3のうち、いずれか1項記載の半導体装置の製造方法。
- 前記酸発生剤は光酸発生剤であって、前記光酸発生剤はオニウム塩、ジスルホン、イミドスルホネートおよびジアゾジスルホンのいずれかであることを特徴とする請求項1〜3のうち、いずれか1項記載の半導体装置の製造方法。
- 前記酸発生剤から発生する酸は、前記レジストまたは前記絶縁膜から前記レジストと前記絶縁膜の界面に供給される酸強度より弱いことを特徴とする請求項1〜5のうち、いずれか1項記載の半導体装置の製造方法。
- 前記酸発生剤より発生する酸が、前記レジストの保護基を外す反応を生じない酸強度に調整されていることを特徴とする請求項1〜6のうち、いずれか1項記載の半導体装置の製造方法。
- 前記基板処理剤を塗布する工程と前記レジストを塗布する工程とは連続的に行われることを特徴とする請求項1〜7のうち、いずれか1項記載の半導体装置の製造方法。
- 前記絶縁膜のパターニングが、前記絶縁膜の下に形成された別の絶縁膜に、別のドライエッチングによって転写されることを特徴とする請求項1〜12のうち、いずれか1項記載の半導体装置の製造方法。
- 前記別の絶縁膜のパターニングが、前記別の絶縁膜の下に形成されたさらに別の絶縁膜に、さらに別のドライエッチングによって転写されることを特徴とする請求項13〜16のうち、いずれか1項記載の半導体装置の製造方法。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2016181753A1 (ja) * | 2015-05-13 | 2016-11-17 | 富士フイルム株式会社 | プレリンス液、プレリンス処理方法、及び、パターン形成方法 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20050069818A1 (en) * | 2003-09-30 | 2005-03-31 | Robert Bristol | Absorptive resists in an extreme ultraviolet (EUV) imaging layer |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05205989A (ja) * | 1992-01-28 | 1993-08-13 | Hitachi Ltd | リソグラフィ法及び半導体装置の製造方法 |
JPH0757995A (ja) | 1993-08-16 | 1995-03-03 | Toshiba Corp | レジストパターン形成方法 |
US5518579A (en) | 1994-01-18 | 1996-05-21 | Matsushita Electric Industrial Co., Ltd. | Method for forming a fine pattern |
JP2980821B2 (ja) | 1994-01-18 | 1999-11-22 | 松下電器産業株式会社 | 微細パターン形成方法 |
US6190833B1 (en) * | 1997-03-30 | 2001-02-20 | Jsr Corporation | Radiation-sensitive resin composition |
EP0942329B1 (en) | 1997-09-22 | 2002-11-13 | Clariant Finance (BVI) Limited | Novel process for preparing resists |
JPH11153872A (ja) | 1997-11-20 | 1999-06-08 | Nec Corp | レジストパターン形成方法 |
JP4017231B2 (ja) | 1998-02-12 | 2007-12-05 | 沖電気工業株式会社 | 化学増幅レジストの感度促進方法およびパターン形成方法 |
JP3093720B2 (ja) * | 1998-04-08 | 2000-10-03 | 松下電子工業株式会社 | パターン形成方法 |
JP2000089454A (ja) | 1998-09-14 | 2000-03-31 | Tokyo Ohka Kogyo Co Ltd | ネガ型レジスト組成物 |
JP3426531B2 (ja) * | 1998-10-30 | 2003-07-14 | 日立化成デュポンマイクロシステムズ株式会社 | 感光性重合体組成物、レリーフパターンの製造法及び電子部品 |
US6506534B1 (en) * | 1999-09-02 | 2003-01-14 | Fujitsu Limited | Negative resist composition, method for the formation of resist patterns and process for the production of electronic devices |
JP3749083B2 (ja) * | 2000-04-25 | 2006-02-22 | 株式会社ルネサステクノロジ | 電子装置の製造方法 |
JP4790153B2 (ja) | 2000-09-01 | 2011-10-12 | 富士通株式会社 | ネガ型レジスト組成物、レジストパターンの形成方法及び電子デバイスの製造方法 |
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Cited By (2)
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WO2016181753A1 (ja) * | 2015-05-13 | 2016-11-17 | 富士フイルム株式会社 | プレリンス液、プレリンス処理方法、及び、パターン形成方法 |
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