JP2004056256A - デジタルアナログ変換器及びデジタルアナログ変換方法 - Google Patents
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Abstract
【課題】雑音成分等の抑制が容易なデジタルアナログ変換器を提供する。
【解決手段】分解能設定部５により、所定周期Ｔｓ内において互いに相違した時間分解能を示すｎ個の基準信号Ｃｎ−１〜Ｃ０を生成する。分散パルス生成部６において、変換すべきデジタルデータＢ（ｂｎ−１，…，ｂ０）の各ビットｂｎ−１〜ｂ０に対応付けて基準信号Ｃｎ−１〜Ｃ０を選択し、選択した基準信号を周期Ｔｓに合わせて合成することで変換信号Ｓｏを生成し、Ｄ／Ａ変換した信号として出力する。ここで、各基準信号Ｃｎ−１〜Ｃ０は、所定の時間幅Δτに設定された矩形波ＰＬを所定周期Ｔｓ内において時間的に均等に分散させた形状の信号とし、更に同じ時点で矩形波ＰＬが重複して生じることがないように排他的に配列させた信号とする。そして、デジタルデータＢの各ビットｂｎ−１〜ｂ０に対応付けて選択した基準信号を合成することで、所定周期Ｔｓ内において複数の矩形波ＰＬが時間的に均等な密度で配列された形状となる変換信号Ｓｏを生成する。
【選択図】 図２
【解決手段】分解能設定部５により、所定周期Ｔｓ内において互いに相違した時間分解能を示すｎ個の基準信号Ｃｎ−１〜Ｃ０を生成する。分散パルス生成部６において、変換すべきデジタルデータＢ（ｂｎ−１，…，ｂ０）の各ビットｂｎ−１〜ｂ０に対応付けて基準信号Ｃｎ−１〜Ｃ０を選択し、選択した基準信号を周期Ｔｓに合わせて合成することで変換信号Ｓｏを生成し、Ｄ／Ａ変換した信号として出力する。ここで、各基準信号Ｃｎ−１〜Ｃ０は、所定の時間幅Δτに設定された矩形波ＰＬを所定周期Ｔｓ内において時間的に均等に分散させた形状の信号とし、更に同じ時点で矩形波ＰＬが重複して生じることがないように排他的に配列させた信号とする。そして、デジタルデータＢの各ビットｂｎ−１〜ｂ０に対応付けて選択した基準信号を合成することで、所定周期Ｔｓ内において複数の矩形波ＰＬが時間的に均等な密度で配列された形状となる変換信号Ｓｏを生成する。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、デジタルアナログ変換器に関する。
【０００２】
【従来の技術】
従来、デジタルデータをアナログ信号に変換するデジタルアナログ変換器（以下「Ｄ／Ａ変換器」という）として、１ビットＤ／Ａ変換器と呼ばれるＤ／Ａ変換器が知られている。
【０００３】
このＤ／Ａ変換器は、デジタルデータをパルス幅変調（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ：ＰＷＭ）信号に変換し、そのＰＷＭ信号をローパスフィルタ等で平滑化させることで、最終的にアナログ信号を生成させる。
【０００４】
図１（ａ）は、従来の一般に知られた１ビットＤ／Ａ変換器の構成を示しており、Ｎ進カウンタ１と、Ｍ進カウンタ２と、ＲＳフリップフロップ回路３とを備えて構成されている。
【０００５】
Ｎ進カウンタ１は、所定周波数ｆｃのクロックＣＫをＮ個計数する毎にリセットスタートを繰り返す、バイナリカウンタで形成されている。
【０００６】
Ｍ進カウンタ２は、プリセッタブルバイナリカウンタで形成され、デジタルデータＤａｔａがプリセットされると、そのデジタルデータＤａｔａの値に相当する回数だけクロックＣＫを計数する。
【０００７】
また、Ｎ進カウンタ１の最大計数値ＮとＭ進カウンタ２の最大計数値Ｍとの関係がＭ≦Ｎに設定されており、Ｍ≧２ｍの関係を満足するｍビットのバイナリデータ等がデジタルデータＤａｔａとしてＭ進カウンタ２にプリセッとされる。
【０００８】
したがって、デジタルデータＤａｔａがＭ進カウンタ２にプリセットされて、Ｎ進カウンタ１とＭ進カウンタ２が同時に計数動作を開始すると、Ｍ進カウンタ２は、Ｎ進カウンタ１がクロックＣＫをＮ個計数し終えるまでに、デジタルデータＤａｔａの値に相当する計数動作を完了するようになっている。
【０００９】
ＲＳフリップフロップ回路３は、セット入力端子Ｓとリセット入力端子Ｒ及び出力端子Ｑを有し、Ｎ進カウンタ１とＭ進カウンタ２との出力に応じてセットとリセットの動作を行う。そして、セットとリセットの動作に応じて、出力端子ＱからＰＷＭ信号Ｓｐｗｍを出力し、ローパスフィルタ４に供給すると共にＭ進カウンタ２をリセットスタートさせるための制御信号として、Ｍ進カウンタ２へも供給するようになっている。
【００１０】
ここで仮に、デジタルデータＤａｔａが音楽や音声等のアナログ信号を所定のサンプリング周波数ｆｓでサンプリングすることによって生成されたｍビットずつのバイナリデータ列であって、そのデジタルデータＤａｔａに基づいて元のアナログ信号Ｓｏｕｔに復元するような場合には、Ｍ進カウンタ２に個々のデジタルデータＤａｔａをプリセットするための周期Ｔｓと、サンプリング周波数ｆｓと、クロックＣＫの周波数ｆｃが、いわゆるサンプリング定理を満足すべく決められている。
【００１１】
例えば、クロックＣＫの周波数ｆｃはサンプリング周波数ｆｓのＮ倍の周波数（Ｎ×ｆｓ）、周期Ｔｓはサンプリング周波数ｆｓの逆数（１／ｆｓ）に相当する周期に決められている。
【００１２】
かかる構成を有する１ビットＤ／Ａ変換器によると、図１（ｂ）に例示するように、周期Ｔｓ毎にプリセットされる各デジタルデータＤａｔａの値に応じてデューティ比の変化するＰＷＭ信号Ｓｐｗｍを生成する。
【００１３】
すなわち、Ｎ進カウンタ１は、各周期ＴｓにおいてクロックＣＫに基づく計数動作を行い、各周期Ｔｓの開始時点でＲＳフリップフロップ回路３をセットすることにより、ＰＷＭ信号Ｓｐｗｍを論理“Ｈ”に反転させる。
【００１４】
一方、Ｍ進カウンタ２は、ＰＷＭ信号Ｓｐｗｍが論理“Ｈ”となるのに伴ってクロックＣＫに基づく計数動作を開始（リセットスタート）する。そして、デジタルデータＤａｔａの値に相当する回数分の計数動作を行って、ＲＳフリップフロップ回路３をリセットすることにより、ＰＷＭ信号Ｓｐｗｍを論理“Ｈ”から“Ｌ”に反転させる。
【００１５】
したがって、ＰＷＭ信号ＳｐｗｍはデジタルデータＤａｔａの値に相当する期間τにおいて論理“Ｈ”、残余の期間（Ｔｓ−τ）において論理“Ｌ”となり、各周期Ｔｓにおけるデューティ比が各デジタルデータＤａｔａの値に応じて変化することにより、Ｄ／Ａ変換を実現している。
【００１６】
【発明が解決しようとする課題】
上述したように、従来のＰＷＭ変調を利用したＤ／Ａ変換器は、各デジタルデータＤａｔａの値に応じてＰＷＭ信号Ｓｐｗｍのデューティ比を変化させ、それによって各周期ＴｓにおけるＰＷＭ信号Ｓｐｗｍの交流エネルギーを変化させることで、ローパスフィルタ４等に通した場合に、各周期Ｔｓの交流エネルギーに応じて振幅の変化するアナログ信号Ｓｏｕｔを生成することが可能となっている。
【００１７】
ところが、既述したように、論理“Ｈ”となる期間τは周期Ｔｓの前半側、論理“Ｌ”となる期間（Ｔｓ−τ）は周期Ｔｓの後半側に夫々別れて偏在することから、ＰＷＭ信号Ｓｐｗｍの交流エネルギーは期間τに集中する。
【００１８】
このため、ＰＷＭ信号Ｓｐｗｍの交流分の基本周波数は、周期Ｔｓの逆数（１／Ｔｓ）に相当する周波数にほぼ固定することになり、デジタルデータＤａｔａの値に応じてデューティ比が変化しても、その交流分の基本周波数は変化しない。更にＰＷＭ信号Ｓｐｗｍは矩形波であることから、図１（ｃ）の周波数特性にて例示するように、その基本周波数の整数倍の周波数位置に高調波ノイズｈ１，ｈ２，ｈ３…等が発生する。
【００１９】
そして、特定の周波数位置に固定して生じる高調波ノイズｈ１，ｈ２，ｈ３…等は、アナログ信号Ｓｏｕｔを生成するのに必要な周波数帯域に近い周波数位置に生じることから、アナログ信号Ｓｏｕｔを生成するのに必要な周波数帯域と、高調波ノイズｈ１，ｈ２，ｈ３…等の不要成分とを峻別するためのローパスフィルタ等を設計することが難しく、リップルその他の雑音を嫌う例えば制御回路や通信機器等に従来のＤ／Ａ変換器を利用した場合、雑音対策が難しい等の問題があった。
【００２０】
具体的な場合を例示すれば、高調波ノイズｈ１，ｈ２，ｈ３…等の不要成分を峻別して除去し得るローパスフィルタ４を設計しようとすると、高域のカットオフ周波数特性が急峻な高次のローパスフィルタが必要となる。ところが、位相遅れと利得等の関係を考慮しつつ、安定性を確保し得る高次のローパスフィルタを設計等することは一般に困難を伴う。
【００２１】
一方、図１（ｃ）中の周波数特性Ｇ（ｆ）で示すような安定性を重視した低次のローパスフィルタを用いたのでは、高調波ノイズｈ１，ｈ２，ｈ３…等を十分除去することができず、アナログ信号Ｓｏｕｔにリップル等が混入することとなって、上述の制御回路や通信機器等に悪影響を及ぼす等の問題を生じる。
【００２２】
本発明は、こうした従来の課題に鑑みてなされたものであり、新規な構成及び機能を有するデジタルアナログ変換器を提供することを目的とする。
【００２３】
【課題を解決するための手段】
請求項１に記載のデジタルアナログ変換器は、所定周期に同期して供給されるデジタルデータをデジタルアナログ変換するデジタルアナログ変換器であって、前記デジタルデータの値に相当する複数個の信号波形から成る信号列を有する変換信号を生成することによりデジタルアナログ変換を行うことを特徴とする。
【００２４】
請求項２に記載のデジタルアナログ変換器は、請求項１に記載のデジタルアナログ変換器において、前記複数個の信号波形を前記所定周期内において時間的に均等に生じさせることを特徴とする。
【００２５】
請求項３に記載のデジタルアナログ変換器は、請求項１又は２に記載のデジタルアナログ変換器において、前記複数個の各信号波形は、予め決められた時間幅を有することを特徴とする。
【００２６】
請求項４に記載のデジタルアナログ変換器は、所定周期に同期して供給されるデジタルデータをデジタルアナログ変換するデジタルアナログ変換器であって、所定周期内において時間分解能の異なる複数の基準信号を生成する第１の手段と、前記複数の基準信号を前記デジタルデータの値に応じた組み合わせで選択し、選択した基準信号を前記所定周期に合わせて合成することで、前記デジタルデータの値に相当する信号列を有する変換信号を生成する第２の手段と、を備えることを特徴とする。
【００２７】
請求項５に記載のデジタルアナログ変換器は、請求項４に記載のデジタルアナログ変換器において、前記時間分解能の異なる複数の基準信号は夫々、前記周期内において時間的に均等に分散された複数の信号波形から成ることを特徴とする。
【００２８】
請求項６に記載のデジタルアナログ変換器は、請求項５に記載のデジタルアナログ変換器において、前記時間的に分散された複数個の各信号波形は、予め決められた時間幅を有することを特徴とする。
【００２９】
請求項７に記載のデジタルアナログ変換方法は、所定周期に同期して供給されるデジタルデータをデジタルアナログ変換するデジタルアナログ変換方法であって、前記デジタルデータの値に相当する複数個の信号波形から成る信号列を有する変換信号を生成することによりデジタルアナログ変換を行うことを特徴とする。 請求項８に記載のデジタルアナログ変換方法は、所定周期に同期して供給されるデジタルデータをデジタルアナログ変換するデジタルアナログ変換方法であって、所定周期内において時間分解能の異なる複数の基準信号を生成する第１の工程と、前記複数の基準信号を前記デジタルデータの値に応じた組み合わせで選択し、選択した基準信号を前記所定周期に合わせて合成することで、前記デジタルデータの値に相当する信号列を有する変換信号を生成する第２の工程とを備えることを特徴とする。
【００３０】
【発明の実施の形態】
本発明の実施の形態を、図２及び図３を参照して説明する。なお、図２は本実施形態のデジタルアナログ変換器の構成及び機能を示す図である。
【００３１】
図２（ａ）において、本デジタルアナログ変換器（Ｄ／Ａ変換器）は、Ｄ／Ａ変換すべきデジタルデータＢが供給されると、そのデジタルデータＢの値に相当する複数個の信号から成る信号列を有する変換信号Ｓｏを生成することによりデジタルアナログ変換を行う構成となっている。
【００３２】
かかる変換信号Ｓｏを生成すべく、分解能設定部５と分散パルス生成部６を有して構成されている。
【００３３】
分解能設定部５は、予め設定される所定の周期Ｔｓ内において、互いに相違した時間分解能を示すｎ個（ｎは、予め決められる適宜の自然数）の基準信号Ｃｎ−１〜Ｃ０を生成して出力する。
【００３４】
すなわち、最も高い分解能を表す時間幅を単位時間幅Δτとし、この単位時間幅Δτ及びその単位時間幅Δτを２の自然数倍すると得られる合計ｎ通りの時間幅Δτ，２×Δτ，４×Δτ，……，２ｎ−１×Δτを夫々の時間分解能として示すｎ通りの基準信号Ｃｎ−１，……，Ｃ２，Ｃ１，Ｃ０を出力する。
【００３５】
更に、これらｎ個の夫々異なった時間分解能を示すために、単位時間幅Δτ以下の時間幅を有するパルス状の矩形波ＰＬを、周期Ｔｓ内において２ｎ−１個ずつ時間的に均等させて生じさせることで、夫々の基準信号Ｃｎ−１〜Ｃ０を生成する。
【００３６】
つまり、最も高い分解能を示す基準信号Ｃｎ−１は、２ｎ−１個の矩形波ＰＬが周期Ｔｓ内において時間的に均等に配列された形状の波形であり、２番目に高い分解能を示す基準信号Ｃｎ−２は、２ｎ−２個の矩形波ＰＬが周期Ｔｓ内において時間的に均等に配列された形状の波形であり、以下同様にして、最も低い分解能を示す基準信号Ｃ０は、２０個（別言すると、１個）の矩形波ＰＬが周期Ｔｓ内において時間的に均等に配列された形状の波形として生成される。
【００３７】
これにより、分解能設定部５は、一例としてｎ＝４とした場合、図２（ｂ）のタイミングチャートに示すような夫々の矩形波ＰＬが同じ時点で重複して生じることがないように排他的に配列した波形より成る、４通り（ｎ＝４）の基準信号Ｃｎ−１〜Ｃ０（つまり、Ｃ３〜Ｃ０ ）を周期Ｔｓに同期して繰り返し出力する。
【００３８】
すなわち、基準信号Ｃｎ−１（つまりＣ３）において論理“Ｈ”の矩形波ＰＬが生じる時点では、残余の基準信号Ｃｎ−２〜Ｃ０（つまりＣ２〜Ｃ０ ）の何れも論理“Ｈ”の矩形波ＰＬが生じることはなく、また、基準信号Ｃｎ−２（つまりＣ２）において論理“Ｈ”の矩形波ＰＬが生じる時点では、残余の基準信号Ｃｎ−３〜Ｃ０（つまりＣ１〜Ｃ０ ）の何れも論理“Ｈ”の矩形波ＰＬが生じることがなく、以下同様に、基準信号Ｃｎ−１〜Ｃ０（つまりＣ３〜Ｃ０ ）の全てにおいて夫々の矩形波ＰＬが周期Ｔｓ内の同じ時点で重複することなく必ず排他的に生じるようになっている。
【００３９】
そして、上述したように夫々の矩形波ＰＬの発生位置が、周期Ｔｓ内において時間的に均等となるように決められている。
【００４０】
なお、図２（ｂ）は、後述するバイナリデータＢが４ビット（ｎ＝４）であって、その４ビットのバイナリデータＢをデジタルアナログ変換する場合を例示したものである。一般的に述べれるならば、分解能設定部５は、デジタルアナログ変換すべきバイナリデータＢのビット数ｎに応じて、ｎ通りの基準信号Ｃｎ−１〜Ｃ０を生成し、更に夫々の基準信号Ｃｎ−１〜Ｃ０に生じる矩形波ＰＬが同じ時点で重複して生じることがないように排他的に配列した波形となるように生成して出力する。
【００４１】
そして、こうした波形からなる基準信号Ｃｎ−１〜Ｃ０を生成するため、分解能設定部５は、集積回路装置（ＩＣ）やトランジスタ等の電子素子を用いた所謂ハードウェア回路で形成されたり、所定のコンピュータプログラムを実行するマイクロプロセッサ（ＭＰＵ）等によるプロプラム処理によって実現されている。
【００４２】
分散パルス生成部６は、変換すべきデジタルデータＢが入力されると、上述の基準信号Ｃｎ−１〜Ｃ０を選択的に組み合わせて合成することで、デジタルデータＢの値に相当するパルス列から成る変換信号Ｓｏを周期Ｔｓにおいて出力する。
【００４３】
より具体的に述べると、デジタルデータＢが、Ｂ（ｂｎ−１，ｂｎ−２，…，ｂ１，ｂ０）で表されるｎビットのバイナリデータであった場合、最上位ビットｂｎ−１から最下位ビットｂ０までの各ビットｂｎ−１〜ｂ０に対応付けて基準信号Ｃｎ−１〜Ｃ０を選択する。
【００４４】
つまり、ビットｂｎ−１が“１”であれば基準信号Ｃｎ−１を選択し、ビットｂｎ−１が“０”であれば基準信号Ｃｎ−１を選択しない。
【００４５】
また、ビットｂｎ−２が“１”であれば基準信号Ｃｎ−２を選択し、ビットｂｎ−２が“０”であれば基準信号Ｃｎ−２を選択しないようにし、以下同様に、残余の各ビットｂｎ−３〜ｂ０と基準信号Ｃｎ−３〜Ｃ０との対応関係についても、夫々のビットが“１”か“０”かで基準信号Ｃｎ−３〜Ｃ０を取捨選択する。
【００４６】
そして、基準信号Ｃｎ−１〜Ｃ０のうち、選択した基準信号を周期Ｔｓに合わせて合成（加算）することで、デジタルデータＢ（ｂｎ−１，ｂｎ−２，…，ｂ１，ｂ０）の値に相当する個数の矩形波ＰＬを有する変換信号Ｓｏを生成し、その変換信号ＳｏをＤ／Ａ変換した信号として出力する。
【００４７】
例えば、図２（ｂ）を参照して説明した４通りの基準信号Ｃｎ−１，Ｃｎ−２，…，Ｃ１，Ｃ０に基づいて、４ビット（ｎ＝４）のデジタルデータＢ（ｂｎ−１，ｂｎ−２，…，ｂ１，ｂ０）をデジタルアナログ変換する場合には、デジタルデータＢ（ｂｎ−１，ｂｎ−２，…，ｂ１，ｂ０）の値が１０進数の「２」であった場合、別言すればビットｂ１のみが“１”であって、残余のビットｂ３，ｂ２，ｂ０は全て“０”であった場合には、基準信号Ｃ１のみを選択することにより、図３（ａ）中に例示するような波形となる変換信号Ｓｏ１を生成して出力する。
【００４８】
また、上述のデジタルデータＢの値が、１０進数の「３」であった場合、別言すればビットｂ１とｂ０が“１”であって、残余のビットｂ３，ｂ２は全て“０”であった場合には、基準信号Ｃ１とＣ０を選択して合成することにより、図３（ａ）中に例示するような波形となる変換信号Ｓｏ２を生成して出力する。
【００４９】
また、上述のデジタルデータＢの値が、１０進数の「４」であった場合、別言すればビットｂ２が“１”であって、残余のビットｂ３，ｂ１，ｂ０は全て“０”であった場合には、基準信号Ｃ３を選択することで、図３（ａ）中に例示するような波形となる変換信号Ｓｏ３を生成して出力する。
【００５０】
このように、入力されるデジタルデータＢの値に応じて基準信号Ｃｎ−１〜Ｃ０を取捨選択し、選択した基準信号を合成することで、Ｄ／Ａ変換した変換信号Ｓｏを出力する。
【００５１】
そして、変換すべきデジタルデータＢが周期Ｔｓに同期した複数個のデジタルデータ列として入力されると、各周期Ｔｓにおいて各デジタルデータＢの値に応じて基準信号Ｃｎ−１〜Ｃ０を取捨選択して合成することにより、デジタルデータ列を周期Ｔｓに同期した変換信号Ｓｏとして連続的に出力する。
【００５２】
そして、例えば周期Ｔｓの逆数（１／Ｔｓ）に相当するカットオフ周波数を有するローパスフィルタに変換信号Ｓｏを供給すると、変換信号Ｓｏを平滑化させ、周期Ｔｓ内の矩形波ＰＬの個数に相当するエネルギーに比例して振幅の変化するアナログ信号を最終的に生成させることができる。
【００５３】
このように本実施形態のデジタルアナログ変換器は、従来のＰＷＭ信号を出力するＤ／Ａ変換器とは異なり、デジタルデータＢの値に相当する個数の矩形波ＰＬを、Ｄ／Ａ変換すべき周期Ｔｓ内において時間的に均等に分散配置させて、変換信号Ｓｏを生成する。
【００５４】
したがって、変換信号Ｓｏの矩形波ＰＬは、Ｄ／Ａ変換すべき各周期Ｔｓ内において均等な密度で分散することから、交流分のエネルギーを周期Ｔｓ内の特定期間内に偏在させないようになっている。このため、変換信号Ｓｏの周期Ｔｓ内における交流分の基本周波数ｆは、従来のＤ／Ａ変換器で生成されるＰＷＭ信号の基本周波数ｆｓよりも高くなる。
【００５５】
更に、変換信号Ｓｏに内在する高調波の周波数も、ＰＷＭ信号の高調波の周波数よりも高くなる。
【００５６】
つまり、従来のＤ／Ａ変換器で生成されるＰＷＭ信号は、デューティ比で決められる論理“Ｈ”と“Ｌ”となる期間が周期Ｔｓ内において１つずつ偏在することから、その高調波は周期Ｔｓの逆数（１／Ｔｓ）に相当する固定された基本周波数ｆｓに近い周波数位置、別言すれば低い周波数位置に生じることになるのに対して、本実施形態のＤ／Ａ変換器では、既述した時間分解能に基づいて時間幅が設定される矩形波ＰＬの個数（別言すれば、周期Ｔｏ内の矩形波ＰＬの密度）に基づいて、交流分の基本周波数ｆが決まることから、周期Ｔｓの逆数（１／ｆｓ）に相当する基本周波数ｆｓよりも離れた高い周波数位置に生じることになる。
【００５７】
このため、例えばローパスフィルタによって高調波等の不要な成分を除去して、最終的にアナログ信号を生成するような一般的に行われている利用形態にあっては、図３（ｂ）に示すように、アナログ信号を生成するのに必要な成分を取り出すための通過帯域と、高調波ｈ１，ｈ２，ｈ３…等の生じる周波数帯域とが離れているため、その通過帯域を設定するための高域カットオフ周波数の周波数位置を容易に設定することができる。その結果、例えば回路設計等を行う際の自由度を向上させることができる等の効果が得られる。
【００５８】
また、遮断特性が急峻な例えば高次のローパスフィルタ等を設計しなくとも、図３（ｂ）に示すように、高調波ｈ１，ｈ２，ｈ３…等を除去し得る安定な通過周波数特性Ｇ（ｆ）を有するローパスフィルタを適用することで、リップル等を十分に抑制したアナログ信号を生成することが可能となる。つまり、リップル等の雑音を嫌う制御回路や通信機器等に本Ｄ／Ａ変換器を利用した場合、雑音対策が容易となるという効果が得られる。
【００５９】
なお、説明の便宜上、バイナリデータとしてのデジタルデータＢをＤ／Ａ変換するものとして説明したが、特にバイナリデータに限定されるものではない。
【００６０】
例えば１０進数の値を示すデジタルデータＢが分散パルス生成部６に入力されると、そのデジタルデータＢをバイナリデータに変換し、その変換したバイナリデータの各ビットが“１”か“０”かに応じて各基準信号Ｃｎ−１〜Ｃ０を取捨選択するようにしてもよい。
【００６１】
また、特にバイナリデータに変換しなければならないというものではなく、要は、入力されるデジタルデータＢの値に相当する基準信号の組み合わせを、基準信号Ｃｎ−１〜Ｃ０の中から取捨選択する構成とすればよい。
【００６２】
【実施例】
次に、より具体的な実施例を図４〜図８を参照して説明する。
【００６３】
なお、図４〜図６は本実施例のＤ／Ａ変換器の構成等を示す図、図７及び図８は、本Ｄ／Ａ変換器の作用等を説明するための図である。
【００６４】
図４において、本Ｄ／Ａ変換器は、Ｎ進カウンタ７とデコーダ回路８とを備えて構成された上述の分解能設定部５に相当する回路と、反転回路（インバータ）Ｅ０〜Ｅｎ−１と論理積ゲート（ＡＮＤゲート）Ｈ０〜Ｈｎ−１とを備えて構成された上述の分散パルス生成部６に相当する回路を有して形成されている。
【００６５】
そして、ｎビット（ｎは任意の自然数）のバイナリデータより成るデジタルデータＢ（ｂｎ−１，ｂｎ−２，…，ｂ２，ｂ１，ｂ０）をデジタルアナログ変換し、変換結果としての変換信号Ｓｏを出力する。
【００６６】
分解能設定部５は、上述のようにＮ進カウンタ７とデコーダ回路８を備えて構成されている。
【００６７】
ここで、Ｎ進カウンタ７は、予め可変調節された所定周波数ｆｃのクロックＣＫに同期して計数動作し、最下位置ビット（ＬＳＢ）Ｑ０から最下位置ビット（ＭＳＢ）Ｑｎ−１までのｎ個のビット出力を計数信号Ｑ０〜Ｑｎ−１として並列出力する。
【００６８】
また、図５のタイミングチャートにて例示するように、Ｎ進カウンタ７は、その最大計数値Ｎを可変設定することが可能な可変カウンタで形成されており、予め可変設定された１０進数で表される最大計数値Ｎに相当する分のクロックＣＫを計数すると、その最大計数値Ｎの計数期間を１周期Ｔｓとして、０からＮまでの計数動作を周期Ｔｓに同期して繰り返す。
【００６９】
デコーダ回路８は、図６（ａ）に示す回路構成となっており、インバータＥ０〜Ｅｎ−１とＡＮＤゲートＨ０〜Ｈｎ−１とによって、上述のｎ個のビット出力である計数信号Ｑ０〜Ｑｎ−１を所定の組み合わせで論理演算することにより、図６（ｂ）で表されているように、ｎ通りの分解能を示す基準信号Ｃ０〜Ｃｎ−１を生成して出力する。
【００７０】
すなわち、インバータＥｎ−１は、計数信号Ｑ０のみを論理反転させ、残余の計数信号Ｑ１〜Ｑｎ−１をドントケアー（Ｄｏｎ’ｔ Ｃａｒｅ）として扱う、すなわち記号「＊」で表される計数信号Ｑ１〜Ｑｎ−１をドントケアーとして扱うことで、最も時間分解能の高い矩形波から成る基準信号Ｃｎ−１を出力する。これにより、上述のクロックＣＫをＮ進カウンタ７が２個計数する毎に、基準信号Ｃｎ−１は１回論理反転する矩形波状の信号となる。
【００７１】
インバータＥｎ−２とＡＮＤゲートＨｎ−２は、計数信号Ｑ０とＱ１が夫々論理“１”と“０”になるときだけ、論理“Ｈ”となる基準信号Ｃｎ−２を出力する。つまり、上述のクロックＣＫをＮ進カウンタ７が４個計数する毎に、基準信号Ｃｎ−１は１回論理反転する矩形波状の信号となる。
【００７２】
インバータＥｎ−３とＡＮＤゲートＨｎ−３は、計数信号Ｑ０とＱ１が共に論理“１”で、且つ計数信号Ｑ２が論理“０”になるときだけ、論理“Ｈ”となる基準信号Ｃｎ−２を出力する。つまり、上述のクロックＣＫをＮ進カウンタ７が８個計数する毎に、基準信号Ｃｎ−１は１回の割合で論理“Ｈ”となる。
【００７３】
以下同様にして、最後の段に設けられたインバータＥ０とＡＮＤゲートＨ０が、計数信号Ｑｎ−１が論理“０”、残余の計数信号Ｑｎ−２〜Ｑ０が全て論理“１”となるときだけ、論理“Ｈ”となる基準信号Ｃ０を出力する。
【００７４】
このようにデコーダ回路８は、計数信号Ｑ０〜Ｑｎ−１を組み合わせてデコードすることにより、図７中に示すようなクロックＣＫに同期した矩形波ＰＬを含んだｎ通りの基準信号Ｃ０〜Ｃｎ−１を出力する。
【００７５】
そして、図７から解るように、基準信号Ｃ０〜Ｃｎ−１中の夫々の矩形波ＰＬは同じ時点で重複して論理“Ｈ”となることはなく、必ず排他的に生じるようになっている。
【００７６】
更に、基準信号Ｃ０〜Ｃｎ−１中の夫々の矩形波ＰＬは周期Ｔｓ内において時間的に均等に現れ、更に各基準信号Ｃ０〜Ｃｎ−１中に生じる所定時間幅Δτの矩形波ＰＬの個数に応じて、周期Ｔｓ内における分解能を表すようになっている。
【００７７】
つまり、基準信号Ｃ０に含まれる矩形波ＰＬの個数が最も少ないことから、基準信号Ｃ０による分解能が最も低く、基準信号Ｃｎ−１に含まれる矩形波ＰＬの個数が最も多いことから、基準信号Ｃｎ−１による分解能が最も高くなる。そして、基準信号Ｃ１〜Ｃｎ−２による分解能は、基準信号Ｃ０とＣｎ−１の間の夫々異なった分解能を表す。
【００７８】
再び図４において、分散パルス生成部６に相当する複数個のＡＮＤゲートＫ０〜Ｋｎ−１と論理和ゲートＯＲは、Ｄ／Ａ変換すべき対象であるｎビットのバイナリデータＢとｎ通りの基準信号Ｃ０〜Ｃｎ−１とを論理演算することで、変換信号Ｓｏを生成して出力する。
【００７９】
ここで、ＡＮＤゲートＫ０〜Ｋｎ−１は、Ｄ／Ａ変換すべき対象であるｎビットのバイナリデータＢとｎ通りの基準信号Ｃ０〜Ｃｎ−１との論理積を求め、論理和ゲートＯＲは、ＡＮＤゲートＫ０〜Ｋｎ−１の全出力の論理和を求めて、その結果を変換信号Ｓｏとして出力する。
【００８０】
なお、本実施例の分散パルス生成部６は、バイナリデータＢの最上位ビットｂｎ−１と最大の分解能を表す基準信号Ｃｎ−１との論理積を求め、また、バイナリデータＢの次のビットｂｎ−２と次の分解能を表す基準信号Ｃｎ−２との論理積を求め、以下同様にして、最下位ビットｂ０と最も分解能の小さい基準信号Ｃ０との論理積を求めることで、バイナリデータＢ（ｂｎ−１〜ｂ０）の各ビットに割り当てられている論理値に対応する分解能の信号を生成する。
【００８１】
つまり、図７に模式的に示すように、ＡＮＤゲートＫ０〜Ｋｎ−１は、バイナリデータＢ（ｂｎ−１〜ｂ０）のうち、論理“１”となったビットに対応する基準信号をＣｎ−２〜Ｃ１のうちから選択し、そして論理和ゲートＯＲが、選択された各分解能の基準信号を論理和演算する。
【００８２】
これにより、バイナリデータＢ（ｂｎ−１〜ｂ０）の値に相当する個数の矩形波ＰＬを有し、その個数によって周期Ｔｓにおける時間分解能を表す変換信号Ｓｏを出力する。
【００８３】
次に、図８（ａ）〜（ｄ）に示す変換信号Ｓｏの波形例を参照して、本実施例に係るＤ／Ａ変換器の動作例を説明する。
【００８４】
なお、一具体例として、４ビット（ｎ＝４）のバイナリデータＢをＤ／Ａ変換すべく、可変設定が可能なＮ進カウンタ７を１５進カウンタに設定したときの動作について説明する。
【００８５】
図８（ａ）に示す変換信号Ｓｏは、バイナリデータＢが１０進数の「３」の場合（つまり、バイナリ（０，０，１，１）の場合）の波形を示している。
【００８６】
また、図８（ｂ）に例示する変換信号Ｓｏは、バイナリデータＢが１０進数の「５」の場合（つまり、バイナリ（０，１，０，１）の場合）の波形を示している。
【００８７】
また、図８（ｃ）に例示する変換信号Ｓｏは、バイナリデータＢが１０進数の「９」の場合（つまり、バイナリ（１，０，０，１）の場合）の波形を示している。
【００８８】
また、図８（ｄ）に例示する変換信号Ｓｏは、バイナリデータＢが１０進数の「１２」の場合（つまり、バイナリ（１，１，０，０）の場合）の波形を示している。
【００８９】
そして、Ｎ進カウンタ７がクロックＣＫを１５個（Ｎ＝１５）計数してリセットスタートを繰り返す周期Ｔｓに同期させて、バイナリデータＢの系列を順次供給すると、周期Ｔｓ毎に各バイナリデータＢの値に応じて変化する変換信号Ｓｏが連続的に生成される。
【００９０】
また、この変換信号Ｓｏをローパスフィルタ等に供給して平滑化させると、最終的にアナログ信号を生成させることができる。
【００９１】
このように、本実施例のＤ／Ａ変換器によれば、変換すべきデータＢの値に対応して、予め決められた時間幅の矩形波ＰＬの数を設定し、それらの矩形波ＰＬを周期Ｔｓ内において均等な密度で生じさせることで変換信号Ｓｏを生成するので、周期Ｔｓにおける変換信号Ｓｏの交流分のエネルギーは、周期Ｔｓの逆数（１／Ｔｓ）に相当する周波数ｆｓに固定しない。
【００９２】
つまり、周期Ｔｓにおける変換信号Ｓｏの交流分の基本周波数ｆは、上述の周波数ｆｓよりも高い周波数位置に生じることとなる。
【００９３】
更に、周波数ｆｓよりも高い基本周波数ｆに比例した周波数位置に高調波が生じるようになる。
【００９４】
このため、例えば一般的な利用形態として、上述の周波数ｆｓをサンプリング周波数とし、オーディオデータ等のデータＢをＤ／Ａ変換するような形態で本Ｄ／Ａ変換器を使用することとすると、アナログ信号を生成するのに必要な周波数ｆｓ以下の帯域と、周波数ｆｓより高い周波数位置に生じる高調波等の不要成分とを峻別するためのローパスフィルタ等の設計が容易となる。
【００９５】
つまり、図３（ｂ）に示したように、アナログ信号を生成するのに必要な周波数ｆｓ以下の帯域と、高調波等の不要成分が生じる周波数ｆｓより高い周波数位置とが離れるので、高次のローパスフィルタ等であってもそのカットオフ周波数を容易に設定することが可能となる等の効果が得られる。
【００９６】
より詳細に本効果が得られる点について説明すると、従来のＰＷＭ信号Ｓｐｗｍを利用したＤ／Ａ変換器では、周期Ｔｓ内におけるＰＷＭ信号Ｓｐｗｍの交流分の基本周波数は固定となって変化しないのに対し、本実施例のＤ／Ａ変換器では、変換信号Ｓｏの周期Ｔｓ内における矩形波ＰＬの個数が増えるのに伴って、周期Ｔｓ内における矩形波ＰＬの密度が上がるので、変換信号Ｓｏの周期Ｔｓ内における交流分の基本周波数ｆは、周期Ｔｓの逆数（１／Ｔｓ）の周波数ｆｓよりも高い周波数となる。
【００９７】
したがって、変換信号Ｓｏの交流分の基本周波数ｆは、上述のＰＷＭ信号Ｓｐｗｍにおける基本周波数ｆｓよりも離れた高い周波数となり、更に高調波等の不要な周波数成分は基本周波数ｆの整数倍の高い周波数位置に生じることになる。
【００９８】
このため、既述したような高調波等の不要な周波数成分を除去すべく、変換信号Ｓｏをローパスフィルタ等に通すこととする場合には、そのローパスフィルタを容易に設計することができる等の効果や、設計の自由度を向上させることができる等の効果が得られる。
【００９９】
また、通信機器や各種制御機器等に本Ｄ／Ａ変換器を適用する場合、それらの機器で要求される仕様条件は様々であるが、例えば従来技術として説明したＰＷＭ信号を使用するＤ／Ａ変換器と同様のリップルの発生を許容できる機器に適用する場合には、従来のＤ／Ａ変換器に比して本Ｄ／Ａ変換器の方が明らかにローパスフィルタ等の設計条件を緩和することが可能である。
【０１００】
また、リップル等の発生を嫌う通信機器や各種制御機器等において従来のＤ／Ａ変換器を利用し、リップル等の発生を抑制すべく例えば遮断周波数特性の急峻な高次のローパスフィルタを利用していた場合、本Ｄ／Ａ変換器に代えることで、より高品位のアナログ信号を生成することができるという効果が得られる。つまり、本Ｄ／Ａ変換器に代えることで、既存の通信機器や各種制御機器等の性能向上を図ることが可能となる。
【０１０１】
また、より具体的な効果を例示すれば、ラジオ受信機やテレビジョン受信機若しくは携帯電話の受信機等に内蔵されているデジタルチューナにおける同調制御回路や自動利得可変回路（ＡＧＣ）から出力されるデジタルデータをＤ／Ａ変換する場合、それら同調制御回路の局発（同調周波数）や自動利得可変回路のバイアスを所定条件に設定すると、基本周波数ｆが高くなる最適な範囲を利用することができ、更に基本周波数ｆが高くなるのに伴って高調波成分もより高い周波数となることから、ノイズ等の影響を抑制することが可能なラジオ受信機やテレビジョン受信機若しくは携帯電話の受信機等を実現することができる。
【０１０２】
以上説明したように、本実施形態及び実施例のＤ／Ａ変換器によれば、デジタルデータＢに相当する個数の矩形波ＰＬを、Ｄ／Ａ変換すべき周期Ｔｓ内において時間的に均等に分散配置させて変換信号Ｓｏを生成するので、変換信号Ｓｏの周期Ｔｓ内における交流分の基本周波数ｆを周期Ｔｓの逆数（１／ｆｓ）の周波数ｆｓよりも高くすることができ、また高調波等の周波数位置も基本周波数ｆが高くなるのに伴って高くすることができる。
【０１０３】
このため、上述した各種の効果を発揮することができ、また新規な特性を発揮するものであることから、かかる特性を生かした様々な利用形態に貢献することができるものである。
【０１０４】
なお、図２に示した本実施形態の構成はあくまでも好適な一形態を示したものであり、上述した機能と同一又は相当する機能を他の構成で実現するようにしてもよい。また、上述の実施例についても好適な具体例を示したものであり、他の構成で実現するようにしてもよい。
【０１０５】
また、実施形態並びに実施例では、各基準信号Ｃｎ−１〜Ｃ０をパルス状の矩形波ＰＬによって形成するものとしているが、必ずしもその信号波形ＰＬを矩形波にしなければならないというものではない。要は、離散的な信号波形であれば、矩形波以外の波形としてもよい。
【０１０６】
また、その離散的な信号波形が所定周期Ｔｓ内において、時間的に完璧に分散していなければならないというものではなく、実利用に際して要求される仕様条件等を満足する範囲内で変更してもよい。
【０１０７】
また、上述の実施例では、いわゆるディスクリート等の電子回路として形成する場合を述べたが、これに限定されるものではなく、演算機能を有するマイクロプロセッサ（ＭＰＵ）を有するパーソナルコンピュータ（ＰＣ）等の電子機器において、上述の実施例の機能に相当するデジタルアナログ変換用プログラムを実行させることでＤ／Ａ変換することも可能である。
【図面の簡単な説明】
【図１】従来の１ビットＤ／Ａ変換器の構成及び作用を説明するための図である。
【図２】本発明の実施の形態に係るＤ／Ａ変換器の構成及び作用を説明するための図である。
【図３】本発明の実施の形態に係るＤ／Ａ変換器の作用を更に説明するための図である。
【図４】本実施例のＤ／Ａ変換器の構成を説明するための図である。
【図５】本実施例のＤ／Ａ変換器の作用を説明するための図である。
【図６】本実施例のＤ／Ａ変換器の構成及び作用を更に説明するための図である。
【図７】本実施例のＤ／Ａ変換器の作用を更に説明するための図である。
【図８】本実施例のＤ／Ａ変換器でＤ／Ａ変換される変換信号の波形例を示す図である。
【符号の説明】
５…分解能設定部
６…分散パルス生成部
７…Ｎ進カウンタ
８…デコーダ回路
Ｅ０〜Ｅｎ−１…インバータ
Ｋ０〜Ｋｎ−１，Ｈ０〜Ｈｎ−２…論理積ゲート
ＯＲ…論理和ゲート
【発明の属する技術分野】
本発明は、デジタルアナログ変換器に関する。
【０００２】
【従来の技術】
従来、デジタルデータをアナログ信号に変換するデジタルアナログ変換器（以下「Ｄ／Ａ変換器」という）として、１ビットＤ／Ａ変換器と呼ばれるＤ／Ａ変換器が知られている。
【０００３】
このＤ／Ａ変換器は、デジタルデータをパルス幅変調（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ：ＰＷＭ）信号に変換し、そのＰＷＭ信号をローパスフィルタ等で平滑化させることで、最終的にアナログ信号を生成させる。
【０００４】
図１（ａ）は、従来の一般に知られた１ビットＤ／Ａ変換器の構成を示しており、Ｎ進カウンタ１と、Ｍ進カウンタ２と、ＲＳフリップフロップ回路３とを備えて構成されている。
【０００５】
Ｎ進カウンタ１は、所定周波数ｆｃのクロックＣＫをＮ個計数する毎にリセットスタートを繰り返す、バイナリカウンタで形成されている。
【０００６】
Ｍ進カウンタ２は、プリセッタブルバイナリカウンタで形成され、デジタルデータＤａｔａがプリセットされると、そのデジタルデータＤａｔａの値に相当する回数だけクロックＣＫを計数する。
【０００７】
また、Ｎ進カウンタ１の最大計数値ＮとＭ進カウンタ２の最大計数値Ｍとの関係がＭ≦Ｎに設定されており、Ｍ≧２ｍの関係を満足するｍビットのバイナリデータ等がデジタルデータＤａｔａとしてＭ進カウンタ２にプリセッとされる。
【０００８】
したがって、デジタルデータＤａｔａがＭ進カウンタ２にプリセットされて、Ｎ進カウンタ１とＭ進カウンタ２が同時に計数動作を開始すると、Ｍ進カウンタ２は、Ｎ進カウンタ１がクロックＣＫをＮ個計数し終えるまでに、デジタルデータＤａｔａの値に相当する計数動作を完了するようになっている。
【０００９】
ＲＳフリップフロップ回路３は、セット入力端子Ｓとリセット入力端子Ｒ及び出力端子Ｑを有し、Ｎ進カウンタ１とＭ進カウンタ２との出力に応じてセットとリセットの動作を行う。そして、セットとリセットの動作に応じて、出力端子ＱからＰＷＭ信号Ｓｐｗｍを出力し、ローパスフィルタ４に供給すると共にＭ進カウンタ２をリセットスタートさせるための制御信号として、Ｍ進カウンタ２へも供給するようになっている。
【００１０】
ここで仮に、デジタルデータＤａｔａが音楽や音声等のアナログ信号を所定のサンプリング周波数ｆｓでサンプリングすることによって生成されたｍビットずつのバイナリデータ列であって、そのデジタルデータＤａｔａに基づいて元のアナログ信号Ｓｏｕｔに復元するような場合には、Ｍ進カウンタ２に個々のデジタルデータＤａｔａをプリセットするための周期Ｔｓと、サンプリング周波数ｆｓと、クロックＣＫの周波数ｆｃが、いわゆるサンプリング定理を満足すべく決められている。
【００１１】
例えば、クロックＣＫの周波数ｆｃはサンプリング周波数ｆｓのＮ倍の周波数（Ｎ×ｆｓ）、周期Ｔｓはサンプリング周波数ｆｓの逆数（１／ｆｓ）に相当する周期に決められている。
【００１２】
かかる構成を有する１ビットＤ／Ａ変換器によると、図１（ｂ）に例示するように、周期Ｔｓ毎にプリセットされる各デジタルデータＤａｔａの値に応じてデューティ比の変化するＰＷＭ信号Ｓｐｗｍを生成する。
【００１３】
すなわち、Ｎ進カウンタ１は、各周期ＴｓにおいてクロックＣＫに基づく計数動作を行い、各周期Ｔｓの開始時点でＲＳフリップフロップ回路３をセットすることにより、ＰＷＭ信号Ｓｐｗｍを論理“Ｈ”に反転させる。
【００１４】
一方、Ｍ進カウンタ２は、ＰＷＭ信号Ｓｐｗｍが論理“Ｈ”となるのに伴ってクロックＣＫに基づく計数動作を開始（リセットスタート）する。そして、デジタルデータＤａｔａの値に相当する回数分の計数動作を行って、ＲＳフリップフロップ回路３をリセットすることにより、ＰＷＭ信号Ｓｐｗｍを論理“Ｈ”から“Ｌ”に反転させる。
【００１５】
したがって、ＰＷＭ信号ＳｐｗｍはデジタルデータＤａｔａの値に相当する期間τにおいて論理“Ｈ”、残余の期間（Ｔｓ−τ）において論理“Ｌ”となり、各周期Ｔｓにおけるデューティ比が各デジタルデータＤａｔａの値に応じて変化することにより、Ｄ／Ａ変換を実現している。
【００１６】
【発明が解決しようとする課題】
上述したように、従来のＰＷＭ変調を利用したＤ／Ａ変換器は、各デジタルデータＤａｔａの値に応じてＰＷＭ信号Ｓｐｗｍのデューティ比を変化させ、それによって各周期ＴｓにおけるＰＷＭ信号Ｓｐｗｍの交流エネルギーを変化させることで、ローパスフィルタ４等に通した場合に、各周期Ｔｓの交流エネルギーに応じて振幅の変化するアナログ信号Ｓｏｕｔを生成することが可能となっている。
【００１７】
ところが、既述したように、論理“Ｈ”となる期間τは周期Ｔｓの前半側、論理“Ｌ”となる期間（Ｔｓ−τ）は周期Ｔｓの後半側に夫々別れて偏在することから、ＰＷＭ信号Ｓｐｗｍの交流エネルギーは期間τに集中する。
【００１８】
このため、ＰＷＭ信号Ｓｐｗｍの交流分の基本周波数は、周期Ｔｓの逆数（１／Ｔｓ）に相当する周波数にほぼ固定することになり、デジタルデータＤａｔａの値に応じてデューティ比が変化しても、その交流分の基本周波数は変化しない。更にＰＷＭ信号Ｓｐｗｍは矩形波であることから、図１（ｃ）の周波数特性にて例示するように、その基本周波数の整数倍の周波数位置に高調波ノイズｈ１，ｈ２，ｈ３…等が発生する。
【００１９】
そして、特定の周波数位置に固定して生じる高調波ノイズｈ１，ｈ２，ｈ３…等は、アナログ信号Ｓｏｕｔを生成するのに必要な周波数帯域に近い周波数位置に生じることから、アナログ信号Ｓｏｕｔを生成するのに必要な周波数帯域と、高調波ノイズｈ１，ｈ２，ｈ３…等の不要成分とを峻別するためのローパスフィルタ等を設計することが難しく、リップルその他の雑音を嫌う例えば制御回路や通信機器等に従来のＤ／Ａ変換器を利用した場合、雑音対策が難しい等の問題があった。
【００２０】
具体的な場合を例示すれば、高調波ノイズｈ１，ｈ２，ｈ３…等の不要成分を峻別して除去し得るローパスフィルタ４を設計しようとすると、高域のカットオフ周波数特性が急峻な高次のローパスフィルタが必要となる。ところが、位相遅れと利得等の関係を考慮しつつ、安定性を確保し得る高次のローパスフィルタを設計等することは一般に困難を伴う。
【００２１】
一方、図１（ｃ）中の周波数特性Ｇ（ｆ）で示すような安定性を重視した低次のローパスフィルタを用いたのでは、高調波ノイズｈ１，ｈ２，ｈ３…等を十分除去することができず、アナログ信号Ｓｏｕｔにリップル等が混入することとなって、上述の制御回路や通信機器等に悪影響を及ぼす等の問題を生じる。
【００２２】
本発明は、こうした従来の課題に鑑みてなされたものであり、新規な構成及び機能を有するデジタルアナログ変換器を提供することを目的とする。
【００２３】
【課題を解決するための手段】
請求項１に記載のデジタルアナログ変換器は、所定周期に同期して供給されるデジタルデータをデジタルアナログ変換するデジタルアナログ変換器であって、前記デジタルデータの値に相当する複数個の信号波形から成る信号列を有する変換信号を生成することによりデジタルアナログ変換を行うことを特徴とする。
【００２４】
請求項２に記載のデジタルアナログ変換器は、請求項１に記載のデジタルアナログ変換器において、前記複数個の信号波形を前記所定周期内において時間的に均等に生じさせることを特徴とする。
【００２５】
請求項３に記載のデジタルアナログ変換器は、請求項１又は２に記載のデジタルアナログ変換器において、前記複数個の各信号波形は、予め決められた時間幅を有することを特徴とする。
【００２６】
請求項４に記載のデジタルアナログ変換器は、所定周期に同期して供給されるデジタルデータをデジタルアナログ変換するデジタルアナログ変換器であって、所定周期内において時間分解能の異なる複数の基準信号を生成する第１の手段と、前記複数の基準信号を前記デジタルデータの値に応じた組み合わせで選択し、選択した基準信号を前記所定周期に合わせて合成することで、前記デジタルデータの値に相当する信号列を有する変換信号を生成する第２の手段と、を備えることを特徴とする。
【００２７】
請求項５に記載のデジタルアナログ変換器は、請求項４に記載のデジタルアナログ変換器において、前記時間分解能の異なる複数の基準信号は夫々、前記周期内において時間的に均等に分散された複数の信号波形から成ることを特徴とする。
【００２８】
請求項６に記載のデジタルアナログ変換器は、請求項５に記載のデジタルアナログ変換器において、前記時間的に分散された複数個の各信号波形は、予め決められた時間幅を有することを特徴とする。
【００２９】
請求項７に記載のデジタルアナログ変換方法は、所定周期に同期して供給されるデジタルデータをデジタルアナログ変換するデジタルアナログ変換方法であって、前記デジタルデータの値に相当する複数個の信号波形から成る信号列を有する変換信号を生成することによりデジタルアナログ変換を行うことを特徴とする。 請求項８に記載のデジタルアナログ変換方法は、所定周期に同期して供給されるデジタルデータをデジタルアナログ変換するデジタルアナログ変換方法であって、所定周期内において時間分解能の異なる複数の基準信号を生成する第１の工程と、前記複数の基準信号を前記デジタルデータの値に応じた組み合わせで選択し、選択した基準信号を前記所定周期に合わせて合成することで、前記デジタルデータの値に相当する信号列を有する変換信号を生成する第２の工程とを備えることを特徴とする。
【００３０】
【発明の実施の形態】
本発明の実施の形態を、図２及び図３を参照して説明する。なお、図２は本実施形態のデジタルアナログ変換器の構成及び機能を示す図である。
【００３１】
図２（ａ）において、本デジタルアナログ変換器（Ｄ／Ａ変換器）は、Ｄ／Ａ変換すべきデジタルデータＢが供給されると、そのデジタルデータＢの値に相当する複数個の信号から成る信号列を有する変換信号Ｓｏを生成することによりデジタルアナログ変換を行う構成となっている。
【００３２】
かかる変換信号Ｓｏを生成すべく、分解能設定部５と分散パルス生成部６を有して構成されている。
【００３３】
分解能設定部５は、予め設定される所定の周期Ｔｓ内において、互いに相違した時間分解能を示すｎ個（ｎは、予め決められる適宜の自然数）の基準信号Ｃｎ−１〜Ｃ０を生成して出力する。
【００３４】
すなわち、最も高い分解能を表す時間幅を単位時間幅Δτとし、この単位時間幅Δτ及びその単位時間幅Δτを２の自然数倍すると得られる合計ｎ通りの時間幅Δτ，２×Δτ，４×Δτ，……，２ｎ−１×Δτを夫々の時間分解能として示すｎ通りの基準信号Ｃｎ−１，……，Ｃ２，Ｃ１，Ｃ０を出力する。
【００３５】
更に、これらｎ個の夫々異なった時間分解能を示すために、単位時間幅Δτ以下の時間幅を有するパルス状の矩形波ＰＬを、周期Ｔｓ内において２ｎ−１個ずつ時間的に均等させて生じさせることで、夫々の基準信号Ｃｎ−１〜Ｃ０を生成する。
【００３６】
つまり、最も高い分解能を示す基準信号Ｃｎ−１は、２ｎ−１個の矩形波ＰＬが周期Ｔｓ内において時間的に均等に配列された形状の波形であり、２番目に高い分解能を示す基準信号Ｃｎ−２は、２ｎ−２個の矩形波ＰＬが周期Ｔｓ内において時間的に均等に配列された形状の波形であり、以下同様にして、最も低い分解能を示す基準信号Ｃ０は、２０個（別言すると、１個）の矩形波ＰＬが周期Ｔｓ内において時間的に均等に配列された形状の波形として生成される。
【００３７】
これにより、分解能設定部５は、一例としてｎ＝４とした場合、図２（ｂ）のタイミングチャートに示すような夫々の矩形波ＰＬが同じ時点で重複して生じることがないように排他的に配列した波形より成る、４通り（ｎ＝４）の基準信号Ｃｎ−１〜Ｃ０（つまり、Ｃ３〜Ｃ０ ）を周期Ｔｓに同期して繰り返し出力する。
【００３８】
すなわち、基準信号Ｃｎ−１（つまりＣ３）において論理“Ｈ”の矩形波ＰＬが生じる時点では、残余の基準信号Ｃｎ−２〜Ｃ０（つまりＣ２〜Ｃ０ ）の何れも論理“Ｈ”の矩形波ＰＬが生じることはなく、また、基準信号Ｃｎ−２（つまりＣ２）において論理“Ｈ”の矩形波ＰＬが生じる時点では、残余の基準信号Ｃｎ−３〜Ｃ０（つまりＣ１〜Ｃ０ ）の何れも論理“Ｈ”の矩形波ＰＬが生じることがなく、以下同様に、基準信号Ｃｎ−１〜Ｃ０（つまりＣ３〜Ｃ０ ）の全てにおいて夫々の矩形波ＰＬが周期Ｔｓ内の同じ時点で重複することなく必ず排他的に生じるようになっている。
【００３９】
そして、上述したように夫々の矩形波ＰＬの発生位置が、周期Ｔｓ内において時間的に均等となるように決められている。
【００４０】
なお、図２（ｂ）は、後述するバイナリデータＢが４ビット（ｎ＝４）であって、その４ビットのバイナリデータＢをデジタルアナログ変換する場合を例示したものである。一般的に述べれるならば、分解能設定部５は、デジタルアナログ変換すべきバイナリデータＢのビット数ｎに応じて、ｎ通りの基準信号Ｃｎ−１〜Ｃ０を生成し、更に夫々の基準信号Ｃｎ−１〜Ｃ０に生じる矩形波ＰＬが同じ時点で重複して生じることがないように排他的に配列した波形となるように生成して出力する。
【００４１】
そして、こうした波形からなる基準信号Ｃｎ−１〜Ｃ０を生成するため、分解能設定部５は、集積回路装置（ＩＣ）やトランジスタ等の電子素子を用いた所謂ハードウェア回路で形成されたり、所定のコンピュータプログラムを実行するマイクロプロセッサ（ＭＰＵ）等によるプロプラム処理によって実現されている。
【００４２】
分散パルス生成部６は、変換すべきデジタルデータＢが入力されると、上述の基準信号Ｃｎ−１〜Ｃ０を選択的に組み合わせて合成することで、デジタルデータＢの値に相当するパルス列から成る変換信号Ｓｏを周期Ｔｓにおいて出力する。
【００４３】
より具体的に述べると、デジタルデータＢが、Ｂ（ｂｎ−１，ｂｎ−２，…，ｂ１，ｂ０）で表されるｎビットのバイナリデータであった場合、最上位ビットｂｎ−１から最下位ビットｂ０までの各ビットｂｎ−１〜ｂ０に対応付けて基準信号Ｃｎ−１〜Ｃ０を選択する。
【００４４】
つまり、ビットｂｎ−１が“１”であれば基準信号Ｃｎ−１を選択し、ビットｂｎ−１が“０”であれば基準信号Ｃｎ−１を選択しない。
【００４５】
また、ビットｂｎ−２が“１”であれば基準信号Ｃｎ−２を選択し、ビットｂｎ−２が“０”であれば基準信号Ｃｎ−２を選択しないようにし、以下同様に、残余の各ビットｂｎ−３〜ｂ０と基準信号Ｃｎ−３〜Ｃ０との対応関係についても、夫々のビットが“１”か“０”かで基準信号Ｃｎ−３〜Ｃ０を取捨選択する。
【００４６】
そして、基準信号Ｃｎ−１〜Ｃ０のうち、選択した基準信号を周期Ｔｓに合わせて合成（加算）することで、デジタルデータＢ（ｂｎ−１，ｂｎ−２，…，ｂ１，ｂ０）の値に相当する個数の矩形波ＰＬを有する変換信号Ｓｏを生成し、その変換信号ＳｏをＤ／Ａ変換した信号として出力する。
【００４７】
例えば、図２（ｂ）を参照して説明した４通りの基準信号Ｃｎ−１，Ｃｎ−２，…，Ｃ１，Ｃ０に基づいて、４ビット（ｎ＝４）のデジタルデータＢ（ｂｎ−１，ｂｎ−２，…，ｂ１，ｂ０）をデジタルアナログ変換する場合には、デジタルデータＢ（ｂｎ−１，ｂｎ−２，…，ｂ１，ｂ０）の値が１０進数の「２」であった場合、別言すればビットｂ１のみが“１”であって、残余のビットｂ３，ｂ２，ｂ０は全て“０”であった場合には、基準信号Ｃ１のみを選択することにより、図３（ａ）中に例示するような波形となる変換信号Ｓｏ１を生成して出力する。
【００４８】
また、上述のデジタルデータＢの値が、１０進数の「３」であった場合、別言すればビットｂ１とｂ０が“１”であって、残余のビットｂ３，ｂ２は全て“０”であった場合には、基準信号Ｃ１とＣ０を選択して合成することにより、図３（ａ）中に例示するような波形となる変換信号Ｓｏ２を生成して出力する。
【００４９】
また、上述のデジタルデータＢの値が、１０進数の「４」であった場合、別言すればビットｂ２が“１”であって、残余のビットｂ３，ｂ１，ｂ０は全て“０”であった場合には、基準信号Ｃ３を選択することで、図３（ａ）中に例示するような波形となる変換信号Ｓｏ３を生成して出力する。
【００５０】
このように、入力されるデジタルデータＢの値に応じて基準信号Ｃｎ−１〜Ｃ０を取捨選択し、選択した基準信号を合成することで、Ｄ／Ａ変換した変換信号Ｓｏを出力する。
【００５１】
そして、変換すべきデジタルデータＢが周期Ｔｓに同期した複数個のデジタルデータ列として入力されると、各周期Ｔｓにおいて各デジタルデータＢの値に応じて基準信号Ｃｎ−１〜Ｃ０を取捨選択して合成することにより、デジタルデータ列を周期Ｔｓに同期した変換信号Ｓｏとして連続的に出力する。
【００５２】
そして、例えば周期Ｔｓの逆数（１／Ｔｓ）に相当するカットオフ周波数を有するローパスフィルタに変換信号Ｓｏを供給すると、変換信号Ｓｏを平滑化させ、周期Ｔｓ内の矩形波ＰＬの個数に相当するエネルギーに比例して振幅の変化するアナログ信号を最終的に生成させることができる。
【００５３】
このように本実施形態のデジタルアナログ変換器は、従来のＰＷＭ信号を出力するＤ／Ａ変換器とは異なり、デジタルデータＢの値に相当する個数の矩形波ＰＬを、Ｄ／Ａ変換すべき周期Ｔｓ内において時間的に均等に分散配置させて、変換信号Ｓｏを生成する。
【００５４】
したがって、変換信号Ｓｏの矩形波ＰＬは、Ｄ／Ａ変換すべき各周期Ｔｓ内において均等な密度で分散することから、交流分のエネルギーを周期Ｔｓ内の特定期間内に偏在させないようになっている。このため、変換信号Ｓｏの周期Ｔｓ内における交流分の基本周波数ｆは、従来のＤ／Ａ変換器で生成されるＰＷＭ信号の基本周波数ｆｓよりも高くなる。
【００５５】
更に、変換信号Ｓｏに内在する高調波の周波数も、ＰＷＭ信号の高調波の周波数よりも高くなる。
【００５６】
つまり、従来のＤ／Ａ変換器で生成されるＰＷＭ信号は、デューティ比で決められる論理“Ｈ”と“Ｌ”となる期間が周期Ｔｓ内において１つずつ偏在することから、その高調波は周期Ｔｓの逆数（１／Ｔｓ）に相当する固定された基本周波数ｆｓに近い周波数位置、別言すれば低い周波数位置に生じることになるのに対して、本実施形態のＤ／Ａ変換器では、既述した時間分解能に基づいて時間幅が設定される矩形波ＰＬの個数（別言すれば、周期Ｔｏ内の矩形波ＰＬの密度）に基づいて、交流分の基本周波数ｆが決まることから、周期Ｔｓの逆数（１／ｆｓ）に相当する基本周波数ｆｓよりも離れた高い周波数位置に生じることになる。
【００５７】
このため、例えばローパスフィルタによって高調波等の不要な成分を除去して、最終的にアナログ信号を生成するような一般的に行われている利用形態にあっては、図３（ｂ）に示すように、アナログ信号を生成するのに必要な成分を取り出すための通過帯域と、高調波ｈ１，ｈ２，ｈ３…等の生じる周波数帯域とが離れているため、その通過帯域を設定するための高域カットオフ周波数の周波数位置を容易に設定することができる。その結果、例えば回路設計等を行う際の自由度を向上させることができる等の効果が得られる。
【００５８】
また、遮断特性が急峻な例えば高次のローパスフィルタ等を設計しなくとも、図３（ｂ）に示すように、高調波ｈ１，ｈ２，ｈ３…等を除去し得る安定な通過周波数特性Ｇ（ｆ）を有するローパスフィルタを適用することで、リップル等を十分に抑制したアナログ信号を生成することが可能となる。つまり、リップル等の雑音を嫌う制御回路や通信機器等に本Ｄ／Ａ変換器を利用した場合、雑音対策が容易となるという効果が得られる。
【００５９】
なお、説明の便宜上、バイナリデータとしてのデジタルデータＢをＤ／Ａ変換するものとして説明したが、特にバイナリデータに限定されるものではない。
【００６０】
例えば１０進数の値を示すデジタルデータＢが分散パルス生成部６に入力されると、そのデジタルデータＢをバイナリデータに変換し、その変換したバイナリデータの各ビットが“１”か“０”かに応じて各基準信号Ｃｎ−１〜Ｃ０を取捨選択するようにしてもよい。
【００６１】
また、特にバイナリデータに変換しなければならないというものではなく、要は、入力されるデジタルデータＢの値に相当する基準信号の組み合わせを、基準信号Ｃｎ−１〜Ｃ０の中から取捨選択する構成とすればよい。
【００６２】
【実施例】
次に、より具体的な実施例を図４〜図８を参照して説明する。
【００６３】
なお、図４〜図６は本実施例のＤ／Ａ変換器の構成等を示す図、図７及び図８は、本Ｄ／Ａ変換器の作用等を説明するための図である。
【００６４】
図４において、本Ｄ／Ａ変換器は、Ｎ進カウンタ７とデコーダ回路８とを備えて構成された上述の分解能設定部５に相当する回路と、反転回路（インバータ）Ｅ０〜Ｅｎ−１と論理積ゲート（ＡＮＤゲート）Ｈ０〜Ｈｎ−１とを備えて構成された上述の分散パルス生成部６に相当する回路を有して形成されている。
【００６５】
そして、ｎビット（ｎは任意の自然数）のバイナリデータより成るデジタルデータＢ（ｂｎ−１，ｂｎ−２，…，ｂ２，ｂ１，ｂ０）をデジタルアナログ変換し、変換結果としての変換信号Ｓｏを出力する。
【００６６】
分解能設定部５は、上述のようにＮ進カウンタ７とデコーダ回路８を備えて構成されている。
【００６７】
ここで、Ｎ進カウンタ７は、予め可変調節された所定周波数ｆｃのクロックＣＫに同期して計数動作し、最下位置ビット（ＬＳＢ）Ｑ０から最下位置ビット（ＭＳＢ）Ｑｎ−１までのｎ個のビット出力を計数信号Ｑ０〜Ｑｎ−１として並列出力する。
【００６８】
また、図５のタイミングチャートにて例示するように、Ｎ進カウンタ７は、その最大計数値Ｎを可変設定することが可能な可変カウンタで形成されており、予め可変設定された１０進数で表される最大計数値Ｎに相当する分のクロックＣＫを計数すると、その最大計数値Ｎの計数期間を１周期Ｔｓとして、０からＮまでの計数動作を周期Ｔｓに同期して繰り返す。
【００６９】
デコーダ回路８は、図６（ａ）に示す回路構成となっており、インバータＥ０〜Ｅｎ−１とＡＮＤゲートＨ０〜Ｈｎ−１とによって、上述のｎ個のビット出力である計数信号Ｑ０〜Ｑｎ−１を所定の組み合わせで論理演算することにより、図６（ｂ）で表されているように、ｎ通りの分解能を示す基準信号Ｃ０〜Ｃｎ−１を生成して出力する。
【００７０】
すなわち、インバータＥｎ−１は、計数信号Ｑ０のみを論理反転させ、残余の計数信号Ｑ１〜Ｑｎ−１をドントケアー（Ｄｏｎ’ｔ Ｃａｒｅ）として扱う、すなわち記号「＊」で表される計数信号Ｑ１〜Ｑｎ−１をドントケアーとして扱うことで、最も時間分解能の高い矩形波から成る基準信号Ｃｎ−１を出力する。これにより、上述のクロックＣＫをＮ進カウンタ７が２個計数する毎に、基準信号Ｃｎ−１は１回論理反転する矩形波状の信号となる。
【００７１】
インバータＥｎ−２とＡＮＤゲートＨｎ−２は、計数信号Ｑ０とＱ１が夫々論理“１”と“０”になるときだけ、論理“Ｈ”となる基準信号Ｃｎ−２を出力する。つまり、上述のクロックＣＫをＮ進カウンタ７が４個計数する毎に、基準信号Ｃｎ−１は１回論理反転する矩形波状の信号となる。
【００７２】
インバータＥｎ−３とＡＮＤゲートＨｎ−３は、計数信号Ｑ０とＱ１が共に論理“１”で、且つ計数信号Ｑ２が論理“０”になるときだけ、論理“Ｈ”となる基準信号Ｃｎ−２を出力する。つまり、上述のクロックＣＫをＮ進カウンタ７が８個計数する毎に、基準信号Ｃｎ−１は１回の割合で論理“Ｈ”となる。
【００７３】
以下同様にして、最後の段に設けられたインバータＥ０とＡＮＤゲートＨ０が、計数信号Ｑｎ−１が論理“０”、残余の計数信号Ｑｎ−２〜Ｑ０が全て論理“１”となるときだけ、論理“Ｈ”となる基準信号Ｃ０を出力する。
【００７４】
このようにデコーダ回路８は、計数信号Ｑ０〜Ｑｎ−１を組み合わせてデコードすることにより、図７中に示すようなクロックＣＫに同期した矩形波ＰＬを含んだｎ通りの基準信号Ｃ０〜Ｃｎ−１を出力する。
【００７５】
そして、図７から解るように、基準信号Ｃ０〜Ｃｎ−１中の夫々の矩形波ＰＬは同じ時点で重複して論理“Ｈ”となることはなく、必ず排他的に生じるようになっている。
【００７６】
更に、基準信号Ｃ０〜Ｃｎ−１中の夫々の矩形波ＰＬは周期Ｔｓ内において時間的に均等に現れ、更に各基準信号Ｃ０〜Ｃｎ−１中に生じる所定時間幅Δτの矩形波ＰＬの個数に応じて、周期Ｔｓ内における分解能を表すようになっている。
【００７７】
つまり、基準信号Ｃ０に含まれる矩形波ＰＬの個数が最も少ないことから、基準信号Ｃ０による分解能が最も低く、基準信号Ｃｎ−１に含まれる矩形波ＰＬの個数が最も多いことから、基準信号Ｃｎ−１による分解能が最も高くなる。そして、基準信号Ｃ１〜Ｃｎ−２による分解能は、基準信号Ｃ０とＣｎ−１の間の夫々異なった分解能を表す。
【００７８】
再び図４において、分散パルス生成部６に相当する複数個のＡＮＤゲートＫ０〜Ｋｎ−１と論理和ゲートＯＲは、Ｄ／Ａ変換すべき対象であるｎビットのバイナリデータＢとｎ通りの基準信号Ｃ０〜Ｃｎ−１とを論理演算することで、変換信号Ｓｏを生成して出力する。
【００７９】
ここで、ＡＮＤゲートＫ０〜Ｋｎ−１は、Ｄ／Ａ変換すべき対象であるｎビットのバイナリデータＢとｎ通りの基準信号Ｃ０〜Ｃｎ−１との論理積を求め、論理和ゲートＯＲは、ＡＮＤゲートＫ０〜Ｋｎ−１の全出力の論理和を求めて、その結果を変換信号Ｓｏとして出力する。
【００８０】
なお、本実施例の分散パルス生成部６は、バイナリデータＢの最上位ビットｂｎ−１と最大の分解能を表す基準信号Ｃｎ−１との論理積を求め、また、バイナリデータＢの次のビットｂｎ−２と次の分解能を表す基準信号Ｃｎ−２との論理積を求め、以下同様にして、最下位ビットｂ０と最も分解能の小さい基準信号Ｃ０との論理積を求めることで、バイナリデータＢ（ｂｎ−１〜ｂ０）の各ビットに割り当てられている論理値に対応する分解能の信号を生成する。
【００８１】
つまり、図７に模式的に示すように、ＡＮＤゲートＫ０〜Ｋｎ−１は、バイナリデータＢ（ｂｎ−１〜ｂ０）のうち、論理“１”となったビットに対応する基準信号をＣｎ−２〜Ｃ１のうちから選択し、そして論理和ゲートＯＲが、選択された各分解能の基準信号を論理和演算する。
【００８２】
これにより、バイナリデータＢ（ｂｎ−１〜ｂ０）の値に相当する個数の矩形波ＰＬを有し、その個数によって周期Ｔｓにおける時間分解能を表す変換信号Ｓｏを出力する。
【００８３】
次に、図８（ａ）〜（ｄ）に示す変換信号Ｓｏの波形例を参照して、本実施例に係るＤ／Ａ変換器の動作例を説明する。
【００８４】
なお、一具体例として、４ビット（ｎ＝４）のバイナリデータＢをＤ／Ａ変換すべく、可変設定が可能なＮ進カウンタ７を１５進カウンタに設定したときの動作について説明する。
【００８５】
図８（ａ）に示す変換信号Ｓｏは、バイナリデータＢが１０進数の「３」の場合（つまり、バイナリ（０，０，１，１）の場合）の波形を示している。
【００８６】
また、図８（ｂ）に例示する変換信号Ｓｏは、バイナリデータＢが１０進数の「５」の場合（つまり、バイナリ（０，１，０，１）の場合）の波形を示している。
【００８７】
また、図８（ｃ）に例示する変換信号Ｓｏは、バイナリデータＢが１０進数の「９」の場合（つまり、バイナリ（１，０，０，１）の場合）の波形を示している。
【００８８】
また、図８（ｄ）に例示する変換信号Ｓｏは、バイナリデータＢが１０進数の「１２」の場合（つまり、バイナリ（１，１，０，０）の場合）の波形を示している。
【００８９】
そして、Ｎ進カウンタ７がクロックＣＫを１５個（Ｎ＝１５）計数してリセットスタートを繰り返す周期Ｔｓに同期させて、バイナリデータＢの系列を順次供給すると、周期Ｔｓ毎に各バイナリデータＢの値に応じて変化する変換信号Ｓｏが連続的に生成される。
【００９０】
また、この変換信号Ｓｏをローパスフィルタ等に供給して平滑化させると、最終的にアナログ信号を生成させることができる。
【００９１】
このように、本実施例のＤ／Ａ変換器によれば、変換すべきデータＢの値に対応して、予め決められた時間幅の矩形波ＰＬの数を設定し、それらの矩形波ＰＬを周期Ｔｓ内において均等な密度で生じさせることで変換信号Ｓｏを生成するので、周期Ｔｓにおける変換信号Ｓｏの交流分のエネルギーは、周期Ｔｓの逆数（１／Ｔｓ）に相当する周波数ｆｓに固定しない。
【００９２】
つまり、周期Ｔｓにおける変換信号Ｓｏの交流分の基本周波数ｆは、上述の周波数ｆｓよりも高い周波数位置に生じることとなる。
【００９３】
更に、周波数ｆｓよりも高い基本周波数ｆに比例した周波数位置に高調波が生じるようになる。
【００９４】
このため、例えば一般的な利用形態として、上述の周波数ｆｓをサンプリング周波数とし、オーディオデータ等のデータＢをＤ／Ａ変換するような形態で本Ｄ／Ａ変換器を使用することとすると、アナログ信号を生成するのに必要な周波数ｆｓ以下の帯域と、周波数ｆｓより高い周波数位置に生じる高調波等の不要成分とを峻別するためのローパスフィルタ等の設計が容易となる。
【００９５】
つまり、図３（ｂ）に示したように、アナログ信号を生成するのに必要な周波数ｆｓ以下の帯域と、高調波等の不要成分が生じる周波数ｆｓより高い周波数位置とが離れるので、高次のローパスフィルタ等であってもそのカットオフ周波数を容易に設定することが可能となる等の効果が得られる。
【００９６】
より詳細に本効果が得られる点について説明すると、従来のＰＷＭ信号Ｓｐｗｍを利用したＤ／Ａ変換器では、周期Ｔｓ内におけるＰＷＭ信号Ｓｐｗｍの交流分の基本周波数は固定となって変化しないのに対し、本実施例のＤ／Ａ変換器では、変換信号Ｓｏの周期Ｔｓ内における矩形波ＰＬの個数が増えるのに伴って、周期Ｔｓ内における矩形波ＰＬの密度が上がるので、変換信号Ｓｏの周期Ｔｓ内における交流分の基本周波数ｆは、周期Ｔｓの逆数（１／Ｔｓ）の周波数ｆｓよりも高い周波数となる。
【００９７】
したがって、変換信号Ｓｏの交流分の基本周波数ｆは、上述のＰＷＭ信号Ｓｐｗｍにおける基本周波数ｆｓよりも離れた高い周波数となり、更に高調波等の不要な周波数成分は基本周波数ｆの整数倍の高い周波数位置に生じることになる。
【００９８】
このため、既述したような高調波等の不要な周波数成分を除去すべく、変換信号Ｓｏをローパスフィルタ等に通すこととする場合には、そのローパスフィルタを容易に設計することができる等の効果や、設計の自由度を向上させることができる等の効果が得られる。
【００９９】
また、通信機器や各種制御機器等に本Ｄ／Ａ変換器を適用する場合、それらの機器で要求される仕様条件は様々であるが、例えば従来技術として説明したＰＷＭ信号を使用するＤ／Ａ変換器と同様のリップルの発生を許容できる機器に適用する場合には、従来のＤ／Ａ変換器に比して本Ｄ／Ａ変換器の方が明らかにローパスフィルタ等の設計条件を緩和することが可能である。
【０１００】
また、リップル等の発生を嫌う通信機器や各種制御機器等において従来のＤ／Ａ変換器を利用し、リップル等の発生を抑制すべく例えば遮断周波数特性の急峻な高次のローパスフィルタを利用していた場合、本Ｄ／Ａ変換器に代えることで、より高品位のアナログ信号を生成することができるという効果が得られる。つまり、本Ｄ／Ａ変換器に代えることで、既存の通信機器や各種制御機器等の性能向上を図ることが可能となる。
【０１０１】
また、より具体的な効果を例示すれば、ラジオ受信機やテレビジョン受信機若しくは携帯電話の受信機等に内蔵されているデジタルチューナにおける同調制御回路や自動利得可変回路（ＡＧＣ）から出力されるデジタルデータをＤ／Ａ変換する場合、それら同調制御回路の局発（同調周波数）や自動利得可変回路のバイアスを所定条件に設定すると、基本周波数ｆが高くなる最適な範囲を利用することができ、更に基本周波数ｆが高くなるのに伴って高調波成分もより高い周波数となることから、ノイズ等の影響を抑制することが可能なラジオ受信機やテレビジョン受信機若しくは携帯電話の受信機等を実現することができる。
【０１０２】
以上説明したように、本実施形態及び実施例のＤ／Ａ変換器によれば、デジタルデータＢに相当する個数の矩形波ＰＬを、Ｄ／Ａ変換すべき周期Ｔｓ内において時間的に均等に分散配置させて変換信号Ｓｏを生成するので、変換信号Ｓｏの周期Ｔｓ内における交流分の基本周波数ｆを周期Ｔｓの逆数（１／ｆｓ）の周波数ｆｓよりも高くすることができ、また高調波等の周波数位置も基本周波数ｆが高くなるのに伴って高くすることができる。
【０１０３】
このため、上述した各種の効果を発揮することができ、また新規な特性を発揮するものであることから、かかる特性を生かした様々な利用形態に貢献することができるものである。
【０１０４】
なお、図２に示した本実施形態の構成はあくまでも好適な一形態を示したものであり、上述した機能と同一又は相当する機能を他の構成で実現するようにしてもよい。また、上述の実施例についても好適な具体例を示したものであり、他の構成で実現するようにしてもよい。
【０１０５】
また、実施形態並びに実施例では、各基準信号Ｃｎ−１〜Ｃ０をパルス状の矩形波ＰＬによって形成するものとしているが、必ずしもその信号波形ＰＬを矩形波にしなければならないというものではない。要は、離散的な信号波形であれば、矩形波以外の波形としてもよい。
【０１０６】
また、その離散的な信号波形が所定周期Ｔｓ内において、時間的に完璧に分散していなければならないというものではなく、実利用に際して要求される仕様条件等を満足する範囲内で変更してもよい。
【０１０７】
また、上述の実施例では、いわゆるディスクリート等の電子回路として形成する場合を述べたが、これに限定されるものではなく、演算機能を有するマイクロプロセッサ（ＭＰＵ）を有するパーソナルコンピュータ（ＰＣ）等の電子機器において、上述の実施例の機能に相当するデジタルアナログ変換用プログラムを実行させることでＤ／Ａ変換することも可能である。
【図面の簡単な説明】
【図１】従来の１ビットＤ／Ａ変換器の構成及び作用を説明するための図である。
【図２】本発明の実施の形態に係るＤ／Ａ変換器の構成及び作用を説明するための図である。
【図３】本発明の実施の形態に係るＤ／Ａ変換器の作用を更に説明するための図である。
【図４】本実施例のＤ／Ａ変換器の構成を説明するための図である。
【図５】本実施例のＤ／Ａ変換器の作用を説明するための図である。
【図６】本実施例のＤ／Ａ変換器の構成及び作用を更に説明するための図である。
【図７】本実施例のＤ／Ａ変換器の作用を更に説明するための図である。
【図８】本実施例のＤ／Ａ変換器でＤ／Ａ変換される変換信号の波形例を示す図である。
【符号の説明】
５…分解能設定部
６…分散パルス生成部
７…Ｎ進カウンタ
８…デコーダ回路
Ｅ０〜Ｅｎ−１…インバータ
Ｋ０〜Ｋｎ−１，Ｈ０〜Ｈｎ−２…論理積ゲート
ＯＲ…論理和ゲート
Claims (8)
- 所定周期に同期して供給されるデジタルデータをデジタルアナログ変換するデジタルアナログ変換器であって、
前記デジタルデータの値に相当する複数個の信号波形から成る信号列を有する変換信号を生成することによりデジタルアナログ変換を行うことを特徴とするデジタルアナログ変換器。 - 前記複数個の信号波形を前記所定周期内において時間的に均等に生じさせることを特徴とする請求項１に記載のデジタルアナログ変換器。
- 前記複数個の各信号波形は、予め決められた時間幅を有することを特徴とする請求項１又は２に記載のデジタルアナログ変換器。
- 所定周期に同期して供給されるデジタルデータをデジタルアナログ変換するデジタルアナログ変換器であって、
所定周期内において時間分解能の異なる複数の基準信号を生成する第１の手段と、
前記複数の基準信号を前記デジタルデータの値に応じた組み合わせで選択し、選択した基準信号を前記所定周期に合わせて合成することで、前記デジタルデータの値に相当する信号列を有する変換信号を生成する第２の手段と、を備えることを特徴とするデジタルアナログ変換器。 - 前記時間分解能の異なる複数の基準信号は夫々、前記周期内において時間的に均等に分散された複数の信号波形から成ることを特徴とする請求項４に記載のデジタルアナログ変換器。
- 前記時間的に分散された複数個の各信号波形は、予め決められた時間幅を有することを特徴とする請求項５に記載のデジタルアナログ変換器。
- 所定周期に同期して供給されるデジタルデータをデジタルアナログ変換するデジタルアナログ変換方法であって、
前記デジタルデータの値に相当する複数個の信号波形から成る信号列を有する変換信号を生成することによりデジタルアナログ変換を行うことを特徴とするデジタルアナログ変換方法。 - 所定周期に同期して供給されるデジタルデータをデジタルアナログ変換するデジタルアナログ変換方法であって、
所定周期内において時間分解能の異なる複数の基準信号を生成する第１の工程と、
前記複数の基準信号を前記デジタルデータの値に応じた組み合わせで選択し、選択した基準信号を前記所定周期に合わせて合成することで、前記デジタルデータの値に相当する信号列を有する変換信号を生成する第２の工程と、を備えることを特徴とするデジタルアナログ変換方法。
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|---|---|---|---|---|
| JP2006264069A (ja) * | 2005-03-23 | 2006-10-05 | Fuji Photo Film Co Ltd | 画像記録方法及び装置 |
| JP2015082833A (ja) * | 2013-10-24 | 2015-04-27 | 富士電機株式会社 | パルス信号生成装置 |
-
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- 2002-07-17 JP JP2002208026A patent/JP2004056256A/ja active Pending
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