JP2004031407A - 半導体集積回路とその設計方法及び設計装置 - Google Patents
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Abstract
【解決手段】
【構成】対となる差動入力端子、及び対となる差動出力端子を持つ差動回路を設計及びレイアウトするにあたり、該差動回路の差動入力端子対をなす入力端子1つあたりの半分の入力容量を有し対となる差動入力端子と、該差動回路の差動出力端子対の出力端子1つあたりの半分の駆動能力を有し対となる差動出力端子を有し、前記差動回路と同等の機能を有するサブ半導体回路2個に分割し、さらに、各サブ半導体回路の差動入力端子、差動出力端子同士を接続し、サブ半導体回路、及び配線のマスクレイアウトが鏡面反転の関係になるようにマスクレイアウトを行い、その際、差動対の特性のアンバランスをキャンセルするために、差動端子対を互い違いに接続する。
【選択図】
図2
Description
【本発明の属する技術分野】
本発明は、半導体集積回路に関し、特に、差動動作の半導体回路の差動特性のアンバランスを抑制する半導体集積回路及び半導体集積回路の設計方法と設計自動化装置に関する。
【0002】
【従来の技術】
例えば平衡伝送路を差動で伝送される信号を差動入力端子対から差動で入力し差動出力端子対から差動で出力する差動動作の半導体回路(「差動回路」という)は、単信号(不平衡伝送路を伝送される)のみを用いるシングル(single−ended)動作の半導体回路に比べ、一般に雑音耐性が良好なこと等の理由から、高い精度を必要とするアナログ回路、高速デジタル伝送回路等などに多用されている。従来より、差動回路を設計する際は、回路シミュレーションを行い、抵抗値やトランジスタサイズなどの各素子サイズを最適化し、そのサイズを基にし、対称になるように、マスクレイアウトが行われている。
【0003】
【発明が解決しようとする課題】
しかしながら、上述の設計方法で設計及びレイアウトした場合、レイアウトする前の回路シミュレーションでは、差動回路の差動特性の良い結果が得られているが、対称にレイアウトすることが困難である場合がある。このため、差動端子対の間の特性に、アンバランスが生じ、差動回路の差動特性が劣化する、という問題がある。
【0004】
したがって、本発明は、上記課題に鑑みて創案されたものであって、差動特性のアンバランスを抑制するために有効な構成の半導体集積回路及び設計方法と、回路情報に基づきレイアウトを行う設計自動化装置を提供することにある。
【0005】
【問題を解決するための手段】
上記目的を達成する本発明に係る半導体集積回路は、1つの差動入力端子対をなす2つの入力端子と、1つの差動出力端子対をなす2つの出力端子とを少なくとも含み、前記差動入力端子対から入力信号を差動入力し、出力信号を前記差動出力端子対から差動出力する回路(「元の回路」という)が、同一のチップ上に集積化される回路群の少なくとも1つとなる半導体集積回路であって、前記元の回路の代わりに、前記元の回路と同一又は等価な回路構成の2つのサブ回路を備えており、前記2つのサブ回路をなす第1及び第2のサブ回路のそれぞれが、前記元の回路の前記差動入力端子対をなす入力端子1つあたりの半分の入力容量を有し、各サブ回路の差動入力端子対をなす第1及び第2の入力端子と、前記元の回路の前記差動出力端子対をなす出力端子1つあたりの半分の駆動能力を有し、各サブ回路の差動出力端子対をなす第1及び第2の出力端子と、を有し、前記第1及び第2のサブ回路に対して、共通に設けられている、1つの差動入力端子対と1つの差動出力端子対とを有し、前記第1のサブ回路の第1の入力端子と前記第2のサブ回路の第2の入力端子とが、前記第1及び第2のサブ回路に共通の前記差動入力端子対の1つの入力端子に接続され、前記第1のサブ回路の第2の入力端子と前記第2のサブ回路の第1の入力端子とが、前記第1及び第2のサブ回路に共通の前記差動入力端子対の他の入力端子に接続され、前記第1のサブ回路の第1の出力端子と前記第2のサブ回路の第2の出力端子とが、前記第1及び第2のサブ回路に共通の前記差動出力端子対の1つの出力端子に接続され、前記第1のサブ回路の第2の出力端子と前記第2のサブ回路の第1の出力端子とが、前記第1及び第2のサブ回路に共通の前記差動出力端子対の他の出力端子に接続されている構成とされる。
【0006】
本発明において、前記第1のサブ回路の配置と前記第2のサブ回路の配置、及び、前記第1のサブ回路と前記第2のサブ回路間の配線が、互いに鏡面反転の関係になるようにレイアウトされる。
【0007】
本発明に係る設計方法は、半導体回路の回路情報を基に、半導体基板上への集積化のための、配置及び配線のレイアウト処理をコンピュータで行う半導体集積回路の設計方法であって、
(a)1つの差動入力端子対をなす2つの入力端子と、1つの差動出力端子対をなす2つの出力端子とを少なくとも有し、前記差動入力端子対からの信号を差動入力し、出力信号を前記差動出力端子対から差動出力する回路(「元の回路」という)の回路情報を記憶手段から入力し、前記元の回路を、前記元の回路と同一又は等価な機能の回路構成の2つのサブ回路で置き換え、前記2つのサブ回路の回路情報を記憶手段に記憶するステップを有し、
前記2つのサブ回路をなす第1及び第2のサブ回路のそれぞれが、前記元の回路の前記差動入力端子対をなす入力端子1つあたりの半分の入力容量を有し、各サブ回路の差動入力端子対をなす第1及び第2の入力端子と、前記元の回路の前記差動出力端子対をなす出力端子の半分の駆動能力を有し、各サブ回路の差動出力端子対をなす第1及び第2の出力端子と、を有するものであり、前記第1及び第2のサブ回路に対して、共通に、1つの差動入力端子対と1つの差動出力端子対とを用意し、
(b)前記記憶手段より、前記第1及び第2のサブ回路の回路情報を入力し、前記第1のサブ回路の第1の入力端子と前記第2のサブ回路の第2の入力端子とを接続して、前記第1及び第2のサブ回路に共通の前記差動入力端子対の1つの入力端子とするステップと、
(c)前記第1のサブ回路の第2の入力端子と前記第2のサブ回路の第1の入力端子とを接続して、前記第1及び第2のサブ回路に共通の前記差動入力端子対の他の入力端子とするステップと、
(d)前記第1のサブ回路の第1の出力端子と前記第2のサブ回路の第2の出力端子とを接続して、前記第1及び第2のサブ回路に共通の前記差動出力端子対の1つの出力端子とし、
(e)前記第1のサブ回路の第2の出力端子と第2のサブ回路の第1の出力端子を接続して、前記第1及び第2のサブ回路に共通の前記差動出力端子対の他の出力端子とするステップと、を含む。
【0008】
本発明に係る設計方法において、前記第1のサブ半導体回路の配置と前記第2のサブ半導体回路の配置、及び、前記第1のサブ半導体回路と前記第2のサブ半導体回路間の配線が、互いに鏡面反転の関係になるようにレイアウトされる。
【0009】
本発明に係る装置は、半導体回路の回路情報を基に、半導体基板上への集積化のための配置及び配線のレイアウト処理をコンピュータで行う設計自動化装置であって、1つの差動入力端子対をなす2つの入力端子と、1つの差動出力端子対をなす2つの出力端子とを少なくとも有し、前記差動入力端子対からの信号を差動入力し、出力信号を前記差動出力端子対から差動出力する回路(「元の回路」という)の回路情報を記憶手段から入力し、前記元の回路を、前記元の回路と同一又は等価な機能の回路構成の2つのサブ回路で置き換える手段を有し、前記2つのサブ回路をなす第1及び第2のサブ回路のそれぞれが、前記元の回路の前記差動入力端子対をなす入力端子1つあたりの半分の入力容量を有し、各サブ回路の差動入力端子対をなす第1及び第2の入力端子と、前記元の回路の前記差動出力端子対をなす出力端子1つあたりの半分の駆動能力を有し、各サブ回路の差動出力端子対をなす第1及び第2の出力端子と、を有し、前記第1及び第2のサブ回路に対して、共通に設けられた、1つの差動入力端子対と1つの差動出力端子対とを有し、前記第1のサブ回路の第1の入力端子と前記第2のサブ回路の第2の入力端子とを接続して、前記第1及び第2のサブ回路に共通の前記差動入力端子対の1つの入力端子とする手段と、前記第1のサブ回路の第2の入力端子と前記第2のサブ回路の第1の入力端子とを接続して、前記第1及び第2のサブ回路に共通の前記差動入力端子対の他の入力端子とする手段と、前記第1のサブ回路の第1の出力端子と前記第2のサブ回路の第2の出力端子とを接続して、前記第1及び第2のサブ回路に共通の前記差動出力端子対の1つの出力端子とする手段と、前記第1のサブ回路の第2の出力端子と前記第2のサブ回路の第1の出力端子を接続して、前記第1及び第2のサブ回路に共通の前記差動出力端子対の他の出力端子とする手段と、を備えている。
【0010】
本発明に係るプログラムは、半導体回路の回路情報を基に、半導体基板上への集積化のための配置及び配線のレイアウト処理を行う設計自動化装置を構成するコンピュータで実行されるプログラムであって、1つの差動入力端子対をなす2つの入力端子と、1つの差動出力端子対をなす2つの出力端子とを少なくとも有し、前記差動入力端子対からの信号を差動入力し、出力信号を前記差動出力端子対から差動出力する回路(「元の回路」という)の回路情報を記憶手段から入力し、前記元の回路を、前記元の回路と同一又は等価な機能の回路構成の2つのサブ回路に分割し、前記2つのサブ回路の回路情報を記憶手段に記憶する第1の処理を有し、前記2つのサブ回路をなす第1及び第2のサブ回路のそれぞれが、前記元の回路の前記差動入力端子対をなす入力端子1つあたりの半分の入力容量を有し、各サブ回路の差動入力端子対をなす第1及び第2の入力端子と、前記元の回路の前記差動出力端子対をなす出力端子の半分の駆動能力を有し、各サブ回路の差動出力端子対をなす第1及び第2の出力端子と、を有するものであり、前記第1及び第2のサブ回路に対して、共通に、1つの差動入力端子対と1つの差動出力端子対とを用意し、前記記憶手段より、前記第1及び第2のサブ回路の回路情報を入力し、前記第1のサブ回路の第1の入力端子と前記第2のサブ回路の第2の入力端子とを接続して、前記第1及び第2のサブ回路に共通の前記差動入力端子対の1つの入力端子とし、前記第1のサブ回路の第2の入力端子と前記第2のサブ回路の第1の入力端子とを接続して、前記第1及び第2のサブ回路に共通の前記差動入力端子対の他の入力端子とする第2の処理と、前記第1のサブ回路の第1の出力端子と前記第2のサブ回路の第2の出力端子とを接続して、前記第1及び第2のサブ回路に共通の前記差動出力端子対の1つの出力端子とし、前記第1のサブ回路の第2の出力端子と第2のサブ回路の第1の出力端子を接続して、前記第1及び第2のサブ回路に共通の前記差動出力端子対の他の出力端子とする第3の処理と、を含み、前記第1乃至第3の処理を前記コンピュータに実行させるプログラムよりなる。
【0011】
【発明の実施の形態】
本発明の実施の形態について説明する。本発明に係る半導体集積回路は、対をなす第1及び第2の差動入力端子と、対をなす第1及び第2の差動出力端子を有し、前記第1及び第2の差動入力端子からの信号を差動入力し、出力信号を前記第1及び第2の差動出力端子から差動出力する差動回路(「元の差動回路」ともいう)(図1の21)を、この半導体回路と同一又は等価な機能の回路構成の、2つのサブ差動回路(「サブ半導体回路」ともいう)(図2の1、6)に分割して、元の差動回路を、これら2つのサブ差動回路で置き換えて構成したものである。
【0012】
2つのサブ差動回路をなす第1及び第2のサブ差動回路のそれぞれは、元の差動回路の差動入力端子対(22、23)をなす第1又は第2の差動入力端子1つあたりの半分の入力容量を有し、各サブ差動回路の差動入力端子対をなす第1及び第2の差動入力端子(図2の2、3)(7、8)と、元の差動回路の差動出力端子対(24、25)をなす第1又は第2の差動出力端子1つあたりの半分の駆動能力を有し、各サブ差動回路の差動出力端子対をなす第1及び第2の差動出力端子(4、5)(9、10)を有している。
【0013】
また第1及び第2のサブ差動回路(図2の1、6)に対して、共通に、1つの差動入力端子対(11、12)と1つの差動出力端子対(13、14)が設けられている。
【0014】
第1のサブ差動回路(1)の第1の差動入力端子(2)と、第2のサブ差動回路(6)の第2の差動入力端子(8)とを接続して、第1及び第2のサブ差動回路に対して共通の差動入力端子対(11、12)の1つの入力端子(11)とし、第1のサブ差動回路(1)の第2の差動入力端子(3)と第2のサブ差動回路(6)の第1の差動入力端子(7)とを接続して、第1及び第2のサブ差動回路に対して共通の差動入力端子対(11、12)の他の入力端子(12)とし、第1のサブ差動回路(1)の第1の差動出力端子(4)と第2のサブ差動回路(6)の第2の差動出力端子(10)とを接続して、第1及び第2のサブ差動回路に対して共通の差動出力端子対(13、14)の1つの出力端子(13)とし、第1のサブ差動回路(1)の第2の差動出力端子(5)と第2のサブ差動回路(6)の第1の差動出力端子(9)を接続して、第1及び第2のサブ差動回路に対して共通の差動出力端子対(13、14)の他の出力端子(14)としている。
【0015】
第1のサブ差動回路(1)の配置と第2のサブ差動回路(6)の配置、及び、第1のサブ差動回路(1)と第2のサブ差動回路(6)間の配線は、互いに鏡面反転の関係になるようにレイアウトされている。例えば図2の破線に関して、回路の配置、相互の位置、配線パタン、配線長等は、鏡面反転の関係とされている。
【0016】
本発明に係る方法においては、回路設計フェーズにより回路最適化後の差動回路の回路情報を記憶装置から読み出し、差動回路を同じ回路構成の複数のサブ差動回路に分割する。複数のサブ差動回路は、回路構成(回路トポロジー)は元の差動回路と同一であるが、サイズが縮減されている。
【0017】
また、各サブ差動回路及び配線が鏡面反転の関係になるように、レイアウト配置し、各サブ回路の対応する端子を、前記回路と同じ入力容量、駆動能力となるようにそれぞれ接続して差動端子対とする。
【0018】
このとき、鏡面反転の関係にあるサブ差動回路対の対応する端子を互い違いに接続すれば、差動端子対間の特性のアンバランスがキャンセルされて、差動特性が改善するとともに、分割前の元の差動回路と同特性をもつ差動回路を構成することができる。
【0019】
本発明において、レイアウト処理は、半導体回路の回路情報を基に、半導体基板上への集積化のための配置及び配線処理をコンピュータで行う設計自動化装置で行われる。
【0020】
この設計自動化装置は、1つの差動入力端子対をなす2つの入力端子と、1つの差動出力端子対をなす2つの出力端子とを少なくとも有し、前記差動入力端子対からの信号を差動入力し、出力信号を前記差動出力端子対から差動出力する回路(「元の回路」という)の回路情報を記憶手段から入力し、前記元の回路を、前記元の回路と同一又は等価な機能の回路構成の2つのサブ回路で置き換える手段を有している。前記2つのサブ回路をなす第1及び第2のサブ回路のそれぞれが、前記元の回路の前記差動入力端子対をなす入力端子1つあたりの半分の入力容量を有し、各サブ回路の差動入力端子対をなす第1及び第2の入力端子と、前記元の回路の前記差動出力端子対をなす出力端子1つあたりの半分の駆動能力を有し、各サブ回路の差動出力端子対をなす第1及び第2の出力端子と、を有する。
【0021】
分割された前記第1及び第2のサブ回路に対して、共通に、1つの差動入力端子対1つの差動出力端子対とを用意する。
【0022】
前記第1のサブ回路の第1の入力端子と前記第2のサブ回路の第2の入力端子とを接続して、前記第1及び第2のサブ回路に共通の前記差動入力端子対の1つの入力端子とし、前記第1のサブ回路の第2の入力端子と前記第2のサブ回路の第1の入力端子とを接続して、前記第1及び第2のサブ回路に共通の前記差動入力端子対の他の入力端子とし、前記第1のサブ回路の第1の出力端子と前記第2のサブ回路の第2の出力端子とを接続して、前記第1及び第2のサブ回路に共通の前記差動出力端子対の1つの出力端子とし、前記第1のサブ回路の第2の出力端子と前記第2のサブ回路の第1の出力端子を接続して、前記第1及び第2のサブ回路に共通の前記差動出力端子対の他の出力端子とし、レイアウト結果情報を記憶手段に出力する手段を備えている。この設計自動化装置の上記各処理は、コンピュータで実行されるプログラムによりその処理が実現される。
【0023】
本発明は、別の実施の形態において、さらに、上記第1のサブ回路(図2の1)は、該第1のサブ回路と同一又は等価な機能の回路構成のN個(Nは2以上の整数)の第1群の子の回路(図3の31、…41)で置き換えられて構成され、上記第2のサブ回路(図2の6)は、該第2のサブ回路と同一又は等価な機能の回路構成のN個の第2群の子の回路(図3の36、…46)で置き換えられて構成されており、前記N個の第1群の子の回路と前記N個の第2群の子回路に対して、共通に設けられている、1つの差動入力端子対(図3の51、52)と1つの差動出力端子対(図3の53、54)とを有する。前記N個の第1群の子の回路のそれぞれは、前記第1のサブ回路(図2の1)の前記差動入力端子対(図2の2、3)をなす入力端子1つあたりのN分の1の入力容量を有し、各子の回路の差動入力端子対をなす第1及び第2の入力端子(32、33)と、前記第1のサブ回路の前記差動出力端子対(図2の4、5)をなす出力端子1つあたりのN分の1の駆動能力を有し、各子の回路の差動出力端対をなす第1及び第2の出力端子(34、35)と、を有する。前記N個の第2群の子の回路のそれぞれは、前記第2のサブ回路(図2の6)の前記差動入力端子対(7、8)をなす入力端子1つあたりのN分の1の入力容量を有し、各子の回路の差動入力端子対をなす第1及び第2の入力端子と第2の入力端子(37、38)と、前記第2のサブ回路の前記差動出力端子対(9、10)をなす出力端子1つあたりのN分の1の駆動能力を有し、各子の回路の差動出力端子対をなす第1及び第2の出力端子(39、40)と、を有し、N個の前記第1群の子の回路とN個の前記第2群の子の回路とのそれぞれについて、前記第1群の子の回路と、前記第1群の子の回路に対応する前記第2群の子の回路とは、互いに鏡面反転の関係になるように、レイアウトされており、互いに鏡面反転の関係にあり対をなす第1の子の回路と第2の子の回路について、前記第1の子の回路の第1の入力端子(33)と前記第2の子の回路の第2の入力端子(38)とが接続され、共通に設けられた前記差動入力端子対(52、54)の1つの入力端子に接続され、前記第1の子の回路の第2の入力端子(33)と前記第2の子の回路の第1の入力端子(37)とが接続され、共通に設けられた前記差動入力端子対(52、54)の他の入力端子に接続され、前記第1の子の回路の第1の出力端子(34)と前記第2の子の回路の第2の出力端子(40)とが接続され、前記共通に設けられた前記差動出力端子対(53、54)の1つの出力端子に接続され、前記第1の子の回路の第2の出力端子(35)と前記第2の子の回路の第1の出力端子(39)とが接続され、共通に設けられた前記差動出力端子対(53、54)の他の出力端子に接続されている。以下、具体的な実施例に即して詳細に説明する。
【0024】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して以下に説明する。図1は、本発明の一実施例を説明するための図である。図1には、一対の差動入力端子22及び23と、一対の差動出力端子24及び25を有する差動回路21が示されている。差動回路21は、差動入力端子対22及び23に供給される入力信号を差動で入力し、差動出力端子対24及び25から差動で出力する。
【0025】
図2は、本発明の一実施例を説明するための図であり、図1の差動回路21を2つのサブ半導体回路で置き換える場合の一例が示されている。図2を参照すると、この実施例において、図1の差動回路21の代わりに、半導体集積回路に集積化され、それぞれがサブ差動回路をなす2つのサブ半導体回路1及び6は、図1の差動回路21と同一又は等価な機能の回路構成の回路よりなり、それぞれが、差動入力端子対と差動出力端子対とを有し、後述するように、互いに鏡面反転の関係となるように、配置・配線されている。
【0026】
それぞれのサブ半導体回路1、6の各入力端子2、3、7、8の入力容量は、差動回路21の差動入力端子対をなす第1又は第2の入力端子22、23の1つあたりの入力容量の半分である。それぞれのサブ半導体回路1、6の各出力端子4、5、9、10の駆動能力(電流駆動能力)は、差動回路21の差動出力端子対をなす第1又は第2の出力端子24、25の1つあたりの駆動能力の半分である。
【0027】
第1及び第2のサブ半導体回路1及び6は、互いに鏡面反転の関係になるようにしてレイアウトされている。すなわち第1及び第2のサブ半導体回路1及び6の配置は、図2の破線に関して対称である。第1のサブ半導体回路1の第1の差動入力端子2と第2のサブ半導体回路6の第1の差動入力端子7の配置は、図2の破線に関して対称とされ、第1のサブ半導体回路1の第2の差動入力端子3と第2のサブ半導体回路6の第2の差動入力端子8の配置は、図2の破線に関して対称とされている。第1のサブ半導体回路1の第1の差動出力端子4と第2のサブ半導体回路6の第1の差動出力端子9の配置は、図2の破線に関して対称とされ、第1のサブ半導体回路1の第2の差動出力端子5と第2のサブ半導体回路6の第2の差動出力端子10の配置は、図2の破線に関して対称とされている。さらに第1及び第2のサブ半導体回路1及び6に対して共通に設けられている差動入力端子対11と12との配置、差動出力端子対13と14との配置は、図2の破線に関して対称である。
【0028】
第1のサブ半導体回路1の第1の差動入力端子2と第2のサブ半導体回路6の第2の差動入力端子8とを接続して、第1及び第2のサブ半導体回路1及び6に共通に設けられている第1の差動入力端子11とする。
【0029】
同様に、第1のサブ半導体回路1の第2の差動入力端子3と第2のサブ半導体回路6の第1の差動入力端子7とを接続して、第1及び第2のサブ半導体回路1及び6に共通に設けられている第2の差動入力端子12とする。
【0030】
第1のサブ半導体回路1の第1の差動入力端子2から第1の差動入力端子11までの配線長と、第2のサブ半導体回路6の第2の差動入力端子8から第1の差動入力端子11までの配線長の和は、第1のサブ半導体回路1の第2の差動入力端子3から第2の差動入力端子12までの配線長と、第2のサブ半導体回路6の第1の差動入力端子7から第2の差動入力端子12までの配線長との和に等しい。
【0031】
第1のサブ半導体回路1の第1の差動出力端子4と第2のサブ半導体回路6の第2の差動出力端子10とを接続して、第1及び第2のサブ半導体回路1及び6に共通に設けられている第1の差動出力端子13とする。
【0032】
第1のサブ半導体回路1の第2の差動出力端子5と第2のサブ半導体回路6の第1の差動出力端子9とを接続して、第1及び第2のサブ半導体回路1及び6に共通に設けられている第2の差動出力端子14とする。
【0033】
第1のサブ半導体回路1の第1の差動出力端子4から第1の差動出力端子13までの配線長と、第2のサブ半導体回路6の第2の差動出力端子10から第1の差動出力端子13までの配線長との和は、第1のサブ半導体回路1の第2の差動出力端子5から第2の差動出力端子14までの配線長と第2のサブ半導体回路6の第1の差動出力端子9から第2の差動出力端子14までの配線長との和に等しい。
【0034】
以上のように配置及び配線することで、図2の差動回路は、図1の差動回路21と同じ入力容量、駆動能力を持ち、差動端子対間の特性のアンバランスをキャンセルできる。
【0035】
例えば図2の第1の差動入力端子11の入力容量は、サブ半導体回路1の第1の差動入力端子2とサブ半導体回路6の第2の差動入力端子8の入力容量の和となり、第2の差動入力端子12の入力容量は、サブ半導体回路1の第2の差動入力端子3とサブ半導体回路6の第1の差動入力端子7の入力容量の和となる。このため、図1の差動回路21において、例えば第1の差動入力端子22の入力容量が及び第2の差動入力端子23の入力容量よりも大である場合であっても、第1の差動入力端子11の入力容量と第2の差動入力端子12の入力容量は等しくなる。すなわち、元の回路の差動入力端子対のおける入力容量のばらつきが、図2の差動入力端子対11及び12の構成においては、バランスする。各サブ半導体回路の差動入力端子対から、共通の差動入力端子対11及び12に交叉接続される配線長の和が等しいことも、差動入力端子対11及び12おける特性のバランスに貢献している。
【0036】
図2の第1の差動出力端子11の駆動能力は、サブ半導体回路1の第1の差動出力端子4とサブ半導体回路6の第2の差動入力端子10駆動能力の和となり、第2の差動出力端子14の駆動能力は、サブ半導体回路1の第2の差動出力端子5とサブ半導体回路6の第1の差動出力端子9の駆動能力の和となる。このため、図1の差動回路21において第1の差動出力端子及び第2の差動出力端子24及び25の駆動能力とが異なる場合であっても、第1の差動出力端子13と第2の差動出力端子14の駆動能力が等しくなる。すなわち、図2の差動出力端子対13、14の駆動能力はバランスする。各サブ半導体回路の差動出力端子対から、共通の差動出力端子対13及び14に交叉接続される配線長の和が等しいことも、差動入力端子対13及び14おける特性のバランスに貢献している。
【0037】
例えばサブ半導体回路1(6)が、MOSトランジスタよりなる差動入力段(不図示)を備えている場合、差動入力端子対2、3(7、8)にそれぞれ接続されるゲート容量(例えばゲート幅)は、差動回路21の差動入力端子対22、23に接続されるMOS差動入力段のゲート容量の半分とされる。また、出力端子の駆動能力を差動回路21の半分とするサブ半導体回路1(6)においては、各出力端子4、5(9、10)にそれぞれ接続される、図示されない出力段のMOSトランジスタの利得係数β(β=(με/tOX)(W/L)、ただし、μはキャリアの移動度、εはゲート絶縁膜の誘電率、tOXはゲート絶縁膜の膜厚、Wはチャネル幅、Lはチャネル長である)は、差動回路21の差動出力端子対24、25のそれぞれ接続される出力段のMOSトランジスタの利得係数βの半分としてもよい。
【0038】
磁気ディスク、半導体メモリ、あるいはネットワーク等の通信媒体より図1の差動回路21の回路情報を入力するコンピュータ等の情報処理装置において、差動回路21の回路情報に基づき、図3に示した2つのサブ差動回路1及び6を生成して、2つのサブ差動回路1及び6の回路情報をメモリに格納し、必要に応じて表示装置にグラフィックス等で表示し、さらに、2つのサブ差動回路1及び6を互いに鏡面反転となるように配置し、2つのサブ差動回路1及び6の差動入力端子対2、3と7、8の、共通の差動入力端子対11及び12への配線接続、2つのサブ差動回路1及び6の差動出力端子対4、5と9、10の、共通の差動出力端子対13及び14への配線接続をコンピュータで行う構成としてもよい。
【0039】
図3は、本発明の第2の実施例の構成を示している。図3を参照すると、この実施例においては、図1の差動回路21と同一の構成であり、2N個の子半導体回路31、36、…、41及び46が、鏡面反転の関係になるように、レイアウト配置されている。子半導体回路31、36、…、41及び46の差動入力端子対の1つの入力端子の入力容量と、差動出力端子対の1つの出力端子の駆動能力は、図1の差動回路21の差動入力端子対の1つの入力端子と2N分の1(Nは、正整数)図1の差動回路21の差動出力端子対の1つの出力端子と2N分の1(Nは、正整数)とされる。
【0040】
図3に示した構成は、図2の第1のサブ半導体回路1を、第1のサブ半導体回路と同一の回路構成のN個の第1群の子半導体回路31、…41で置き換えて構成し、図2の第2のサブ半導体回路6を、第2のサブ半導体回路と同一の回路構成のN個の第2群の子半導体回路36、…46で置き換えて構成している。
【0041】
N個の第1群の子半導体回路は、第1のサブ半導体回路の第1又は第2の差動入力端子(2又は3)のN分の1の入力容量を有し、対をなす第1及び第2の差動入力端子(32、33)…(42、43)と、第1のサブ半導体回路1の第1又は第2の差動出力端子(4又は5)のN分の1の駆動能力を有し、対をなす第1及び第2の差動出力端子(34、35)…(44、45)と、を有する。
【0042】
N個の第2群の子半導体回路36、…46は、第2のサブ半導体回路6の第1又は第2の差動入力端子7又は8のN分の1の入力容量を有し、対をなす第1、第2の差動入力端子と第2の差動入力端子(37、38)…(47、48)と、第2のサブ半導体回路の第1又は第2の差動出力端子9又は10のN分の1の駆動能力を有し、対をなす第1及び第2の差動出力端子(39、40)…(49、50)と、を有する。2N個の子半導体回路は、鏡面反転の関係になるようにレイアウトされている。
【0043】
互いに鏡面反転の関係にあり対をなす第1の子半導体回路と第2の子半導体回路のそれぞれについて、例えば第1の子半導体回路31の第1の差動入力端子32と第2の子半導体回路36の第2の差動入力端子38とを接続して、共通の第1の差動入力端子51に接続し、第1の子半導体回路31の第2の差動入力端子32と第2の子半導体回路36の第1の差動入力端子37とを接続して、共通の第2の差動入力端子52に接続し、第1の子半導体回路31の第1の差動出力端子34と第2の子半導体回路36の第2の差動出力端子40とを接続して、共通の第1の差動出力端子53に接続し、第1の子半導体回路31の第2の差動出力端子35と第2の子半導体回路36の第1の差動出力端子39とを接続して、共通の第1の差動出力端子54に接続している。鏡面反転の関係にある他の対をなす第1の子半導体回路と第2の子半導体回路についても同様とされる。
【0044】
サブ半導体回路の差動端子対間の特性のアンバランスをキャンセルするために、鏡面反転の関係にあり互いに対をなす各サブ半導体回路対の差動端子対同士が交叉接続されて差動端子とされている。すなわち、上記した通り、鏡面反転の関係にあり対をなす第1群の第1の子半導体回路31と第2群の第2の子半導体回路36〜第1群の第Nの子半導体回路41と第2群の第Nの子半導体回路46において、子半導体回路31の第1の差動入力端子32と子半導体回路36の第2の差動入力端子38が交叉接続され、…子半導体回路41の第1の差動入力端子42と子半導体回路46の第2の差動入力端子48とが交叉接続されて、共通の差動入力端子51とされ、子半導体回路31の第2の差動入力端子33と子半導体回路36の第1の差動入力端子37が交叉接続され、…、子半導体回路41の第2の差動入力端子43と子半導体回路46の第1の差動入力端子47とが交叉接続されて、共通の差動入力端子53とされている。第1群の第1の子半導体回路31と第2群の第2の子半導体回路36〜第1群の第Nの子半導体回路41と第2群の第Nの子半導体回路46の出力端子対と共通の出力端子対53、54についても同様とされる。
【0045】
図4は、多差動入力端子対、多差動出力端子対(A組の差動入力端子対とB組の差動出力端子対)を持つ差動回路69の構成を示す図である。例えば、第1の差動入力端子対は、第1の差動入力端子61と第2の差動入力端子62、第A(Aは自然数)の差動入力端子対は、第1の差動入力端子63と第2の差動入力端子64で構成される。第1の差動出力端子対は、第1の差動出力端子65と第2の差動出力端子66、第B(Bは自然数)の差動出力端子対は、第1の差動出力端子67と第2の差動入力端子68で構成される。
【0046】
図5は、本発明の第3の実施例の構成を示す図である。図5を参照すると、この実施例では、図4に示した差動回路69と同一の回路構成とされ、差動入力端子対の入力容量、差動出力端子対の容量が差動回路69の差動入力端子と差動出力端子のそれぞれの端子の1/N(ただし、Nは所定の正整数)の、N個の第1群の子半導体回路71、…89と、N個の第2群の子半導体回路80、…98で図4に示した差動回路69を置き換えたものである。N個の第1群の子半導体回路71、…89と、N個の第2群の子半導体回路80、…98のそれぞれは、鏡面反転の関係になるようにレイアウト配置される。このとき、鏡面反転の関係にあり対をなす子半導体回路(例えば第1群の第1の子半導体回路71と第2群の第1の子半導体回路80、あるいは、第1群の第Nの子半導体回路89と第2群の第Nの子半導体回路98等)の差動端子対間の特性のアンバランスをキャンセルするために、鏡面反転の関係にあるサブ半導体回路同士の端子を互い違いに接続して差動端子とする。
【0047】
例えば、第1群の第1の子半導体回路71の第1の差動入力端子対の第1の差動入力端子72と、第2群の第1のサブ半導体回路80の第1の差動入力端子対の第2の差動入力端子82とを交叉接続し、…、第1群の第Nのサブ半導体回路89の第1の差動入力端子対の第1の差動入力端子90と、第2群の第Nのサブ半導体回路98の第1の差動入力端子対の第2の差動入力端子100とを交叉接続して、第1の差動端子対の第1の差動入力端子107としている。また第1群の第1の子半導体回路71の第1の差動入力端子対の第2の差動入力端子73と、第2群の第1のサブ半導体回路80の第1の差動入力端子対の第1の差動入力端子81とを交叉接続し、…、第1群の第Nのサブ半導体回路89の第1の差動入力端子対の第2の差動入力端子91と、第2群の第Nのサブ半導体回路98の第1の差動入力端子対の第1の差動入力端子99とを交叉接続して、第1の差動端子対の第2の差動入力端子108としている。
【0048】
差動回路の具体的な一例について説明する。図6を参照すると、この差動回路は、ソースが接地された電流源トランジスタ205のドレインに、ソースが共通に接続され、ゲートがそれぞれ差動入力端子206及び207に接続され差動対をなすNチャネルMOSトランジスタ203及び204と、NチャネルMOSトランジスタ203及び204のドレインと電源VDD間に接続される抵抗負荷201及び202を備えた抵抗負荷型CML(current mode logic)インバータ回路である。MOSトランジスタ203及び204のドレインは差動出力端子208及び209に接続されている。
【0049】
また、図7は、本発明の第4の実施例を示しており、図6に示した抵抗負荷型CMLインバータ回路の差動対トランジスタ203及び204、電流源トランジスタ205のゲート幅(W)のサイズを半分とし、負荷抵抗の抵抗値を半分にして、2つのサブCMLインバータ回路に分割し、その端子を互い違いに接続している。図7を参照すると、ソースが接地された電流源トランジスタ309のドレインに、ソースが共通に接続され、ゲートがそれぞれ差動入力端子311及び312に接続され差動対をなすNチャネルMOSトランジスタ305及306と、NチャネルMOSトランジスタ305及び306のドレインと電源VDD間に接続される抵抗負荷301及び302を備えた第1のサブCMLインバータ回路と、ソースが接地された電流源トランジスタ310のドレインに、ソースが共通に接続され、ゲートがそれぞれ差動入力端子313及び314に接続され差動対をなすNチャネルMOSトランジスタ307及308と、NチャネルMOSトランジスタ307及び308のドレインと電源VDD間に接続される抵抗負荷303及び304を備えた第2のサブCMLインバータ回路と、を備え、共通の差動入力端子対の第1の差動入力端子319が、第1のサブCMLインバータ回路の第1の差動入力端子311及び第2のサブCMLインバータ回路の第2の差動入力端子314に接続されており、共通の差動入力端子対の第2の差動入力端子320が、第1のサブCMLインバータ回路の第2の差動入力端子312及び第2のサブCMLインバータ回路の第1の差動入力端子313に接続されている。また、共通の差動出力端子対の第1の差動出力端子321が、第1のサブCMLインバータ回路の第1の差動出力端子315及び第2のサブCMLインバータ回路の第2の差動出力端子318に接続されており、共通の差動出力端子対の第2の差動出力端子322が、第1のサブCMLインバータ回路の第2の差動出力端子316及び第2のサブCMLインバータ回路の第1の差動出力端子317に接続されている。
【0050】
図7に示す回路では。電流源用のトランジスタ309及び310のバイアス端子323及び324を接続して共通のバイアス電圧を供給し、第1、第2のサブCML回路の差動対をそれぞれ駆動している。かかる構成により、図6の抵抗負荷型CMLインバータ回路と同じ入力容量、駆動能力を持ち、また差動端子間の特性のアンバランスをキャンセルできる。
【0051】
図8は、図7に示した回路のレイアウトの一例を示す図である。負荷抵抗401及び402、差動対をなす入力トランジスタ対407及び408、電流源用のトランジスタ405で構成される第1のサブCML回路と、負荷抵抗403及び404、差動対をなす入力トランジスタ対409及び410、電流源のトランジスタ406で構成される第2のサブCMLインバータ回路が、鏡面反転の関係になるように配置されている。上述したように、2つのサブCMLインバータ回路の差動入力端子対について第1のサブCMLインバータ回路の第1の差動入力端子と第2のサブCMLインバータ回路の第2の差動入力端子とを交叉接続し、第1のサブCMLインバータ回路の第2の差動入力端子と第2のサブCMLインバータ回路の第1の差動入力端子とを交叉接続し、2つのサブCMLインバータ回路の差動出力端子対についても同様に交叉接続されている。
【0052】
以上本発明を上記各実施例に即して説明したが、本発明は上記実施例の構成にのみ限定されるものでなく、特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【0053】
【発明の効果】
以上説明したように、本発明によれば、入力容量や駆動能力といった特性が等しいまま、差動端子対間の特性のアンバランスをキャンセルすることができ、差動特性を容易に改善することができるという効果を奏する。
【図面の簡単な説明】
【図1】差動回路の構成の一例を示す図である。
【図2】本発明の第1の実施例の回路構成の一例を示す図である。
【図3】本発明の第2の実施例の回路構成の一例を示す図である。
【図4】多差動入力端子対、多差動出力端子対を持つ差動回路の一例を示す図である。
【図5】本発明の第3の実施例の回路構成の一例を示す図である。
【図6】抵抗負荷型CMLインバータ回路の一例を示す図である。
【図7】本発明の第4の実施例の回路構成の一例を示す図である。
【図8】本発明の第4の実施例を示すレイアウトの一例を示す図である。
【符号の説明】
21 差動回路
22 第1の差動入力端子
23 第2の差動入力端子
24 第1の差動出力端子
25 第2の差動出力端子
1 第1のサブ半導体回路
2 第1の差動入力端子
3 第2の差動入力端子
4 第1の差動出力端子
5 第2の差動出力端子
6 第2のサブ半導体回路
7 第1の差動入力端子
8 第2の差動入力端子
9 第1の差動出力端子
10 第2の差動出力端子
11 第1の差動入力端子
12 第2の差動入力端子
13 第1の差動出力端子
14 第2の差動出力端子
31 第1群の第1のサブ半導体回路
32 第1の差動入力端子
33 第2の差動入力端子
34 第1の差動出力端子
35 第2の差動出力端子
36 第2群の第2のサブ半導体回路
37 第1の差動入力端子
38 第2の差動入力端子
39 第1の差動出力端子
40 第2の差動出力端子
41 第1群の第Nのサブ半導体回路
42 第1の差動入力端子
43 第2の差動入力端子
44 第1の差動出力端子
45 第2の差動出力端子
46 第2群の第Nのサブ半導体回路
47 第1の差動入力端子
48 第2の差動入力端子
49 第1の差動出力端子
50 第2の差動出力端子
51 第1の差動入力端子
52 第2の差動入力端子
53 第1の差動出力端子
54 第2の差動出力端子
61 第1の差動入力端子
62 第2の差動入力端子
63 第1の差動入力端子
64 第2の差動入力端子
65 第1の差動出力端子
66 第2の差動出力端子
67 第1の差動出力端子
68 第2の差動出力端子
69 差動回路
71 第1群の第1のサブ半導体回路
72 第1の差動入力端子対の第1の差動入力端子
73 第1の差動入力端子対の第2の差動入力端子
74 第Aの差動入力端子対の第1の差動入力端子
75 第Aの差動入力端子対の第2の差動入力端子
76 第1の差動出力端子対の第1の差動出力端子
77 第1の差動出力端子対の第2の差動出力端子
78 第Bの差動出力端子対の第1の差動出力端子
79 第Bの差動出力端子対の第2の差動出力端子
80 第2群の第1のサブ半導体回路
81 第1の差動入力端子対の第1の差動入力端子
82 第1の差動入力端子対の第2の差動入力端子
83 第Aの差動入力端子対の第1の差動入力端子
84 第Aの差動入力端子対の第2の差動入力端子
85 第1の差動出力端子対の第1の差動出力端子
86 第1の差動出力端子対の第2の差動出力端子
87 第Bの差動出力端子対の第1の差動出力端子
88 第Bの差動出力端子対の第2の差動出力端子
89 第1群の第Nのサブ半導体回路
90 第1の差動入力端子対の第1の差動入力端子
91 第1の差動入力端子対の第2の差動入力端子
92 第Aの差動入力端子対の第1の差動入力端子
93 第Aの差動入力端子対の第2の差動入力端子
94 第1の差動出力端子対の第1の差動出力端子
95 第1の差動出力端子対の第2の差動出力端子
96 第Bの差動出力端子対の第1の差動出力端子
97 第Bの差動出力端子対の第2の差動出力端子
98 第2群の第Nのサブ半導体回路
99 第1の差動入力端子対の第1の差動入力端子
100 第1の差動入力端子対の第2の差動入力端子
101 第Aの差動入力端子対の第1の差動入力端子
102 第Aの差動入力端子対の第2の差動入力端子
103 第1の差動出力端子対の第1の差動出力端子
104 第1の差動出力端子対の第2の差動出力端子
105 第Bの差動出力端子対の第1の差動出力端子
106 第Bの差動出力端子対の第2の差動出力端子
107 第1の差動入力端子対の第1の差動入力端子
108 第1の差動入力端子対の第2の差動入力端子
109 第1の差動出力端子対の第1の差動出力端子
110 第1の差動出力端子対の第2の差動出力端子
201 第1の抵抗
202 第2の抵抗
203 第1の入力トランジスタ
204 第2の入力トランジスタ
205 電流源用のトランジスタ
206 第1の差動入力端子
207 第2の差動入力端子
208 第1の差動出力端子
209 第2の差動出力端子
210 電流源用のトランジスタのバイアス端子
301 第1のサブ回路の第1の抵抗
302 第1のサブ回路の第2の抵抗
303 第2のサブ回路の第1の抵抗
304 第2のサブ回路の第2の抵抗
305 第1のサブ回路の第1の入力トランジスタ
306 第1のサブ回路の第2の入力トランジスタ
307 第2のサブ回路の第1の入力トランジスタ
308 第2のサブ回路の第2の入力トランジスタ
309 第1のサブ回路の電流源トランジスタ
310 第2のサブ回路の電流源トランジスタ
311 第1のサブ回路の第1の差動入力端子
312 第1のサブ回路の第2の差動入力端子
313 第2のサブ回路の第1の差動入力端子
314 第2のサブ回路の第2の差動入力端子
315 第1のサブ回路の第1の差動出力端子
316 第1のサブ回路の第2の差動出力端子
317 第2のサブ回路の第1の差動出力端子
318 第2のサブ回路の第2の差動出力端子
319 第1の差動入力端子
320 第2の差動入力端子
321 第1の差動出力端子
322 第2の差動出力端子
323 第1のサブ回路の電流源トランジスタのバイアス端子
324 第2のサブ回路の電流源トランジスタのバイアス端子
401 第1のサブ回路の第1の抵抗
402 第1のサブ回路の第2の抵抗
403 第2のサブ回路の第1の抵抗
404 第2のサブ回路の第2の抵抗
405 第1のサブ回路の電流源用のトランジスタ
406 第2のサブ回路の電流源用のトランジスタ
407 第1のサブ回路の第1の入力トランジスタ
408 第1のサブ回路の第2の入力トランジスタ
409 第2のサブ回路の第1の入力トランジスタ
410 第2のサブ回路の第2の入力トランジスタ
Claims (14)
- 1つの差動入力端子対をなす2つの入力端子と、1つの差動出力端子対をなす2つの出力端子とを少なくとも含み、前記差動入力端子対から入力信号を差動入力し、出力信号を前記差動出力端子対から差動出力する回路(「元の回路」という)が、同一のチップ上に集積化される回路群の少なくとも1つとなる半導体集積回路であって、
前記元の回路の代わりに、前記元の回路と同一又は等価な機能の回路構成の2つのサブ回路を備えており、
前記2つのサブ回路をなす第1及び第2のサブ回路のそれぞれが、
前記元の回路の前記差動入力端子対をなす入力端子1つあたりの半分の入力容量を有し、各サブ回路の差動入力端子対をなす第1及び第2の入力端子と、
前記元の回路の前記差動出力端子対をなす出力端子1つあたりの半分の駆動能力を有し、各サブ回路の差動出力端子対をなす第1及び第2の出力端子と、
を有し、
前記第1及び第2のサブ回路に対して、共通に設けられている、1つの差動入力端子対と1つの差動出力端子対とを有し、
前記第1のサブ回路の第1の入力端子と前記第2のサブ回路の第2の入力端子とが、前記第1及び第2のサブ回路に共通の前記差動入力端子対の1つの入力端子に接続され、
前記第1のサブ回路の第2の入力端子と前記第2のサブ回路の第1の入力端子とが、前記第1及び第2のサブ回路に共通の前記差動入力端子対の他の入力端子に接続され、
前記第1のサブ回路の第1の出力端子と前記第2のサブ回路の第2の出力端子とが、前記第1及び第2のサブ回路に共通の前記差動出力端子対の1つの出力端子に接続され、
前記第1のサブ回路の第2の出力端子と前記第2のサブ回路の第1の出力端子とが、前記第1及び第2のサブ回路に共通の前記差動出力端子対の他の出力端子に接続されてなる、ことを特徴とする半導体集積回路。 - 前記第1のサブ回路の配置と前記第2のサブ回路の配置、及び、前記第1のサブ回路と前記第2のサブ回路との間の配線が、互いに鏡面反転の関係になるように、配置及び配線されている、ことを特徴とする請求項1記載の半導体集積回路。
- 1つの差動入力端子対をなす2つの入力端子と、1つの差動出力端子対をなす2つの出力端子とを少なくとも有し、前記差動入力端子対からの信号を差動入力し、出力信号を前記差動出力端子対から差動出力する回路(「元の回路」という)が、同一のチップ上に集積化される回路群の少なくとも1つとなる半導体集積回路であって、
前記元の回路は、前記元の回路と同一又は等価な回路構成の2つのサブ回路に置き換えられ、
前記2つのサブ回路をなす第1及び第2のサブ回路のそれぞれは、
前記元の回路の前記差動入力端子対をなす入力端子1つあたりの半分の入力容量を有し、各サブ回路の差動入力端子対をなす第1及び第2の入力端子と、
前記元の回路の前記差動出力端子対をなす出力端子1つあたりの半分の駆動能力を有し、各サブ回路の差動出力端子対をなす第1及び第2の出力端子を有し、さらに、前記第1のサブ回路は、前記第1のサブ回路と同一又は等価な機能の回路構成のN個(Nは2以上の整数)の第1群の子の回路で置き換えられて構成され、
前記第2のサブ回路は、前記第2のサブ回路と同一又は等価な機能の回路構成のN個の第2群の子の回路で置き換えられて構成されており、
前記N個の第1群の子の回路と前記N個の第2群の子の回路に対して、共通に設けられている、1つの差動入力端子対と1つの差動出力端子対とを有し、
前記N個の第1群の子の回路のそれぞれは、
前記第1のサブ回路の前記差動入力端子対をなす入力端子1つあたりのN分の1の入力容量を有し、各子の回路の差動入力端子対をなす第1及び第2の入力端子と、
前記第1のサブ回路の前記差動出力端子対をなす出力端子1つあたりのN分の1の駆動能力を有し、各子の回路の差動出力端対をなす第1及び第2の出力端子と、
を有し、
前記N個の第2群の子の回路のそれぞれは、
前記第2のサブ回路の前記差動入力端子対をなす入力端子1つあたりのN分の1の入力容量を有し、各子の回路の差動入力端子対をなす第1及び第2の入力端子と第2の入力端子と、
前記第2のサブ回路の前記差動出力端子対をなす出力端子1つあたりのN分の1の駆動能力を有し、各子の回路の差動出力端子対をなす第1及び第2の出力端子と、
を有し、
N個の前記第1群の子の回路とN個の前記第2群の子の回路とのそれぞれについて、
前記第1群の子の回路と、前記第1群の子の回路に対応する前記第2群の子の回路とは、互いに鏡面反転の関係になるように、レイアウトされており、
互いに鏡面反転の関係にあり対をなす第1の子の回路と第2の子の回路について、
前記第1の子の回路の第1の入力端子と前記第2の子の回路の第2の入力端子とが、共通に設けられた前記差動入力端子対の1つの入力端子に接続され、
前記第1の子の回路の第2の入力端子と前記第2の子の回路の第1の入力端子とが、共通に設けられた前記差動入力端子対の他の入力端子に接続され、
前記第1の子の回路の第1の出力端子と前記第2の子の回路の第2の出力端子とが、前記共通に設けられた前記差動出力端子対の1つの出力端子に接続され、
前記第1の子の回路の第2の出力端子と前記第2の子の回路の第1の出力端子とが、共通に設けられた前記差動出力端子対の他の出力端子に接続されている、ことを特徴とする半導体集積回路。 - 第1及び第2の入力端子からなる差動入力端子対をA組(ただし、Aは所定の正整数)備え、第1及び第2の出力端子からなる差動出力端子対をB組(ただし、Bは所定の正整数)備え、
それぞれの組の差動入力端子対から信号を差動入力し、出力信号を対応する差動出力対より差動出力する回路(「元の回路」という)が、同一のチップ上に集積化される回路群の少なくとも1つとなる半導体集積回路であって、
前記元の回路は、前記元の回路と同一又は等価な機能の回路構成の、2つのサブ回路で置き換えられ、
前記2つのサブ回路をなす第1及び第2のサブ回路のそれぞれは、
前記元の回路の前記差動入力端子対をなす入力端子1つあたりの半分の入力容量を有する第1及び第2の入力端子よりなる差動入力端子対をA組備え、
前記元の回路の前記差動出力端子対をなす入力端子1つあたりの半分の駆動能力を有する第1及び第2の出力端子よりなる差動出力端子対をB組有し、
前記第1のサブ回路は、前記第1のサブ回路と同一又は等価な機能の回路構成のN(ただし、Nは2以上の所定の整数)個の第1群の子の回路で置き換えられて構成されており、
前記第2のサブ回路は、前記第2のサブ回路と同一又は等価な機能の回路構成のN個の第2群の子の回路で置き換えられて構成されており、
前記N個の第1群の子の回路のそれぞれは、
前記第1のサブ回路の前記差動出力端子対の入力端子1つあたりのN分の1の入力容量を有する第1及び第2の入力端子よりなる差動入力端子対をA組有し、
前記第1のサブ回路の前記差動出力端子対をなす入力端子1つあたりのN分の1の駆動能力を有する第1及び第2の出力端子よりなる差動出力端子対をB組有し、
前記N個の第2群の子の回路のそれぞれは、
前記第2のサブ回路の前記差動出力端子対をなす入力端子1つあたりのN分の1の入力容量を有する第1及び第2の入力端子よりなる差動入力端子対をA組有し、
前記第2のサブ回路の前記差動出力端子対をなす差動入力端子1つあたりのN分の1の駆動能力を有する第1及び第2の出力端子よりなる差動出力端子対をB組有し、
N個の前記第1群の子の回路とN個の前記第2群の子の回路とのそれぞれについて、
前記第1群の子の回路と前記第1群の子の回路に対応する前記第2群の子の回路とは、互いに鏡面反転の関係になるように、レイアウトされており、
互いに鏡面反転の関係にあり対をなす第1の子の回路と第2の子の回路のA組の差動入力端子対のそれぞれについて、
前記第1の子の回路の第i(ただし、iは1以上A以下の整数)組の差動入力端子対の第1の入力端子と、前記第2の子の回路の第i組の差動入力端子対の第2の入力端子とが、前記元の回路に対応して、共通に設けられた第i組の差動入力端子対の1つの入力端子に接続され、
前記第1の子の回路の第i組の差動入力端子対の第2の入力端子と前記第2の子の回路の第i組の差動入力端子対の第1の入力端子とが、前記元の回路に対応して、共通に設けられた第i組の差動入力端子対の前記差動入力端子対の他の入力端子に接続され、
互いに鏡面反転の関係にあり対をなす前記第1の子の回路と前記第2の子の回路のB組の差動出力端子対のそれぞれについて、
前記第1の子の回路の第j(ただし、jは1以上B以下の整数)組の差動出力端子対の第1の出力端子と、前記第2の子の回路の第j組の差動出力端子対の第2の出力端子とが、前記元の回路に対応して、共通に設けられた第j組の差動出力端子対の1つの出力端子に接続され、
前記第1の子の回路の第j組の差動出力端子対の第2の出力端子と、前記第2の子の回路の第j組の差動出力端子対の第1の出力端子とが、前記元の回路に対応して共通に設けられた、第j組の差動出力端子対の前記差動出力端子対の他の出力端子に接続されてなる、ことを特徴とする半導体集積回路。 - 半導体回路の回路情報を基に、半導体基板上への集積化のための、配置及び配線のレイアウト処理をコンピュータで行う半導体集積回路の設計方法であって、
1つの差動入力端子対をなす2つの入力端子と、1つの差動出力端子対をなす2つの出力端子とを少なくとも有し、前記差動入力端子対からの信号を差動入力し、出力信号を前記差動出力端子対から差動出力する回路(「元の回路」という)の回路情報を記憶手段から入力し、前記元の回路を、前記元の回路と同一又は等価な機能の回路構成の2つのサブ回路で置き換え、前記2つのサブ回路の回路情報を記憶手段に記憶するステップを有し、
前記2つのサブ回路をなす第1及び第2のサブ回路のそれぞれが、
前記元の回路の前記差動入力端子対をなす入力端子1つあたりの半分の入力容量を有し、各サブ回路の差動入力端子対をなす第1及び第2の入力端子と、
前記元の回路の前記差動出力端子対をなす出力端子の半分の駆動能力を有し、各サブ回路の差動出力端子対をなす第1及び第2の出力端子と、
を有するものであり、
前記第1及び第2のサブ回路に対して、共通に、1つの差動入力端子対と1つの差動出力端子対とを用意し、
前記記憶手段より、前記第1及び第2のサブ回路の回路情報を入力し、前記第1のサブ回路の第1の入力端子と前記第2のサブ回路の第2の入力端子とを接続して、前記第1及び第2のサブ回路に共通の前記差動入力端子対の1つの入力端子とするステップと、
前記第1のサブ回路の第2の入力端子と前記第2のサブ回路の第1の入力端子とを接続して、前記第1及び第2のサブ回路に共通の前記差動入力端子対の他の入力端子とするステップと、
前記第1のサブ回路の第1の出力端子と前記第2のサブ回路の第2の出力端子とを接続して、前記第1及び第2のサブ回路に共通の前記差動出力端子対の1つの出力端子とするステップと、
前記第1のサブ回路の第2の出力端子と第2のサブ回路の第1の出力端子を接続して、前記第1及び第2のサブ回路に共通の前記差動出力端子対の他の出力端子とするステップと、
を含む、ことを特徴とする半導体集積回路の設計方法。 - 前記第1のサブ回路の配置と前記第2のサブ回路の配置、及び、前記第1のサブ回路と前記第2のサブ回路間の配線が、互いに鏡面反転の関係になるようにレイアウトされる、ことを特徴とする請求項5記載の半導体集積回路の設計方法。
- 半導体回路の回路情報を基に、半導体基板上への集積化のための、配置及び配線のレイアウト処理をコンピュータで行う半導体集積回路の設計方法であって、
1つの差動入力端子対をなす2つの入力端子と、1つの差動出力端子対をなす2つの出力端子とを少なくとも有し、前記差動入力端子対からの信号を差動入力し、出力信号を前記差動出力端子対から差動出力する回路(「元の回路」という)の回路情報を記憶手段より入力し、前記元の回路を、前記元の回路と同一又は等価な回路構成の2つのサブ回路で置き換え、前記2つのサブ回路の回路情報を記憶手段に記憶するステップを有し、
前記2つのサブ回路をなす第1及び第2のサブ回路のそれぞれは、
前記元の回路の前記差動入力端子対をなす入力端子1つあたりの半分の入力容量を有し、各サブ回路の差動入力端子対をなす第1及び第2の入力端子と、
前記元の回路の前記差動出力端子対をなす出力端子の半分の駆動能力を有し、各サブ回路の差動出力端子対をなす第1及び第2の出力端子を有し、
前記N個の第1群の子の回路と前記N個の第2群の子の回路に対して、共通に設けられている、1つの差動入力端子対と1つの差動出力端子対とを有し、
前記記憶手段から前記第1のサブ回路の回路情報を入力し、前記第1のサブ回路を、前記第1のサブ回路と同一又は等価な機能の回路構成のN個(Nは2以上の整数)の第1群の子の回路で置き換え、前記N個の第1群の子の回路の回路情報を記憶手段に記憶するステップと、
前記記憶手段から前記第2のサブ回路の回路情報を入力し、前記第2のサブ回路を、前記第2のサブ回路と同一又は等価な機能の回路構成のN個(Nは2以上の整数)の第2群の子の回路で置き換え、前記N個の第2群の子の回路の回路情報を記憶手段に記憶するステップと、
を有し、
前記N個の第1群の子の回路のそれぞれは、
前記第1のサブ回路の前記差動入力端子対をなす入力端子1つあたりのN分の1の入力容量を有し、各子の回路の差動入力端子対をなす第1及び第2の入力端子と、
前記第1のサブ回路の前記差動出力端子対をなす出力端子1つあたりのN分の1の駆動能力を有し、各子の回路の差動出力端対をなす第1及び第2の出力端子と、
を有するものであり、
前記N個の第2群の子の回路のそれぞれは、
前記第2のサブ回路の前記差動入力端子対をなす入力端子のN分の1の入力容量を有し、各子の回路の差動入力端子対をなす第1及び第2の入力端子と第2の入力端子と、
前記第2のサブ回路の前記差動出力端子対をなす出力端子1つあたりのN分の1の駆動能力を有し、各子の回路の差動出力端子対をなす第1及び第2の出力端子と、
を有するものであり、
N個の前記第1群の子の回路とN個の前記第2群の子の回路とのそれぞれについて、
前記第1群の子の回路と、前記第1群の子の回路に対応する前記第2群の子の回路とが、互いに鏡面反転の関係になるように、レイアウトするステップを有し、
その際、互いに鏡面反転の関係にあり対をなす第1の子の回路と第2の子の回路について、
前記第1の子の回路の第1の入力端子と前記第2の子の回路の第2の入力端子とを接続し、共通に設けられた前記差動入力端子対の1つの入力端子とするステップと、
前記第1の子の回路の第2の入力端子と前記第2の子の回路の第1の入力端子とを接続し、共通に設けられた前記差動入力端子対の他の入力端子とするステップと、
前記第1の子の回路の第1の出力端子と前記第2の子の回路の第2の出力端子とを接続し、共通に設けられた前記差動出力端子対の1つの出力端子とするステップと、
前記第1の子の回路の第2の出力端子と前記第2の子の回路の第1の出力端子とを接続し、共通に設けられた前記差動出力端子対の他の出力端子とするステップと、
を含む、ことを特徴とする半導体集積回路の設計方法。 - 半導体回路の回路情報を基に、半導体基板上への集積化のための、配置及び配線のレイアウト処理をコンピュータで行う半導体集積回路の設計方法であって、
第1及び第2の入力端子からなる差動入力端子対をA組(ただし、Aは所定の正整数)備え、第1及び第2の出力端子からなる差動出力端子対をB組(ただし、Bは所定の正整数)備え、それぞれの組の差動入力端子対から信号を差動入力し、出力信号を対応する差動出力対より差動出力する回路(「元の回路」という)の回路情報を記憶手段より入力し、前記元の回路を、前記元の回路と同一又は等価な機能の回路構成の2つのサブ回路で置き換え、前記2つのサブ回路の回路情報を記憶手段に記憶するステップを有し、
前記2つのサブ回路をなす第1及び第2のサブ回路のそれぞれは、
前記元の回路の前記差動入力端子対をなす入力端子1つあたりの半分の入力容量を有する第1及び第2の入力端子よりなる差動入力端子対をA組備え、
前記元の回路の前記差動出力端子対をなす入力端子1つあたりの半分の駆動能力を有する第1及び第2の出力端子よりなる差動出力端子対をB組有し、
前記第1のサブ回路の回路情報を前記記憶手段より入力し、前記第1のサブ回路を、前記第1のサブ回路と同一又は等価な機能の回路構成のN個(ただし、Nは2以上の所定の整数)の第1群の子の回路で置き換え、前記N個の第1群の子の回路の回路情報を記憶手段に記憶するステップと、
前記第2のサブ回路の回路情報を前記記憶手段より入力し、前記第2のサブ回路を、前記第2のサブ回路と同一又は等価な機能の回路構成のN個の第2群の子の回路で置き換え、前記N個の第2群の子の回路の回路情報を記憶手段に記憶するステップと、
を有し、
前記N個の第1群の子の回路のそれぞれは、
前記第1のサブ回路の差動出力端子対の入力端子1つあたりのN分の1の入力容量を有する第1及び第2の入力端子よりなる差動入力端子対をA組有し、
前記第1のサブ回路の差動出力端子対をなす入力端子1つあたりのN分の1の駆動能力を有する第1及び第2の出力端子よりなる差動出力端子対をB組有し、
前記N個の第2群の子の回路のそれぞれは、
前記第2のサブ回路の差動出力端子対をなす入力端子1つあたりのN分の1の入力容量を有する第1及び第2の入力端子よりなる差動入力端子対をA組有し、
前記第2のサブ回路の差動出力端子対をなす出力端子1つあたりのN分の1の駆動能力を有する第1及び第2の出力端子よりなる差動出力端子対をB組有し、
N個の前記第1群の子の回路とN個の前記第2群の子の回路とのそれぞれについて、
前記第1群の子の回路と、前記第1群の子の回路に対応する前記第2群の子の回路とが、互いに鏡面反転の関係になるように、レイアウトするステップを有し、
その際、互いに鏡面反転の関係にあり対をなす第1の子の回路と第2の子の回路のA組の差動入力端子対のそれぞれについて、
前記第1の子の回路の第i(ただし、iは1以上A以下の整数)組の差動入力端子対の第1の入力端子と、前記第2の子の回路の第i組の差動入力端子対の第2の入力端子とを接続して、元の回路に対応して、共通に設けられた第i組の差動入力端子対の1つの入力端子とするステップと、
前記第1の子の回路の第i組の差動入力端子対の第2の入力端子と前記第2の子の回路の第i組の差動入力端子対の第1の入力端子とを接続して、前記元の回路に対応して、共通に設けられた第i組の差動入力端子対の前記差動入力端子対の他の入力端子とするステップと、
互いに鏡面反転の関係にあり対をなす前記第1の子の回路と前記第2の子の回路のB組の差動出力端子対のそれぞれについて、
前記第1の子の回路の第j(ただし、jは1以上B以下の整数)組の差動出力端子対の第1の出力端子と、前記第2の子の回路の第j組の差動出力端子対の第2の出力端子とを接続して、前記元の回路に対応して、共通に設けられた第j組の差動出力端子対の1つの出力端子とするステップと、
前記第1の子の回路の第j組の差動出力端子対の第2の出力端子と、前記第2の子の回路の第j組の差動出力端子対の第1の出力端子とを接続して、前記元の回路に対応して共通に設けられた、第j組の差動出力端子対の前記差動出力端子対の他の出力端子とするステップと、
を含む、ことを特徴とする半導体集積回路の設計方法。 - 半導体回路の回路情報を基に、半導体基板上への集積化のための配置及び配線のレイアウト処理をコンピュータで行う設計自動化装置であって、
1つの差動入力端子対をなす2つの入力端子と、1つの差動出力端子対をなす2つの出力端子とを少なくとも有し、前記差動入力端子対からの信号を差動入力し、出力信号を前記差動出力端子対から差動出力する回路(「元の回路」という)の回路情報を記憶手段から入力し、前記元の回路を、前記元の回路と同一又は等価な機能の回路構成の2つのサブ回路で置き換える手段を有し、
前記2つのサブ回路をなす第1及び第2のサブ回路のそれぞれが、
前記元の回路の前記差動入力端子対をなす入力端子1つあたりの半分の入力容量を有し、各サブ回路の差動入力端子対をなす第1及び第2の入力端子と、
前記元の回路の前記差動出力端子対をなす出力端子1つあたりの半分の駆動能力を有し、各サブ回路の差動出力端子対をなす第1及び第2の出力端子と、
を有し、
前記第1及び第2のサブ回路に対して、共通に設けられた、1つの差動入力端子対と1つの差動出力端子対とを有し、
前記第1のサブ回路の第1の入力端子と前記第2のサブ回路の第2の入力端子とを接続して、前記第1及び第2のサブ回路に共通の前記差動入力端子対の1つの入力端子とする手段と、
前記第1のサブ回路の第2の入力端子と前記第2のサブ回路の第1の入力端子とを接続して、前記第1及び第2のサブ回路に共通の前記差動入力端子対の他の入力端子とする手段と、
前記第1のサブ回路の第1の出力端子と前記第2のサブ回路の第2の出力端子とを接続して、前記第1及び第2のサブ回路に共通の前記差動出力端子対の1つの出力端子とする手段と、
前記第1のサブ回路の第2の出力端子と前記第2のサブ回路の第1の出力端子を接続して、前記第1及び第2のサブ回路に共通の前記差動出力端子対の他の出力端子とする手段と、
を備えている、ことを特徴とする設計自動化装置。 - 前記第1のサブ回路の配置と前記第2のサブ回路の配置、及び、前記第1のサブ回路と前記第2のサブ回路間の配線が、互いに鏡面反転の関係になるようにレイアウトする手段を備えている、ことを特徴とする請求項9記載の設計自動化装置。
- 半導体回路の回路情報を基に、半導体基板上への集積化のための配置及び配線のレイアウト処理をコンピュータで行う設計自動化装置であって、
1つの差動入力端子対をなす2つの入力端子と、1つの差動出力端子対をなす2つの出力端子とを少なくとも有し、前記差動入力端子対からの信号を差動入力し、出力信号を前記差動出力端子対から差動出力する回路(「元の回路」という)の回路情報を記憶手段より入力し、前記元の回路を、前記元の回路と同一又は等価な回路構成の2つのサブ回路で置き換える手段を有し、
前記2つのサブ回路をなす第1及び第2のサブ回路のそれぞれは、
前記元の回路の前記差動入力端子対をなす入力端子1つあたりの半分の入力容量を有し、各サブ回路の差動入力端子対をなす第1及び第2の入力端子と、
前記元の回路の前記差動出力端子対をなす出力端子1つあたりの半分の駆動能力を有し、各サブ回路の差動出力端子対をなす第1及び第2の出力端子と、
を有し、
前記元の回路の1つの差動入力端子対と1つの差動出力端子対に対応して、前記第1及び第2のサブ回路に対して、共通に、1つの差動入力端子対と1つの差動出力端子対とを設ける手段を有し、
さらに前記第1のサブ回路を、前記第1のサブ回路の回路情報に基づき、前記第1のサブ回路と同一又は等価な機能の回路構成のN個(Nは2以上の整数)の第1群の子の回路で置き換える手段と、
前記第2のサブ回路を、前記第2のサブ回路の回路情報に基づき、前記第2のサブ回路と同一又は等価な機能の回路構成のN個の第2群の子の回路で置き換える手段と、
を備え、
前記N個の第1群の子の回路と前記N個の第2群の子回路に対して、共通に設けられている、1つの差動入力端子対と1つの差動出力端子対とを有し、
前記N個の第1群の子の回路のそれぞれは、
前記第1のサブ回路の前記差動入力端子対をなす入力端子1つあたりのN分の1の入力容量を有し、各子の回路の差動入力端子対をなす第1及び第2の入力端子と、
前記第1のサブ回路の前記差動出力端子対をなす出力端子1つあたりのN分の1の駆動能力を有し、各子の回路の差動出力端対をなす第1及び第2の出力端子と、
を有し、
前記N個の第2群の子の回路のそれぞれは、
前記第2のサブ回路の前記差動入力端子対をなす入力端子1つあたりのN分の1の入力容量を有し、各子の回路の差動入力端子対をなす第1及び第2の入力端子と第2の入力端子と、
前記第2のサブ回路の前記差動出力端子対をなす出力端子1つあたりのN分の1の駆動能力を有し、各子の回路の差動出力端子対をなす第1及び第2の出力端子と、
を有し、
N個の前記第1群の子の回路とN個の前記第2群の子の回路とのそれぞれについて、前記第1群の子の回路と、前記第1群の子の回路に対応する前記第2群の子の回路とは、互いに鏡面反転の関係になるように、レイアウトする手段を備え、
前記レイアウトする手段は、
互いに鏡面反転の関係にあり対をなす第1の子の回路と第2の子の回路について、
前記第1の子の回路の第1の入力端子と前記第2の子の回路の第2の入力端子とを接続して、共通に設けられた前記差動入力端子対の1つの入力端子とする手段と、
前記第1の子の回路の第2の入力端子と前記第2の子の回路の第1の入力端子とを接続し、共通に設けられた前記差動入力端子対の他の入力端子とする手段と、
前記第1の子の回路の第1の出力端子と前記第2の子の回路の第2の出力端子とを接続し、共通に設けられた前記差動出力端子対の1つの出力端子とする手段と、
前記第1の子の回路の第2の出力端子と前記第2の子の回路の第1の出力端子とを接続し、共通に設けられた前記差動出力端子対の他の出力端子とする手段と、
を備えている、ことを特徴とする設計自動化装置。 - 半導体回路の回路情報を基に、半導体基板上への集積化のための配置及び配線のレイアウト処理をコンピュータで行う設計自動化装置であって、
第1及び第2の入力端子からなる差動入力端子対をA組(ただし、Aは所定の正整数)備え、第1及び第2の出力端子からなる差動出力端子対をB組(ただし、Bは所定の正整数)備え、それぞれの組の差動入力端子対から信号を差動入力し、出力信号を対応する差動出力対より差動出力する回路(「元の回路」という)の回路情報を記憶手段より入力し、前記元の回路を、前記元の回路と同一又は等価な機能の回路構成の2つのサブ回路で置き換える手段を有し、
前記2つのサブ回路をなす第1及び第2のサブ回路のそれぞれは、
前記元の回路の前記差動入力端子対をなす入力端子1つあたりの半分の入力容量を有する第1及び第2の入力端子よりなる差動入力端子対をA組備え、
前記元の回路の差動出力端子対をなす入力端子1つあたりの半分の駆動能力を有する第1及び第2の出力端子よりなる差動出力端子対をB組有し、
前記第1のサブ回路を、前記第1のサブ回路と同一又は等価な機能の回路構成のN個(ただし、Nは2以上の所定の整数)の第1群の子の回路で置き換える手段と、
前記第2のサブ回路を、前記第2のサブ回路と同一又は等価な機能の回路構成のN個の第2群の子の回路で置き換える手段と、
を有し、
前記N個の第1群の子の回路のそれぞれは、
前記第1のサブ回路の前記差動出力端子対の入力端子1つあたりのN分の1の入力容量を有する第1及び第2の入力端子よりなる差動入力端子対をA組有し、
前記第1のサブ回路の差動出力端子対をなす入力端子1つあたりのN分の1の駆動能力を有する第1及び第2の出力端子よりなる差動出力端子対をB組有し、
前記N個の第2群の子の回路のそれぞれは、
前記第2のサブ回路の差動出力端子対をなす入力端子1つあたりのN分の1の入力容量を有する第1及び第2の入力端子よりなる差動入力端子対をA組有し、
前記第2のサブ回路の差動出力端子対をなす差動入力端子1つあたりのN分の1の駆動能力を有する第1及び第2の出力端子よりなる差動出力端子対をB組有し、
N個の前記第1群の子の回路とN個の前記第2群の子の回路とのそれぞれについて、前記第1群の子の回路と、前記第1群の子の回路に対応する前記第2群の子の回路とは、互いに鏡面反転の関係になるようにレイアウトする手段を有し、
前記レイアウトする手段は、
互いに鏡面反転の関係にあり対をなす第1の子の回路と第2の子の回路のA組の差動入力端子対のそれぞれについて、
前記第1の子の回路の第i(ただし、iは1以上A以下の整数)組の差動入力端子対の第1の入力端子と、前記第2の子の回路の第i組の差動入力端子対の第2の入力端子とを接続して、元の回路に対応して、共通に設けられた第i組の差動入力端子対の1つの入力端子とする手段と、
前記第1の子の回路の第i組の差動入力端子対の第2の入力端子と前記第2の子の回路の第i組の差動入力端子対の第1の入力端子とを接続して、前記元の回路に対応して、共通に設けられた第i組の差動入力端子対の前記差動入力端子対の他の入力端子とする手段と、
を有し、
互いに鏡面反転の関係にあり対をなす前記第1の子の回路と前記第2の子の回路のB組の差動出力端子対のそれぞれについて、
前記第1の子の回路の第j(ただし、jは1以上B以下の整数)組の差動出力端子対の第1の出力端子と、前記第2の子の回路の第j組の差動出力端子対の第2の出力端子とを接続して、前記元の回路に対応して、共通に設けられた第j組の差動出力端子対の1つの出力端子とする手段と、
前記第1の子の回路の第j組の差動出力端子対の第2の出力端子と、前記第2の子の回路の第j組の差動出力端子対の第1の出力端子とを接続して、前記元の回路に対応して共通に設けられた、第j組の差動出力端子対の前記差動出力端子対の他の出力端子とする手段と、
を備えている、ことを特徴とする設計自動化装置。 - 半導体回路の回路情報を基に、半導体基板上への集積化のための配置及び配線のレイアウト処理を行う設計自動化装置を構成するコンピュータで実行されるプログラムであって、
1つの差動入力端子対をなす2つの入力端子と、1つの差動出力端子対をなす2つの出力端子とを少なくとも有し、前記差動入力端子対からの信号を差動入力し、出力信号を前記差動出力端子対から差動出力する回路(「元の回路」という)の回路情報を記憶手段から入力し、前記元の回路を、前記元の回路と同一又は等価な機能の回路構成の2つのサブ回路に分割し、前記2つのサブ回路の回路情報を記憶手段に記憶する第1の処理を有し、
前記2つのサブ回路をなす第1及び第2のサブ回路のそれぞれが、
前記元の回路の前記差動入力端子対をなす入力端子1つあたりの半分の入力容量を有し、各サブ回路の差動入力端子対をなす第1及び第2の入力端子と、
前記元の回路の前記差動出力端子対をなす出力端子の半分の駆動能力を有し、各サブ回路の差動出力端子対をなす第1及び第2の出力端子と、
を有するものであり、
前記第1及び第2のサブ回路に対して、共通に、1つの差動入力端子対と1つの差動出力端子対とを用意し、
前記記憶手段より、前記第1及び第2のサブ回路の回路情報を入力し、前記第1のサブ回路の第1の入力端子と前記第2のサブ回路の第2の入力端子とを、前記第1及び第2のサブ回路に共通の前記差動入力端子対の1つの入力端子に接続し、前記第1のサブ回路の第2の入力端子と前記第2のサブ回路の第1の入力端子とを、前記第1及び第2のサブ回路に共通の前記差動入力端子対の他の入力端子に接続する第2の処理と、
前記第1のサブ回路の第1の出力端子と前記第2のサブ回路の第2の出力端子とを、前記第1及び第2のサブ回路に共通の前記差動出力端子対の1つの出力端子に接続し、前記第1のサブ回路の第2の出力端子と第2のサブ回路の第1の出力端子とを、前記第1及び第2のサブ回路に共通の前記差動出力端子対の他の出力端子に接続する第3の処理と、
を含み、
前記第1乃至第3の処理を前記コンピュータに実行させるプログラム。 - 請求項13記載のプログラムにおいて、
前記第1のサブ回路の配置と前記第2のサブ回路の配置、及び、前記第1のサブ回路と前記第2のサブ回路との間の配線が、互いに鏡面反転の関係になるように、配置及び配線する処理を前記コンピュータに実行させるプログラム。
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