JP2004029477A - 液晶表示装置の駆動方法及び液晶表示装置 - Google Patents
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Abstract
【課題】表示用のデータ電圧を全画素（全画面）に対し常に一定の状態から書き込むことにより、印加前の画素電圧値によって印加できる電圧値の差異を減少させ、所定の光透過率が得られる液晶表示装置の駆動方法及び液晶表示装置の提供を目的とする。
【解決手段】ＴＦＴのオン期間において、前半オン期間中はリフレッシュ用のリセット電圧を画素電極に印加し、後半オン期間中は表示用のデータ電圧を画素電極に印加する。即ち、書込極性制御信号ＰＮが”Ｌ”時に、奇数出力端子及び偶数出力端子は、前半オン期間中には負極０階調であるリセット電圧を画素電極に印加し、後半オン期間中には正極データ電圧を画素電極に印加する。また、書込極性制御信号ＰＮが”Ｈ”時に、奇数出力端子及び偶数出力端子は、前半オン期間中には正極０階調であるリセット電圧を画素電極に印加し、後半オン期間中には負極データ電圧を画素電極に印加する。
【選択図】 図５
【解決手段】ＴＦＴのオン期間において、前半オン期間中はリフレッシュ用のリセット電圧を画素電極に印加し、後半オン期間中は表示用のデータ電圧を画素電極に印加する。即ち、書込極性制御信号ＰＮが”Ｌ”時に、奇数出力端子及び偶数出力端子は、前半オン期間中には負極０階調であるリセット電圧を画素電極に印加し、後半オン期間中には正極データ電圧を画素電極に印加する。また、書込極性制御信号ＰＮが”Ｈ”時に、奇数出力端子及び偶数出力端子は、前半オン期間中には正極０階調であるリセット電圧を画素電極に印加し、後半オン期間中には負極データ電圧を画素電極に印加する。
【選択図】 図５
Description
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置の駆動方法及び液晶表示装置に関し、特に、自発分極を有する強誘電性液晶（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ：ＦＬＣ）又は反強誘電性液晶（Ａｎｔｉ−Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ：ＡＦＬＣ）を用いた液晶表示装置の駆動方法及び液晶表示装置に関する。
【０００２】
【従来の技術】
一般的に普及しているＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）液晶は、印加電圧に対する応答速度が十〜数十ｍｓであり、印加電圧が低い領域では応答速度が急激に遅くなり百ｍｓに近い値となる場合もある。従って、ＴＮ液晶を用いた液晶表示装置にて動画（６０画像／秒）表示する場合には、液晶分子が動作しきれず画像がぼやけてしまうため、ＴＮ液晶はマルチメディア等の動画表示用途には不適である。
【０００３】
そこで、自発分極を有し、印加電圧に対する応答速度が数十〜数百μｓと高速であるＦＬＣ又はＡＦＬＣを用いた液晶表示装置が実用化されている。これらの高速応答可能な液晶を液晶表示装置に用いた場合には、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）又はＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）等のスイッチング素子により各画素に印加する電圧を制御し、液晶分子の分極を短時間で完了させることにより優れた動画表示が可能である。
【０００４】
【発明が解決しようとする課題】
ＦＬＣ及びＡＦＬＣの駆動電圧は一般に十数Ｖであり、２〜５Ｖと低電圧駆動可能なＴＮ液晶に比較して駆動電圧が高い。また液晶の劣化及び液晶パネルの焼付きを防止するためには、液晶に印加する電圧の極性を表示期間（フレーム又はサブフレーム）毎に反転する交流駆動にて駆動する必要がある。例えば、図２０（ｂ）に示すような光透過率―印加電圧特性（以下、Ｔ―Ｖ特性という）を有する液晶を用いて、白表示データを書き込む場合には、”−７．５Ｖ”を書き込んだ画素に、次表示期間（次フレーム又は次サブフレーム）に”＋７．５Ｖ”を書き込む必要がある。しかし、ＴＦＴは液晶駆動電圧をドライブする十分なオン電流特性を有しているとは限らず、書き込み時間が短時間（例えば５μｓ）になれば画素電極への書き込み不足が発生し、所定の電圧を液晶に印加することが困難となる。従って、電圧印加前の画素電圧値によって、画素に印加できる電圧値に差異が生じ、所定の光透過率が得られず目的の階調表示ができないという問題があった。
【０００５】
また、ＴＮ液晶は一般に図２０（ａ）に示すように光透過率が印加電圧の極性に対して対称となるＴ―Ｖ特性を有しているが、ＦＬＣ及びＡＦＬＣは図２０（ｂ）に示すように光透過率が印加電圧の極性に対して片極性となるＴ―Ｖ特性を有する。従って、ＦＬＣ又はＡＦＬＣを用いた液晶パネルに、ＴＮ液晶パネル用に普及しているフリッカ対策に好適なドット反転駆動型のソースドライバを利用した場合には、負極電圧印加の画素は全黒表示になるので、夫々のフレームで市松模様（チェック模様）の黒表示が発生するという問題があった。
【０００６】
本発明は斯かる事情に鑑みてなされたものであり、表示用のデータ電圧を全画素（全画面）に対し常に一定の状態から書き込むことにより、印加前の画素電圧値によって印加できる電圧値の差異を減少させ、所定の光透過率が得られる液晶表示装置の駆動方法及び液晶表示装置の提供を主たる目的とする。
【０００７】
また本発明は、液晶駆動を前後する表示期間（フレーム又はサブフレーム）で極性が反転する交流駆動とすることにより、液晶物質の劣化及び液晶パネルの焼付きを防止することができる液晶表示装置の駆動方法及び液晶表示装置の提供を目的とする。
【０００８】
更に本発明は、スイッチング素子のオン期間の内、リフレッシュ用の前半期間と表示用の後半期間とを略等しくすることにより、夫々の期間でのスイッチング素子の書き込み能力を効果的に利用することができる液晶表示装置の駆動方法及び液晶表示装置の提供を目的とする。
【０００９】
また更に本発明は、画素の光透過率を変化させる必要の少ない動画（静止画を含む）の表示時には、画素に印加する正極電圧及び負極電圧の絶対値は略等しいため、リフレッシュするためのリセット電圧を０Ｖとすることにより、リフレッシュ効率を高めることができる液晶表示装置の駆動方法及び液晶表示装置の提供を目的とする。
【００１０】
また更に本発明は、光透過率が印加電圧の極性に対して片極性となるＴ―Ｖ特性を有するＦＬＣ又はＡＦＬＣを用いた液晶パネルに、市販のドット反転駆動型のソースドライバを利用した場合でも、各表示期間（フレーム又はサブフレーム）での各画素電極に印加する電圧を同極性とすることにより、市松模様の黒表示が発生することのない液晶表示装置の提供を目的とする。
【００１１】
【課題を解決するための手段】
請求項１に係る液晶表示装置の駆動方法は、画素電極、及び該画素電極への電圧印加をオン／オフ制御するスイッチング素子をマトリックス状に設けた基板と対向電極を設けた基板との空隙内に自発分極を有する液晶物質が封入され、前記スイッチング素子のオン期間にデータ電圧を前記画素電極及び前記対向電極間に印加し、オフ期間に前記データ電圧を保持することにより、該データ電圧によって決定される前記液晶物質の光透過率を制御する液晶表示装置の駆動方法において、前記オン期間の内、前半期間には一定値のリセット電圧を印加し、後半期間には前記データ電圧を印加することを特徴とする。
【００１２】
請求項２に係る液晶表示装置の駆動方法は、前記スイッチング素子を所定時間毎にオン／オフ制御し、前後するオン期間には、逆極性のデータ電圧を交互に印加し、同じオン期間には、データ電圧とは逆極性のリセット電圧を印加することを特徴とする。
【００１３】
請求項３に係る液晶表示装置の駆動方法は、前記前半期間が、前記オン期間の略１／２であることを特徴とする。
【００１４】
請求項４に係る液晶表示装置の駆動方法は、前記リセット電圧が、０Ｖであることを特徴とする。
【００１５】
請求項５に係る液晶表示装置は、画素電極、及び該画素電極への電圧印加をオン／オフ制御するスイッチング素子をマトリックス状に設けた基板と対向電極を設けた基板との空隙内に自発分極を有する液晶物質が封入され、前記スイッチング素子のオン期間にデータ電圧を前記画素電極及び前記対向電極間に印加し、オフ期間に前記データ電圧を保持することにより、該データ電圧によって決定される前記液晶物質の光透過率を制御する構成とした液晶表示装置において、前記オン期間の内、前半期間には一定値のリセット電圧を印加する手段と、後半期間には前記データ電圧を印加する手段とを備えることを特徴とする。
【００１６】
請求項６に係る液晶表示装置は、前記スイッチング素子を所定時間毎にオン／オフ制御し、前記データ電圧が、該データ電圧を印加するオン期間に対し前後するオン期間におけるデータ電圧とは逆極性であり、前記リセット電圧が、同じオン期間におけるデータ電圧とは逆極性であることを特徴とする。
【００１７】
請求項７に係る液晶表示装置は、前記前半期間が、前記オン期間の略１／２であることを特徴とする。
【００１８】
請求項８に係る液晶表示装置は、前記リセット電圧が、０Ｖであることを特徴とする。
【００１９】
請求項９に係る液晶表示装置は、同一マトリックス行の画素の内、奇数マトリックス列の画素に接続したスイッチング素子を接続した第１走査線及び偶数マトリックス列の画素に接続したスイッチング素子を接続した第２走査線と、スイッチング素子をオン／オフ制御する複数の出力部を有する第１走査回路及び第２走査回路と、第１走査回路及び第２走査回路の走査を制御する制御回路とを設け、第１走査線及び第２走査線が、夫々第１走査回路及び第２走査回路の出力部に接続され、前記制御回路が、極性が相補関係となる第１走査回路及び第２走査回路の走査周波数を決定する動作クロック信号を生成する手段と、第１走査回路及び第２走査回路の走査開始タイミング及び前記オン時間を決定する共通の走査開始信号を生成する手段とを備えることを特徴とする。
【００２０】
請求項１０に係る液晶表示装置は、同一マトリックス行の画素の内、奇数マトリックス列の画素に接続したスイッチング素子を接続した第１走査線及び偶数マトリックス列の画素に接続したスイッチング素子を接続した第２走査線と、スイッチング素子をオン／オフ制御する複数の出力部を有する走査回路とを設け、第１走査線及び第２走査線が、交互に前記走査回路の出力部に接続されていることを特徴とする。
【００２１】
請求項１１に係る液晶表示装置は、前記走査回路の走査を制御する制御回路を設け、該制御回路が、前記走査回路の走査周波数を決定する動作クロック信号を生成する手段と、前記走査回路の走査開始タイミング及び前記オン時間を決定する信号幅が前記動作クロック信号の２クロック時間である走査開始信号を生成する手段とを備えることを特徴とする。
【００２２】
請求項１の液晶表示装置の駆動方法及び請求項５の液晶表示装置にあっては、表示用のデータ電圧を画素電極及び対向電極間に印加する前に、リフレッシュ用のリセット電圧を印加することにより、表示用のデータ電圧は、全画素（全画面）に対し常に一定の状態から書き込むことになるので、印加前の画素電圧値によって印加できる電圧値の差異を減少することができる。
【００２３】
請求項２の液晶表示装置の駆動方法及び請求項６の液晶表示装置にあっては、液晶にかかる電圧を前後する表示期間（フレーム又はサブフレーム）で逆極性とする交流駆動とすることにより、液晶物質の劣化及び液晶パネルの焼付きを防止することができる。
【００２４】
請求項３の液晶表示装置の駆動方法及び請求項７の液晶表示装置にあっては、スイッチング素子のオン期間の内、リフレッシュ用の前半期間と表示用の後半期間とを略等しくすることにより、夫々の期間でのスイッチング素子の書き込み能力を効果的に利用することができる。
【００２５】
請求項４の液晶表示装置の駆動方法及び請求項８の液晶表示装置にあっては、画素の光透過率を変化させる必要の少ない動画（静止画を含む）の表示時には、画素に印加する正極電圧及び負極電圧の絶対値は略等しいため、リフレッシュするためのリセット電圧を０Ｖとすることにより、リフレッシュ効率を高めることができる。換言すれば、リフレッシュ用の前半期間の電荷供給量及び表示用の後半期間の電荷供給量を夫々略１／２に分担することにより、スイッチング素子の書き込み能力を効果的に利用することができる。
【００２６】
請求項９及び請求項１０の液晶表示装置にあっては、一の画素を制御するスイッチング素子の走査線と隣合う画素を制御するスイッチング素子の走査線とを別の走査線とすることにより、スイッチング素子のオン／オフ制御を隣合う画素で別の制御とすることができる。
【００２７】
請求項１１の液晶表示装置にあっては、リセット電圧及びデータ電圧を印加できる時間を２倍にすることにより、画素電極への書き込みを十分行うことができる。また、走査する前後段の走査線に接続されたスイッチング素子のオン期間にて、前段の走査線に接続された画素に表示用のデータ電圧を印加する後半期間と後段の走査線に接続された画素にリフレッシュ用のリセット電圧を印加する前半期間とをオーバラップさせることにより、隣合う走査線に接続された画素に同時に所望の電圧を印加することができ、スイッチング素子の書き込み能力を効果的に利用することができる。
【００２８】
【発明の実施の形態】
以下、本発明をその実施の形態を示す図面に基づいて詳述する。図１は本発明による液晶パネルの模式的断面図、図２は液晶パネル及びバックライトの構成例を示す模式的斜視図である。
【００２９】
（実施の形態１）
図１に示すように、液晶パネル１は、マトリックス状に配置されたＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）製の光透過率に優れた画素電極５（（０．２４×０．２４）（ｍｍ２ ），画素数１０２４Ｈ×７６８Ｖ，対角１２．１インチ）及び画素電極５の夫々に接続されたＴＦＴを有するガラス基板６と対向電極２及びマトリックス状に配置されたカラーフィルタ３を有するガラス基板４とを備えている。画素電極５及びカラーフィルタ３上には夫々配向膜７及び配向膜８を備え、ガラス基板６及びガラス基板４はこれらの配向膜７及び配向膜８を対向して配置され、配向膜７及び配向膜８間に面内均一のギャップ（１．６μｍ）を保持するために球状のスペーサ１０を散布して形成した空隙内に、ＦＬＣを充填して液晶層９が形成されている。図２に示すように、この液晶パネル１は２枚の偏光板１１及び１２で挟まれ、更にその下方にバックライト２６が配置される。
【００３０】
図３は本発明の実施の形態１による液晶表示装置の液晶パネルの模式的平面図、図４は液晶表示装置の全体のブロック図である。図３に示すように、画素電極５及びＴＦＴ２１はガラス基板６上にマトリックス（１０２４Ｈ×７６８Ｖ）配置されており、各画素電極５はＴＦＴ２１のドレイン端子と夫々接続されている。第ｉ（ｉ＝１，２，３，…，７６８）行目の奇数列のＴＦＴ２１のゲート端子及び第ｉ行目の偶数列のＴＦＴ２１のゲート端子は、夫々第１走査線Ｌｉａ及び第２走査線Ｌｉｂに接続され、第ｊ（ｊ＝１，２，３，…，１０２４）列のＴＦＴ２１のソース端子はデータ線Ｄｊ に接続されている。第１走査線Ｌｉａ及び第２走査線Ｌｉｂは夫々第１ゲートドライバ２４ａ及び第２ゲートドライバ２４ｂの出力段に順次接続され、データ線Ｄｊ はソースドライバ２２の出力段に順次接続されている。
【００３１】
なお、対向電極２にはＤＣ電圧が印加されていれば良いが、以下説明を簡略化できるように０Ｖ電圧が印加されており、画素電極５に印加する電圧は、即ち画素の光透過率を制御する画素電極５及び対向電極２間の電圧であるとする。
【００３２】
奇数列のＴＦＴ２１は、第１ゲートドライバ２４ａからライン順次に供給される走査信号を第１走査線Ｌｉａに入力することによってオン／オフ制御され、オン期間にはソースドライバ２２から各データ線Ｄｊ に入力するデータ電圧を画素電極５に印加し、オフ期間にはそれまでのデータ電圧を保持する。同様に、偶数列のＴＦＴ２１は、第２ゲートドライバ２４ｂからライン順次に供給される走査信号を第２走査線Ｌｉｂに入力することによってオン／オフ制御され、オン期間にはソースドライバ２２から各データ線Ｄｊ に入力するデータ電圧を画素電極５に印加し、オフ期間にはそれまでのデータ電圧を保持する。そしてＴＦＴ２１を介して印加されたデータ電圧により、液晶の電気光学特性であるＴ―Ｖ特性によって決定される液晶の光透過率を制御し画像を表示する。
【００３３】
本実施形態における液晶表示装置は、上述したようなソースドライバ２２、第１ゲートドライバ２４ａ、及び第２ゲートドライバ２４ｂに加えて、図４に示すように、制御信号発生回路３１、画像メモリ３２、第１論理積回路（ＡＮＤ回路）３６ａ及び第２論理積回路（ＡＮＤ回路）３６ｂ、第１反転回路（ＩＮＶ回路）３７ａ及び第２反転回路（ＩＮＶ回路）３７ｂ、排他的論理和回路（ＥＸ―ＯＲ回路）３８、並びにバックライト電源回路３９の周辺回路を備えている。
【００３４】
制御信号発生回路３１は、入力される同期信号Ｓｙｎｃから、画像メモリ３２に蓄積された画像信号の出力タイミングを制御する画像制御信号ＣＳと、画素電極５にデータ電圧を書き込む電圧極性を制御する書込極性制御信号ＰＮと、ソースドライバ２２の出力電圧極性を制御する出力極性制御信号ＤＭと、ソースドライバ２２の動作を制御するクロック信号ＣＬＫ等と、第１ゲートドライバ２４ａ及び第２ゲートドライバ２４ｂの動作を制御する共通の走査周波数を決定する動作クロック信号ＣＰＶ及び走査開始タイミングを決定する走査開始信号ＳＴＶ等とを生成する。また、生成した画像制御信号ＣＳを画像メモリ３２へ、書込極性制御信号ＰＮを排他的論理和回路３８へ、出力極性制御信号ＤＭを排他的論理和回路３８及びソースドライバ２２へ、クロック信号ＣＬＫ等をソースドライバ２２へ、動作クロック信号ＣＰＶを第１ゲートドライバ２４ａ及び第２反転回路３７ｂへ、走査開始信号ＳＴＶ等を第１ゲートドライバ２４ａ及び第２ゲートドライバ２４ｂへ夫々出力する。
【００３５】
画像メモリ３２は、液晶パネル１に表示すべき表示データＤａｔａを一旦記憶し、制御信号発生回路３１により生成された画像制御信号ＣＳに同期して交互に、奇数列の表示用データＰＤ１を第１論理積回路３６ａへ出力し、偶数列の表示用データＰＤ２を第２論理積回路３６ｂへ出力する。
【００３６】
排他的論理和回路３８は、制御信号発生回路３１が生成した書込極性制御信号ＰＮ及び出力極性制御信号ＤＭを入力し、この２つの信号の排他的論理和である信号を出力する。この信号が、画素電極５に印加する電圧として表示用のデータ電圧又はリフレッシュ用のリセット電圧のいずれかを決定する出力選択信号となる。
【００３７】
第１論理積回路３６ａは、奇数列の表示用データ信号及びリフレッシュ用データ信号を生成するための回路であり、排他的論理和回路３８が生成した出力選択信号を第１反転回路３７ａにて反転した信号と画像メモリ３２から読み出した奇数列の表示用データＰＤ１とから論理積信号を生成し、生成した信号ＰＤ１ａをソースドライバ２２にデータ信号ＤＡＴＡとして出力する。
【００３８】
表示用データが８ビットの場合における第１論理積回路３６ａの動作を更に詳述すれば、入力される夫々のビット（ｄｉｎ１，ｄｉｎ２，…，ｄｉｎ８）と排他的論理和回路３８が生成した出力選択信号の反転信号との論理積信号をデータ信号ＤＡＴＡの夫々のデータビット（ｄｏｕｔ１，ｄｏｕｔ２，…，ｄｏｕｔ８）として出力する。これにより、出力されるデータビット（ｄｏｕｔ１，ｄｏｕｔ２，…，ｄｏｕｔ８）は、出力選択信号が”Ｈ”時には、（Ｌ，Ｌ，…，Ｌ）である０階調データとなり、出力選択信号が”Ｌ”時には、（ｄｉｎ１，ｄｉｎ２，…，ｄｉｎ８）である表示用データとなる。
【００３９】
第２論理積回路３６ｂは、偶数列の表示用データ信号及びリフレッシュ用データ信号を生成するための回路であり、排他的論理和回路３８が生成した出力選択信号と画像メモリ３２から読み出した偶数列の表示用データＰＤ２とから論理積信号を生成し、生成した信号ＰＤ２ａをソースドライバ２２にデータ信号ＤＡＴＡとして出力する。
【００４０】
表示用データが８ビットの場合における第２論理積回路３６ｂの動作を更に詳述すれば、入力される夫々のビット（ｄｉｎ１，ｄｉｎ２，…，ｄｉｎ８）と排他的論理和回路３８が生成した出力選択信号との論理積信号をデータ信号ＤＡＴＡの夫々のデータビット（ｄｏｕｔ１，ｄｏｕｔ２，…，ｄｏｕｔ８）として出力する。これにより、出力されるデータビット（ｄｏｕｔ１，ｄｏｕｔ２，…，ｄｏｕｔ８）は、出力選択信号が”Ｌ”時には、（Ｌ，Ｌ，…，Ｌ）である０階調データとなり、出力選択信号が”Ｈ”時には、（ｄｉｎ１，ｄｉｎ２，…，ｄｉｎ８）である表示用データとなる。
【００４１】
制御信号発生回路３１が生成した走査開始信号ＳＴＶを、第１ゲートドライバ２４ａ及び第２ゲートドライバ２４ｂに入力し、一方、動作クロック信号ＣＰＶを、第１ゲートドライバ２４ａに動作クロック信号ＣＰＶａとしてそのまま入力し、第２反転回路３７ｂにて反転した信号バーＣＰＶを第２ゲートドライバ２４ｂに動作クロック信号ＣＰＶｂとして入力する。
【００４２】
ソースドライバ２２がドット反転駆動型のソースドライバであるとして、その動作を詳述する。図１８はドット反転駆動型のソースドライバの構成を示すブロック図である。ソースドライバは、コントロール回路５１、データラッチ回路５２、Ｄ／Ａ変換回路５３、出力アンプ回路５４、データ反転回路５５、及び階調電圧発生回路５６を備えている。
【００４３】
コントロール回路５１は、外部から入力されるクロック信号ＣＬＫ、出力極性制御信号ＤＭ、及びコントロール信号ＣＬ等から後述するデータ信号のデータラッチのタイミングを決定する信号をデータラッチ回路５２に出力し、加えてデータラッチ回路５２、Ｄ／Ａ変換回路５３、及び出力アンプ回路５４の動作をコントロールする信号を出力する。データ反転回路５５は、入力されたデータ信号ＤＡＴＡとデータ信号ＤＡＴＡの反転／非反転を制御するデータ反転信号ＩＮＶとから生成した信号をクロック信号ＣＬＫに同期してデータラッチ回路５２に入力する。データラッチ回路５２は、コントロール信号ＣＬの立ち上がり時にデータラッチ回路５２に蓄積されたデータ信号ＤＡＴＡをＤ／Ａ変換回路５３へ転送する。階調電圧発生回路５６は、外部から入力された階調基準電圧（８ビット時：正極側ｒｅｆ１〜ｒｅｆ８，負極側ｒｒｅｆ１〜ｒｒｅｆ８）から正極階調電位（２５６階調）と負極階調電位（２５６階調）とを生成し、これらの正極階調電位及び負極階調電位をＤ／Ａ変換回路５３に夫々入力する。Ｄ／Ａ変換回路５３は、コントロール信号ＣＬの立ち下がり時に出力極性制御信号ＤＭの情報に基づきデータ信号ＤＡＴＡをアナログ変換した正極電圧又は負極電圧を出力アンプ回路５４へ転送する。
【００４４】
出力極性制御信号ＤＭと出力電圧との関係は表１に示す通りである。出力極性制御信号ＤＭが”Ｌ”の場合には、奇数出力端子から正極電圧が出力され、偶数出力端子から負極電圧が出力される（出力極性タイプＡ）。一方、出力極性制御信号ＤＭが”Ｈ”の場合には、奇数出力端子から負極電圧が出力され、偶数出力端子から正極電圧が出力される（出力極性タイプＢ）。
【００４５】
【表１】
【００４６】
図１９は、ソースドライバ２２の階調データ―出力電圧特性を示すグラフである。０階調データが入力された場合には出力電圧は０Ｖであるが、階調電圧発生回路が正極性側回路を経由したか、負極性側回路を経由したかを区別するため夫々”＋０Ｖ”、”−０Ｖ”として記述する。
【００４７】
図５は、本発明の実施の形態１における駆動シーケンスを示す図である。まず、第１走査線Ｌｉａ及び第２走査線Ｌｉｂのタイミングについて詳述する。ＣＰＶａは奇数列のＴＦＴ２１を走査する第１ゲートドライバ２４ａの動作クロック信号である。ＣＰＶｂは偶数列のＴＦＴ２１を走査する第２ゲートドライバ２４ｂの動作クロック信号であり、ＣＰＶａと周波数が等しく極性が反転した信号である。ＳＴＶは、第１ゲートドライバ２４ａ及び第２ゲートドライバ２４ｂの共通の走査開始信号であり、ＴＦＴ２１のオン期間を決定する”Ｈ”期間幅は動作クロック信号ＣＰＶａ及びＣＰＶｂの１クロックに略等しく、第１ゲートドライバ２４ａ及び第２ゲートドライバ２４ｂのラッチミスを防ぐために動作クロック信号ＣＰＶａの立上がりより略１／４クロック前に入力されている。
【００４８】
第１ゲートドライバ２４ａ及び第２ゲートドライバ２４ｂはシフトレジスタを内部に有しており、第１ゲートドライバ２４ａ及び第２ゲートドライバ２４ｂの各出力段は、動作クロック信号ＣＰＶａ及びＣＰＶｂの立上がりエッジでの入力信号の電圧値を夫々取得し、立上がりエッジ以外では取得した電圧値を夫々保持する。また、ゲートドライバ内部にて、その値を所定時間だけ遅延させて次段の入力信号とする。これにより走査開始信号ＳＴＶと動作クロック信号ＣＰＶａ及びＣＰＶｂとに基づいて、オン期間（”Ｈ”期間）を順次走査する信号が第１走査線Ｌｉａ及び第２走査線Ｌｉｂに入力される。
【００４９】
つまり、走査開始信号ＳＴＶが”Ｈ”状態で、動作クロック信号ＣＰＶａが立上がったエッジを第１番目の立上がりエッジと言うことにして、第１ゲートドライバ２４ａの出力段に接続された第１走査線Ｌｉａに入力される信号は、動作クロック信号ＣＰＶａの第ｉ番目の立上がりエッジで立上がり、第ｉ＋１番目の立上がりエッジで立下がる。同様に、走査開始信号ＳＴＶが”Ｈ”状態で、動作クロック信号ＣＰＶｂが立上がったエッジを第１番目の立上がりエッジとして、第２ゲートドライバ２４ｂの出力段に接続された第２走査線Ｌｉｂに入力される信号は、動作クロック信号ＣＰＶｂの第ｉ番目の立上がりエッジで立上がり、第ｉ＋１番目の立上がりエッジで立下がる。例えば、第１走査線Ｌ１ａ及び第２走査線Ｌ１ｂは夫々動作クロック信号ＣＰＶａ及びＣＰＶｂの第１番目の立上がりエッジで立上がり、第２番目の立上がりエッジで立下がる。第１走査線Ｌ２ａ及び第２走査線Ｌ２ｂは夫々動作クロック信号ＣＰＶａ及びＣＰＶｂの第２番目の立上がりエッジで立上がり、第３番目の立上がりエッジで立下がる。
【００５０】
従って、マトリックス状に配置された同一行のＴＦＴ２１を走査する走査線を奇数列用の第１走査線Ｌｉａと偶数列用の第２走査線Ｌｉｂとにすることにより、同一行のＴＦＴ２１をオンする期間を奇数列のＴＦＴ２１と偶数列のＴＦＴ２１とで別にすることができる。オーバラップする時間が存在するが、オン期間の終了時にＴＦＴ２１を介して画素へ印加する電圧により表示階調が決定されるので、オン期間の終了時が異なるタイミングであることが重要となる。
【００５１】
次に、データ線Ｄｊ のタイミングについて詳述する。書込極性制御信号ＰＮは正極性書き込み期間中には”Ｌ”が入力され、負極性書き込み期間中には”Ｈ”が入力される。出力極性制御信号ＤＭは第１ゲートドライバ２４ａ及び第２ゲートドライバ２４ｂの動作クロック信号ＣＰＶａ及びＣＰＶｂと同一周波数の信号である。書込極性制御信号ＰＮと出力極性制御信号ＤＭとの排他的論理和の反転信号は、奇数列の書き込み電圧をリフレッシュ用のリセット電圧又は表示用のデータ電圧のいずれかに選択するための信号であり、書込極性制御信号ＰＮと出力極性制御信号ＤＭとの排他的論理和信号は、偶数列の書き込み電圧をリフレッシュ用のリセット電圧又は表示用のデータ電圧のいずれかに選択するための信号である。
【００５２】
書込極性制御信号ＰＮ及び出力極性制御信号ＤＭの各極性の組合せと出力電圧との関係は、表２に示す通りである。例えば、書込極性制御信号ＰＮが”Ｌ”かつ出力極性制御信号ＤＭが”Ｌ”である場合、奇数出力端子から正極データ電圧が出力され、偶数出力端子からリセット電圧である負極０階調電圧（−０Ｖ）が出力される。
【００５３】
【表２】
【００５４】
従って、ＴＦＴ２１のオン期間において、前半オン期間中にはリフレッシュ用のリセット電圧を画素電極５に印加し、後半オン期間中には表示用のデータ電圧を画素電極５に印加することになる。より具体的に述べれば、書込極性制御信号ＰＮが”Ｌ”時には、奇数出力端子及び偶数出力端子はともに、前半オン期間中には負極０階調であるリセット電圧（−０Ｖ）を画素電極５に印加し、後半オン期間中には正極データ電圧を画素電極５に印加することになり、書込極性制御信号ＰＮが”Ｈ”時には、奇数出力端子及び偶数出力端子はともに、前半オン期間中には正極０階調であるリセット電圧（＋０Ｖ）を画素電極５に印加し、後半オン期間中には負極データ電圧を画素電極５に印加することになる。なお、動作クロック信号ＣＰＶａ及びＣＰＶｂのデューティ比を略５０％にすることで、前半オン期間及び後半オン期間を略等しくすることができる。
【００５５】
図５のタイミングチャートにおけるｔ０〜ｔ４期間に、各画素に印加される電圧を図６〜図９に示す。ｔ０〜ｔ１期間には、第１走査線Ｌ１ａに”Ｈ”信号が入力されているので、第１走査線Ｌ１ａに接続された１行目奇数列のＴＦＴ２１がオンとなり、各データ線Ｄｊ に供給されている負極０階調であるリセット電圧（−０Ｖ）を画素電極５に供給する（図６）。
【００５６】
ｔ１〜ｔ２期間には、第１走査線Ｌ１ａ及び第２走査線Ｌ１ｂに”Ｈ”信号が入力されているので、第１走査線Ｌ１ａに接続された１行目奇数列のＴＦＴ２１がオン状態を継続し、各データ線Ｄｊ に供給されている正極データ電圧（＋Ｖ１１，＋Ｖ１３，…）を画素電極５に供給し、第２走査線Ｌ１ｂに接続された１行目偶数列のＴＦＴ２１がオンとなり、各データ線Ｄｊ に供給されている負極０階調であるリセット電圧（−０Ｖ）を画素電極５に供給する（図７）。
【００５７】
ｔ２〜ｔ３期間には、第１走査線Ｌ１ａに”Ｌ”信号が入力されているので、第１走査線Ｌ１ａに接続された１行目奇数列のＴＦＴ２１がオフとなり、前期間（ｔ１〜ｔ２期間）に供給された正極データ電圧（＋Ｖ１１，＋Ｖ１３，…）を保持する。また、第１走査線Ｌ１ｂ及び第２走査線Ｌ２ａに”Ｈ”信号が入力されているので、第２走査線Ｌ１ｂに接続された１行目偶数列のＴＦＴ２１がオン状態を継続し、各データ線Ｄｊ に供給されている正極データ電圧（＋Ｖ１２，＋Ｖ１４，…）を画素電極５に供給し、第１走査線Ｌ２ａに接続された２行目奇数列のＴＦＴ２１がオンとなり、各データ線Ｄｊ に供給されている負極０階調であるリセット電圧（−０Ｖ）を画素電極５に供給する（図８）。
【００５８】
ｔ３〜ｔ４期間には、第２走査線Ｌ１ｂに”Ｌ”信号が入力されているので、第２走査線Ｌ１ｂに接続された１行目偶数列のＴＦＴ２１がオフとなり、前期間（ｔ２〜ｔ３期間）に供給された正極データ電圧（＋Ｖ１２，＋Ｖ１４，…）を保持する。また、第１走査線Ｌ２ａ及び第２走査線Ｌ２ｂに”Ｈ”信号が入力されているので、第１走査線Ｌ２ａに接続された２行目奇数列のＴＦＴ２１がオン状態を継続し、各データ線Ｄｊ に供給されている正極データ電圧（＋Ｖ２１，＋Ｖ２３，…）を画素電極５に供給し、第２走査線Ｌ２ｂに接続された２行目偶数列のＴＦＴ２１がオンとなり、各データ線Ｄｊ に供給されている負極０階調であるリセット電圧（−０Ｖ）を画素電極５に供給する（図９）。
【００５９】
この一連の動作により、データ電圧を印加する直前にリセット電圧を印加することになるので、前フレームのデータ電圧に依存することなく、所定のデータ電圧を印加することが可能となる。また、各画素に印加される電圧極性は図１７に示すような極性となり、同一極性の表示が可能となる。
【００６０】
より具体的に述べれば、１フレームでは、各画素電極５に印加される電圧はすべて正極電圧又は負極電圧であり、正極電圧印加時に表示用データ電圧が各画素電極５に印加され、負極電圧印加時に液晶パネルの焼付き及び液晶分子の劣化を防止する逆極性電圧が各画素電極５に印加される。
【００６１】
ここで、図１及び図２に示されている液晶パネルの製造方法について説明する。ＩＴＯ膜の画素電極５（（０．２４×０．２４）（ｍｍ２ ），画素数１０２４Ｈ×７６８Ｖ，対角１２．１インチ）及びＴＦＴを有するガラス基板６と、ＲＧＢの３色を有するカラーフィルタ３及び対向電極２を有するガラス基板４を洗浄した後、ポリイミドを塗布して２００℃で１時間の焼成をして２０００ｎｍのポリイミド膜を配向膜７及び８として成膜する。
【００６２】
この配向膜７、８の表面をレーヨン製の布でラビングし、両者間に平均粒径１．６μｍのシリカ製のスペーサ１０でギャップを保持した状態で２枚を重ね合わせ空パネルを製造する。この空パネルにナフタレン系液晶を主成分とするＦＬＣを封入して液晶層９とする。
【００６３】
製造したパネルをクロスニコル状態の２枚の偏光板１１及び１２で、ＦＬＣの液晶分子の長軸方向が一方に傾いた場合に暗状態になるようにして挟んで液晶パネル１とする。この液晶パネル１の背面よりバックライトの光が入射できるようにバックライト２６を配置して液晶表示装置を製造する。
【００６４】
（実施の形態２）
実施の形態１では、２つのゲートドライバを用いて第１走査線及び第２走査線を夫々走査するようにしたが、１つのゲートドライバを用いて第１走査線及び第２走査線を走査するようにしても良く、このようにしたものが実施の形態２である。図１０は本発明の実施の形態２による液晶表示装置の液晶パネルの模式的平面図、図１１は液晶表示装置の全体のブロック図である。
【００６５】
図１０に示すように、画素電極５及びＴＦＴ２１はガラス基板６上にマトリックス（１０２４Ｈ×７６８Ｖ）配置されており、各画素電極５はＴＦＴ２１のドレイン端子と夫々接続されている。第ｉ（ｉ＝１，２，３，…，７６８）行目の奇数列のＴＦＴ２１のゲート端子及び第ｉ行目の偶数列のＴＦＴ２１のゲート端子は、夫々走査線Ｌ２ｉ−１及び走査線Ｌ２ｉ（以下、走査線Ｌｋ （ｋ＝１，２，３，…，１５３６）という）に接続され、第ｊ（ｊ＝１，２，３，…，１０２４）列のＴＦＴ２１のソース端子はデータ線Ｄｊ に接続されている。走査線Ｌｋ はゲートドライバ２４の出力段に順次接続され、データ線Ｄｊ はソースドライバ２２の出力段に順次接続されている。
【００６６】
なお、対向電極２にはＤＣ電圧が印加されていれば良いが、以下説明を簡略化できるように０Ｖ電圧が印加されており、画素電極５に印加する電圧は、即ち画素の光透過率を制御する画素電極５及び対向電極２間の電圧であるとする。
【００６７】
ＴＦＴ２１は、ゲートドライバ２４からライン順次に供給される走査信号を走査線Ｌｋ に入力することによってオン／オフ制御され、オン期間にはソースドライバ２２から各データ線Ｄｊ に入力するデータ電圧を画素電極５に印加し、オフ期間にはそれまでのデータ電圧を保持する。そしてＴＦＴ２１を介して印加されたデータ電圧により、液晶の電気光学特性であるＴ―Ｖ特性によって決定される液晶の光透過率を制御し画像を表示する。
【００６８】
本実施形態における液晶表示装置は、上述したようなソースドライバ２２及びゲートドライバ２４に加えて、図１１に示すように、制御信号発生回路４１、画像メモリ４２、第１論理積回路（ＡＮＤ回路）４６ａ及び第２論理積回路（ＡＮＤ回路）４６ｂ、反転回路（ＩＮＶ回路）４７、排他的論理和回路（ＥＸ―ＯＲ回路）４８、並びにバックライト電源回路４９の周辺回路を備えている。
【００６９】
制御信号発生回路４１は、入力される同期信号Ｓｙｎｃから、画像メモリ４２に蓄積された画像信号の出力タイミングを制御する画像制御信号ＣＳと、画素電極５にデータ電圧を書き込む電圧極性を制御する書込極性制御信号ＰＮと、ソースドライバ２２の出力電圧極性を制御する出力極性制御信号ＤＭと、ソースドライバ２２の動作を制御するクロック信号ＣＬＫ等と、ゲートドライバ２４の動作を制御する走査周波数を決定する動作クロック信号ＣＰＶ及び走査開始タイミングを決定する走査開始信号ＳＴＶ等とを生成する。また、生成した画像制御信号ＣＳを画像メモリ４２へ、書込極性制御信号ＰＮを排他的論理和回路４８へ、出力極性制御信号ＤＭを排他的論理和回路４８及びソースドライバ２２へ、クロック信号ＣＬＫ等をソースドライバ２２へ、動作クロック信号ＣＰＶ及び走査開始信号ＳＴＶ等をゲートドライバ２４へ夫々出力する。
【００７０】
画像メモリ４２は、液晶パネル１に表示すべき表示データＤａｔａを一旦記憶し、制御信号発生回路４１により生成された画像制御信号ＣＳに同期して交互に、奇数列の表示用データＰＤ１を第１論理積回路４６ａへ出力し、偶数列の表示用データＰＤ２を第２論理積回路４６ｂへ出力する。
【００７１】
排他的論理和回路４８は、制御信号発生回路４１が生成した書込極性制御信号ＰＮ及び出力極性制御信号ＤＭを入力し、この２つの信号の排他的論理和である信号を出力する。この信号が、画素電極５に印加する電圧として表示用のデータ電圧又はリフレッシュ用のリセット電圧のいずれかを決定する出力選択信号となる。
【００７２】
第１論理積回路４６ａは、奇数列の表示用データ信号及びリフレッシュ用データ信号を生成するための回路であり、排他的論理和回路４８が生成した出力選択信号を反転回路４７にて反転した信号と画像メモリ４２から読み出した奇数列の表示用データＰＤ１とから論理積信号を生成し、生成した信号ＰＤ１ａをソースドライバ２２にデータ信号ＤＡＴＡとして入力する。
【００７３】
第２論理積回路４６ｂは、偶数列の表示用データ信号及びリフレッシュ用データ信号を生成するための回路であり、排他的論理和回路４８が生成した出力選択信号と画像メモリ４２から読み出した偶数列の表示用データＰＤ２とから論理積信号を生成し、生成した信号ＰＤ２ａをソースドライバ２２にデータ信号ＤＡＴＡとして入力する。
【００７４】
制御信号発生回路４１が生成した走査開始信号ＳＴＶ及び動作クロック信号ＣＰＶをゲートドライバ２４に入力する。
【００７５】
なお、ソースドライバ２２はドット反転駆動型のソースドライバであり、実施の形態１にて記述したものと同様であるのでその詳細な説明を省略する。
【００７６】
図１２は、本発明の実施の形態２における駆動シーケンスを示す図である。まず、走査線Ｌｋ のタイミングについて詳述する。ＣＰＶはＴＦＴ２１を走査するゲートドライバ２４の動作クロック信号である。ＳＴＶはゲートドライバ２４の走査開始信号であり、ＴＦＴ２１のオン期間を決定する”Ｈ”期間幅は動作クロック信号ＣＰＶの２クロックに略等しく、ゲートドライバ２４のラッチミスを防ぐために動作クロック信号ＣＰＶの立上がりより略１／２クロック前に入力されている。
【００７７】
ゲートドライバ２４はシフトレジスタを内部に有しており、ゲートドライバ２４の各出力段は、動作クロック信号ＣＰＶの立上がりエッジでの入力信号の電圧値を夫々取得し、立上がりエッジ以外では取得した電圧値を夫々保持する。また、ゲートドライバ内部にて、その値を所定時間だけ遅延させて次段の入力信号とする。これにより走査開始信号ＳＴＶと動作クロック信号ＣＰＶとに基づいて、オン期間（”Ｈ”期間）を順次走査する信号が走査線Ｌｋ に入力される。
【００７８】
つまり、走査開始信号ＳＴＶが”Ｈ”状態で、動作クロック信号ＣＰＶが立上がったエッジを第１番目の立上がりエッジと言うことにして、ゲートドライバ２４の出力段に接続された走査線Ｌｋ に入力される信号は、動作クロック信号ＣＰＶの第ｋ番目の立上がりエッジで立上がり、第ｋ＋２番目の立上がりエッジで立下がる。例えば、走査線Ｌ１ は動作クロック信号ＣＰＶの第１番目の立上がりエッジで立上がり、第３番目の立上がりエッジで立下がる。走査線Ｌ２ は動作クロック信号ＣＰＶの第２番目の立上がりエッジで立上がり、第４番目の立上がりエッジで立下がる。
【００７９】
従って、マトリックス状に配置された同一行のＴＦＴ２１を走査する走査線Ｌｋ を奇数列用の走査線と偶数列用の走査線とにすることにより、同一行のＴＦＴ２１をオンする期間を奇数列のＴＦＴ２１と偶数列のＴＦＴ２１とで別にすることができる。オーバラップする時間が存在するが、オン期間の終了時にＴＦＴ２１を介して画素へ印加する電圧により表示階調が決定されるので、オン期間の終了時が異なるタイミングであることが重要となる。
【００８０】
次に、データ線Ｄｊ のタイミングについて詳述する。書込極性制御信号ＰＮは正極性書き込み期間中には”Ｌ”が入力され、負極性書き込み期間中には”Ｈ”が入力される。出力極性制御信号ＤＭの周波数は、ゲートドライバ２４の動作クロック信号ＣＰＶの周波数の１／２である。書込極性制御信号ＰＮと出力極性制御信号ＤＭとの排他的論理和の反転信号は、奇数列の書き込み電圧をリフレッシュ用のリセット電圧又は表示用のデータ電圧のいずれかに選択するための信号であり、書込極性制御信号ＰＮと出力極性制御信号ＤＭとの排他的論理和信号は、偶数列の書き込み電圧をリフレッシュ用のリセット電圧又は表示用のデータ電圧のいずれかに選択するための信号である。
【００８１】
書込極性制御信号ＰＮ及び出力極性制御信号ＤＭの各極性の組合せと出力電圧との関係は、表３に示す通りである。例えば、書込極性制御信号ＰＮが”Ｌ”かつ出力極性制御信号ＤＭが”Ｌ”である場合、奇数出力端子から正極データ電圧が出力され、偶数出力端子からリセット電圧である負極０階調であるリセット電圧（−０Ｖ）が出力される。
【００８２】
【表３】
【００８３】
従って、ＴＦＴ２１のオン期間において、前半オン期間中にはリフレッシュ用のリセット電圧を画素電極５に印加し、後半オン期間中には表示用のデータ電圧を画素電極５に印加することになる。より具体的に述べれば、書込極性制御信号ＰＮが”Ｌ”時には、奇数出力端子及び偶数出力端子はともに、前半オン期間中には負極０階調であるリセット電圧（−０Ｖ）を画素電極５に印加し、後半オン期間中には正極データ電圧を画素電極５に印加することになり、書込極性制御信号ＰＮが”Ｈ”時には、奇数出力端子及び偶数出力端子はともに、前半オン期間中には正極０階調であるリセット電圧（＋０Ｖ）を画素電極５に印加し、後半オン期間中には負極データ電圧を画素電極５に印加することになる。なお、動作クロック信号ＣＰＶのデューティ比を略５０％にすることで、前半オン期間及び後半オン期間を略等しくすることができる。
【００８４】
図１２のタイミングチャートにおけるｔ０〜ｔ４期間に、各画素に印加される電圧を図１３〜図１６に示す。ｔ０〜ｔ１期間には、走査線Ｌ１ に”Ｈ”信号が入力されているので、走査線Ｌ１ に接続された１行目奇数列のＴＦＴ２１がオンとなり、各データ線Ｄｊ に供給されている負極０階調であるリセット電圧（−０Ｖ）を画素電極５に供給する（図１３）。
【００８５】
ｔ１〜ｔ２期間には、走査線Ｌ１ 及びＬ２ に”Ｈ”信号が入力されているので、走査線Ｌ１ に接続された１行目奇数列のＴＦＴ２１がオン状態を継続し、各データ線Ｄｊ に供給されている正極データ電圧（＋Ｖ１１，＋Ｖ１３，…）を画素電極５に供給し、走査線Ｌ２ に接続された１行目偶数列のＴＦＴ２１がオンとなり、各データ線Ｄｊ に供給されている負極０階調であるリセット電圧（−０Ｖ）を画素電極５に供給する（図１４）。
【００８６】
ｔ２〜ｔ３期間には、走査線Ｌ１ に”Ｌ”信号が入力されているので、走査線Ｌ１ に接続された１行目奇数列のＴＦＴ２１がオフとなり、前期間（ｔ１〜ｔ２期間）に供給された正極データ電圧（＋Ｖ１１，＋Ｖ１３，…）を保持する。また、走査線Ｌ２ 及びＬ３ に”Ｈ”信号が入力されているので、走査線Ｌ２ に接続された１行目偶数列のＴＦＴ２１がオン状態を継続し、各データ線Ｄｊ に供給されている正極データ電圧（＋Ｖ１２，＋Ｖ１４，…）を画素電極５に供給し、走査線Ｌ３ に接続された２行目奇数列のＴＦＴ２１がオンとなり、各データ線Ｄｊ に供給されている負極０階調であるリセット電圧（−０Ｖ）を画素電極５に供給する（図１５）。
【００８７】
ｔ３〜ｔ４期間には、走査線Ｌ２ に”Ｌ”信号が入力されているので、走査線Ｌ２ に接続された１行目偶数列のＴＦＴ２１がオフとなり、前期間（ｔ２〜ｔ３期間）に供給された正極データ電圧（＋Ｖ１２，＋Ｖ１４，…）を保持する。また、走査線Ｌ３ 及びＬ４ に”Ｈ”信号が入力されているので、走査線Ｌ３ に接続された２行目奇数列のＴＦＴ２１がオン状態を継続し、各データ線Ｄｊ に供給されている正極データ電圧（＋Ｖ２１，＋Ｖ２３，…）を画素電極５に供給し、走査線Ｌ４ に接続された２行目偶数列のＴＦＴ２１がオンとなり、各データ線Ｄｊ に供給されている負極０階調であるリセット電圧（−０Ｖ）を画素電極５に供給する（図１６）。
【００８８】
この一連の動作により、実施の形態１と同様に、データ電圧を印加する直前にリセット電圧を印加することになるので、前フレームのデータ電圧に依存することなく、所定のデータ電圧を印加することが可能となる。また、各画素に印加される電圧極性は図１７に示すような極性となり、同一極性の表示が可能となる。
【００８９】
図５及び図１２が示すように、実施の形態１の走査信号は２相入力であり、実施の形態２の走査信号は１相入力であるので、実施の形態２のゲートドライバに用いる動作クロック信号の周波数は、実施の形態１の夫々のゲートドライバの略２倍のものが必要である。
【００９０】
なお、実施の形態１及び実施の形態２にて、ドット反転駆動型のソースドライバを用いてフレーム反転駆動する場合について説明したが、ライン反転駆動にも適用できる。また、ソースドライバがデジタル信号入力型の場合について説明したが、アナログ信号入力型の場合であってもよい。更に、ゲートドライバ及びソースドライバ等の周辺駆動回路をＴＦＴ基板上に形成しオンチップ化してもよい。
【００９１】
【発明の効果】
以上詳述した如く本発明によれば、リフレッシュ機能により、夫々の画素は表示用のデータ電圧を画素電極に印加する前に一旦定電圧となるため、表示用のデータ電圧を全画素（全画面）に対し常に一定の状態から書き込むことになるので、印加前の画素電圧値によって印加できる電圧値の差異を減少することができ、所定の光透過率が得られ優れた階調表示特性が得られる。
【００９２】
また、液晶駆動を前後する表示期間（フレーム又はサブフレーム）で極性が反転する交流駆動とすることにより、液晶物質の劣化及び液晶パネルの焼付きを防止することができ、液晶表示装置の寿命を延ばすことができる。
【００９３】
更に、スイッチング素子のオン期間の内、リフレッシュ用の前半期間と表示用の後半期間とを略等しくすることにより、夫々の期間でのスイッチング素子の書き込み能力を効果的に利用することができ、優れた階調表示特性が得られる。
【００９４】
また更に、画素の光透過率を変化させる必要の少ない動画（静止画を含む）の表示時には、画素に印加する正極電圧及び負極電圧の絶対値は略等しいため、リフレッシュするためのリセット電圧を０Ｖとすることにより、リフレッシュ効率を高めることができ、優れた階調表示特性が得られる。
【００９５】
また更に、光透過率が印加電圧の極性に対して片極性となるＴ―Ｖ特性を有するＦＬＣ又はＡＦＬＣを用いた液晶パネルに、ドット反転駆動型のソースドライバを利用した場合でも、各表示フレームでの各画素電極に印加する電圧を同極性とすることができ、市松模様の黒表示が発生することなく優れた表示品質が得られる等、優れた効果を奏する。
【図面の簡単な説明】
【図１】本発明による液晶パネルの模式的断面図である。
【図２】本発明による液晶パネル及びバックライトの構成例を示す模式的斜視図である。
【図３】本発明の実施の形態１による液晶表示装置の液晶パネルの模式的平面図である。
【図４】本発明の実施の形態１による液晶表示装置の全体構成のブロック図である。
【図５】本発明の実施の形態１における駆動シーケンスを示す図である。
【図６】図５のｔ０〜ｔ１期間に、液晶パネルの各画素電極に印加される電圧値を示す図である。
【図７】図５のｔ１〜ｔ２期間に、液晶パネルの各画素電極に印加される電圧値を示す図である。
【図８】図５のｔ２〜ｔ３期間に、液晶パネルの各画素電極に印加される電圧値を示す図である。
【図９】図５のｔ３〜ｔ４期間に、液晶パネルの各画素電極に印加される電圧値を示す図である。
【図１０】本発明の実施の形態２による液晶表示装置の液晶パネルの模式的平面図である。
【図１１】本発明の実施の形態２による液晶表示装置の全体構成のブロック図である。
【図１２】本発明の実施の形態２における駆動シーケンスを示す図である。
【図１３】図１２のｔ０〜ｔ１期間に、液晶パネルの各画素電極に印加される電圧値を示す図である。
【図１４】図１２のｔ１〜ｔ２期間に、液晶パネルの各画素電極に印加される電圧値を示す図である。
【図１５】図１２のｔ２〜ｔ３期間に、液晶パネルの各画素電極に印加される電圧値を示す図である。
【図１６】図１２のｔ３〜ｔ４期間に、液晶パネルの各画素電極に印加される電圧値を示す図である。
【図１７】本発明の実施の形態１及び実施の形態２における画素電圧極性を示す図である。
【図１８】ドット反転駆動型のソースドライバの構成を示すブロック図である。
【図１９】ソースドライバの階調データ―出力電圧特性を示すグラフである。
【図２０】液晶物質におけるＴ―Ｖ特性を示すグラフである。
【符号の説明】
１ 液晶パネル
２ 対向電極
４ ガラス基板
５ 画素電極
６ ガラス基板
９ 液晶層
２１ ＴＦＴ
２２ ソースドライバ
２４ ゲートドライバ
２４ａ 第１ゲートドライバ
２４ｂ 第２ゲートドライバ
２６ バックライト
３１ 制御信号発生回路
３２ 画像メモリ
３６ａ 第１論理積回路
３６ｂ 第２論理積回路
３７ａ 第１反転回路
３７ｂ 第２反転回路
３８ 排他的論理和回路
３９ バックライト電源回路
４１ 制御信号発生回路
４２ 画像メモリ
４６ａ 第１論理積回路
４６ｂ 第２論理積回路
４７ 反転回路
４８ 排他的論理和回路
４９ バックライト電源回路
【発明の属する技術分野】
本発明は、液晶表示装置の駆動方法及び液晶表示装置に関し、特に、自発分極を有する強誘電性液晶（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ：ＦＬＣ）又は反強誘電性液晶（Ａｎｔｉ−Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ：ＡＦＬＣ）を用いた液晶表示装置の駆動方法及び液晶表示装置に関する。
【０００２】
【従来の技術】
一般的に普及しているＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）液晶は、印加電圧に対する応答速度が十〜数十ｍｓであり、印加電圧が低い領域では応答速度が急激に遅くなり百ｍｓに近い値となる場合もある。従って、ＴＮ液晶を用いた液晶表示装置にて動画（６０画像／秒）表示する場合には、液晶分子が動作しきれず画像がぼやけてしまうため、ＴＮ液晶はマルチメディア等の動画表示用途には不適である。
【０００３】
そこで、自発分極を有し、印加電圧に対する応答速度が数十〜数百μｓと高速であるＦＬＣ又はＡＦＬＣを用いた液晶表示装置が実用化されている。これらの高速応答可能な液晶を液晶表示装置に用いた場合には、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）又はＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）等のスイッチング素子により各画素に印加する電圧を制御し、液晶分子の分極を短時間で完了させることにより優れた動画表示が可能である。
【０００４】
【発明が解決しようとする課題】
ＦＬＣ及びＡＦＬＣの駆動電圧は一般に十数Ｖであり、２〜５Ｖと低電圧駆動可能なＴＮ液晶に比較して駆動電圧が高い。また液晶の劣化及び液晶パネルの焼付きを防止するためには、液晶に印加する電圧の極性を表示期間（フレーム又はサブフレーム）毎に反転する交流駆動にて駆動する必要がある。例えば、図２０（ｂ）に示すような光透過率―印加電圧特性（以下、Ｔ―Ｖ特性という）を有する液晶を用いて、白表示データを書き込む場合には、”−７．５Ｖ”を書き込んだ画素に、次表示期間（次フレーム又は次サブフレーム）に”＋７．５Ｖ”を書き込む必要がある。しかし、ＴＦＴは液晶駆動電圧をドライブする十分なオン電流特性を有しているとは限らず、書き込み時間が短時間（例えば５μｓ）になれば画素電極への書き込み不足が発生し、所定の電圧を液晶に印加することが困難となる。従って、電圧印加前の画素電圧値によって、画素に印加できる電圧値に差異が生じ、所定の光透過率が得られず目的の階調表示ができないという問題があった。
【０００５】
また、ＴＮ液晶は一般に図２０（ａ）に示すように光透過率が印加電圧の極性に対して対称となるＴ―Ｖ特性を有しているが、ＦＬＣ及びＡＦＬＣは図２０（ｂ）に示すように光透過率が印加電圧の極性に対して片極性となるＴ―Ｖ特性を有する。従って、ＦＬＣ又はＡＦＬＣを用いた液晶パネルに、ＴＮ液晶パネル用に普及しているフリッカ対策に好適なドット反転駆動型のソースドライバを利用した場合には、負極電圧印加の画素は全黒表示になるので、夫々のフレームで市松模様（チェック模様）の黒表示が発生するという問題があった。
【０００６】
本発明は斯かる事情に鑑みてなされたものであり、表示用のデータ電圧を全画素（全画面）に対し常に一定の状態から書き込むことにより、印加前の画素電圧値によって印加できる電圧値の差異を減少させ、所定の光透過率が得られる液晶表示装置の駆動方法及び液晶表示装置の提供を主たる目的とする。
【０００７】
また本発明は、液晶駆動を前後する表示期間（フレーム又はサブフレーム）で極性が反転する交流駆動とすることにより、液晶物質の劣化及び液晶パネルの焼付きを防止することができる液晶表示装置の駆動方法及び液晶表示装置の提供を目的とする。
【０００８】
更に本発明は、スイッチング素子のオン期間の内、リフレッシュ用の前半期間と表示用の後半期間とを略等しくすることにより、夫々の期間でのスイッチング素子の書き込み能力を効果的に利用することができる液晶表示装置の駆動方法及び液晶表示装置の提供を目的とする。
【０００９】
また更に本発明は、画素の光透過率を変化させる必要の少ない動画（静止画を含む）の表示時には、画素に印加する正極電圧及び負極電圧の絶対値は略等しいため、リフレッシュするためのリセット電圧を０Ｖとすることにより、リフレッシュ効率を高めることができる液晶表示装置の駆動方法及び液晶表示装置の提供を目的とする。
【００１０】
また更に本発明は、光透過率が印加電圧の極性に対して片極性となるＴ―Ｖ特性を有するＦＬＣ又はＡＦＬＣを用いた液晶パネルに、市販のドット反転駆動型のソースドライバを利用した場合でも、各表示期間（フレーム又はサブフレーム）での各画素電極に印加する電圧を同極性とすることにより、市松模様の黒表示が発生することのない液晶表示装置の提供を目的とする。
【００１１】
【課題を解決するための手段】
請求項１に係る液晶表示装置の駆動方法は、画素電極、及び該画素電極への電圧印加をオン／オフ制御するスイッチング素子をマトリックス状に設けた基板と対向電極を設けた基板との空隙内に自発分極を有する液晶物質が封入され、前記スイッチング素子のオン期間にデータ電圧を前記画素電極及び前記対向電極間に印加し、オフ期間に前記データ電圧を保持することにより、該データ電圧によって決定される前記液晶物質の光透過率を制御する液晶表示装置の駆動方法において、前記オン期間の内、前半期間には一定値のリセット電圧を印加し、後半期間には前記データ電圧を印加することを特徴とする。
【００１２】
請求項２に係る液晶表示装置の駆動方法は、前記スイッチング素子を所定時間毎にオン／オフ制御し、前後するオン期間には、逆極性のデータ電圧を交互に印加し、同じオン期間には、データ電圧とは逆極性のリセット電圧を印加することを特徴とする。
【００１３】
請求項３に係る液晶表示装置の駆動方法は、前記前半期間が、前記オン期間の略１／２であることを特徴とする。
【００１４】
請求項４に係る液晶表示装置の駆動方法は、前記リセット電圧が、０Ｖであることを特徴とする。
【００１５】
請求項５に係る液晶表示装置は、画素電極、及び該画素電極への電圧印加をオン／オフ制御するスイッチング素子をマトリックス状に設けた基板と対向電極を設けた基板との空隙内に自発分極を有する液晶物質が封入され、前記スイッチング素子のオン期間にデータ電圧を前記画素電極及び前記対向電極間に印加し、オフ期間に前記データ電圧を保持することにより、該データ電圧によって決定される前記液晶物質の光透過率を制御する構成とした液晶表示装置において、前記オン期間の内、前半期間には一定値のリセット電圧を印加する手段と、後半期間には前記データ電圧を印加する手段とを備えることを特徴とする。
【００１６】
請求項６に係る液晶表示装置は、前記スイッチング素子を所定時間毎にオン／オフ制御し、前記データ電圧が、該データ電圧を印加するオン期間に対し前後するオン期間におけるデータ電圧とは逆極性であり、前記リセット電圧が、同じオン期間におけるデータ電圧とは逆極性であることを特徴とする。
【００１７】
請求項７に係る液晶表示装置は、前記前半期間が、前記オン期間の略１／２であることを特徴とする。
【００１８】
請求項８に係る液晶表示装置は、前記リセット電圧が、０Ｖであることを特徴とする。
【００１９】
請求項９に係る液晶表示装置は、同一マトリックス行の画素の内、奇数マトリックス列の画素に接続したスイッチング素子を接続した第１走査線及び偶数マトリックス列の画素に接続したスイッチング素子を接続した第２走査線と、スイッチング素子をオン／オフ制御する複数の出力部を有する第１走査回路及び第２走査回路と、第１走査回路及び第２走査回路の走査を制御する制御回路とを設け、第１走査線及び第２走査線が、夫々第１走査回路及び第２走査回路の出力部に接続され、前記制御回路が、極性が相補関係となる第１走査回路及び第２走査回路の走査周波数を決定する動作クロック信号を生成する手段と、第１走査回路及び第２走査回路の走査開始タイミング及び前記オン時間を決定する共通の走査開始信号を生成する手段とを備えることを特徴とする。
【００２０】
請求項１０に係る液晶表示装置は、同一マトリックス行の画素の内、奇数マトリックス列の画素に接続したスイッチング素子を接続した第１走査線及び偶数マトリックス列の画素に接続したスイッチング素子を接続した第２走査線と、スイッチング素子をオン／オフ制御する複数の出力部を有する走査回路とを設け、第１走査線及び第２走査線が、交互に前記走査回路の出力部に接続されていることを特徴とする。
【００２１】
請求項１１に係る液晶表示装置は、前記走査回路の走査を制御する制御回路を設け、該制御回路が、前記走査回路の走査周波数を決定する動作クロック信号を生成する手段と、前記走査回路の走査開始タイミング及び前記オン時間を決定する信号幅が前記動作クロック信号の２クロック時間である走査開始信号を生成する手段とを備えることを特徴とする。
【００２２】
請求項１の液晶表示装置の駆動方法及び請求項５の液晶表示装置にあっては、表示用のデータ電圧を画素電極及び対向電極間に印加する前に、リフレッシュ用のリセット電圧を印加することにより、表示用のデータ電圧は、全画素（全画面）に対し常に一定の状態から書き込むことになるので、印加前の画素電圧値によって印加できる電圧値の差異を減少することができる。
【００２３】
請求項２の液晶表示装置の駆動方法及び請求項６の液晶表示装置にあっては、液晶にかかる電圧を前後する表示期間（フレーム又はサブフレーム）で逆極性とする交流駆動とすることにより、液晶物質の劣化及び液晶パネルの焼付きを防止することができる。
【００２４】
請求項３の液晶表示装置の駆動方法及び請求項７の液晶表示装置にあっては、スイッチング素子のオン期間の内、リフレッシュ用の前半期間と表示用の後半期間とを略等しくすることにより、夫々の期間でのスイッチング素子の書き込み能力を効果的に利用することができる。
【００２５】
請求項４の液晶表示装置の駆動方法及び請求項８の液晶表示装置にあっては、画素の光透過率を変化させる必要の少ない動画（静止画を含む）の表示時には、画素に印加する正極電圧及び負極電圧の絶対値は略等しいため、リフレッシュするためのリセット電圧を０Ｖとすることにより、リフレッシュ効率を高めることができる。換言すれば、リフレッシュ用の前半期間の電荷供給量及び表示用の後半期間の電荷供給量を夫々略１／２に分担することにより、スイッチング素子の書き込み能力を効果的に利用することができる。
【００２６】
請求項９及び請求項１０の液晶表示装置にあっては、一の画素を制御するスイッチング素子の走査線と隣合う画素を制御するスイッチング素子の走査線とを別の走査線とすることにより、スイッチング素子のオン／オフ制御を隣合う画素で別の制御とすることができる。
【００２７】
請求項１１の液晶表示装置にあっては、リセット電圧及びデータ電圧を印加できる時間を２倍にすることにより、画素電極への書き込みを十分行うことができる。また、走査する前後段の走査線に接続されたスイッチング素子のオン期間にて、前段の走査線に接続された画素に表示用のデータ電圧を印加する後半期間と後段の走査線に接続された画素にリフレッシュ用のリセット電圧を印加する前半期間とをオーバラップさせることにより、隣合う走査線に接続された画素に同時に所望の電圧を印加することができ、スイッチング素子の書き込み能力を効果的に利用することができる。
【００２８】
【発明の実施の形態】
以下、本発明をその実施の形態を示す図面に基づいて詳述する。図１は本発明による液晶パネルの模式的断面図、図２は液晶パネル及びバックライトの構成例を示す模式的斜視図である。
【００２９】
（実施の形態１）
図１に示すように、液晶パネル１は、マトリックス状に配置されたＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）製の光透過率に優れた画素電極５（（０．２４×０．２４）（ｍｍ２ ），画素数１０２４Ｈ×７６８Ｖ，対角１２．１インチ）及び画素電極５の夫々に接続されたＴＦＴを有するガラス基板６と対向電極２及びマトリックス状に配置されたカラーフィルタ３を有するガラス基板４とを備えている。画素電極５及びカラーフィルタ３上には夫々配向膜７及び配向膜８を備え、ガラス基板６及びガラス基板４はこれらの配向膜７及び配向膜８を対向して配置され、配向膜７及び配向膜８間に面内均一のギャップ（１．６μｍ）を保持するために球状のスペーサ１０を散布して形成した空隙内に、ＦＬＣを充填して液晶層９が形成されている。図２に示すように、この液晶パネル１は２枚の偏光板１１及び１２で挟まれ、更にその下方にバックライト２６が配置される。
【００３０】
図３は本発明の実施の形態１による液晶表示装置の液晶パネルの模式的平面図、図４は液晶表示装置の全体のブロック図である。図３に示すように、画素電極５及びＴＦＴ２１はガラス基板６上にマトリックス（１０２４Ｈ×７６８Ｖ）配置されており、各画素電極５はＴＦＴ２１のドレイン端子と夫々接続されている。第ｉ（ｉ＝１，２，３，…，７６８）行目の奇数列のＴＦＴ２１のゲート端子及び第ｉ行目の偶数列のＴＦＴ２１のゲート端子は、夫々第１走査線Ｌｉａ及び第２走査線Ｌｉｂに接続され、第ｊ（ｊ＝１，２，３，…，１０２４）列のＴＦＴ２１のソース端子はデータ線Ｄｊ に接続されている。第１走査線Ｌｉａ及び第２走査線Ｌｉｂは夫々第１ゲートドライバ２４ａ及び第２ゲートドライバ２４ｂの出力段に順次接続され、データ線Ｄｊ はソースドライバ２２の出力段に順次接続されている。
【００３１】
なお、対向電極２にはＤＣ電圧が印加されていれば良いが、以下説明を簡略化できるように０Ｖ電圧が印加されており、画素電極５に印加する電圧は、即ち画素の光透過率を制御する画素電極５及び対向電極２間の電圧であるとする。
【００３２】
奇数列のＴＦＴ２１は、第１ゲートドライバ２４ａからライン順次に供給される走査信号を第１走査線Ｌｉａに入力することによってオン／オフ制御され、オン期間にはソースドライバ２２から各データ線Ｄｊ に入力するデータ電圧を画素電極５に印加し、オフ期間にはそれまでのデータ電圧を保持する。同様に、偶数列のＴＦＴ２１は、第２ゲートドライバ２４ｂからライン順次に供給される走査信号を第２走査線Ｌｉｂに入力することによってオン／オフ制御され、オン期間にはソースドライバ２２から各データ線Ｄｊ に入力するデータ電圧を画素電極５に印加し、オフ期間にはそれまでのデータ電圧を保持する。そしてＴＦＴ２１を介して印加されたデータ電圧により、液晶の電気光学特性であるＴ―Ｖ特性によって決定される液晶の光透過率を制御し画像を表示する。
【００３３】
本実施形態における液晶表示装置は、上述したようなソースドライバ２２、第１ゲートドライバ２４ａ、及び第２ゲートドライバ２４ｂに加えて、図４に示すように、制御信号発生回路３１、画像メモリ３２、第１論理積回路（ＡＮＤ回路）３６ａ及び第２論理積回路（ＡＮＤ回路）３６ｂ、第１反転回路（ＩＮＶ回路）３７ａ及び第２反転回路（ＩＮＶ回路）３７ｂ、排他的論理和回路（ＥＸ―ＯＲ回路）３８、並びにバックライト電源回路３９の周辺回路を備えている。
【００３４】
制御信号発生回路３１は、入力される同期信号Ｓｙｎｃから、画像メモリ３２に蓄積された画像信号の出力タイミングを制御する画像制御信号ＣＳと、画素電極５にデータ電圧を書き込む電圧極性を制御する書込極性制御信号ＰＮと、ソースドライバ２２の出力電圧極性を制御する出力極性制御信号ＤＭと、ソースドライバ２２の動作を制御するクロック信号ＣＬＫ等と、第１ゲートドライバ２４ａ及び第２ゲートドライバ２４ｂの動作を制御する共通の走査周波数を決定する動作クロック信号ＣＰＶ及び走査開始タイミングを決定する走査開始信号ＳＴＶ等とを生成する。また、生成した画像制御信号ＣＳを画像メモリ３２へ、書込極性制御信号ＰＮを排他的論理和回路３８へ、出力極性制御信号ＤＭを排他的論理和回路３８及びソースドライバ２２へ、クロック信号ＣＬＫ等をソースドライバ２２へ、動作クロック信号ＣＰＶを第１ゲートドライバ２４ａ及び第２反転回路３７ｂへ、走査開始信号ＳＴＶ等を第１ゲートドライバ２４ａ及び第２ゲートドライバ２４ｂへ夫々出力する。
【００３５】
画像メモリ３２は、液晶パネル１に表示すべき表示データＤａｔａを一旦記憶し、制御信号発生回路３１により生成された画像制御信号ＣＳに同期して交互に、奇数列の表示用データＰＤ１を第１論理積回路３６ａへ出力し、偶数列の表示用データＰＤ２を第２論理積回路３６ｂへ出力する。
【００３６】
排他的論理和回路３８は、制御信号発生回路３１が生成した書込極性制御信号ＰＮ及び出力極性制御信号ＤＭを入力し、この２つの信号の排他的論理和である信号を出力する。この信号が、画素電極５に印加する電圧として表示用のデータ電圧又はリフレッシュ用のリセット電圧のいずれかを決定する出力選択信号となる。
【００３７】
第１論理積回路３６ａは、奇数列の表示用データ信号及びリフレッシュ用データ信号を生成するための回路であり、排他的論理和回路３８が生成した出力選択信号を第１反転回路３７ａにて反転した信号と画像メモリ３２から読み出した奇数列の表示用データＰＤ１とから論理積信号を生成し、生成した信号ＰＤ１ａをソースドライバ２２にデータ信号ＤＡＴＡとして出力する。
【００３８】
表示用データが８ビットの場合における第１論理積回路３６ａの動作を更に詳述すれば、入力される夫々のビット（ｄｉｎ１，ｄｉｎ２，…，ｄｉｎ８）と排他的論理和回路３８が生成した出力選択信号の反転信号との論理積信号をデータ信号ＤＡＴＡの夫々のデータビット（ｄｏｕｔ１，ｄｏｕｔ２，…，ｄｏｕｔ８）として出力する。これにより、出力されるデータビット（ｄｏｕｔ１，ｄｏｕｔ２，…，ｄｏｕｔ８）は、出力選択信号が”Ｈ”時には、（Ｌ，Ｌ，…，Ｌ）である０階調データとなり、出力選択信号が”Ｌ”時には、（ｄｉｎ１，ｄｉｎ２，…，ｄｉｎ８）である表示用データとなる。
【００３９】
第２論理積回路３６ｂは、偶数列の表示用データ信号及びリフレッシュ用データ信号を生成するための回路であり、排他的論理和回路３８が生成した出力選択信号と画像メモリ３２から読み出した偶数列の表示用データＰＤ２とから論理積信号を生成し、生成した信号ＰＤ２ａをソースドライバ２２にデータ信号ＤＡＴＡとして出力する。
【００４０】
表示用データが８ビットの場合における第２論理積回路３６ｂの動作を更に詳述すれば、入力される夫々のビット（ｄｉｎ１，ｄｉｎ２，…，ｄｉｎ８）と排他的論理和回路３８が生成した出力選択信号との論理積信号をデータ信号ＤＡＴＡの夫々のデータビット（ｄｏｕｔ１，ｄｏｕｔ２，…，ｄｏｕｔ８）として出力する。これにより、出力されるデータビット（ｄｏｕｔ１，ｄｏｕｔ２，…，ｄｏｕｔ８）は、出力選択信号が”Ｌ”時には、（Ｌ，Ｌ，…，Ｌ）である０階調データとなり、出力選択信号が”Ｈ”時には、（ｄｉｎ１，ｄｉｎ２，…，ｄｉｎ８）である表示用データとなる。
【００４１】
制御信号発生回路３１が生成した走査開始信号ＳＴＶを、第１ゲートドライバ２４ａ及び第２ゲートドライバ２４ｂに入力し、一方、動作クロック信号ＣＰＶを、第１ゲートドライバ２４ａに動作クロック信号ＣＰＶａとしてそのまま入力し、第２反転回路３７ｂにて反転した信号バーＣＰＶを第２ゲートドライバ２４ｂに動作クロック信号ＣＰＶｂとして入力する。
【００４２】
ソースドライバ２２がドット反転駆動型のソースドライバであるとして、その動作を詳述する。図１８はドット反転駆動型のソースドライバの構成を示すブロック図である。ソースドライバは、コントロール回路５１、データラッチ回路５２、Ｄ／Ａ変換回路５３、出力アンプ回路５４、データ反転回路５５、及び階調電圧発生回路５６を備えている。
【００４３】
コントロール回路５１は、外部から入力されるクロック信号ＣＬＫ、出力極性制御信号ＤＭ、及びコントロール信号ＣＬ等から後述するデータ信号のデータラッチのタイミングを決定する信号をデータラッチ回路５２に出力し、加えてデータラッチ回路５２、Ｄ／Ａ変換回路５３、及び出力アンプ回路５４の動作をコントロールする信号を出力する。データ反転回路５５は、入力されたデータ信号ＤＡＴＡとデータ信号ＤＡＴＡの反転／非反転を制御するデータ反転信号ＩＮＶとから生成した信号をクロック信号ＣＬＫに同期してデータラッチ回路５２に入力する。データラッチ回路５２は、コントロール信号ＣＬの立ち上がり時にデータラッチ回路５２に蓄積されたデータ信号ＤＡＴＡをＤ／Ａ変換回路５３へ転送する。階調電圧発生回路５６は、外部から入力された階調基準電圧（８ビット時：正極側ｒｅｆ１〜ｒｅｆ８，負極側ｒｒｅｆ１〜ｒｒｅｆ８）から正極階調電位（２５６階調）と負極階調電位（２５６階調）とを生成し、これらの正極階調電位及び負極階調電位をＤ／Ａ変換回路５３に夫々入力する。Ｄ／Ａ変換回路５３は、コントロール信号ＣＬの立ち下がり時に出力極性制御信号ＤＭの情報に基づきデータ信号ＤＡＴＡをアナログ変換した正極電圧又は負極電圧を出力アンプ回路５４へ転送する。
【００４４】
出力極性制御信号ＤＭと出力電圧との関係は表１に示す通りである。出力極性制御信号ＤＭが”Ｌ”の場合には、奇数出力端子から正極電圧が出力され、偶数出力端子から負極電圧が出力される（出力極性タイプＡ）。一方、出力極性制御信号ＤＭが”Ｈ”の場合には、奇数出力端子から負極電圧が出力され、偶数出力端子から正極電圧が出力される（出力極性タイプＢ）。
【００４５】
【表１】
図１９は、ソースドライバ２２の階調データ―出力電圧特性を示すグラフである。０階調データが入力された場合には出力電圧は０Ｖであるが、階調電圧発生回路が正極性側回路を経由したか、負極性側回路を経由したかを区別するため夫々”＋０Ｖ”、”−０Ｖ”として記述する。
【００４７】
図５は、本発明の実施の形態１における駆動シーケンスを示す図である。まず、第１走査線Ｌｉａ及び第２走査線Ｌｉｂのタイミングについて詳述する。ＣＰＶａは奇数列のＴＦＴ２１を走査する第１ゲートドライバ２４ａの動作クロック信号である。ＣＰＶｂは偶数列のＴＦＴ２１を走査する第２ゲートドライバ２４ｂの動作クロック信号であり、ＣＰＶａと周波数が等しく極性が反転した信号である。ＳＴＶは、第１ゲートドライバ２４ａ及び第２ゲートドライバ２４ｂの共通の走査開始信号であり、ＴＦＴ２１のオン期間を決定する”Ｈ”期間幅は動作クロック信号ＣＰＶａ及びＣＰＶｂの１クロックに略等しく、第１ゲートドライバ２４ａ及び第２ゲートドライバ２４ｂのラッチミスを防ぐために動作クロック信号ＣＰＶａの立上がりより略１／４クロック前に入力されている。
【００４８】
第１ゲートドライバ２４ａ及び第２ゲートドライバ２４ｂはシフトレジスタを内部に有しており、第１ゲートドライバ２４ａ及び第２ゲートドライバ２４ｂの各出力段は、動作クロック信号ＣＰＶａ及びＣＰＶｂの立上がりエッジでの入力信号の電圧値を夫々取得し、立上がりエッジ以外では取得した電圧値を夫々保持する。また、ゲートドライバ内部にて、その値を所定時間だけ遅延させて次段の入力信号とする。これにより走査開始信号ＳＴＶと動作クロック信号ＣＰＶａ及びＣＰＶｂとに基づいて、オン期間（”Ｈ”期間）を順次走査する信号が第１走査線Ｌｉａ及び第２走査線Ｌｉｂに入力される。
【００４９】
つまり、走査開始信号ＳＴＶが”Ｈ”状態で、動作クロック信号ＣＰＶａが立上がったエッジを第１番目の立上がりエッジと言うことにして、第１ゲートドライバ２４ａの出力段に接続された第１走査線Ｌｉａに入力される信号は、動作クロック信号ＣＰＶａの第ｉ番目の立上がりエッジで立上がり、第ｉ＋１番目の立上がりエッジで立下がる。同様に、走査開始信号ＳＴＶが”Ｈ”状態で、動作クロック信号ＣＰＶｂが立上がったエッジを第１番目の立上がりエッジとして、第２ゲートドライバ２４ｂの出力段に接続された第２走査線Ｌｉｂに入力される信号は、動作クロック信号ＣＰＶｂの第ｉ番目の立上がりエッジで立上がり、第ｉ＋１番目の立上がりエッジで立下がる。例えば、第１走査線Ｌ１ａ及び第２走査線Ｌ１ｂは夫々動作クロック信号ＣＰＶａ及びＣＰＶｂの第１番目の立上がりエッジで立上がり、第２番目の立上がりエッジで立下がる。第１走査線Ｌ２ａ及び第２走査線Ｌ２ｂは夫々動作クロック信号ＣＰＶａ及びＣＰＶｂの第２番目の立上がりエッジで立上がり、第３番目の立上がりエッジで立下がる。
【００５０】
従って、マトリックス状に配置された同一行のＴＦＴ２１を走査する走査線を奇数列用の第１走査線Ｌｉａと偶数列用の第２走査線Ｌｉｂとにすることにより、同一行のＴＦＴ２１をオンする期間を奇数列のＴＦＴ２１と偶数列のＴＦＴ２１とで別にすることができる。オーバラップする時間が存在するが、オン期間の終了時にＴＦＴ２１を介して画素へ印加する電圧により表示階調が決定されるので、オン期間の終了時が異なるタイミングであることが重要となる。
【００５１】
次に、データ線Ｄｊ のタイミングについて詳述する。書込極性制御信号ＰＮは正極性書き込み期間中には”Ｌ”が入力され、負極性書き込み期間中には”Ｈ”が入力される。出力極性制御信号ＤＭは第１ゲートドライバ２４ａ及び第２ゲートドライバ２４ｂの動作クロック信号ＣＰＶａ及びＣＰＶｂと同一周波数の信号である。書込極性制御信号ＰＮと出力極性制御信号ＤＭとの排他的論理和の反転信号は、奇数列の書き込み電圧をリフレッシュ用のリセット電圧又は表示用のデータ電圧のいずれかに選択するための信号であり、書込極性制御信号ＰＮと出力極性制御信号ＤＭとの排他的論理和信号は、偶数列の書き込み電圧をリフレッシュ用のリセット電圧又は表示用のデータ電圧のいずれかに選択するための信号である。
【００５２】
書込極性制御信号ＰＮ及び出力極性制御信号ＤＭの各極性の組合せと出力電圧との関係は、表２に示す通りである。例えば、書込極性制御信号ＰＮが”Ｌ”かつ出力極性制御信号ＤＭが”Ｌ”である場合、奇数出力端子から正極データ電圧が出力され、偶数出力端子からリセット電圧である負極０階調電圧（−０Ｖ）が出力される。
【００５３】
【表２】
従って、ＴＦＴ２１のオン期間において、前半オン期間中にはリフレッシュ用のリセット電圧を画素電極５に印加し、後半オン期間中には表示用のデータ電圧を画素電極５に印加することになる。より具体的に述べれば、書込極性制御信号ＰＮが”Ｌ”時には、奇数出力端子及び偶数出力端子はともに、前半オン期間中には負極０階調であるリセット電圧（−０Ｖ）を画素電極５に印加し、後半オン期間中には正極データ電圧を画素電極５に印加することになり、書込極性制御信号ＰＮが”Ｈ”時には、奇数出力端子及び偶数出力端子はともに、前半オン期間中には正極０階調であるリセット電圧（＋０Ｖ）を画素電極５に印加し、後半オン期間中には負極データ電圧を画素電極５に印加することになる。なお、動作クロック信号ＣＰＶａ及びＣＰＶｂのデューティ比を略５０％にすることで、前半オン期間及び後半オン期間を略等しくすることができる。
【００５５】
図５のタイミングチャートにおけるｔ０〜ｔ４期間に、各画素に印加される電圧を図６〜図９に示す。ｔ０〜ｔ１期間には、第１走査線Ｌ１ａに”Ｈ”信号が入力されているので、第１走査線Ｌ１ａに接続された１行目奇数列のＴＦＴ２１がオンとなり、各データ線Ｄｊ に供給されている負極０階調であるリセット電圧（−０Ｖ）を画素電極５に供給する（図６）。
【００５６】
ｔ１〜ｔ２期間には、第１走査線Ｌ１ａ及び第２走査線Ｌ１ｂに”Ｈ”信号が入力されているので、第１走査線Ｌ１ａに接続された１行目奇数列のＴＦＴ２１がオン状態を継続し、各データ線Ｄｊ に供給されている正極データ電圧（＋Ｖ１１，＋Ｖ１３，…）を画素電極５に供給し、第２走査線Ｌ１ｂに接続された１行目偶数列のＴＦＴ２１がオンとなり、各データ線Ｄｊ に供給されている負極０階調であるリセット電圧（−０Ｖ）を画素電極５に供給する（図７）。
【００５７】
ｔ２〜ｔ３期間には、第１走査線Ｌ１ａに”Ｌ”信号が入力されているので、第１走査線Ｌ１ａに接続された１行目奇数列のＴＦＴ２１がオフとなり、前期間（ｔ１〜ｔ２期間）に供給された正極データ電圧（＋Ｖ１１，＋Ｖ１３，…）を保持する。また、第１走査線Ｌ１ｂ及び第２走査線Ｌ２ａに”Ｈ”信号が入力されているので、第２走査線Ｌ１ｂに接続された１行目偶数列のＴＦＴ２１がオン状態を継続し、各データ線Ｄｊ に供給されている正極データ電圧（＋Ｖ１２，＋Ｖ１４，…）を画素電極５に供給し、第１走査線Ｌ２ａに接続された２行目奇数列のＴＦＴ２１がオンとなり、各データ線Ｄｊ に供給されている負極０階調であるリセット電圧（−０Ｖ）を画素電極５に供給する（図８）。
【００５８】
ｔ３〜ｔ４期間には、第２走査線Ｌ１ｂに”Ｌ”信号が入力されているので、第２走査線Ｌ１ｂに接続された１行目偶数列のＴＦＴ２１がオフとなり、前期間（ｔ２〜ｔ３期間）に供給された正極データ電圧（＋Ｖ１２，＋Ｖ１４，…）を保持する。また、第１走査線Ｌ２ａ及び第２走査線Ｌ２ｂに”Ｈ”信号が入力されているので、第１走査線Ｌ２ａに接続された２行目奇数列のＴＦＴ２１がオン状態を継続し、各データ線Ｄｊ に供給されている正極データ電圧（＋Ｖ２１，＋Ｖ２３，…）を画素電極５に供給し、第２走査線Ｌ２ｂに接続された２行目偶数列のＴＦＴ２１がオンとなり、各データ線Ｄｊ に供給されている負極０階調であるリセット電圧（−０Ｖ）を画素電極５に供給する（図９）。
【００５９】
この一連の動作により、データ電圧を印加する直前にリセット電圧を印加することになるので、前フレームのデータ電圧に依存することなく、所定のデータ電圧を印加することが可能となる。また、各画素に印加される電圧極性は図１７に示すような極性となり、同一極性の表示が可能となる。
【００６０】
より具体的に述べれば、１フレームでは、各画素電極５に印加される電圧はすべて正極電圧又は負極電圧であり、正極電圧印加時に表示用データ電圧が各画素電極５に印加され、負極電圧印加時に液晶パネルの焼付き及び液晶分子の劣化を防止する逆極性電圧が各画素電極５に印加される。
【００６１】
ここで、図１及び図２に示されている液晶パネルの製造方法について説明する。ＩＴＯ膜の画素電極５（（０．２４×０．２４）（ｍｍ２ ），画素数１０２４Ｈ×７６８Ｖ，対角１２．１インチ）及びＴＦＴを有するガラス基板６と、ＲＧＢの３色を有するカラーフィルタ３及び対向電極２を有するガラス基板４を洗浄した後、ポリイミドを塗布して２００℃で１時間の焼成をして２０００ｎｍのポリイミド膜を配向膜７及び８として成膜する。
【００６２】
この配向膜７、８の表面をレーヨン製の布でラビングし、両者間に平均粒径１．６μｍのシリカ製のスペーサ１０でギャップを保持した状態で２枚を重ね合わせ空パネルを製造する。この空パネルにナフタレン系液晶を主成分とするＦＬＣを封入して液晶層９とする。
【００６３】
製造したパネルをクロスニコル状態の２枚の偏光板１１及び１２で、ＦＬＣの液晶分子の長軸方向が一方に傾いた場合に暗状態になるようにして挟んで液晶パネル１とする。この液晶パネル１の背面よりバックライトの光が入射できるようにバックライト２６を配置して液晶表示装置を製造する。
【００６４】
（実施の形態２）
実施の形態１では、２つのゲートドライバを用いて第１走査線及び第２走査線を夫々走査するようにしたが、１つのゲートドライバを用いて第１走査線及び第２走査線を走査するようにしても良く、このようにしたものが実施の形態２である。図１０は本発明の実施の形態２による液晶表示装置の液晶パネルの模式的平面図、図１１は液晶表示装置の全体のブロック図である。
【００６５】
図１０に示すように、画素電極５及びＴＦＴ２１はガラス基板６上にマトリックス（１０２４Ｈ×７６８Ｖ）配置されており、各画素電極５はＴＦＴ２１のドレイン端子と夫々接続されている。第ｉ（ｉ＝１，２，３，…，７６８）行目の奇数列のＴＦＴ２１のゲート端子及び第ｉ行目の偶数列のＴＦＴ２１のゲート端子は、夫々走査線Ｌ２ｉ−１及び走査線Ｌ２ｉ（以下、走査線Ｌｋ （ｋ＝１，２，３，…，１５３６）という）に接続され、第ｊ（ｊ＝１，２，３，…，１０２４）列のＴＦＴ２１のソース端子はデータ線Ｄｊ に接続されている。走査線Ｌｋ はゲートドライバ２４の出力段に順次接続され、データ線Ｄｊ はソースドライバ２２の出力段に順次接続されている。
【００６６】
なお、対向電極２にはＤＣ電圧が印加されていれば良いが、以下説明を簡略化できるように０Ｖ電圧が印加されており、画素電極５に印加する電圧は、即ち画素の光透過率を制御する画素電極５及び対向電極２間の電圧であるとする。
【００６７】
ＴＦＴ２１は、ゲートドライバ２４からライン順次に供給される走査信号を走査線Ｌｋ に入力することによってオン／オフ制御され、オン期間にはソースドライバ２２から各データ線Ｄｊ に入力するデータ電圧を画素電極５に印加し、オフ期間にはそれまでのデータ電圧を保持する。そしてＴＦＴ２１を介して印加されたデータ電圧により、液晶の電気光学特性であるＴ―Ｖ特性によって決定される液晶の光透過率を制御し画像を表示する。
【００６８】
本実施形態における液晶表示装置は、上述したようなソースドライバ２２及びゲートドライバ２４に加えて、図１１に示すように、制御信号発生回路４１、画像メモリ４２、第１論理積回路（ＡＮＤ回路）４６ａ及び第２論理積回路（ＡＮＤ回路）４６ｂ、反転回路（ＩＮＶ回路）４７、排他的論理和回路（ＥＸ―ＯＲ回路）４８、並びにバックライト電源回路４９の周辺回路を備えている。
【００６９】
制御信号発生回路４１は、入力される同期信号Ｓｙｎｃから、画像メモリ４２に蓄積された画像信号の出力タイミングを制御する画像制御信号ＣＳと、画素電極５にデータ電圧を書き込む電圧極性を制御する書込極性制御信号ＰＮと、ソースドライバ２２の出力電圧極性を制御する出力極性制御信号ＤＭと、ソースドライバ２２の動作を制御するクロック信号ＣＬＫ等と、ゲートドライバ２４の動作を制御する走査周波数を決定する動作クロック信号ＣＰＶ及び走査開始タイミングを決定する走査開始信号ＳＴＶ等とを生成する。また、生成した画像制御信号ＣＳを画像メモリ４２へ、書込極性制御信号ＰＮを排他的論理和回路４８へ、出力極性制御信号ＤＭを排他的論理和回路４８及びソースドライバ２２へ、クロック信号ＣＬＫ等をソースドライバ２２へ、動作クロック信号ＣＰＶ及び走査開始信号ＳＴＶ等をゲートドライバ２４へ夫々出力する。
【００７０】
画像メモリ４２は、液晶パネル１に表示すべき表示データＤａｔａを一旦記憶し、制御信号発生回路４１により生成された画像制御信号ＣＳに同期して交互に、奇数列の表示用データＰＤ１を第１論理積回路４６ａへ出力し、偶数列の表示用データＰＤ２を第２論理積回路４６ｂへ出力する。
【００７１】
排他的論理和回路４８は、制御信号発生回路４１が生成した書込極性制御信号ＰＮ及び出力極性制御信号ＤＭを入力し、この２つの信号の排他的論理和である信号を出力する。この信号が、画素電極５に印加する電圧として表示用のデータ電圧又はリフレッシュ用のリセット電圧のいずれかを決定する出力選択信号となる。
【００７２】
第１論理積回路４６ａは、奇数列の表示用データ信号及びリフレッシュ用データ信号を生成するための回路であり、排他的論理和回路４８が生成した出力選択信号を反転回路４７にて反転した信号と画像メモリ４２から読み出した奇数列の表示用データＰＤ１とから論理積信号を生成し、生成した信号ＰＤ１ａをソースドライバ２２にデータ信号ＤＡＴＡとして入力する。
【００７３】
第２論理積回路４６ｂは、偶数列の表示用データ信号及びリフレッシュ用データ信号を生成するための回路であり、排他的論理和回路４８が生成した出力選択信号と画像メモリ４２から読み出した偶数列の表示用データＰＤ２とから論理積信号を生成し、生成した信号ＰＤ２ａをソースドライバ２２にデータ信号ＤＡＴＡとして入力する。
【００７４】
制御信号発生回路４１が生成した走査開始信号ＳＴＶ及び動作クロック信号ＣＰＶをゲートドライバ２４に入力する。
【００７５】
なお、ソースドライバ２２はドット反転駆動型のソースドライバであり、実施の形態１にて記述したものと同様であるのでその詳細な説明を省略する。
【００７６】
図１２は、本発明の実施の形態２における駆動シーケンスを示す図である。まず、走査線Ｌｋ のタイミングについて詳述する。ＣＰＶはＴＦＴ２１を走査するゲートドライバ２４の動作クロック信号である。ＳＴＶはゲートドライバ２４の走査開始信号であり、ＴＦＴ２１のオン期間を決定する”Ｈ”期間幅は動作クロック信号ＣＰＶの２クロックに略等しく、ゲートドライバ２４のラッチミスを防ぐために動作クロック信号ＣＰＶの立上がりより略１／２クロック前に入力されている。
【００７７】
ゲートドライバ２４はシフトレジスタを内部に有しており、ゲートドライバ２４の各出力段は、動作クロック信号ＣＰＶの立上がりエッジでの入力信号の電圧値を夫々取得し、立上がりエッジ以外では取得した電圧値を夫々保持する。また、ゲートドライバ内部にて、その値を所定時間だけ遅延させて次段の入力信号とする。これにより走査開始信号ＳＴＶと動作クロック信号ＣＰＶとに基づいて、オン期間（”Ｈ”期間）を順次走査する信号が走査線Ｌｋ に入力される。
【００７８】
つまり、走査開始信号ＳＴＶが”Ｈ”状態で、動作クロック信号ＣＰＶが立上がったエッジを第１番目の立上がりエッジと言うことにして、ゲートドライバ２４の出力段に接続された走査線Ｌｋ に入力される信号は、動作クロック信号ＣＰＶの第ｋ番目の立上がりエッジで立上がり、第ｋ＋２番目の立上がりエッジで立下がる。例えば、走査線Ｌ１ は動作クロック信号ＣＰＶの第１番目の立上がりエッジで立上がり、第３番目の立上がりエッジで立下がる。走査線Ｌ２ は動作クロック信号ＣＰＶの第２番目の立上がりエッジで立上がり、第４番目の立上がりエッジで立下がる。
【００７９】
従って、マトリックス状に配置された同一行のＴＦＴ２１を走査する走査線Ｌｋ を奇数列用の走査線と偶数列用の走査線とにすることにより、同一行のＴＦＴ２１をオンする期間を奇数列のＴＦＴ２１と偶数列のＴＦＴ２１とで別にすることができる。オーバラップする時間が存在するが、オン期間の終了時にＴＦＴ２１を介して画素へ印加する電圧により表示階調が決定されるので、オン期間の終了時が異なるタイミングであることが重要となる。
【００８０】
次に、データ線Ｄｊ のタイミングについて詳述する。書込極性制御信号ＰＮは正極性書き込み期間中には”Ｌ”が入力され、負極性書き込み期間中には”Ｈ”が入力される。出力極性制御信号ＤＭの周波数は、ゲートドライバ２４の動作クロック信号ＣＰＶの周波数の１／２である。書込極性制御信号ＰＮと出力極性制御信号ＤＭとの排他的論理和の反転信号は、奇数列の書き込み電圧をリフレッシュ用のリセット電圧又は表示用のデータ電圧のいずれかに選択するための信号であり、書込極性制御信号ＰＮと出力極性制御信号ＤＭとの排他的論理和信号は、偶数列の書き込み電圧をリフレッシュ用のリセット電圧又は表示用のデータ電圧のいずれかに選択するための信号である。
【００８１】
書込極性制御信号ＰＮ及び出力極性制御信号ＤＭの各極性の組合せと出力電圧との関係は、表３に示す通りである。例えば、書込極性制御信号ＰＮが”Ｌ”かつ出力極性制御信号ＤＭが”Ｌ”である場合、奇数出力端子から正極データ電圧が出力され、偶数出力端子からリセット電圧である負極０階調であるリセット電圧（−０Ｖ）が出力される。
【００８２】
【表３】
従って、ＴＦＴ２１のオン期間において、前半オン期間中にはリフレッシュ用のリセット電圧を画素電極５に印加し、後半オン期間中には表示用のデータ電圧を画素電極５に印加することになる。より具体的に述べれば、書込極性制御信号ＰＮが”Ｌ”時には、奇数出力端子及び偶数出力端子はともに、前半オン期間中には負極０階調であるリセット電圧（−０Ｖ）を画素電極５に印加し、後半オン期間中には正極データ電圧を画素電極５に印加することになり、書込極性制御信号ＰＮが”Ｈ”時には、奇数出力端子及び偶数出力端子はともに、前半オン期間中には正極０階調であるリセット電圧（＋０Ｖ）を画素電極５に印加し、後半オン期間中には負極データ電圧を画素電極５に印加することになる。なお、動作クロック信号ＣＰＶのデューティ比を略５０％にすることで、前半オン期間及び後半オン期間を略等しくすることができる。
【００８４】
図１２のタイミングチャートにおけるｔ０〜ｔ４期間に、各画素に印加される電圧を図１３〜図１６に示す。ｔ０〜ｔ１期間には、走査線Ｌ１ に”Ｈ”信号が入力されているので、走査線Ｌ１ に接続された１行目奇数列のＴＦＴ２１がオンとなり、各データ線Ｄｊ に供給されている負極０階調であるリセット電圧（−０Ｖ）を画素電極５に供給する（図１３）。
【００８５】
ｔ１〜ｔ２期間には、走査線Ｌ１ 及びＬ２ に”Ｈ”信号が入力されているので、走査線Ｌ１ に接続された１行目奇数列のＴＦＴ２１がオン状態を継続し、各データ線Ｄｊ に供給されている正極データ電圧（＋Ｖ１１，＋Ｖ１３，…）を画素電極５に供給し、走査線Ｌ２ に接続された１行目偶数列のＴＦＴ２１がオンとなり、各データ線Ｄｊ に供給されている負極０階調であるリセット電圧（−０Ｖ）を画素電極５に供給する（図１４）。
【００８６】
ｔ２〜ｔ３期間には、走査線Ｌ１ に”Ｌ”信号が入力されているので、走査線Ｌ１ に接続された１行目奇数列のＴＦＴ２１がオフとなり、前期間（ｔ１〜ｔ２期間）に供給された正極データ電圧（＋Ｖ１１，＋Ｖ１３，…）を保持する。また、走査線Ｌ２ 及びＬ３ に”Ｈ”信号が入力されているので、走査線Ｌ２ に接続された１行目偶数列のＴＦＴ２１がオン状態を継続し、各データ線Ｄｊ に供給されている正極データ電圧（＋Ｖ１２，＋Ｖ１４，…）を画素電極５に供給し、走査線Ｌ３ に接続された２行目奇数列のＴＦＴ２１がオンとなり、各データ線Ｄｊ に供給されている負極０階調であるリセット電圧（−０Ｖ）を画素電極５に供給する（図１５）。
【００８７】
ｔ３〜ｔ４期間には、走査線Ｌ２ に”Ｌ”信号が入力されているので、走査線Ｌ２ に接続された１行目偶数列のＴＦＴ２１がオフとなり、前期間（ｔ２〜ｔ３期間）に供給された正極データ電圧（＋Ｖ１２，＋Ｖ１４，…）を保持する。また、走査線Ｌ３ 及びＬ４ に”Ｈ”信号が入力されているので、走査線Ｌ３ に接続された２行目奇数列のＴＦＴ２１がオン状態を継続し、各データ線Ｄｊ に供給されている正極データ電圧（＋Ｖ２１，＋Ｖ２３，…）を画素電極５に供給し、走査線Ｌ４ に接続された２行目偶数列のＴＦＴ２１がオンとなり、各データ線Ｄｊ に供給されている負極０階調であるリセット電圧（−０Ｖ）を画素電極５に供給する（図１６）。
【００８８】
この一連の動作により、実施の形態１と同様に、データ電圧を印加する直前にリセット電圧を印加することになるので、前フレームのデータ電圧に依存することなく、所定のデータ電圧を印加することが可能となる。また、各画素に印加される電圧極性は図１７に示すような極性となり、同一極性の表示が可能となる。
【００８９】
図５及び図１２が示すように、実施の形態１の走査信号は２相入力であり、実施の形態２の走査信号は１相入力であるので、実施の形態２のゲートドライバに用いる動作クロック信号の周波数は、実施の形態１の夫々のゲートドライバの略２倍のものが必要である。
【００９０】
なお、実施の形態１及び実施の形態２にて、ドット反転駆動型のソースドライバを用いてフレーム反転駆動する場合について説明したが、ライン反転駆動にも適用できる。また、ソースドライバがデジタル信号入力型の場合について説明したが、アナログ信号入力型の場合であってもよい。更に、ゲートドライバ及びソースドライバ等の周辺駆動回路をＴＦＴ基板上に形成しオンチップ化してもよい。
【００９１】
【発明の効果】
以上詳述した如く本発明によれば、リフレッシュ機能により、夫々の画素は表示用のデータ電圧を画素電極に印加する前に一旦定電圧となるため、表示用のデータ電圧を全画素（全画面）に対し常に一定の状態から書き込むことになるので、印加前の画素電圧値によって印加できる電圧値の差異を減少することができ、所定の光透過率が得られ優れた階調表示特性が得られる。
【００９２】
また、液晶駆動を前後する表示期間（フレーム又はサブフレーム）で極性が反転する交流駆動とすることにより、液晶物質の劣化及び液晶パネルの焼付きを防止することができ、液晶表示装置の寿命を延ばすことができる。
【００９３】
更に、スイッチング素子のオン期間の内、リフレッシュ用の前半期間と表示用の後半期間とを略等しくすることにより、夫々の期間でのスイッチング素子の書き込み能力を効果的に利用することができ、優れた階調表示特性が得られる。
【００９４】
また更に、画素の光透過率を変化させる必要の少ない動画（静止画を含む）の表示時には、画素に印加する正極電圧及び負極電圧の絶対値は略等しいため、リフレッシュするためのリセット電圧を０Ｖとすることにより、リフレッシュ効率を高めることができ、優れた階調表示特性が得られる。
【００９５】
また更に、光透過率が印加電圧の極性に対して片極性となるＴ―Ｖ特性を有するＦＬＣ又はＡＦＬＣを用いた液晶パネルに、ドット反転駆動型のソースドライバを利用した場合でも、各表示フレームでの各画素電極に印加する電圧を同極性とすることができ、市松模様の黒表示が発生することなく優れた表示品質が得られる等、優れた効果を奏する。
【図面の簡単な説明】
【図１】本発明による液晶パネルの模式的断面図である。
【図２】本発明による液晶パネル及びバックライトの構成例を示す模式的斜視図である。
【図３】本発明の実施の形態１による液晶表示装置の液晶パネルの模式的平面図である。
【図４】本発明の実施の形態１による液晶表示装置の全体構成のブロック図である。
【図５】本発明の実施の形態１における駆動シーケンスを示す図である。
【図６】図５のｔ０〜ｔ１期間に、液晶パネルの各画素電極に印加される電圧値を示す図である。
【図７】図５のｔ１〜ｔ２期間に、液晶パネルの各画素電極に印加される電圧値を示す図である。
【図８】図５のｔ２〜ｔ３期間に、液晶パネルの各画素電極に印加される電圧値を示す図である。
【図９】図５のｔ３〜ｔ４期間に、液晶パネルの各画素電極に印加される電圧値を示す図である。
【図１０】本発明の実施の形態２による液晶表示装置の液晶パネルの模式的平面図である。
【図１１】本発明の実施の形態２による液晶表示装置の全体構成のブロック図である。
【図１２】本発明の実施の形態２における駆動シーケンスを示す図である。
【図１３】図１２のｔ０〜ｔ１期間に、液晶パネルの各画素電極に印加される電圧値を示す図である。
【図１４】図１２のｔ１〜ｔ２期間に、液晶パネルの各画素電極に印加される電圧値を示す図である。
【図１５】図１２のｔ２〜ｔ３期間に、液晶パネルの各画素電極に印加される電圧値を示す図である。
【図１６】図１２のｔ３〜ｔ４期間に、液晶パネルの各画素電極に印加される電圧値を示す図である。
【図１７】本発明の実施の形態１及び実施の形態２における画素電圧極性を示す図である。
【図１８】ドット反転駆動型のソースドライバの構成を示すブロック図である。
【図１９】ソースドライバの階調データ―出力電圧特性を示すグラフである。
【図２０】液晶物質におけるＴ―Ｖ特性を示すグラフである。
【符号の説明】
１ 液晶パネル
２ 対向電極
４ ガラス基板
５ 画素電極
６ ガラス基板
９ 液晶層
２１ ＴＦＴ
２２ ソースドライバ
２４ ゲートドライバ
２４ａ 第１ゲートドライバ
２４ｂ 第２ゲートドライバ
２６ バックライト
３１ 制御信号発生回路
３２ 画像メモリ
３６ａ 第１論理積回路
３６ｂ 第２論理積回路
３７ａ 第１反転回路
３７ｂ 第２反転回路
３８ 排他的論理和回路
３９ バックライト電源回路
４１ 制御信号発生回路
４２ 画像メモリ
４６ａ 第１論理積回路
４６ｂ 第２論理積回路
４７ 反転回路
４８ 排他的論理和回路
４９ バックライト電源回路
Claims (11)
- 画素電極、及び該画素電極への電圧印加をオン／オフ制御するスイッチング素子をマトリックス状に設けた基板と対向電極を設けた基板との空隙内に自発分極を有する液晶物質が封入され、前記スイッチング素子のオン期間にデータ電圧を前記画素電極及び前記対向電極間に印加し、オフ期間に前記データ電圧を保持することにより、該データ電圧によって決定される前記液晶物質の光透過率を制御する液晶表示装置の駆動方法において、
前記オン期間の内、前半期間には一定値のリセット電圧を印加し、後半期間には前記データ電圧を印加することを特徴とする液晶表示装置の駆動方法。 - 前記スイッチング素子を所定時間毎にオン／オフ制御し、
前後するオン期間には、逆極性のデータ電圧を交互に印加し、
同じオン期間には、データ電圧とは逆極性のリセット電圧を印加することを特徴とする請求項１に記載の液晶表示装置の駆動方法。 - 前記前半期間は、前記オン期間の略１／２であることを特徴とする請求項１又は請求項２に記載の液晶表示装置の駆動方法。
- 前記リセット電圧は、０Ｖであることを特徴とする請求項１乃至請求項３のいずれかに記載の液晶表示装置の駆動方法。
- 画素電極、及び該画素電極への電圧印加をオン／オフ制御するスイッチング素子をマトリックス状に設けた基板と対向電極を設けた基板との空隙内に自発分極を有する液晶物質が封入され、前記スイッチング素子のオン期間にデータ電圧を前記画素電極及び前記対向電極間に印加し、オフ期間に前記データ電圧を保持することにより、該データ電圧によって決定される前記液晶物質の光透過率を制御する構成とした液晶表示装置において、
前記オン期間の内、前半期間には一定値のリセット電圧を印加する手段と、
後半期間には前記データ電圧を印加する手段とを備えることを特徴とする液晶表示装置。 - 前記スイッチング素子を所定時間毎にオン／オフ制御し、
前記データ電圧は、該データ電圧を印加するオン期間に対し前後するオン期間におけるデータ電圧とは逆極性であり、
前記リセット電圧は、同じオン期間におけるデータ電圧とは逆極性であることを特徴とする請求項５に記載の液晶表示装置。 - 前記前半期間は、前記オン期間の略１／２であることを特徴とする請求項５又は請求項６に記載の液晶表示装置。
- 前記リセット電圧は、０Ｖであることを特徴とする請求項５乃至請求項７のいずれかに記載の液晶表示装置。
- 同一マトリックス行の画素の内、奇数マトリックス列の画素に接続したスイッチング素子を接続した第１走査線及び偶数マトリックス列の画素に接続したスイッチング素子を接続した第２走査線と、
スイッチング素子をオン／オフ制御する複数の出力部を有する第１走査回路及び第２走査回路と、
第１走査回路及び第２走査回路の走査を制御する制御回路とを設け、
第１走査線及び第２走査線は、夫々第１走査回路及び第２走査回路の出力部に接続され、
前記制御回路は、極性が相補関係となる第１走査回路及び第２走査回路の走査周波数を決定する動作クロック信号を生成する手段と、
第１走査回路及び第２走査回路の走査開始タイミング及び前記オン時間を決定する共通の走査開始信号を生成する手段とを備えることを特徴とする請求項５乃至請求項８のいずれかに記載の液晶表示装置。 - 同一マトリックス行の画素の内、奇数マトリックス列の画素に接続したスイッチング素子を接続した第１走査線及び偶数マトリックス列の画素に接続したスイッチング素子を接続した第２走査線と、
スイッチング素子をオン／オフ制御する複数の出力部を有する走査回路とを設け、
第１走査線及び第２走査線は、交互に前記走査回路の出力部に接続されていることを特徴とする請求項５乃至請求項８のいずれかに記載の液晶表示装置。 - 前記走査回路の走査を制御する制御回路を設け、
該制御回路は、前記走査回路の走査周波数を決定する動作クロック信号を生成する手段と、
前記走査回路の走査開始タイミング及び前記オン時間を決定する信号幅が前記動作クロック信号の２クロック時間である走査開始信号を生成する手段とを備えることを特徴とする請求項１０に記載の液晶表示装置。
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