JP2000267070A - 液晶表示装置およびその駆動方法 - Google Patents

液晶表示装置およびその駆動方法

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JP2000267070A
JP2000267070A JP11074612A JP7461299A JP2000267070A JP 2000267070 A JP2000267070 A JP 2000267070A JP 11074612 A JP11074612 A JP 11074612A JP 7461299 A JP7461299 A JP 7461299A JP 2000267070 A JP2000267070 A JP 2000267070A
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liquid crystal
signal
lines
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Kunihei Chin
国平 陳
Fumiaki Inage
文晃 稲毛
Naoki Ito
直樹 伊藤
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Abstract

(57)【要約】 【課題】 ＴＬ−ＡＦＬＣ自身が持つ応答速度の速さを
生かし得る駆動回路を備えた液晶表示装置を提供する。 【解決手段】 本発明の液晶表示装置は、従来のソース
ドライバー１９、ゲートドライバー２０に加えて、１ゲ
ート線上の全画素に映像信号を書き込むに際し、その１
ゲート線上の全画素に映像信号を書き込む１Ｈ期間以前
の複数の１Ｈ期間にわたって、前記１ゲート線の後段の
複数のゲート線上の全画素に対してこれら全画素に印加
されている電圧を書き込み前に予めリセットしておくた
めのリセット電圧を印加するリセット用ソースドライバ
ー２１、リセット用ゲートドライバー２２を具備した駆
動回路１２を有している。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置およ
びその駆動方法に関し、特に、液晶材料として反強誘電
性液晶を用いた液晶表示装置に好適な駆動回路と駆動方
法に関するものである。
【０００２】
【従来の技術】液晶表示装置（Liquid Crystal Displa
y, 以下、ＬＣＤと記すこともある）に用いられる液晶
材料には様々な種類があるが、その一つに反強誘電性液
晶（Anti-Ferroelectric Liquid Crystal）がある。反
強誘電性液晶を用いたＬＣＤでは、電界無印加時の反強
誘電相と電界印加時の強誘電相との間で液晶分子を駆動
して光を透過または遮断している。特に、しきい値を持
たない反強誘電性液晶（Threshold-Less Anti-Ferroele
ctric Liquid Crystal、以下、ＴＬ−ＡＦＬＣと略記す
る）は広視野角、高速応答等の面で優れた特性を持って
いる。ＴＬ−ＡＦＬＣのＶ−Ｔ曲線（電圧−透過率特性
曲線）は、図７に示すように、原点を中心として左右対
称のＶ字型の特性を示す。液晶材料自体の応答時間を比
べた場合、一例としてツイステッドネマティック（Twis
ted Nematic、以下、ＴＮと略記する）液晶は数十ｍｓ
ｅｃ、ＴＬ−ＡＦＬＣは数十μｓｅｃ程度であり、ＴＬ
−ＡＦＬＣの方が３桁も応答速度が速い。
【０００３】ところで、一般的なＬＣＤの駆動方法に反
転駆動がある。反転駆動は、液晶に印加する映像信号
（電圧）の極性を交流電圧を用いて例えば１フレーム毎
に正負反転させながら駆動する方法である。通常、１フ
レーム時間は約１６ｍｓｅｃであり、この時間内に全て
の走査線を駆動するために各走査線毎に印加されるゲー
トパルスの幅は、走査線の本数により異なるが、例えば
ＸＧＡ用ディスプレイの場合、約１６μｓｅｃとなる。
【０００４】
【発明が解決しようとする課題】ところが、液晶材料に
ＴＬ−ＡＦＬＣを用いたＬＣＤに対して上記従来の反転
駆動方式を適用すると、結果的に応答速度が遅くなり、
動画残像が生じるという問題があった。その理由は、各
走査線に印加されるゲートパルス幅が例えば１６μｓｅ
ｃであるということは、各走査線毎の書き込み時間が１
６μｓｅｃであることを意味する。そうすると、書き込
み時間が１６μｓｅｃであるのに対し、ＴＬ−ＡＦＬＣ
の応答時間が数十μｓｅｃ程度であるから、書き込み時
間よりもＴＬ−ＡＦＬＣの応答時間の方が長い。そのた
め、１フレーム時間内でデータ書き込みを行ったので
は、ＴＬ−ＡＦＬＣが充分に応答しきれず、所定の透過
率が得られないことになる。
【０００５】所定の透過率を得ようとすると、１フレー
ムのみではなく、数フレームにわたってデータ書き込み
を行わなければならないが、その場合、ＬＣＤ全体で見
ると応答時間が実質的に長くなることになる。例えば、
５フレームにわたって書き込みを行うとすると、実質的
な応答時間は１６ｍｓｅｃ×５＝８０ｍｓｅｃとなり、
ＴＬ−ＡＦＬＣを使用していても、結局のところ、ＴＮ
−ＬＣＤの応答時間と同等になってしまう。動画残像を
生じさせないために、理想的には１フレーム時間内で書
き込みを完了する必要があるが、この駆動方法では数フ
レームにわたって書き込みを行わなければならないため
に動画残像が生じるのである。つまり、ＴＬ−ＡＦＬＣ
を用いたＬＣＤでは、せっかく液晶材料自身の応答速度
が速くても、駆動時の実質的な応答速度は他の液晶の場
合と同等になってしまい、ＴＬ−ＡＦＬＣの応答速度の
速さを全く生かすことができない。そこで、ＴＬ−ＡＦ
ＬＣを用いたＬＣＤに最適な駆動方法の提供が求められ
ていた。
【０００６】本発明は、上記の課題を解決するためにな
されたものであって、ＴＬ−ＡＦＬＣ自身が持つ応答速
度の速さを生かし得る駆動回路を備えた液晶表示装置と
その駆動方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の第１の液晶表示装置は、複数の信号線と
複数の走査線とがマトリクス状に配設されて複数の画素
が構成されたアクティブマトリクス基板と対向基板との
間に反強誘電性液晶が挟持され、前記複数の信号線を駆
動する信号線駆動手段と、前記複数の走査線を駆動する
走査線駆動手段と、前記複数の走査線のうちの一走査線
上の全画素に映像信号を書き込むに際し、前記一走査線
上の全画素に映像信号を書き込む一水平期間以前であっ
て該一水平期間と時間的に連続する複数の一水平期間に
わたって、前記一走査線に隣接し前記一水平期間以降に
映像信号が書き込まれる複数の走査線上の全画素に対し
てこれら全画素に印加されている電圧を書き込み前に予
めリセットしておくためのリセット電圧を印加するリセ
ット電圧印加手段とを具備した駆動回路を有することを
特徴とするものである。
【０００８】本発明の第２の液晶表示装置は、複数の信
号線と複数の走査線とがマトリクス状に配設されて複数
の画素が構成されたアクティブマトリクス基板と対向基
板との間に反強誘電性液晶が挟持され、前記複数の信号
線を駆動する信号線駆動手段と、前記複数の走査線を駆
動する走査線駆動手段と、前記複数の走査線のうちの一
走査線上の全画素に映像信号を書き込むに際し、前記一
走査線上の全画素に映像信号を書き込む一水平期間以前
であって該一水平期間と時間的に離間した複数の一水平
期間にわたって、前記一走査線と離間し前記一水平期間
以降に映像信号が書き込まれる複数の走査線上の全画素
に対してこれら全画素に印加されている電圧を書き込み
前に予めリセットしておくためのリセット電圧を印加す
るリセット電圧印加手段とを具備した駆動回路を有する
ことを特徴とするものである。
【０００９】走査線を上から下に順次走査するとともに
１走査線毎に信号を供給する、いわゆる線順次駆動方式
の液晶表示装置の場合、１フレーム時間を走査線数で割
った時間が１走査線あたりの駆動時間（１水平期間、１
Ｈ期間）となり、１フレーム時間中に余分な時間はな
い。これに対して、信号線駆動手段（ソースドライバ
ー）に信号を書き込む際には余分な時間がある。信号線
駆動手段のクロック信号には、通常、１水平期間内に信
号線の本数以上の数のパルスが含まれており、実際の信
号線の本数分のデータ書込が完了した後、わずかな時間
（一例として、パルス数で言えば、１水平期間の全パル
ス数の１０％程度に相当する時間）が帰線期間として余
っている。
【００１０】そこで、本発明者らは、信号線駆動手段へ
の信号書込時に１水平期間毎に余った時間が存在するこ
とに着目し、この時間を利用して液晶に印加した電圧を
予めリセットしておき、リセット後、書き込みを行えば
（電圧を印加すれば）、液晶が印加電圧に充分に応答で
きることに想到した。なお、ここで言う「リセット」と
は、液晶への印加電圧を無印加状態とすることを意味す
る。したがって、リセット電圧とは０Ｖのことである。
【００１１】ところが、電圧印加状態から無印加状態に
リセットする場合にも液晶の応答時間が必要であるか
ら、１水平期間内のわずかな余剰時間だけではリセット
電圧を印加する時間として不充分であり、完全なリセッ
ト状態にならない。そこで、画面上の複数の走査線のう
ちの任意の一走査線に着目した際に、本発明の第１の液
晶表示装置の駆動回路では、前記一走査線上の全画素に
映像信号を書き込む１水平期間以前であってこの１水平
期間と時間的に連続する複数の１水平期間にわたって、
前記一走査線の走査方向後段側に隣接する複数の走査線
上の全画素に対してリセット電圧を印加するようにし
た。また、本発明の第２の液晶表示装置の駆動回路で
は、前記一走査線上の全画素に映像信号を書き込む１水
平期間以前であってこの１水平期間と時間的に離間した
複数の１水平期間にわたって、前記一走査線と離間した
複数の走査線上の全画素に対してリセット電圧を印加す
るようにした。
【００１２】いずれにしても、１水平期間内のリセット
電圧印加時間はわずかであっても、複数の１水平期間に
わたってリセット電圧を印加することによって、充分な
リセットを行うことが可能になる。完全なリセットが行
われると、リセット後、各画素へのデータ書き込み時に
は印加電圧が０Ｖの状態から正または負の電圧の方向に
印加が開始されることになるため、液晶の応答時間を短
縮することができる。図７を用いて説明すると、従来の
駆動方法では、印加電圧を＋Ｖ１から−Ｖ１まで反転さ
せると、Ｖ字状の矢印Ｙ１、Ｙ２の経路をたどって液晶
が応答していたため、応答時間が長くかかっていた。こ
れに対して、本発明では、リセットを行うことで電圧印
加が０Ｖから開始するため、Ｖ字の片側のみの矢印Ｙ２
の経路をたどって液晶が応答すればよく、応答時間をほ
ぼ半減することが可能になる。
【００１３】なお、複数の走査線にリセット電圧を印加
する場合、同時にリセット電圧を印加する走査線の本数
は、τoff／τresetの整数倍とすることが望ましい。こ
こで、τoffは応答速度の最も遅い階調の立ち下がり時
間、τresetはリセット電圧の印加時間である。同時に
リセット電圧を印加する最大の走査線本数は、１／２フ
レームに相当する本数である。なぜならば、１／２フレ
ーム分を超えると、使用者が画面の連続性を感じにくく
なり、かつ画面が暗くなるため、好ましくないからであ
る。
【００１４】また、上記本発明の第２の液晶表示装置に
あっては、前記リセット電圧印加手段において、一走査
線上の全画素に対するリセット電圧の印加を開始してか
ら終了するまでのリセット時間と一走査線上の全画素に
対してリセット電圧の印加が終了してから映像信号の書
き込みが開始するまでの待ち時間との和を、１フレーム
時間の１／２以下に設定することが望ましい。つまり、
本発明の第２の液晶表示装置のように書き込みを行う走
査線とは離れた走査線でリセットを行う場合、いくら離
れてもよいというわけではなく、ある程度の目安があ
る。リセット電圧を印加するということは、その走査線
上の全画素の表示を消去することになるので、上記リセ
ット時間と待ち時間との和が１／２フレーム分の時間を
超えると、使用者が画面の連続性を感じにくくなり、か
つ画面が暗くなるため、好ましくない。
【００１５】本発明の液晶表示装置の駆動方法は、複数
の信号線と複数の走査線とがマトリクス状に配設されて
複数の画素が構成されたアクティブマトリクス基板と対
向基板との間に反強誘電性液晶が挟持された液晶表示装
置を駆動する方法であって、前記複数の走査線のうちの
一走査線上の全画素に映像信号を書き込むに際し、前記
一走査線上の全画素に映像信号を書き込む一水平期間以
前の複数の一水平期間にわたって、前記一水平期間以降
に映像信号が書き込まれる複数の走査線上の全画素に対
してリセット電圧を印加して前記全画素に印加されてい
る電圧を予めリセットし、ついで、前記リセット電圧が
印加された一走査線上の全画素に対して、使用する液晶
材料で決まる階調電圧の１．５倍以上の駆動電圧を印加
して前記映像信号の書き込みを行うことを特徴とするも
のである。
【００１６】上述したように、本発明の液晶表示装置の
駆動回路によって、液晶の応答時間を短縮することがで
きる。ところが、液晶の種類や液晶表示装置の種々の条
件によっては、応答時間の短縮がまだ不充分であり、書
き込み時間より液晶の応答時間の方が長く、１フレーム
内で書き込みができない場合がある。その場合、書き込
み電圧を高くすることによって応答時間をより短縮する
ことができる。なぜならば、一般に液晶の応答時間τ
は、 τ∝１／（Ｐs・Ｅ） ……（１） という関係にあるからである。ただし、Ｐsは液晶の自
発分極、Ｅは印加電界、である。
【００１７】なお、液晶表示装置では、液晶のＶ−Ｔ曲
線（電圧−透過率特性曲線）に基づき、所望の階調数に
応じて各階調電圧が設定されるが、このＶ−Ｔ曲線が液
晶材料によって異なることから、その液晶表示装置で使
用する液晶材料によって階調電圧が決定されることにな
る。上記「使用する液晶材料で決まる階調電圧」とは、
このような意味である。
【００１８】さらに、上記（１）の関係を変形すると、 τ∝ｄ／（Ｐs・Ｖ） ……（２） となる。ただし、ｄは基板間ギャップ（液晶層の厚
み）、Ｖは印加電圧である。したがって、（２）の関係
から、基板間ギャップを小さくしても、応答時間を短縮
することができる。
【００１９】
【発明の実施の形態】［第１の実施の形態］以下、本発
明の第１の実施の形態を図１ないし図４を参照して説明
する。図１は、本実施の形態の液晶表示装置のセルの断
面構造を示す図である。図１に示すように、ＴＦＴアレ
イを有するアクティブマトリクス基板１と対向基板２が
対向配置され、これら基板１、２間にスレッシュホール
ドレス反強誘電性液晶３（ＴＬ−ＡＦＬＣ）が封入され
ている。アクティブマトリクス基板１側は、透明基板４
上に透明電極５、配向膜６が順次設けられている。同様
に、対向基板２側も、透明基板７上に透明電極８、配向
膜９が順次設けられている。そして、両基板１、２の外
面には偏光板１０、１１がそれぞれ設けられている。本
実施の形態の場合、透明基板４、７に６インチ角のソー
ダガラス基板、透明電極５、８にＩＴＯ膜、配向膜６、
９にＲＮ１２８６（商品名、日産化学社製）、偏光板１
０、１１にＡＧＫ２０（商品名、サンリツ社製）、液晶
３にＭＸ−Ｘ５３２（商品名、三菱ガス化学社製）が用
いられている。
【００２０】図２は、駆動回路を含めた本実施の形態の
液晶表示装置の全体構成を示すブロック図である。この
ブロック図の駆動回路１２の中で、同期分離回路１３、
ローパスフィルター１４（以下、ＬＰＦと記す）、アン
プ回路１５（以下、ＡＭＰと記す）、Ａ／Ｄコンバータ
ー１６（以下、Ａ／Ｄと記す）、位相同期回路１７（以
下、ＰＬＬと記す）、プログラマブル・ロジック・デバ
イス１８（以下、ＰＬＤと記す）、ソースドライバー１
９（信号線駆動手段）、ゲートドライバー２０（走査線
駆動手段）に関しては、従来と同様の構成要素である。
そして、本装置の特徴点は、駆動回路１２中にリセット
用ソースドライバー２１（リセット電圧印加手段）、お
よびリセット用ゲートドライバー２２（リセット電圧印
加手段）を具備したことである。
【００２１】次に、上記構成の駆動回路１２の動作を説
明するが、本実施の形態では、画面上の任意の１ゲート
線（走査線）上の全画素に映像信号を書き込むにあたっ
て、そのゲート線に書き込む１水平期間と時間的に連続
する４つの１水平期間にわたって、そのゲート線に隣接
する４本のゲート線に対してリセット電圧を印加する場
合を例に挙げて説明する。図４は各種信号のタイミング
チャートである。
【００２２】（１） 映像信号（Ｒ、Ｇ、Ｂ）は、同期
分離回路１３（Ｇのみ）、ＬＰＦ１４、ＡＭＰ１５を順
次通り、Ａ／Ｄコンバーター１６によりＡ／Ｄ変換され
た後、ＰＬＤ１８で所定のデータ演算が行われ、ソース
ドライバー１９に供給される。
【００２３】（２） 同期分離回路１３の出力信号であ
る垂直同期信号（ＶＤ）、水平同期信号（ＨＤ）を基に
してＰＬＬ１７により基準クロック（ＣＬＫ）が発生さ
れ、その基準クロックがＰＬＤ１８に入力され、ＰＬＤ
１８においてその基準クロックを基に各種タイミング信
号が発生される。ここでは、ＰＬＤ１８が、内部で発生
させたアウトプットイネーブル信号（ＯＥ）のパルス
の”ＯＮ”のタイミングに同期させて、内部で発生させ
たリセット用ソースドライバー２１を駆動する駆動信号
（ＳＤ−Ｒ）をリセット用ソースドライバー２１に出力
する。なお、ＯＥ信号については、スタートパルス信号
（ＳＴ−Ｒ）が出力された後、１水平期間（１Ｈ期間）
の中でデータ書き込みが完了した後のわずかな時間がＯ
Ｅ時間となる。
【００２４】（３） 前記駆動信号ＳＤ−Ｒを受けてリ
セット用ソースドライバー２１により「０」のデータが
全てのソース線に出力され、それと同時に、リセット用
ゲートドライバー２２により第１番目のゲート線に対す
るリセット用パルス信号（Ｇ１−Ｒ）が第１番目のゲー
ト線に出力される。
【００２５】（４） リセット用ゲートドライバー２２
によりＧ１−Ｒ、Ｇ２−Ｒ（第２番目のゲート線に対す
るリセット用パルス信号）が各ゲート線に出力され、次
に、Ｇ１−Ｒ、Ｇ２−Ｒ、Ｇ３−Ｒ（第３番目のゲート
線に対するリセット用パルス信号）が各ゲート線に出力
され、次に、Ｇ１−Ｒ、Ｇ２−Ｒ、Ｇ３−Ｒ、Ｇ４−Ｒ
（第４番目のゲート線に対するリセット用パルス信号）
が各ゲート線に出力される。この時に到り、第１〜第４
番目のゲート線の４ラインが同時にリセットされること
になる。またこの時、（２）のステップと同様に、リセ
ット用ソースドライバー２１では「０」のデータが全て
のソース線に同時に出力される。
【００２６】図３は、リセット用ゲートドライバー２２
内部の回路構成を示すブロック図である。これを用いて
リセット用ゲートドライバー２２の動作の部分をさらに
詳しく説明する。
【００２７】 プリセットカウンター２４でプリセッ
ト数（同時にリセットを行うゲート線の本数）ｎを設定
する。ここでは、Ｄ４を選択（ｎ＝４）する。
【００２８】 フリップフロップ２５（以下、Ｆ／Ｆ
と記す）のＳに入力されたスタートパルス信号（ＳＴ−
Ｒ）の”ＯＮ”のタイミングに同期させ、また、Ｒに入
力されたプリセットカウンター２４の出力（Ｃ．Ｏ）に
より生成した信号Ｑを、シフトレジスター２６に出力す
る。
【００２９】 シフトレジスター２６が、ｎ＝４のパ
ルスがクロックの１パルス分ずつタイミングがずれた信
号Ｓ１、Ｓ２、Ｓ３、…、Ｓｎを生成し、出力ドライバ
ー２７に出力する。
【００３０】 出力ドライバー２７が、信号Ｓ１、Ｓ
２、Ｓ３、…、Ｓｎが”ハイ”の期間であって、かつ別
途入力されたＯＥ信号のパルスの”ハイ”の期間のみ立
ち上がるパルスを有するリセット信号Ｇ１−Ｒ、Ｇ２−
Ｒ、Ｇ３−Ｒ、…、Ｇｎ−Ｒを生成し、各ゲート線に順
次出力する。これにより、各ゲート線上の全画素のＴＦ
Ｔが”ＯＮ”となり、リセット用データ「０」が書き込
まれる。このような動作により、リセットが行われる。
【００３１】（５） 第１番目のゲート線については、
（４）までのステップでリセット動作は終了し、以下、
データの書き込み動作となる。リセット数ｎ＝４の時に
は、この時点で、ＰＬＤが生成する書き込みデータのス
タートパルス信号ＳＴ−Ｄが”ハイ”となり、この信号
がソースドライバー１９およびゲートドライバー２０に
出力される。
【００３２】（６） ソースドライバー１９は、スター
トパルス信号ＳＴ−Ｄを受けて、ＯＥ信号の立ち下がり
のタイミングに同期して立ち上がり、ＯＥ信号の立ち上
がりのタイミングに同期して立ち下がるパルスを有する
映像信号（ＳＤ−Ｄ）を生成し、全てのソース線に出力
する。
【００３３】（７） ゲートドライバー２０は、スター
トパルス信号ＳＴ−Ｄを受けて、ＯＥ信号の立ち下がり
のタイミングに同期して立ち上がり、ＯＥ信号の立ち上
がりのタイミングに同期して立ち下がるパルスを有する
駆動信号（Ｇ１−Ｄ）を生成し、第１番目のゲート線に
出力する。
【００３４】（８） リセット用ソースドライバー２１
を”ＯＮ”状態とし、リセット用ゲートドライバー２２
からの信号Ｇ１−Ｒ〜Ｇｎ−Ｒの出力対象とするゲート
線を下方に１ライン進めた上でリセット用ゲートドライ
バー２２からゲート線にリセット信号を出力する。具体
的に、次のステップでは、Ｇ２−Ｒ、Ｇ３−Ｒ、Ｇ４−
Ｒ、Ｇ５−Ｒの出力対象である第２〜第５番目のゲート
線が同時にリセットされることになる。
【００３５】（９） ソースドライバー１９がスタート
パルス信号ＳＴ−Ｄを受けて映像信号ＳＤ−Ｄを全ソー
ス線に出力する一方、ゲートドライバー２０が駆動信号
の出力対象とするゲート線を下方に１ライン進めて、駆
動信号Ｇ２−Ｄを第２番目のゲート線に出力する。
【００３６】（１０） 以下、（８）、（９）のステッ
プを繰り返し、ゲートドライバー２０が駆動信号Ｇｎ−
Ｄを第ｎ番目のゲート線に出力し、全ゲート線上の全画
素の書き込みが完了した時点で１フレームが終了する。
ただし、第ｎ番目のゲート線上の画素への書き込みが完
了した時点では、再び第１〜第４番目のゲート線上の画
素がリセットされている。
【００３７】また本実施の形態の場合、ＴＬ−ＡＦＬＣ
液晶３への印加電圧を、使用する液晶材料で決まる階調
電圧の１．５倍である０〜６Ｖの範囲とし、１ゲート線
あたりの電圧印加時間（書き込み時間）を１６μｓｅｃ
とし、両基板１、２の配向膜６、９間のギャップを従来
の２μｍから１．５μｍに低減した。
【００３８】本実施の形態の液晶表示装置においては、
画面上の任意の１ゲート線にデータ書き込みを行う場
合、当該ゲート線に書き込みを行う以前の４つの１水平
期間にわたって、当該ゲート線上の全画素にデータ
「０」を書き込むことでリセットを行っているため、各
１水平期間のリセット時間はわずかであっても、全体と
して充分なリセットを行うことができる。これにより、
液晶の応答時間を大きく短縮することができる。また、
液晶材料への印加電圧を液晶材料で決まる階調電圧の
１．５倍とし、セルギャップを低減したことにより、液
晶の応答時間を１０〜２０μｓｅｃ程度にまで短縮する
ことができる。その結果、ＴＬ−ＡＦＬＣ自体が持つ応
答時間に近付けることができるため、ＴＬ−ＡＦＬＣの
応答速度の速さを生かすことができ、従来では得られな
かった高速応答で動画残像のない液晶表示装置を実現す
ることができる。
【００３９】［第２の実施の形態］以下、本発明の第２
の実施の形態を図２、図５、図６を参照して説明する。
第１の実施の形態では時間的に隣接する複数の１水平期
間にわたって隣接する複数のゲート線に対してリセット
をかける例を説明したが、本実施の形態では時間的に離
間した複数の１水平期間にわたって離間した複数のゲー
ト線に対してリセットをかける例について説明する。本
実施の形態の液晶表示装置の全体構成は第１の実施の形
態（図２に示す）と同一であるため、説明を省略し、第
１の実施の形態と構成が異なるリセット用ゲートドライ
バーの構成とその動作について以下、説明する。
【００４０】図５は本実施の形態のリセット用ゲートド
ライバー３０の構成を示すブロック図であり、図６は各
種信号のタイミングチャートである。本実施の形態で
は、画面上の任意の１ゲート線（走査線）上の全画素に
映像信号を書き込むにあたって、そのゲート線に書き込
む１水平期間の６つ前の１水平期間から始まり、２つの
１水平期間でリセット電圧を印加し、１水平期間おいて
さらに２つの１水平期間でリセット電圧を印加し、１水
平期間おいてデータ書き込みを行う場合を例に挙げて説
明する。
【００４１】（１） 映像信号（Ｒ、Ｇ、Ｂ）は、同期
分離回路１３（Ｇのみ）、ＬＰＦ１４、ＡＭＰ１５を順
次通り、Ａ／Ｄコンバーター１６によりＡ／Ｄ変換され
た後、ＰＬＤ１８で所定のデータ演算が行われ、ソース
ドライバー１９に供給される。
【００４２】（２） 同期分離回路１３の出力信号であ
る垂直同期信号（ＶＤ）、水平同期信号（ＨＤ）を基に
してＰＬＬ１７が基準クロック（ＣＬＫ）を発生し、そ
のクロックがＰＬＤ１８に入力され、ＰＬＤ１８がその
クロックを基に各種タイミング信号を発生する。ここで
は、ＰＬＤ１８が、内部で発生させたアウトプットイネ
ーブル信号（ＯＥ）のパルスの”ＯＮ”のタイミングに
同期させて、内部で発生させたリセット用ソースドライ
バー２１を駆動する駆動信号（ＳＤ−Ｒ）をリセット用
ソースドライバー２１に出力する。
【００４３】（３） 前記駆動信号ＳＤ−Ｒを受けてリ
セット用ソースドライバー２１が「０」のデータを全て
のソース線に出力し、それと同時に、リセット用ゲート
ドライバー３０が第１番目のゲート線に対するリセット
用パルス信号（Ｇ１−Ｒ）をゲート線に出力する。
【００４４】（４） リセット用ゲートドライバー３０
がＧ１−Ｒ、Ｇ２−Ｒをゲート線に出力し、次に、Ｇ１
−Ｒ、Ｇ２−Ｒ、Ｇ３−Ｒをゲート線に出力し、次に、
Ｇ１−Ｒ、Ｇ２−Ｒ、Ｇ３−Ｒ、Ｇ４−Ｒをゲート線に
出力し、次に、Ｇ１−Ｒ、Ｇ２−Ｒ、Ｇ３−Ｒ、Ｇ４−
Ｒ、Ｇ５−Ｒをゲート線に出力する。この時点で、第
１、第２、第４、第５番目のゲート線の４ラインが同時
にリセットされることになる。またこの時、（２）のス
テップと同様に、リセット用ソースドライバー２１は
「０」のデータを全てのソース線に同時に出力する。
【００４５】ここで、図５を用いてリセット用ゲートド
ライバー３０の動作の部分をさらに詳しく説明する。
【００４６】 スタートパルス信号ＳＴ−ＲによりＦ
／Ｆ３１をセットし、その出力Ｑでプリセットカウンタ
ー３２とＲＯＭ３３（リセット順番設定用ＲＯＭ）のリ
セットを解除して、リセット用ゲートドライバー３０の
リセットを開始する。
【００４７】 リセットの順番（この例で言えば、２
つの１水平期間で連続してリセットし、１水平期間あけ
て２つの１水平期間で連続してリセットするといった順
番）をＲＯＭ３３に記憶させておく。具体的には、リセ
ット有りをデータ「１」、リセット無しをデータ「０」
に割り当て、この例のリセット順を「１」、「１」、
「０」、「１」、「１」と記憶させる。
【００４８】 プリセットカウンター３２の出力Ｑｎ
によりＲＯＭ３３の出力端子Ｄ１からデータ「１１０１
１」を出力し、そのデータをシフトレジスター３４の入
力端子Ｄ２に入力する。
【００４９】 プリセットカウンター３２でプリセッ
ト数ｎを設定しておく。ここでは、ｎ＝５（リセットす
るライン数（４）＋リセットしないライン数（１））に
設定しておき、Ｃ．Ｏの出力でＦ／Ｆ３１をリセットし
て決定する。
【００５０】 シフトレジスター３４が、ｎ＝５のパ
ルスがクロックの１パルス分ずつタイミングがずれた信
号Ｓ１、Ｓ２、Ｓ３、…、Ｓｎを生成し、出力ドライバ
ー３５に出力する（図６のタイミングチャートでの図示
は省略）。
【００５１】 出力ドライバー３５が、信号Ｓ１、Ｓ
２、Ｓ３、…、Ｓｎが”ハイ”の期間であって、かつ別
途入力されたＯＥ信号のパルスの”ハイ”の期間のみ立
ち上がるパルスを有するリセット信号Ｇ１−Ｒ、Ｇ２−
Ｒ、Ｇ３−Ｒ、…、Ｇｎ−Ｒを生成し、各ゲート線に順
次出力する。これにより、各ゲート線上の全画素のＴＦ
Ｔが”ＯＮ”となり、リセット用データ「０」が書き込
まれる。
【００５２】（５） 第１番目のゲート線については、
（４）までのステップでリセット動作は終了し、次の１
水平期間はリセット状態を保持した後、次の１水平期間
でデータの書き込み動作を行う。この時点で、ＰＬＤ１
８が生成する書き込みデータのスタートパルス信号ＳＴ
−Ｄが”ハイ”となり、この信号をソースドライバー１
９およびゲートドライバー２０に出力する。
【００５３】（６） ソースドライバー１９は、スター
トパルス信号ＳＴ−Ｄを受けて、ＯＥ信号の立ち下がり
のタイミングに同期して立ち上がり、ＯＥ信号の立ち上
がりのタイミングに同期して立ち下がるパルスを有する
映像信号（ＳＤ−Ｄ）を生成し、全てのソース線に出力
する。
【００５４】（７） ゲートドライバー２０は、スター
トパルス信号ＳＴ−Ｄを受けて、ＯＥ信号の立ち下がり
のタイミングに同期して立ち上がり、ＯＥ信号の立ち上
がりのタイミングに同期して立ち下がるパルスを有する
駆動信号（Ｇ１−Ｄ）を生成し、第１番目のゲート線に
出力する。その一方、この１水平期間では、Ｇ３−Ｒ、
Ｇ４−Ｒ、Ｇ６−Ｒ、Ｇ７−Ｒのパルスが立ち上がって
いるので、第３、第４、第６、第７番目のゲート線にリ
セット電圧が印加されたことになる。すなわち、第１番
目のゲート線上の全画素で書き込みが行われる際には、
そのゲート線と離間した第３、第４、第６、第７番目の
ゲート線上の全画素でリセットが行われている。
【００５５】（８） リセット用ソースドライバー２１
を”ＯＮ”状態とし、リセット用ゲートドライバー３０
からの信号Ｇ１−Ｒ〜Ｇｎ−Ｒの出力対象とするゲート
線を下方に１ライン進めた上で、リセット用ゲートドラ
イバー３０からゲート線にリセット信号を出力する。
【００５６】（９） ソースドライバー１９がスタート
パルス信号ＳＴ−Ｄを受けて映像信号ＳＤ−Ｄを全ソー
ス線に出力する一方、ゲートドライバー２０が駆動信号
の出力対象とするゲート線を下方に１ライン進めて、駆
動信号Ｇ２−Ｄを第２番目のゲート線に出力する。
【００５７】（１０） 以下、（８）、（９）のステッ
プを繰り返し、ゲートドライバー２０が駆動信号Ｇｎ−
Ｄを第ｎ番目のゲート線に出力し、全ゲート線上の全画
素の書き込みが完了した時点で１フレームが終了する。
【００５８】本実施の形態の液晶表示装置においても、
画面上の任意の１ゲート線にデータ書き込みを行う場
合、当該ゲート線に書き込みを行う以前の４つの１水平
期間でリセットを行っているため、全体として充分なリ
セットを行うことができ、液晶の応答時間を大きく短縮
することができる。本実施の形態の場合、リセットを行
う４つの１水平期間は、第１の実施の形態のように時間
的に連続しておらず、２つの１水平期間でリセット、１
水平期間は保持、２つの１水平期間でリセット、１水平
期間は保持、データ書き込みという過程をとる。しかし
ながら、リセット電圧の印加が終了してから映像信号の
書き込みが開始するまでの待ち時間が１水平期間のみと
短いため、使用者が画面の連続性を感じにくくなった
り、画面が暗くなったりする不具合がない。
【００５９】なお、本発明の技術範囲は上記実施の形態
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば上記実施の形態で具体的に示したリセット電圧を同
時に印加するゲート線の数、電圧印加時間、書き込み電
圧、さらには液晶表示装置の具体的構成等に関しては、
適宜変更が可能なことは勿論である。
【００６０】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、液晶表示画面の任意の走査線上の画素にデータ
書き込みを行う場合、当該走査線に書き込みを行う以前
の複数の１水平期間にわたってリセットを行うため、従
来に比べて液晶の応答時間を大幅に短縮することができ
る。したがって、ＴＬ−ＡＦＬＣのような液晶材料自体
が持つ応答速度の速さを生かすことができ、従来では得
られなかった高速応答で動画残像のない液晶表示装置を
実現することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態の液晶表示装置のセル構
造を示す断面図である。
【図２】 同、液晶表示装置の全体構成を示すブロック
図である。
【図３】 第１の形態の液晶表示装置のリセット用ゲー
トドライバーの構成を示すブロック図である。
【図４】 第１の形態の液晶表示装置の駆動方法を説明
するためのタイミングチャートである。
【図５】 第２の形態の液晶表示装置のリセット用ゲー
トドライバーの構成を示すブロック図である。
【図６】 第２の形態の液晶表示装置の駆動方法を説明
するためのタイミングチャートである。
【図７】 ＴＬ−ＡＦＬＣの電圧−透過率曲線を示す図
である。
【符号の説明】
１ アクティブマトリクス基板 ２ 対向基板 ３ スレッシュホールドレス反強誘電性液晶 １２ 駆動回路 １９ ソースドライバー（信号線駆動手段） ２０ ゲートドライバー（走査線駆動手段） ２１ リセット用ソースドライバー（リセット電圧印加
手段） ２２，３０ リセット用ゲートドライバー（リセット電
圧印加手段）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊藤 直樹 東京都大田区雪谷大塚町１番７号 アルプ ス電気株式会社内 Ｆターム(参考） 2H088 EA03 GA04 HA06 JA20 MA10 2H093 NA13 NA16 NA51 NA61 NC21 NC22 NC24 NC34 ND32 NF20 5C006 AA01 AA22 AC28 AF44 AF71 AF81 BA13 BB16 BF03 BF06 BF21 BF22 BF25 BF26 FA11 5C080 AA10 BB05 CC03 DD08 EE30 FF11 JJ02 JJ04 JJ06

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 複数の信号線と複数の走査線とがマトリ
    クス状に配設されて複数の画素が構成されたアクティブ
    マトリクス基板と対向基板との間に反強誘電性液晶が挟
    持され、前記複数の信号線を駆動する信号線駆動手段
    と、前記複数の走査線を駆動する走査線駆動手段と、前
    記複数の走査線のうちの一走査線上の全画素に映像信号
    を書き込むに際し、前記一走査線上の全画素に映像信号
    を書き込む一水平期間以前であって該一水平期間と時間
    的に連続する複数の一水平期間にわたって、前記一走査
    線に隣接し前記一水平期間以降に映像信号が書き込まれ
    る複数の走査線上の全画素に対してこれら全画素に印加
    されている電圧を書き込み前に予めリセットしておくた
    めのリセット電圧を印加するリセット電圧印加手段とを
    具備した駆動回路を有することを特徴とする液晶表示装
    置。
  2. 【請求項２】 複数の信号線と複数の走査線とがマトリ
    クス状に配設されて複数の画素が構成されたアクティブ
    マトリクス基板と対向基板との間に反強誘電性液晶が挟
    持され、前記複数の信号線を駆動する信号線駆動手段
    と、前記複数の走査線を駆動する走査線駆動手段と、前
    記複数の走査線のうちの一走査線上の全画素に映像信号
    を書き込むに際し、前記一走査線上の全画素に映像信号
    を書き込む一水平期間以前であって該一水平期間と時間
    的に離間した複数の一水平期間にわたって、前記一走査
    線と離間し前記一水平期間以降に映像信号が書き込まれ
    る複数の走査線上の全画素に対してこれら全画素に印加
    されている電圧を書き込み前に予めリセットしておくた
    めのリセット電圧を印加するリセット電圧印加手段とを
    具備した駆動回路を有することを特徴とする液晶表示装
    置。
  3. 【請求項３】 前記リセット電圧印加手段において、一
    走査線上の全画素に対する前記リセット電圧の印加が開
    始されてから終了するまでのリセット時間と前記一走査
    線上の全画素に対して前記リセット電圧の印加が終了し
    てから前記映像信号の書き込みが開始するまでの待ち時
    間との和が、１フレーム時間の１／２以下に設定されて
    いることを特徴とする請求項２記載の液晶表示装置。
  4. 【請求項４】 複数の信号線と複数の走査線とがマトリ
    クス状に配設されて複数の画素が構成されたアクティブ
    マトリクス基板と対向基板との間に反強誘電性液晶が挟
    持された液晶表示装置を駆動する方法であって、 前記複数の走査線のうちの一走査線上の全画素に映像信
    号を書き込むに際し、前記一走査線上の全画素に映像信
    号を書き込む一水平期間以前の複数の一水平期間にわた
    って、前記一水平期間以降に映像信号が書き込まれる複
    数の走査線上の全画素に対してリセット電圧を印加して
    前記全画素に印加されている電圧を予めリセットし、つ
    いで、前記リセット電圧が印加された一走査線上の全画
    素に対して、使用する液晶材料で決まる階調電圧の１．
    ５倍以上の駆動電圧を印加して前記映像信号の書き込み
    を行うことを特徴とする液晶表示装置の駆動方法。
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