JP2004006988A - バイポーラトランジスタ - Google Patents
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Abstract
【課題】 層間絶縁膜の薄膜化ができ、ひいてはデバイスの段差を低減することができるように改良されたバイポーラトランジスタを提供する。
【解決手段】 第1のコンタクトホール10内に、第1の導電層15aに接触するように、第1の配線層4が埋め込まれている。第1の配線層4の表面の位置は、層間絶縁膜23の表面と同一か、またはそれ以下にされている。第1の配線層4の表面を絶縁膜5が覆っている。層間絶縁膜23中に、第2の導電層15bの表面を露出させるための第2のコンタクトホール9が設けられている。第2のコンタクトホール9を通って、第2の導電層15bに、第2の配線層6が接続されている。
【選択図】 図1
【解決手段】 第1のコンタクトホール10内に、第1の導電層15aに接触するように、第1の配線層4が埋め込まれている。第1の配線層4の表面の位置は、層間絶縁膜23の表面と同一か、またはそれ以下にされている。第1の配線層4の表面を絶縁膜5が覆っている。層間絶縁膜23中に、第2の導電層15bの表面を露出させるための第2のコンタクトホール9が設けられている。第2のコンタクトホール9を通って、第2の導電層15bに、第2の配線層6が接続されている。
【選択図】 図1
Description
この発明は、デバイスの段差を低減することができるように改良された、バイポーラトランジスタに関するものである。
多層配線構造の半導体装置の場合には、それぞれの配線層は、異なる絶縁層の上に形成される。これらの配線のそれぞれは、絶縁層中に設けられたコンタクトホールを通って、半導体基板の上に形成された導電層に接続される。
図15は上述した多層配線構造を有する半導体装置の一例である、従来のダイナミックランダムアクセスメモリの平面図である。図16は、図15におけるA−A線に沿う断面図である。
これらの図を参照して、ダイナミックランダムアクセスメモリ(DRAM)は半導体基板13を備える。半導体基板13の主表面中に活性領域11を他の活性領域から電気的に分離するためのフィールド酸化膜12が設けられている。半導体基板13の上にゲート絶縁膜14を介在させてゲート電極1が設けられている。半導体基板13の主表面中であって、ゲート電極1の両側に、1対のソース/ドレイン層15a,15bが設けられている。ゲート電極1を覆うように、半導体基板13の上に第1の層間絶縁膜2が設けられている。第1の層間絶縁膜2中に、ソース/ドレイン層の一方15aの表面を露出させるための第1のコンタクトホール10が設けられている。第1のコンタクトホール10を通って、ソース/ドレイン層の一方15aに電気的に接続されるように埋め込みビット配線層4が第1の層間絶縁膜2の上に設けられている。埋め込みビット配線層4の上部は、第1の層間絶縁膜2の表面上に水平方向に張り出している。埋め込みビット配線層4を覆うように、第1の層間絶縁膜2の上に第2の層間絶縁膜51が設けられている。第1の層間絶縁膜2および第2の層間絶縁膜51を貫通するように、ソース/ドレイン層の他方15bの表面を露出させるための第2のコンタクトホール9が設けられている。第2のコンタクトホール9を通ってソース/ドレイン層の他方15bに接続されるように、第2の層間絶縁膜51の上にストレージノード配線6が設けられている。ストレージノード配線6の表面を、キャパシタ絶縁膜16が被覆している。キャパシタ絶縁膜16を介在させて、ストレージノード配線6の表面をセルプレート電極17が被覆している。
次に、図16に示すDRAMの製造方法について説明する。図17を参照して、半導体基板13の主表面中に、活性領域11を他の活性領域から分離するためのフィールド酸化膜12を形成する。半導体基板13の上に、ゲート絶縁膜14を介在させてゲート電極1を形成する。半導体基板13の主表面中であって、ゲート電極1の両側に1対のソース/ドレイン層15a,15bを、不純物注入により、形成する。ゲート電極1を覆うように、半導体基板13の上に第1の層間絶縁膜2を形成する。
図18を参照して、第1の層間絶縁膜2の上にフォトレジスト3を形成する。フォトレジスト3を、ソース/ドレイン層の一方15aの上部分に開口部3aができるように、パターニングする。
図18と図19を参照して、フォトレジスト3をマスクに用いて、第1の層間絶縁膜2をエッチングし、第1の層間絶縁膜2中にソース/ドレイン層の一方15aの表面を露出させるための第1のコンタクトホール10を形成する。フォトレジスト3を除去する。
図20を参照して、第1のコンタクトホール10を通って、ソース/ドレイン層の一方15aに電気的に接続される、埋め込みビット配線を形成するための、導電層18を形成する。導電層18の上に、埋め込みビット線の形状に相当する形状を有するフォトレジスト19を形成する。
図20と図21を参照して、フォトレジスト19をマスクにして導電層18をパターニングし、埋め込みビット配線層4を形成する。フォトレジスト19を除去する。図22を参照して、埋め込みビット配線層4を覆うように第1の層間絶縁膜の上に第2の層間絶縁膜51を形成する。第2の層間絶縁膜51の上に、ポジ型のフォトレジスト20を形成する。フォトレジスト20の上にフォトマスク21を重ね合わせる。フォトマスク21は、ソース/ドレイン層の他方15bの上部分に光を通過させる部分21aを有する。フォトマスク21を用いて、光22をフォトレジスト20に向けて選択的に照射する。図23を参照して、現像を行なうことにより、レジスト20の露光部分を除去する。
図23と図24を参照して、フォトレジスト20をマスクにして、第2の層間絶縁膜51と第1の層間絶縁膜2をエッチングし、ソース/ドレイン層の他方15bの表面を露出させるための第2のコンタクトホール9を形成する。その後、フォトレジスト20を除去する。
図25を参照して、第2のコンタクトホール9を通って、ソース/ドレイン層の他方15bに接続されるように、第2の層間絶縁膜51の上にストレージノード配線6を形成する。ストレージノード配線6の表面を、キャパシタ絶縁膜16で被覆する。キャパシタ絶縁膜16を介在させて、ストレージノード配線6をセルプレート電極17で被覆すると、従来のDRAMが完成する。
従来の多層配線構造の半導体装置は、以上のように製造されていたので、次のような問題点があった。
すなわち、図22と図26を比較参照して、第2のコンタクトホールを形成するとき、フォトマスク21の重ね合わせがずれたときに問題が生じる。
フォトマスク21の重ね合わせがずれると、図26のように、フォトレジスト20中に、開口部がずれて形成される。このような状態で、第1の層間絶縁膜2と第2の層間絶縁膜51をエッチングし、第2のコンタクトホール9を形成すると、図27を参照して、ゲート電極1の表面の一部および埋め込みビット配線層4の表面の一部が露出し、フィールド酸化膜12が削られる。図27と図28を参照して、第2のコンタクトホール9がずれて形成されると、ストレージノード配線6をソース/ドレイン層の他方15bに接続したとき、ストレージノード配線6がゲート電極1および埋め込みビット配線層4にも電気的に接続されたり、フィールド酸化膜が削られることにより、リークなどの原因となる。ひいては、DRAMの信頼性が低下する。したがって、上述の方法では、重ね合わせの精度が非常に厳しく要求されるという問題点があった。
また、図16を参照して、埋め込みビット配線層4が第1の層間絶縁膜2の上にまで張り出しているので、段差が生じ、以後の配線のパターニングがしにくくなるという問題点があった。
それゆえに、この発明の目的は、層間絶縁膜の薄膜化ができ、ひいてはデバイスの段差を低減することができるように改良されたバイポーラトランジスタを提供することにある。
この発明に従うバイポーラトランジスタは、半導体基板と、この半導体基板の表面に互いに離されて形成された第1導電層と第2導電層と、半導体基板の表面であって前記第2導電層中に形成された第3導電層と、半導体基板の上に形成された層間絶縁膜とを備え、層間絶縁膜中には、第1導電層の表面を露出させるための第1のコンタクトホールが設けられている。また、この装置は、第1のコンタクトホール内に前記第1の導電層に接触するように埋め込まれた第1の配線層を備え、第1の配線層の表面の位置は、前記層間絶縁膜の表面と同一か、またはそれ以下にされている。さらに、この装置は、第1の配線層の表面を覆う絶縁膜と、層間絶縁膜中に設けられ、第2導電層の表面を露出させるための第2のコンタクトホールと、第2のコンタクトホールを通って、第2の導電層に接触するように、層間絶縁膜の上に設けられた第2の配線層と、層間絶縁膜中に設けられ、第3導電層の表面を露出させるための第3のコンタクトホールと、第3のコンタクトホールを通って、第3の導電層に接触するように、層間絶縁膜の上に設けれた第3の配線層とを備えている。
この発明によれば、第1の配線層の表面の位置が、層間絶縁膜の表面と同一か、またはそれ以下にされているので、デバイスの段差は低減される。
以下、この発明の実施の形態を図に基づいて説明する。
(実施の形態1)
図1は、実施の形態1に係るDRAMの断面図である。図1を参照して、実施の形態1に係るDRAMは、半導体基板13を備える。半導体基板13の表面中には、活性領域11を他の活性領域から分離するためのフィールド酸化膜12が設けられている。半導体基板13の上に、ゲート絶縁膜14を介在させて、ゲート電極1が設けられている。半導体基板13の表面中であって、ゲート電極1の両側に、導電層である、1対のソース/ドレイン層15a,15bが設けられている。ゲート電極1を覆うように、半導体基板13の上に層間絶縁膜23が設けられている。層間絶縁膜23中に、ソース/ドレイン層の一方15aの表面を露出させるための第1のコンタクトホール10が設けられている。第1のコンタクトホール10内に、ソース/ドレイン層の一方15aに接触するように、埋め込みビット配線層4が埋め込まれている。埋め込みビット配線層4の表面の位置は、層間絶縁膜23の表面と同一にされている。埋め込みビット配線層4の表面の位置は、層間絶縁膜23の表面より下であってもよい。
図1は、実施の形態1に係るDRAMの断面図である。図1を参照して、実施の形態1に係るDRAMは、半導体基板13を備える。半導体基板13の表面中には、活性領域11を他の活性領域から分離するためのフィールド酸化膜12が設けられている。半導体基板13の上に、ゲート絶縁膜14を介在させて、ゲート電極1が設けられている。半導体基板13の表面中であって、ゲート電極1の両側に、導電層である、1対のソース/ドレイン層15a,15bが設けられている。ゲート電極1を覆うように、半導体基板13の上に層間絶縁膜23が設けられている。層間絶縁膜23中に、ソース/ドレイン層の一方15aの表面を露出させるための第1のコンタクトホール10が設けられている。第1のコンタクトホール10内に、ソース/ドレイン層の一方15aに接触するように、埋め込みビット配線層4が埋め込まれている。埋め込みビット配線層4の表面の位置は、層間絶縁膜23の表面と同一にされている。埋め込みビット配線層4の表面の位置は、層間絶縁膜23の表面より下であってもよい。
埋め込みビット配線層4は、第1のコンタクトホール10の側壁面および底面を被覆するように設けられたTiN膜8と、TiN膜8の上に設けられた、ポリシリコン膜またはタングステンシリサイド膜38とからなる。
埋め込みビット配線層4の表面を絶縁膜5が被覆している。絶縁膜5の膜厚は0.05μm以上である。膜厚が0.05μm以下であると、電気的分離を十分に行なえない。層間絶縁膜23中には、また、ソース/ドレイン層の他方15bの表面を露出させるための第2のコンタクトホール9が設けられている。第2のコンタクトホール9を通って、ソース/ドレイン層の他方15bに接続されるように、層間絶縁膜23の上にストレージノード配線6が設けられている。ストレージノード配線6の表面を、キャパシタ絶縁膜16が被覆している。キャパシタ絶縁膜16を介在させて、ストレージノード配線6を覆うように、半導体基板13の上にセルプレート電極17が設けられている。
実施の形態1に係るDRAMにおいては、埋め込みビット配線層4の表面の位置が、層間絶縁膜23の表面の位置と同一か、またはそれより下にされているので、デバイスの段差が低減される。
次に、図1に示すDRAMの製造方法について説明する。図2を参照して、半導体基板13の表面に、活性領域11を他の活性領域から分離するためのフィールド酸化膜12を形成する。半導体基板13の上に、ゲート絶縁膜14を介在させてゲート電極1を形成する。半導体基板1の表面中であって、ゲート電極1の両側に、1対のソース/ドレイン層15a,15bを形成する。ゲート電極1を覆うように、半導体基板13の上に、層間絶縁膜23を形成する。
図3を参照して、層間絶縁膜23の上に、フォトレジスト24を形成する。フォトレジスト24中であって、ソース/ドレイン層の一方15aの上部分かつソース/ドレイン層の他方15bの上部分に開口部9a,10aを形成する。
図3と図4を参照して、フォトレジスト24をマスクにして、層間絶縁膜23をエッチングし、それによって、ソース/ドレイン層の一方15aの表面を露出させるための第1のコンタクトホール10と、ソース/ドレイン層の他方15bの表面を露出させるための第2のコンタクトホール9とを同時に形成する。その後、レジスト24を除去する。
図5を参照して、層間絶縁膜23よりもエッチング速度の速い絶縁膜、たとえば、スピンコートが可能な塗布型酸化膜(スピンオングラス等)7を、第1のコンタクトホール10および第2のコンタクトホール9内に埋め込まれるように、半導体基板13の上に形成する。その後、絶縁膜7をエッチバックし、絶縁膜7の表面の位置が、層間絶縁膜23の表面の位置よりも下になるようにする。
図6を参照して、層間絶縁膜23の上に、フォトレジスト25を形成する。フォトレジスト25の、第1のコンタクトホール10の上部分をパターニングし、開口部25aを形成する。
図6と図7を参照して、フォトレジスト25をマスクにして、絶縁膜7を異方性または等方性あるいは双方によりエッチング除去する。
図8を参照して、第1のコンタクトホール10の側壁面および底面を被覆するように層間絶縁膜23の上に、コリメーションスパッタ法で、TiNをスパッタし、TiN膜8を形成する。その後、第1のコンタクトホール10内に埋め込まれるように、TiN膜8の上に、ポリシリコン膜またはタングステンシリサイド膜48を、CVD法で、形成する。
図8と図9を参照して、ポリシリコン膜またはタングステンシリサイド膜48およびTiN膜8を、エッチバックまたは化学的・機械的研磨法等により研磨することにより、第1のコンタクトホール10内に埋め込まれた埋め込みビット配線層4を形成する。エッチバックまたはCMP法等による研磨の条件は、埋め込みビット配線層4の表面の位置が、層間絶縁膜23の表面と同一かまたはそれ以下になるように選ばれる。
図10を参照して、埋め込みビット配線層4の表面に接触するように、半導体基板の上に第2の絶縁膜27を形成する。
図11を参照して、第2の絶縁膜27の上であって、埋め込みビット配線層4の上部分のみに、レジスト28を形成する。図11と図12を参照して、レジスト28をマスクにして、第2の絶縁膜27をパターニングし、かつ、絶縁膜7を除去する。絶縁膜7のエッチング速度は、層間絶縁膜23のそれよりも速いので、このときのエッチング時、層間絶縁膜23はエッチングされない。絶縁膜7の除去により、ソース/ドレイン領域の他方15bの表面が露出する。
図13を参照して、第2のコンタクトホール9内に埋め込まれるように、半導体基板13の上にポリシリコン膜を形成し、これをパターニングして、ストレージノード配線6を形成する。その後、ストレージノード配線6の表面を、キャパシタ絶縁膜16で被覆する。キャパシタ絶縁膜16を介在させて、ストレージノード配線6を被覆するように、セルプレート電極17を形成すると、DRAMが完成する。
本実施の形態によれば、図3と図4を参照して、レジスト膜24中に、第1のコンタクトホール10を形成するための開口部10aと第2のコンタクトホールを形成するための開口部9aを同時に形成するので、第1のコンタクトホールと第2のコンタクトホールの互いの位置がずれることはない。また、フォトマスクをレジストに重ねる工程が1回減り、トータルの重ね合わせの精度は、従来法に比べて、向上する。その結果、微細加工におけるマージンが拡大する。また、図4を参照して、第1のコンタクトホール10と第2のコンタクトホール9を同時に形成するので、層間絶縁膜を1層形成すれば十分である。そのため、トータルの層間絶縁膜の膜厚を、従来よりも薄くすることができ、ひいては、デバイスの段差を低減させることができる。
(実施の形態2)
実施の形態1においては、半導体装置の例として、DRAMを例示したが、この発明はこれに限られるものでなく、本発明を図14に示すようなバイポーラトランジスタに適用することもできる。
実施の形態1においては、半導体装置の例として、DRAMを例示したが、この発明はこれに限られるものでなく、本発明を図14に示すようなバイポーラトランジスタに適用することもできる。
図1と図14を比較参照して、一方のストレージノード配線6がコレクタ電極29に相当し、埋め込みビット配線層4がベース電極30に相当し、他方のストレージノード配線6がエミッタ電極31に相当する。このようなバイポーラトランジスタに、本発明を適用しても、層間絶縁膜の膜厚を、薄くでき、ひいてはデバイスの段差を低減することができる。
また、図14に示すバイポーラトランジスタの形成は、図2〜図13に示す方法に準じて行なえる。その結果、コレクタ電極29を形成するためのコンタクトホール29a、ベース電極30を形成するためのコンタクトホール30a、エミッタ電極31を形成するためのコンタクトホール31aを形成するにあたって、これらを同時に形成するので、トータルの重ね合わせ精度を従来法に比べて向上させることができる。
4 埋め込みビット配線層、6 ストレージノード配線、9 第2のコンタクトホール、10 第1のコンタクトホール、13 半導体基板、15 ソース/ドレイン層、23 層間絶縁膜。
Claims (1)
- 半導体基板と、
前記半導体基板の表面に互いに離されて形成された第1導電層と第2導電層と、
前記半導体基板の表面であって前記第2導電層中に形成された第3導電層と、
前記半導体基板の上に形成された層間絶縁膜と、を備え、
前記層間絶縁膜中には、前記第1導電層の表面を露出させるための第1のコンタクトホールが設けられており、
当該装置は、また、前記第1のコンタクトホール内に前記第1の導電層に接触するように埋め込まれた第1の配線層、を備え、
前記第1の配線層の表面の位置は、前記層間絶縁膜の表面と同一か、またはそれ以下にされており、
当該装置は、さらに、
前記第1の配線層の表面を覆う絶縁膜と、
前記層間絶縁膜中に設けられ、前記第2導電層の表面を露出させるための第2のコンタクトホールと、
前記第2のコンタクトホールを通って、前記第2の導電層に接触するように、前記層間絶縁膜の上に設けられた第2の配線層と、
前記層間絶縁膜中に設けられ、前記第3導電層の表面を露出させるための第3のコンタクトホールと、
前記第3のコンタクトホールを通って、前記第3の導電層に接触するように、前記層間絶縁膜の上に設けられた第3の配線層と、
を備えたバイポーラトランジスタ。
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