JP2003535455A - 単極素子の製造 - Google Patents
単極素子の製造Info
- Publication number
- JP2003535455A JP2003535455A JP2001547664A JP2001547664A JP2003535455A JP 2003535455 A JP2003535455 A JP 2003535455A JP 2001547664 A JP2001547664 A JP 2001547664A JP 2001547664 A JP2001547664 A JP 2001547664A JP 2003535455 A JP2003535455 A JP 2003535455A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- layer
- conductivity type
- opening
- vertical
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 239000011810 insulating material Substances 0.000 claims abstract description 7
- 239000000758 substrate Substances 0.000 claims description 27
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 16
- 229910052710 silicon Inorganic materials 0.000 claims description 15
- 239000010703 silicon Substances 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 5
- 238000009792 diffusion process Methods 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- 239000011248 coating agent Substances 0.000 claims description 2
- 238000000576 coating method Methods 0.000 claims description 2
- 238000002347 injection Methods 0.000 claims 1
- 239000007924 injection Substances 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 description 13
- 230000005684 electric field Effects 0.000 description 10
- 239000002184 metal Substances 0.000 description 5
- 238000002513 implantation Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 230000002441 reversible effect Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 230000005404 monopole Effects 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 239000012467 final product Substances 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012774 insulation material Substances 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- XUIMIQQOPSSXEZ-RNFDNDRNSA-N silicon-32 atom Chemical compound [32Si] XUIMIQQOPSSXEZ-RNFDNDRNSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/6609—Diodes
- H01L29/66143—Schottky diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
- H01L29/0623—Buried supplementary region, e.g. buried guard ring
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/872—Schottky diodes
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 垂直型の単極素子を提供する。
【解決手段】 第2導電型(N)の薄い層(32)に埋め込まれる第1導電型(P)の、領域(34)を有する。該領域は少なくともひとつの同じ水平レベルの上に分布し、相互に独立である。該領域には絶縁材料(70)がもうけられる。
Description
【0001】
本発明は垂直モノリシック形態での単極素子の製造に関する。下記の記述は特
にシリコン基板に垂直形態で形成されるショットキーダイオード型の素子に関す
る。
にシリコン基板に垂直形態で形成されるショットキーダイオード型の素子に関す
る。
【0002】
図1は従来のショットキーダイオードの構造を示す。この構造は半導体基板1
を有し、例えば第1導電型、例えばN型、の重くドープした単結晶シリコンで作
られる。カソード層2は基板1を被覆する。金属層3はN型カソード2に対しシ
ョットキー接触を形成する。
を有し、例えば第1導電型、例えばN型、の重くドープした単結晶シリコンで作
られる。カソード層2は基板1を被覆する。金属層3はN型カソード2に対しシ
ョットキー接触を形成する。
【0003】
層2の厚さの選択によりショットキーダイオードの逆降伏電圧が決定する。
【0004】
図2は、図1の軸A−A’にそった厚さ方向の電界Eの変化を示す。明瞭化の
ために、図2の曲線10の異なる部分が図1の対応する領域に点線で結合される
。
ために、図2の曲線10の異なる部分が図1の対応する領域に点線で結合される
。
【0005】
このような均質の構造で、厚さ単位当りの電界の変化はドープレベルに比例す
る。つまり、電界はドープが重くなると急速に低下する。従って、電界は急速に
基板1の0値に降下する。降伏電圧は軸と曲線10の間にふくまれる面積に比例
するので、高い降伏電圧を得るためには、層2のドープを最小にしてその厚さを
最大にしなければならない。
る。つまり、電界はドープが重くなると急速に低下する。従って、電界は急速に
基板1の0値に降下する。降伏電圧は軸と曲線10の間にふくまれる面積に比例
するので、高い降伏電圧を得るためには、層2のドープを最小にしてその厚さを
最大にしなければならない。
【0006】
単極素子の製造では反対の制限も考慮しなければならない。図1に示すダイオ
ードのような単極素子は出来るだけ小さな抵抗(Ron)と、逆バイアスされた
ときに、出来るだけ高い降伏電圧を持たなければならない。単極素子のオン状態
抵抗を最小化するためには、軽くドープした層(層2)の厚さを最小化し、この
層のドープを最大化しなければならない。
ードのような単極素子は出来るだけ小さな抵抗(Ron)と、逆バイアスされた
ときに、出来るだけ高い降伏電圧を持たなければならない。単極素子のオン状態
抵抗を最小化するためには、軽くドープした層(層2)の厚さを最小化し、この
層のドープを最大化しなければならない。
【0007】
抵抗Ronに影響を与えずに、降伏電圧を最適化するために図3に示す構造が
知られている。図3で、垂直ショットキーダイオードは単結晶シリコン半導体基
板31をふくみ、これは第1導電型、例えばN型で重くドープされ、層32で被
覆されている。層32は基板31と同じ半導体材料で形成されているが、より軽
くドープされている。層32はショットキーダイオードのカソードを形成する。
金属層33が層32をカバーする。金属層33はN型シリコン32とショットキ
ー接触を形成するように選択される。
知られている。図3で、垂直ショットキーダイオードは単結晶シリコン半導体基
板31をふくみ、これは第1導電型、例えばN型で重くドープされ、層32で被
覆されている。層32は基板31と同じ半導体材料で形成されているが、より軽
くドープされている。層32はショットキーダイオードのカソードを形成する。
金属層33が層32をカバーする。金属層33はN型シリコン32とショットキ
ー接触を形成するように選択される。
【0008】
層32は非常に重くドープしたP型シリコン領域つまり島34をふくむ。島3
4は少なくともひとつの水平レベルの上に分布する(図3の実施例では2つのレ
ベルの上)。
4は少なくともひとつの水平レベルの上に分布する(図3の実施例では2つのレ
ベルの上)。
【0009】
島34は分離して、層32に埋め込まれる。異なる水平レベルの島34は同じ
垂直線の上にほぼ分布する。
垂直線の上にほぼ分布する。
【0010】
図4は、図3の構造の厚さにそった電界Eの変化を示す。図4は、図3の軸A
−A’にそって観察される。
−A’にそって観察される。
【0011】
図2と図4の比較から明らかなように、図3の構造で重くドープしたP型領域
34を挿入したことにより、厚さ単位当りの電界Eの変化が修飾されている。島
34はN型層32よりも非常に重くドープされているので、島34で生成される
負の電荷は、層2の正の電荷よりも多い。従って、電界は島34をふくむ各水平
領域で反転増加する。ドープと島34の数を設定することにより、空間電荷領域
はほとんど無限に広がる。従って、逆バイアスでは、層32と島34で形成され
るカソードは擬似的に真性層として動作する。従って、厚さ単位当りの電界の変
化は平均的に大きく減少する。従って、層32の与えられたドープレベルに対し
て、図4の軸と曲線で限定される面積が図2の対応する面積と比較して増加する
ことに示されるように、降伏電圧は増加する。
34を挿入したことにより、厚さ単位当りの電界Eの変化が修飾されている。島
34はN型層32よりも非常に重くドープされているので、島34で生成される
負の電荷は、層2の正の電荷よりも多い。従って、電界は島34をふくむ各水平
領域で反転増加する。ドープと島34の数を設定することにより、空間電荷領域
はほとんど無限に広がる。従って、逆バイアスでは、層32と島34で形成され
るカソードは擬似的に真性層として動作する。従って、厚さ単位当りの電界の変
化は平均的に大きく減少する。従って、層32の与えられたドープレベルに対し
て、図4の軸と曲線で限定される面積が図2の対応する面積と比較して増加する
ことに示されるように、降伏電圧は増加する。
【0012】
従って、図3の構造は所定の降伏電圧で従来の構造よりも小さな抵抗の単極素
子を可能とする。
子を可能とする。
【0013】
島をもつ構造の実現は、例えば、ドイツ特許19,815,907(1999
年5月27日)、特許出願DE19,631,872及びWO99/26,29
6、及びフランス特許2,361,750(1978年3月10日)に記載され
ている。これらの文献はエピタキシャル層32の成長の間に注入/拡散を行うこ
とで、図3と同様の構造を提供する。
年5月27日)、特許出願DE19,631,872及びWO99/26,29
6、及びフランス特許2,361,750(1978年3月10日)に記載され
ている。これらの文献はエピタキシャル層32の成長の間に注入/拡散を行うこ
とで、図3と同様の構造を提供する。
【0014】
エピタキシャル成長を繰り返し中断することは、上記技術の欠点である。実際
、このようにして得られる厚い層32は不規則構造を有する。構造の不規則性は
最終製品の性能を変化させる。
、このようにして得られる厚い層32は不規則構造を有する。構造の不規則性は
最終製品の性能を変化させる。
【0015】
本発明の目的は所定の降伏電圧と低いオン状態抵抗をもつ垂直型の単極素子の
製造方法を提供することにある。本発明は又そのようにして得られた素子を目的
とする。
製造方法を提供することにある。本発明は又そのようにして得られた素子を目的
とする。
【0016】
前記目的を達成するための本発明の特徴は、第2導電型の厚い層の中に埋め込
まれる第1導電型の領域をふくみ、該領域は少なくとも一つの同じ水平レベルに
わたって分布し、相互に独立である、垂直型単極素子において、前記の独立の領
域は絶縁材料で充填された柱の下、側又は周囲に埋め込まれている垂直型単極素
子にある。
まれる第1導電型の領域をふくみ、該領域は少なくとも一つの同じ水平レベルに
わたって分布し、相互に独立である、垂直型単極素子において、前記の独立の領
域は絶縁材料で充填された柱の下、側又は周囲に埋め込まれている垂直型単極素
子にある。
【0017】
本発明の実施例によると、少なくとも2つのレベルをふくみ、連続するレベル
の前記独立の領域はほぼ垂直方向に整列している。
の前記独立の領域はほぼ垂直方向に整列している。
【0018】
本発明の実施例によると、前記独立の領域がリングである。
【0019】
本発明の実施例によると、最も深いレベルは非リング型の領域をふくむ。
【0020】
本発明の別の特徴は、
(a)基板をカバーし、基板と同じ導電型で基板より軽くドープされる厚いシ
リコン層の中に開口を形成し、 (b)前記開口の壁と底を酸化シリコン層で被覆し、 (c)前記開口の底を通した注入/拡散により、前記基板と逆の導電型の領域
を形成し、 (d)前記開口を絶縁材料で充填する、所定の導電型のシリコン基板の中に垂
直型の単極素子を製造する方法にある。
リコン層の中に開口を形成し、 (b)前記開口の壁と底を酸化シリコン層で被覆し、 (c)前記開口の底を通した注入/拡散により、前記基板と逆の導電型の領域
を形成し、 (d)前記開口を絶縁材料で充填する、所定の導電型のシリコン基板の中に垂
直型の単極素子を製造する方法にある。
【0021】
本発明の実施例によると、前記開口を充填する前記ステップの前に、前記ステ
ップ(a)−(c)を少なくとも1回繰り返し、はじめの開口が前記シリコン層
に連なる。
ップ(a)−(c)を少なくとも1回繰り返し、はじめの開口が前記シリコン層
に連なる。
【0022】
本発明の実施例によると、前記基板と同じ導電型のシリコン層にショットキー
ダイオードのカソードが形成される。
ダイオードのカソードが形成される。
【0023】
本発明の実施例によると、基板と同じ導電型のシリコン層にMOSトランジス
タのドレインが形成される。
タのドレインが形成される。
【0024】
図5Aに示すように、基板61は、基板61と同じドープ型、例えばN型の単
極シリコン層62により当初カバーされる。層62は、ショットキーダイオード
のカソードを形成するもので、基板61よりも軽くドープされている。層62を
マスク65によりエッチングして、開口66を形成する。基板61と層62は任
意の適当な方法で得られる。例えば、層62は基板61の上でエピタキシャル成
長で得ることができ、又は基板61と層62は始めに同じ半導体領域にあり、次
に、注入/拡散動作でドープの差を与える。
極シリコン層62により当初カバーされる。層62は、ショットキーダイオード
のカソードを形成するもので、基板61よりも軽くドープされている。層62を
マスク65によりエッチングして、開口66を形成する。基板61と層62は任
意の適当な方法で得られる。例えば、層62は基板61の上でエピタキシャル成
長で得ることができ、又は基板61と層62は始めに同じ半導体領域にあり、次
に、注入/拡散動作でドープの差を与える。
【0025】
次のステップで、図5Bに示すように、絶縁層67、例えば酸化シリコン層(
SiO2)、が開口66の壁と底に形成される。次に、P型ドーパントが開口6
6の底で注入され、その後加熱して重くドープしたP型領域641を形成する。
SiO2)、が開口66の壁と底に形成される。次に、P型ドーパントが開口6
6の底で注入され、その後加熱して重くドープしたP型領域641を形成する。
【0026】
次のステップで、図5Cに示すように、層67、領域641、層62を異方性
エッチングして、開口66に連続する開口68を形成する。従って、開口68の
上部は拡散リング641で囲まれる。次に開口68の壁と底は薄い絶縁層69、
例えば酸化シリコンで覆われる。
エッチングして、開口66に連続する開口68を形成する。従って、開口68の
上部は拡散リング641で囲まれる。次に開口68の壁と底は薄い絶縁層69、
例えば酸化シリコンで覆われる。
【0027】
次に、図5Bで説明した注入動作を再度行って、重くドープしたP型領域64
2を形成する。
2を形成する。
【0028】
次のステップで、図5Dに示すように、開口66、68が絶縁材料70で充填
される。次にマスク65を除去して、得られた構造は平坦となる。最後に、層6
2とショットキー接触をする金属層63を構造体の全体に付着する。
される。次にマスク65を除去して、得られた構造は平坦となる。最後に、層6
2とショットキー接触をする金属層63を構造体の全体に付着する。
【0029】
図5Dで説明したステップのマスク65の除去、開口66−68の材料70に
よる充填、及び金属層63の付着を終了する前に、図5Cで説明したステップを
複数回繰り返して、リング641と同様の重くドープしたP型リングを複数の水
平レベルに形成することができる。
よる充填、及び金属層63の付着を終了する前に、図5Cで説明したステップを
複数回繰り返して、リング641と同様の重くドープしたP型リングを複数の水
平レベルに形成することができる。
【0030】
中間のリングと底の領域が前述の説明の島に対応することに注目するべきであ
る。従って、図3と図4で説明したのと同様の利点が得られる。
る。従って、図3と図4で説明したのと同様の利点が得られる。
【0031】
本発明による方法と装置の利点は、図5で説明したように、均質なカソード領
域の形成である。
域の形成である。
【0032】
異なるリング641、642の数、大きさ、位置、及びドーピングを所望の性
能に従って適応させることは当業者に容易である。例えば、従来の技術では、約
600Vの降伏電圧を得るために、カソード層(図1の2)の厚さは約40μm
、ドーピングレベルは2.2×1014atoms/cm3が用いられ、オン状
態抵抗は6.7Ω・nm2である。本発明によると、約3.5×1017ato
ms/cm3にドープした1μm幅の酸化シリコン柱のまわりに10μmだけ垂
直に離した3群のP型リングを使用して、40μmのオーダの同じ厚さのエピタ
キシャル層(図5Dの62)による600Vの同じ降伏電圧に対し、カソードド
ーピングは1015atoms/cm3のオーダに増加し、オン状態抵抗は約3
Ω・mm2が得られた。
能に従って適応させることは当業者に容易である。例えば、従来の技術では、約
600Vの降伏電圧を得るために、カソード層(図1の2)の厚さは約40μm
、ドーピングレベルは2.2×1014atoms/cm3が用いられ、オン状
態抵抗は6.7Ω・nm2である。本発明によると、約3.5×1017ato
ms/cm3にドープした1μm幅の酸化シリコン柱のまわりに10μmだけ垂
直に離した3群のP型リングを使用して、40μmのオーダの同じ厚さのエピタ
キシャル層(図5Dの62)による600Vの同じ降伏電圧に対し、カソードド
ーピングは1015atoms/cm3のオーダに増加し、オン状態抵抗は約3
Ω・mm2が得られた。
【0033】
非限定的な例として、図5に関連してショックレーダイオードのカソードにシ
リコンの島を形成する例を記述した。しかし、MOSトランジスタのドレインの
形成に際し、図5A−図5Dの説明と同様に、絶縁材料の垂直柱の周りに、非常
に重くドープしたP型シリコンリングを形成することが可能である。
リコンの島を形成する例を記述した。しかし、MOSトランジスタのドレインの
形成に際し、図5A−図5Dの説明と同様に、絶縁材料の垂直柱の周りに、非常
に重くドープしたP型シリコンリングを形成することが可能である。
【0034】
本発明の種々の変形、修飾、改良が当業者に可能である。特に、図5Dに関連
して記述した操作は任意の順番で実施可能である。従って、開口66−68を充
填してから、層65を除去し、CMP法によるつや出しによる単一ステップによ
り構造を平坦化することができる。
して記述した操作は任意の順番で実施可能である。従って、開口66−68を充
填してから、層65を除去し、CMP法によるつや出しによる単一ステップによ
り構造を平坦化することができる。
【0035】
さらに、本発明は任意の単極素子の垂直構成に応用することができ、所定の降
伏電圧に対するオン抵抗を減少させ、又は、オン抵抗を増加させずに降伏電圧を
改善することができる。
伏電圧に対するオン抵抗を減少させ、又は、オン抵抗を増加させずに降伏電圧を
改善することができる。
【図1】
従来のショットキーダイオード構造の断面を部分的に示す。
【図2】
図1の構造の厚さにそった電界の変化を示す。
【図3】
所定の降伏電圧と減少したオン状態抵抗をもつショットキーダイオード構造の
断面を部分的に示す。
断面を部分的に示す。
【図4】
図3の構造の厚さにそった電界の変化を示す。
【図5A】
本発明による垂直モノリシックショットキーダイオードの製造ステップを示す
。
。
【図5B】
本発明による垂直モノリシックショットキーダイオードの製造ステップを示す
。
。
【図5C】
本発明による垂直モノリシックショットキーダイオードの製造ステップを示す
。
。
【図5D】
本発明による垂直モノリシックショットキーダイオードの製造ステップを示す
。
。
61 基板
62 単極シリコン層
65 マスク
66 開口
67 絶縁層
68 開口
69 絶縁層
70 絶縁材料
641、642 重くドープしたP型層
Claims (8)
- 【請求項1】 第2導電型(N)の厚い層(62)の中に埋め込まれる第1
導電型(P)の領域(641、642)をふくみ、該領域は少なくともひとつの
同じ水平レベルにわたって分布し、相互に独立である、垂直型単極素子において
、 前記の独立の領域は絶縁材料(70)で充填された柱の下、側又は周囲に埋め
込まれていることを特徴とする、垂直型単極素子。 - 【請求項2】 少なくとも2つのレベルをふくみ、連続するレベルの前記独
立の領域(641、642)はほぼ垂直方向に整列している、請求項1記載の素
子。 - 【請求項3】 前記独立の領域(641)がリングである、請求項2記載の
素子。 - 【請求項4】 最も深いレベルは非リング型の領域(642)をふくむ、請
求項3記載の素子。 - 【請求項5】 (a)基板をカバーし、基板と同じ導電型で基板より軽くド
ープされる厚いシリコン層(62)の中に開口(66)を形成し、 (b)前記開口の壁と底を酸化シリコン層(67)で被覆し、 (c)前記開口の底を通した注入/拡散により、前記基板と逆の導電型(P)
の領域(641)を形成し、 (d)前記開口を絶縁材料(70)で充填する、ことを特徴とする、所定の導
電型(N)のシリコン基板(61)の中に垂直型の単極素子を製造する方法。 - 【請求項6】 前記開口(66、68)を充填する前記ステップ(d)の前
に、前記ステップ(a)−(c)を少なくとも1回繰り返し、はじめの開口が前
記シリコン層(62)に連なる、請求項5記載の素子。 - 【請求項7】 前記基板(61)と同じ導電型(N)のシリコン層(62)
にショットキーダイオードのカソードが形成される、請求項5又は6記載の方法
。 - 【請求項8】 基板と同じ導電型(N)のシリコン層(62)にMOSトラ
ンジスタのドレインが形成される、請求項5又は6記載の方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR99/16291 | 1999-12-22 | ||
FR9916291A FR2803094B1 (fr) | 1999-12-22 | 1999-12-22 | Fabrication de composants unipolaires |
PCT/FR2000/003655 WO2001047028A1 (fr) | 1999-12-22 | 2000-12-21 | Fabrication de composants unipolaires |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2003535455A true JP2003535455A (ja) | 2003-11-25 |
Family
ID=9553668
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001547664A Withdrawn JP2003535455A (ja) | 1999-12-22 | 2000-12-21 | 単極素子の製造 |
Country Status (6)
Country | Link |
---|---|
US (2) | US6903413B2 (ja) |
EP (1) | EP1240672B1 (ja) |
JP (1) | JP2003535455A (ja) |
DE (1) | DE60028816T2 (ja) |
FR (1) | FR2803094B1 (ja) |
WO (1) | WO2001047028A1 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007311822A (ja) * | 2007-07-23 | 2007-11-29 | Toshiba Corp | ショットキーバリヤダイオード |
JP2013065898A (ja) * | 2005-12-27 | 2013-04-11 | Power Integrations Inc | 高速回復整流器構造体の装置および方法 |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6351009B1 (en) * | 1999-03-01 | 2002-02-26 | Fairchild Semiconductor Corporation | MOS-gated device having a buried gate and process for forming same |
US20060157745A1 (en) * | 2005-01-18 | 2006-07-20 | Stmicroelectronics S.A. | Vertical unipolar component with a low leakage current |
US8080848B2 (en) | 2006-05-11 | 2011-12-20 | Fairchild Semiconductor Corporation | High voltage semiconductor device with lateral series capacitive structure |
US20080296636A1 (en) * | 2007-05-31 | 2008-12-04 | Darwish Mohamed N | Devices and integrated circuits including lateral floating capacitively coupled structures |
US8193565B2 (en) | 2008-04-18 | 2012-06-05 | Fairchild Semiconductor Corporation | Multi-level lateral floating coupled capacitor transistor structures |
US7943989B2 (en) * | 2008-12-31 | 2011-05-17 | Alpha And Omega Semiconductor Incorporated | Nano-tube MOSFET technology and devices |
US8624302B2 (en) * | 2010-02-05 | 2014-01-07 | Fairchild Semiconductor Corporation | Structure and method for post oxidation silicon trench bottom shaping |
US8704296B2 (en) | 2012-02-29 | 2014-04-22 | Fairchild Semiconductor Corporation | Trench junction field-effect transistor |
CN108063166A (zh) * | 2016-11-09 | 2018-05-22 | 朱江 | 一种沟槽结构肖特基半导体装置及其制备方法 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB1558506A (en) * | 1976-08-09 | 1980-01-03 | Mullard Ltd | Semiconductor devices having a rectifying metalto-semicondductor junction |
JPS57181172A (en) * | 1981-04-30 | 1982-11-08 | Toshiba Corp | Schottky barrier diode and manufacture thereof |
CA2064146C (en) | 1991-03-28 | 1997-08-12 | Hisashi Ariyoshi | Schottky barrier diode and a method of manufacturing thereof |
JP2809253B2 (ja) * | 1992-10-02 | 1998-10-08 | 富士電機株式会社 | 注入制御型ショットキーバリア整流素子 |
JP3272242B2 (ja) * | 1995-06-09 | 2002-04-08 | 三洋電機株式会社 | 半導体装置 |
US5895951A (en) * | 1996-04-05 | 1999-04-20 | Megamos Corporation | MOSFET structure and fabrication process implemented by forming deep and narrow doping regions through doping trenches |
DE19631872C2 (de) * | 1996-08-07 | 2003-04-17 | Daimler Chrysler Ag | Vertikales Halbleiterbauelement |
SE9704149D0 (sv) | 1997-11-13 | 1997-11-13 | Abb Research Ltd | A semiconductor device of SiC and a transistor of SiC having an insulated gate |
DE19815907C1 (de) * | 1998-04-08 | 1999-05-27 | Siemens Ag | Durch Feldeffekt steuerbares Halbleiterbauelement |
JP2003533889A (ja) * | 2000-05-13 | 2003-11-11 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | トレンチゲート半導体装置 |
US6656797B2 (en) * | 2001-12-31 | 2003-12-02 | General Semiconductor, Inc. | High voltage power MOSFET having a voltage sustaining region that includes doped columns formed by trench etching and ion implantation |
-
1999
- 1999-12-22 FR FR9916291A patent/FR2803094B1/fr not_active Expired - Fee Related
-
2000
- 2000-12-21 JP JP2001547664A patent/JP2003535455A/ja not_active Withdrawn
- 2000-12-21 US US10/168,040 patent/US6903413B2/en not_active Expired - Lifetime
- 2000-12-21 DE DE60028816T patent/DE60028816T2/de not_active Expired - Fee Related
- 2000-12-21 WO PCT/FR2000/003655 patent/WO2001047028A1/fr active IP Right Grant
- 2000-12-21 EP EP00993557A patent/EP1240672B1/fr not_active Expired - Lifetime
-
2005
- 2005-04-27 US US11/115,791 patent/US7220644B2/en not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013065898A (ja) * | 2005-12-27 | 2013-04-11 | Power Integrations Inc | 高速回復整流器構造体の装置および方法 |
JP2007311822A (ja) * | 2007-07-23 | 2007-11-29 | Toshiba Corp | ショットキーバリヤダイオード |
Also Published As
Publication number | Publication date |
---|---|
FR2803094A1 (fr) | 2001-06-29 |
EP1240672B1 (fr) | 2006-06-14 |
FR2803094B1 (fr) | 2003-07-25 |
WO2001047028A1 (fr) | 2001-06-28 |
EP1240672A1 (fr) | 2002-09-18 |
DE60028816D1 (de) | 2006-07-27 |
US20050202636A1 (en) | 2005-09-15 |
US7220644B2 (en) | 2007-05-22 |
US20030057442A1 (en) | 2003-03-27 |
DE60028816T2 (de) | 2007-01-18 |
US6903413B2 (en) | 2005-06-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9722020B2 (en) | Super junction semiconductor device having columnar super junction regions extending into a drift layer | |
EP1842236B1 (en) | Manufacturing process for high voltage semiconductor device | |
JP4880199B2 (ja) | トレンチのエッチングおよび反対にドープされたポリシリコンの領域からの拡散によって形成されるドープカラムを含む電圧維持領域を有する高電圧電力mosfet | |
US9450062B2 (en) | Semiconductor device having polysilicon plugs with silicide crystallites | |
US6818947B2 (en) | Buried gate-field termination structure | |
KR100295063B1 (ko) | 트렌치게이트구조의전력반도체장치및그제조방법 | |
US7554137B2 (en) | Power semiconductor component with charge compensation structure and method for the fabrication thereof | |
US7253477B2 (en) | Semiconductor device edge termination structure | |
US10685955B2 (en) | Trench diode and method of forming the same | |
US6365942B1 (en) | MOS-gated power device with doped polysilicon body and process for forming same | |
US7220644B2 (en) | Single-pole component manufacturing | |
US20120018800A1 (en) | Trench Superjunction MOSFET with Thin EPI Process | |
US6180441B1 (en) | Bar field effect transistor | |
JP4741187B2 (ja) | ドープカラムを含む高電圧電力mosfet | |
TW201251031A (en) | Method of forming semiconductor device having deep trench charge compensation regions | |
US8853779B2 (en) | Process for manufacturing a power semiconductor device having charge-balance columnar structures on a non-planar surface, and corresponding power semiconductor device | |
JP2000196069A (ja) | 絶縁ゲ―ト型電界効果トランジスタ、半導体ボディ、電界効果トランジスタを作成する方法、および半導体ボディを作成する方法 | |
US7851300B2 (en) | Method of fabricating a trench gate MOSFET for maximizing breakdown voltage | |
JP5529908B2 (ja) | 電荷補償構造を有するパワー半導体素子の製造方法 | |
JP3357793B2 (ja) | 半導体装置及びその製造方法 | |
US6979624B2 (en) | Reduced mask count buried layer process | |
JPH11233616A (ja) | 半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080304 |