JP2003522412A - 埋込形チャネル電界効果トランジスタを含む半導体デバイスの製造方法 - Google Patents
埋込形チャネル電界効果トランジスタを含む半導体デバイスの製造方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
(57)【要約】
埋込形チャネル電界効果トランジスタを含む半導体デバイスを製造する方法が、前記電界効果トランジスタを実現するために、活性層（３）を含む基板上に半導体層の積層構造体を形成するステップと、ゲート窪み（Ａ４）と呼ばれる窪みを前記活性層に形成して、ソース電極及びドレイン電極間にチャネルを構成するステップと、前記ゲート窪み（Ａ４）中の活性層（３）と接触するサブミクロンのゲート電極（Ｇ）を形成するステップとを含み、ゲート窪みの厚さ（Ｗｒｉ）及びゲート長（ＬＧｏ）がそれぞれの所定の値を有するように製造され、これによってゲート（Ｇ）及びゲート窪みの端部（３１）間に画定されるアクセス領域が、前記所定の値（Ｗｒｉ、ＬＧｏ）から引き出され、連続する勾配を有する飽和電流特性に従ってトランジスタが機能することを可能とするに十分小さいアクセス領域幅（２Δｏ）を有する。
Description
【０００１】
本発明は、埋込形チャネル電界効果トランジスタを含む半導体デバイスの製造
方法において、活性層を含む基板上に積層構造体を形成するステップと、前記活
性層にゲート窪みと呼ばれる窪みを形成してソース電極及びドレイン電極間にチ
ャネルを構成するステップと、前記ゲート窪み中で活性層と接触するゲート電極
を形成するステップとからなる、前記電界効果トランジスタを実現するための製
造方法に関する。
方法において、活性層を含む基板上に積層構造体を形成するステップと、前記活
性層にゲート窪みと呼ばれる窪みを形成してソース電極及びドレイン電極間にチ
ャネルを構成するステップと、前記ゲート窪み中で活性層と接触するゲート電極
を形成するステップとからなる、前記電界効果トランジスタを実現するための製
造方法に関する。
【０００２】
本発明は、例えば、ＩＩＩ乃至Ｖ族半導体材料技術でモノリシックに集積され
たマイクロ波周波数回路（ＭＭＩＣ）の製造などの分野に応用される。
たマイクロ波周波数回路（ＭＭＩＣ）の製造などの分野に応用される。
【０００３】
埋込チャネルを持つ電界効果トランジスタを製造する方法は、特許EP 0 690 5
06号から知られている。この方法は、窪みゲートを持つＮ−ＯＦＦトランジスタ
及びＮ−ＯＮトランジスタを同時に製造するステップを含んでいる。前記のトラ
ンジスタを製造するために、これらのステップには、基板上にＧａＡｌＡｓ製の
活性層及びＧａＡｓ製のキャップ層を堆積するステップを含む。この活性層は非
零アルミニウム含有物を有し、一方キャップ層はアルミニウムを含んでいない。
ソース電極及びドレイン電極のオーム接触が最初に形成される。次に、第１のフ
ォトレジスト層がキャップ層上に堆積されて、ソース電極及びドレイン電極を覆
う。ゲートコンタクトを形成するためのゲート開口が前記第１のフォトレジスト
層に形成される。ゲート窪み及びゲート電極の形成には、フッ素化合物のプラズ
マを用いフォトレジストゲートを介してキャップ層をエッチングして、フッ化ア
ルミニウムを形成することにより活性層の上方表面にストッパ層を形成するステ
ップと、ストッパ層を除去するステップと、活性層をエッチングして、エンハン
スメントトランジスタのゲート窪みの第１の部分を形成し、その間に、デプレッ
ショントランジスタを保護層で覆うステップと、次に、前記保護層を除去して、
２つのゲート窪みを、形成されるべきＮ−ＯＦＦトランジスタ及びＮ−ＯＮトラ
ンジスタに対応する底部レベルにまで掘るステップと、ゲート窪み中に金属材料
を堆積して、フォトレジスト開口の幅に等しい長さを有するゲートを形成するス
テップとが含まれる。この方法の間、半導体層に形成される開口は、アンダーエ
ッチングを実行するエッチング技法を用いてフォトレジストゲート開口より大き
くする。
06号から知られている。この方法は、窪みゲートを持つＮ−ＯＦＦトランジスタ
及びＮ−ＯＮトランジスタを同時に製造するステップを含んでいる。前記のトラ
ンジスタを製造するために、これらのステップには、基板上にＧａＡｌＡｓ製の
活性層及びＧａＡｓ製のキャップ層を堆積するステップを含む。この活性層は非
零アルミニウム含有物を有し、一方キャップ層はアルミニウムを含んでいない。
ソース電極及びドレイン電極のオーム接触が最初に形成される。次に、第１のフ
ォトレジスト層がキャップ層上に堆積されて、ソース電極及びドレイン電極を覆
う。ゲートコンタクトを形成するためのゲート開口が前記第１のフォトレジスト
層に形成される。ゲート窪み及びゲート電極の形成には、フッ素化合物のプラズ
マを用いフォトレジストゲートを介してキャップ層をエッチングして、フッ化ア
ルミニウムを形成することにより活性層の上方表面にストッパ層を形成するステ
ップと、ストッパ層を除去するステップと、活性層をエッチングして、エンハン
スメントトランジスタのゲート窪みの第１の部分を形成し、その間に、デプレッ
ショントランジスタを保護層で覆うステップと、次に、前記保護層を除去して、
２つのゲート窪みを、形成されるべきＮ−ＯＦＦトランジスタ及びＮ−ＯＮトラ
ンジスタに対応する底部レベルにまで掘るステップと、ゲート窪み中に金属材料
を堆積して、フォトレジスト開口の幅に等しい長さを有するゲートを形成するス
テップとが含まれる。この方法の間、半導体層に形成される開口は、アンダーエ
ッチングを実行するエッチング技法を用いてフォトレジストゲート開口より大き
くする。
【０００４】
現在電界効果トランジスタにはいくつかのタイプが存在するが、その中には、
ゲートがソースと同電位にあるときには常時導通（Ｎ−ＯＮ）であり、ゲート電
位がソース電位より負にある場合にはデプレッションを通してピンチオフするト
ランジスタや、ゲートがソースと同電位にあるときには常時ピンチオフ（Ｎ−Ｏ
ＦＦ）し、ゲート電位がソース電位より正になると、エンハンスメントによって
導通するトランジスタなどがある。これらの電界効果トランジスタにおいては、
ゲート電極の下方にある活性層は所与の厚さを有しているが、これはデプレッシ
ョン型トランジスタにおけるよりエンハンスメント型トランジスタにおける方が
小さい。ＧａＡｓ化合物などのＩＩＩ−Ｖ族の材料で実現される集積半導体デバ
イスにおいては、増幅用トランジスタはエンハンスメント型トランジスタによっ
て実現されるが、電荷はデプレッション型トランジスタで形成される活性形態で
実現される。
ゲートがソースと同電位にあるときには常時導通（Ｎ−ＯＮ）であり、ゲート電
位がソース電位より負にある場合にはデプレッションを通してピンチオフするト
ランジスタや、ゲートがソースと同電位にあるときには常時ピンチオフ（Ｎ−Ｏ
ＦＦ）し、ゲート電位がソース電位より正になると、エンハンスメントによって
導通するトランジスタなどがある。これらの電界効果トランジスタにおいては、
ゲート電極の下方にある活性層は所与の厚さを有しているが、これはデプレッシ
ョン型トランジスタにおけるよりエンハンスメント型トランジスタにおける方が
小さい。ＧａＡｓ化合物などのＩＩＩ−Ｖ族の材料で実現される集積半導体デバ
イスにおいては、増幅用トランジスタはエンハンスメント型トランジスタによっ
て実現されるが、電荷はデプレッション型トランジスタで形成される活性形態で
実現される。
【０００５】
例えば真空状態又は空気中においては、活性層が持つドーピングされたＧａＡ
ｓ材料はフェルミレベルによって決まる表面張力を有し、この表面状態は禁止帯
の中心にあり、その値は−０．５Ｖ台にある。この結果、活性層は、ゲートコン
タクトのどちらかの側のいわゆるアクセス領域において通常空乏状態となるが、
このアクセス領域は、したがって、通常非導通状態である。デプレッション型ト
ランジスタ（Ｎ−ＯＮ）では、この表面効果は大して有害なものではないが、そ
れは、活性層はゲートの下方では比較的厚く、このため、負のゲート電圧によっ
て、またゲート自体の下方にある活性層が空乏状態となって、トランジスタが完
全に非導通状態となる瞬間までトランジスタを常時導通状態とするからである。
ゲート下方の活性層が薄いエンハンスメント型トランジスタ（Ｎオフ）において
は、この表面効果は常に非常に有害であるが、それは、空乏化したアクセス領域
が、ゲートのどちらかの側の厚さに対して活性層の無視できない部分を占有する
からである。これらの空乏化したアクセス領域は、ソースに対して正のゲート電
圧を印加しても導通状態にはならず、実質的にゲートの下方にある活性層だけを
エンハンスし、したがって、発生する電子の数は期待したほど多くない。加えて
、飽和速度が減少する。したがって、発生した電子の数と飽和速度によって決ま
る飽和電流がその分だけ減少する。 上記の引用文書は、これらの空乏化したアクセス領域が提示する問題を解決す
るものではない。
ｓ材料はフェルミレベルによって決まる表面張力を有し、この表面状態は禁止帯
の中心にあり、その値は−０．５Ｖ台にある。この結果、活性層は、ゲートコン
タクトのどちらかの側のいわゆるアクセス領域において通常空乏状態となるが、
このアクセス領域は、したがって、通常非導通状態である。デプレッション型ト
ランジスタ（Ｎ−ＯＮ）では、この表面効果は大して有害なものではないが、そ
れは、活性層はゲートの下方では比較的厚く、このため、負のゲート電圧によっ
て、またゲート自体の下方にある活性層が空乏状態となって、トランジスタが完
全に非導通状態となる瞬間までトランジスタを常時導通状態とするからである。
ゲート下方の活性層が薄いエンハンスメント型トランジスタ（Ｎオフ）において
は、この表面効果は常に非常に有害であるが、それは、空乏化したアクセス領域
が、ゲートのどちらかの側の厚さに対して活性層の無視できない部分を占有する
からである。これらの空乏化したアクセス領域は、ソースに対して正のゲート電
圧を印加しても導通状態にはならず、実質的にゲートの下方にある活性層だけを
エンハンスし、したがって、発生する電子の数は期待したほど多くない。加えて
、飽和速度が減少する。したがって、発生した電子の数と飽和速度によって決ま
る飽和電流がその分だけ減少する。 上記の引用文書は、これらの空乏化したアクセス領域が提示する問題を解決す
るものではない。
【０００６】
この問題は、特に、半導体デバイスの分野で現在必要とされている０．２μｍ
未満という非常に小さいゲート長を有し、また、例えばこのゲート長台の値の非
常の狭いアクセス領域を有する窪みゲートを備えたトランジスタを実現する際に
発生する。この問題は特に、エンハンスメント型トランジスタ（Ｎ−ＯＦＦ）の
場合には深刻である。例えば、この問題は、一般的には０．２５乃至０．３０μ
ｍという小さい合計幅を持つ窪み中に配置された、一般的に０．１μｍという小
さいゲート長を持つゲートを有するトランジスタを形成する場合に発生する。こ
の場合、アクセス領域の合計幅は、０．１５乃至０．２０μｍ台である。キンク
効果と呼ばれるこの問題は、飽和電流特性を持つ勾配が不連続になると現れる。
この特徴は、所与のゲート・ソース電圧に対するドレイン・ソース電圧の関数と
して決まるドレイン・ソース電流の曲線である。したがって、ドレイン・ソース
電圧が３Ｖ未満の場合、−０．１Ｖと＋０．４Ｖとの間のピンチオフ電圧を有す
るＮ−ＯＦＦトランジスタを考えると、飽和電流特性は、余り十分には急峻でな
い第１の勾配を示す。ドレイン・ソース電圧が３Ｖを超える値に到達すると、前
記飽和電流はより急峻な第２の別の勾配を示す。ここで、このような小さいゲー
ト長を有し、また、０．５Ｖから４Ｖ又は５Ｖの範囲のドレイン・ソース電圧で
動作するトランジスタを配置する必要があり得る。飽和電流特性が不連続になる
ということは、このような小さいゲート長と狭いアクセス領域を有し、前記のド
レイン・ソース電圧で正しく動作するこのような窪みゲートを用いることは不可
能であることを示している。
未満という非常に小さいゲート長を有し、また、例えばこのゲート長台の値の非
常の狭いアクセス領域を有する窪みゲートを備えたトランジスタを実現する際に
発生する。この問題は特に、エンハンスメント型トランジスタ（Ｎ−ＯＦＦ）の
場合には深刻である。例えば、この問題は、一般的には０．２５乃至０．３０μ
ｍという小さい合計幅を持つ窪み中に配置された、一般的に０．１μｍという小
さいゲート長を持つゲートを有するトランジスタを形成する場合に発生する。こ
の場合、アクセス領域の合計幅は、０．１５乃至０．２０μｍ台である。キンク
効果と呼ばれるこの問題は、飽和電流特性を持つ勾配が不連続になると現れる。
この特徴は、所与のゲート・ソース電圧に対するドレイン・ソース電圧の関数と
して決まるドレイン・ソース電流の曲線である。したがって、ドレイン・ソース
電圧が３Ｖ未満の場合、−０．１Ｖと＋０．４Ｖとの間のピンチオフ電圧を有す
るＮ−ＯＦＦトランジスタを考えると、飽和電流特性は、余り十分には急峻でな
い第１の勾配を示す。ドレイン・ソース電圧が３Ｖを超える値に到達すると、前
記飽和電流はより急峻な第２の別の勾配を示す。ここで、このような小さいゲー
ト長を有し、また、０．５Ｖから４Ｖ又は５Ｖの範囲のドレイン・ソース電圧で
動作するトランジスタを配置する必要があり得る。飽和電流特性が不連続になる
ということは、このような小さいゲート長と狭いアクセス領域を有し、前記のド
レイン・ソース電圧で正しく動作するこのような窪みゲートを用いることは不可
能であることを示している。
【０００７】
他の問題は、このような小さい寸法を有するトランジスタは非常に製造しにく
いと言う事実である。したがって、製造方法は非常に簡便で、ステップの数や層
の数をできるだけ少なくしなければならないが、これ自体が困難である。
いと言う事実である。したがって、製造方法は非常に簡便で、ステップの数や層
の数をできるだけ少なくしなければならないが、これ自体が困難である。
【０００８】
本発明の目的は、０．２μｍ未満のゲート長と改善された飽和電流特性を有す
る一窪みゲートを持つ電界効果トランジスタを含む半導体デバイスを、非常に簡
単な技術を含む製造方法を用いて、低コストで大量にかつ正確な性能を持つよう
に提供することにある。本発明の他の目的は、低雑音で高ビットレートの応用分
野で用いられるこのような電界効果トランジスタを含む半導体デバイスを提供す
ることにある。
る一窪みゲートを持つ電界効果トランジスタを含む半導体デバイスを、非常に簡
単な技術を含む製造方法を用いて、低コストで大量にかつ正確な性能を持つよう
に提供することにある。本発明の他の目的は、低雑音で高ビットレートの応用分
野で用いられるこのような電界効果トランジスタを含む半導体デバイスを提供す
ることにある。
【０００９】
このようなトランジスタを含む半導体デバイスの製造方法が請求項１に記載さ
れている。本発明によれば、飽和電流特性曲線が不連続にあるというキンク効果
問題は、トランジスタ中のゲート長が０．２μｍ未満であり、また、アクセス領
域の合計幅がゲート長に対して余り長くなりすぎると発生することが分かってい
る。本方法によって、この問題を解決でき、また、０．２μｍ未満のゲート長を
有するエンハンスメント型又はデプレッション型のトランジスタを簡単な方法手
段で得る目的で利用可能である。
れている。本発明によれば、飽和電流特性曲線が不連続にあるというキンク効果
問題は、トランジスタ中のゲート長が０．２μｍ未満であり、また、アクセス領
域の合計幅がゲート長に対して余り長くなりすぎると発生することが分かってい
る。本方法によって、この問題を解決でき、また、０．２μｍ未満のゲート長を
有するエンハンスメント型又はデプレッション型のトランジスタを簡単な方法手
段で得る目的で利用可能である。
【００１０】
本発明を、添付図面を参照して説明する。
本発明はモノリシックマイクロ波集積回路（ＭＭＩＣ）等の半導体デバイスの
製造に関する。そのような半導体デバイスは図１Ａ及び図１Ｂに見られるように
、少なくとも１つの半導体活性層３を半導体基板１上に積層させた電界効果トラ
ンジスタを含んでいる。好ましい実施形態では、活性層３は低い抵抗率の半導体
キャップ層４によって覆われる。電界効果トランジスタはまた半導体層上にソー
ス電極Ｓ及びドレイン電極Ｄを有し、それらの間には底部３２及び端部３１を持
つゲート窪み３１、３２によってチャネルが実現されている。さらにこのトラン
ジスタは、この窪み３１、３２の底部３２において活性層３と接触するゲート電
極Ｇを備えている。横断方向寸法は図の軸Ｘ’−Ｘに沿って測定される。ゲート
の端部と対向する窪みの端部の間の幅は、アクセス領域幅Δｏと呼ばれる。さら
に合計アクセス領域幅２Δｏが考慮される。ゲート長はＬＧｏで表される。合計
窪み幅はＷＲｉで表される。
製造に関する。そのような半導体デバイスは図１Ａ及び図１Ｂに見られるように
、少なくとも１つの半導体活性層３を半導体基板１上に積層させた電界効果トラ
ンジスタを含んでいる。好ましい実施形態では、活性層３は低い抵抗率の半導体
キャップ層４によって覆われる。電界効果トランジスタはまた半導体層上にソー
ス電極Ｓ及びドレイン電極Ｄを有し、それらの間には底部３２及び端部３１を持
つゲート窪み３１、３２によってチャネルが実現されている。さらにこのトラン
ジスタは、この窪み３１、３２の底部３２において活性層３と接触するゲート電
極Ｇを備えている。横断方向寸法は図の軸Ｘ’−Ｘに沿って測定される。ゲート
の端部と対向する窪みの端部の間の幅は、アクセス領域幅Δｏと呼ばれる。さら
に合計アクセス領域幅２Δｏが考慮される。ゲート長はＬＧｏで表される。合計
窪み幅はＷＲｉで表される。
【００１１】
本発明によれば、０．２５μｍ乃至０．３０μｍの範囲の合計幅を持つゲート
窪み内に０．１μｍのゲート長を堆積させた電界効果トランジスタを製造する第
１の方法によって機能的問題が生じることがわかった。前記の方法では０．１μ
ｍのゲート長とその結果の０．１５乃至０．２０μｍのアクセス領域幅２Δｏが
適切であると考えられた。その理由は、現在の技術ではそれらの値は可能な限り
小さいからである。しかしながら、一定のゲート・ソース電圧ＶＧＳにおけるド
レイン・ソース電流ＩＤＳ対ドレイン・ソース電圧ＶＤＳ曲線を表す図２Ａを参
照すると、各電流飽和特性曲線の勾配の不連続性によって現れる電界効果トラン
ジスタの誤動作（キンク効果）が発生する。−０．１Ｖ乃至０．４Ｖ間のピンチ
オフ電圧を持つＮ−ＯＦＦタイプのそのような電界効果トランジスタに対しては
、ドレイン・ソース電圧が３Ｖより小さい場合、各飽和電流曲線の勾配はほとん
ど平坦であり、これは大きな問題である。飽和電流は、ドレイン・ソース電圧が
アクセス領域幅２Δｏによって決まるある値より大きくなった場合だけ急峻な勾
配になる。ゲート長ＬＧｏに対するそのアクセス領域幅２Δｏが大きくなればな
るほど、誤動作はより重大になる。言いかえれば、所与の窪み幅に対してゲート
長が小さいほど、誤動作は重大になる。逆に、本発明に従って設計されたトラン
ジスタでは誤動作は取り除かれた。図２Ｂを参照すると、これはそのトランジス
タの飽和電流特性曲線を表しており、その曲線は連続的で一様な勾配を表してい
る（キンク効果が解消されている）。
窪み内に０．１μｍのゲート長を堆積させた電界効果トランジスタを製造する第
１の方法によって機能的問題が生じることがわかった。前記の方法では０．１μ
ｍのゲート長とその結果の０．１５乃至０．２０μｍのアクセス領域幅２Δｏが
適切であると考えられた。その理由は、現在の技術ではそれらの値は可能な限り
小さいからである。しかしながら、一定のゲート・ソース電圧ＶＧＳにおけるド
レイン・ソース電流ＩＤＳ対ドレイン・ソース電圧ＶＤＳ曲線を表す図２Ａを参
照すると、各電流飽和特性曲線の勾配の不連続性によって現れる電界効果トラン
ジスタの誤動作（キンク効果）が発生する。−０．１Ｖ乃至０．４Ｖ間のピンチ
オフ電圧を持つＮ−ＯＦＦタイプのそのような電界効果トランジスタに対しては
、ドレイン・ソース電圧が３Ｖより小さい場合、各飽和電流曲線の勾配はほとん
ど平坦であり、これは大きな問題である。飽和電流は、ドレイン・ソース電圧が
アクセス領域幅２Δｏによって決まるある値より大きくなった場合だけ急峻な勾
配になる。ゲート長ＬＧｏに対するそのアクセス領域幅２Δｏが大きくなればな
るほど、誤動作はより重大になる。言いかえれば、所与の窪み幅に対してゲート
長が小さいほど、誤動作は重大になる。逆に、本発明に従って設計されたトラン
ジスタでは誤動作は取り除かれた。図２Ｂを参照すると、これはそのトランジス
タの飽和電流特性曲線を表しており、その曲線は連続的で一様な勾配を表してい
る（キンク効果が解消されている）。
【００１２】
電界効果トランジスタではアクセス領域幅２Δｏが最大になると、ゲートアク
セスにおいて電流の飽和が最大になる。これは、活性層の厚さが最小であるその
アクセス領域における活性層上面近傍の電子「ディザーション（desertion）」
によるものである。ゲート長が最小の場合、一般的に０．２μｍより小さい場合
に、この電子「ディザーション」現象はさらに重要になる。ドレイン・ソース電
圧が十分な値に達すると電子ディザーションは克服される。この現象は飽和電流
特性勾配の不連続をもたらす。本発明は、現在の技術で知られる限りできるだけ
小さい合計窪み幅を実現するように求められ、またかなり拡大されたトランジス
タゲート長を実現することを求められず、しかしながら適切に減少されたアクセ
ス領域幅を実現するように求められるという事実に起因するそのようなトランジ
スタの製造の困難な問題を解決することを目的とする。
セスにおいて電流の飽和が最大になる。これは、活性層の厚さが最小であるその
アクセス領域における活性層上面近傍の電子「ディザーション（desertion）」
によるものである。ゲート長が最小の場合、一般的に０．２μｍより小さい場合
に、この電子「ディザーション」現象はさらに重要になる。ドレイン・ソース電
圧が十分な値に達すると電子ディザーションは克服される。この現象は飽和電流
特性勾配の不連続をもたらす。本発明は、現在の技術で知られる限りできるだけ
小さい合計窪み幅を実現するように求められ、またかなり拡大されたトランジス
タゲート長を実現することを求められず、しかしながら適切に減少されたアクセ
ス領域幅を実現するように求められるという事実に起因するそのようなトランジ
スタの製造の困難な問題を解決することを目的とする。
【００１３】
本方法では、合計窪み幅ＷＲｉはこの場合０．２０μｍ乃至０．２５μｍの範
囲でありそれは前記の方法よりも小さく、さらにゲート長ＬＧｏは０．１３μｍ
であるのが望ましく、従ってアクセス領域幅２Δｏはこの場合０．０７μｍ乃至
０．１２μｍの範囲内にある。本方法によって、上に検討された可能な０．１μ
ｍのゲート長に対して実質的に拡大されてはいないゲート長ＬＧｏと、可能な限
り小さい窪み合計幅ＷＲｉとを持つトランジスタが提供され、したがってアクセ
ス領域幅２Δｏが適切に縮小され、それによってトランジスタの飽和電流特性曲
線ＩＤＳ／ＶＤＳは図２Ｂの曲線のように連続的な勾配を提示することが可能に
なる。窪み幅の０．０５μｍの減少とゲート長の０．０３μｍの増大はアクセス
領域幅2Δｏの０．０８μｍのわずかな減少をもたらし、それはアクセス領域の
問題の解決とともにゲート長の０．０３μｍのいくらかの増大の解決にとって最
も重要で必要十分なものである。そのような小さな相違によって飽和電流特性の
問題が解決される。従って本発明は、そのような適切な寸法を持つことによって
前記の欠陥を克服する電界効果トランジスタを製造する方法を提供する。その方
法は、適切な値の合計ゲート窪み幅ＷＲｉ、アクセス領域幅２Δｏ、及びゲート
長ＬＧｏを持つゲート電極Ｇを形成するステップにおいてただ１つのフォトレジ
スト層を用いるので、特に簡単なものである。
囲でありそれは前記の方法よりも小さく、さらにゲート長ＬＧｏは０．１３μｍ
であるのが望ましく、従ってアクセス領域幅２Δｏはこの場合０．０７μｍ乃至
０．１２μｍの範囲内にある。本方法によって、上に検討された可能な０．１μ
ｍのゲート長に対して実質的に拡大されてはいないゲート長ＬＧｏと、可能な限
り小さい窪み合計幅ＷＲｉとを持つトランジスタが提供され、したがってアクセ
ス領域幅２Δｏが適切に縮小され、それによってトランジスタの飽和電流特性曲
線ＩＤＳ／ＶＤＳは図２Ｂの曲線のように連続的な勾配を提示することが可能に
なる。窪み幅の０．０５μｍの減少とゲート長の０．０３μｍの増大はアクセス
領域幅2Δｏの０．０８μｍのわずかな減少をもたらし、それはアクセス領域の
問題の解決とともにゲート長の０．０３μｍのいくらかの増大の解決にとって最
も重要で必要十分なものである。そのような小さな相違によって飽和電流特性の
問題が解決される。従って本発明は、そのような適切な寸法を持つことによって
前記の欠陥を克服する電界効果トランジスタを製造する方法を提供する。その方
法は、適切な値の合計ゲート窪み幅ＷＲｉ、アクセス領域幅２Δｏ、及びゲート
長ＬＧｏを持つゲート電極Ｇを形成するステップにおいてただ１つのフォトレジ
スト層を用いるので、特に簡単なものである。
【００１４】
図１Ａ及び１Ｂにおけるトランジスタは高電子移動度タイプ（ＨＥＭＴ）であ
り、それは基板１上に実現される活性層を形成する積層構造体内に異なる電子親
和力を持つ少なくとも２つの層を備えることによってヘテロ接合を形成するが、
そのヘテロ接合は第１の禁止帯幅を持つ第１の材料でできた下方活性層１２とよ
り大きな禁止帯幅を持つ第２の材料でできた上方活性層３を備えて、間に界面１
９を持つ第１の層１２を有するヘテロ構造体を形成する。図１Ａ及び１ＢではＨ
ＥＭＴの構造体を形成するために、ｎ＋＋が強くドーピングされたキャップ層４
があれば効果的である。このキャップ層は、オームソース及びドレインコンタク
トＳ、Ｄの下方に置かれた領域の半導体層の伝導性を増大させることによってソ
ース抵抗及びドレイン抵抗を減少させる機能、並びに、材料９が金属−半導体合
金を形成するための共晶材料９であるために前記オームコンタクトＳ及びＤの材
料９の融解中に機械的及び電気的に妨害される、チャネル領域とオームソース及
びドレインコンタクトＳ、Ｄの下方にある領域との間の空間的な分離を形成する
機能を有している。
り、それは基板１上に実現される活性層を形成する積層構造体内に異なる電子親
和力を持つ少なくとも２つの層を備えることによってヘテロ接合を形成するが、
そのヘテロ接合は第１の禁止帯幅を持つ第１の材料でできた下方活性層１２とよ
り大きな禁止帯幅を持つ第２の材料でできた上方活性層３を備えて、間に界面１
９を持つ第１の層１２を有するヘテロ構造体を形成する。図１Ａ及び１ＢではＨ
ＥＭＴの構造体を形成するために、ｎ＋＋が強くドーピングされたキャップ層４
があれば効果的である。このキャップ層は、オームソース及びドレインコンタク
トＳ、Ｄの下方に置かれた領域の半導体層の伝導性を増大させることによってソ
ース抵抗及びドレイン抵抗を減少させる機能、並びに、材料９が金属−半導体合
金を形成するための共晶材料９であるために前記オームコンタクトＳ及びＤの材
料９の融解中に機械的及び電気的に妨害される、チャネル領域とオームソース及
びドレインコンタクトＳ、Ｄの下方にある領域との間の空間的な分離を形成する
機能を有している。
【００１５】
ＨＥＭＴ構造体はさらに上方活性層３の材料上に直接堆積させられたゲートＧ
の金属パッド８を備えることによって、活性層３の底部から即ちヘテロ構造体の
界面１９から非常に正確な距離３０だけ離れて存在するショットキーバリヤを形
成する。この距離３０は上方活性層３の有効な厚さを表し、トランジスタの動作
即ちピンチオフ電圧を決定し、それによってエンハンスメント型又は代わりにデ
プレッション型のトランジスタが形成される。例えば、エンハンスメント電界効
果トランジスタ（Ｎ−ＯＦＦ）では、ゲートコンタクトＧとヘテロ構造体の界面
１９との間に約２０ｎｍの距離がある。このトランジスタは、０ｍＶ乃至＋７０
０ｍＶの範囲のゲート・ソース電圧、及び、０．１Ｖ乃至＋０．３Ｖの範囲の、
典型的には＋０．１Ｖのピンチオフ電圧で動作する。この電界効果トランジスタ
は、図２Ｂに見られるような向上した飽和電流特性曲線を示すだけでなく、低雑
音高ビットレート回路への適用にも適している。前記のトランジスタでは、ゲー
ト窪み下方にある活性層３の部分３０は意図的にドーピングしないのが望ましい
。
の金属パッド８を備えることによって、活性層３の底部から即ちヘテロ構造体の
界面１９から非常に正確な距離３０だけ離れて存在するショットキーバリヤを形
成する。この距離３０は上方活性層３の有効な厚さを表し、トランジスタの動作
即ちピンチオフ電圧を決定し、それによってエンハンスメント型又は代わりにデ
プレッション型のトランジスタが形成される。例えば、エンハンスメント電界効
果トランジスタ（Ｎ−ＯＦＦ）では、ゲートコンタクトＧとヘテロ構造体の界面
１９との間に約２０ｎｍの距離がある。このトランジスタは、０ｍＶ乃至＋７０
０ｍＶの範囲のゲート・ソース電圧、及び、０．１Ｖ乃至＋０．３Ｖの範囲の、
典型的には＋０．１Ｖのピンチオフ電圧で動作する。この電界効果トランジスタ
は、図２Ｂに見られるような向上した飽和電流特性曲線を示すだけでなく、低雑
音高ビットレート回路への適用にも適している。前記のトランジスタでは、ゲー
ト窪み下方にある活性層３の部分３０は意図的にドーピングしないのが望ましい
。
【００１６】
図１Ｂを参照すると、トランジスタを含む半導体デバイスの上面はＤＬとラベ
ル付けされ、ソースＳ、ドレインＤ及びゲートＧに対応するそれらの上面の上に
はコンタクトパッドＳＰ、ＤＰ及びＧＰが備えられている。前述のように、１レ
ベル窪みゲート並びにソース電極コンタクト及びドレイン電極コンタクトを持つ
電界効果トランジスタを実現するための有効な方法は、図３Ａ乃至３Ｈに表され
るいくつかのステップを含む。
ル付けされ、ソースＳ、ドレインＤ及びゲートＧに対応するそれらの上面の上に
はコンタクトパッドＳＰ、ＤＰ及びＧＰが備えられている。前述のように、１レ
ベル窪みゲート並びにソース電極コンタクト及びドレイン電極コンタクトを持つ
電界効果トランジスタを実現するための有効な方法は、図３Ａ乃至３Ｈに表され
るいくつかのステップを含む。
【００１７】
ａ）図３Ａを参照すると電界効果トランジスタを形成するための方法は、半絶
縁性の砒化ガリウムからの基板１の形成と、ショットキー層と呼ばれる砒化ガリ
ウム（ＧａＡｓ）の活性層３の形成とを含んでいる。好ましい実施形態ではトラ
ンジスタＨＥＭＴを形成するための方法には、半絶縁性砒化ガリウム（ＧａＡｓ
）からの基板１の形成と、１００乃至１０００ｎｍの範囲内の厚さ、望ましくは
３００ｎｍの厚さを有し、砒化ガリウム（ＧａＡｓ）を意図的に含有しないバッ
ファ層と呼ばれる層２の形成と、約２２％のインジウム濃度を有し、ゲート窪み
下方は意図的にドーピングされておらず、約０乃至３０ｎｍの厚さ、望ましくは
１０ｎｍの厚さを有するチャネル層と称されるガリウム−砒化インジウム（Ｇａ
ＩｎＡｓ）の層１２の形成と、１０乃至１００ｎｍ、望ましくは５０ｎｍの厚さ
を有し、アルミニウム濃度がゼロでなく０．１％であれば十分で約２２％であれ
ば望ましく、意図的にドーピングされていないショットキー層と称されるガリウ
ム−砒化アルミニウム（ＧａＡｌＡｓ）の層３の形成と、半導体材料がアルミニ
ウムを含有せず、１０１８×ｃｍ−３より高い濃度でｎ＋＋が強度にドーピング
されており、厚さが５乃至１００ｎｍ、望ましくは５０ｎｍであるようなキャッ
プ層４の形成と、が含まれる。ガリウム−砒化インジウム（ＧａＩｎＡｓ）チャ
ネル層１２は所与の禁止帯幅を持つが、ガリウム−砒化アルミニウム（ＧａＡｌ
Ａｓ）のショットキー層３はより大きな禁止帯幅を持つ。この配置に従うＨＥＭ
Ｔは仮像的であると呼ばれる。異なる禁止帯幅の層１２と３の界面１９において
、二次元的な電子ガスがそれ自体ＨＥＭＴを形成する。
縁性の砒化ガリウムからの基板１の形成と、ショットキー層と呼ばれる砒化ガリ
ウム（ＧａＡｓ）の活性層３の形成とを含んでいる。好ましい実施形態ではトラ
ンジスタＨＥＭＴを形成するための方法には、半絶縁性砒化ガリウム（ＧａＡｓ
）からの基板１の形成と、１００乃至１０００ｎｍの範囲内の厚さ、望ましくは
３００ｎｍの厚さを有し、砒化ガリウム（ＧａＡｓ）を意図的に含有しないバッ
ファ層と呼ばれる層２の形成と、約２２％のインジウム濃度を有し、ゲート窪み
下方は意図的にドーピングされておらず、約０乃至３０ｎｍの厚さ、望ましくは
１０ｎｍの厚さを有するチャネル層と称されるガリウム−砒化インジウム（Ｇａ
ＩｎＡｓ）の層１２の形成と、１０乃至１００ｎｍ、望ましくは５０ｎｍの厚さ
を有し、アルミニウム濃度がゼロでなく０．１％であれば十分で約２２％であれ
ば望ましく、意図的にドーピングされていないショットキー層と称されるガリウ
ム−砒化アルミニウム（ＧａＡｌＡｓ）の層３の形成と、半導体材料がアルミニ
ウムを含有せず、１０１８×ｃｍ−３より高い濃度でｎ＋＋が強度にドーピング
されており、厚さが５乃至１００ｎｍ、望ましくは５０ｎｍであるようなキャッ
プ層４の形成と、が含まれる。ガリウム−砒化インジウム（ＧａＩｎＡｓ）チャ
ネル層１２は所与の禁止帯幅を持つが、ガリウム−砒化アルミニウム（ＧａＡｌ
Ａｓ）のショットキー層３はより大きな禁止帯幅を持つ。この配置に従うＨＥＭ
Ｔは仮像的であると呼ばれる。異なる禁止帯幅の層１２と３の界面１９において
、二次元的な電子ガスがそれ自体ＨＥＭＴを形成する。
【００１８】
半導体材料層の積層は例えばエピタキシャル成長によって達成され、そのため
に分子線エピタキシ又は有機金属気相成長法等の当業者に周知の技術が有効に用
いられる。それから方法はトランジスタの電極を形成するステップを含む。
に分子線エピタキシ又は有機金属気相成長法等の当業者に周知の技術が有効に用
いられる。それから方法はトランジスタの電極を形成するステップを含む。
【００１９】
ｂ）図３Ｂを参照すると、ソースＳ及びドレインＤのオームコンタクトをまず
形成して、エッチング中にドレイン・ソース電流を制御することによってチャネ
ルを形成するための窪みのエッチング深度を非常に簡単に監視できるようにする
ことが有効である。この方法を用いると窪みをエッチングするステップは、適切
な電流が得られたとき即ち層３０の適切な厚さが得られたときに完了する。この
ステップは、次のサブステップを含む。
形成して、エッチング中にドレイン・ソース電流を制御することによってチャネ
ルを形成するための窪みのエッチング深度を非常に簡単に監視できるようにする
ことが有効である。この方法を用いると窪みをエッチングするステップは、適切
な電流が得られたとき即ち層３０の適切な厚さが得られたときに完了する。この
ステップは、次のサブステップを含む。
【００２０】
積層半導体層の上の異なる絶縁性及び展開特性を有するＰＨＲ１及びＰＨＲ２
により表される２つの重ね合わせられたフォトレジスト層の形成、並びに、第１
のフォトレジスト層ＰＨＲ１が第２のフォトレジスト層ＰＨＲ２に対してアンダ
ーエッチングされるように、その重ね合わされたフォトレジスト層内における標
準的な光露光技術による開口ＡＳ及びＡＤの形成。これらの開口ＡＳ及びＡＤは
、ソースＳ及びドレインＤの電極を画定するのに適したものである。例えば第１
のフォトレジスト層ＰＨＲ１は（２００ｎｍのＵＶにおいて絶縁される）ＰＭＭ
Ａ型であるものとしてよく、第２のフォトレジスト層は（３００ｎｍのＵＶにお
いて絶縁される）ＡＺ型であるものとしてよい。
により表される２つの重ね合わせられたフォトレジスト層の形成、並びに、第１
のフォトレジスト層ＰＨＲ１が第２のフォトレジスト層ＰＨＲ２に対してアンダ
ーエッチングされるように、その重ね合わされたフォトレジスト層内における標
準的な光露光技術による開口ＡＳ及びＡＤの形成。これらの開口ＡＳ及びＡＤは
、ソースＳ及びドレインＤの電極を画定するのに適したものである。例えば第１
のフォトレジスト層ＰＨＲ１は（２００ｎｍのＵＶにおいて絶縁される）ＰＭＭ
Ａ型であるものとしてよく、第２のフォトレジスト層は（３００ｎｍのＵＶにお
いて絶縁される）ＡＺ型であるものとしてよい。
【００２１】
下にある半導体層の上面の開口ＡＳ及びＡＤ内にオームコンタクトＳ及びＤを
形成するための金属層９の堆積。これらの開口ＡＳ及びＡＤ以外の他の領域に堆
積された金属層９は、例えば２つのフォトレジスト層ＰＨＲ１及びＰＨＲ２を剥
離除去する方法によって取り除かれる。
形成するための金属層９の堆積。これらの開口ＡＳ及びＡＤ以外の他の領域に堆
積された金属層９は、例えば２つのフォトレジスト層ＰＨＲ１及びＰＨＲ２を剥
離除去する方法によって取り除かれる。
【００２２】
次に、ゲート窪みを実現する方法が、以下に説明される引き続くステップで実
行される。 ｃ）図３Ｃに示される、誘電体層の形成。それはフォトレジストであるのが望
ましく、マスク層Ｒで表され、ステップｂ）によって提供されるシステムの上面
を覆い、電子ビーム露光技術を用いて直接的に書き込みされる種類のものである
。例えばフォトレジスト層ＲはＰＭＭＡ型であってもよい。
行される。 ｃ）図３Ｃに示される、誘電体層の形成。それはフォトレジストであるのが望
ましく、マスク層Ｒで表され、ステップｂ）によって提供されるシステムの上面
を覆い、電子ビーム露光技術を用いて直接的に書き込みされる種類のものである
。例えばフォトレジスト層ＲはＰＭＭＡ型であってもよい。
【００２３】
ｄ）図３Ｄに示される、フォトレジスト層Ｒ内における第１の幅ＬＧｉを有す
る第１の開口Ａ１の形成。この第１の幅ＬＧｉは０．１μｍであるのが望ましい
。この第１の開口Ａ１は電子ビーム露光技術によって製造されるのが望ましく、
それはフォトレジスト層内の開口の上方部分だけが幅ＬＧｉを持ち下方部分の幅
はより大きくなるようなわずかに逆転した開口の縦断面となる。上方部分の幅は
、この後の窪みの合計幅ＷＲｉを定める。この逆転した断面は、後のゲート金属
の堆積及びそれに続く剥離操作に有効である。
る第１の開口Ａ１の形成。この第１の幅ＬＧｉは０．１μｍであるのが望ましい
。この第１の開口Ａ１は電子ビーム露光技術によって製造されるのが望ましく、
それはフォトレジスト層内の開口の上方部分だけが幅ＬＧｉを持ち下方部分の幅
はより大きくなるようなわずかに逆転した開口の縦断面となる。上方部分の幅は
、この後の窪みの合計幅ＷＲｉを定める。この逆転した断面は、後のゲート金属
の堆積及びそれに続く剥離操作に有効である。
【００２４】
ｅ）図３Ｅに示される、積層半導体層の上方部分における窪みＡ２のエッチン
グ。ＨＥＭＴ製造の本方法では、このステップのフォトレジスト層Ｒの第１の開
口Ａ１を通じて、砒化ガリウムＧａＡｓのキャップ層４の高さの半分がエッチン
グされる。このエッチングは、ウェットエッチング技法を用いて、例えばＮＨ４ ＯＨとＨ２Ｏ２とＨ２Ｏの混合物によって行われる。ウェットエッチング操作は
半導体材料に対しては非選択的及び無方向的である。それはキャップ層の材料を
垂直方向及び横方向に等しくエッチングして、制御された方法でフォトレジスト
層Ｒに対してキャップ層４をアンダーエッチングする。この無方向性エッチング
ではキャップ層の一部だけが垂直方向にエッチングされることは重要である。そ
の理由は、それによってキャップ層の横方向エッチングを制限することができ、
その結果最終的なゲート窪み幅ＷＲｉを制限することができるからである。
グ。ＨＥＭＴ製造の本方法では、このステップのフォトレジスト層Ｒの第１の開
口Ａ１を通じて、砒化ガリウムＧａＡｓのキャップ層４の高さの半分がエッチン
グされる。このエッチングは、ウェットエッチング技法を用いて、例えばＮＨ４ ＯＨとＨ２Ｏ２とＨ２Ｏの混合物によって行われる。ウェットエッチング操作は
半導体材料に対しては非選択的及び無方向的である。それはキャップ層の材料を
垂直方向及び横方向に等しくエッチングして、制御された方法でフォトレジスト
層Ｒに対してキャップ層４をアンダーエッチングする。この無方向性エッチング
ではキャップ層の一部だけが垂直方向にエッチングされることは重要である。そ
の理由は、それによってキャップ層の横方向エッチングを制限することができ、
その結果最終的なゲート窪み幅ＷＲｉを制限することができるからである。
【００２５】
さらに図３Ｅを参照すると、ＳＦ６、ＳｉＣｌ４プラズマを含む反応性イオン
エッチング（ＲＩＥ）技法を用いて第１の開口Ａ１を通じてＡ２で表される窪み
をさらにエッチングし、そのエッチングは半導体材料に対して方向性を持ち選択
的であって、それはキャップ層４のＧａＡｓ材料を垂直にエッチングし、活性層
３のＧａＡｌＡｓ材料の上面３４上で自動的に止まる。このＲＩＥ技法によって
同時にフッ化アルミニウム（ＡｌＦ３）層が活性層３の表面３４において１つ又
は２つの単原子層の厚さに形成されて、ストッパ層を形成しそれはさらに水です
すぐことによって取り除かれる。このステップのためには、層中のアルミニウム
濃度は０．１％であれば十分である。このステップによってガリウム−砒化アル
ミニウム（ＧａＡｌＡｓ）の下部層３の上面が現れる。ＲＩＥのこのステップで
は、ウェットエッチングによって得られる窪みＡ２の横方向の寸法は拡張されな
い。
エッチング（ＲＩＥ）技法を用いて第１の開口Ａ１を通じてＡ２で表される窪み
をさらにエッチングし、そのエッチングは半導体材料に対して方向性を持ち選択
的であって、それはキャップ層４のＧａＡｓ材料を垂直にエッチングし、活性層
３のＧａＡｌＡｓ材料の上面３４上で自動的に止まる。このＲＩＥ技法によって
同時にフッ化アルミニウム（ＡｌＦ３）層が活性層３の表面３４において１つ又
は２つの単原子層の厚さに形成されて、ストッパ層を形成しそれはさらに水です
すぐことによって取り除かれる。このステップのためには、層中のアルミニウム
濃度は０．１％であれば十分である。このステップによってガリウム−砒化アル
ミニウム（ＧａＡｌＡｓ）の下部層３の上面が現れる。ＲＩＥのこのステップで
は、ウェットエッチングによって得られる窪みＡ２の横方向の寸法は拡張されな
い。
【００２６】
ｆ）図３Ｆを参照すると、半導体活性層３内でエッチングステップが実行され
て、実質的に最終ゲート窪みの寸法を有する窪みＡ３が形成される。その窪みＡ
３を実現するために、フォトレジスト層Ｒ内の幅ＬＧｉの開口Ａ１がやはりマス
クとして機能する。このエッチングは、ＮＨ４ＯＨとＨ２Ｏ２及びＨ２Ｏの混合
物による無方向性ウェット方法で行われるのが望ましい。このエッチングステッ
プの間、ＧａＡｌＡｓの活性層３は、当業者に周知の垂直方向エッチングに等し
い横方向寸法がわずかに拡張された予備の窪みＡ２の寸法にエッチングされる。
このエッチングステップは活性層３の直ぐ上のレベル３４から始まる。このエッ
チングは活性層３の残余の厚さ３０の関数である電気的特徴が達成される深度で
停止されるが、それは既存のソース及びドレインコンタクトによってエッチング
過程のあいだトランジスタ上で電気的に検査される。活性層３内でエッチングさ
れた窪みＡ３の幅ＷＲｉは約０．２０μｍ乃至０．２５μｍであるのが望ましい
。
て、実質的に最終ゲート窪みの寸法を有する窪みＡ３が形成される。その窪みＡ
３を実現するために、フォトレジスト層Ｒ内の幅ＬＧｉの開口Ａ１がやはりマス
クとして機能する。このエッチングは、ＮＨ４ＯＨとＨ２Ｏ２及びＨ２Ｏの混合
物による無方向性ウェット方法で行われるのが望ましい。このエッチングステッ
プの間、ＧａＡｌＡｓの活性層３は、当業者に周知の垂直方向エッチングに等し
い横方向寸法がわずかに拡張された予備の窪みＡ２の寸法にエッチングされる。
このエッチングステップは活性層３の直ぐ上のレベル３４から始まる。このエッ
チングは活性層３の残余の厚さ３０の関数である電気的特徴が達成される深度で
停止されるが、それは既存のソース及びドレインコンタクトによってエッチング
過程のあいだトランジスタ上で電気的に検査される。活性層３内でエッチングさ
れた窪みＡ３の幅ＷＲｉは約０．２０μｍ乃至０．２５μｍであるのが望ましい
。
【００２７】
ｇ）図３Ｇを参照すると、フォトレジスト層Ｒ内に先行して作られた第１の開
口Ａ１を拡張してそれよりも大きい第２の開口Ａ０と呼ばれる拡張された開口Ａ
０が形成される。Ａ１からＡ０へのこの拡張は、この拡張ステップの制御を可能
にする光露光技術の補助的に開発された操作によって、又は反応性イオンエッチ
ング（ＲＩＥ）のエッチング操作によって又は当業者に周知の全ての技法を用い
ることによって実行される。この拡張は、方向性を持つ又は無方向性のいかなる
種類の酸素Ｏ２プラズマエッチングを用いても実行されるのが望ましい。フォト
レジストＲ内に形成された幅ＬＧｏの拡張された開口Ａ０は、トランジスタのゲ
ート電極Ｇに対する後の金属化８の堆積を定めるのに適している。寸法ＬＧｏは
０．１３μｍであるのが望ましい。この開口拡張ステップでは半導体層はエッチ
ングされない。
口Ａ１を拡張してそれよりも大きい第２の開口Ａ０と呼ばれる拡張された開口Ａ
０が形成される。Ａ１からＡ０へのこの拡張は、この拡張ステップの制御を可能
にする光露光技術の補助的に開発された操作によって、又は反応性イオンエッチ
ング（ＲＩＥ）のエッチング操作によって又は当業者に周知の全ての技法を用い
ることによって実行される。この拡張は、方向性を持つ又は無方向性のいかなる
種類の酸素Ｏ２プラズマエッチングを用いても実行されるのが望ましい。フォト
レジストＲ内に形成された幅ＬＧｏの拡張された開口Ａ０は、トランジスタのゲ
ート電極Ｇに対する後の金属化８の堆積を定めるのに適している。寸法ＬＧｏは
０．１３μｍであるのが望ましい。この開口拡張ステップでは半導体層はエッチ
ングされない。
【００２８】
図３Ｇをさらに参照すると、図２Ｆのステップｆ）で用いられたウェットエッ
チングに従って半導体層の補足的な無方向性ウェットエッチングを行って、しき
い値電圧を調整し活性層内のゲート窪みのクリーンな表面を実現する。そのよう
なエッチングステップを半導体材料のいくつかの単層に及ぶ所望の精度で実行す
る方法は当業者に周知のものである。エッチング速度は、高い精度で知られるエ
ッチング剤の濃度の関数である。エッチング深度は、エッチング速度とエッチン
グ時間の関数である。最終のゲート窪みはＡ４で表され、端部３１と底部３２を
有する。
チングに従って半導体層の補足的な無方向性ウェットエッチングを行って、しき
い値電圧を調整し活性層内のゲート窪みのクリーンな表面を実現する。そのよう
なエッチングステップを半導体材料のいくつかの単層に及ぶ所望の精度で実行す
る方法は当業者に周知のものである。エッチング速度は、高い精度で知られるエ
ッチング剤の濃度の関数である。エッチング深度は、エッチング速度とエッチン
グ時間の関数である。最終のゲート窪みはＡ４で表され、端部３１と底部３２を
有する。
【００２９】
図３Ｈを参照すると、フォトレジストＲの拡張された開口Ａ０を通じて金属層
８の堆積が行われて、この第２の開口Ａ０の精度を有し窪みＡ４の底部３２に接
するゲート電極Ｇが形成される。金属材料はまたフォトレジスト層Ｒ上にも堆積
される。それからこのフォトレジストＲは周知の剥離技術によって除去され、そ
れはまた金属層８の非所望部分に沿っても実行される。
８の堆積が行われて、この第２の開口Ａ０の精度を有し窪みＡ４の底部３２に接
するゲート電極Ｇが形成される。金属材料はまたフォトレジスト層Ｒ上にも堆積
される。それからこのフォトレジストＲは周知の剥離技術によって除去され、そ
れはまた金属層８の非所望部分に沿っても実行される。
【００３０】
この例では、ゲート長はＬＧｏに等しい０．１３μｍであり、合計窪み幅ＷＲ
ｉが０．２２μｍなのでアクセス領域幅は０．９９μｍである。前記の方法によ
ってこれらのトランジスタの寸法が与えられると、アクセス領域の問題は解決さ
れ、トランジスタの飽和電流特性は均一な勾配を持つ。
ｉが０．２２μｍなのでアクセス領域幅は０．９９μｍである。前記の方法によ
ってこれらのトランジスタの寸法が与えられると、アクセス領域の問題は解決さ
れ、トランジスタの飽和電流特性は均一な勾配を持つ。
【００３１】
酸素プラズマを用いたフォトレジストＲのエッチングステップはそれほど長く
ので、拡張開口Ａ０を形成するためにフォトレジストＲ内で実行される開口拡張
ステップｇ）によって前の開口Ａ１の断面が破壊されることはない、という長所
が本発明に係る方法によって得られる。この拡張ステップｇ）は方法の終了に近
い時点で実行されるので、ゲート窪みが過度に大きい幅ＷＲｉを持つことが回避
される。この拡張ステップが方法のより早期の段階に設定されていれば、そのゲ
ート窪み幅ＷＲｉはさらに大きくなり、従ってアクセス領域の問題は解決されな
いであろう。
ので、拡張開口Ａ０を形成するためにフォトレジストＲ内で実行される開口拡張
ステップｇ）によって前の開口Ａ１の断面が破壊されることはない、という長所
が本発明に係る方法によって得られる。この拡張ステップｇ）は方法の終了に近
い時点で実行されるので、ゲート窪みが過度に大きい幅ＷＲｉを持つことが回避
される。この拡張ステップが方法のより早期の段階に設定されていれば、そのゲ
ート窪み幅ＷＲｉはさらに大きくなり、従ってアクセス領域の問題は解決されな
いであろう。
【図１Ａ】
一窪みゲート電界効果トランジスタの断面図である。
【図１Ｂ】
半導体デバイス中の図１Ａの電界効果トランジスタの上面図である。
【図２Ａ】
欠陥トランジスタの飽和電流特性を示す図である。
【図２Ｂ】
本発明に従って設計されたトランジスタの図２Ａに対応する曲線である。
【図３Ａ】
電界効果トランジスタを製造するステップを示す図である。
【図３Ｂ】
電界効果トランジスタを製造するステップを示す図である。
【図３Ｃ】
電界効果トランジスタを製造するステップを示す図である。
【図３Ｄ】
電界効果トランジスタを製造するステップを示す図である。
【図３Ｅ】
電界効果トランジスタを製造するステップを示す図である。
【図３Ｆ】
電界効果トランジスタを製造するステップを示す図である。
【図３Ｇ】
電界効果トランジスタを製造するステップを示す図である。
【図３Ｈ】
電界効果トランジスタを製造するステップを示す図である。
─────────────────────────────────────────────────────
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Ｆターム(参考） 5F102 FA00 GB01 GC01 GD01 GJ05
GK05 GL04 GM06 GN05 GQ01
GR04 GR10 HC01 HC15 HC16
HC17 HC19 HC29
Claims (10)
- 【請求項１】 埋込形チャネル電界効果トランジスタを含む半導体デバイスの製造方法であっ
て、前記電界効果トランジスタを実現するために、前記方法が、活性層を含む基
板上に半導体層の積層構造体を形成するステップと、前記活性層にゲート窪みと
称される窪みを形成して、ソース電極及びドレイン電極間にチャネルを構成する
ステップと、前記ゲート窪み中の前記活性層と接触するサブミクロンのゲート電
極を形成するステップとを含み、 前記ゲート窪み及び前記ゲートは、それぞれ所定のゲート窪み幅値（Ｗｒｉ）
及びゲート長値（ＬＧｏ）に従って製造され、これによって、前記ゲートと前記
ゲート窪みの端部との間に画定されるアクセス領域が、実質的に連続する勾配を
有する飽和電流特性に従って前記トランジスタが機能することを可能とするに十
分小さい前記所定のそれぞれの値（Ｗｒｉ、ＬＧｏ）から誘導されたアクセス領
域幅（２Δｏ）を有することを特徴とする製造方法。 - 【請求項２】 前記ゲート窪みを形成するために、 前記ゲートの位置に第１のゲート長（ＬＧｉ）を画定するための第１の開口を
有する半導体層の積層構造体上にマスク層を形成するステップと、 前記第１の開口を介して横方向及び垂直方向の双方において前記活性層をエッ
チングすることにより前記ゲート窪みを形成し、前記活性層中の必要とされるレ
ベルに底部を有し、かつ、前記マスク層の前記第１の開口の関数として前記ゲー
ト窪み幅（ＷＲｉ）を画定する端部を有する前記ゲート窪みを設けるステップと
、 前記第１の開口を拡大して、前記ゲート長（ＬＧｏ）にとって必要とされる値
の幅を有する開口を前記マスク層に形成するステップと、 前記第２の幅（ＬＧｏ）の前記拡大済み開口を介して前記ゲート電極用の金属
材料を堆積するステップと、 を含むことを特徴とする請求項１に記載の製造方法。 - 【請求項３】 前記第１の開口を介したキャップ層及び活性層のエッチングは、垂直方向及び
横方向の双方において前記半導体材料をエッチングする技術により実質的に実行
され、これにより、前記活性層中の必要とされるレベルに底部を有し、かつ、前
記第１の開口幅の関数として前記ゲート窪み幅（ＷＲｉ）を画定する端部を有す
る前記ゲート窪みを設けることを特徴とする請求項２に記載の製造方法。 - 【請求項４】 前記半導体層はＩＩＩ乃至Ｖ族材料の化合物であり、 砒化ガリウムの基板と、 ガリウム−砒化アルミニウムにより調製したアルミニウムの濃度が非零の活性
層と、 砒化ガリウムにより調製したアルミニウムの濃度が零であるキャップ層と、 を含むことを特徴とする請求項３に記載の製造方法。 - 【請求項５】 前記キャップ層のエッチングは、誘電性層に対して前記キャップ層をアンダー
エッチングする無方向性エッチングの第１の段階と、フッ化物の化合物により方
向性エッチングして、前記活性層の上方表面にエッチングが達したら直ちにフッ
化アルミニウムのストッパ層を形成する第２の段階と、を含むことを特徴とする
請求項４に記載の製造方法。 - 【請求項６】 無方向性エッチングのステップは、前記マスク層に前記拡大開口を形成するス
テップと前記ゲート金属材料を堆積するステップとの間で実行され、これにより
、前記ゲート窪みの表面を清浄化し、かつ、前記底部レベルを調整することを特
徴とする請求項５に記載の製造方法。 - 【請求項７】 前記キャップ層及び前記活性層に対する前記無方向性エッチングは湿式エッチ
ングであり、かつ、前記キャップ層に対する前記方向性エッチングはフッ素化合
物のプラズマを用いて実行されることを特徴とする請求項６に記載の製造方法。 - 【請求項８】 前記マスク層はフォトレジスト材料製であり、前記第１の開口は電子ビーム露
光技術によって形成され、かつ、前記拡大操作は酸素（Ｏ２）プラズマ技術を用
いて実行されて、前記実際のゲート（ＬＧｏ）に対する必要幅を有する拡大開口
（Ａｏ）を設けることを特徴とする請求項５乃至７のいずれかに記載の製造方法
。 - 【請求項９】 前記ソース電極及びドレイン電極は、前記マスク層が堆積される以前に機能さ
せられることを特徴とする請求項１乃至６のいずれかに記載の製造方法。 - 【請求項１０】 前記活性層より小さい禁止帯域幅を有するチャネル層が、前記活性層の下方に
形成されることを特徴とする請求項１乃至９のいずれかに記載の製造方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP00400318 | 2000-02-04 | ||
| EP00400318.2 | 2000-02-04 | ||
| PCT/EP2001/000461 WO2001057914A2 (en) | 2000-02-04 | 2001-01-15 | Process of manufacturing a semiconductor device including a buried channel field effect transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003522412A true JP2003522412A (ja) | 2003-07-22 |
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ID=8173535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001557077A Pending JP2003522412A (ja) | 2000-02-04 | 2001-01-15 | 埋込形チャネル電界効果トランジスタを含む半導体デバイスの製造方法 |
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| Country | Link |
|---|---|
| US (1) | US6656802B2 (ja) |
| EP (1) | EP1198830B1 (ja) |
| JP (1) | JP2003522412A (ja) |
| DE (1) | DE60136429D1 (ja) |
| WO (1) | WO2001057914A2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007266461A (ja) * | 2006-03-29 | 2007-10-11 | Honda Motor Co Ltd | 半導体装置の製造方法 |
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| WO2006076036A2 (en) * | 2004-05-25 | 2006-07-20 | The Trustees Of The University Of Pennsylvania | Nanostructure assemblies, methods and devices thereof |
| WO2006083383A2 (en) * | 2004-12-01 | 2006-08-10 | Bae Systems Information And Electronic Systems Integration, Inc. | Low temperature grown insulated gate phemt device |
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| KR100714314B1 (ko) * | 2005-06-30 | 2007-05-02 | 주식회사 하이닉스반도체 | 반도체 소자 제조 방법 |
| TW200830550A (en) * | 2006-08-18 | 2008-07-16 | Univ California | High breakdown enhancement mode gallium nitride based high electron mobility transistors with integrated slant field plate |
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| JPH02232942A (ja) * | 1989-03-07 | 1990-09-14 | Sony Corp | 化合物半導体装置 |
| JPH04264736A (ja) * | 1991-02-20 | 1992-09-21 | Nec Corp | ガリウム砒素電界効果トランジスタ |
| EP0690506B1 (fr) * | 1994-06-29 | 1999-09-08 | Laboratoires D'electronique Philips S.A.S. | Procédé de réalisation d'un dispositif semiconducteur comprenant au moins deux transistors à effet de champ ayant des tensions de pincement différentes |
| JPH08195405A (ja) * | 1994-11-18 | 1996-07-30 | Honda Motor Co Ltd | 半導体装置の製造方法および高周波半導体装置の製造方法 |
| JP3360774B2 (ja) * | 1994-12-20 | 2002-12-24 | 株式会社デンソー | 高電子移動度電界効果トランジスタ |
| JP3147009B2 (ja) * | 1996-10-30 | 2001-03-19 | 日本電気株式会社 | 電界効果トランジスタ及びその製造方法 |
| US5923980A (en) * | 1996-10-30 | 1999-07-13 | Advanced Micro Devices, Inc. | Trench transistor with localized source/drain regions implanted through voids in trench |
| JPH10223651A (ja) * | 1997-02-05 | 1998-08-21 | Nec Corp | 電界効果トランジスタ |
| JP3373386B2 (ja) * | 1997-03-19 | 2003-02-04 | 富士通株式会社 | 半導体装置及びその製造方法 |
| US6197645B1 (en) * | 1997-04-21 | 2001-03-06 | Advanced Micro Devices, Inc. | Method of making an IGFET with elevated source/drain regions in close proximity to gate with sloped sidewalls |
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| TW427039B (en) * | 1997-06-16 | 2001-03-21 | Matsushita Electric Ind Co Ltd | Manufacturing method for semiconductor, manufacturing method for semiconductor device, manufacturing method for semiconductor substrate |
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| WO1999040618A1 (en) * | 1998-02-09 | 1999-08-12 | Koninklijke Philips Electronics N.V. | Process of manufacturing a semiconductor device including a buried channel field effect transistor |
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-
2001
- 2001-01-15 JP JP2001557077A patent/JP2003522412A/ja active Pending
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090515 |