JP2003519393A - アクティブ・バックプレーンを有するセルのシーリング - Google Patents
アクティブ・バックプレーンを有するセルのシーリングInfo
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- 238000007789 sealing Methods 0.000 title claims abstract description 13
- 239000000853 adhesive Substances 0.000 claims abstract description 66
- 230000001070 adhesive effect Effects 0.000 claims abstract description 66
- 239000004973 liquid crystal related substance Substances 0.000 claims abstract description 48
- 239000000463 material Substances 0.000 claims abstract description 32
- 125000006850 spacer group Chemical group 0.000 claims abstract description 28
- 239000004020 conductor Substances 0.000 claims abstract description 20
- 239000004065 semiconductor Substances 0.000 claims abstract description 12
- 239000004990 Smectic liquid crystal Substances 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 claims description 36
- 239000000758 substrate Substances 0.000 abstract description 87
- 210000002858 crystal cell Anatomy 0.000 abstract description 19
- 210000004027 cell Anatomy 0.000 description 43
- 238000012937 correction Methods 0.000 description 23
- 230000002093 peripheral effect Effects 0.000 description 15
- 230000008859 change Effects 0.000 description 9
- 230000000694 effects Effects 0.000 description 7
- 239000011521 glass Substances 0.000 description 7
- 235000012431 wafers Nutrition 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 238000003491 array Methods 0.000 description 5
- 239000000565 sealant Substances 0.000 description 5
- 239000010409 thin film Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 239000011324 bead Substances 0.000 description 4
- 230000003287 optical effect Effects 0.000 description 4
- KTXUOWUHFLBZPW-UHFFFAOYSA-N 1-chloro-3-(3-chlorophenyl)benzene Chemical compound ClC1=CC=CC(C=2C=C(Cl)C=CC=2)=C1 KTXUOWUHFLBZPW-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- 230000003098 cholesteric effect Effects 0.000 description 3
- 239000010408 film Substances 0.000 description 3
- 239000003292 glue Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 239000004986 Cholesteric liquid crystals (ChLC) Substances 0.000 description 2
- 101100321669 Fagopyrum esculentum FA02 gene Proteins 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000007689 inspection Methods 0.000 description 2
- 230000006386 memory function Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000035939 shock Effects 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 239000004593 Epoxy Substances 0.000 description 1
- 239000004988 Nematic liquid crystal Substances 0.000 description 1
- 239000004952 Polyamide Substances 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 238000003848 UV Light-Curing Methods 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 239000011149 active material Substances 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000010420 art technique Methods 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 238000009529 body temperature measurement Methods 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 210000003850 cellular structure Anatomy 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229920002647 polyamide Polymers 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 210000000352 storage cell Anatomy 0.000 description 1
- 238000013519 translation Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1339—Gaskets; Spacers; Sealing of cells
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
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Abstract
(57)【要約】
【課題】 シーリング又は接着材料の位置を正確に制御することができる液晶セルの構成を提供する。
【解決手段】 第１領域（４）に電気又は電子要素の配列と、第１領域から離間された第２領域内に前記配列にアドレスするためのロジック要素と、第１及び第２領域を接続する導体とを含む、例えば、スメクチック液晶セルのためのアクティブ半導体バックプレーン（３）において、第１及び第２領域が十分に広く離間されて（２１、２２）（接着レーンを与え）、対向する基板がそこにシールされる時でも、第１及び／又は第２領域と実質的に接触することが無いように第１及び第２領域間に接着剤シーリング・ストリップが存在できるようにする。バックプレーンは第１領域及び／又は接着レーンにスペーサー（２５、２６）を含んでも良い。
Description
【０００１】
本発明は、アクティブ・バックプレーン及びアクティブ・バックプレーンを有
するセルのシーリングに関する。本発明は、特に、限定的ではなく、基板間に光
変調材料を含む光変調セルの集合体に関する。
するセルのシーリングに関する。本発明は、特に、限定的ではなく、基板間に光
変調材料を含む光変調セルの集合体に関する。
【０００２】
好適な実施の形態に関連して本明細書において特に説明される装置は、アクテ
ィブ・バックプレーン及び共通フロント電極の間に配置されたスメクチック液晶
の形式の空間光変調器である。それは、ディスプレイ装置のみならず相関及びホ
ログラフイック・スイッチングなどの他の形式の光学処理に潜在的な応用を持つ
相対的に多数のピクセルを含んだ、高速で且つ、もし可能ならば、安価な空間光
変調器の必要性のために開発された。我々の等しい出願及び優先日の同時係属中
の国際特許出願（参照：Ｐ２０９５７ＷＯ，優先権ＧＢ９８２７９５２．４；Ｐ
２０９５８ＷＯ，優先権ＧＢ９８２７９６５．６；Ｐ２０９５９ＷＯ，優先権Ｇ
Ｂ９８２７９００．３；Ｐ２０９６０ＷＯ，優先権ＧＢ９８２７９０１．１；Ｐ
２０９６１ＷＯ，優先権ＧＢ９８２７９６４．９；Ｐ２０９６２ＷＯ，優先権Ｇ
Ｂ９８２７９４５．８；及びＰ２０９６３ＷＯ及びＰ２０９６３ＷＯ１，共に優
先権ＧＢ９８２７９４４．１）は空間光変調器の別の発明的観点に関する。
ィブ・バックプレーン及び共通フロント電極の間に配置されたスメクチック液晶
の形式の空間光変調器である。それは、ディスプレイ装置のみならず相関及びホ
ログラフイック・スイッチングなどの他の形式の光学処理に潜在的な応用を持つ
相対的に多数のピクセルを含んだ、高速で且つ、もし可能ならば、安価な空間光
変調器の必要性のために開発された。我々の等しい出願及び優先日の同時係属中
の国際特許出願（参照：Ｐ２０９５７ＷＯ，優先権ＧＢ９８２７９５２．４；Ｐ
２０９５８ＷＯ，優先権ＧＢ９８２７９６５．６；Ｐ２０９５９ＷＯ，優先権Ｇ
Ｂ９８２７９００．３；Ｐ２０９６０ＷＯ，優先権ＧＢ９８２７９０１．１；Ｐ
２０９６１ＷＯ，優先権ＧＢ９８２７９６４．９；Ｐ２０９６２ＷＯ，優先権Ｇ
Ｂ９８２７９４５．８；及びＰ２０９６３ＷＯ及びＰ２０９６３ＷＯ１，共に優
先権ＧＢ９８２７９４４．１）は空間光変調器の別の発明的観点に関する。
【０００３】
実施の形態の開発中、一連の問題に遭遇し、そして処理された。これらの問題
に対する解決（構成、機能又は方法の形式かかわらず）は、実施の形態について
の応用に限定される必要は無く、他の用途を有する。したがって、本発明の観点
の全てが液晶装置又は空間光変調器に限定されるものではない。
に対する解決（構成、機能又は方法の形式かかわらず）は、実施の形態について
の応用に限定される必要は無く、他の用途を有する。したがって、本発明の観点
の全てが液晶装置又は空間光変調器に限定されるものではない。
【０００４】
にもかかわらず、後述される実施の形態の開発の際に遭遇した問題の議論から
開始することが有益である。
開始することが有益である。
【０００５】
液晶相は最後の世紀から認識されている。光変調器に液晶材料を使用するいく
つかの初期の試みがある。どれも顕著な商業的使用の成功を生じたものではなか
った。しかし、１９６０年の終わりから１９７０年代に、技術一般が進歩し、そ
して多くの材料及び純粋な材料が入手可能となり、増加した成功性でもって、液
晶材料を光変調に使用することについて新たな興味が存在した。
つかの初期の試みがある。どれも顕著な商業的使用の成功を生じたものではなか
った。しかし、１９６０年の終わりから１９７０年代に、技術一般が進歩し、そ
して多くの材料及び純粋な材料が入手可能となり、増加した成功性でもって、液
晶材料を光変調に使用することについて新たな興味が存在した。
【０００６】
一般的に、この後の期間に、ネマチック及びコレステリック液晶材料の使用が
始まった。コレステリック液晶材料は、センサー、主として温度測定又は温度変
化を示す、しかし、例えば不純物の存在にも応答する、の用途があった。このよ
うな場合、コレステリックらせんのピッチは、検出されるべきパラメータに対し
て敏感であり、らせんによる円偏光光の一方の選択的反射がある波長を対応して
変える。
始まった。コレステリック液晶材料は、センサー、主として温度測定又は温度変
化を示す、しかし、例えば不純物の存在にも応答する、の用途があった。このよ
うな場合、コレステリックらせんのピッチは、検出されるべきパラメータに対し
て敏感であり、らせんによる円偏光光の一方の選択的反射がある波長を対応して
変える。
【０００７】
コレステリック材料を、電気光学変調器に使用するための試みもなされたが、
この時期のこの分野における研究の主な興味は、ネマチック材料に関与していた
。初期の装置はネマチック・ダイナミック散乱効果としてこのような効果を使用
していた。そして、さらに洗練された装置は、このような性質を表面誘導整列、
偏光光の効果、及び長細い染料分子又は他の作られた長細い分子及び粒子の同方
向整列として使用している。
この時期のこの分野における研究の主な興味は、ネマチック材料に関与していた
。初期の装置はネマチック・ダイナミック散乱効果としてこのような効果を使用
していた。そして、さらに洗練された装置は、このような性質を表面誘導整列、
偏光光の効果、及び長細い染料分子又は他の作られた長細い分子及び粒子の同方
向整列として使用している。
【０００８】
このような装置の幾つかは、液晶相に光学活性材料を組み込むこと又は表面整
列を適当に配列することのいずれかにより、ネマチック相がツイスト（キラル）
された構造を採用しているセルを使用した。このような材料はネマチック相の特
別の形式としてしばしば見なされていたコレステリック材料に似ているという見
識があった。
列を適当に配列することのいずれかにより、ネマチック相がツイスト（キラル）
された構造を採用しているセルを使用した。このような材料はネマチック相の特
別の形式としてしばしば見なされていたコレステリック材料に似ているという見
識があった。
【０００９】
最初は、液晶光変調器は、少なくとも１つの板が透明な、対向した電極を有す
る板の間にサンドイッチされた液晶材料の層を含む単一のセルの形式であった。
ネマチック・セルの液晶層の厚さは普通は焼く２０乃至１００ミクロンである。
る板の間にサンドイッチされた液晶材料の層を含む単一のセルの形式であった。
ネマチック・セルの液晶層の厚さは普通は焼く２０乃至１００ミクロンである。
【００１０】
後の段階になって、複数のピクセルを含んだ電気光学ネマチック装置が考案さ
れた。最初は、これらはセルの１つの側に共通電極とセルの他方の側に複数の個
別にアドレス可能な受動電極か（例えば、７セグメント表示として）、又は、よ
り大きなピクセル数のため、セルのいずれかの側上で交差する受動電極配列、例
えば、走査される行及び列電極、の形式を有する。後者の構成は相当の融通性を
与えるが、ピクセル間の混信に関する問題があった。
れた。最初は、これらはセルの１つの側に共通電極とセルの他方の側に複数の個
別にアドレス可能な受動電極か（例えば、７セグメント表示として）、又は、よ
り大きなピクセル数のため、セルのいずれかの側上で交差する受動電極配列、例
えば、走査される行及び列電極、の形式を有する。後者の構成は相当の融通性を
与えるが、ピクセル間の混信に関する問題があった。
【００１１】
光学応答は加えられた電圧に関して非線形であるため、アナログ（グレイ・ス
ケール）表示が印加される電圧のアナログ変調により必要とされる時、状態はさ
らに悪化した。特にもしｄｃバランスも要求される場合は、アドレス方式が相対
的に複雑となった。ネマチック・セルの相対的に遅いスイッチングと共に、この
ような考察は合理的な解像度を有する実時間ビデオ・イメージを与えることを困
難にした。
ケール）表示が印加される電圧のアナログ変調により必要とされる時、状態はさ
らに悪化した。特にもしｄｃバランスも要求される場合は、アドレス方式が相対
的に複雑となった。ネマチック・セルの相対的に遅いスイッチングと共に、この
ような考察は合理的な解像度を有する実時間ビデオ・イメージを与えることを困
難にした。
【００１２】
その結果として、アクティブ・バックプレーン装置が製造された。これらは対
応するピクセルを活性化するためにトランジスタなどの複数のアクティブ要素を
含んだバックプレーンを含む。二つの普通の形式が、シリカ／ガラス・バックプ
レーン及び半導体バックプレーン上の薄膜トランジスタである。アクティブ要素
はメモリ機能のある形式を実行するように構成でき、この場合、ピクセルへのア
ドレスとスイッチに要する時間に比較してアクティブ要素のアドレスは高速化で
き、ビデオ・フレーム・レートを表示する問題を容易にする。
応するピクセルを活性化するためにトランジスタなどの複数のアクティブ要素を
含んだバックプレーンを含む。二つの普通の形式が、シリカ／ガラス・バックプ
レーン及び半導体バックプレーン上の薄膜トランジスタである。アクティブ要素
はメモリ機能のある形式を実行するように構成でき、この場合、ピクセルへのア
ドレスとスイッチに要する時間に比較してアクティブ要素のアドレスは高速化で
き、ビデオ・フレーム・レートを表示する問題を容易にする。
【００１３】
アクティブ・バックプレーンは普通、ダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）又はスタテイック・ランダム・アクセス・メモリ（ＳＲＡＭ）
と大変似た構成である。アドレス可能位置の分布された配列の各々において、Ｓ
ＲＡＭタイプ・アクティブ・バックプレーンは、二つの安定状態を有するように
構成された少なくとも二つの結合されたトランジスタを有し、セル（従って、関
連する液晶ピクセル）が後のアドレス・ステップがその状態を変えるまでは最後
のスイッチされた状態に留まるようにする。各位置は電気的にそれに関連した液
晶ピクセルを駆動し、そして、それ自身で、すなわち、ピクセル容量無しに、２
安定である。ピクセルを既存のスイッチされた状態に維持するために駆動するパ
ワーは、ＳＲＡＭ位置の配列にも供給するバスバーから得られる。アドレシング
は普通、アドレス線の直交組（例えば、列及び行）を介して周辺ロジックから実
行される。
モリ（ＤＲＡＭ）又はスタテイック・ランダム・アクセス・メモリ（ＳＲＡＭ）
と大変似た構成である。アドレス可能位置の分布された配列の各々において、Ｓ
ＲＡＭタイプ・アクティブ・バックプレーンは、二つの安定状態を有するように
構成された少なくとも二つの結合されたトランジスタを有し、セル（従って、関
連する液晶ピクセル）が後のアドレス・ステップがその状態を変えるまでは最後
のスイッチされた状態に留まるようにする。各位置は電気的にそれに関連した液
晶ピクセルを駆動し、そして、それ自身で、すなわち、ピクセル容量無しに、２
安定である。ピクセルを既存のスイッチされた状態に維持するために駆動するパ
ワーは、ＳＲＡＭ位置の配列にも供給するバスバーから得られる。アドレシング
は普通、アドレス線の直交組（例えば、列及び行）を介して周辺ロジックから実
行される。
【００１４】
ＤＲＡＭ形式のアクティブ・バックプレーンにおいて、単一のアクティブ要素
（トランジスタ）が各位置に与えられて、関連する液晶ピクセルの容量と一緒に
電荷記憶セルを形成する。すなわち、この場合、ＳＲＡＭバックプレーンと異な
り、液晶ピクセルはバックプレーンのＤＲＡＭの一体的な部分である。位置に関
連した２安定性は、液晶ピクセル自身が２安定でなければ存在しない。そしてこ
れはネマチック・ピクセルに関する限りそうではない。その代りに、容量からの
電荷の漏れを防ぐためにアドレスされていない時にアクティブ要素が高インピー
ダンスを与えること及びＤＲＡＭ位置の周期的なリフレッシュに依存している。
（トランジスタ）が各位置に与えられて、関連する液晶ピクセルの容量と一緒に
電荷記憶セルを形成する。すなわち、この場合、ＳＲＡＭバックプレーンと異な
り、液晶ピクセルはバックプレーンのＤＲＡＭの一体的な部分である。位置に関
連した２安定性は、液晶ピクセル自身が２安定でなければ存在しない。そしてこ
れはネマチック・ピクセルに関する限りそうではない。その代りに、容量からの
電荷の漏れを防ぐためにアドレスされていない時にアクティブ要素が高インピー
ダンスを与えること及びＤＲＡＭ位置の周期的なリフレッシュに依存している。
【００１５】
薄膜トランジスタ（ＴＦＴ）バックプレーンは、相当な面積となる基板（普通
は透明）上に分布された薄膜トランジスタの配列とトランジスタにアドレスする
ための周辺ロジック回路とを含み、これにより、直接に見ることができるピクセ
ル化された大面積装置を構成することを容易にする。それにもかかわらず、製造
中のバックプレーンの歩留まりに関連して問題があり、そしてアドレス用導体の
長さが走査を遅延する影響を有する。ガラスなどの透明基板上に設けられる時、
ＴＦＴ配列は実際に液晶表示装置の前又は後表面上に配置できる。
は透明）上に分布された薄膜トランジスタの配列とトランジスタにアドレスする
ための周辺ロジック回路とを含み、これにより、直接に見ることができるピクセ
ル化された大面積装置を構成することを容易にする。それにもかかわらず、製造
中のバックプレーンの歩留まりに関連して問題があり、そしてアドレス用導体の
長さが走査を遅延する影響を有する。ガラスなどの透明基板上に設けられる時、
ＴＦＴ配列は実際に液晶表示装置の前又は後表面上に配置できる。
【００１６】
それらの全体の大きさの観点からは、トランジスタ、関連する導体、及び他の
電気的要素、例えば、容量、により占有されるＴＦＴ配列の面積は相対に無視で
きる。従って、ＤＲＡＭ構成に対してＳＲＡＭ構成を使用することの不利益は大
きくない。すなわち、この種のバックプレーンは、液晶ピクセルの遅いスイッチ
ング時間に関連した多くの問題を解決する。
電気的要素、例えば、容量、により占有されるＴＦＴ配列の面積は相対に無視で
きる。従って、ＤＲＡＭ構成に対してＳＲＡＭ構成を使用することの不利益は大
きくない。すなわち、この種のバックプレーンは、液晶ピクセルの遅いスイッチ
ング時間に関連した多くの問題を解決する。
【００１７】
一般的に、ＴＦＴバックプレーンのアクティブ要素は、ＦＥＴとは反対に拡散
型トランジスタ等であり、関連するインピーダンスは相対的に低く、そして「Ｏ
ＦＦ」状態での関連する電荷漏洩は相対的に高い。
型トランジスタ等であり、関連するインピーダンスは相対的に低く、そして「Ｏ
ＦＦ」状態での関連する電荷漏洩は相対的に高い。
【００１８】
半導体アクティブ・バックプレーンは、大きさが利用可能な半導体基盤の大き
さに限定され、そして、介在する光学系なしに直接見ることには適していない。
この形式のバックプレーンは普通、例えば、ＭＯＳＦＥＴ又はＣＭＯＳ回路のＦ
ＥＴを含み、関連する相対的に高いインピーダンスと「ＯＦＦ」状態での相対的
に低い関連する電荷漏れを有する。
さに限定され、そして、介在する光学系なしに直接見ることには適していない。
この形式のバックプレーンは普通、例えば、ＭＯＳＦＥＴ又はＣＭＯＳ回路のＦ
ＥＴを含み、関連する相対的に高いインピーダンスと「ＯＦＦ」状態での相対的
に低い関連する電荷漏れを有する。
【００１９】
しかし、この小ささは、トランジスタ、関連する導体、及び他の電気要素、例
えば、容量、により占有される光変調（配列）面積の全体が相対的に大きい、特
にＤＲＡＭ形式よりもより多くの要素を必要とするＳＲＡＭ形式において、こと
を意味する。可視光に対して不透明であるため、半導体バックプレーンは光変調
器又は表示装置の後表面を与える。
えば、容量、により占有される光変調（配列）面積の全体が相対的に大きい、特
にＤＲＡＭ形式よりもより多くの要素を必要とするＳＲＡＭ形式において、こと
を意味する。可視光に対して不透明であるため、半導体バックプレーンは光変調
器又は表示装置の後表面を与える。
【００２０】
後の期間において、スメクチック液晶の使用について相当の開発が行なわれた
。これらは、そのスイッチング速度が顕著に大きく、適当な表面安定化でもって
強誘電体スメクチックＣ層が二つの安定整列状態、すなわち、メモリ機能を有す
る装置を与える点において、ネマチック層に対して潜在的な利点を有する。
。これらは、そのスイッチング速度が顕著に大きく、適当な表面安定化でもって
強誘電体スメクチックＣ層が二つの安定整列状態、すなわち、メモリ機能を有す
る装置を与える点において、ネマチック層に対して潜在的な利点を有する。
【００２１】
このような装置において液晶材料の層の厚さは普通、対応するネマチック装置
よりもずっと小さく、普通はせいぜい数ミクロンのオーダーである。潜在的なス
イッチング速度を変えることに加えて、これはピクセルのユニット容量を増加し
、次のアドレスが生ずるまで、ピクセルにおいてスイッチされた状態を維持する
ＤＲＡＭアクティブ・バックプレーンの機能を容易にする。
よりもずっと小さく、普通はせいぜい数ミクロンのオーダーである。潜在的なス
イッチング速度を変えることに加えて、これはピクセルのユニット容量を増加し
、次のアドレスが生ずるまで、ピクセルにおいてスイッチされた状態を維持する
ＤＲＡＭアクティブ・バックプレーンの機能を容易にする。
【００２２】
しかし、液晶の厚さが、下にあるバックプレーンの構造及び／又は曲げ又は基
板のその他動きによる液晶セル構造の可能な変形の大きさに近づく時、例えば、
ピクセル領域を横断する応答の均一性、セルの厚さを横断する短絡する可能性に
関して、問題が発生する。また、キラル・スメクチック液晶セルの整列はしはじ
は機械的ファクターにとても敏感であり、機械的な衝撃やショックにより破壊さ
れる。
板のその他動きによる液晶セル構造の可能な変形の大きさに近づく時、例えば、
ピクセル領域を横断する応答の均一性、セルの厚さを横断する短絡する可能性に
関して、問題が発生する。また、キラル・スメクチック液晶セルの整列はしはじ
は機械的ファクターにとても敏感であり、機械的な衝撃やショックにより破壊さ
れる。
【００２３】
セルのシーリング 上述したように、アクティブ・バックプレーンは、位置に
アドレスするための周辺ロジックを持った、少なくとも１つのアクティブ要素を
各々が含んだ複数の位置の分布された光変調又は表示領域を含む。本質的に、ロ
ジックと位置の間の必要な接続は、列及び行導体及びＳＲＡＭについて電源供給
線などのアドレシング・バスバーのみである。
アドレスするための周辺ロジックを持った、少なくとも１つのアクティブ要素を
各々が含んだ複数の位置の分布された光変調又は表示領域を含む。本質的に、ロ
ジックと位置の間の必要な接続は、列及び行導体及びＳＲＡＭについて電源供給
線などのアドレシング・バスバーのみである。
【００２４】
外部的に、データ供給線、電源供給線等について周辺ロジックの接続が必要で
あり、この目的のため、アクティブ・バックプレーンの１つの端部分、又は普通
は少なくとも二つの隣接する又は対向する端部分が、透明な前電極基板の上を越
えて突出するようにされている。
あり、この目的のため、アクティブ・バックプレーンの１つの端部分、又は普通
は少なくとも二つの隣接する又は対向する端部分が、透明な前電極基板の上を越
えて突出するようにされている。
【００２５】
例えば、接着剤でもって、液晶セルの周辺をシールする必要がある。アクティ
ブ半導体バックプレーンを有するセルの場合、二つの基板は小さく、そして接着
剤が周辺ロジックの少なくとも一部及び／又はアドレス可能な位置を有する領域
の端を覆うセルを見出すことは普通であり、上側基板を下側基板に対して正確に
位置付ける際および接着剤の流れを制御する際に経験する困難さを示している。
すなわち、少なくともいくつかの場合において、接着材料の位置を正確に制御す
ることはほとんどできない。
ブ半導体バックプレーンを有するセルの場合、二つの基板は小さく、そして接着
剤が周辺ロジックの少なくとも一部及び／又はアドレス可能な位置を有する領域
の端を覆うセルを見出すことは普通であり、上側基板を下側基板に対して正確に
位置付ける際および接着剤の流れを制御する際に経験する困難さを示している。
すなわち、少なくともいくつかの場合において、接着材料の位置を正確に制御す
ることはほとんどできない。
【００２６】
我々の同時係属出願（参照：Ｐ２０９５８ＷＯ）は、離間して対向した関係で
第１の基板を第２の基板にシーリング及び組立てる方法に関する。この方法は、 （ａ）第１の基板の形状と対応した形状を有するが、僅かに小さい大きさの開口
を有する接着板を準備し、 （ｂ）接着板を接着剤で覆い、 （ｃ）第１の基板の周辺領域のみが接着剤で被覆されるように、第１の基板を正
確に接着板の開口と一致するようにし、 （ｄ）この板から第１の基板を外して、そしてそれを正確に第２の基板に所望の
一致状態に持って来る、 各ステップを含む。
第１の基板を第２の基板にシーリング及び組立てる方法に関する。この方法は、 （ａ）第１の基板の形状と対応した形状を有するが、僅かに小さい大きさの開口
を有する接着板を準備し、 （ｂ）接着板を接着剤で覆い、 （ｃ）第１の基板の周辺領域のみが接着剤で被覆されるように、第１の基板を正
確に接着板の開口と一致するようにし、 （ｄ）この板から第１の基板を外して、そしてそれを正確に第２の基板に所望の
一致状態に持って来る、 各ステップを含む。
【００２７】
好ましくは、第１及び第２の基板の少なくとも１つは、１つは又は複数の導体
又は他の受動又は能動電気要素などの電気要素を含む。好ましくは、第１及び第
２の基板の少なくとも１つは透明又は半透明である。
又は他の受動又は能動電気要素などの電気要素を含む。好ましくは、第１及び第
２の基板の少なくとも１つは透明又は半透明である。
【００２８】
基板は同一の面積を有し、完全な一致に持って来られるようにしても良いが、
この方法は、例えば、電気的接続を容易にするために、第２の基板の少なくとも
１つの端が第１の基板を越えて突出するような場合もカバーする。
この方法は、例えば、電気的接続を容易にするために、第２の基板の少なくとも
１つの端が第１の基板を越えて突出するような場合もカバーする。
【００２９】
以下に、より詳細に説明される装置では、第２の基板はアクティブ・バックプ
レーンであり、そして第１（上）の基板が透明な対向電極を与え、そして、装置
の液晶部分をシールするのに必要なだけ、すなわち、以下に説明される周辺接着
レーン及び配列により定義されるだけ、伸びている。バックプレーンの全ての４
つの周辺領域は突出して、従って、外部の電気接続のためのパッドを有するのに
適している。バックプレーンの他の回路は、これらの周辺領域を占め、そしてそ
のため上の基板により覆われたり重ねられたりしない。
レーンであり、そして第１（上）の基板が透明な対向電極を与え、そして、装置
の液晶部分をシールするのに必要なだけ、すなわち、以下に説明される周辺接着
レーン及び配列により定義されるだけ、伸びている。バックプレーンの全ての４
つの周辺領域は突出して、従って、外部の電気接続のためのパッドを有するのに
適している。バックプレーンの他の回路は、これらの周辺領域を占め、そしてそ
のため上の基板により覆われたり重ねられたりしない。
【００３０】
上の基板は透明であり、その下側に透明な電極を有する。透明電極層をバック
プレーン又はその他の所に接続するために、例えば、アルミニウム、しかし、よ
り好ましくは、銅、銀、又は金の金属電極が上の基板の側表面上に形成されてい
て（例えば、蒸着又はスパッタリング）、そして角の周りに伸びて透明電極と重
なって接続する。
プレーン又はその他の所に接続するために、例えば、アルミニウム、しかし、よ
り好ましくは、銅、銀、又は金の金属電極が上の基板の側表面上に形成されてい
て（例えば、蒸着又はスパッタリング）、そして角の周りに伸びて透明電極と重
なって接続する。
【００３１】
この方法の好ましい形式では、第１及び第２の基板がステップ（ｄ）中に一致
するよう持って来られる時、第１及び第２の基板を正確に位置付けるために第１
及び第２の協働する部分を有する治具が提供される。
するよう持って来られる時、第１及び第２の基板を正確に位置付けるために第１
及び第２の協働する部分を有する治具が提供される。
【００３２】
この方法の１つの形式では、ステップ（ａ）乃至（ｃ）は、第１の基板と接着
板の開口とが必要な一致に正確に持って来ることができるように、第１の基板を
第１の治具部分上にそして接着板を第２の治具上に位置付けるステップを含む。
ステップ（ｄ）は、第２の治具部分上の接着板を第２の基板で置き換え、そして
、第１及び第２の基板を必要な一致に持って来ることを含む。
板の開口とが必要な一致に正確に持って来ることができるように、第１の基板を
第１の治具部分上にそして接着板を第２の治具上に位置付けるステップを含む。
ステップ（ｄ）は、第２の治具部分上の接着板を第２の基板で置き換え、そして
、第１及び第２の基板を必要な一致に持って来ることを含む。
【００３３】
しかし、より好ましくは、治具は第２の部分として又は同様に機能する第３の
部分を含み、ステップ（ａ）乃至（ｃ）は、第１の基板と開口が正確に必要な一
致に持って来ることができるように、第１の基板を第１の治具部分にそして開口
された板を第３の治具部分に位置付けるステップを含み、そしてステップ（ｄ）
は第１及び第２の基板を必要な一致に持って来るために第２の基板を第２の治具
部分に置くことを含む。
部分を含み、ステップ（ａ）乃至（ｃ）は、第１の基板と開口が正確に必要な一
致に持って来ることができるように、第１の基板を第１の治具部分にそして開口
された板を第３の治具部分に位置付けるステップを含み、そしてステップ（ｄ）
は第１及び第２の基板を必要な一致に持って来るために第２の基板を第２の治具
部分に置くことを含む。
【００３４】
以下に詳細に説明されるように、治具部分及び開口された接着板は複数のセル
を同時に組立てることを可能にするように構成できる。第１及び第２の治具部分
はそれぞれ、第１及び第２の基板を所定位置で搭載するための第１及び第２の板
を、第１及び第２の板を所望の関係に一緒に持って来ることがてきることを保証
するための位置付け手段（例えば、板の孔の中を延びるピンを含む）と一緒に含
むことができる。もし設けられた場合は、第３の治具部分は同様に構成され、そ
の板は接着板である。第３の治具部分が設けられない場合は、接着板は第２の治
具部分の位置付け手段上に同様に位置付けられる。
を同時に組立てることを可能にするように構成できる。第１及び第２の治具部分
はそれぞれ、第１及び第２の基板を所定位置で搭載するための第１及び第２の板
を、第１及び第２の板を所望の関係に一緒に持って来ることがてきることを保証
するための位置付け手段（例えば、板の孔の中を延びるピンを含む）と一緒に含
むことができる。もし設けられた場合は、第３の治具部分は同様に構成され、そ
の板は接着板である。第３の治具部分が設けられない場合は、接着板は第２の治
具部分の位置付け手段上に同様に位置付けられる。
【００３５】
好ましくは、接着剤はＵＶセッテイング接着剤である。スペーサー要素が接着
ビード自身内に、例えば、所定の狭い大きさの分布のガラス・ビード、が設けら
れても良いが、このような要素を含まない接着を使用し、そして、基板の両方又
は１つに既に置かれたスペーサーに依存することが好ましい。このようなスペー
サーを設けることは我々の同時係属出願（参照：Ｐ２０９５９ＷＯ）の主題を形
成する。
ビード自身内に、例えば、所定の狭い大きさの分布のガラス・ビード、が設けら
れても良いが、このような要素を含まない接着を使用し、そして、基板の両方又
は１つに既に置かれたスペーサーに依存することが好ましい。このようなスペー
サーを設けることは我々の同時係属出願（参照：Ｐ２０９５９ＷＯ）の主題を形
成する。
【００３６】
好ましくは、基板がアクティブ・バックプレーン及び透明電極を含む場合、第
１の基板は透明電極である。このような場合、バックプレーンはそこへの電気的
接続を容易にするために少なくとも１つの側において透明電極を越えて突出する
ことが好ましい。
１の基板は透明電極である。このような場合、バックプレーンはそこへの電気的
接続を容易にするために少なくとも１つの側において透明電極を越えて突出する
ことが好ましい。
【００３７】
好ましくは、この方法は液晶セルの製造に適用されて、基板間に液晶材料を置
く又は挿入するステップを含む。これはステップ（ａ）の前、ステップ（ａ）及
び（ｂ）の間、又はステップ（ｂ）の後に実行できる。最後のオプションは、ス
メクチック液晶セル及び／又はアクティブ・バックプレーンを組込んだ液晶セル
の製造に特に適している及び／又は好まれる。
く又は挿入するステップを含む。これはステップ（ａ）の前、ステップ（ａ）及
び（ｂ）の間、又はステップ（ｂ）の後に実行できる。最後のオプションは、ス
メクチック液晶セル及び／又はアクティブ・バックプレーンを組込んだ液晶セル
の製造に特に適している及び／又は好まれる。
【００３８】
セルの領域内でセルの基板を離間することは、液晶内に分布された個別のスペ
ーサー要素又はセル自身内に他の材料を含むことで、達成できるが、我々の同時
係属出願（参照：Ｐ２０９５９ＷＯ）に詳細に説明されるように、基板の１つ又
は両方の上に位置する又は分布するスペーサーを設けることが好ましい。
ーサー要素又はセル自身内に他の材料を含むことで、達成できるが、我々の同時
係属出願（参照：Ｐ２０９５９ＷＯ）に詳細に説明されるように、基板の１つ又
は両方の上に位置する又は分布するスペーサーを設けることが好ましい。
【００３９】
小さい大きさのため正確に取扱うこと及び位置付けの困難性の観点から、半導
体アクティブ・バックプレーンを有する構成にこの組立て方法は特に適している
が、ＴＦＴバックプレーンを持った液晶セル、他の液晶セル、及び他の光変調器
及び表示を含む、他のセル状装置も同様に組立てることができる。
体アクティブ・バックプレーンを有する構成にこの組立て方法は特に適している
が、ＴＦＴバックプレーンを持った液晶セル、他の液晶セル、及び他の光変調器
及び表示を含む、他のセル状装置も同様に組立てることができる。
【００４０】
接着レーン 多くの従来技術において、特に、シーラントがセルのアクティブ
要素、セルの電気部品又はその中身、例えば、前述したような液晶材料にかかわ
らず、と接触する場合において、セル基板間のシーラントがセルの寿命又は動作
に与える影響についてほとんどの考察をしなかったように思える。このような接
触は、不正確な接着剤の最初の配置、シールされるべき基板の不整列、又はシー
リング・プロセス中に押されるシーラントにより発生し得る。
要素、セルの電気部品又はその中身、例えば、前述したような液晶材料にかかわ
らず、と接触する場合において、セル基板間のシーラントがセルの寿命又は動作
に与える影響についてほとんどの考察をしなかったように思える。このような接
触は、不正確な接着剤の最初の配置、シールされるべき基板の不整列、又はシー
リング・プロセス中に押されるシーラントにより発生し得る。
【００４１】
ヨーロッパ特許出願第９３９１６１６２．６号は、全て同じ基板上で配列と外
部制御回路との間を走る導体が、離間効果を与えるために局所的に厚くされてい
る液晶表示装置を開示している。重要なセル要素から接着剤を遠ざけることが好
ましいとする特定の文献はないけれど、図に示されるものはこの特定の場合では
接着剤を前記したいずれの問題も生ずることなく置くために導体領域に十分な余
地があることを示している。しかし、装置が薄膜トランジスタ配列の観点から記
載されている。そして、これらは普通、接着剤ストリップを配列及び制御回路か
ら遠ざけて容易に収容するための基板上に十分な余地がある大きな寸法の表示装
置に使用されるものである。
部制御回路との間を走る導体が、離間効果を与えるために局所的に厚くされてい
る液晶表示装置を開示している。重要なセル要素から接着剤を遠ざけることが好
ましいとする特定の文献はないけれど、図に示されるものはこの特定の場合では
接着剤を前記したいずれの問題も生ずることなく置くために導体領域に十分な余
地があることを示している。しかし、装置が薄膜トランジスタ配列の観点から記
載されている。そして、これらは普通、接着剤ストリップを配列及び制御回路か
ら遠ざけて容易に収容するための基板上に十分な余地がある大きな寸法の表示装
置に使用されるものである。
【００４２】
これに対して、アクティブ半導体バックプレーンを持ったセルをシーリングす
る際の問題の一部は、半導体領域の小ささとそれを有効に使用する必要性により
、アドレス可能位置の配列の周辺ロジックへの近さにある。このよう文脈におい
て、重要なセルの部品と接着剤又はシーラントとの間の接触から生ずる問題につ
いての前の認識は無く、シーラントを収容するために十分に広い専用の「接着レ
ーン」を設けることは以前に開示されても無く、示唆さえも無いと信ずる。空間
をより与えることにより、周辺接着ストリップを本質的にアドレス線、アドレス
及び電力線上のみに位置させて、より高密度に占める周辺ロジック領域をより高
密度に占める配列領域に結合することが可能である。
る際の問題の一部は、半導体領域の小ささとそれを有効に使用する必要性により
、アドレス可能位置の配列の周辺ロジックへの近さにある。このよう文脈におい
て、重要なセルの部品と接着剤又はシーラントとの間の接触から生ずる問題につ
いての前の認識は無く、シーラントを収容するために十分に広い専用の「接着レ
ーン」を設けることは以前に開示されても無く、示唆さえも無いと信ずる。空間
をより与えることにより、周辺接着ストリップを本質的にアドレス線、アドレス
及び電力線上のみに位置させて、より高密度に占める周辺ロジック領域をより高
密度に占める配列領域に結合することが可能である。
【００４３】
接着剤とバックプレーンの機能要素との間の接触量を減少することは、接着剤
又は基板を離間するため接着剤中に分布されていスペーサー要素がアクティブ・
バックプレーン又はセルの部分を横断する電気的ショートを生ずる電気導電性の
不純物を含む可能性があるために有利である（「導電性」という語は、この文脈
における限り、例えば、アクティブ・バックプレーン内のＦＥＴの「ＯＦＦ」抵
抗が非常に高く、そのため効果的にショートさせるためのほんの僅かの導電性で
あると解する必要がある）。
又は基板を離間するため接着剤中に分布されていスペーサー要素がアクティブ・
バックプレーン又はセルの部分を横断する電気的ショートを生ずる電気導電性の
不純物を含む可能性があるために有利である（「導電性」という語は、この文脈
における限り、例えば、アクティブ・バックプレーン内のＦＥＴの「ＯＦＦ」抵
抗が非常に高く、そのため効果的にショートさせるためのほんの僅かの導電性で
あると解する必要がある）。
【００４４】
本発明は、離間された第１及び第２領域と、前記第１領域内の電子又は電気要
素と、前記第２領域内の前記配列にアドレスするためのロジック要素と、前記第
１及び第２領域を結合する導体とを備え、接着剤シーリング・ストリップが第１
及び／又は第２領域と実質的に接触することなくそれらの間に存在することを許
容するほど十分に広く（「接着レーン」を与える）第１及び第２領域が離間され
ている、バックプレーンを提供する。実際においては、相対的な位置付けの許容
差を可能にし、接着レーンの幅が少なくとも５００ミクロン、より好ましくは少
なくとも１０００ミクロン、さらにより好ましくは１５００ミクロンとするため
、塗布できる接着剤の使用可能な最小幅は約３００ミクロンである。
素と、前記第２領域内の前記配列にアドレスするためのロジック要素と、前記第
１及び第２領域を結合する導体とを備え、接着剤シーリング・ストリップが第１
及び／又は第２領域と実質的に接触することなくそれらの間に存在することを許
容するほど十分に広く（「接着レーン」を与える）第１及び第２領域が離間され
ている、バックプレーンを提供する。実際においては、相対的な位置付けの許容
差を可能にし、接着レーンの幅が少なくとも５００ミクロン、より好ましくは少
なくとも１０００ミクロン、さらにより好ましくは１５００ミクロンとするため
、塗布できる接着剤の使用可能な最小幅は約３００ミクロンである。
【００４５】
本発明のさらなる特徴と利点は、添付図面を参照して、以下の本発明の実施の
形態の説明及び特許請求の範囲の記載を読むことにより、理解される。
形態の説明及び特許請求の範囲の記載を読むことにより、理解される。
【００４６】
図１は、厚膜アルミナ・ハイブリッド基板又はチップ・キャリア２上に搭載さ
れた液晶セル１の概略的な断面図を示す。セル１は図２に展開斜視図で示されて
いる。電気光学装置を搭載するためのハイブリッド基板の使用は我々の同時係属
出願（参照：Ｐ２０９５７ＷＯ）により詳細に議論されている。
れた液晶セル１の概略的な断面図を示す。セル１は図２に展開斜視図で示されて
いる。電気光学装置を搭載するためのハイブリッド基板の使用は我々の同時係属
出願（参照：Ｐ２０９５７ＷＯ）により詳細に議論されている。
【００４７】
セル１は、中心領域に３２０列と２４０行に配されたアクティブ・ミラー・ピ
クセル要素の配列４を与えるように形成されたアクティブ・シリコン・バックプ
レーンを含む。配列の外側に、しかし、バックプレーン３の端から離れて、バッ
クプレーン３を前電極６の周辺領域にシールする周辺接着シール５がある。図２
は、組立てられたセル内に液晶材料の注入することを可能にするため接着シール
が欠かれていることが示されている。注入後に、シールは同じ接着剤により又は
他の適当な材料の又は既知の手段により完全にされる。
クセル要素の配列４を与えるように形成されたアクティブ・シリコン・バックプ
レーンを含む。配列の外側に、しかし、バックプレーン３の端から離れて、バッ
クプレーン３を前電極６の周辺領域にシールする周辺接着シール５がある。図２
は、組立てられたセル内に液晶材料の注入することを可能にするため接着シール
が欠かれていることが示されている。注入後に、シールは同じ接着剤により又は
他の適当な材料の又は既知の手段により完全にされる。
【００４８】
前電極６は、概して矩形の平面的なガラス又はシリカ基板７を含み、そのバッ
クプレーン３と対向する下側には電気導電性の連続的なシルク・スクリーンされ
た酸化インジウム・スズ（ＩＴＯ）層８が被覆されている。基板７の一端側上に
は、層８の一部を覆い且つ基板の端を回るように延びている蒸着されたアルミニ
ウム端接点９が設けられていて、これにより組立てられたセル１内の層８への電
気的接続を与えている。
クプレーン３と対向する下側には電気導電性の連続的なシルク・スクリーンされ
た酸化インジウム・スズ（ＩＴＯ）層８が被覆されている。基板７の一端側上に
は、層８の一部を覆い且つ基板の端を回るように延びている蒸着されたアルミニ
ウム端接点９が設けられていて、これにより組立てられたセル１内の層８への電
気的接続を与えている。
【００４９】
バックプレーン３のシリコン基板上に形成された絶縁スペーサ２５が、前電極
６をシリコン基板から所定の正確且つ適当な距離に位置付けるため、上方に伸び
ていて、そして、液晶材料がそのようにして定義された空間を満たす。スペーサ
ー２５及びバックプレーン３はシリコン基板上に、その上のアクティブ・バック
プレーンの要素と共に、同じステップの全て又は少なくともいくつかを使用して
、同時的に形成される（後述する。また、我々の同時係属出願を参照（Ｐ２０９
５９ＷＯ））。
６をシリコン基板から所定の正確且つ適当な距離に位置付けるため、上方に伸び
ていて、そして、液晶材料がそのようにして定義された空間を満たす。スペーサ
ー２５及びバックプレーン３はシリコン基板上に、その上のアクティブ・バック
プレーンの要素と共に、同じステップの全て又は少なくともいくつかを使用して
、同時的に形成される（後述する。また、我々の同時係属出願を参照（Ｐ２０９
５９ＷＯ））。
【００５０】
図３に示すように、セル１は、厚膜アルミナ・ハイブリッド基板又はチップ・
キャリア２上に搭載されて、厚膜アルミナ・ハイブリッド基板又はチップ・キャ
リア２がその上に配置される表面実装印刷回路基板（ＰＣＢ）１１を含む電気光
学インターフエイス１０の部分を形成する。図４は、ＰＣＢ１１の近接部分と一
緒に基板２の拡大図を示す。
キャリア２上に搭載されて、厚膜アルミナ・ハイブリッド基板又はチップ・キャ
リア２がその上に配置される表面実装印刷回路基板（ＰＣＢ）１１を含む電気光
学インターフエイス１０の部分を形成する。図４は、ＰＣＢ１１の近接部分と一
緒に基板２の拡大図を示す。
【００５１】
図５は、セル１の動作と密接に関連したＰＣＢ１１上の回路を概略的にアウト
ラインで示すもので、ここには前電極６とバックプレーン３が概略的に示されて
いる。バックプレーン３は、インターフエイス１３を介してメモリ１２からデー
タを受取りねそしてバックプレーン３、前電極６、メモリ１２及びインターフエ
イス１３の全ては、それ自身がＰＣのパラレルポートにインターフエイス１５を
介して結合されたプログラム可能ロジック・モジュール１４の制御下にある。
ラインで示すもので、ここには前電極６とバックプレーン３が概略的に示されて
いる。バックプレーン３は、インターフエイス１３を介してメモリ１２からデー
タを受取りねそしてバックプレーン３、前電極６、メモリ１２及びインターフエ
イス１３の全ては、それ自身がＰＣのパラレルポートにインターフエイス１５を
介して結合されたプログラム可能ロジック・モジュール１４の制御下にある。
【００５２】
好適な組立て方法においては、複数の同一のアクティブ・バックプレーン３を
有するウエハが切断（ダイス）され、そして、ダイに前電極６か接着且つシール
されて空のセルを与える。図７に一部が示されるプロセスが後で説明される。前
電極の組立ての後にのみ、ダイが正しく機能することを確認するために検査され
、これにより、ウエハそれ自体の上の初期の検査ステップの危険な手順を回避で
きる。これが経済的又は時間的損失無しにできることは、少なくともウエハ上の
動作可能なバックプレーンの高い歩留まり部分的に起因する。
有するウエハが切断（ダイス）され、そして、ダイに前電極６か接着且つシール
されて空のセルを与える。図７に一部が示されるプロセスが後で説明される。前
電極の組立ての後にのみ、ダイが正しく機能することを確認するために検査され
、これにより、ウエハそれ自体の上の初期の検査ステップの危険な手順を回避で
きる。これが経済的又は時間的損失無しにできることは、少なくともウエハ上の
動作可能なバックプレーンの高い歩留まり部分的に起因する。
【００５３】
検査後、バックプレーンが機能する空のセルはハイブリッド基板２へエポキシ
により固着され、そして基板２上のワイヤ接着パッド１７へワイヤ接着１６され
る。他の回路要素１８はまた基板２上に表面実装され、そして導電性トラックに
電気的に接続される。後者のトラックは、バックプレーンのためのワイヤ接着パ
ッド１６、他の要素１８、及びＰＣＢ１１を基板に接続する手段、このような手
段は図４に示すように端パッド１９の形であるが既知のどんな適当な手段が使用
できる、の間を延びるために所望の構成で基板２上に設けられたトラックのパタ
ーンの一部である。
により固着され、そして基板２上のワイヤ接着パッド１７へワイヤ接着１６され
る。他の回路要素１８はまた基板２上に表面実装され、そして導電性トラックに
電気的に接続される。後者のトラックは、バックプレーンのためのワイヤ接着パ
ッド１６、他の要素１８、及びＰＣＢ１１を基板に接続する手段、このような手
段は図４に示すように端パッド１９の形であるが既知のどんな適当な手段が使用
できる、の間を延びるために所望の構成で基板２上に設けられたトラックのパタ
ーンの一部である。
【００５４】
好ましくは、空のセルが固着されてハイブリッド基板２に接着された後にのみ
、それに選択されたスメクチック液晶材料２０が充填される。
、それに選択されたスメクチック液晶材料２０が充填される。
【００５５】
好ましい組立て方法においては、以下のステップが、処理されたシリコン・ウ
エハと前電極のガラス基板とから開始し、基板上の組立てられた液晶セルまで実
行される。
エハと前電極のガラス基板とから開始し、基板上の組立てられた液晶セルまで実
行される。
【００５６】
処理されたウエハは検査ステーションで試験され、ホトレジスト層で被膜され
（平坦化）、そしてウエハ鋸で切断（ダイス）される。前電極のガラス基板が切
断され、清浄にされ、そして酸化インジウム・スズ（ＩＴＯ）層８が設けられた
後、その上にアルミニウムの端接点９が蒸着される。そして、擦られたポリアミ
ドの整列層が前電極６と切断（ダイス）されたウエハ（ダイ）の両方上に設けら
れる。そして、接着シール５が未充填のセルとして組立てられる前に前電極上に
プリントされる。ダイと前電極の組立ての好ましい方法は、本明細書の別の所で
より詳細に説明される。そして、未充填のセルはハイブリッド基板２に接着され
、その後にそれは液晶材料２０により充填される。
（平坦化）、そしてウエハ鋸で切断（ダイス）される。前電極のガラス基板が切
断され、清浄にされ、そして酸化インジウム・スズ（ＩＴＯ）層８が設けられた
後、その上にアルミニウムの端接点９が蒸着される。そして、擦られたポリアミ
ドの整列層が前電極６と切断（ダイス）されたウエハ（ダイ）の両方上に設けら
れる。そして、接着シール５が未充填のセルとして組立てられる前に前電極上に
プリントされる。ダイと前電極の組立ての好ましい方法は、本明細書の別の所で
より詳細に説明される。そして、未充填のセルはハイブリッド基板２に接着され
、その後にそれは液晶材料２０により充填される。
【００５７】
図６は、アクティブ・バックプレーン３の配置（フロア・プラン）を示す概略
図である。ピクセル・アクティブ要素の中心配列４の各々は、１組の行導体の１
つに接続されたゲートと、１組の列導体の１つに接続されたドレイン電極と、ミ
ラー電極又はミラー電極に接続された形式のいずれかであるソース電極又は領域
とを有するＮＭＯＳトランジスタから本質的に構成されている。共通前電極６の
対向する部分と介在するキラル・スメクチック液晶材料２０と一緒に、後に位置
するミラー電極は容量性特性を持った液晶ピクセル・セルを形成する。
図である。ピクセル・アクティブ要素の中心配列４の各々は、１組の行導体の１
つに接続されたゲートと、１組の列導体の１つに接続されたドレイン電極と、ミ
ラー電極又はミラー電極に接続された形式のいずれかであるソース電極又は領域
とを有するＮＭＯＳトランジスタから本質的に構成されている。共通前電極６の
対向する部分と介在するキラル・スメクチック液晶材料２０と一緒に、後に位置
するミラー電極は容量性特性を持った液晶ピクセル・セルを形成する。
【００５８】
偶及び奇の行導体が配列のいずれかの側に離間されたスキャナー４４、４５の
それぞれに接続される。各スキャナーは、配列とシフト・レジスター４４ａ、４
５ａの間に介在するレベル・シフター４４ｂ、４５ｂを含む。使用においては、
トークン信号が、個別の行を順番に可能にするため（関連するトランジスタを導
電性にする）、トークン信号がレジスターに沿って送られる。そして、例えば、
インターレース又は非インターレースの異なる形式の走査をレジスタの適当な制
御により所望の通り実行できる。
それぞれに接続される。各スキャナーは、配列とシフト・レジスター４４ａ、４
５ａの間に介在するレベル・シフター４４ｂ、４５ｂを含む。使用においては、
トークン信号が、個別の行を順番に可能にするため（関連するトランジスタを導
電性にする）、トークン信号がレジスターに沿って送られる。そして、例えば、
インターレース又は非インターレースの異なる形式の走査をレジスタの適当な制
御により所望の通り実行できる。
【００５９】
偶及び奇の列導体が、配列の上と底から離間されたそれぞれのドライバー４２
、４３に接続される。各ドライバーは３２から１６０へのデマルチプレクサー４
２ａ、４３ａ、供給ラッチ４２ｂ、４３ｂ、及びラッチと列導体の間のレベル・
シフター４２ｃ、４３ｃを含む。使用において、５相クロックの制御の下、３２
奇又は偶列導体の連続した組のために、メモリ２４からのデータが、端接着パッ
ド４６、４７の組からデマルチプレクサ４２ａ、４３ａへ送られ、そして、列導
体に駆動電圧として供給されるため、４２ｃ、４３ｃでレベル・シフトされる前
に、４２ｂ、４３ｂでラッチされる。行走査と列駆動の間の同期が、適当なデー
タ駆動電圧が行の可能化されたトランジスタを介して液晶ピクセルに加えられ、
そして、この目的のために、さまざまな制御回路４８及びテスト回路４８’が設
けられる。
、４３に接続される。各ドライバーは３２から１６０へのデマルチプレクサー４
２ａ、４３ａ、供給ラッチ４２ｂ、４３ｂ、及びラッチと列導体の間のレベル・
シフター４２ｃ、４３ｃを含む。使用において、５相クロックの制御の下、３２
奇又は偶列導体の連続した組のために、メモリ２４からのデータが、端接着パッ
ド４６、４７の組からデマルチプレクサ４２ａ、４３ａへ送られ、そして、列導
体に駆動電圧として供給されるため、４２ｃ、４３ｃでレベル・シフトされる前
に、４２ｂ、４３ｂでラッチされる。行走査と列駆動の間の同期が、適当なデー
タ駆動電圧が行の可能化されたトランジスタを介して液晶ピクセルに加えられ、
そして、この目的のために、さまざまな制御回路４８及びテスト回路４８’が設
けられる。
【００６０】
その後、行が再びアドレスするまで、延ばされた期間の間、データに対応する
電荷が容量性液晶ピクセル上に維持されるように、その行の不可能化はトランジ
スタを高インピーダンスに置かれる。
電荷が容量性液晶ピクセル上に維持されるように、その行の不可能化はトランジ
スタを高インピーダンスに置かれる。
【００６１】
レベル・シフター４４ｂ、４５ｂと配列４の近接した端の間の間隙２１は、１
ｍｍ幅である。そして、レベル・シフター４４ｂ、４５ｂと配列４の近接した端
の間の間隙２２は２ｍｍ幅である。これらの間隙又は接着レーンは、シールを配
置する際の許容差を許しながら、約３００ミクロン幅の接着シール５を完全に収
容するのに十分に大きい。図１に示すように、前電極６の大きさは配列及び大部
分の接着レーンだけを覆うのに十分である。実施の形態において、配列は１１ｍ
ｍｍと８ｍｍであり、前電極は１２．４ｍｍと９．４ｍｍである。
ｍｍ幅である。そして、レベル・シフター４４ｂ、４５ｂと配列４の近接した端
の間の間隙２２は２ｍｍ幅である。これらの間隙又は接着レーンは、シールを配
置する際の許容差を許しながら、約３００ミクロン幅の接着シール５を完全に収
容するのに十分に大きい。図１に示すように、前電極６の大きさは配列及び大部
分の接着レーンだけを覆うのに十分である。実施の形態において、配列は１１ｍ
ｍｍと８ｍｍであり、前電極は１２．４ｍｍと９．４ｍｍである。
【００６２】
図７の左手側は治具の第１の部分の板２８を示し、この板の上に既知の手段に
より所定の位置に４つの前電極６が搭載される。板は治具の整列ピンと協働する
ための２つの開口を有する。図７の右手側に、治具の第３の部分の接着板が示さ
れていて、板２８の開口３０に大きさと位置が対応する二つの開口３０が設けら
れている。板２９には、さらに４つの開口３１が設けられていて、各々は対応す
る前電極６よりも僅かに小さく（１１．６ｍｍと８．６ｍｍ）、２つの板が図示
するようにそれらの開口３０を整列するように重ね合せられる時、これらと中心
的に一致する。
より所定の位置に４つの前電極６が搭載される。板は治具の整列ピンと協働する
ための２つの開口を有する。図７の右手側に、治具の第３の部分の接着板が示さ
れていて、板２８の開口３０に大きさと位置が対応する二つの開口３０が設けら
れている。板２９には、さらに４つの開口３１が設けられていて、各々は対応す
る前電極６よりも僅かに小さく（１１．６ｍｍと８．６ｍｍ）、２つの板が図示
するようにそれらの開口３０を整列するように重ね合せられる時、これらと中心
的に一致する。
【００６３】
プレート２９の一表面、下側表面として示される、には例えばスクリーン・プ
リンテイングにより接着剤３３が被覆され、そして、板は矢印３４の方向へ板２
８の向きに下へ持って来られ、そしてその上の前電極と接触する。その後に板２
９は矢印３５の方向へ持ち上げられて、前電極６の周辺領域３２を接着剤が塗布
されるようにする。
リンテイングにより接着剤３３が被覆され、そして、板は矢印３４の方向へ板２
８の向きに下へ持って来られ、そしてその上の前電極と接触する。その後に板２
９は矢印３５の方向へ持ち上げられて、前電極６の周辺領域３２を接着剤が塗布
されるようにする。
【００６４】
既知の手段により、基板３は、板２８と構成が類似した治具の第２の部分の板
（図示しない）上の所定の位置に搭載される。この板と板２８、前電極にプリン
トされた接着をまだ付けている、は、接着材を付けている前電極６の周辺領域が
接着レーン２１、２２内に重なり入るように、整列開口３０を使用して一致させ
られる。
（図示しない）上の所定の位置に搭載される。この板と板２８、前電極にプリン
トされた接着をまだ付けている、は、接着材を付けている前電極６の周辺領域が
接着レーン２１、２２内に重なり入るように、整列開口３０を使用して一致させ
られる。
【００６５】
治具の第１及び第２の部分の１つは、もし所望ならば（少なくとも１つは組立
てられた前電極とバックプレーンの整列を維持するために保持される）、取外さ
れ、そして十分な圧力が組立体に加えられて、接着剤のＵＶ硬化前に前電極とバ
ックプレーンのシーリングを確保する。
てられた前電極とバックプレーンの整列を維持するために保持される）、取外さ
れ、そして十分な圧力が組立体に加えられて、接着剤のＵＶ硬化前に前電極とバ
ックプレーンのシーリングを確保する。
【００６６】
プロセスが、連続的な接着シールについて説明されたが、例えば図２に示され
る位置に欠けを、板２９の対応する開口３２を局所的に大きくすることにより、
生成することができる。
る位置に欠けを、板２９の対応する開口３２を局所的に大きくすることにより、
生成することができる。
【００６７】
図８に概略的に示すように、スペーサー２５は、バックプレーン３と一体的な
、概して正方形断面（３ミクロンと３ミクロン）のコラム（柱）の形であり、各
ピクセル２７に対して１つ、ピクセル配列中に均一に分布されていている。これ
らはピクセル配列と配列に接続される制御回路（図３）のための外領域２２ａの
間の接着レーン２１、２２に均一に分布されたスペーサー２６により補助される
。
、概して正方形断面（３ミクロンと３ミクロン）のコラム（柱）の形であり、各
ピクセル２７に対して１つ、ピクセル配列中に均一に分布されていている。これ
らはピクセル配列と配列に接続される制御回路（図３）のための外領域２２ａの
間の接着レーン２１、２２に均一に分布されたスペーサー２６により補助される
。
【００６８】
接着レーン内のスペーサーはリッジ（尾根）の形であり、コラム２５と高さが
等しい。しかし、より細長い形である（１０と１００ミクロン）。同じ処理ステ
ップを使用して同時的に形成され、そしてバックプレーンの残りのトポロジー（
地形）の上に伸びた、この絶縁柱と尾根はバックプレーン３のシリコン基盤と前
電極６の間に一定で正確な間隔を確保し、バックプレーンと前電極との間の短絡
を防ぎ、そして液晶ピクセル配列内の電気的及び光学的均一性と振舞いを与える
。
等しい。しかし、より細長い形である（１０と１００ミクロン）。同じ処理ステ
ップを使用して同時的に形成され、そしてバックプレーンの残りのトポロジー（
地形）の上に伸びた、この絶縁柱と尾根はバックプレーン３のシリコン基盤と前
電極６の間に一定で正確な間隔を確保し、バックプレーンと前電極との間の短絡
を防ぎ、そして液晶ピクセル配列内の電気的及び光学的均一性と振舞いを与える
。
【００６９】
この実施の形態では、スペーサーは本質的に同じ材料であり、例えば、トラン
ジスタの、アクティブ・バックプレーンの電気的又は電子的要素の少なくとも１
つにおいて見られるのと同じ順序で積層される少なくとも２つの層を含む。好ま
しくは、スペーサーの全ての層はトランジスタに見られる材料と順序に対応する
。
ジスタの、アクティブ・バックプレーンの電気的又は電子的要素の少なくとも１
つにおいて見られるのと同じ順序で積層される少なくとも２つの層を含む。好ま
しくは、スペーサーの全ての層はトランジスタに見られる材料と順序に対応する
。
【００７０】
実施の形態はスメクチック液晶セルに関連して説明されたが、本発明の第１の
観点は２つの対向して離間した基板を含むどんなセル構成にも関連する。本発明
の第２の観点はこのようなセル構成を形成するのに使用されることを意図したど
んなアクティブ・バックプレーンにも関連することが理解される。
観点は２つの対向して離間した基板を含むどんなセル構成にも関連する。本発明
の第２の観点はこのようなセル構成を形成するのに使用されることを意図したど
んなアクティブ・バックプレーンにも関連することが理解される。
【図１】
アクティブ・バックプレーンが組込まれて基板上に搭載された液晶セルを示す
概略的な断面図。
概略的な断面図。
【図２】
図１の液晶セルの要素の展開斜視図。
【図３】
図１の液晶セルを含む電気光学インターフエイスの概略的な平面図。
【図４】
図１の液晶セルを印刷回路基板上のハイブリッド基板を介して搭載した様子を
示す、図３のインターフエイスの部分の拡大図。
示す、図３のインターフエイスの部分の拡大図。
【図５】
液晶セルに近く関連した回路を示す図３のインターフエイスの部分の概略的な
ブロック回路図。
ブロック回路図。
【図６】
中央ピクセル配列を含む、図１の液晶セルのアクティブ・バックプレーンの概
略的な平面図（フロアー・プラン）。
略的な平面図（フロアー・プラン）。
【図７】
図１のセルを組立てる治具の使用を説明する図。
【図８】
バックプレーン上に形成された列及び絶縁スペーサー・リッジのいくつかの位
置を示す、図６のバックプレーンの中心部分の概略的な平面図。
置を示す、図６のバックプレーンの中心部分の概略的な平面図。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１３年１月２４日（２００１．１．２４）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正の内容】
【０００２】
好適な実施の形態に関連して本明細書において特に説明される装置は、アクテ
ィブ・バックプレーン及び共通フロント電極の間に配置されたスメクチック液晶
の形式の空間光変調器である。それは、ディスプレイ装置のみならず相関及びホ
ログラフイック・スイッチングなどの他の形式の光学処理に潜在的な応用を持つ
相対的に多数のピクセルを含んだ、高速で且つ、もし可能ならば、安価な空間光
変調器の必要性のために開発された。我々の等しい出願及び優先日の同時係属中
の国際特許出願（ＰＣＴ／ＧＢ９９／０４２８５，参照：Ｐ２０９５７ＷＯ，優
先権ＧＢ９８２７９５２．４；ＰＣＴ／ＧＢ９９／０４２８６，参照：Ｐ２０９
５８ＷＯ，優先権ＧＢ９８２７９６５．６；ＰＣＴ／ＧＢ９９／０４２８２，参
照：Ｐ２０９５９ＷＯ，優先権ＧＢ９８２７９００．３；ＰＣＴ／ＧＢ９９／０
４２７９，参照：Ｐ２０９６０ＷＯ，優先権ＧＢ９８２７９０１．１；ＰＣＴ／
ＧＢ９９／０４２７４，参照：Ｐ２０９６１ＷＯ，優先権ＧＢ９８２７９６４．
９；ＰＣＴ／ＧＢ９９／０４２７５，参照：Ｐ２０９６２ＷＯ，優先権ＧＢ９８
２７９４５．８；及びＰＣＴ／ＧＢ９９／０４２６０及びＰＣＴ／ＧＢ９９／０
４２７７，参照：Ｐ２０９６３ＷＯ及びＰ２０９６３ＷＯ１，共に優先権ＧＢ９
８２７９４４．１）は空間光変調器の別の発明的観点に関する。
ィブ・バックプレーン及び共通フロント電極の間に配置されたスメクチック液晶
の形式の空間光変調器である。それは、ディスプレイ装置のみならず相関及びホ
ログラフイック・スイッチングなどの他の形式の光学処理に潜在的な応用を持つ
相対的に多数のピクセルを含んだ、高速で且つ、もし可能ならば、安価な空間光
変調器の必要性のために開発された。我々の等しい出願及び優先日の同時係属中
の国際特許出願（ＰＣＴ／ＧＢ９９／０４２８５，参照：Ｐ２０９５７ＷＯ，優
先権ＧＢ９８２７９５２．４；ＰＣＴ／ＧＢ９９／０４２８６，参照：Ｐ２０９
５８ＷＯ，優先権ＧＢ９８２７９６５．６；ＰＣＴ／ＧＢ９９／０４２８２，参
照：Ｐ２０９５９ＷＯ，優先権ＧＢ９８２７９００．３；ＰＣＴ／ＧＢ９９／０
４２７９，参照：Ｐ２０９６０ＷＯ，優先権ＧＢ９８２７９０１．１；ＰＣＴ／
ＧＢ９９／０４２７４，参照：Ｐ２０９６１ＷＯ，優先権ＧＢ９８２７９６４．
９；ＰＣＴ／ＧＢ９９／０４２７５，参照：Ｐ２０９６２ＷＯ，優先権ＧＢ９８
２７９４５．８；及びＰＣＴ／ＧＢ９９／０４２６０及びＰＣＴ／ＧＢ９９／０
４２７７，参照：Ｐ２０９６３ＷＯ及びＰ２０９６３ＷＯ１，共に優先権ＧＢ９
８２７９４４．１）は空間光変調器の別の発明的観点に関する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
我々の同時係属出願ＰＣＴ／ＧＢ９９／０４２８６（参照：Ｐ２０９５８ＷＯ
）は、離間して対向した関係で第１の基板を第２の基板にシーリング及び組立て
る方法に関する。この方法は、 （ａ）第１の基板の形状と対応した形状を有するが、僅かに小さい大きさの開口
を有する接着板を準備し、 （ｂ）接着板を接着剤で覆い、 （ｃ）第１の基板の周辺領域のみが接着剤で被覆されるように、第１の基板を正
確に接着板の開口と一致するようにし、 （ｄ）この板から第１の基板を外して、そしてそれを正確に第２の基板に所望の
一致状態に持って来る、 各ステップを含む。
）は、離間して対向した関係で第１の基板を第２の基板にシーリング及び組立て
る方法に関する。この方法は、 （ａ）第１の基板の形状と対応した形状を有するが、僅かに小さい大きさの開口
を有する接着板を準備し、 （ｂ）接着板を接着剤で覆い、 （ｃ）第１の基板の周辺領域のみが接着剤で被覆されるように、第１の基板を正
確に接着板の開口と一致するようにし、 （ｄ）この板から第１の基板を外して、そしてそれを正確に第２の基板に所望の
一致状態に持って来る、 各ステップを含む。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
好ましくは、接着剤はＵＶセッテイング接着剤である。スペーサー要素が接着
ビード自身内に、例えば、所定の狭い大きさの分布のガラス・ビード、が設けら
れても良いが、このような要素を含まない接着を使用し、そして、基板の両方又
は１つに既に置かれたスペーサーに依存することが好ましい。このようなスペー
サーを設けることは我々の同時係属出願ＰＣＴ／ＧＢ９９／０４２８６（参照：
Ｐ２０９５９ＷＯ）の主題を形成する。
ビード自身内に、例えば、所定の狭い大きさの分布のガラス・ビード、が設けら
れても良いが、このような要素を含まない接着を使用し、そして、基板の両方又
は１つに既に置かれたスペーサーに依存することが好ましい。このようなスペー
サーを設けることは我々の同時係属出願ＰＣＴ／ＧＢ９９／０４２８６（参照：
Ｐ２０９５９ＷＯ）の主題を形成する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
セルの領域内でセルの基板を離間することは、液晶内に分布された個別のスペ
ーサー要素又はセル自身内に他の材料を含むことで、達成できるが、我々の同時
係属出願ＰＣＴ／ＧＢ９９／０４２８６（参照：Ｐ２０９５９ＷＯ）に詳細に説
明されるように、基板の１つ又は両方の上に位置する又は分布するスペーサーを
設けることが好ましい。
ーサー要素又はセル自身内に他の材料を含むことで、達成できるが、我々の同時
係属出願ＰＣＴ／ＧＢ９９／０４２８６（参照：Ｐ２０９５９ＷＯ）に詳細に説
明されるように、基板の１つ又は両方の上に位置する又は分布するスペーサーを
設けることが好ましい。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正の内容】
【００４１】
ヨーロッパ特許出願第９３９１６１６２．６号は、全て同じ基板上で配列と外
部制御回路との間を走る導体が、離間効果を与えるために局所的に厚くされてい
る液晶表示装置を開示している。重要なセル要素から接着剤を遠ざけることが好
ましいとする特定の文献はないけれど、図に示されるものはこの特定の場合では
接着剤を前記したいずれの問題も生ずることなく置くために導体領域に十分な余
地があることを示している。しかし、装置が薄膜トランジスタ配列の観点から記
載されている。そして、これらは普通、接着剤ストリップを配列及び制御回路か
ら遠ざけて容易に収容するための基板上に十分な余地がある大きな寸法の表示装
置に使用されるものである。 米国特許５，６４４，３７３（フルシマ）はまた、アドレス回路とＴＦＴ配列
との間に環状スペーサーを持ったＴＦＴ装置を開示している。しかし、この場合
、環状スペーサーは単に「分離領域」として記載され、側から側まで接着剤で満
たされるように示されていて、そして従って接着剤は配列とアドレス回路の両方
に接触する。
部制御回路との間を走る導体が、離間効果を与えるために局所的に厚くされてい
る液晶表示装置を開示している。重要なセル要素から接着剤を遠ざけることが好
ましいとする特定の文献はないけれど、図に示されるものはこの特定の場合では
接着剤を前記したいずれの問題も生ずることなく置くために導体領域に十分な余
地があることを示している。しかし、装置が薄膜トランジスタ配列の観点から記
載されている。そして、これらは普通、接着剤ストリップを配列及び制御回路か
ら遠ざけて容易に収容するための基板上に十分な余地がある大きな寸法の表示装
置に使用されるものである。 米国特許５，６４４，３７３（フルシマ）はまた、アドレス回路とＴＦＴ配列
との間に環状スペーサーを持ったＴＦＴ装置を開示している。しかし、この場合
、環状スペーサーは単に「分離領域」として記載され、側から側まで接着剤で満
たされるように示されていて、そして従って接着剤は配列とアドレス回路の両方
に接触する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正の内容】
【００４４】
本発明は、離間された第１及び第２領域と、前記第１領域内の電子又は電気要
素と、前記第２領域内の前記配列にアドレスするためのロジック要素と、前記第
１及び第２領域を結合する導体とを備えた半導体バックプレーンにおいて、接着
剤シーリング・ストリップが第１及び／又は第２領域と実質的に接触することな
くそれらの間に存在することを許容するほど十分に広く第１及び第２領域が離間
されている、半導体バックプレーンを提供する。実際においては、相対的な位置
付けの許容差を可能にし、接着レーンの幅が少なくとも５００ミクロン、より好
ましくは少なくとも１０００ミクロン、さらにより好ましくは１５００ミクロン
とするため、塗布できる接着剤の使用可能な最小幅は約３００ミクロンである。
素と、前記第２領域内の前記配列にアドレスするためのロジック要素と、前記第
１及び第２領域を結合する導体とを備えた半導体バックプレーンにおいて、接着
剤シーリング・ストリップが第１及び／又は第２領域と実質的に接触することな
くそれらの間に存在することを許容するほど十分に広く第１及び第２領域が離間
されている、半導体バックプレーンを提供する。実際においては、相対的な位置
付けの許容差を可能にし、接着レーンの幅が少なくとも５００ミクロン、より好
ましくは少なくとも１０００ミクロン、さらにより好ましくは１５００ミクロン
とするため、塗布できる接着剤の使用可能な最小幅は約３００ミクロンである。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００６７
【補正方法】変更
【補正の内容】
【００６７】
図８に概略的に示すように、スペーサー２５は、バックプレーン３と一体的な
、概して正方形断面（３ミクロンと３ミクロン）のコラム（柱）の形であり、各
ピクセル２７に対して１つ、ピクセル配列中に均一に分布されていている。これ
らはピクセル配列と配列に接続される制御回路（図３）のための外側領域２２ａ
の間の接着レーン２１、２２に均一に分布されたスペーサー２６により補助され
る。
、概して正方形断面（３ミクロンと３ミクロン）のコラム（柱）の形であり、各
ピクセル２７に対して１つ、ピクセル配列中に均一に分布されていている。これ
らはピクセル配列と配列に接続される制御回路（図３）のための外側領域２２ａ
の間の接着レーン２１、２２に均一に分布されたスペーサー２６により補助され
る。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０９Ｆ 9/00 ３４８ Ｇ０９Ｆ 9/00 ３４８Ｃ
9/30 ３０９ 9/30 ３０９
３３８ ３３８
9/35 9/35
(81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ，
ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ
Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ
，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ，
ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ
Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ，ＺＷ
)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，
ＴＪ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，
ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，Ｃ
Ｒ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＥＥ，ＥＳ，ＦＩ
，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，
ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，Ｋ
Ｚ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ
，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，
ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，Ｓ
Ｋ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ
，ＵＳ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ
(72)発明者 クロスランド ウィリアム オルデン
イギリス ケンブリッジ シービー２ １
ピーゼット トランピントン ストリート
（番地なし） ユニヴァーシティー オ
ブ ケンブリッジ エンジニアリング デ
パートメント
Ｆターム(参考） 2H088 FA02 FA03 GA04 HA01 HA05
HA06 HA08 HA21 JA17 MA10
MA20
2H089 LA09 LA41 MA01X NA01
NA41 NA44 QA12 QA14 QA16
RA13 TA01 TA09 TA17
2H092 GA59 JA23 JB07 NA29 PA01
PA03 PA04 PA06 PA12 QA13
5C094 AA13 AA43 AA47 AA48 BA03
BA43 CA19 DA09 DA12 DA13
DB01 DB02 DB04 EA04 EA05
EA07 EA10 EB02 EC03 FA01
FA02 FB12 FB14 FB15 GB10
5G435 AA07 AA17 BB12 CC09 EE37
EE42 KK05
Claims (15)
- 【請求項１】 離間された第１及び第２領域と、前記第１領域内の電気又は
電子要素の配列と、前記第２領域内の前記配列にアドレスするためのロジック要
素と、前記第１及び第２領域を接続する導体とを有し、第１及び／又は第２領域
と実質的に接触することなくそれら間に接着剤シーリング・ストリップの存在を
可能にするに十分に広く第１及び第２領域が離間されている（接着レーンを与え
る）アクティブ半導体バックプレーン。 - 【請求項２】 バックプレーンが、配列にアクティブ電子要素を含んでいる
アクティブ・バックプレーンである請求項１に記載のバックプレーン。 - 【請求項３】 前記配列内に分布された一体的なスペーサーを含む前記請求
項のいずれかに記載のバックプレーン。 - 【請求項４】 前記レーン内に分布された一体的なスペーサーを含む前記請
求項のいずれかに記載のバックプレーン。 - 【請求項５】 前記一体的なスペーサーが、バックプレーンの電気又は電子
要素の少なくとも１つに見られるのと本質的に同じ材料と同じ積層順序の少なく
とも２つの層を含む請求項３又は４に記載のバックプレーン。 - 【請求項６】 スペーサーの全ての層が、前記少なくとも１つの電気又は電
子要素に見られる材料と順序に対応している請求項５に記載のバックプレーン。 - 【請求項７】 前記少なくとも１つの電気又は電子要素がトランジスタであ
る前記請求項のいずれかに記載のバックプレーン。 - 【請求項８】 対向電極が離間した関係でそれにシールされる前記請求項の
いずれかに記載のバックプレーンを有するセル。 - 【請求項９】 電極とバックプレーンとの間に液晶材料が位置する請求項８
に記載のセル。 - 【請求項１０】 液晶材料がスメクチック相を有する請求項９に記載のセル
。 - 【請求項１１】 前記バックプレーン及び前記対向電極の少なくとも１つが
透明又は半透明である請求項８乃至１０のいずれかに記載のセル。 - 【請求項１２】 バックプレーン及び対向電極が同一の長さと幅を有し、完
全に一致されている請求項８乃至１１のいずれかに記載のセル。 - 【請求項１３】 バックプレーン及び対向電極の少なくとも１つがその少な
くとも１つの端において他から突出している請求項８乃至１１のいずれかに記載
のセル。 - 【請求項１４】 対向電極のみがバックプレートから突出している請求項１
３に記載のセル。 - 【請求項１５】 対向電極が２つの反対側端でバックプレーンから突出して
いる請求項１３又は１４に記載の方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GBGB9827965.6A GB9827965D0 (en) | 1998-12-19 | 1998-12-19 | Assembly of cells having spaced opposed substrates |
| GB9827965.6 | 1998-12-19 | ||
| PCT/GB1999/004276 WO2000037998A1 (en) | 1998-12-19 | 1999-12-16 | Sealing of cells having active backplanes |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003519393A true JP2003519393A (ja) | 2003-06-17 |
| JP2003519393A5 JP2003519393A5 (ja) | 2007-02-08 |
Family
ID=10844532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000589999A Pending JP2003519393A (ja) | 1998-12-19 | 1999-12-16 | アクティブ・バックプレーンを有するセルのシーリング |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US6690444B1 (ja) |
| EP (1) | EP1145075B8 (ja) |
| JP (1) | JP2003519393A (ja) |
| AU (2) | AU1870600A (ja) |
| CA (1) | CA2353844A1 (ja) |
| DE (1) | DE69914639T2 (ja) |
| GB (2) | GB9827965D0 (ja) |
| WO (2) | WO2000037998A1 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9827952D0 (en) * | 1998-12-19 | 1999-02-10 | Secr Defence | Mounting of electro-optic devices |
| TWI251712B (en) | 2003-08-15 | 2006-03-21 | Prime View Int Corp Ltd | Interference display plate |
| TW593127B (en) * | 2003-08-18 | 2004-06-21 | Prime View Int Co Ltd | Interference display plate and manufacturing method thereof |
| US7424198B2 (en) | 2004-09-27 | 2008-09-09 | Idc, Llc | Method and device for packaging a substrate |
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| US7573547B2 (en) | 2004-09-27 | 2009-08-11 | Idc, Llc | System and method for protecting micro-structure of display array using spacers in gap within display device |
| US7668415B2 (en) | 2004-09-27 | 2010-02-23 | Qualcomm Mems Technologies, Inc. | Method and device for providing electronic circuitry on a backplate |
| US8124434B2 (en) | 2004-09-27 | 2012-02-28 | Qualcomm Mems Technologies, Inc. | Method and system for packaging a display |
| US7184202B2 (en) | 2004-09-27 | 2007-02-27 | Idc, Llc | Method and system for packaging a MEMS device |
| US7446926B2 (en) | 2004-09-27 | 2008-11-04 | Idc, Llc | System and method of providing a regenerating protective coating in a MEMS device |
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| US7576815B2 (en) * | 2006-07-10 | 2009-08-18 | Intel Corporation | Method and apparatus of liquid-crystal-on-silicon assembly |
| US20090323170A1 (en) * | 2008-06-30 | 2009-12-31 | Qualcomm Mems Technologies, Inc. | Groove on cover plate or substrate |
| US8379392B2 (en) * | 2009-10-23 | 2013-02-19 | Qualcomm Mems Technologies, Inc. | Light-based sealing and device packaging |
| CN108234123A (zh) * | 2016-12-14 | 2018-06-29 | 北京集联网络技术有限公司 | 一种高可靠动态令牌 |
| TWI812188B (zh) * | 2021-09-30 | 2023-08-11 | 銓泰綠能科技有限公司 | 面板之紫外線固化裝置 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS60238817A (ja) * | 1984-05-12 | 1985-11-27 | Citizen Watch Co Ltd | 液晶表示装置 |
| JPS6132035A (ja) * | 1984-07-24 | 1986-02-14 | Alps Electric Co Ltd | 液晶表示素子の製造方法 |
| US4682858A (en) * | 1984-08-20 | 1987-07-28 | Canon Kabushiki Kaisha | Liquid crystal device having reduced-pressure region in communication with ferroelectric liquid crystal |
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| JP2782291B2 (ja) * | 1990-08-30 | 1998-07-30 | キヤノン株式会社 | 強誘電性液晶カラーパネル |
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| EP0603420B1 (en) * | 1992-07-15 | 2001-06-13 | Kabushiki Kaisha Toshiba | Liquid crystal display |
| JP3120200B2 (ja) | 1992-10-12 | 2000-12-25 | セイコーインスツルメンツ株式会社 | 光弁装置、立体画像表示装置および画像プロジェクタ |
| US6980275B1 (en) * | 1993-09-20 | 2005-12-27 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device |
| JP3843517B2 (ja) * | 1997-01-14 | 2006-11-08 | セイコーエプソン株式会社 | 液晶装置の製造方法 |
| JP3873478B2 (ja) * | 1997-12-25 | 2007-01-24 | セイコーエプソン株式会社 | 液晶表示装置、電子機器及び液晶表示装置の製造方法 |
| JP4069991B2 (ja) * | 1998-08-10 | 2008-04-02 | 株式会社 日立ディスプレイズ | 液晶表示装置 |
| JP3803510B2 (ja) * | 1999-05-25 | 2006-08-02 | 日本電気株式会社 | 液晶表示パネル |
-
1998
- 1998-12-19 GB GBGB9827965.6A patent/GB9827965D0/en not_active Ceased
-
1999
- 1999-12-16 DE DE69914639T patent/DE69914639T2/de not_active Expired - Lifetime
- 1999-12-16 JP JP2000589999A patent/JP2003519393A/ja active Pending
- 1999-12-16 WO PCT/GB1999/004276 patent/WO2000037998A1/en active IP Right Grant
- 1999-12-16 EP EP99962328A patent/EP1145075B8/en not_active Expired - Lifetime
- 1999-12-16 GB GB0114219A patent/GB2361072A/en not_active Withdrawn
- 1999-12-16 AU AU18706/00A patent/AU1870600A/en not_active Abandoned
- 1999-12-16 WO PCT/GB1999/004286 patent/WO2000037997A1/en active Application Filing
- 1999-12-16 US US09/868,220 patent/US6690444B1/en not_active Expired - Fee Related
- 1999-12-16 CA CA002353844A patent/CA2353844A1/en not_active Abandoned
- 1999-12-16 AU AU18713/00A patent/AU1871300A/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| GB9827965D0 (en) | 1999-02-10 |
| EP1145075A1 (en) | 2001-10-17 |
| CA2353844A1 (en) | 2000-06-29 |
| GB0114219D0 (en) | 2001-08-01 |
| EP1145075B1 (en) | 2004-02-04 |
| GB2361072A (en) | 2001-10-10 |
| AU1870600A (en) | 2000-07-12 |
| WO2000037997A1 (en) | 2000-06-29 |
| DE69914639T2 (de) | 2004-12-16 |
| WO2000037998A1 (en) | 2000-06-29 |
| US6690444B1 (en) | 2004-02-10 |
| EP1145075B8 (en) | 2004-03-24 |
| AU1871300A (en) | 2000-07-12 |
| DE69914639D1 (de) | 2004-03-11 |
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Legal Events
| Date | Code | Title | Description |
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|
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|
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