JP2003505317A - 改良された結晶特性を有するエピタキシャル半導体材料の成長方法 - Google Patents

改良された結晶特性を有するエピタキシャル半導体材料の成長方法

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JP2003505317A
JP2003505317A JP2001511249A JP2001511249A JP2003505317A JP 2003505317 A JP2003505317 A JP 2003505317A JP 2001511249 A JP2001511249 A JP 2001511249A JP 2001511249 A JP2001511249 A JP 2001511249A JP 2003505317 A JP2003505317 A JP 2003505317A
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ボイズトン，マーク・アール
ディーツェ，ジェラルド・アール
コノンチャク，オレグ・ヴイ
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エスイーエイチ・アメリカ，インコーポレイテッド
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    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
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Abstract

(57)【要約】 結晶欠陥が減少したエピタキシャル半導体層を成長させる方法が提供される。本方法は、半導体基板の表面上または表面内にある欠陥を治癒するために、比較的に高い温度と比較的に低いソースガスフローの条件下でその半導体基板上に第一のエピタキシャル半導体層を成長させる工程を含む。次の工程では、第二のエピタキシャル半導体層が、比較的に低い温度と比較的に高いソースガスフローの条件下で第一のエピタキシャル半導体層上に成長させられる。第一のエピタキシャル層は、半導体基板表面内の欠陥が第二のエピタキシャル層内に伝播することを防止することによって低欠陥シード層としての役割を果たす。また選択的に、第一のエピタキシャル層の有効性を高めるために、その第一のエピタキシャル層が成長する工程の一部の間に塩化水素エッチングが実行されうる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、エピタキシャル半導体層の成長、特に、半導体基板上にエピタキシ
ャル半導体層を成長させて、その半導体基板からそのエピタキシャル半導体層内
へと伝播する結晶欠陥（crystallographic defects）の数を減少させるプロセス
に関する。
【０００２】
【従来の技術】
集積回路は人間活動のほとんど全ての領域に革命を起こした。集積回路を製造
するプロセスは非常に複雑かつ高価であるけれども、製造業者は大量生産技術を
発展させて一集積回路当たりのコスト（単価）をほとんどの回路に対して２，３
ドルまで減少させた。その結果、毎年、何百万という集積回路が多数の多様な消
費者製品や工業製品や軍事製品へと組み込まれている。
【０００３】 しかしながら、集積回路製造産業は世界で最も競争の激しい産業の一つである
。製造業者の単価が小さく増減しても、製造者利益あるいは市場占有率に劇的な
影響が与えられる場合がある。この市場において競争力を維持するために、集積
回路製造業者は歩留まり（yield）やスループット（throughput）を増大させる
ことによって継続的に単価を減少させる努力をしなければならない。
【０００４】 歩留まりとは、（例えば集積回路が適切に機能することを妨げる）致命的な欠
陥のない集積回路の数の尺度である。集積回路は一般に半導体ウェハ上に製造さ
れる。ウェハおよび集積回路の相対的なサイズに依存して、単一のウェハは、ほ
んの数個から数百個までの集積回路を含みうる。歩留まりは、通常、一ウェハ当
たりの致命的な欠陥のない集積回路の平均的な百分率（average percent）で表
現される。歩留まりは、特定のプロセス工程が終了したときに測定されるか、あ
るいは、全体の製造プロセスが終了したときに測定されうる。どちらの場合も、
より高い歩留まりは、製造コストが多数の集積回路にわたって分散して単価が減
少することを意味する。
【０００５】 スループットは、特定の期間内に製造される集積回路の数の尺度である。スル
ープットは、エピタキシャル反応炉（epitaxial reactor）といった特定のプロ
セスを循環する「一時間当たりのウェハ（wafers per hour）」の数としてしば
しば表される。もしエピタキシャル反応炉のスループットが増大すれば、所定数
のウェハを処理するために必要な反応炉は少なくて済み、従って設備投資が節約
され、単価が減少する。
【０００６】
【発明が解決しようとする課題】
不幸にも、歩留まりとスループットとは相反する目標となる場合がある。スル
ープットが増大するように意図された製造プロセスの修正によって、低い歩留ま
りが結果としてしばしばもたらされる。また逆の場合もある。結果として、製造
業者は、一般に、最大の歩留まりと最大のスループットとを折衷させて、単価を
最小にしなければならない。この歩留まり対スループットの相反が生ずる一つの
集積回路製造プロセスはエピタキシ（epitaxy）である。
【０００７】 エピタキシは、半導体基板の表面上に同じ半導体材料の単結晶層を成長または
堆積させて、エピタキシャル層が下地の基板と同じ結晶方向を有するようにする
ことを含む。多くの現代的な集積回路は、半導体基板それ自体内よりも、むしろ
半導体基板上のエピタキシャル半導体層内に形成される。そのため、低いコスト
で高品質のエピタキシャル層（以下、「エピ層」とよぶ。）を成長させることは多
くの集積回路の製造業者にとって重要な目標である。
【０００８】 エピ層の品質、従って製造プロセスの歩留まりを決定する２つの重要な指標は
、結晶欠陥（crystallographic defect）の数および遷移幅（transition width
）である。結晶欠陥はエピ層の結晶構造における非均一性である。これらの結晶
欠陥の多くは、基板表面内における欠陥（defect）あるいは不純物（impurity）
によって生じ、それらの欠陥あるいは不純物はエピタキシャル成長の間にエピ層
内へと伝播する。積層欠陥（stacking fault）は、エピ層内に形成された集積回
路に動作故障を起こし得るそのような結晶欠陥の一般例である。従って、これら
の欠陥が減少すれば歩留まりが増大しうる。
【０００９】 遷移幅とは基板に隣接するエピ層の領域の厚みを指し、この領域のドーパント
濃度は、ドーパントが基板の内／外へと拡散するために、残りのエピ層よりも高
いかまたは低い。もし遷移幅が、集積回路が形成されるエピ層の領域内へと拡が
れば、回路は適切に機能しない可能性がある。従って、遷移幅が減少すれば歩留
まりが増大しうる。
【００１０】 エピタキシ・プロセス工程のコストを減少させる最も有効な方法の一つは、エ
ピ層の成長速度を増大させることによってエピタキシャル反応炉のスループット
を増大させることである。より速い成長速度は特定の厚さを有するエピ層を成長
させるために必要な時間を減少させることを意味し、このことはより多くのウェ
ハが与えられた期間内に処理されることを可能にする。
【００１１】 しかしながら、成長速度が増大するとエピ層内の欠陥が一般に増加する。さら
に、成長速度を増大させるための主な技術の一つは、成長中の基板温度を上昇さ
せるものであるが、ドーパントの拡散の増大を引き起こし、それよって遷移幅が
増大する。結果として、製造業者は単価を最小にするために高いスループットと
高い歩留まりをしばしば折衷しなくてはならない。
【００１２】 それ故に、結晶欠陥数および遷移幅を減少させることによって、歩留まりを最
大にしながら、スループットも最大にするために、高い成長速度でエピタキシャ
ル半導体層を成長させるためのプロセスを提供することが望まれている。このよ
うなプロセスは製造業者の単価を著しく減らすことができる。
【００１３】
【課題を解決するための手段】
本発明は、スループットおよび最小の遷移幅を維持しながら、結晶欠陥が減少
したエピタキシャル半導体層を成長させる方法を提供する。この方法は、半導体
基板の表面内にある欠陥を覆ったりあるいは塞いだりするために、比較的に高い
温度および低いソースガスフローの条件下でその半導体基板上に第一のエピタキ
シャル半導体層を成長させるステップを含む。次に、第二のエピタキシャル半導
体が、比較的に低い温度および高いソースガスフローの条件下で第一のエピタキ
シャル半導体層上に成長させられる。第二のエピタキシャル層は、特定の集積回
路製造プロセスに必要とされる厚さおよびドーパント濃度を持つように設定され
る。第一のエピタキシャル層は、基板表面内の欠陥の少なくとも一部を塞ぎ、そ
れらの欠陥が第二のエピタキシャル層内へと伝播することを防止することによっ
て、低欠陥のシード層（seed layer）としての役割を果たす。また選択的に、第
一のエピタキシャル層を閉塞する効果を高めるために、その第一のエピタキシャ
ル層の少なくとも一部が成長する間に、基板が塩化水素エッチングを実施しても
よい。
【００１４】 ［詳細な説明および発明を実施する最良の形態］ 図１から図４は、本発明による改良された結晶特性を備えたエピタキシャル半
導体材料を成長させるためのプロセスを実施している半導体基板１０を示してい
る。まず一つのプロセス工程において、半導体材料の第一のエピタキシャル層１
２（ここでは「シード層（seed layer）」とも呼ばれる）が基板１０の一表面上
に成長させられて、その基板表面内の結晶欠陥を覆う。次のプロセス工程では、
半導体材料の第二のエピタキシャル層１４が第一のエピタキシャル層上に成長さ
せられる。第一のエピタキシャル層は、基板表面内の結晶欠陥の少なくとも一部
が第二のエピタキシャル層内に伝播することを防止する。
【００１５】 図１から図４では、基板１０がシリコンのエピタキシャル層の成長を実施して
いるシリコンウェハとして示されている。しかしながら、当業者であれば、本発
明による処理に適した他の半導体基板および半導体材料が存在することは認識さ
れよう。それ故に、以下の説明では基板１０といえばシリコンウェハを指し、エ
ピ層１２および１４はシリコンのエピ層を指すものとするが、他の半導体基板お
よび半導体材料も含まれることは理解されよう。
【００１６】 シリコンウェハ１０は通常は単結晶構造で、そのフロント面１６は十分に主結
晶面（primary crystal plane）に沿って揃う。一般にフロント面１６は、比較
的に平らな面を形成するように高度に研磨される。裏面１８は、フロント面１６
と十分に平行に研磨されてもよく、あるいは比較的にでこぼこ、もしくは不規則
であってもよい。一般にウェハ１０は、集積回路製造産業における所定の規格を
満たす直径や厚さを有する円形ディスク形状を有する。例えば、多くの製造業者
は現在のところ、約２００ｍｍの直径および約０．７２５ｍｍの厚さを持つシリ
コンウェハを使用している。しかしながら、ウェハ１０は異なった直径あるいは
異なった厚さを有することができ、あるいは、円形ディスク以外の形状であるこ
とができることは認識されよう。
【００１７】 ウェハ１０は、そのウェハに望ましい抵抗を与えるために結晶格子内に若干の
比較的に重要な濃度のドーパント原子を一般に有する。ドーパント種は、ホウ素
のようなアクセプタ、または、リン、ヒ素若しくはアンチモンのようなドナーで
ありうる。いずれにせよ、ウェハ１０は、その上に単結晶エピ層が成長可能な単
結晶ベースとしての役割を果たす。以下により詳細に論じられるが、これらのエ
ピ層はウェハ１０と同じドーパント濃度および同じドーパント種を有するか、ま
たは、それらはウェハ１０とは異なったドーパント濃度及び／若しくは異なった
ドーパント種を有しうる。
【００１８】 フロント面１６は、ほとんどの欠陥や不純物を取り除くために一般に高度に研
磨されて洗浄されるが、その上にエピタキシャル層が成長するためのシリコンの
完全な単結晶面を提供することは事実上不可能である。従って、例えば、通常フ
ロント面１６は、金属や有機物などを含む汚染物質のみならず、ひっかき傷、酸
素沈殿物（oxygen precipitate）、固有の点欠陥の凝集体（agglomeration of n
ative point defect）といった様々な欠陥を含むであろう。これらの表面不完全
部は、以下まとめて、ウェハ１０のフロント面１６における結晶欠陥、あるいは
欠陥と呼ぶことにする。更に、類似の欠陥が裏面１８上に通常存在するであろう
ということが認識されよう。実際、裏面１８が研磨されていない場合には、フロ
ント面１６におけるよりもより多くの欠陥が一般には存在するであろう。
【００１９】 エピ層１２および１４は、いくつかの標準的なエピタキシ・プロセスのいずれ
かを使用して形成することができる。気相エピタキシ（vapor phase epitaxy）
として知られているプロセスによる本発明によるエピ層を形成するための方法が
、図５の符号１００にて一般に示される。気相エピタキシは、大気圧あるいは大
気圧より高いかまたは低い圧力において実施することができる。この方法は、ス
テップ１１０において、シリコンウェハ１０といった、フロント面を有する一つ
以上の半導体基板を、半導体基板上にエピタキシャル半導体層を成長させるため
に構成されたエピタキシャル反応容器（epitaxial reaction chamber）内に設置
することを含む。
【００２０】 次に、ステップ１２０において、ウェハ１０の温度はエピタキシャル・シリコ
ンの成長に適した第一の温度に調節される。一般的に、第一の温度は１０００℃
から１２００℃の範囲内にある。一つの実施態様では、第一の温度は１１３０℃
である。しかしながら、当業者であれば、この第一の温度は、反応容器（reacti
on chamber）内の圧力や使用される反応ソースガス（reactant source gas）を
含む様々なファクタに依存して変化するであろうことは認識されよう。図６は、
図５の方法に対応する温度対時間（時間に対する温度）のグラフであり、本発明
によるエピタキシャル反応容器内で実行される一連のステップを表している。図
６に示されているように、ウェハ１０の温度は、通常、時間Ｘ0における公称温
度Ｔ0（nominal temperature）から時間Ｘ1における第一の温度Ｔ1まで、徐々に
変化するか、あるいは「急変する（ramp）」。
【００２１】 ステップ１３０では、図６で時間Ｘ2において示されているように、塩化水素
（ＨＣｌ）といったエッチング種（etchant species）が反応容器内へと流れて
ウェハ１０のフロント面からシリコンをエッチングする。塩化水素エッチング工
程は、フロント面１６内に通常存在する欠陥の少なくとも一部を取り除く役割を
果たす。選択的ではあるが、水素が時間Ｘ2以前に反応容器内へと流される。高
温（elevated temperatures）では、フロント面１６から二酸化シリコンといっ
た不純物を取り除くことによって、水素がウェハ１０を洗浄する役割を果たす。
いずれにしても、ステップ１３０が完了して塩化水素のフローが止められる時間
Ｘ3では、フロント面１６は比較的に欠陥の無い状態になる。
【００２２】 それにもかかわらず、絶対的に欠陥の無い面を提供することは事実上不可能で
あって、従ってエピ層の成長直前にはフロント面１６内に複数の欠陥が存在する
であろう。エピタキシャル成長は個別のシリコン原子を下地の結晶構造に付着さ
せてその結晶構造を繰り返すことによって生じるので、フロント面１６の結晶構
造にある欠陥は繰り返されてフロント面上に成長したエピ層を通って伝播するこ
とがあり得る。
【００２３】 しかしながら、比較的に高い成長温度および比較的に低い成長速度でのフロン
ト面１６上におけるエピタキシャル成長は、少なくとも一部の欠陥を塞いで、そ
れらの欠陥がエピ層を通って伝播することを妨げる役割を果たすことが観察され
ている。不幸にも、この閉塞効果（occlusion effect）を最善に実現する成長速
度は多くの大量生産プロセスにとって非実用的である。望ましいエピ層の厚さを
得るためにより長い成長時間が必要とされるので、その低い成長速度はエピタキ
シャル反応容器のスループットに相応の減少を引き起こす。更に、増大した成長
温度のみならずより長い成長時間は、ウェハ内または外へのドーパント拡散の増
大を引き起こし、それによって遷移幅が増大する。
【００２４】 スループットを犠牲にしたり、あるいは遷移幅を増大させたりすることなく、
高温で低成長速度のプロセスの欠陥閉塞効果を実現するために、本発明は二ステ
ップのエピ層成長プロセスを利用する。塩化水素エッチングが完了すると、フロ
ント面１６内の欠陥を塞ぐために必要な高温で低成長速度の条件下で、第一のエ
ピ層１２がフロント面１６上に成長させられる。そして、スループットおよび歩
留まりを維持しながら望ましいエピ層の厚さを得るために、第二のエピ層１４が
比較的に低温で高成長速度の条件下で第一のエピ層１２上に成長させられる。
【００２５】 従って、ステップ１４０において、フロント面１６上に第一のエピタキシャル
シリコン層を成長させてそのフロント面内の欠陥を覆うために、ソースガスの第
一のフローが反応容器内へと流される。そのソースガスは、当業者によく知られ
ているいくつかの適当な半導体ソースガスのいずれかでありうる。一般的なシリ
コンソースガスは、シラン（silane）と、ジクロロシラン（dichlorosilane）と
、トリクロロシラン（trichlorosilane）とを含んでいる。加えて、ソースガス
は、水素をそのソースガスと同時に反応容器内へと流すことによって一般に希釈
される。更に、第一のエピ層内に望ましいドーパント濃度を実現するために適切
なドーパントガスの小さなフローを反応容器内へと流すことができる。
【００２６】 エピタキシャル成長が物質移動速度（mass transfer rate）に制限されるよう
に、ソースガスの流量（flow rate）は比較的に低い流量に制御される（すなわ
ち、成長速度は、シリコン反応物が反応して結晶格子上にシリコンを堆積させる
速度によるというよりも、基板表面に届くシリコン反応物の流動（flux）によっ
て制御される）。第一のエピ層１２が成長する間のソースガスの正確なフローは
、成長温度や、反応容器のサイズおよび構成や、いずれかの希釈ガス及び／また
はドーパントガスの分圧のようなファクタに依存して変化するであろうことは理
解されよう。
【００２７】 図６に示された実施態様では、ソースガスの第一のフローは、ステップ１３０
の完了と一致する時間Ｘ3において開始される。一つの実施態様では、ソースガ
スの第一のフローはゼロから望ましい流量までソースガスを急上昇させるという
より徐々に上昇させていく。ソースガスの第一のフローは、第一のエピ層１２の
望ましい厚さを得るために選択された時間Ｘ4まで継続する。一つの実施態様で
は、第一のエピ層１２は約０．４μｍ以下である。
【００２８】 ソースガスの第一のフローを、塩化水素ガスのフローが止むのとほぼ同時に開
始することによって、時間Ｘ3直後に、塩化水素ガスおよびソースガスの両方が
反応容器内に存在する中間期間（intermediate period）が存在することは認識
されるであろう。この中間期間の間に、塩化水素の残りが反応容器から空になる
前に、シリコンエッチングおよびシリコンエピタキシャル成長の両方が同時に起
きる。この同時のエッチングおよびエピタキシャル成長は、第二のエピ層１４を
通って伝播する欠陥の数を更に減少させることが観察されている。代わりに、ソ
ースガスの第一のフローが、塩化水素のフローが止められる前に開始することが
できる。また代わりに、エッチングおよびエピタキシャル成長が同時に生じない
ように、塩化水素のフローの終了とソースガスの第一のフローの開始との間に遅
延(delay)が存在することができる。別の選択肢として、塩化水素エッチング工
程が完全に省略されうる。
【００２９】 次にステップ１５０において、ウェハ１０の温度は第二のエピ層１４を成長さ
せるのに適した第二の成長温度Ｔ2に調節される。第二の成長温度は第一の成長
温度より低く、ウェハ内または外への過度なドーパント拡散を引き起こすこと無
く、受入可能な成長速度を実現するように選択される。一つの実施態様では、第
二の成長温度は１１００℃である。代わりに、特定の用途によって要求される際
には他の温度が使用されうる。
【００３０】 ウェハ１０の温度は、第一の温度から第二の温度まで一般に徐々に調節される
。図６に示された実施態様では、ウェハ１０の温度は、時間Ｘ3における温度Ｔ1 から時間Ｘ5における温度Ｔ2まで急下降する。このように、ウェハの温度を調節
するステップは、エピ層１２を成長させるために第一のソースガスを流すステッ
プとほぼ同時に開始される。これには、第一のエピ層を成長させるステップとウ
ェハの温度を調節するステップとを組み合わせることによってスループットを最
大化する利点がある。この実施態様では、第一のエピ層１２の成長温度は実際に
は単一温度ではなくある温度範囲にある。結果として、第一のエピ層の成長速度
はステップ１３０の間中に変化しうる。しかしながら、ソースガスの第一のフロ
ーがゼロから急上昇する実施態様では、温度の減少に伴う成長速度の減少は、フ
ローの増加に伴う成長速度の増加によって、少なくとも部分的に相殺されるであ
ろう。
【００３１】 代わりに、ウェハの温度を調節するステップは、第一のソースガスを流すステ
ップの間に開始することができる。更に代わりに、ウェハ１０の温度を調節する
ステップは、第一のソースガスを流すステップが完了した後まで遅らせることが
できる。いずれにせよ、第一のエピ層１２は、フロント面１６よりも少ない欠陥
を含む第二のエピ層がその上に形成可能な結晶構造を提供することによって、第
二のエピ層のためのシード層としての役割を果たすように構成される。
【００３２】 図示された実施態様では、ソースガスの第一のフローは、ウェハ１０の温度が
第二の温度に達する時間Ｘ5以前の時間Ｘ4で終わる。以下により詳細に説明され
るが、第二のエピ層１４は、時間Ｘ6から時間Ｘ7までソースガスを反応容器内へ
と流すことによって成長させられる。こうして、時間Ｘ4と時間Ｘ6との間の期間
中は、反応容器内にソースガスが欠如しているのでエピタキシャル成長が妨げら
れる。このシーケンスによって、遷移領域を横断するドーパント濃度の分布は、
ほとんどの用途にとって、時間Ｘ3から時間Ｘ7まで連続的にエピタキシャル成長
させて作り出されるドーパント濃度分布よりも優れたものになることが見いださ
れている。実際、第一のエピ層１２の厚さは第二のエピ層１４の厚さより十分薄
い。また第一のエピ層は、ウェハ１０と第二のエピ層との間の遷移領域（transi
tion region）内に完全に含まれうる。このような場合には、第一のエピ層のド
ーパント濃度が第二のエピ層のドーパント濃度に一致する必要は全くない。なぜ
ならば、拡散はこの領域においてまだ支配的なドーピング特性であるからである
。代わりに、第一のエピ層および第二のエピ層の双方の継続的なエピタキシャル
成長は、上述したように第一のエピ層を成長させ、そして第二のエピ層を成長さ
せるために、ウェハの温度を第一の温度から第二の温度まで急変させ、ソースガ
スの流量を第一のフローから第二のフローまで急変させることによって実現でき
る。
【００３３】 ウェハ１０の温度が第二の成長温度に調節されると、第二のエピ層１４を成長
させるためにソースガスの第二のフローがエピタキシャル反応容器内へと流され
る。第二のエピ層は、その中に集積回路が一般に形成される層である。それ故に
、第二の成長温度や、ソースガスの流量や、いずれかのドーパント種の流量のよ
うな制御変数は、特定の集積回路製造プロセスによって要求される厚さおよび抵
抗を有するエピ層を作り出すように選択されるであろう。
【００３４】 一般には第二のエピ層のドーパント濃度は、集積回路製造に必要な望ましい電
気的特性を実現するためにウェハのドーパント濃度とは異なる。すでに論じられ
たように、第一のエピ層のドーパント濃度は第二のエピ層のドーパント濃度と同
じか、またはそれと異なることができる。いずれにせよ、集積回路を受け入れる
のに必要なエピタキシャル厚さを提供するために、第二のエピ層は第一のエピ層
よりも厚いであろう。現在のところほとんどの用途は約２μｍ以上の第二層のエ
ピ厚さを必要とする。実際には、一部の高電力用途は１００μｍ以上の第二層の
エピ厚さを必要とする。しかしながら、当業者であれば、集積回路のサイズが縮
小し続けるにつれて第二のエピ層１４に必要な厚さも縮小し続けることは認識さ
れよう。
【００３５】 図６に示されているように、ソースガスの第二のフローは、ウェハ１０の温度
がＴ2に安定する時間Ｘ6において開始され、望ましいエピ層厚さがＸ7において
実現されるまで継続される。第二のエピ層の成長温度は第一のエピ層の成長温度
よりも低いが、ソースガスの第二のフローがソースガスの第一のフローよりも著
しく高いので第二のエピ層の成長速度は第一のエピ層の成長速度よりも著しく高
い。一つの実施態様では、ソースガスの第一のフローはソースガスの第二のフロ
ーの約１０パーセントである。
【００３６】 いったん第二のエピ層１４が成長すると、ウェハ１０が更なる処理のためにエ
ピタキシャル反応容器から取り除かれる前に、通常、ウェハ１０の温度は公称温
度（nominal temperature）まで急下降する。代わりに、ウェハ１０はエピタキ
シャル反応容器において追加的な処理を実施してもよい。
【００３７】 本発明はウェハのフロント面上にエピタキシャル層を成長させるという状況に
おいて説明されてきたが、本発明は裏面上にエピタキシャル層を成長させること
にも適用することができることは認識されよう。従って、エピタキシャル層はフ
ロント面または裏面のいずれか一方の上に成長させることができ、あるいは代わ
りに、特定の用途によって必要があれば、エピタキシャル層はフロント面と裏面
双方の上に成長させることができる。
【００３８】 本発明は、電子集積回路用の半導体基板、特に、低欠陥エピタキシャル層を必
要とする集積回路製造プロセスにおいて使用される半導体基板に適用可能である
。
【００３９】 本発明は好ましい形において開示されてきたが、ここに開示、説明されたその
特定の実施態様はそれに限定する意図はなく、多数の変形例が可能であると考え
られる。本願の出願人は、本発明の内容が、本明細書に開示された様々な要素、
特徴、機能及び／または特性の全ての新規で非自明な組み合わせと部分的な組み
合わせとを含むものと考えている。そこにある特徴、機能、要素、あるいは特性
のどれ一つをとっても不可欠でないものはない。特許請求の範囲に含まれる請求
項は、新規で非自明と考えられる一定の組み合わせと部分的な組み合わせとを定
義する。特徴、機能、要素及び／または特性の他の組み合わせと部分的な組み合
わせとは、本願またはその関連出願における本願請求項の修正または新請求項の
提示によってクレームにされることがありうる。このような請求項も、元の請求
項の範囲と比べて広狭または同等であっても、本願出願者の発明の内容に含まれ
るものとみなされる。
【図面の簡単な説明】
【図１】 本発明によるシリコンの第一のエピタキシャル層が成長する間のシリコンウェ
ハの部分断面図である。
【図２】 基板表面上のシリコンの第一のエピタキシャル層を示した、図１のシリコンウ
ェハの部分断面図である。
【図３】 本発明によるシリコンの第二のエピタキシャル層が成長する間の図２のシリコ
ンウェハの部分断面図である。
【図４】 第一のエピタキシャル層上のシリコンの第二のエピタキシャル層を示した図３
のシリコンウェハの部分断面図である。
【図５】 結晶特性が改良されたエピタキシャル半導体材料を成長させる本発明による方
法の流れ図である。
【図６】 図５の方法に従ってエピタキシャル反応炉を操作するためのプロセス工程をグ
ラフで示した図である。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１３年８月９日（２００１．８．９）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ，ＺＷ )，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ， ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ，ＡＴ，ＡＵ， ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，Ｃ Ｎ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＤＺ，ＥＥ ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ， ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，Ｋ Ｐ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ， ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，Ｓ Ｇ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ (72)発明者 ディーツェ，ジェラルド・アール アメリカ合衆国オレゴン州97215，ポート ランド，サウス・イースト・セヴンティー ス・アヴェニュー 707 (72)発明者 コノンチャク，オレグ・ヴイ アメリカ合衆国ワシントン州98665，ヴァ ンクーヴァー，ノース・イースト・ミネハ ハ・ストリート 2600 Ｆターム(参考） 4G077 AA03 BA04 DB04 EF03 HA06 TA04 TB02 TC13 TJ03 4K030 AA06 BA29 BB02 BB13 CA04 FA10 HA01 JA01 JA05 JA10 JA12 LA15 5F045 AA01 AA03 AB02 AC01 AC05 AD14 AD15 AD16 AF03 BB12 DA51 HA03 HA13 HA22

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上にエピタキシャル半導体層を形成する方法であ
    って、 表面を有する半導体基板を提供するステップと、 該表面上に半導体材料の第一のエピタキシャル層を第一の成長温度と第一の成
    長速度とで成長させて前記表面内の結晶欠陥を覆うステップと、 前記第一のエピタキシャル層上に半導体材料の第二のエピタキシャル層を、前
    記第一の成長温度よりも低い第二の成長温度と、前記第一の成長速度よりも高い
    第二の成長速度とで成長させるステップと を含んでおり、 前記第一のエピタキシャル層は、前記表面内の前記結晶欠陥の少なくとも一部
    が前記第二のエピタキシャル層内へと伝播するのを防止することを特徴とする方
    法。
  2. 【請求項２】 前記半導体基板と前記第一のエピタキシャル層と前記第二の
    エピタキシャル層とは、シリコンであることを特徴とする請求項１に記載の方法
    。
  3. 【請求項３】 前記第一のエピタキシャル層と前記第二のエピタキシャル層
    とはそれぞれ厚さを有しており、前記第二のエピタキシャル層の厚さが前記第一
    のエピタキシャル層の厚さよりも厚いことを特徴とする請求項１に記載の方法。
  4. 【請求項４】 前記第一のエピタキシャル層の厚さが０．４ミクロン以下で
    あることを特徴とする請求項３に記載の方法。
  5. 【請求項５】 前記第二のエピタキシャル層の厚さが少なくとも２ミクロン
    であることを特徴とする請求項４に記載の方法。
  6. 【請求項６】 前記第一のエピタキシャル層を成長させるステップの少なく
    とも一部の間に、前記半導体基板から半導体材料をエッチングするステップを更
    に含むことを特徴とする請求項１に記載の方法。
  7. 【請求項７】 前記第一のエピタキシャル層を成長させるステップと前記第
    二のエピタキシャル層を成長させるステップとの間に前記成長温度を減少させる
    ステップを更に含むことを特徴とする請求項１に記載の方法。
  8. 【請求項８】 前記成長温度を減少させるステップの少なくとも一部の間に
    半導体材料の成長を防止するステップを更に含むことを特徴とする請求項７に記
    載の方法。
  9. 【請求項９】 前記第一のエピタキシャル層を成長させるステップは、物質
    移動速度に制限されることを特徴とする請求項１に記載の方法。
  10. 【請求項１０】 半導体基板上にエピタキシャル半導体層を形成する方法で
    あって、 エピタキシャル反応容器内に、フロント面を持つシリコン基板を設置するステ
    ップと、 エピタキシャルシリコン成長に適した第一の温度に前記半導体基板の温度を調
    節するステップと、 前記反応容器内へとソースガスの第一のフローを第一の流量で流して、前記半
    導体基板の前記フロント面上に第一のエピタキシャルシリコン層を成長させて該
    フロント面内の結晶欠陥を覆うステップと、 エピタキシャルシリコン成長に適した前記第一の温度よりも低い第二の温度に
    前記半導体基板の温度を調節するステップと、 前記半導体基板が前記第二の温度にあるときに、前記反応容器内へとソースガ
    スの第二のフローを前記第一の流量より高い第二の流量で流して、前記第一のエ
    ピタキシャルシリコン層上に第二のエピタキシャルシリコン層を成長させるステ
    ップと を含んでおり、 前記第一のエピタキシャルシリコン層と前記第二のエピタキシャルシリコン層
    とはそれぞれ厚さを有し、前記第二のエピタキシャルシリコン層が前記第一のエ
    ピタキシャルシリコン層よりも厚いことを特徴とする方法。
  11. 【請求項１１】 前記第一のエピタキシャルシリコン層が前記第二のエピタ
    キシャルシリコン層よりもゆっくりと成長するように、前記反応容器内への前記
    ソースガスの第一のフローと前記ソースガスの第二のフローとを制御するステッ
    プを更に含むことを特徴とする請求項１０に記載の方法。
  12. 【請求項１２】 前記ソースガスの第一のフローの流量は、前記ソースガス
    の第二のフローの流量の１０％以下であることを特徴とする請求項１０に記載の
    方法。
  13. 【請求項１３】 前記半導体基板の温度を前記第二の温度に調節するステッ
    プは、前記反応容器内へと前記ソースガスの第一のフローを流すステップの間に
    開始されることを特徴とする請求項１０に記載の方法。
  14. 【請求項１４】 前記半導体基板が前記第二の温度に到達する前に、前記反
    応容器内へと前記ソースガスの第一のフローを流すステップが完了することを特
    徴とする請求項１３に記載の方法。
  15. 【請求項１５】 前記半導体基板の温度を前記第二の温度に調節するステッ
    プは、前記反応容器内へと前記ソースガスの第一のフローを流すステップとほぼ
    同時に開始されることを特徴とする請求項１０に記載の方法。
  16. 【請求項１６】 前記半導体基板が前記第一の温度にあるときに、前記反応
    容器内へとエッチングガスを流すステップを更に含むことを特徴とする請求項１
    ０に記載の方法。
  17. 【請求項１７】 前記エッチングガスが前記反応容器内へと流れている間に
    、該反応容器内へと前記ソースガスの第一のフローを流すステップを更に含むこ
    とを特徴とする請求項１６に記載の方法。
  18. 【請求項１８】 前記エッチングガスを流すステップが完了したのとほぼ同
    時に、前記反応容器内へと前記ソースガスの第一のフローを流すステップが開始
    されることを特徴とする請求項１６に記載の方法。
  19. 【請求項１９】 前記反応容器内に前記ソースガスの第一のフローを流すス
    テップが完了したのとほぼ同時に、前記半導体基板の温度を前記第二の温度に調
    節するステップが開始されることを特徴とする請求項１８に記載の方法。
  20. 【請求項２０】 半導体基板上にエピタキシャル半導体層を形成する方法で
    あって、 表面を有する半導体基板を提供するステップと、 半導体材料の第一のエピタキシャル層によって前記表面内の結晶欠陥を覆うた
    めの工程を実行するステップと、 半導体材料の第二のエピタキシャル層によって前記第一のエピタキシャル層を
    覆うための工程を実行するステップと を含んでおり、 前記表面内の前記結晶欠陥の少なくとも一部が前記第一のエピタキシャル層に
    よって塞がれることを特徴とする方法。
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