JP2003347390A - マーク認識方法及び半導体装置の製造方法及び実装方法 - Google Patents
マーク認識方法及び半導体装置の製造方法及び実装方法Info
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Abstract
された認識マークを裏面側から画像認識することを課題
とする。 【解決手段】 シリコンウェハ1の厚みを5μm〜50
μmとなるまで背面研削する。白色光又は波長800n
m以下の可視光をシリコン基板1の回路パターン2の形
成面に照射し、シリコン基板1を透過した可視光をシリ
コン基板1の背面側から可視光カメラ3により受光し、
シリコン基板1の回路パターン形成面上に形成された認
識マークを画像認識する。
Description
法に係り、特に半導体ウェハもしくはチップ上に設けら
れたマークの認識方法、及びそのようなマーク認識方法
を用いた半導体装置の製造方法及び実装方法に関する。
に半導体ウェハあるいは半導体チップの位置認識を行う
必要がある。一般的に、位置認識には、半導体ウェハや
半導体装置の回路パターン面上に設けられた認識マーク
を画像認識する方法が用いられる。すなわち、図1に示
すように、半導体ウェハ1の回路パターン2と同時に形
成した認識マーク(図示せず)に白色光等を照射し、そ
の反射光を回路パターン面側から可視光カメラ3でモニ
タし、認識マークの位置を認識する。
図である。図2に示す製造工程において、まず、ウェハ
1の回路パターン2の表面に保護テープ4を貼り付け、
ウェハ1の背面1aを研削してウェハ1を薄くする。例
えば、研削前のウェハの厚みは700μm程度であり、
これを15μm程度となるまで研削する。薄くしたウェ
ハ1の背面1aにダイシングテープ5を貼り付け、次い
で保護テープ4を除去する。これにより、回路パターン
2及び認識マークが表面に露出し、回路パターン面側か
ら可視光カメラ3による画像認識が可能となる。
開平3−23646号公報は、シリコン単結晶を透過す
る赤外光を用いた画像認識方法を開示している。この方
法では、シリコン単結晶の透過を赤外光のみに限定し、
回路パターン面上に存在する認識マークをチップ裏面か
ら赤外線カメラを用いて認識する。そして、これをフリ
ップチップ実装などのフェースダウン実装に利用するこ
とが提案されている。
の画像認識を考慮した場合、ウェハ1の背面を研削して
薄くした後に、ダイシングテープ5を貼り付けて保護テ
ープ4を除去するというテープ貼り替え工程は必す必要
となる。このテープ張り替え工程は、大きな生産タクト
を必要とし且つコスト増加の要因となっている。
しく低下するため、テープ貼り替え工程において、ウェ
ハの割れやクラックが発生するおそれがある。更に、反
射光をモニタする回路パターン面側からの認識の場合、
ハレーションや外からのノイズ等の影響により、誤認識
を引き起こす可能性も高い。
から認識する場合、認識マーク及びその周囲に存在する
部材(回路パターン等)の膜厚が非常に薄い為、それぞ
れに赤外光の透過特性が異なるものを用いたとしても、
赤外光はほとんど透過してしまい、特性の差異を可視化
して表わすことは非常に難しい。従って、認識マークと
その周囲の部材とのコントラストが弱くなり、誤認識を
起こす可能性が非常に高く、実用的ではない。また、画
像認識ユニットとして、汎用の可視光光源やカメラなど
を使用することができず、高価な赤外線光源や赤外線カ
メラが必要となる。
あり、半導体ウェハの回路パターン面側から可視光を照
射して、ウェハ裏面側から透過光を可視光カメラにて認
識マークを画像認識し、コントラストの強い画像認識を
行うことのできるマーク認識方法及びそのようなマーク
認識方法を用いた半導体装置の製造方法及び実装方法を
提供することを目的とする。
めに本発明では、次に述べる各手段を講じたことを特徴
とするものである。
路パターン形成面上に形成された認識マークを画像認識
するマーク認識方法であって、該シリコン基板の厚みを
5μm〜50μmとし、白色光又は波長800nm以下
の可視光を前記シリコン基板の回路パターン形成面に照
射し、前記シリコン基板を透過した可視光を前記シリコ
ン基板の背面側から可視光カメラにより受光し、前記シ
リコン基板の回路パターン形成面上に形成された認識マ
ークを画像認識することを特徴とするものである。
板が可視光を透過するような厚みとされるので、シリコ
ン基板を透過した可視光により、シリコン基板の回路パ
ターン形成面に形成された認識マークを背面側から画像
認識することができる。したがって、シリコン基板の背
面研削後にそのまま認識マークの画像認識を行うことが
でき、回路パターン形成面に貼り付けた保護テープを剥
離して回路パターン面を露出させる工程を省略すること
ができる。また、シリコン基板を透過する光として可視
光用いるので、高価な赤外線発光源や赤外線カメラを用
いる必要がなく、安価な画像認識装置を用いることがで
きる。
ーク認識方法であって、前記シリコン基板の回路パター
ンを保護する保護膜を部分的に除去した部分を前記認識
マークとして用いることを特徴とするものである。
用して認識マークを形成することができ、認識マークを
別個に形成する必要がなくなる。
ーク認識方法であって、前記可視光は赤色光であり、前
記保護膜をポリイミド樹脂により形成することを特徴と
するものである。
て用いられているポリイミド樹脂は一般的に赤色光を吸
収するので、赤色光を用いて容易に画像認識を行うこと
ができる。
載のマーク認識方法であって、前記シリコン基板の厚み
に対する前記保護膜の厚みの比を大きくすることによ
り、認識画像における認識マークのコントラストを強め
ることを特徴とするものである。
トを強めて誤認識の可能性を低減することができる。
を一括して形成するシリコン基板を用いた半導体装置の
製造方法であって、該シリコン基板の背面を研削して、
厚みを5μm〜50μmとし、白色光又は波長800n
m以下の可視光を前記シリコン基板の回路パターン形成
面に照射し、前記シリコン基板を透過した可視光を前記
シリコン基板の背面側から可視光カメラにより受光し、
前記シリコン基板の回路パターン形成面上に形成された
ダイシングラインに沿って形成された認識マークを画像
認識し、画像認識結果に基づいて前記シリコン基板の背
面側からダイシングして半導体装置を個片化することを
特徴とするものである。
板を背面研削した後に背面側からダイシングラインに相
当する認識マークを画像認識することができる。したが
って、回路パターン形成面を露出させてから画像認識す
る工程が簡略化され、生産タクトの短縮及び製造コスト
の低減を達成することができる。
導体装置の製造方法であって、前記シリコン基板の回路
パターンを保護する保護膜をダイシングラインに沿って
除去した部分を前記認識マークとして用いることを特徴
とするものである。
用してダイシングラインを示す認識マークを形成するこ
とができ、ダイシングライン用の認識マークを別個に形
成する必要がなくなる。
載の半導体装置の製造方法であって、前記シリコン基板
を研削する前に、前記シリコン基板の回路パターン形成
面に保護テープを貼り付け、前記シリコン基板を研削し
た後に、該保護テープを貼り付けたまま保護テープを介
して前記シリコン基板の回路形成面に可視光を照射し、
前記シリコン基板の背面側からダイシングラインに沿っ
た認識マークを画像認識し、前記シリコン基板に貼り付
けた前記保護テープをダイシグテープとして用いてダイ
シングを行うことを特徴とするものである。
板を背面研削した後で保護テープを剥離することなく、
そのままダイシングラインを画像認識してダイシングを
行うことができるため、テープの貼り替え工程が不要と
なり、生産タクトの短縮及び製造コストの低減を達成す
ることができる。
うちいずれか一項記載の半導体装置の製造方法であっ
て、前記シリコン基板に形成されたロット番号及び識別
番号を、背面からの可視光の透過光を用いて画像認識す
ることを特徴とするものである。
板の認識マークを画像認識する画像認識装置を用いて、
シリコン基板のロット番号及び識別番号を認識すること
ができる。
うちいずれか一項記載の半導体装置の製造方法により製
造した半導体装置の実装方法であって、白色光又は波長
800nm以下の可視光を前記半導体装置の回路パター
ン形成面に照射し、前記半導体装置を透過した可視光を
前記半導体装置の背面側から可視光カメラにより受光
し、前記半導体装置の回路パターン形成面上に形成され
た認識マークを画像認識して前記半導体装置の位置を認
識し、位置認識結果に基づいて、前記半導体装置の各々
を背面側から吸着保持し、実装用基板上に移動して回路
パターン形成面を前記実装用基板に向けた状態で実装す
ることを特徴とするものである。
による半導体装置の個片化から実装基板への搭載工程
を、テープ貼り替え及び半導体装置の反転無しに行うこ
とができるため、実装工程が簡略化され、実装に用いる
設備も簡略化することができる。
半導体装置の実装方法であって、前記半導体装置の回路
パターンを保護する保護膜を部分的に除去した部分を位
置認識マークとして用いることを特徴とするものであ
る。
利用して位置認識マークを形成することができ、位置認
識マークを別個に形成する必要がなくなる。
て図面と共に説明する。
ウェハの光透過特性を利用して、シリコンウェハを透過
した可視光を用いてウェハ裏面側から回路形成面側の認
識マークを画像認識するものである。
光透過特性を示すグラフである。100μm厚のウェハ
は波長850nm以上の赤外光のみを透過し、それ以下
の可視光を含む波長の光は透過しない。したがって、1
00μm厚のウェハの透過限界波長は850μmであ
る。一般に、波長800nmの光が赤色光であり、それ
以上の波長を赤外光と称する。100μm厚のウェハ
は、赤外光を透過するが可視光は透過しないということ
ができる。
その透過限界波長は短くなり、図3に示すように、50
μm厚で波長800nm付近の可視光帯域の光を透過す
るようになる。更に15μm厚まで薄くした場合には、
約600nmの波長の光をも透過することが可能とな
る。従って、非常に薄いウェハに対しては、可視光の透
過を利用したウェハ裏面からの画像認識が可能である。
的な実施形態を示す図である。ウェハ1の回路パターン
2が形成された面側より、認識マーク上に白色光もしく
はウェハを透過可能な可視光(波長800nm以下)を
含む光を光源6から照射する。光源6としては、蛍光
灯、電球、LED、レーザ等を用いることができる。照
射された光は、その一部はウェハに吸収されるが、ウェ
ハを透過し、透過した光はウェハ裏面側に配置された可
視光カメラ3にて受光される。
その構造により、特定の波長に対するその光吸収率は各
々異なる。この相違により透過光の強度が変化し、可視
光カメラ3には認識マークとしての像が形成される。本
発明では、ウェハ1を透過可能な波長は800nm以下
としており、従ってこの波長帯に対して透過・吸収が明
確になるように、認識マーク及びその周りの物質を構成
することにより、コントラストの明確な認識マークの像
が得られる。
ポリイミドコートを用いる方法がある。図5はポリイミ
ドコートを用いて認識マークを形成した例を示す図であ
る。図5において、回路パターン2はポリイミドコート
7により被覆されて保護されているが、ポリイミドコー
ト7の一部は除去されており、この除去した部分が認識
マークとして機能する。すなわち、一般にポリイミドコ
ート7は赤褐色であり、赤色光を吸収する光学的特性を
有している。そこで、ポリイミドコート7の一部を除去
することにより、除去部とその周辺部との可視光(赤色
光)吸収率に格差を持たせることができる。
の範囲とし、シリコンウェハ1の厚みを考慮した厚みに
設定することにより、任意のコントラストの像を得るこ
とができる。図6はポリイミドコート7の厚みとシリコ
ンウェハ1の厚みを変えた場合の、ポリイミドコート7
の除去部の画像におけるコントラストの変化を示すグラ
フである。
ポリイミドコート7の厚みを2μmとした場合、認識マ
ークのコントラストは弱い。ここで、シリコンウェハ1
の厚みを20μmとし、ポリイミドコート7の厚みを2
0μmとした場合、コントラストは強くなる。さらに、
シリコンウェハ1の厚みを5μmとし、ポリイミドコー
ト7の厚みを20μmとした場合、コントラストは非常
に強くなる。
薄くし、ポリイミドコート7の厚みを厚くするほど、認
識マーク(ポリイミドコート7の除去部)の画像におけ
るコントラストは強くなる。すなわち、シリコンウェハ
を透過した可視光(赤色光)は、ポリイミドコート7が
除去された部分では可視光カメラ3にそのまま入射する
が、ポリイミドコート7に覆われた部分ではポリイミド
コート7により吸収され、その強度が小さくなって可視
光カメラ3に入射する。
どウェハ1の透過光を吸収する量が増え、可視光カメラ
3に届く光の強度は小さくなる。すなわち、可視光カメ
ラ3による画像は、ポリイミドコート7が厚いほど、コ
ントラストの強い画像となる。また、シリコンウェハ1
が薄いほど、透過光の強度が大きくなり、コントラスト
は強くなる。
部を認識マークとして機能させ、透過光の強度の小さい
部分が認識マークに相当するが、認識マーク自体をポリ
イミド樹脂により形成することとしてもよい。この場
合、可視光カメラ3による認識画像において、透過光の
強度が小さい部分が認識マークに相当することとなる。
また、透過させる可視光の波長を適当に選定すれば、ポ
リイミド樹脂に限らず、銅(Cu)やアルミ(Al)等
で形成した認識マークを認識することもできる。この場
合、回路パターン2を形成する際に同時に認識マークを
形成することができる。また、回路パターン2あるいは
その一部を認識マークとして用いることもできる。
体装置の製造工程について、図7乃至図9を参照しなが
ら説明する。図7は上述のマーク認識方法を用いた半導
体装置の製造工程の一部を説明するための図である。
4をウェハ1の回路パターン2の表面(ポリイミドコー
ト等で認識マークが形成されている面)に貼り付け、ウ
ェハ1の背面1aを研削してウェハを薄くする。研削前
のウェハ1の厚みは例えば700μmであるが、研削後
のウェハ1の厚みは5〜50μmとすることが好まし
い。ウェハ1の厚みが5μmより小さいと、ウェハ1に
形成された回路に影響を及ぼし、且つウェハ1の強度が
小さくなってウェハ割れを起こす可能性が高まる。一
方、ウェハ1の厚みが50μmを超えると、可視光の透
過量が極端に減少し、画像認識ができなくなってしま
う。
プ4側から光源6により可視光を照射し、ウェハ1の背
面側において可視光カメラ3により透過光を受光する。
保護テープ4は透明な粘着テープであり、可視光を透過
する。可視光カメラ3は、受光した透過光に基づいて画
像認識を行い、認識マークの位置を特定する。
クの位置に基づいてウェハ1をダイシングして半導体装
置を個片化する工程を説明するための図である。
インに沿ってポリイミドコート7を除去した部分として
形成されている。すなわち、図8に示すダイシング工程
では、回路パターン上に形成されたポリイミドコート7
をダイシングラインに沿って除去しておくことにより、
ウェハ1の背面研削の後にそのままダイシングラインを
透過光を用いて画像認識し、ウェハ1の背面側からブレ
ード8を用いてダイシングする。したがって、ウェハ1
の背面研削の後に、ウェハ1を保護テープ4に貼り付け
たままで、ダイシングラインの位置認識及び認識したダ
イシングラインに沿ったダイシングを行うことができ
る。
ターン面側からの認識を行うために、テープの貼り替え
が行われていた。しかし、本発明では、背面研削後その
ままダイシングラインの画像認識を行うことができるた
め、テープ貼り替え工程は必要ない。すなわち、保護テ
ープ4はそのままダイシングテープとして利用される。
これにより、大幅な生産タクトの短縮、及びコストの減
少を達成することができる。また、テープ貼り替え工程
における、ウェハ割れ・クラック、パターン断線等の不
具合が発生することも無くなる。
の形成面にはポリイミドコート7が施されているが、一
般的にダイシングライン上はコーティングを行わない。
従って、従来のポリイミドコートのままで、ウェハ裏面
から明確にダイシングラインを画像認識することができ
る。この認識結果に基づいて、ダイシングすることによ
り、回路パターン面側からの画像認識と同様な精度でウ
ェハ1をダイシング(切断)することができる。また、
ウェハ1の背面からダイシングすることにより、回路パ
ターン面が露出しない為、切削屑付着による回路パター
ン2の断線を防止することができる。
イシング工程に利用可能なだけでなく、ウェハ薄化後の
ウェハへの機械加工(穴、溝、薄膜除去等)や部品搭載
(ウェハ補強フレーム、キャパシタ等)、装置ステージ
へのウェハの搭載、及びウェハとウェハとの貼り合わせ
等に利用可能である。また、上述のマーク認識方法を用
いて、ウェハの回路パターン形成面に刻印されたウェハ
の製造ロット番号、及び1枚1枚のウェハ識別番号等を
裏面側から認識することも可能である。
片化された半導体チップを基板へダイスボンディングす
る場合、及びチップとチップとのスタック搭載を高精度
に行う場合にも利用可能である。更に、本発明によるマ
ーク認識方法は、特にフリップチップ実装に非常に有効
である。
半導体チップは、その背面がダイシングテープに貼り付
けられており、回路パターン面が表向きになっている。
このため、半導体チップをピックアップして基板に搭載
する際には、まず回路パターン面をコレットで吸着して
ピックアップし、続いてチップ背面を別のコレットで吸
着して保持する。更にそのコレットを反転させて半導体
チップの回路パターン形成面を下向きにし(フェースダ
ウン)、基板に実装する。
た場合では、ウェハ背面研削を行った時点からウェハ背
面が表向きになったままであり、その状態で裏面ダイシ
ングを経て個片化される。図9は本発明によるマーク認
識方法を用いたフリップチップ実装工程を説明するため
の図である。
本発明によるマーク認識方法により裏面側から認識マー
クの画像認識が行われる。図9に示す例の場合、認識マ
ークとしてポリイミドコート7を除去した部分が用いら
れる。例えば、半導体チップ9の中央部分のポリイミド
コート7を正方形に除去することで、正方形の認識マー
クを形成することができる。ただし、回路パターン上に
形成されたバンプ9aをチップ背面側から認識すること
もできるため、必ずしも認識マークを別個に形成する必
要はなく、バンプ9aの画像認識結果に基づいて半導体
チップ9の位置を認識してもよい。
9の背面をコレット10により吸着し、保護テープ4
(ダイシングテープとして機能する)から剥離してピッ
クアップする。ここで、半導体チップ9には予め外部接
続端子としてバンプ9aが形成されている。なお、図9
において、ポリイミドコート7上にバンプ9aが形成さ
れているように示されているが、実際はバンプ9aは回
路パターン2上に形成されている。
体チップ9は既にフェースダウン状態であるため、その
まま実装用基板11へフリップチップ実装することがで
きる。従って、本発明によるマーク認識方法を利用した
フリップチップ実装では、煩わしいチップの持ち替え、
及び反転の動作を省略することができ、実装に関る設備
を簡易化することができる。
種々の効果を実現することができる。
板が可視光を透過するような厚みとされるので、シリコ
ン基板お透過した可視光により、シリコン基板の回路パ
ターン形成面に形成された認識マークを背面側から画像
認識することができる。したがって、シリコン基板の背
面研削後にそのまま認識マークの画像認識を行うことが
でき、回路パターン形成面に貼り付けた保護テープを剥
離して回路パターン面を露出させる工程を省略すること
ができる。また、シリコン基板を透過する光として可視
光用いるので、高価な赤外線発光源や赤外線カメラを用
いる必要がなく、安価な画像認識装置を用いることがで
きる。
用して認識マークを形成することができ、認識マークを
別個に形成する必要がなくなる。
て用いられているポリイミド樹脂は一般的に赤色光を吸
収するので、赤色光を用いて容易に画像認識を行うこと
ができる。
トを強めて誤認識の可能性を低減することができる。
板を背面研削した後に背面側からダイシングラインに相
当する認識マークを画像認識することができる。したが
って、回路パターン形成面を露出させる工程が簡略化さ
れ、生産タクトの短縮及び製造コストの低減を達成する
ことができる。
用してダイシングラインを示す認識マークを形成するこ
とができ、ダイシングライン用の認識マークを別個に形
成する必要がなくなる。
板を背面研削した後で保護テープを剥離することなく、
そのままダイシングラインを画像認識してダイシングを
行うことができるため、テープの貼り替え工程が不要と
なり、生産タクトの短縮及び製造コストの低減を達成す
ることができる。
板の認識マークを画像認識する画像認識装置を用いて、
シリコン基板のロット番号及び識別番号を認識すること
ができる。
による半導体装置の個片化から実装基板への搭載工程
を、テープ貼り替え及び半導体装置の反転無しに行うこ
とができるため、実装工程が簡略化され、実装に用いる
設備も簡略化することができる。
利用して位置認識マークを形成することができ、位置認
識マークを別個に形成する必要がなくなる。
る。
る。
た例を示す図である。
みを変えた場合の、ポリイミドコートの除去部の画像に
おけるコントラストの変化を示すグラフである。
置の製造工程の一部を説明するための図である。
基づいてウェハをダイシングして半導体装置を個片化す
る工程を説明するための図である。
チップ実装工程を説明するための図である。
Claims (10)
- 【請求項1】 シリコン基板の回路パターン形成面上に
形成された認識マークを画像認識するマーク認識方法で
あって、 該シリコン基板の厚みを5μm〜50μmとし、 白色光又は波長800nm以下の可視光を前記シリコン
基板の回路パターン形成面に照射し、 前記シリコン基板を透過した可視光を前記シリコン基板
の背面側から可視光カメラにより受光し、 前記シリコン基板の回路パターン形成面上に形成された
認識マークを画像認識することを特徴とするマーク認識
方法。 - 【請求項2】 請求項1記載のマーク認識方法であっ
て、 前記シリコン基板の回路パターンを保護する保護膜を部
分的に除去した部分を前記認識マークとして用いること
を特徴とするマーク認識方法。 - 【請求項3】 請求項2記載のマーク認識方法であっ
て、 前記可視光は赤色光であり、前記保護膜をポリイミド樹
脂により形成することを特徴とするマーク認識方法。 - 【請求項4】 請求項2又は3記載のマーク認識方法で
あって、 前記シリコン基板の厚みに対する前記保護膜の厚みの比
を大きくすることにより、認識画像における認識マーク
のコントラストを高めることを特徴とするマーク認識方
法。 - 【請求項5】 複数の半導体装置を一括して形成するシ
リコン基板を用いた半導体装置の製造方法であって、 該シリコン基板の背面を研削して、厚みを5μm〜50
μmとし、 白色光又は波長800nm以下の可視光を前記シリコン
基板の回路パターン形成面に照射し、 前記シリコン基板を透過した可視光を前記シリコン基板
の背面側から可視光カメラにより受光し、 前記シリコン基板の回路パターン形成面上に形成された
ダイシングラインに沿って形成された認識マークを画像
認識し、 画像認識結果に基づいて前記シリコン基板の背面側から
ダイシングして半導体装置を個片化することを特徴とす
る半導体装置の製造方法。 - 【請求項6】 請求項5記載の半導体装置の製造方法で
あって、 前記シリコン基板の回路パターンを保護する保護膜をダ
イシングラインに沿って除去した部分を前記認識マーク
として用いることを特徴とする半導体装置の製造方法。 - 【請求項7】 請求項5又は6記載の半導体装置の製造
方法であって、 前記シリコン基板を研削する前に、前記シリコン基板の
回路パターン形成面に保護テープを貼り付け、 前記シリコン基板を研削した後に、該保護テープを貼り
付けたまま保護テープを介して前記シリコン基板の回路
形成面に可視光を照射し、 前記シリコン基板の背面側からダイシングラインに沿っ
た認識マークを画像認識し、 前記シリコン基板に貼り付けた前記保護テープをダイシ
グテープとして用いてダイシングを行うことを特徴とす
る半導体装置の製造方法。 - 【請求項8】 請求項5乃至7のうちいずれか一項記載
の半導体装置の製造方法であって、 前記シリコン基板に形成されたロット番号及び識別番号
を、背面からの可視光の透過光を用いて画像認識するこ
とを特徴とする半導体装置の製造方法。 - 【請求項9】 請求項5乃至8のうちいずれか一項記載
の半導体装置の製造方法により製造した半導体装置の実
装方法であって、 白色光又は波長800nm以下の可視光を前記半導体装
置の回路パターン形成面に照射し、 前記半導体装置を透過した可視光を前記半導体装置の背
面側から可視光カメラにより受光し、 前記半導体装置の回路パターン形成面上に形成された認
識マークを画像認識して前記半導体装置の位置を認識
し、 位置認識結果に基づいて、前記半導体装置の各々を背面
側から吸着保持し、実装用基板上に移動して回路パター
ン形成面を前記実装用基板に向けた状態で実装すること
を特徴とする半導体装置の実装方法。 - 【請求項10】 請求項9記載の半導体装置の実装方法
であって、 前記半導体装置の回路パターンを保護する保護膜を部分
的に除去した部分を前記認識マークとして用いることを
特徴とする半導体装置の実装方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002153519A JP4256115B2 (ja) | 2002-05-28 | 2002-05-28 | マーク認識方法及び半導体装置の製造方法 |
TW091135990A TW580741B (en) | 2002-05-28 | 2002-12-12 | Recognition method of a mark provided on a semiconductor device |
US10/321,629 US6869819B2 (en) | 2002-05-28 | 2002-12-18 | Recognition method of a mark provided on a semiconductor device |
KR1020020082263A KR100864227B1 (ko) | 2002-05-28 | 2002-12-23 | 마크 인식 방법 및 반도체 장치의 제조 방법 및 실장 방법 |
CNB021604118A CN1228829C (zh) | 2002-05-28 | 2002-12-30 | 半导体器件上的标志的识别方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002153519A JP4256115B2 (ja) | 2002-05-28 | 2002-05-28 | マーク認識方法及び半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003347390A true JP2003347390A (ja) | 2003-12-05 |
JP4256115B2 JP4256115B2 (ja) | 2009-04-22 |
Family
ID=29561304
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002153519A Expired - Fee Related JP4256115B2 (ja) | 2002-05-28 | 2002-05-28 | マーク認識方法及び半導体装置の製造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US6869819B2 (ja) |
JP (1) | JP4256115B2 (ja) |
KR (1) | KR100864227B1 (ja) |
CN (1) | CN1228829C (ja) |
TW (1) | TW580741B (ja) |
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- 2002-12-12 TW TW091135990A patent/TW580741B/zh not_active IP Right Cessation
- 2002-12-18 US US10/321,629 patent/US6869819B2/en not_active Expired - Fee Related
- 2002-12-23 KR KR1020020082263A patent/KR100864227B1/ko not_active IP Right Cessation
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KR100864227B1 (ko) | 2008-10-20 |
TW580741B (en) | 2004-03-21 |
JP4256115B2 (ja) | 2009-04-22 |
CN1228829C (zh) | 2005-11-23 |
KR20030091648A (ko) | 2003-12-03 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050315 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070726 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071127 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080123 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080715 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080728 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080910 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20080918 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081209 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090105 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090127 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090129 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120206 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120206 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120206 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130206 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140206 Year of fee payment: 5 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |