JP2003338566A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 高集積化等のために、ビット線間の耐圧を確
保しながら、ワード線の幅を狭めることができる不揮発
性半導体記憶装置及びその製造方法を提供する。 【解決手段】 リンがドーピングされたアモルファスシ
リコン膜及びシリコン窒化膜を順次成長させる。次に、
これらをワード線６の平面形状にパターニングする。次
いで、全面にＣＶＤ酸化膜を成長させ、このＣＶＤ酸化
膜に異方性エッチングを施すことにより、ワード線６の
側方にサイドウォール８を形成する。この異方性エッチ
ングにより、ＣＶＤ酸化膜の直下に存在するＯＮＯ膜２
も除去される。その後、シリコン窒化膜２２、シリコン
酸化膜５及びサイドウォール８をマスクとして、半導体
基板１をエッチングすることにより、溝２１を形成す
る。更に、これらをマスクとしてボロンイオンを溝２１
の底部にイオン注入することにより、チャネルストップ
拡散層７を形成する。そして、層間絶縁膜９を形成す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フラッシュメモリ
に好適な不揮発性半導体記憶装置及びその製造方法に関
する。

【０００２】

【従来の技術】不揮発性半導体記憶装置の一つにフラッ
シュメモリがある。図３０及び図３１は、夫々ＮＯＲ
（ノア）型フラッシュメモリの構成を示す回路図、レイ
アウト図である。また、図３２（ａ）は、図３１中のＩ
−Ｉ線に沿った断面図、（ｂ）は、図３１中のＩＩ−Ｉ
Ｉ線に沿った断面図、（ｃ）は、図３１中のＩＩＩ−Ｉ
ＩＩ線に沿った断面図である。

【０００３】ＮＯＲ型のフラッシュメモリ（第１の従来
例）においては、図３０及び図３１に示すように、複数
本のビット線及び複数本のワード線が互いに直交するよ
うにして配置されている。そして、互いに隣り合う２本
のビット線に、夫々１個のフラッシュメモリセルを構成
するトランジスタのソース又はドレインのいずれかが接
続されている。ビット線は、それを挟んで隣り合う２個
のトランジスタにより共有されている。また、これらの
トランジスタのゲートは、ワード線に接続されている。
なお、１個のトランジスタにつき、図３０中において点
線の円で示すように、２箇所においてデータ、つまり２
ビットの記憶が可能である。

【０００４】また、図３１及び図３２に示すように、ビ
ット線は半導体基板の表面に形成されたビットライン拡
散層４から構成されている。一方、ワード線６は半導体
基板上に絶縁膜を介して形成された半導体膜から構成さ
れている。具体的には、チャネル（半導体基板）とワー
ド線６との間には、ＯＮＯ膜２が存在している。ＯＮＯ
膜２は、順次積層されたシリコン酸化膜、シリコン窒化
膜及びシリコン酸化膜から構成されている。ビットライ
ン拡散層４とワード線６との間には、ＯＮＯ膜２よりも
厚い酸化膜５が存在している。また、ワード線６の側方
には、サイドウォール８（図３１に図示せず）が形成さ
れている。そして、全面に層間絶縁膜９（図３１に図示
せず）が形成されている。また、半導体基板１表面のビ
ットライン拡散層４又はワード線６のいずれも形成され
ていない領域には、チャネルストップ拡散層７が形成さ
れている。つまり、チャネルストップ拡散層７により素
子分離が行われている。更に、ビットライン拡散層４上
の酸化膜５及び層間絶縁膜９等の絶縁膜には、ビットラ
インコンタクト１０が形成され、ワード線６上の層間絶
縁膜９等の絶縁膜には、ワードラインコンタクト１１が
形成されている。なお、図３１においては、ビットライ
ン拡散層４上のシリコン酸化膜５及びワード線６上のシ
リコン窒化膜２２以外の絶縁膜（ＯＮＯ膜２、サイドウ
ォール８及び層間絶縁膜９）は省略している。

【０００５】次に、上述のように構成されたフラッシュ
メモリを製造する従来の方法（第１の従来例）について
説明する。図３３乃至図３７は、フラッシュメモリを製
造する従来の方法を工程順に示す断面図である。なお、
図３３乃至図３７の（ａ）は、図３１中のＩ−Ｉ線に沿
った断面図に相当し、（ｂ）は、図３１中のＩＩ−ＩＩ
線に沿った断面図に相当し、（ｃ）は、図３１中のＩＩ
Ｉ−ＩＩＩ線に沿った断面図に相当する。

【０００６】先ず、図３３に示すように、半導体基板１
の表面にＯＮＯ膜２を形成する。ＯＮＯ膜２の形成で
は、厚さが３乃至１０ｎｍのシリコン酸化膜２ａを成長
させ、その上に厚さが１２乃至１６ｎｍのシリコン窒化
膜２ｂをＣＶＤ法により形成し、その上に厚さが５乃至
１０ｎｍのシリコン酸化膜２ｃをウェット酸化により成
長させる。

【０００７】次に、ＯＮＯ膜２上にレジスト膜３を塗布
により形成し、図３４に示すように、ビットライン拡散
層を形成するための形状にこのレジスト膜３をパターニ
ングする。次いで、エッチングによりＯＮＯ膜２のシリ
コン酸化膜２ｃ及びシリコン窒化膜２ｂを除去する。続
いて、レジスト膜３をマスクとして砒素イオンを半導体
基板１の表面にイオン注入することにより、ビットライ
ン拡散層４を形成する。このときのドーズ量は、例えば
１×１０¹⁵乃至３×１０¹⁵ｃｍ^-2程度である。

【０００８】その後、図３５に示すように、ウェット酸
化によりビットライン拡散層４表面に、厚さが４００乃
至６００ｎｍのシリコン酸化膜５を成長させる。この結
果、ＯＮＯ膜２の両端部が若干せり上がる。

【０００９】次に、リンがドーピングされたアモルファ
スシリコン（ＤＡＳｉ）膜をＣＶＤ法により成長させ、
その上にタングステンシリサイド（ＷＳｉ）膜をＣＶＤ
法により成長させる。ＤＡＳｉ膜の厚さは１００乃至１
５０ｎｍであり、ＷＳｉ膜の厚さは１００乃至１８０ｎ
ｍである。次いで、ＷＳｉ膜上にレジスト膜を塗布によ
り形成し、ワード線及び周辺領域のトランジスタのゲー
ト電極を形成するための形状にこのレジスト膜をパター
ニングする。そして、図３６に示すように、エッチング
によりＷＳｉ膜及びＤＡＳｉ膜を順次除去することによ
り、ワード線６及び周辺領域のトランジスタのゲート電
極（図示せず）を形成する。その後、レジスト膜を除去
し、再度全面に新たなレジスト膜を塗布により形成し、
チャネルストップ拡散層を形成するための形状にこのレ
ジスト膜をパターニングする。続いて、このレジスト膜
をマスクとしてボロンイオンを半導体基板１の表面にイ
オン注入することにより、チャネルストップ拡散層７を
形成する。このときのドーズ量は、例えば５×１０¹²乃
至１×１０¹³ｃｍ^-2程度である。チャネルストップ拡散
層７によりビットライン拡散層４間の素子分離が行われ
る。なお、周辺領域において、ＤＡＳｉ膜を形成する前
に、周辺領域に開口部が形成されたレジスト膜をマスク
として、周辺領域内のＯＮＯ膜２を除去した後、このレ
ジスト膜を剥離し、ゲート酸化膜（図示せず）を形成し
ておく。

【００１０】次に、全面に厚さが１００乃至２００ｎｍ
のＣＶＤ酸化膜を成長させ、このＣＶＤ酸化膜に異方性
エッチングを施すことにより、図３７に示すように、周
辺領域のトランジスタのゲート電極（図示せず）及びワ
ード線６の側方にサイドウォール８を形成する。層間絶
縁膜９を全面に形成し、更に、配線（図示せず）の形成
等を行う。このようにして、ＮＯＲ型のフラッシュメモ
リを製造することができる。

【００１１】図３８及び図３９は、夫々ＡＮＤ（アン
ド）型フラッシュメモリの構成を示す回路図、レイアウ
ト図である。また、図４０（ａ）は、図３９中のＩ−Ｉ
線に沿った断面図、（ｂ）は、図３９中のＩＩ−ＩＩ線
に沿った断面図、（ｃ）は、図３９中のＩＩＩ−ＩＩＩ
線に沿った断面図である。

【００１２】ＡＮＤ型のフラッシュメモリ（第２の従来
例）においては、図３８及び図３９に示すように、複数
本のビット線及び複数本のワード線が互いに直交するよ
うにして配置されている。そして、互いに隣り合う２本
のビット線に、夫々１個のフラッシュメモリセルを構成
する２層ゲート構造のトランジスタのソース又はドレイ
ンのいずれかが接続されている。但し、ＮＯＲ型のフラ
ッシュメモリとは異なり、ビット線を挟んで隣り合うト
ランジスタの間には、２本のビット線が設けられてお
り、これらのトランジスタは夫々のビット線に接続され
ている。従って、ビット線は、それが延びる方向に配置
された複数個のトランジスタのみに共有されている。ま
た、これらのトランジスタのゲートは、ワード線に接続
されている。

【００１３】また、図３９及び図４０に示すように、ビ
ット線は半導体基板１の表面に形成されたビットライン
拡散層４から構成されている。なお、互いに異なるトラ
ンジスタに接続され互いに隣り合うビット線（ビットラ
イン拡散層）の間には、素子分離酸化膜１２が形成され
ている。一方、ワード線６は半導体基板１上に絶縁膜等
を介して形成された半導体膜から構成されている。具体
的には、チャネル（半導体基板１）とワード線６との間
には、トンネル酸化膜１３、フローティングゲート１４
及びＯＮＯ膜２が存在している。ビットライン拡散層４
とワード線６との間には、トンネル酸化膜１３よりも厚
い酸化膜５、フローティングゲート１４及びＯＮＯ膜２
が存在している。フローティングゲート１４はトランジ
スタごとに区画されている。そして、全面に層間絶縁膜
９が形成されている。また、半導体基板１表面のビット
ライン拡散層４又はワード線６のいずれも形成されてい
ない領域には、チャネルストップ拡散層７が形成されて
いる。なお、図３９においては、ビットライン拡散層４
上のシリコン酸化膜５以外の絶縁膜（ＯＮＯ膜２、層間
絶縁膜９、トンネル酸化膜１３）は省略している。

【００１４】次に、第２の従来例とは断面構造が相違す
る第３の従来例について説明する。第３の従来例は、特
開平８−１７２１７４号公報に開示されたものである。
図４１は、第３の従来例の構成を示す図であって、
（ａ）は、図３９中のＩ−Ｉ線に沿った断面図、（ｂ）
は、図３９中のＩＩ−ＩＩ線に沿った断面図、（ｃ）
は、図３９中のＩＩＩ−ＩＩＩ線に沿った断面図であ
る。

【００１５】第２の従来例においては、チャネルストッ
プ拡散層７が半導体基板１の表面にそのまま形成されて
いるが、第３の従来例においては、半導体基板１のその
部分に溝１５が形成され、その底部及び側部に斜めイオ
ン注入が施されてチャネルストップ拡散層７が形成され
ている。また、チャネルストップ拡散層７及びフラッシ
ュメモリセル１６を覆う熱酸化膜１７が形成されてい
る。更に、層間絶縁膜としてＣＶＤ酸化膜が形成されて
いる。

【００１６】次に、第３の従来例に係るＡＮＤ型フラッ
シュメモリを製造する方法について説明する。図４２及
び図４３は、第３の従来例に係るＡＮＤ型フラッシュメ
モリを製造する方法を工程順に示す断面図である。な
お、図４２（ａ）及び図４３（ａ）は図４１（ａ）に示
す領域を示し、図４２（ｂ）及び図４３（ｂ）は図４１
（ｂ）に示す領域を示し、図４２（ｃ）及び図４３
（ｃ）は図４１（ｃ）に示す領域を示す。

【００１７】第３の従来例に係るＡＮＤ型フラッシュメ
モリを製造する場合、図４０に示すような構造を形成す
るために、ワード線６、ＯＮＯ膜２及びフローティング
ゲート１４をパターニングする際に使用したレジスト膜
１６並びにビットライン拡散層４上の酸化膜５をマスク
として、トンネル酸化膜１３及び半導体基板１をエッチ
ングすることにより、図４２に示すように、溝１５を形
成する。次いで、チャネルストップとなるイオンを斜め
注入することにより、溝１５の底部及び側部にチャネル
ストップ拡散層７を形成する。その後、レジスト膜１６
を剥離する。

【００１８】そして、図４３に示すように、チャネルス
トップ拡散層７及びフラッシュメモリセル１６を覆う熱
酸化膜１７を成長させ、更に全面にＣＶＤ酸化膜を層間
絶縁膜９として形成する。その後、配線の形成等を行
う。

【００１９】また、第４の従来例として、特開平５−２
７５７１６号公報に、ワード線の側方にサイドウォール
を形成し、このサイドウォールをマスクとして半導体基
板に溝を形成し、その底部にチャネルストップ拡散層を
形成し、その側部にビット線を形成する方法が開示され
ている。

【００２０】

【発明が解決しようとする課題】上述した各従来例に
は、以下のような問題点がある。

【００２１】第１の従来例及び第２の従来例では、素子
間の分離がチャネルストップ拡散層７のみによって行わ
れるため、高集積化及び省面積化等のためにビット線の
間隔が狭められると、ビット線間の耐圧を確保すること
ができなくなる。

【００２２】また、第３の従来例では、ワード線６、Ｏ
ＮＯ膜２及びフローティングゲート１４をパターニング
する際に使用したレジスト膜１６をそのままマスクとし
て使用してトンネル酸化膜１３及び半導体基板１をエッ
チングすることにより、溝１５を形成しているため、レ
ジスト膜１６が比較的薄いものであると、これらの処理
に耐えられず、エッチング時にレジスト膜１６のパター
ンが変化する虞がある。一方、比較的厚いレジスト膜１
６を使用すると、ワード線幅を狭めることが困難とな
る。更に、溝１５を形成した後に、溝１５の側部にまで
チャネルストップ拡散層７を形成しているため、フラッ
シュメモリの実効的なチャネル幅が狭くなり、トランジ
スタの電流が減少してしまう。

【００２３】また、第４の従来例では、ゲート電極自体
が設けられた層内では個々のメモリセルのゲート電極は
互いに独立したものとなっている。更に、ビット線は、
前述のように、溝の側部に形成されている。従って、こ
のような構造及び製造方法をワード線とゲート電極又は
コントロールゲートとが同層から構成されるフラッシュ
メモリにそのまま適用することはできない。

【００２４】本発明は、かかる問題点に鑑みてなされた
ものであって、高集積化等のために、ビット線間の耐圧
を確保しながら、ワード線の幅を狭めることができる不
揮発性半導体記憶装置及びその製造方法を提供すること
を目的とする。

【００２５】

【課題を解決するための手段】本願発明者は、鋭意検討
の結果、以下に示す発明の諸態様に想到した。

【００２６】本願の第１の発明に係る不揮発性半導体記
憶装置は、半導体基板と、前記半導体基板の表面に形成
された拡散層からなる複数本のビット線と、前記半導体
基板の上方に形成された導電層からなり、平面視で、前
記複数本のビット線と交差する複数本のワード線と、を
有する不揮発性半導体記憶装置を対象とする。そして、
前記ワード線上に形成された第１の絶縁膜と、前記ワー
ド線に沿って形成された第２の絶縁膜と、を更に有して
いる。また、隣り合う２本のワード線間において、平面
視で、前記２本のワード線上に形成された第１の絶縁膜
及び隣り合う２本のビット線により画定された領域内の
前記半導体基板の表面に、前記第１の絶縁膜及び前記第
２の絶縁膜に整合するようにして溝が形成され、前記溝
の底部にチャネルストップ拡散層が形成され、前記溝内
に絶縁膜が埋め込まれていることを特徴とする。

【００２７】本願の第２の発明に係る不揮発性半導体記
憶装置も、半導体基板と、前記半導体基板の表面に形成
された拡散層からなる複数本のビット線と、前記半導体
基板の上方に形成された導電層からなり、平面視で、前
記複数本のビット線と交差する複数本のワード線と、を
有する不揮発性半導体記憶装置を対象とする。そして、
本発明では、隣り合う２本のワード線間において、平面
視で、前記２本のワード線及び隣り合う２本のビット線
により画定された領域内の前記半導体基板の表面に溝が
形成され、前記溝の底部にチャネルストップ拡散層が形
成され、各ワード線の側方に前記溝の側壁面を覆うサイ
ドウォールが形成され、前記溝内に絶縁膜が埋め込まれ
ていることを特徴とする。

【００２８】本願の第３の発明に係る不揮発性半導体記
憶装置の製造方法は、半導体基板上に順次積層された第
１の酸化膜、窒化膜及び第２の酸化膜からなる積層体を
形成する工程と、前記半導体基板の表面に拡散層からな
る複数本のビット線を形成する工程と、前記複数本のビ
ット線上に第１の絶縁膜を形成する工程と、を有する不
揮発性半導体記憶装置の製造方法を対象とする。そし
て、本発明に係る製造方法は、更に、全面に導電層及び
第２の絶縁膜を順次形成する工程と、前記導電層及び前
記第２の絶縁膜を、平面視で、前記複数本のビット線と
交差する複数本のワード線の平面形状に加工する工程
と、前記ワード線の側方に第３の絶縁膜からなるサイド
ウォールを形成する工程と、前記第１の絶縁膜、前記第
２の絶縁膜及びサイドウォールをマスクとして前記半導
体基板の表面をエッチングすることにより、溝を形成す
る工程と、前記溝の底部にイオン注入によりチャネルス
トップ拡散層を形成する工程と、前記溝内に第４の絶縁
膜を埋め込む工程と、を有することを特徴とする。

【００２９】本願の第４の発明に係る不揮発性半導体記
憶装置の製造方法も、半導体基板上に順次積層された第
１の酸化膜、窒化膜及び第２の酸化膜からなる積層体を
形成する工程と、前記半導体基板の表面に拡散層からな
る複数本のビット線を形成する工程と、前記複数本のビ
ット線上に第１の絶縁膜を形成する工程と、を有する不
揮発性半導体記憶装置の製造方法を対象とする。そし
て、本発明に係る製造方法は、更に、全面に導電層及び
第２の絶縁膜を順次形成する工程と、前記導電層及び前
記第２の絶縁膜を、平面視で、前記複数本のビット線と
交差する複数本のワード線の平面形状に加工する工程
と、前記第１の絶縁膜及び前記第２の絶縁膜をマスクと
して前記半導体基板の表面をエッチングすることによ
り、溝を形成する工程と、前記溝の底部にイオン注入に
よりチャネルストップ拡散層を形成する工程と、前記ワ
ード線の側方に前記溝の底部まで延びる第３の絶縁膜か
らなるサイドウォールを形成する工程と、前記溝内に第
４の絶縁膜を埋め込む工程と、を有することを特徴とす
る。

【００３０】本願の第５の発明に係る不揮発性半導体記
憶装置の製造方法も、半導体基板上に順次積層された第
１の酸化膜、窒化膜及び第２の酸化膜からなる積層体を
形成する工程と、前記半導体基板の表面に拡散層からな
る複数本のビット線を形成する工程と、前記複数本のビ
ット線上に第１の絶縁膜を形成する工程と、を有する不
揮発性半導体記憶装置の製造方法を対象とする。そし
て、本発明に係る製造方法は、更に、全面に導電層及び
第２の絶縁膜を順次形成する工程と、前記導電層及び前
記第２の絶縁膜を、平面視で、前記複数本のビット線と
交差する複数本のワード線の平面形状に加工する工程
と、前記導電層及び前記第２の絶縁膜を覆うと共に、平
面視で、隣り合う２本のワード線間で前記２本のワード
線から離間した領域に開口部が形成されたレジスト膜を
形成する工程と、前記第１の絶縁膜及び前記レジスト膜
をマスクとして前記半導体基板の表面をエッチングする
ことにより、溝を形成する工程と、前記溝の底部にイオ
ン注入によりチャネルストップ拡散層を形成する工程
と、前記溝内に第４の絶縁膜を埋め込む工程と、を有す
ることを特徴とする。

【００３１】本願の第６の発明に係る不揮発性半導体記
憶装置の製造方法は、半導体基板上にトンネル絶縁膜を
形成する工程と、前記半導体基板の表面に拡散層からな
る複数本のビット線を形成する工程と、前記複数本のビ
ット線上に第１の絶縁膜を形成する工程と、前記トンネ
ル絶縁膜及び前記第１の絶縁膜上にフローティングゲー
トを形成する工程と、前記フローティングゲート上に順
次積層された第１の酸化膜、窒化膜及び第２の酸化膜か
らなる積層体を形成する工程と、を有する不揮発性半導
体記憶装置の製造方法を対象とする。そして、本発明に
係る製造方法は、更に、全面に導電層及び第２の絶縁膜
を順次形成する工程と、前記導電層及び前記第２の絶縁
膜を、平面視で、前記複数本のビット線と交差する複数
本のワード線の平面形状に加工する工程と、前記ワード
線の側方に第３の絶縁膜からなるサイドウォールを形成
する工程と、前記第１の絶縁膜、前記第２の絶縁膜及び
サイドウォールをマスクとして前記半導体基板の表面を
エッチングすることにより、溝を形成する工程と、前記
溝の底部にイオン注入によりチャネルストップ拡散層を
形成する工程と、前記溝内に第４の絶縁膜を埋め込む工
程と、を有することを特徴とする。

【００３２】本願の第７の発明に係る不揮発性半導体記
憶装置の製造方法も、半導体基板上にトンネル絶縁膜を
形成する工程と、前記半導体基板の表面に拡散層からな
る複数本のビット線を形成する工程と、前記複数本のビ
ット線上に第１の絶縁膜を形成する工程と、前記トンネ
ル絶縁膜及び前記第１の絶縁膜上にフローティングゲー
トを形成する工程と、前記フローティングゲート上に順
次積層された第１の酸化膜、窒化膜及び第２の酸化膜か
らなる積層体を形成する工程と、を有する不揮発性半導
体記憶装置の製造方法を対象とする。そして、本発明に
係る製造方法は、更に、全面に導電層及び第２の絶縁膜
を順次形成する工程と、前記導電層及び前記第２の絶縁
膜を、平面視で、前記複数本のビット線と交差する複数
本のワード線の平面形状に加工する工程と、前記第１の
絶縁膜及び前記第２の絶縁膜をマスクとして前記半導体
基板の表面をエッチングすることにより、溝を形成する
工程と、前記溝の底部にイオン注入によりチャネルスト
ップ拡散層を形成する工程と、前記ワード線の側方に前
記溝の底部まで延びる第３の絶縁膜からなるサイドウォ
ールを形成する工程と、前記溝内に第４の絶縁膜を埋め
込む工程と、を有することを特徴とする。

【００３３】本願の第８の発明に係る不揮発性半導体記
憶装置の製造方法も、半導体基板上にトンネル絶縁膜を
形成する工程と、前記半導体基板の表面に拡散層からな
る複数本のビット線を形成する工程と、前記複数本のビ
ット線上に第１の絶縁膜を形成する工程と、前記トンネ
ル絶縁膜及び前記第１の絶縁膜上にフローティングゲー
トを形成する工程と、前記フローティングゲート上に順
次積層された第１の酸化膜、窒化膜及び第２の酸化膜か
らなる積層体を形成する工程と、を有する不揮発性半導
体記憶装置の製造方法を対象とする。そして、本発明に
係る製造方法は、更に、全面に導電層及び第２の絶縁膜
を順次形成する工程と、前記導電層及び前記第２の絶縁
膜を、平面視で、前記複数本のビット線と交差する複数
本のワード線の平面形状に加工する工程と、前記導電層
及び前記第２の絶縁膜を覆うと共に、平面視で、隣り合
う２本のワード線間で前記２本のワード線から離間した
領域に開口部が形成されたレジスト膜を形成する工程
と、前記第１の絶縁膜及び前記レジスト膜をマスクとし
て前記半導体基板の表面をエッチングすることにより、
溝を形成する工程と、前記溝の底部にイオン注入により
チャネルストップ拡散層を形成する工程と、前記溝内に
第４の絶縁膜を埋め込む工程と、を有することを特徴と
する。

【００３４】本願の第９の発明に係る不揮発性半導体記
憶装置の製造方法は、半導体基板と、前記半導体基板の
表面に形成された拡散層からなる複数本のビット線と、
前記半導体基板の上方に形成された導電層からなり、平
面視で、前記複数本のビット線と交差する複数本のワー
ド線と、を有する不揮発性半導体記憶装置を製造する方
法である。そして、本発明に係る製造方法は、更に、前
記複数本のビット線上及び前記複数本のワード線上に絶
縁膜を形成しておき、前記絶縁膜をマスクとして前記半
導体基板をエッチングすることにより、溝を形成する工
程と、前記溝の底部にイオン注入によりチャネルストッ
プ拡散層を形成する工程と、前記溝内に第４の絶縁膜を
埋め込む工程と、を有することを特徴とする。

【００３５】本願の第１０の発明に係る不揮発性半導体
記憶装置の製造方法も、半導体基板と、前記半導体基板
の表面に形成された拡散層からなる複数本のビット線
と、前記半導体基板の上方に形成された導電層からな
り、平面視で、前記複数本のビット線と交差する複数本
のワード線と、を有する不揮発性半導体記憶装置を製造
する方法である。そして、本発明に係る製造方法は、更
に、前記複数本のビット線上に絶縁膜を形成し、前記複
数本のワード線上にレジスト膜を形成しておき、前記絶
縁膜及び前記レジスト膜をマスクとして前記半導体基板
をエッチングすることにより、溝を形成する工程と、前
記溝の底部にイオン注入によりチャネルストップ拡散層
を形成する工程と、前記溝内に第４の絶縁膜を埋め込む
工程と、を有することを特徴とする。

【００３６】本発明においては、絶縁膜のみをマスクと
して半導体基板をエッチングすることにより、溝を形成
することができるので、その溝の底部にチャネルストッ
プ拡散層を形成し、溝内に絶縁膜を埋め込むことによ
り、ビット線間に高い耐圧を確保することが可能であ
る。また、その際のマスクを絶縁膜のみとすることによ
り、ワード線の微細加工が可能となる。

【００３７】なお、前記溝の底部にイオン注入によりチ
ャネルストップ拡散層を形成する工程において、前記溝
の側部にもイオン注入によりチャネルストップ拡散層を
形成することにより、トランジスタのナロー効果（狭チ
ャネル効果）を低減することが可能となる。

【００３８】

【発明の実施の形態】以下、本発明の実施の形態に係る
不揮発性半導体記憶装置及びその製造方法について添付
の図面を参照して具体的に説明する。

【００３９】（第１の実施形態）先ず、本発明の第１の
実施形態に係る不揮発性半導体記憶装置（ＮＯＲ型フラ
ッシュメモリ）ついて説明する。第１の実施形態の回路
構成は、図３０に示すものと同様である。一方、レイア
ウト及び断面構造が、夫々図３１、図３２に示す第１の
従来例と相違している。図１は、本発明の第１の実施形
態に係る不揮発性半導体記憶装置（ＮＯＲ型フラッシュ
メモリ）の構成を示すレイアウト図である。また、図２
（ａ）は、図１中のＩ−Ｉ線に沿った断面図、（ｂ）
は、図１中のＩＩ−ＩＩ線に沿った断面図、（ｃ）は、
図１中のＩＩＩ−ＩＩＩ線に沿った断面図である。

【００４０】第１の実施形態においても、図２に示すよ
うに、ビット線が半導体基板１の表面に形成されたビッ
トライン拡散層４から構成され、ワード線６は半導体基
板１上に絶縁膜を介して形成された半導体膜から構成さ
れている。ワード線６の側方には、サイドウォール８が
形成されている。ワード線６上には、シリコン窒化膜２
２が形成されている。ＯＮＯ膜２は、サイドウォール８
と半導体基板１との間にも存在している。そして、全面
に層間絶縁膜９が形成されている。また、半導体基板１
の表面のビットライン拡散層４、ワード線６又はサイド
ウォール８のいずれもが形成されていない領域には、溝
２１が形成されている。本実施形態においては、この溝
２１の底部にチャネルストップ拡散層７が形成されてい
る。層間絶縁膜９は溝２１内にも埋め込まれている。層
間絶縁膜９は、例えばＣＶＤ法により形成されたもので
ある。なお、図１においては、ビットライン拡散層４上
のシリコン酸化膜５及びワード線６上のシリコン窒化膜
２２以外の絶縁膜（ＯＮＯ膜２、サイドウォール８及び
層間絶縁膜９）は省略している。

【００４１】従って、チャネルストップ拡散層７のパタ
ーンは、第１の実施形態では図３１に示すものと若干相
違する。具体的には、図１に示すように、ワード線６と
チャネルストップ拡散層７とが直接接することはなく、
これらの間にサイドウォール８の幅に相当する隙間が存
在している。

【００４２】このように構成された第１の実施形態にお
いては、チャネルストップ拡散層７だけでなく、溝２１
内に埋め込まれた層間絶縁膜９によっても、素子分離が
行われている。このため、高い耐圧を確保することがで
きる。また、溝２１の形成に当たっては、図２（ｃ）に
示すように、ワード線６間の溝２１とワード線６との間
にサイドウォール８が存在し、また、ワード線６上にシ
リコン窒化膜２２が存在しているため、これらのサイド
ウォール８及びシリコン窒化膜２２並びにシリコン酸化
膜５をマスクとすることにより、レジスト膜をマスクと
する必要がない。このため、ワード線６を容易に微細加
工することも可能である。更に、溝２１を形成する際の
損傷によるトランジスタ特性のばらつきも生じにくい。
なお、サイドウォール８の形成については、メモリセル
アレイ内に形成するための専用の工程が必要なのではな
く、デコーダ等の周辺回路内のＭＯＳトランジスタを形
成するために行うサイドウォールを形成する工程と同時
にサイドウォール８を形成することができる。従って、
工程の増加を招くことはない。

【００４３】次に、上述のように構成された第１の実施
形態に係るＮＯＲ型フラッシュメモリを製造する方法に
ついて説明する。図３乃至図８は、本発明の第１の実施
形態に係るＮＯＲ型フラッシュメモリを製造する方法を
工程順に示す断面図である。なお、図３乃至図８の
（ａ）は、図１中のＩ−Ｉ線に沿った断面図に相当し、
（ｂ）は、図１中のＩＩ−ＩＩ線に沿った断面図に相当
し、（ｃ）は、図１中のＩＩＩ−ＩＩＩ線に沿った断面
図に相当する。

【００４４】先ず、図３に示すように、半導体基板１の
表面にＯＮＯ膜２を形成する。ＯＮＯ膜２の形成では、
先ず、８００乃至１１００℃程度での熱酸化により厚さ
が３乃至１０ｎｍのシリコン酸化膜２ａを成長させる。
次に、シリコン酸化膜２ａ上に、厚さが１２乃至１６ｎ
ｍのシリコン窒化膜２ｂを６００乃至８００℃程度での
ＣＶＤ法により形成する。そして、シリコン窒化膜２ｂ
上に、厚さが５乃至１０ｎｍのシリコン酸化膜２ｃを１
０００乃至１１００℃でのウェット酸化により成長させ
る。なお、シリコン窒化膜２ｂの厚さを５乃至１０ｎｍ
として、シリコン酸化膜２ｃをＣＶＤ法により形成して
もよい。

【００４５】次に、ＯＮＯ膜２上にレジスト膜３を塗布
により形成し、図４に示すように、ビットライン拡散層
の形成予定領域のみに開口部が存在するように、このレ
ジスト膜３をパターニングする。次いで、エッチングに
よりＯＮＯ膜２のシリコン酸化膜２ｃ及びシリコン窒化
膜２ｂを除去する。続いて、レジスト膜３をマスクとし
て砒素イオンを半導体基板１の表面にイオン注入するこ
とにより、ビットライン拡散層４を形成する。このとき
のドーズ量は、例えば１×１０¹⁵乃至３×１０ ¹⁵ｃｍ^-2
程度であり、加速電圧は、例えば６０乃至８０ｋｅＶで
あり、傾斜角度（入射角度）は、例えば０°である。

【００４６】その後、図５に示すように、８００乃至１
０００℃程度でのウェット酸化によりビットライン拡散
層４表面に、厚さが４００乃至６００ｎｍのシリコン酸
化膜５を成長させる。この結果、ＯＮＯ膜２の両端部が
若干せり上がる。

【００４７】次に、リンがドーピングされたアモルファ
スシリコン（ＤＡＳｉ）膜をＣＶＤ法により成長させ、
その上にタングステンシリサイド（ＷＳｉ）膜をＣＶＤ
法により成長させる。リンのドーピング量は、例えば２
×１０²⁰乃至３×１０²¹ｃｍ ^-3程度である。また、ＤＡ
Ｓｉ膜の厚さは１００乃至１５０ｎｍであり、ＷＳｉ膜
の厚さは１００乃至１８０ｎｍである。更に、本実施形
態においては、ＷＳｉ膜上にシリコン窒化膜をＣＶＤ法
により成長させる。このシリコン窒化膜の厚さは５０乃
至１５０ｎｍである。なお、シリコン窒化膜の代わり
に、半導体基板１とのエッチング選択比を確保すること
ができる膜、例えばシリコン酸化膜又はシリコン酸窒化
膜を形成してもよい。次いで、シリコン膜上にレジスト
膜を塗布により形成し、ワード線及び周辺領域のトラン
ジスタのゲート電極を形成するための形状に、つまり、
ワード線及び周辺領域のトランジスタのゲート電極の形
成予定領域のみに開口部が存在するように、このレジス
ト膜をパターニングする。そして、図６に示すように、
エッチングによりシリコン窒化膜、ＷＳｉ膜及びＤＡＳ
ｉ膜を順次除去することにより、ワード線６及び周辺領
域のトランジスタのゲート電極（図示せず）を形成す
る。なお、周辺領域において、ＤＡＳｉ膜を形成する前
に、周辺領域に開口部が形成されたレジスト膜をマスク
として、周辺領域内のＯＮＯ膜２を除去した後、このレ
ジスト膜を剥離し、ゲート酸化膜（図示せず）を形成し
ておく。

【００４８】次に、全面に厚さが１００乃至２００ｎｍ
のＣＶＤ酸化膜を成長させ、このＣＶＤ酸化膜に異方性
エッチングを施すことにより、図７に示すように、周辺
領域のトランジスタのゲート電極（図示せず）及びワー
ド線６の側方にサイドウォール８を形成する。また、こ
の異方性エッチングにより、ＣＶＤ酸化膜の直下に存在
するＯＮＯ膜２も除去される。なお、ＣＶＤ酸化膜の代
わりに、半導体基板１とのエッチング選択比を確保する
ことができる膜、例えばシリコン窒化膜又はシリコン酸
窒化膜を形成してもよい。

【００４９】その後、周辺領域を覆いフラッシュメモリ
セル部のみを露出させるレジスト膜（図示せず）を形成
し、このレジスト膜をマスクとしてエッチングを行う。
フラッシュメモリセル部内においては、シリコン窒化膜
２２、シリコン酸化膜５及びサイドウォール８もマスク
として機能するため、これらに覆われていない半導体基
板１のみがエッチングされる。この結果、図８に示すよ
うに、溝２１が形成される。更に、レジスト膜、シリコ
ン窒化膜２２、シリコン酸化膜５及びサイドウォール８
をマスクとしてボロンイオンを溝２１の底部にイオン注
入することにより、チャネルストップ拡散層７を形成す
る。このときのドーズ量は、例えば５×１０¹²乃至１×
１０¹³ｃｍ^-2程度であり、加速電圧は、例えば２０乃至
４０ｋｅＶであり、傾斜角度（入射角度）は、例えば０
°である。その後、レジスト膜を除去し、例えばＣＶＤ
法により層間絶縁膜９を全面に形成し、更に、配線（図
示せず）の形成等を行う。このようにして、第１の実施
形態に係るＮＯＲ型フラッシュメモリを製造することが
できる。なお、ボロンイオンのイオン注入を斜め注入に
より行って、溝２１の側部にもチャネルストップ拡散層
７を形成してもよい。このような場合、トランジスタの
ナロー効果の低減を図ることが可能である。

【００５０】図９及び図１０は、ＮＯＲ型フラッシュメ
モリの動作を示す模式図である。図９（ａ）はデータ
「０」の書き込み動作を示し、（ｂ）はデータ「０」の
消去動作を示す。また、図１０はデータの読み出し動作
を示し、（ａ）は「１」のデータが記憶されている場合
を示し、（ｂ）は「０」のデータが記憶されている場合
を示す。

【００５１】データの書き込みがホットエレクトロンの
注入（ＣＨＥ）により行われる場合、図９（ａ）に示す
ように、ゲート電圧、ドレイン電圧及びソース電圧が、
夫々例えば１０Ｖ、５Ｖ、０Ｖに設定される。また、基
板の電位は０Ｖである。そして、チャネル２０から注入
された電子がＯＮＯ膜２のシリコン窒化膜２ｂ中にトラ
ップされるか、又はシリコン酸化膜２ａとシリコン窒化
膜２ｂとの界面にトラップされる。なお、図９（ａ）は
ドレイン近傍に電子が注入される場合を示しているが、
書き込み時のソース電圧とドレイン電圧とを入れ替える
ことにより、ソース近傍に電子を注入してデータを書き
込むことが可能である。つまり、図３０中において点線
の円で示すように、２ビットの記憶が可能である。

【００５２】一方、データの消去がバンド間のトンネル
効果により行われる場合、図９（ｂ）に示すように、ゲ
ート電圧、ドレイン電圧及びソース電圧が、夫々例えば
−５Ｖ、５Ｖ、フローティングに設定される。また、基
板の電位は０Ｖである。そして、ホールがドレインに相
当するビットライン拡散層４からＯＮＯ膜２のシリコン
窒化膜２ｂ中に注入されるか、又はシリコン酸化膜２ａ
とシリコン窒化膜２ｂとの界面に注入される。この結
果、シリコン窒化膜２ｂ中又は前記界面に電子がトラッ
プされている場合、この電子とホールとが打ち消しあ
い、データの消去が行われる。シリコン窒化膜２ｂ中又
は前記界面に電子がトラップされていない場合には、シ
リコン窒化膜２ｂ中又は前記界面にホールがトラップさ
れる。なお、図９（ｂ）はドレイン近傍のみにホールが
注入される場合を示しているが、消去時のソース電圧を
ドレイン電圧と等しいもの、例えば５Ｖに設定すること
により、ソース近傍に注入されている電子をドレイン近
傍のものと同時にホールと打ち消し合わせ、一括してデ
ータを消去することが可能である。

【００５３】データの読み出し時には、図１０（ａ）及
び（ｂ）に示すように、ゲート電圧、ドレイン電圧及び
ソース電圧が、夫々例えば３．３Ｖ、１Ｖ、０Ｖに設定
される。また、基板の電位は０Ｖである。そして、シリ
コン窒化膜２ｂ又はシリコン酸化膜２ａとシリコン窒化
膜２ｂとの界面に電子がトラップされていない場合に
は、図１０（ａ）に示すように、ソースに相当するビッ
トライン拡散層４とドレインに相当するビットライン拡
散層４とがチャネル２０により接続され、これらのビッ
トライン拡散層４間にソース・ドレイン間電流が流れ
る。この結果、「０」のデータが読み出される。一方、
シリコン窒化膜２ｂ又は前記界面に電子がトラップされ
ている場合には、図１０（ｂ）に示すように、チャネル
２０がドレインに相当するビットライン拡散層４まで届
かず、２つのビットライン拡散層４間にソース・ドレイ
ン間電流が流れない。この結果、「１」のデータが読み
出される。

【００５４】（第２の実施形態）次に、本発明の第２の
実施形態に係る不揮発性半導体記憶装置（ＮＯＲ型フラ
ッシュメモリ）ついて説明する。第２の実施形態の回路
構成は、図３０に示すものと同様である。一方、レイア
ウト及び断面構造が、第１の従来例及び第１の実施形態
と相違している。図１１は、本発明の第２の実施形態に
係る不揮発性半導体記憶装置（ＮＯＲ型フラッシュメモ
リ）の構成を示すレイアウト図である。また、図１２
（ａ）は、図１１中のＩ−Ｉ線に沿った断面図、（ｂ）
は、図１１中のＩＩ−ＩＩ線に沿った断面図、（ｃ）
は、図１１中のＩＩＩ−ＩＩＩ線に沿った断面図であ
る。

【００５５】第２の実施形態においては、ワード線６上
に、コバルトシリサイド膜２４が形成されている。ま
た、半導体基板１の表面のビットライン拡散層４又はワ
ード線６のいずれもが形成されていない領域には、溝２
３が形成されている。本実施形態においては、この溝２
３の底部にチャネルストップ拡散層７が形成されてい
る。サイドウォール８は、ビットライン拡散層４間で
は、図１２（ｂ）に示すように、溝２３内に形成され、
ワード線６間では、図１２（ｃ）に示すように、ワード
線６及びその上のコバルトシリサイド膜２４の側方から
溝２３の底部にわたって形成されている。このため、Ｏ
ＮＯ膜２は、第１の実施形態とは異なり、サイドウォー
ル８の下方には形成されていない。また、層間絶縁膜９
は溝２３内にも埋め込まれている。層間絶縁膜９は、第
１の実施形態と同様に、例えばＣＶＤ法により形成され
たものである。なお、図１１においては、ビットライン
拡散層４上のシリコン酸化膜５以外の絶縁膜（ＯＮＯ膜
２、サイドウォール８及び層間絶縁膜９）は省略してい
る。

【００５６】このように構成された第２の実施形態にお
いては、チャネルストップ拡散層７だけでなく、溝２３
内に埋め込まれた層間絶縁膜９によっても、素子分離が
行われている。また、溝２３の形成に当たっては、図１
２（ｃ）に示すように、フォトリソグラフィ技術を採用
してワード線６をパターニングする際に被加工膜とフォ
トレジスト膜との間に形成する反射防止膜（図示せず）
及びシリコン酸化膜５をマスクとすることにより、レジ
スト膜をマスクとする必要がない。このため、高い耐圧
を確保することができると共に、ワード線６を容易に微
細加工することも可能である。

【００５７】次に、上述のように構成された第２の実施
形態に係るＮＯＲ型フラッシュメモリを製造する方法に
ついて説明する。図１３乃至図１５は、本発明の第２の
実施形態に係るＮＯＲ型フラッシュメモリを製造する方
法を工程順に示す断面図である。なお、図１３乃至図１
５の（ａ）は、図１１中のＩ−Ｉ線に沿った断面図に相
当し、（ｂ）は、図１１中のＩＩ−ＩＩ線に沿った断面
図に相当し、（ｃ）は、図１１中のＩＩＩ−ＩＩＩ線に
沿った断面図に相当する。

【００５８】先ず、第１の実施形態の場合と同様に、図
３乃至図６に示す工程を行う。

【００５９】次に、周辺領域を覆いフラッシュメモリセ
ル部のみを露出させるレジスト膜（図示せず）を形成
し、このレジスト膜をマスクとしてエッチングを行う。
フラッシュメモリセル部内においては、シリコン窒化膜
２２及びシリコン酸化膜５もマスクとして機能するた
め、これらに覆われていないＯＮＯ膜２及び半導体基板
１のみがエッチングされる。この結果、図１３に示すよ
うに、溝２３が形成される。更に、レジスト膜、シリコ
ン窒化膜２２及びシリコン酸化膜５をマスクとしてボロ
ンイオンを溝２３の底部にイオン注入することにより、
チャネルストップ拡散層７を形成する。このときのドー
ズ量は、例えば５×１０¹²乃至１×１０¹³ｃｍ^-2程度で
あり、加速電圧は、例えば２０乃至４０ｋｅＶであり、
傾斜角度（入射角度）は、例えば０°である。その後、
レジスト膜を除去する。なお、ボロンイオンのイオン注
入を斜め注入により行って、溝２３の側部にもチャネル
ストップ拡散層７を形成してもよい。また、レジスト膜
のパターンを、ワード線６間にワード線６から離間する
開口部を設けたものとしてもよい。レジスト膜のパター
ンをこのようなものとした場合、溝２３の形成時に、フ
ラッシュメモリセル部内において、レジスト膜及びシリ
コン酸化膜５がマスクとして機能し、溝２３とワード線
６の縁とが離間させられる。また、このレジスト膜は、
第３の従来例とは異なり、ワード線６のエッチングには
使用していないため、ワード線６の微細加工には全く影
響を及ぼさない。従って、このレジスト膜を比較的厚い
ものとしてもワード線６を微細加工することは可能であ
り、また、比較的薄いものとしても溝形成前に損傷を受
けることはない。

【００６０】その後、全面に厚さが１００乃至２００ｎ
ｍのＣＶＤ酸化膜を成長させ、このＣＶＤ酸化膜に異方
性エッチングを施すことにより、周辺領域のトランジス
タのゲート電極（図示せず）の側方に、ビットライン拡
散層４間では、図１４（ｂ）に示すように、溝２３内
に、及びワード線６間では、図１４（ｃ）に示すよう
に、ワード線６及びその上のコバルトシリサイド膜２４
の側方から溝２３の底部にわたって、サイドウォール８
を形成する。なお、ＣＶＤ酸化膜の代わりに、半導体基
板１とのエッチング選択比を確保することができる膜、
例えばシリコン窒化膜又はシリコン酸窒化膜を形成して
もよい。

【００６１】次いで、例えばリン酸を用いたボイル処理
を行うことにより、ワード線６及び周辺領域のトランジ
スタのゲート電極上のシリコン窒化膜２２を除去する。
続いて、フッ酸処理を行うことにより、周辺領域のトラ
ンジスタのソース・ドレイン拡散層（図示せず）上の酸
化膜を除去する。その後、Ｃｏ膜及びＴｉＮ膜を順次ス
パッタリングにより全面に形成し、４５０乃至５５０℃
でのランプアニール（ＲＴＡ：rapid thermal annealin
g）を施すことにより、これらの膜とワード線６並びに
周辺領域のトランジスタのゲート電極及びソース・ドレ
イン拡散層の表面とを反応させる。この結果、図１５に
示すように、コバルトシリサイド膜２４が形成される。
その後、例えばＣＶＤ法により層間絶縁膜９を全面に形
成し、更に、配線（図示せず）の形成等を行う。このよ
うにして、第２の実施形態に係るＮＯＲ型フラッシュメ
モリを製造することができる。

【００６２】（第３の実施形態）次に、本発明の第３の
実施形態に係る不揮発性半導体記憶装置（ＮＯＲ型フラ
ッシュメモリ）ついて説明する。第３の実施形態の回路
構成は、図３０に示すものと同様である。一方、レイア
ウト及び断面構造が、第１の従来例並びに第１及び第２
の実施形態と相違している。図１６は、本発明の第３の
実施形態に係る不揮発性半導体記憶装置（ＮＯＲ型フラ
ッシュメモリ）の構成を示すレイアウト図である。ま
た、図１７（ａ）は、図１６中のＩ−Ｉ線に沿った断面
図、（ｂ）は、図１６中のＩＩ−ＩＩ線に沿った断面
図、（ｃ）は、図１６中のＩＩＩ−ＩＩＩ線に沿った断
面図である。

【００６３】第３の実施形態においては、ワード線６上
だけでなく、ビットライン拡散層４上にも、コバルトシ
リサイド膜２４が形成されている。ビットライン拡散層
４上にシリコン酸化膜５は形成されていない。また、第
２の実施形態と同様に、半導体基板１の表面のビットラ
イン拡散層４又はワード線６のいずれもが形成されてい
ない領域に、溝２３が形成されている。本実施形態にお
いては、この溝２３の底部にチャネルストップ拡散層７
が形成されている。サイドウォール８は、ビットライン
拡散層４間では、図１７（ｂ）に示すように、溝２３内
においてビットライン拡散層４上のコバルトシリサイド
膜２４の下端より下方に形成され、ワード線６間では、
図１７（ｃ）に示すように、コバルトシリサイド膜２４
の下端から溝２３の底部にわたって形成されている。更
に、コバルトシリサイド膜２４は、チャネルストップ拡
散層７上においてサイドウォール８に囲まれた領域にも
形成されている。なお、図１６においては、ビットライ
ン拡散層４上のシリコン酸化膜５以外の絶縁膜（ＯＮＯ
膜２、サイドウォール８及び層間絶縁膜９）は省略して
いる。

【００６４】このように構成された第３の実施形態にお
いては、第２の実施形態と同様の作用及び効果が得られ
るとともに、ビットライン拡散層４上にコバルトシリサ
イド膜２４が形成されているため、ビット線の低抵抗化
を図ることができる。また、チャネルストップ拡散層７
上にもコバルトシリサイド膜２４が形成されているが、
このコバルトシリサイド膜２４とワード線６及びビット
ライン拡散層４との間にはサイドウォール８が介在して
いるため、これらの間の短絡の発生が防止される。

【００６５】次に、上述のように構成された第３の実施
形態に係るＮＯＲ型フラッシュメモリを製造する方法に
ついて説明する。図１８乃至図２０は、本発明の第３の
実施形態に係るＮＯＲ型フラッシュメモリを製造する方
法を工程順に示す断面図である。なお、図１８乃至図２
０の（ａ）は、図１６中のＩ−Ｉ線に沿った断面図に相
当し、（ｂ）は、図１６中のＩＩ−ＩＩ線に沿った断面
図に相当し、（ｃ）は、図１６中のＩＩＩ−ＩＩＩ線に
沿った断面図に相当する。

【００６６】先ず、第１の実施形態の場合と同様に、図
３乃至図６に示す工程を行う。

【００６７】次に、周辺領域を覆いフラッシュメモリセ
ル部のみを露出させるレジスト膜（図示せず）を形成
し、このレジスト膜をマスクとしてエッチングを行う。
フラッシュメモリセル部内においては、シリコン窒化膜
２２及びシリコン酸化膜５もマスクとして機能するた
め、これらに覆われていないＯＮＯ膜２及び半導体基板
１のみがエッチングされる。この結果、図１８に示すよ
うに、溝２３が形成される。更に、レジスト膜、シリコ
ン窒化膜２２及びシリコン酸化膜５をマスクとしてボロ
ンイオンを溝２３の底部にイオン注入することにより、
チャネルストップ拡散層７を形成する。このときのドー
ズ量は、例えば５×１０¹²乃至１×１０¹³ｃｍ^-2程度で
あり、加速電圧は、例えば２０乃至４０ｋｅＶであり、
傾斜角度（入射角度）は、例えば０°である。その後、
レジスト膜を除去する。なお、ボロンイオン注入を斜め
注入により行って溝２３の側部にもチャネルストップ拡
散層を形成してもよい。また、レジスト膜のパターン
を、ワード線６間にワード線６から離間する開口部を設
けたものとしてもよい。レジスト膜のパターンをこのよ
うなものとした場合、溝２３の形成時に、フラッシュメ
モリセル部内において、レジスト膜及びシリコン酸化膜
５がマスクとして機能し、溝２３とワード線６の縁とが
離間させられる。

【００６８】その後、全面に厚さが１００乃至２００ｎ
ｍのＣＶＤ酸化膜を成長させ、このＣＶＤ酸化膜に異方
性エッチングを施す。但し、本実施形態においては、こ
の異方性エッチングにおいてオーバーエッチングを行
う。この結果、周辺領域のトランジスタのゲート電極
（図示せず）の側方に、ビットライン拡散層４間では、
図１９（ｂ）に示すように、溝２３内に、及びワード線
６間では、図１９（ｃ）に示すように、ワード線６及び
その上のコバルトシリサイド膜２４の側方から溝２３の
底部にわたって、サイドウォール８が形成されるが、図
１９（ｂ）に示すように、シリコン酸化膜５も除去され
る。また、サイドウォール８の高さは、第２の実施形態
におけるものよりも低い。なお、ＣＶＤ酸化膜の代わり
に、半導体基板１とのエッチング選択比を確保すること
ができる膜、例えばシリコン窒化膜又はシリコン酸窒化
膜を形成してもよい。

【００６９】次いで、例えばリン酸を用いたボイル処理
を行うことにより、ワード線６及び周辺領域のトランジ
スタのゲート電極上のシリコン窒化膜２２を除去する。
続いて、フッ酸処理を行うことにより、周辺領域のトラ
ンジスタのソース・ドレイン拡散層（図示せず）上の酸
化膜を除去する。このとき、先のオーバーエッチングに
よってもシリコン酸化膜５が残存している場合には、こ
のシリコン酸化膜５は完全に除去される。その後、Ｃｏ
膜及びＴｉＮ膜を順次スパッタリングにより全面に形成
し、４５０乃至５５０℃でのランプアニール（ＲＴＡ：
rapid thermalannealing）を施すことにより、これらの
膜とワード線６、ビットライン拡散層４及びチャネルス
トップ拡散層７の露出部並びに周辺領域のトランジスタ
のゲート電極及びソース・ドレイン拡散層の表面とを反
応させる。この結果、図２０に示すように、コバルトシ
リサイド膜２４が形成される。その後、例えばＣＶＤ法
により層間絶縁膜９を全面に形成し、更に、配線（図示
せず）の形成等を行う。このようにして、第３の実施形
態に係るＮＯＲ型フラッシュメモリを製造することがで
きる。

【００７０】（第４の実施形態）次に、本発明の第４の
実施形態に係る不揮発性半導体記憶装置（ＡＮＤ型フラ
ッシュメモリ）ついて説明する。第４の実施形態の回路
構成は、図３８に示すものと同様である。一方、レイア
ウト及び断面構造が、夫々図３９、図４０に示す第２の
従来例と相違している。図２１は、本発明の第４の実施
形態に係る不揮発性半導体記憶装置（ＡＮＤ型フラッシ
ュメモリ）の構成を示すレイアウト図である。また、図
２２（ａ）は、図２１中のＩ−Ｉ線に沿った断面図、
（ｂ）は、図２１中のＩＩ−ＩＩ線に沿った断面図、
（ｃ）は、図２１中のＩＩＩ−ＩＩＩ線に沿った断面図
である。

【００７１】第４の実施形態においても、図２２に示す
ように、ビット線が半導体基板１の表面に形成されたビ
ットライン拡散層４から構成され、ワード線６は半導体
基板１上に絶縁膜を介して形成された半導体膜から構成
されている。ワード線６、その下のＯＮＯ膜２及びその
下のフローティングゲート１４の側方には、サイドウォ
ール８が形成されている。ワード線６上には、シリコン
窒化膜２２が形成されている。そして、全面に層間絶縁
膜９が形成されている。また、半導体基板１の表面のビ
ットライン拡散層４、ワード線６、サイドウォール８又
は素子分離酸化膜１２のいずれもが形成されていない領
域には、溝２５が形成されている。本実施形態において
は、この溝２５の底部にチャネルストップ拡散層７が形
成されている。層間絶縁膜９は溝２５内にも埋め込まれ
ている。層間絶縁膜９は、例えばＣＶＤ法により形成さ
れたものである。なお、図２１においては、ビットライ
ン拡散層４上のシリコン酸化膜５及びワード線６上のシ
リコン窒化膜２２以外の絶縁膜（ＯＮＯ膜２、サイドウ
ォール８、層間絶縁膜９及びトンネル酸化膜１３）は省
略している。

【００７２】従って、チャネルストップ拡散層７のパタ
ーンは、第４の実施形態では図３９に示すものと若干相
違する。具体的には、図２１に示すように、ワード線６
とチャネルストップ拡散層７とが直接接することはな
く、これらの間にサイドウォール８の幅に相当する隙間
が存在している。

【００７３】このように構成された第４の実施形態にお
いては、チャネルストップ拡散層７だけでなく、溝２５
内に埋め込まれた層間絶縁膜９によっても、素子分離が
行われている。このため、高い耐圧を確保することがで
きる。また、溝２５の形成に当たっては、図２２（ｃ）
に示すように、ワード線６間の溝２５とワード線６との
間にサイドウォール８が存在し、また、ワード線６上に
シリコン窒化膜２２が存在しているため、これらのサイ
ドウォール８及びシリコン窒化膜２２、素子分離酸化膜
１２並びにシリコン酸化膜５をマスクとすることによ
り、レジスト膜をマスクとする必要がない。このため、
ワード線６を容易に微細加工することも可能である。更
に、溝２５を形成する際の損傷によるトランジスタ特性
のばらつきも生じにくい。

【００７４】図２３及び図２４は、ＡＮＤ型フラッシュ
メモリの動作を示す模式図である。図２３（ａ）はデー
タ「０」の書き込み動作を示し、（ｂ）はデータ「０」
の消去動作を示す。また、図２４はデータの読み出し動
作を示し、（ａ）は「１」のデータが記憶されている場
合を示し、（ｂ）は「０」のデータが記憶されている場
合を示す。

【００７５】データの書き込み時には、図２３（ａ）に
示すように、ゲート電圧、ドレイン電圧及びソース電圧
が、夫々例えば−８Ｖ、６Ｖ、フローティングに設定さ
れる。また、基板の電位は０Ｖである。そして、フロー
ティングゲート１４にトラップされていた電子がファウ
ラー・ノルドハイム（ＦＮ）トンネル電流により引き抜
かれる。

【００７６】一方、データの消去時には、図２３（ｂ）
に示すように、ゲート電圧、ドレイン電圧及びソース電
圧が、夫々例えば１０Ｖ、−８Ｖ、−８Ｖに設定され
る。また、基板の電位は、例えば−８Ｖに設定される。
そして、半導体基板からのファウラー・ノルドハイム
（ＦＮ）トンネル電流により電子がフローティングゲー
ト１４にトラップされる。

【００７７】データの読み出し時には、図２４（ａ）及
び（ｂ）に示すように、ゲート電圧、ドレイン電圧及び
ソース電圧が、夫々例えば３．３Ｖ、１．２Ｖ、０Ｖに
設定される。また、基板の電位は０Ｖである。そして、
フローティングゲート１４に電子がトラップされていな
い場合には、図２４（ａ）に示すように、反転層が形成
され、ソースに相当するビットライン拡散層４とドレイ
ンに相当するビットライン拡散層４とがチャネル２０に
より接続され、これらのビットライン拡散層４間にソー
ス・ドレイン間電流が流れる。この結果、「０」のデー
タが読み出される。一方、フローティングゲート１４に
電子がトラップされている場合には、図２４（ｂ）に示
すように、反転層が形成されず、チャネルも形成されな
いため、これらのビットライン拡散層４間にソース・ド
レイン間電流は流れない。この結果、「１」のデータが
読み出される。

【００７８】なお、第４の実施形態に係るＡＮＤ型フラ
ッシュメモリにおける溝２５は、ＡＮＤ型フラッシュメ
モリの従来の製造方法に対して、第１の実施形態のよう
に、周辺領域のトランジスタのゲート電極（図示せず）
及びワード線６の側方にサイドウォール８を形成した
後、フラッシュメモリセル部のみを露出させるレジスト
膜並びにサイドウォール８、シリコン窒化膜２２、素子
分離酸化膜１２及びシリコン酸化膜５をマスクとして半
導体基板１をエッチングすることにより形成することが
できる。また、その他の構成要素の形成については、通
常の方法を採用すればよい。例えば、半導体基板１の表
面に素子分離酸化膜１２を形成した後、半導体基板１上
にトンネル絶縁膜１３を形成し、半導体基板１の表面に
ビットライン拡散層４を形成し、ビットライン拡散層４
上にシリコン絶縁膜５を形成し、トンネル絶縁膜１３及
びシリコン絶縁膜５上にフローティングゲート１４を形
成し、フローティングゲート１４上にＯＮＯ膜２を形成
し、全面にワード線６となる導電層及びシリコン窒化膜
２２（パターニング前）を順次形成すればよい。その後
は、第１の実施形態と同様の工程を行えばよい。更に、
チャネルストップ拡散層７を形成するためのイオン注入
を斜め注入により行って、図２５に示すように、チャネ
ルストップ拡散層７を溝２５の側部にも形成してもよ
い。図２５は、本発明の第４の実施形態に係る不揮発性
半導体記憶装置（ＡＮＤ型フラッシュメモリ）の変形例
の構造を示す図であって、（ａ）は図２１中のＩ−Ｉ線
に沿った断面図、（ｂ）は図２１中のＩＩ−ＩＩ線に沿
った断面図、（ｃ）は図２１中のＩＩＩ−ＩＩＩ線に沿
った断面図である。

【００７９】（第５の実施形態）次に、本発明の第５の
実施形態に係る不揮発性半導体記憶装置（ＡＮＤ型フラ
ッシュメモリ）ついて説明する。第５の実施形態の回路
構成は、図３８に示すものと同様である。一方、レイア
ウト及び断面構造が、第２の従来例及び第４の実施形態
と相違している。図２６は、本発明の第５の実施形態に
係る不揮発性半導体記憶装置（ＡＮＤ型フラッシュメモ
リ）の構成を示すレイアウト図である。また、図２７
（ａ）は、図２６中のＩ−Ｉ線に沿った断面図、（ｂ）
は、図２６中のＩＩ−ＩＩ線に沿った断面図、（ｃ）
は、図２６中のＩＩＩ−ＩＩＩ線に沿った断面図であ
る。

【００８０】第５の実施形態においては、ワード線６上
に、コバルトシリサイド膜２４が形成されている。ま
た、半導体基板１の表面のビットライン拡散層４、ワー
ド線６又は素子分離酸化膜１２のいずれもが形成されて
いない領域に、溝２６が形成されている。本実施形態に
おいては、この溝２６の底部にチャネルストップ拡散層
７が形成されている。サイドウォール８は、ビットライ
ン拡散層４間では、図２７（ｂ）に示すように、溝２６
内に形成され、ワード線６間では、図２７（ｃ）に示す
ように、ワード線６及びその上のコバルトシリサイド膜
２４の側方から溝２６の底部にわたって形成されてい
る。また、層間絶縁膜９は溝２６内にも埋め込まれてい
る。層間絶縁膜９は、第４の実施形態と同様に、例えば
ＣＶＤ法により形成されたものである。なお、図２６に
おいては、ビットライン拡散層４上のシリコン酸化膜５
以外の絶縁膜（ＯＮＯ膜２、サイドウォール８、層間絶
縁膜９及びトンネル酸化膜１３）は省略している。

【００８１】このように構成された第５の実施形態にお
いては、チャネルストップ拡散層７だけでなく、溝２６
内に埋め込まれた層間絶縁膜９によっても、素子分離が
行われている。また、溝２６の形成に当たっては、図２
７（ｃ）に示すように、フォトリソグラフィ技術を採用
してワード線６をパターニングする際に被加工膜とフォ
トレジスト膜との間に形成する反射防止膜（図示せ
ず）、素子分離酸化膜１２及びシリコン酸化膜５をマス
クとすることにより、レジスト膜をマスクとする必要が
ない。このため、第４の実施形態と同様の効果が得られ
る。

【００８２】なお、第５の実施形態に係るＡＮＤ型フラ
ッシュメモリにおける溝２６は、ＡＮＤ型フラッシュメ
モリの従来の製造方法に対して、第２の実施形態のよう
に、ワード線６及びその上のシリコン窒化膜２２を形成
した後、フラッシュメモリセル部のみを露出させるレジ
スト膜並びにシリコン窒化膜２２、素子分離酸化膜１２
及びシリコン酸化膜５をマスクとして、半導体基板１を
エッチングすることにより形成することができる。ま
た、その他の構成要素の形成については、通常の方法を
採用すればよい。そして、第２の実施形態と同様の工程
を行えばよい。

【００８３】（第６の実施形態）次に、本発明の第６の
実施形態に係る不揮発性半導体記憶装置（ＡＮＤ型フラ
ッシュメモリ）ついて説明する。第６の実施形態の回路
構成は、図３８に示すものと同様である。一方、レイア
ウト及び断面構造が、第２の従来例並びに第４及び第５
の実施形態と相違している。図２８は、本発明の第６の
実施形態に係る不揮発性半導体記憶装置（ＡＮＤ型フラ
ッシュメモリ）の構成を示すレイアウト図である。図２
９（ａ）は、図２８中のＩ−Ｉ線に沿った断面図、
（ｂ）は、図２８中のＩＩ−ＩＩ線に沿った断面図、
（ｃ）は、図２８中のＩＩＩ−ＩＩＩ線に沿った断面図
である。

【００８４】第６の実施形態においては、ワード線６上
だけでなく、ビットライン拡散層４上にも、コバルトシ
リサイド膜２４が形成されている。ビットライン拡散層
４上にシリコン酸化膜５は形成されていない。また、第
４の実施形態と同様に、半導体基板１の表面のビットラ
イン拡散層４、素子分離酸化膜１２又はワード線６のい
ずれもが形成されていない領域に、溝２６が形成されて
いる。本実施形態においては、この溝２６の底部にチャ
ネルストップ拡散層７が形成されている。サイドウォー
ル８は、ビットライン拡散層４間では、図２９（ｂ）に
示すように、溝２３内においてビットライン拡散層４上
のコバルトシリサイド膜２４の下端より下方に形成さ
れ、ワード線６間では、図２９（ｃ）に示すように、コ
バルトシリサイド膜２４の下端から溝２６の底部にわた
って形成されている。更に、コバルトシリサイド膜２４
は、チャネルストップ拡散層７上においてサイドウォー
ル８に囲まれた領域にも形成されている。なお、図２８
においては、ビットライン拡散層４上のシリコン酸化膜
５以外の絶縁膜（ＯＮＯ膜２、サイドウォール８、層間
絶縁膜９及びトンネル酸化膜１３）は省略している。

【００８５】このように構成された第６の実施形態にお
いては、第５の実施形態と同様の作用及び効果が得られ
るとともに、ビットライン拡散層４上にコバルトシリサ
イド膜２４が形成されているため、ビット線の低抵抗化
を図ることができる。また、チャネルストップ拡散層７
上にもコバルトシリサイド膜２４が形成されているが、
このコバルトシリサイド膜２４とワード線６及びビット
ライン拡散層４との間にはサイドウォール８が介在して
いるため、これらの間の短絡の発生が防止される。

【００８６】なお、第６の実施形態に係るＡＮＤ型フラ
ッシュメモリにおける溝２６は、ＡＮＤ型フラッシュメ
モリの従来の製造方法に対して、第３の実施形態のよう
に、ワード線６及びその上のシリコン窒化膜２２を形成
した後、フラッシュメモリセル部のみを露出させるレジ
スト膜並びにシリコン窒化膜２２、素子分離酸化膜１２
及びシリコン酸化膜５をマスクとして、半導体基板１を
エッチングすることにより形成することができる。ま
た、その他の構成要素の形成については、通常の方法を
採用すればよい。そして、第３の実施形態と同様の工程
を行えばよい。例えば、シリコン酸化膜５をオーバーエ
ッチング及びフッ酸処理等により除去した後、サイサイ
ドプロセスを行うことにより、第６の実施形態の構造を
得ることができる。

【００８７】以下、本発明の諸態様を付記としてまとめ
て記載する。

【００８８】（付記１） 半導体基板と、前記半導体基
板の表面に形成された拡散層からなる複数本のビット線
と、前記半導体基板の上方に形成された導電層からな
り、平面視で、前記複数本のビット線と交差する複数本
のワード線と、を有する不揮発性半導体記憶装置であっ
て、前記ワード線上に形成された第１の絶縁膜と、前記
ワード線に沿って形成された第２の絶縁膜と、を更に有
し、隣り合う２本のワード線間において、平面視で、前
記２本のワード線上に形成された第１の絶縁膜及び隣り
合う２本のビット線により画定された領域内の半導体基
板の表面に、前記第２の絶縁膜に整合するようにして溝
が形成され、前記溝の底部にチャネルストップ拡散層が
形成され、前記溝内に絶縁膜が埋め込まれていることを
特徴とする不揮発性半導体記憶装置。

【００８９】（付記２） 前記第２の絶縁膜はサイドウ
ォールであることを特徴とする付記１に記載の不揮発性
半導体記憶装置。

【００９０】（付記３） 半導体基板と、前記半導体基
板の表面に形成された拡散層からなる複数本のビット線
と、前記半導体基板の上方に形成された導電層からな
り、平面視で、前記複数本のビット線と交差する複数本
のワード線と、を有する不揮発性半導体記憶装置であっ
て、隣り合う２本のワード線間において、平面視で、前
記２本のワード線及び隣り合う２本のビット線により画
定された領域内の半導体基板の表面に溝が形成され、前
記溝の底部にチャネルストップ拡散層が形成され、各ワ
ード線の側方に前記溝の底部まで延びるサイドウォール
が形成され、前記溝内に絶縁膜が埋め込まれていること
を特徴とする不揮発性半導体記憶装置。

【００９１】（付記４） 前記溝は、平面視で、前記ワ
ード線に整合するようにして形成されていることを特徴
とする付記３に記載の不揮発性半導体記憶装置。

【００９２】（付記５） 前記溝は、平面視で、前記ワ
ード線から離間して形成されていることを特徴とする付
記３に記載の不揮発性半導体記憶装置。

【００９３】（付記６） 前記ビット線上及び前記チャ
ネルストップ拡散層の前記サイドウォールから露出した
領域上に形成されたシリサイド膜を更に有することを特
徴とする付記３乃至５のいずれか１項に記載の不揮発性
半導体記憶装置。

【００９４】（付記７） 前記チャネルストップ拡散層
が前記溝の側部にも形成されていることを特徴とする付
記１乃至６のいずれか１項に記載の不揮発性半導体記憶
装置。

【００９５】（付記８） ＮＯＲ型のフラッシュメモリ
であることを特徴とする付記１乃至７のいずれか１項に
記載の不揮発性半導体記憶装置。

【００９６】（付記９） ＡＮＤ型のフラッシュメモリ
であることを特徴とする付記１乃至７のいずれか１項に
記載の不揮発性半導体記憶装置。

【００９７】（付記１０） 半導体基板上に順次積層さ
れた第１の酸化膜、窒化膜及び第２の酸化膜からなる積
層体を形成する工程と、前記半導体基板の表面に拡散層
からなる複数本のビット線を形成する工程と、前記複数
本のビット線上に第１の絶縁膜を形成する工程と、全面
に導電層及び第２の絶縁膜を順次形成する工程と、前記
導電層及び前記第２の絶縁膜を、平面視で、前記複数本
のビット線と交差する複数本のワード線の平面形状に加
工する工程と、前記ワード線の側方に第３の絶縁膜から
なるサイドウォールを形成する工程と、前記第１の絶縁
膜、前記第２の絶縁膜及びサイドウォールをマスクとし
て前記半導体基板の表面をエッチングすることにより、
溝を形成する工程と、前記溝の底部にイオン注入により
チャネルストップ拡散層を形成する工程と、前記溝内に
第４の絶縁膜を埋め込む工程と、を有することを特徴と
する不揮発性半導体記憶装置の製造方法。

【００９８】（付記１１） 半導体基板上に順次積層さ
れた第１の酸化膜、窒化膜及び第２の酸化膜からなる積
層体を形成する工程と、前記半導体基板の表面に拡散層
からなる複数本のビット線を形成する工程と、前記複数
本のビット線上に第１の絶縁膜を形成する工程と、全面
に導電層及び第２の絶縁膜を順次形成する工程と、前記
導電層及び前記第２の絶縁膜を、平面視で、前記複数本
のビット線と交差する複数本のワード線の平面形状に加
工する工程と、前記第１の絶縁膜及び前記第２の絶縁膜
をマスクとして前記半導体基板の表面をエッチングする
ことにより、溝を形成する工程と、前記溝の底部にイオ
ン注入によりチャネルストップ拡散層を形成する工程
と、前記ワード線の側方に前記溝の底部まで延びる第３
の絶縁膜からなるサイドウォールを形成する工程と、前
記溝内に第４の絶縁膜を埋め込む工程と、を有すること
を特徴とする不揮発性半導体記憶装置の製造方法。

【００９９】（付記１２） 半導体基板上に順次積層さ
れた第１の酸化膜、窒化膜及び第２の酸化膜からなる積
層体を形成する工程と、前記半導体基板の表面に拡散層
からなる複数本のビット線を形成する工程と、前記複数
本のビット線上に第１の絶縁膜を形成する工程と、全面
に導電層及び第２の絶縁膜を順次形成する工程と、前記
導電層及び前記第２の絶縁膜を、平面視で、前記複数本
のビット線と交差する複数本のワード線の平面形状に加
工する工程と、前記導電層及び前記第２の絶縁膜を覆う
と共に、平面視で、隣り合う２本のワード線間で前記２
本のワード線から離間した領域に開口部が形成されたレ
ジスト膜を形成する工程と、前記第１の絶縁膜及び前記
レジスト膜をマスクとして前記半導体基板の表面をエッ
チングすることにより、溝を形成する工程と、前記溝の
底部にイオン注入によりチャネルストップ拡散層を形成
する工程と、前記溝内に第４の絶縁膜を埋め込む工程
と、を有することを特徴とする不揮発性半導体記憶装置
の製造方法。

【０１００】（付記１３） 半導体基板上にトンネル絶
縁膜を形成する工程と、前記半導体基板の表面に拡散層
からなる複数本のビット線を形成する工程と、前記複数
本のビット線上に第１の絶縁膜を形成する工程と、前記
トンネル絶縁膜及び前記第１の絶縁膜上にフローティン
グゲートを形成する工程と、前記フローティングゲート
上に順次積層された第１の酸化膜、窒化膜及び第２の酸
化膜からなる積層体を形成する工程と、全面に導電層及
び第２の絶縁膜を順次形成する工程と、前記導電層及び
前記第２の絶縁膜を、平面視で、前記複数本のビット線
と交差する複数本のワード線の平面形状に加工する工程
と、前記ワード線の側方に第３の絶縁膜からなるサイド
ウォールを形成する工程と、前記第１の絶縁膜、前記第
２の絶縁膜及びサイドウォールをマスクとして前記半導
体基板の表面をエッチングすることにより、溝を形成す
る工程と、前記溝の底部にイオン注入によりチャネルス
トップ拡散層を形成する工程と、前記溝内に第４の絶縁
膜を埋め込む工程と、を有することを特徴とする不揮発
性半導体記憶装置の製造方法。

【０１０１】（付記１４） 半導体基板上にトンネル絶
縁膜を形成する工程と、前記半導体基板の表面に拡散層
からなる複数本のビット線を形成する工程と、前記複数
本のビット線上に第１の絶縁膜を形成する工程と、前記
トンネル絶縁膜及び前記第１の絶縁膜上にフローティン
グゲートを形成する工程と、前記フローティングゲート
上に順次積層された第１の酸化膜、窒化膜及び第２の酸
化膜からなる積層体を形成する工程と、全面に導電層及
び第２の絶縁膜を順次形成する工程と、前記導電層及び
前記第２の絶縁膜を、平面視で、前記複数本のビット線
と交差する複数本のワード線の平面形状に加工する工程
と、前記第１の絶縁膜及び前記第２の絶縁膜をマスクと
して前記半導体基板の表面をエッチングすることによ
り、溝を形成する工程と、前記溝の底部にイオン注入に
よりチャネルストップ拡散層を形成する工程と、前記ワ
ード線の側方に前記溝の底部まで延びる第３の絶縁膜か
らなるサイドウォールを形成する工程と、前記溝内に第
４の絶縁膜を埋め込む工程と、を有することを特徴とす
る不揮発性半導体記憶装置の製造方法。

【０１０２】（付記１５） 前記サイドウォールを形成
する工程と前記第４の絶縁膜を埋め込む工程との間に、
前記第２の絶縁膜を除去する工程と、前記ワード線上に
シリサイド膜を形成する工程と、を有することを特徴と
する付記１１又は１４に記載の不揮発性半導体記憶装置
の製造方法。

【０１０３】（付記１６） 前記サイドウォールを形成
する工程は、全面に前記第３の絶縁膜を形成する工程
と、前記第３の絶縁膜を異方性エッチングすると共に、
前記第１の絶縁膜を除去する工程と、を有することを特
徴とする付記１１又は１４に記載の不揮発性半導体記憶
装置の製造方法。

【０１０４】（付記１７） 前記第３の絶縁膜を異方性
エッチングすると共に、前記第１の絶縁膜を除去する工
程と前記第４の絶縁膜を埋め込む工程との間に、前記第
２の絶縁膜を除去する工程と、前記ワード線上、前記ビ
ット線上及び前記チャネルストップ拡散層の前記サイド
ウォールから露出した領域上にシリサイド膜を形成する
工程と、を有することを特徴とする付記１６に記載の不
揮発性半導体記憶装置の製造方法。

【０１０５】（付記１８） 半導体基板上にトンネル絶
縁膜を形成する工程と、前記半導体基板の表面に拡散層
からなる複数本のビット線を形成する工程と、前記複数
本のビット線上に第１の絶縁膜を形成する工程と、前記
トンネル絶縁膜及び前記第１の絶縁膜上にフローティン
グゲートを形成する工程と、前記フローティングゲート
上に順次積層された第１の酸化膜、窒化膜及び第２の酸
化膜からなる積層体を形成する工程と、全面に導電層及
び第２の絶縁膜を順次形成する工程と、前記導電層及び
前記第２の絶縁膜を、平面視で、前記複数本のビット線
と交差する複数本のワード線の平面形状に加工する工程
と、前記導電層及び前記第２の絶縁膜を覆うと共に、平
面視で、隣り合う２本のワード線間で前記２本のワード
線から離間した領域に開口部が形成されたレジスト膜を
形成する工程と、前記第１の絶縁膜及び前記レジスト膜
をマスクとして前記半導体基板の表面をエッチングする
ことにより、溝を形成する工程と、前記溝の底部にイオ
ン注入によりチャネルストップ拡散層を形成する工程
と、前記溝内に第４の絶縁膜を埋め込む工程と、を有す
ることを特徴とする不揮発性半導体記憶装置の製造方
法。

【０１０６】（付記１９） 前記チャネルストップ拡散
層を形成する工程と前記第４の絶縁膜を埋め込む工程と
の間に、前記第２の絶縁膜を除去する工程と、前記ワー
ド線上にシリサイド膜を形成する工程と、を有すること
を特徴とする付記１２又は１８に記載の不揮発性半導体
記憶装置の製造方法。

【０１０７】（付記２０） 前記チャネルストップ拡散
層を形成する工程と前記第４の絶縁膜を埋め込む工程と
の間に、前記第１の絶縁膜を除去する工程と、前記第２
の絶縁膜を除去する工程と、前記ワード線上、前記ビッ
ト線上及び前記チャネルストップ拡散層の前記サイドウ
ォールから露出した領域上にシリサイド膜を形成する工
程と、を有することを特徴とする付記１２又は１８に記
載の不揮発性半導体記憶装置の製造方法。

【０１０８】（付記２１） 半導体基板と、前記半導体
基板の表面に形成された拡散層からなる複数本のビット
線と、前記半導体基板の上方に形成された導電層からな
り、平面視で、前記複数本のビット線と交差する複数本
のワード線と、を有する不揮発性半導体記憶装置を製造
する方法であって、前記複数本のビット線上及び前記複
数本のワード線上に絶縁膜を形成しておき、前記絶縁膜
をマスクとして前記半導体基板をエッチングすることに
より、溝を形成する工程と、前記溝の底部にイオン注入
によりチャネルストップ拡散層を形成する工程と、前記
溝内に第４の絶縁膜を埋め込む工程と、を有することを
特徴とする不揮発性半導体記憶装置の製造方法。

【０１０９】（付記２２） 半導体基板と、前記半導体
基板の表面に形成された拡散層からなる複数本のビット
線と、前記半導体基板の上方に形成された導電層からな
り、平面視で、前記複数本のビット線と交差する複数本
のワード線と、を有する不揮発性半導体記憶装置を製造
する方法であって、前記複数本のビット線上に絶縁膜を
形成し、前記複数本のワード線上にレジスト膜を形成し
ておき、前記絶縁膜及び前記レジスト膜をマスクとして
前記半導体基板をエッチングすることにより、溝を形成
する工程と、前記溝の底部にイオン注入によりチャネル
ストップ拡散層を形成する工程と、前記溝内に第４の絶
縁膜を埋め込む工程と、を有することを特徴とする不揮
発性半導体記憶装置の製造方法。

【０１１０】（付記２３） 前記溝の底部にイオン注入
によりチャネルストップ拡散層を形成する工程におい
て、前記溝の側部にもイオン注入によりチャネルストッ
プ拡散層を形成することを特徴とする付記１０乃至２２
のいずれか１項に記載の不揮発性半導体記憶装置の製造
方法。

【０１１１】

【発明の効果】以上詳述したように、本発明によれば、
半導体基板をエッチングすることにより、溝を形成する
ことができる。従って、その溝の底部にチャネルストッ
プ拡散層を形成し、溝内に絶縁膜を埋め込むことによ
り、ビット線間に高い耐圧を確保することが可能であ
る。また、その際のマスクを絶縁膜のみとすることによ
り、ワード線を微細に加工することができる。つまり、
高い耐圧を確保しながら、微細化を可能にすることがで
きる。更に、サイドウォールをマスクとして半導体基板
をエッチングする場合には、エッチングの際に生じる半
導体基板の損傷によるトランジスタ特性のばらつきを低
く抑えることができる。更にまた、溝を形成した後に、
その溝の側部にもチャネルストップ拡散層を形成する場
合には、トランジスタのナロー効果（狭チャネル効果）
を低減することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る不揮発性半導体
記憶装置（ＮＯＲ型フラッシュメモリ）の構成を示すレ
イアウト図である。

【図２】本発明の第１の実施形態に係るＮＯＲ型フラッ
シュメモリの構造を示す断面図である。

【図３】本発明の第１の実施形態に係るＮＯＲ型フラッ
シュメモリを製造する方法を示す断面図である。

【図４】同じく、本発明の第１の実施形態に係るＮＯＲ
型フラッシュメモリを製造する方法を示す図であって、
図３に示す工程の次工程を示す断面図である。

【図５】同じく、本発明の第１の実施形態に係るＮＯＲ
型フラッシュメモリを製造する方法を示す図であって、
図４に示す工程の次工程を示す断面図である。

【図６】同じく、本発明の第１の実施形態に係るＮＯＲ
型フラッシュメモリを製造する方法を示す図であって、
図５に示す工程の次工程を示す断面図である。

【図７】同じく、本発明の第１の実施形態に係るＮＯＲ
型フラッシュメモリを製造する方法を示す図であって、
図６に示す工程の次工程を示す断面図である。

【図８】同じく、本発明の第１の実施形態に係るＮＯＲ
型フラッシュメモリを製造する方法を示す図であって、
図７に示す工程の次工程を示す断面図である。

【図９】ＮＯＲ型フラッシュメモリの動作を示す模式図
である。

【図１０】同じく、ＮＯＲ型フラッシュメモリの動作を
示す模式図である。

【図１１】本発明の第２の実施形態に係る不揮発性半導
体記憶装置（ＮＯＲ型フラッシュメモリ）の構成を示す
レイアウト図である。

【図１２】本発明の第２の実施形態に係るＮＯＲ型フラ
ッシュメモリの構造を示す断面図である。

【図１３】本発明の第２の実施形態に係るＮＯＲ型フラ
ッシュメモリを製造する方法を示す断面図である。

【図１４】同じく、本発明の第２の実施形態に係るＮＯ
Ｒ型フラッシュメモリを製造する方法を示す図であっ
て、図１３に示す工程の次工程を示す断面図である。

【図１５】同じく、本発明の第２の実施形態に係るＮＯ
Ｒ型フラッシュメモリを製造する方法を示す図であっ
て、図１４に示す工程の次工程を示す断面図である。

【図１６】本発明の第３の実施形態に係る不揮発性半導
体記憶装置（ＮＯＲ型フラッシュメモリ）の構成を示す
レイアウト図である。

【図１７】本発明の第３の実施形態に係るＮＯＲ型フラ
ッシュメモリの構造を示す断面図である。

【図１８】本発明の第３の実施形態に係るＮＯＲ型フラ
ッシュメモリを製造する方法を示す断面図である。

【図１９】同じく、本発明の第３の実施形態に係るＮＯ
Ｒ型フラッシュメモリを製造する方法を示す図であっ
て、図１８に示す工程の次工程を示す断面図である。

【図２０】同じく、本発明の第３の実施形態に係るＮＯ
Ｒ型フラッシュメモリを製造する方法を示す図であっ
て、図１９に示す工程の次工程を示す断面図である。

【図２１】本発明の第４の実施形態に係る不揮発性半導
体記憶装置（ＡＮＤ型フラッシュメモリ）の構成を示す
レイアウト図である。

【図２２】本発明の第４の実施形態に係るＡＮＤ型フラ
ッシュメモリの構造を示す断面図である。

【図２３】ＡＮＤ型フラッシュメモリの動作を示す模式
図である。

【図２４】同じく、ＡＮＤ型フラッシュメモリの動作を
示す模式図である。

【図２５】第４の実施形態の変形例を示す断面図であ
る。

【図２６】本発明の第５の実施形態に係る不揮発性半導
体記憶装置（ＡＮＤ型フラッシュメモリ）の構成を示す
レイアウト図である。

【図２７】本発明の第５の実施形態に係るＡＮＤ型フラ
ッシュメモリの構造を示す断面図である。

【図２８】本発明の第６の実施形態に係る不揮発性半導
体記憶装置（ＡＮＤ型フラッシュメモリ）の構成を示す
レイアウト図である。

【図２９】本発明の第６の実施形態に係るＡＮＤ型フラ
ッシュメモリの構造を示す断面図である。

【図３０】ＮＯＲ（ノア）型フラッシュメモリの構成を
示す回路図である。

【図３１】ＮＯＲ（ノア）型フラッシュメモリの構成を
示すレイアウト図である。

【図３２】（ａ）は、図３１中のＩ−Ｉ線に沿った断面
図、（ｂ）は、図３１中のＩＩ−ＩＩ線に沿った断面
図、（ｃ）は、図３１中のＩＩＩ−ＩＩＩ線に沿った断
面図である。

【図３３】フラッシュメモリを製造する従来の方法を示
す断面図である。

【図３４】同じく、フラッシュメモリを製造する従来の
方法を示す図であって、図３３に示す工程の次工程を示
す断面図である。

【図３５】同じく、フラッシュメモリを製造する従来の
方法を示す図であって、図３４に示す工程の次工程を示
す断面図である。

【図３６】同じく、フラッシュメモリを製造する従来の
方法を示す図であって、図３５に示す工程の次工程を示
す断面図である。

【図３７】同じく、フラッシュメモリを製造する従来の
方法を示す図であって、図３６に示す工程の次工程を示
す断面図である。

【図３８】ＡＮＤ（アンド）型フラッシュメモリの構成
を示す回路図である。

【図３９】ＡＮＤ（アンド）型フラッシュメモリの構成
を示すレイアウト図である。

【図４０】（ａ）は、図３９中のＩ−Ｉ線に沿った断面
図、（ｂ）は、図３９中のＩＩ−ＩＩ線に沿った断面
図、（ｃ）は、図３９中のＩＩＩ−ＩＩＩ線に沿った断
面図である。

【図４１】第３の従来例の構成を示す断面図である。

【図４２】第３の従来例に係るＡＮＤ型フラッシュメモ
リを製造する方法を示す断面図である。

【図４３】同じく、第３の従来例に係るＡＮＤ型フラッ
シュメモリを製造する方法を示す図であって、図４２に
示す工程の次工程を示す断面図である。

【符号の説明】

１；半導体基板 ２；ＯＮＯ膜 ２ａ、２ｃ、５；シリコン酸化膜 ２ｂ；シリコン窒化膜 ３；レジスト膜 ４；ビットライン拡散層 ６；ワード線 ７；チャネルストップ拡散層 ８；サイドウォール ９；層間絶縁膜 １０；ビットラインコンタクト １１；ワードラインコンタクト １２；素子分離酸化膜 １３；トンネル酸化膜 １４；フローティングゲート １５、２１、２３、２５、２６；溝 １６；フラッシュメモリセル １７；熱酸化膜 ２０；チャネル ２２；シリコン窒化膜 ２４；コバルトシリサイド膜

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F083 EP02 EP18 EP23 EP27 EP55 EP65 EP70 EP77 EP79 ER02 ER03 ER09 ER11 ER14 ER15 ER22 ER29 GA09 GA27 JA33 JA35 JA39 JA40 JA53 NA01 NA04 PR09 PR29 PR34 ZA21 5F101 BA01 BA29 BA36 BA45 BB05 BC02 BC11 BD10 BD34 BD38 BE02 BE05 BE07 BF05 BH14 BH19

Claims (10)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、 前記半導体基板の表面に形成された拡散層からなる複数
   本のビット線と、 前記半導体基板の上方に形成された導電層からなり、平
   面視で、前記複数本のビット線と交差する複数本のワー
   ド線と、 を有する不揮発性半導体記憶装置であって、 前記ワード線上に形成された第１の絶縁膜と、 前記ワード線に沿って形成された第２の絶縁膜と、 を更に有し、 隣り合う２本のワード線間において、 平面視で、前記２本のワード線上に形成された第１の絶
   縁膜及び隣り合う２本のビット線により画定された領域
   内の前記半導体基板の表面に、前記第１の絶縁膜及び前
   記第２の絶縁膜に整合するようにして溝が形成され、 前記溝の底部にチャネルストップ拡散層が形成され、 前記溝内に絶縁膜が埋め込まれていることを特徴とする
   不揮発性半導体記憶装置。
2. 【請求項２】 半導体基板と、 前記半導体基板の表面に形成された拡散層からなる複数
   本のビット線と、 前記半導体基板の上方に形成された導電層からなり、平
   面視で、前記複数本のビット線と交差する複数本のワー
   ド線と、 を有する不揮発性半導体記憶装置であって、 隣り合う２本のワード線間において、 平面視で、前記２本のワード線及び隣り合う２本のビッ
   ト線により画定された領域内の前記半導体基板の表面に
   溝が形成され、 前記溝の底部にチャネルストップ拡散層が形成され、 各ワード線の側方に前記溝の側壁面を覆うサイドウォー
   ルが形成され、 前記溝内に絶縁膜が埋め込まれていることを特徴とする
   不揮発性半導体記憶装置。
3. 【請求項３】 前記溝は、平面視で、前記ワード線から
   離間して形成されていることを特徴とする請求項２に記
   載の不揮発性半導体記憶装置。
4. 【請求項４】 半導体基板上に順次積層された第１の酸
   化膜、窒化膜及び第２の酸化膜からなる積層体を形成す
   る工程と、 前記半導体基板の表面に拡散層からなる複数本のビット
   線を形成する工程と、 前記複数本のビット線上に第１の絶縁膜を形成する工程
   と、 全面に導電層及び第２の絶縁膜を順次形成する工程と、 前記導電層及び前記第２の絶縁膜を、平面視で、前記複
   数本のビット線と交差する複数本のワード線の平面形状
   に加工する工程と、 前記ワード線の側方に第３の絶縁膜からなるサイドウォ
   ールを形成する工程と、 前記第１の絶縁膜、前記第２の絶縁膜及びサイドウォー
   ルをマスクとして前記半導体基板の表面をエッチングす
   ることにより、溝を形成する工程と、 前記溝の底部にイオン注入によりチャネルストップ拡散
   層を形成する工程と、 前記溝内に第４の絶縁膜を埋め込む工程と、 を有することを特徴とする不揮発性半導体記憶装置の製
   造方法。
5. 【請求項５】 半導体基板上に順次積層された第１の酸
   化膜、窒化膜及び第２の酸化膜からなる積層体を形成す
   る工程と、 前記半導体基板の表面に拡散層からなる複数本のビット
   線を形成する工程と、 前記複数本のビット線上に第１の絶縁膜を形成する工程
   と、 全面に導電層及び第２の絶縁膜を順次形成する工程と、 前記導電層及び前記第２の絶縁膜を、平面視で、前記複
   数本のビット線と交差する複数本のワード線の平面形状
   に加工する工程と、 前記第１の絶縁膜及び前記第２の絶縁膜をマスクとして
   前記半導体基板の表面をエッチングすることにより、溝
   を形成する工程と、 前記溝の底部にイオン注入によりチャネルストップ拡散
   層を形成する工程と、 前記ワード線の側方に前記溝の底部まで延びる第３の絶
   縁膜からなるサイドウォールを形成する工程と、 前記溝内に第４の絶縁膜を埋め込む工程と、 を有することを特徴とする不揮発性半導体記憶装置の製
   造方法。
6. 【請求項６】 半導体基板上に順次積層された第１の酸
   化膜、窒化膜及び第２の酸化膜からなる積層体を形成す
   る工程と、 前記半導体基板の表面に拡散層からなる複数本のビット
   線を形成する工程と、 前記複数本のビット線上に第１の絶縁膜を形成する工程
   と、 全面に導電層及び第２の絶縁膜を順次形成する工程と、 前記導電層及び前記第２の絶縁膜を、平面視で、前記複
   数本のビット線と交差する複数本のワード線の平面形状
   に加工する工程と、 前記導電層及び前記第２の絶縁膜を覆うと共に、平面視
   で、隣り合う２本のワード線間で前記２本のワード線か
   ら離間した領域に開口部が形成されたレジスト膜を形成
   する工程と、 前記第１の絶縁膜及び前記レジスト膜をマスクとして前
   記半導体基板の表面をエッチングすることにより、溝を
   形成する工程と、 前記溝の底部にイオン注入によりチャネルストップ拡散
   層を形成する工程と、 前記溝内に第４の絶縁膜を埋め込む工程と、 を有することを特徴とする不揮発性半導体記憶装置の製
   造方法。
7. 【請求項７】 半導体基板上にトンネル絶縁膜を形成す
   る工程と、 前記半導体基板の表面に拡散層からなる複数本のビット
   線を形成する工程と、 前記複数本のビット線上に第１の絶縁膜を形成する工程
   と、 前記トンネル絶縁膜及び前記第１の絶縁膜上にフローテ
   ィングゲートを形成する工程と、 前記フローティングゲート上に順次積層された第１の酸
   化膜、窒化膜及び第２の酸化膜からなる積層体を形成す
   る工程と、 全面に導電層及び第２の絶縁膜を順次形成する工程と、 前記導電層及び前記第２の絶縁膜を、平面視で、前記複
   数本のビット線と交差する複数本のワード線の平面形状
   に加工する工程と、 前記ワード線の側方に第３の絶縁膜からなるサイドウォ
   ールを形成する工程と、 前記第１の絶縁膜、前記第２の絶縁膜及びサイドウォー
   ルをマスクとして前記半導体基板の表面をエッチングす
   ることにより、溝を形成する工程と、 前記溝の底部にイオン注入によりチャネルストップ拡散
   層を形成する工程と、 前記溝内に第４の絶縁膜を埋め込む工程と、 を有することを特徴とする不揮発性半導体記憶装置の製
   造方法。
8. 【請求項８】 半導体基板上にトンネル絶縁膜を形成す
   る工程と、 前記半導体基板の表面に拡散層からなる複数本のビット
   線を形成する工程と、 前記複数本のビット線上に第１の絶縁膜を形成する工程
   と、 前記トンネル絶縁膜及び前記第１の絶縁膜上にフローテ
   ィングゲートを形成する工程と、 前記フローティングゲート上に順次積層された第１の酸
   化膜、窒化膜及び第２の酸化膜からなる積層体を形成す
   る工程と、 全面に導電層及び第２の絶縁膜を順次形成する工程と、 前記導電層及び前記第２の絶縁膜を、平面視で、前記複
   数本のビット線と交差する複数本のワード線の平面形状
   に加工する工程と、 前記第１の絶縁膜及び前記第２の絶縁膜をマスクとして
   前記半導体基板の表面をエッチングすることにより、溝
   を形成する工程と、 前記溝の底部にイオン注入によりチャネルストップ拡散
   層を形成する工程と、 前記ワード線の側方に前記溝の底部まで延びる第３の絶
   縁膜からなるサイドウォールを形成する工程と、 前記溝内に第４の絶縁膜を埋め込む工程と、 を有することを特徴とする不揮発性半導体記憶装置の製
   造方法。
9. 【請求項９】 半導体基板上にトンネル絶縁膜を形成す
   る工程と、 前記半導体基板の表面に拡散層からなる複数本のビット
   線を形成する工程と、 前記複数本のビット線上に第１の絶縁膜を形成する工程
   と、 前記トンネル絶縁膜及び前記第１の絶縁膜上にフローテ
   ィングゲートを形成する工程と、 前記フローティングゲート上に順次積層された第１の酸
   化膜、窒化膜及び第２の酸化膜からなる積層体を形成す
   る工程と、 全面に導電層及び第２の絶縁膜を順次形成する工程と、 前記導電層及び前記第２の絶縁膜を、平面視で、前記複
   数本のビット線と交差する複数本のワード線の平面形状
   に加工する工程と、 前記導電層及び前記第２の絶縁膜を覆うと共に、平面視
   で、隣り合う２本のワード線間で前記２本のワード線か
   ら離間した領域に開口部が形成されたレジスト膜を形成
   する工程と、 前記第１の絶縁膜及び前記レジスト膜をマスクとして前
   記半導体基板の表面をエッチングすることにより、溝を
   形成する工程と、 前記溝の底部にイオン注入によりチャネルストップ拡散
   層を形成する工程と、 前記溝内に第４の絶縁膜を埋め込む工程と、 を有することを特徴とする不揮発性半導体記憶装置の製
   造方法。
10. 【請求項１０】 前記溝の底部にイオン注入によりチャ
    ネルストップ拡散層を形成する工程において、前記溝の
    側部にもイオン注入によりチャネルストップ拡散層を形
    成することを特徴とする請求項４乃至９のいずれか１項
    に記載の不揮発性半導体記憶装置の製造方法。