JP2003338566A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法Info
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Abstract
保しながら、ワード線の幅を狭めることができる不揮発
性半導体記憶装置及びその製造方法を提供する。 【解決手段】 リンがドーピングされたアモルファスシ
リコン膜及びシリコン窒化膜を順次成長させる。次に、
これらをワード線6の平面形状にパターニングする。次
いで、全面にCVD酸化膜を成長させ、このCVD酸化
膜に異方性エッチングを施すことにより、ワード線6の
側方にサイドウォール8を形成する。この異方性エッチ
ングにより、CVD酸化膜の直下に存在するONO膜2
も除去される。その後、シリコン窒化膜22、シリコン
酸化膜5及びサイドウォール8をマスクとして、半導体
基板1をエッチングすることにより、溝21を形成す
る。更に、これらをマスクとしてボロンイオンを溝21
の底部にイオン注入することにより、チャネルストップ
拡散層7を形成する。そして、層間絶縁膜9を形成す
る。
Description
に好適な不揮発性半導体記憶装置及びその製造方法に関
する。
シュメモリがある。図30及び図31は、夫々NOR
(ノア)型フラッシュメモリの構成を示す回路図、レイ
アウト図である。また、図32(a)は、図31中のI
−I線に沿った断面図、(b)は、図31中のII−I
I線に沿った断面図、(c)は、図31中のIII−I
II線に沿った断面図である。
例)においては、図30及び図31に示すように、複数
本のビット線及び複数本のワード線が互いに直交するよ
うにして配置されている。そして、互いに隣り合う2本
のビット線に、夫々1個のフラッシュメモリセルを構成
するトランジスタのソース又はドレインのいずれかが接
続されている。ビット線は、それを挟んで隣り合う2個
のトランジスタにより共有されている。また、これらの
トランジスタのゲートは、ワード線に接続されている。
なお、1個のトランジスタにつき、図30中において点
線の円で示すように、2箇所においてデータ、つまり2
ビットの記憶が可能である。
ット線は半導体基板の表面に形成されたビットライン拡
散層4から構成されている。一方、ワード線6は半導体
基板上に絶縁膜を介して形成された半導体膜から構成さ
れている。具体的には、チャネル(半導体基板)とワー
ド線6との間には、ONO膜2が存在している。ONO
膜2は、順次積層されたシリコン酸化膜、シリコン窒化
膜及びシリコン酸化膜から構成されている。ビットライ
ン拡散層4とワード線6との間には、ONO膜2よりも
厚い酸化膜5が存在している。また、ワード線6の側方
には、サイドウォール8(図31に図示せず)が形成さ
れている。そして、全面に層間絶縁膜9(図31に図示
せず)が形成されている。また、半導体基板1表面のビ
ットライン拡散層4又はワード線6のいずれも形成され
ていない領域には、チャネルストップ拡散層7が形成さ
れている。つまり、チャネルストップ拡散層7により素
子分離が行われている。更に、ビットライン拡散層4上
の酸化膜5及び層間絶縁膜9等の絶縁膜には、ビットラ
インコンタクト10が形成され、ワード線6上の層間絶
縁膜9等の絶縁膜には、ワードラインコンタクト11が
形成されている。なお、図31においては、ビットライ
ン拡散層4上のシリコン酸化膜5及びワード線6上のシ
リコン窒化膜22以外の絶縁膜(ONO膜2、サイドウ
ォール8及び層間絶縁膜9)は省略している。
メモリを製造する従来の方法(第1の従来例)について
説明する。図33乃至図37は、フラッシュメモリを製
造する従来の方法を工程順に示す断面図である。なお、
図33乃至図37の(a)は、図31中のI−I線に沿
った断面図に相当し、(b)は、図31中のII−II
線に沿った断面図に相当し、(c)は、図31中のII
I−III線に沿った断面図に相当する。
の表面にONO膜2を形成する。ONO膜2の形成で
は、厚さが3乃至10nmのシリコン酸化膜2aを成長
させ、その上に厚さが12乃至16nmのシリコン窒化
膜2bをCVD法により形成し、その上に厚さが5乃至
10nmのシリコン酸化膜2cをウェット酸化により成
長させる。
により形成し、図34に示すように、ビットライン拡散
層を形成するための形状にこのレジスト膜3をパターニ
ングする。次いで、エッチングによりONO膜2のシリ
コン酸化膜2c及びシリコン窒化膜2bを除去する。続
いて、レジスト膜3をマスクとして砒素イオンを半導体
基板1の表面にイオン注入することにより、ビットライ
ン拡散層4を形成する。このときのドーズ量は、例えば
1×1015乃至3×1015cm-2程度である。
化によりビットライン拡散層4表面に、厚さが400乃
至600nmのシリコン酸化膜5を成長させる。この結
果、ONO膜2の両端部が若干せり上がる。
スシリコン(DASi)膜をCVD法により成長させ、
その上にタングステンシリサイド(WSi)膜をCVD
法により成長させる。DASi膜の厚さは100乃至1
50nmであり、WSi膜の厚さは100乃至180n
mである。次いで、WSi膜上にレジスト膜を塗布によ
り形成し、ワード線及び周辺領域のトランジスタのゲー
ト電極を形成するための形状にこのレジスト膜をパター
ニングする。そして、図36に示すように、エッチング
によりWSi膜及びDASi膜を順次除去することによ
り、ワード線6及び周辺領域のトランジスタのゲート電
極(図示せず)を形成する。その後、レジスト膜を除去
し、再度全面に新たなレジスト膜を塗布により形成し、
チャネルストップ拡散層を形成するための形状にこのレ
ジスト膜をパターニングする。続いて、このレジスト膜
をマスクとしてボロンイオンを半導体基板1の表面にイ
オン注入することにより、チャネルストップ拡散層7を
形成する。このときのドーズ量は、例えば5×1012乃
至1×1013cm-2程度である。チャネルストップ拡散
層7によりビットライン拡散層4間の素子分離が行われ
る。なお、周辺領域において、DASi膜を形成する前
に、周辺領域に開口部が形成されたレジスト膜をマスク
として、周辺領域内のONO膜2を除去した後、このレ
ジスト膜を剥離し、ゲート酸化膜(図示せず)を形成し
ておく。
のCVD酸化膜を成長させ、このCVD酸化膜に異方性
エッチングを施すことにより、図37に示すように、周
辺領域のトランジスタのゲート電極(図示せず)及びワ
ード線6の側方にサイドウォール8を形成する。層間絶
縁膜9を全面に形成し、更に、配線(図示せず)の形成
等を行う。このようにして、NOR型のフラッシュメモ
リを製造することができる。
ド)型フラッシュメモリの構成を示す回路図、レイアウ
ト図である。また、図40(a)は、図39中のI−I
線に沿った断面図、(b)は、図39中のII−II線
に沿った断面図、(c)は、図39中のIII−III
線に沿った断面図である。
例)においては、図38及び図39に示すように、複数
本のビット線及び複数本のワード線が互いに直交するよ
うにして配置されている。そして、互いに隣り合う2本
のビット線に、夫々1個のフラッシュメモリセルを構成
する2層ゲート構造のトランジスタのソース又はドレイ
ンのいずれかが接続されている。但し、NOR型のフラ
ッシュメモリとは異なり、ビット線を挟んで隣り合うト
ランジスタの間には、2本のビット線が設けられてお
り、これらのトランジスタは夫々のビット線に接続され
ている。従って、ビット線は、それが延びる方向に配置
された複数個のトランジスタのみに共有されている。ま
た、これらのトランジスタのゲートは、ワード線に接続
されている。
ット線は半導体基板1の表面に形成されたビットライン
拡散層4から構成されている。なお、互いに異なるトラ
ンジスタに接続され互いに隣り合うビット線(ビットラ
イン拡散層)の間には、素子分離酸化膜12が形成され
ている。一方、ワード線6は半導体基板1上に絶縁膜等
を介して形成された半導体膜から構成されている。具体
的には、チャネル(半導体基板1)とワード線6との間
には、トンネル酸化膜13、フローティングゲート14
及びONO膜2が存在している。ビットライン拡散層4
とワード線6との間には、トンネル酸化膜13よりも厚
い酸化膜5、フローティングゲート14及びONO膜2
が存在している。フローティングゲート14はトランジ
スタごとに区画されている。そして、全面に層間絶縁膜
9が形成されている。また、半導体基板1表面のビット
ライン拡散層4又はワード線6のいずれも形成されてい
ない領域には、チャネルストップ拡散層7が形成されて
いる。なお、図39においては、ビットライン拡散層4
上のシリコン酸化膜5以外の絶縁膜(ONO膜2、層間
絶縁膜9、トンネル酸化膜13)は省略している。
る第3の従来例について説明する。第3の従来例は、特
開平8−172174号公報に開示されたものである。
図41は、第3の従来例の構成を示す図であって、
(a)は、図39中のI−I線に沿った断面図、(b)
は、図39中のII−II線に沿った断面図、(c)
は、図39中のIII−III線に沿った断面図であ
る。
プ拡散層7が半導体基板1の表面にそのまま形成されて
いるが、第3の従来例においては、半導体基板1のその
部分に溝15が形成され、その底部及び側部に斜めイオ
ン注入が施されてチャネルストップ拡散層7が形成され
ている。また、チャネルストップ拡散層7及びフラッシ
ュメモリセル16を覆う熱酸化膜17が形成されてい
る。更に、層間絶縁膜としてCVD酸化膜が形成されて
いる。
シュメモリを製造する方法について説明する。図42及
び図43は、第3の従来例に係るAND型フラッシュメ
モリを製造する方法を工程順に示す断面図である。な
お、図42(a)及び図43(a)は図41(a)に示
す領域を示し、図42(b)及び図43(b)は図41
(b)に示す領域を示し、図42(c)及び図43
(c)は図41(c)に示す領域を示す。
モリを製造する場合、図40に示すような構造を形成す
るために、ワード線6、ONO膜2及びフローティング
ゲート14をパターニングする際に使用したレジスト膜
16並びにビットライン拡散層4上の酸化膜5をマスク
として、トンネル酸化膜13及び半導体基板1をエッチ
ングすることにより、図42に示すように、溝15を形
成する。次いで、チャネルストップとなるイオンを斜め
注入することにより、溝15の底部及び側部にチャネル
ストップ拡散層7を形成する。その後、レジスト膜16
を剥離する。
トップ拡散層7及びフラッシュメモリセル16を覆う熱
酸化膜17を成長させ、更に全面にCVD酸化膜を層間
絶縁膜9として形成する。その後、配線の形成等を行
う。
75716号公報に、ワード線の側方にサイドウォール
を形成し、このサイドウォールをマスクとして半導体基
板に溝を形成し、その底部にチャネルストップ拡散層を
形成し、その側部にビット線を形成する方法が開示され
ている。
は、以下のような問題点がある。
間の分離がチャネルストップ拡散層7のみによって行わ
れるため、高集積化及び省面積化等のためにビット線の
間隔が狭められると、ビット線間の耐圧を確保すること
ができなくなる。
NO膜2及びフローティングゲート14をパターニング
する際に使用したレジスト膜16をそのままマスクとし
て使用してトンネル酸化膜13及び半導体基板1をエッ
チングすることにより、溝15を形成しているため、レ
ジスト膜16が比較的薄いものであると、これらの処理
に耐えられず、エッチング時にレジスト膜16のパター
ンが変化する虞がある。一方、比較的厚いレジスト膜1
6を使用すると、ワード線幅を狭めることが困難とな
る。更に、溝15を形成した後に、溝15の側部にまで
チャネルストップ拡散層7を形成しているため、フラッ
シュメモリの実効的なチャネル幅が狭くなり、トランジ
スタの電流が減少してしまう。
が設けられた層内では個々のメモリセルのゲート電極は
互いに独立したものとなっている。更に、ビット線は、
前述のように、溝の側部に形成されている。従って、こ
のような構造及び製造方法をワード線とゲート電極又は
コントロールゲートとが同層から構成されるフラッシュ
メモリにそのまま適用することはできない。
ものであって、高集積化等のために、ビット線間の耐圧
を確保しながら、ワード線の幅を狭めることができる不
揮発性半導体記憶装置及びその製造方法を提供すること
を目的とする。
の結果、以下に示す発明の諸態様に想到した。
憶装置は、半導体基板と、前記半導体基板の表面に形成
された拡散層からなる複数本のビット線と、前記半導体
基板の上方に形成された導電層からなり、平面視で、前
記複数本のビット線と交差する複数本のワード線と、を
有する不揮発性半導体記憶装置を対象とする。そして、
前記ワード線上に形成された第1の絶縁膜と、前記ワー
ド線に沿って形成された第2の絶縁膜と、を更に有して
いる。また、隣り合う2本のワード線間において、平面
視で、前記2本のワード線上に形成された第1の絶縁膜
及び隣り合う2本のビット線により画定された領域内の
前記半導体基板の表面に、前記第1の絶縁膜及び前記第
2の絶縁膜に整合するようにして溝が形成され、前記溝
の底部にチャネルストップ拡散層が形成され、前記溝内
に絶縁膜が埋め込まれていることを特徴とする。
憶装置も、半導体基板と、前記半導体基板の表面に形成
された拡散層からなる複数本のビット線と、前記半導体
基板の上方に形成された導電層からなり、平面視で、前
記複数本のビット線と交差する複数本のワード線と、を
有する不揮発性半導体記憶装置を対象とする。そして、
本発明では、隣り合う2本のワード線間において、平面
視で、前記2本のワード線及び隣り合う2本のビット線
により画定された領域内の前記半導体基板の表面に溝が
形成され、前記溝の底部にチャネルストップ拡散層が形
成され、各ワード線の側方に前記溝の側壁面を覆うサイ
ドウォールが形成され、前記溝内に絶縁膜が埋め込まれ
ていることを特徴とする。
憶装置の製造方法は、半導体基板上に順次積層された第
1の酸化膜、窒化膜及び第2の酸化膜からなる積層体を
形成する工程と、前記半導体基板の表面に拡散層からな
る複数本のビット線を形成する工程と、前記複数本のビ
ット線上に第1の絶縁膜を形成する工程と、を有する不
揮発性半導体記憶装置の製造方法を対象とする。そし
て、本発明に係る製造方法は、更に、全面に導電層及び
第2の絶縁膜を順次形成する工程と、前記導電層及び前
記第2の絶縁膜を、平面視で、前記複数本のビット線と
交差する複数本のワード線の平面形状に加工する工程
と、前記ワード線の側方に第3の絶縁膜からなるサイド
ウォールを形成する工程と、前記第1の絶縁膜、前記第
2の絶縁膜及びサイドウォールをマスクとして前記半導
体基板の表面をエッチングすることにより、溝を形成す
る工程と、前記溝の底部にイオン注入によりチャネルス
トップ拡散層を形成する工程と、前記溝内に第4の絶縁
膜を埋め込む工程と、を有することを特徴とする。
憶装置の製造方法も、半導体基板上に順次積層された第
1の酸化膜、窒化膜及び第2の酸化膜からなる積層体を
形成する工程と、前記半導体基板の表面に拡散層からな
る複数本のビット線を形成する工程と、前記複数本のビ
ット線上に第1の絶縁膜を形成する工程と、を有する不
揮発性半導体記憶装置の製造方法を対象とする。そし
て、本発明に係る製造方法は、更に、全面に導電層及び
第2の絶縁膜を順次形成する工程と、前記導電層及び前
記第2の絶縁膜を、平面視で、前記複数本のビット線と
交差する複数本のワード線の平面形状に加工する工程
と、前記第1の絶縁膜及び前記第2の絶縁膜をマスクと
して前記半導体基板の表面をエッチングすることによ
り、溝を形成する工程と、前記溝の底部にイオン注入に
よりチャネルストップ拡散層を形成する工程と、前記ワ
ード線の側方に前記溝の底部まで延びる第3の絶縁膜か
らなるサイドウォールを形成する工程と、前記溝内に第
4の絶縁膜を埋め込む工程と、を有することを特徴とす
る。
憶装置の製造方法も、半導体基板上に順次積層された第
1の酸化膜、窒化膜及び第2の酸化膜からなる積層体を
形成する工程と、前記半導体基板の表面に拡散層からな
る複数本のビット線を形成する工程と、前記複数本のビ
ット線上に第1の絶縁膜を形成する工程と、を有する不
揮発性半導体記憶装置の製造方法を対象とする。そし
て、本発明に係る製造方法は、更に、全面に導電層及び
第2の絶縁膜を順次形成する工程と、前記導電層及び前
記第2の絶縁膜を、平面視で、前記複数本のビット線と
交差する複数本のワード線の平面形状に加工する工程
と、前記導電層及び前記第2の絶縁膜を覆うと共に、平
面視で、隣り合う2本のワード線間で前記2本のワード
線から離間した領域に開口部が形成されたレジスト膜を
形成する工程と、前記第1の絶縁膜及び前記レジスト膜
をマスクとして前記半導体基板の表面をエッチングする
ことにより、溝を形成する工程と、前記溝の底部にイオ
ン注入によりチャネルストップ拡散層を形成する工程
と、前記溝内に第4の絶縁膜を埋め込む工程と、を有す
ることを特徴とする。
憶装置の製造方法は、半導体基板上にトンネル絶縁膜を
形成する工程と、前記半導体基板の表面に拡散層からな
る複数本のビット線を形成する工程と、前記複数本のビ
ット線上に第1の絶縁膜を形成する工程と、前記トンネ
ル絶縁膜及び前記第1の絶縁膜上にフローティングゲー
トを形成する工程と、前記フローティングゲート上に順
次積層された第1の酸化膜、窒化膜及び第2の酸化膜か
らなる積層体を形成する工程と、を有する不揮発性半導
体記憶装置の製造方法を対象とする。そして、本発明に
係る製造方法は、更に、全面に導電層及び第2の絶縁膜
を順次形成する工程と、前記導電層及び前記第2の絶縁
膜を、平面視で、前記複数本のビット線と交差する複数
本のワード線の平面形状に加工する工程と、前記ワード
線の側方に第3の絶縁膜からなるサイドウォールを形成
する工程と、前記第1の絶縁膜、前記第2の絶縁膜及び
サイドウォールをマスクとして前記半導体基板の表面を
エッチングすることにより、溝を形成する工程と、前記
溝の底部にイオン注入によりチャネルストップ拡散層を
形成する工程と、前記溝内に第4の絶縁膜を埋め込む工
程と、を有することを特徴とする。
憶装置の製造方法も、半導体基板上にトンネル絶縁膜を
形成する工程と、前記半導体基板の表面に拡散層からな
る複数本のビット線を形成する工程と、前記複数本のビ
ット線上に第1の絶縁膜を形成する工程と、前記トンネ
ル絶縁膜及び前記第1の絶縁膜上にフローティングゲー
トを形成する工程と、前記フローティングゲート上に順
次積層された第1の酸化膜、窒化膜及び第2の酸化膜か
らなる積層体を形成する工程と、を有する不揮発性半導
体記憶装置の製造方法を対象とする。そして、本発明に
係る製造方法は、更に、全面に導電層及び第2の絶縁膜
を順次形成する工程と、前記導電層及び前記第2の絶縁
膜を、平面視で、前記複数本のビット線と交差する複数
本のワード線の平面形状に加工する工程と、前記第1の
絶縁膜及び前記第2の絶縁膜をマスクとして前記半導体
基板の表面をエッチングすることにより、溝を形成する
工程と、前記溝の底部にイオン注入によりチャネルスト
ップ拡散層を形成する工程と、前記ワード線の側方に前
記溝の底部まで延びる第3の絶縁膜からなるサイドウォ
ールを形成する工程と、前記溝内に第4の絶縁膜を埋め
込む工程と、を有することを特徴とする。
憶装置の製造方法も、半導体基板上にトンネル絶縁膜を
形成する工程と、前記半導体基板の表面に拡散層からな
る複数本のビット線を形成する工程と、前記複数本のビ
ット線上に第1の絶縁膜を形成する工程と、前記トンネ
ル絶縁膜及び前記第1の絶縁膜上にフローティングゲー
トを形成する工程と、前記フローティングゲート上に順
次積層された第1の酸化膜、窒化膜及び第2の酸化膜か
らなる積層体を形成する工程と、を有する不揮発性半導
体記憶装置の製造方法を対象とする。そして、本発明に
係る製造方法は、更に、全面に導電層及び第2の絶縁膜
を順次形成する工程と、前記導電層及び前記第2の絶縁
膜を、平面視で、前記複数本のビット線と交差する複数
本のワード線の平面形状に加工する工程と、前記導電層
及び前記第2の絶縁膜を覆うと共に、平面視で、隣り合
う2本のワード線間で前記2本のワード線から離間した
領域に開口部が形成されたレジスト膜を形成する工程
と、前記第1の絶縁膜及び前記レジスト膜をマスクとし
て前記半導体基板の表面をエッチングすることにより、
溝を形成する工程と、前記溝の底部にイオン注入により
チャネルストップ拡散層を形成する工程と、前記溝内に
第4の絶縁膜を埋め込む工程と、を有することを特徴と
する。
憶装置の製造方法は、半導体基板と、前記半導体基板の
表面に形成された拡散層からなる複数本のビット線と、
前記半導体基板の上方に形成された導電層からなり、平
面視で、前記複数本のビット線と交差する複数本のワー
ド線と、を有する不揮発性半導体記憶装置を製造する方
法である。そして、本発明に係る製造方法は、更に、前
記複数本のビット線上及び前記複数本のワード線上に絶
縁膜を形成しておき、前記絶縁膜をマスクとして前記半
導体基板をエッチングすることにより、溝を形成する工
程と、前記溝の底部にイオン注入によりチャネルストッ
プ拡散層を形成する工程と、前記溝内に第4の絶縁膜を
埋め込む工程と、を有することを特徴とする。
記憶装置の製造方法も、半導体基板と、前記半導体基板
の表面に形成された拡散層からなる複数本のビット線
と、前記半導体基板の上方に形成された導電層からな
り、平面視で、前記複数本のビット線と交差する複数本
のワード線と、を有する不揮発性半導体記憶装置を製造
する方法である。そして、本発明に係る製造方法は、更
に、前記複数本のビット線上に絶縁膜を形成し、前記複
数本のワード線上にレジスト膜を形成しておき、前記絶
縁膜及び前記レジスト膜をマスクとして前記半導体基板
をエッチングすることにより、溝を形成する工程と、前
記溝の底部にイオン注入によりチャネルストップ拡散層
を形成する工程と、前記溝内に第4の絶縁膜を埋め込む
工程と、を有することを特徴とする。
して半導体基板をエッチングすることにより、溝を形成
することができるので、その溝の底部にチャネルストッ
プ拡散層を形成し、溝内に絶縁膜を埋め込むことによ
り、ビット線間に高い耐圧を確保することが可能であ
る。また、その際のマスクを絶縁膜のみとすることによ
り、ワード線の微細加工が可能となる。
ャネルストップ拡散層を形成する工程において、前記溝
の側部にもイオン注入によりチャネルストップ拡散層を
形成することにより、トランジスタのナロー効果(狭チ
ャネル効果)を低減することが可能となる。
不揮発性半導体記憶装置及びその製造方法について添付
の図面を参照して具体的に説明する。
実施形態に係る不揮発性半導体記憶装置(NOR型フラ
ッシュメモリ)ついて説明する。第1の実施形態の回路
構成は、図30に示すものと同様である。一方、レイア
ウト及び断面構造が、夫々図31、図32に示す第1の
従来例と相違している。図1は、本発明の第1の実施形
態に係る不揮発性半導体記憶装置(NOR型フラッシュ
メモリ)の構成を示すレイアウト図である。また、図2
(a)は、図1中のI−I線に沿った断面図、(b)
は、図1中のII−II線に沿った断面図、(c)は、
図1中のIII−III線に沿った断面図である。
うに、ビット線が半導体基板1の表面に形成されたビッ
トライン拡散層4から構成され、ワード線6は半導体基
板1上に絶縁膜を介して形成された半導体膜から構成さ
れている。ワード線6の側方には、サイドウォール8が
形成されている。ワード線6上には、シリコン窒化膜2
2が形成されている。ONO膜2は、サイドウォール8
と半導体基板1との間にも存在している。そして、全面
に層間絶縁膜9が形成されている。また、半導体基板1
の表面のビットライン拡散層4、ワード線6又はサイド
ウォール8のいずれもが形成されていない領域には、溝
21が形成されている。本実施形態においては、この溝
21の底部にチャネルストップ拡散層7が形成されてい
る。層間絶縁膜9は溝21内にも埋め込まれている。層
間絶縁膜9は、例えばCVD法により形成されたもので
ある。なお、図1においては、ビットライン拡散層4上
のシリコン酸化膜5及びワード線6上のシリコン窒化膜
22以外の絶縁膜(ONO膜2、サイドウォール8及び
層間絶縁膜9)は省略している。
ーンは、第1の実施形態では図31に示すものと若干相
違する。具体的には、図1に示すように、ワード線6と
チャネルストップ拡散層7とが直接接することはなく、
これらの間にサイドウォール8の幅に相当する隙間が存
在している。
いては、チャネルストップ拡散層7だけでなく、溝21
内に埋め込まれた層間絶縁膜9によっても、素子分離が
行われている。このため、高い耐圧を確保することがで
きる。また、溝21の形成に当たっては、図2(c)に
示すように、ワード線6間の溝21とワード線6との間
にサイドウォール8が存在し、また、ワード線6上にシ
リコン窒化膜22が存在しているため、これらのサイド
ウォール8及びシリコン窒化膜22並びにシリコン酸化
膜5をマスクとすることにより、レジスト膜をマスクと
する必要がない。このため、ワード線6を容易に微細加
工することも可能である。更に、溝21を形成する際の
損傷によるトランジスタ特性のばらつきも生じにくい。
なお、サイドウォール8の形成については、メモリセル
アレイ内に形成するための専用の工程が必要なのではな
く、デコーダ等の周辺回路内のMOSトランジスタを形
成するために行うサイドウォールを形成する工程と同時
にサイドウォール8を形成することができる。従って、
工程の増加を招くことはない。
形態に係るNOR型フラッシュメモリを製造する方法に
ついて説明する。図3乃至図8は、本発明の第1の実施
形態に係るNOR型フラッシュメモリを製造する方法を
工程順に示す断面図である。なお、図3乃至図8の
(a)は、図1中のI−I線に沿った断面図に相当し、
(b)は、図1中のII−II線に沿った断面図に相当
し、(c)は、図1中のIII−III線に沿った断面
図に相当する。
表面にONO膜2を形成する。ONO膜2の形成では、
先ず、800乃至1100℃程度での熱酸化により厚さ
が3乃至10nmのシリコン酸化膜2aを成長させる。
次に、シリコン酸化膜2a上に、厚さが12乃至16n
mのシリコン窒化膜2bを600乃至800℃程度での
CVD法により形成する。そして、シリコン窒化膜2b
上に、厚さが5乃至10nmのシリコン酸化膜2cを1
000乃至1100℃でのウェット酸化により成長させ
る。なお、シリコン窒化膜2bの厚さを5乃至10nm
として、シリコン酸化膜2cをCVD法により形成して
もよい。
により形成し、図4に示すように、ビットライン拡散層
の形成予定領域のみに開口部が存在するように、このレ
ジスト膜3をパターニングする。次いで、エッチングに
よりONO膜2のシリコン酸化膜2c及びシリコン窒化
膜2bを除去する。続いて、レジスト膜3をマスクとし
て砒素イオンを半導体基板1の表面にイオン注入するこ
とにより、ビットライン拡散層4を形成する。このとき
のドーズ量は、例えば1×1015乃至3×10 15cm-2
程度であり、加速電圧は、例えば60乃至80keVで
あり、傾斜角度(入射角度)は、例えば0°である。
000℃程度でのウェット酸化によりビットライン拡散
層4表面に、厚さが400乃至600nmのシリコン酸
化膜5を成長させる。この結果、ONO膜2の両端部が
若干せり上がる。
スシリコン(DASi)膜をCVD法により成長させ、
その上にタングステンシリサイド(WSi)膜をCVD
法により成長させる。リンのドーピング量は、例えば2
×1020乃至3×1021cm -3程度である。また、DA
Si膜の厚さは100乃至150nmであり、WSi膜
の厚さは100乃至180nmである。更に、本実施形
態においては、WSi膜上にシリコン窒化膜をCVD法
により成長させる。このシリコン窒化膜の厚さは50乃
至150nmである。なお、シリコン窒化膜の代わり
に、半導体基板1とのエッチング選択比を確保すること
ができる膜、例えばシリコン酸化膜又はシリコン酸窒化
膜を形成してもよい。次いで、シリコン膜上にレジスト
膜を塗布により形成し、ワード線及び周辺領域のトラン
ジスタのゲート電極を形成するための形状に、つまり、
ワード線及び周辺領域のトランジスタのゲート電極の形
成予定領域のみに開口部が存在するように、このレジス
ト膜をパターニングする。そして、図6に示すように、
エッチングによりシリコン窒化膜、WSi膜及びDAS
i膜を順次除去することにより、ワード線6及び周辺領
域のトランジスタのゲート電極(図示せず)を形成す
る。なお、周辺領域において、DASi膜を形成する前
に、周辺領域に開口部が形成されたレジスト膜をマスク
として、周辺領域内のONO膜2を除去した後、このレ
ジスト膜を剥離し、ゲート酸化膜(図示せず)を形成し
ておく。
のCVD酸化膜を成長させ、このCVD酸化膜に異方性
エッチングを施すことにより、図7に示すように、周辺
領域のトランジスタのゲート電極(図示せず)及びワー
ド線6の側方にサイドウォール8を形成する。また、こ
の異方性エッチングにより、CVD酸化膜の直下に存在
するONO膜2も除去される。なお、CVD酸化膜の代
わりに、半導体基板1とのエッチング選択比を確保する
ことができる膜、例えばシリコン窒化膜又はシリコン酸
窒化膜を形成してもよい。
セル部のみを露出させるレジスト膜(図示せず)を形成
し、このレジスト膜をマスクとしてエッチングを行う。
フラッシュメモリセル部内においては、シリコン窒化膜
22、シリコン酸化膜5及びサイドウォール8もマスク
として機能するため、これらに覆われていない半導体基
板1のみがエッチングされる。この結果、図8に示すよ
うに、溝21が形成される。更に、レジスト膜、シリコ
ン窒化膜22、シリコン酸化膜5及びサイドウォール8
をマスクとしてボロンイオンを溝21の底部にイオン注
入することにより、チャネルストップ拡散層7を形成す
る。このときのドーズ量は、例えば5×1012乃至1×
1013cm-2程度であり、加速電圧は、例えば20乃至
40keVであり、傾斜角度(入射角度)は、例えば0
°である。その後、レジスト膜を除去し、例えばCVD
法により層間絶縁膜9を全面に形成し、更に、配線(図
示せず)の形成等を行う。このようにして、第1の実施
形態に係るNOR型フラッシュメモリを製造することが
できる。なお、ボロンイオンのイオン注入を斜め注入に
より行って、溝21の側部にもチャネルストップ拡散層
7を形成してもよい。このような場合、トランジスタの
ナロー効果の低減を図ることが可能である。
モリの動作を示す模式図である。図9(a)はデータ
「0」の書き込み動作を示し、(b)はデータ「0」の
消去動作を示す。また、図10はデータの読み出し動作
を示し、(a)は「1」のデータが記憶されている場合
を示し、(b)は「0」のデータが記憶されている場合
を示す。
注入(CHE)により行われる場合、図9(a)に示す
ように、ゲート電圧、ドレイン電圧及びソース電圧が、
夫々例えば10V、5V、0Vに設定される。また、基
板の電位は0Vである。そして、チャネル20から注入
された電子がONO膜2のシリコン窒化膜2b中にトラ
ップされるか、又はシリコン酸化膜2aとシリコン窒化
膜2bとの界面にトラップされる。なお、図9(a)は
ドレイン近傍に電子が注入される場合を示しているが、
書き込み時のソース電圧とドレイン電圧とを入れ替える
ことにより、ソース近傍に電子を注入してデータを書き
込むことが可能である。つまり、図30中において点線
の円で示すように、2ビットの記憶が可能である。
効果により行われる場合、図9(b)に示すように、ゲ
ート電圧、ドレイン電圧及びソース電圧が、夫々例えば
−5V、5V、フローティングに設定される。また、基
板の電位は0Vである。そして、ホールがドレインに相
当するビットライン拡散層4からONO膜2のシリコン
窒化膜2b中に注入されるか、又はシリコン酸化膜2a
とシリコン窒化膜2bとの界面に注入される。この結
果、シリコン窒化膜2b中又は前記界面に電子がトラッ
プされている場合、この電子とホールとが打ち消しあ
い、データの消去が行われる。シリコン窒化膜2b中又
は前記界面に電子がトラップされていない場合には、シ
リコン窒化膜2b中又は前記界面にホールがトラップさ
れる。なお、図9(b)はドレイン近傍のみにホールが
注入される場合を示しているが、消去時のソース電圧を
ドレイン電圧と等しいもの、例えば5Vに設定すること
により、ソース近傍に注入されている電子をドレイン近
傍のものと同時にホールと打ち消し合わせ、一括してデ
ータを消去することが可能である。
び(b)に示すように、ゲート電圧、ドレイン電圧及び
ソース電圧が、夫々例えば3.3V、1V、0Vに設定
される。また、基板の電位は0Vである。そして、シリ
コン窒化膜2b又はシリコン酸化膜2aとシリコン窒化
膜2bとの界面に電子がトラップされていない場合に
は、図10(a)に示すように、ソースに相当するビッ
トライン拡散層4とドレインに相当するビットライン拡
散層4とがチャネル20により接続され、これらのビッ
トライン拡散層4間にソース・ドレイン間電流が流れ
る。この結果、「0」のデータが読み出される。一方、
シリコン窒化膜2b又は前記界面に電子がトラップされ
ている場合には、図10(b)に示すように、チャネル
20がドレインに相当するビットライン拡散層4まで届
かず、2つのビットライン拡散層4間にソース・ドレイ
ン間電流が流れない。この結果、「1」のデータが読み
出される。
実施形態に係る不揮発性半導体記憶装置(NOR型フラ
ッシュメモリ)ついて説明する。第2の実施形態の回路
構成は、図30に示すものと同様である。一方、レイア
ウト及び断面構造が、第1の従来例及び第1の実施形態
と相違している。図11は、本発明の第2の実施形態に
係る不揮発性半導体記憶装置(NOR型フラッシュメモ
リ)の構成を示すレイアウト図である。また、図12
(a)は、図11中のI−I線に沿った断面図、(b)
は、図11中のII−II線に沿った断面図、(c)
は、図11中のIII−III線に沿った断面図であ
る。
に、コバルトシリサイド膜24が形成されている。ま
た、半導体基板1の表面のビットライン拡散層4又はワ
ード線6のいずれもが形成されていない領域には、溝2
3が形成されている。本実施形態においては、この溝2
3の底部にチャネルストップ拡散層7が形成されてい
る。サイドウォール8は、ビットライン拡散層4間で
は、図12(b)に示すように、溝23内に形成され、
ワード線6間では、図12(c)に示すように、ワード
線6及びその上のコバルトシリサイド膜24の側方から
溝23の底部にわたって形成されている。このため、O
NO膜2は、第1の実施形態とは異なり、サイドウォー
ル8の下方には形成されていない。また、層間絶縁膜9
は溝23内にも埋め込まれている。層間絶縁膜9は、第
1の実施形態と同様に、例えばCVD法により形成され
たものである。なお、図11においては、ビットライン
拡散層4上のシリコン酸化膜5以外の絶縁膜(ONO膜
2、サイドウォール8及び層間絶縁膜9)は省略してい
る。
いては、チャネルストップ拡散層7だけでなく、溝23
内に埋め込まれた層間絶縁膜9によっても、素子分離が
行われている。また、溝23の形成に当たっては、図1
2(c)に示すように、フォトリソグラフィ技術を採用
してワード線6をパターニングする際に被加工膜とフォ
トレジスト膜との間に形成する反射防止膜(図示せず)
及びシリコン酸化膜5をマスクとすることにより、レジ
スト膜をマスクとする必要がない。このため、高い耐圧
を確保することができると共に、ワード線6を容易に微
細加工することも可能である。
形態に係るNOR型フラッシュメモリを製造する方法に
ついて説明する。図13乃至図15は、本発明の第2の
実施形態に係るNOR型フラッシュメモリを製造する方
法を工程順に示す断面図である。なお、図13乃至図1
5の(a)は、図11中のI−I線に沿った断面図に相
当し、(b)は、図11中のII−II線に沿った断面
図に相当し、(c)は、図11中のIII−III線に
沿った断面図に相当する。
3乃至図6に示す工程を行う。
ル部のみを露出させるレジスト膜(図示せず)を形成
し、このレジスト膜をマスクとしてエッチングを行う。
フラッシュメモリセル部内においては、シリコン窒化膜
22及びシリコン酸化膜5もマスクとして機能するた
め、これらに覆われていないONO膜2及び半導体基板
1のみがエッチングされる。この結果、図13に示すよ
うに、溝23が形成される。更に、レジスト膜、シリコ
ン窒化膜22及びシリコン酸化膜5をマスクとしてボロ
ンイオンを溝23の底部にイオン注入することにより、
チャネルストップ拡散層7を形成する。このときのドー
ズ量は、例えば5×1012乃至1×1013cm-2程度で
あり、加速電圧は、例えば20乃至40keVであり、
傾斜角度(入射角度)は、例えば0°である。その後、
レジスト膜を除去する。なお、ボロンイオンのイオン注
入を斜め注入により行って、溝23の側部にもチャネル
ストップ拡散層7を形成してもよい。また、レジスト膜
のパターンを、ワード線6間にワード線6から離間する
開口部を設けたものとしてもよい。レジスト膜のパター
ンをこのようなものとした場合、溝23の形成時に、フ
ラッシュメモリセル部内において、レジスト膜及びシリ
コン酸化膜5がマスクとして機能し、溝23とワード線
6の縁とが離間させられる。また、このレジスト膜は、
第3の従来例とは異なり、ワード線6のエッチングには
使用していないため、ワード線6の微細加工には全く影
響を及ぼさない。従って、このレジスト膜を比較的厚い
ものとしてもワード線6を微細加工することは可能であ
り、また、比較的薄いものとしても溝形成前に損傷を受
けることはない。
mのCVD酸化膜を成長させ、このCVD酸化膜に異方
性エッチングを施すことにより、周辺領域のトランジス
タのゲート電極(図示せず)の側方に、ビットライン拡
散層4間では、図14(b)に示すように、溝23内
に、及びワード線6間では、図14(c)に示すよう
に、ワード線6及びその上のコバルトシリサイド膜24
の側方から溝23の底部にわたって、サイドウォール8
を形成する。なお、CVD酸化膜の代わりに、半導体基
板1とのエッチング選択比を確保することができる膜、
例えばシリコン窒化膜又はシリコン酸窒化膜を形成して
もよい。
を行うことにより、ワード線6及び周辺領域のトランジ
スタのゲート電極上のシリコン窒化膜22を除去する。
続いて、フッ酸処理を行うことにより、周辺領域のトラ
ンジスタのソース・ドレイン拡散層(図示せず)上の酸
化膜を除去する。その後、Co膜及びTiN膜を順次ス
パッタリングにより全面に形成し、450乃至550℃
でのランプアニール(RTA:rapid thermal annealin
g)を施すことにより、これらの膜とワード線6並びに
周辺領域のトランジスタのゲート電極及びソース・ドレ
イン拡散層の表面とを反応させる。この結果、図15に
示すように、コバルトシリサイド膜24が形成される。
その後、例えばCVD法により層間絶縁膜9を全面に形
成し、更に、配線(図示せず)の形成等を行う。このよ
うにして、第2の実施形態に係るNOR型フラッシュメ
モリを製造することができる。
実施形態に係る不揮発性半導体記憶装置(NOR型フラ
ッシュメモリ)ついて説明する。第3の実施形態の回路
構成は、図30に示すものと同様である。一方、レイア
ウト及び断面構造が、第1の従来例並びに第1及び第2
の実施形態と相違している。図16は、本発明の第3の
実施形態に係る不揮発性半導体記憶装置(NOR型フラ
ッシュメモリ)の構成を示すレイアウト図である。ま
た、図17(a)は、図16中のI−I線に沿った断面
図、(b)は、図16中のII−II線に沿った断面
図、(c)は、図16中のIII−III線に沿った断
面図である。
だけでなく、ビットライン拡散層4上にも、コバルトシ
リサイド膜24が形成されている。ビットライン拡散層
4上にシリコン酸化膜5は形成されていない。また、第
2の実施形態と同様に、半導体基板1の表面のビットラ
イン拡散層4又はワード線6のいずれもが形成されてい
ない領域に、溝23が形成されている。本実施形態にお
いては、この溝23の底部にチャネルストップ拡散層7
が形成されている。サイドウォール8は、ビットライン
拡散層4間では、図17(b)に示すように、溝23内
においてビットライン拡散層4上のコバルトシリサイド
膜24の下端より下方に形成され、ワード線6間では、
図17(c)に示すように、コバルトシリサイド膜24
の下端から溝23の底部にわたって形成されている。更
に、コバルトシリサイド膜24は、チャネルストップ拡
散層7上においてサイドウォール8に囲まれた領域にも
形成されている。なお、図16においては、ビットライ
ン拡散層4上のシリコン酸化膜5以外の絶縁膜(ONO
膜2、サイドウォール8及び層間絶縁膜9)は省略して
いる。
いては、第2の実施形態と同様の作用及び効果が得られ
るとともに、ビットライン拡散層4上にコバルトシリサ
イド膜24が形成されているため、ビット線の低抵抗化
を図ることができる。また、チャネルストップ拡散層7
上にもコバルトシリサイド膜24が形成されているが、
このコバルトシリサイド膜24とワード線6及びビット
ライン拡散層4との間にはサイドウォール8が介在して
いるため、これらの間の短絡の発生が防止される。
形態に係るNOR型フラッシュメモリを製造する方法に
ついて説明する。図18乃至図20は、本発明の第3の
実施形態に係るNOR型フラッシュメモリを製造する方
法を工程順に示す断面図である。なお、図18乃至図2
0の(a)は、図16中のI−I線に沿った断面図に相
当し、(b)は、図16中のII−II線に沿った断面
図に相当し、(c)は、図16中のIII−III線に
沿った断面図に相当する。
3乃至図6に示す工程を行う。
ル部のみを露出させるレジスト膜(図示せず)を形成
し、このレジスト膜をマスクとしてエッチングを行う。
フラッシュメモリセル部内においては、シリコン窒化膜
22及びシリコン酸化膜5もマスクとして機能するた
め、これらに覆われていないONO膜2及び半導体基板
1のみがエッチングされる。この結果、図18に示すよ
うに、溝23が形成される。更に、レジスト膜、シリコ
ン窒化膜22及びシリコン酸化膜5をマスクとしてボロ
ンイオンを溝23の底部にイオン注入することにより、
チャネルストップ拡散層7を形成する。このときのドー
ズ量は、例えば5×1012乃至1×1013cm-2程度で
あり、加速電圧は、例えば20乃至40keVであり、
傾斜角度(入射角度)は、例えば0°である。その後、
レジスト膜を除去する。なお、ボロンイオン注入を斜め
注入により行って溝23の側部にもチャネルストップ拡
散層を形成してもよい。また、レジスト膜のパターン
を、ワード線6間にワード線6から離間する開口部を設
けたものとしてもよい。レジスト膜のパターンをこのよ
うなものとした場合、溝23の形成時に、フラッシュメ
モリセル部内において、レジスト膜及びシリコン酸化膜
5がマスクとして機能し、溝23とワード線6の縁とが
離間させられる。
mのCVD酸化膜を成長させ、このCVD酸化膜に異方
性エッチングを施す。但し、本実施形態においては、こ
の異方性エッチングにおいてオーバーエッチングを行
う。この結果、周辺領域のトランジスタのゲート電極
(図示せず)の側方に、ビットライン拡散層4間では、
図19(b)に示すように、溝23内に、及びワード線
6間では、図19(c)に示すように、ワード線6及び
その上のコバルトシリサイド膜24の側方から溝23の
底部にわたって、サイドウォール8が形成されるが、図
19(b)に示すように、シリコン酸化膜5も除去され
る。また、サイドウォール8の高さは、第2の実施形態
におけるものよりも低い。なお、CVD酸化膜の代わり
に、半導体基板1とのエッチング選択比を確保すること
ができる膜、例えばシリコン窒化膜又はシリコン酸窒化
膜を形成してもよい。
を行うことにより、ワード線6及び周辺領域のトランジ
スタのゲート電極上のシリコン窒化膜22を除去する。
続いて、フッ酸処理を行うことにより、周辺領域のトラ
ンジスタのソース・ドレイン拡散層(図示せず)上の酸
化膜を除去する。このとき、先のオーバーエッチングに
よってもシリコン酸化膜5が残存している場合には、こ
のシリコン酸化膜5は完全に除去される。その後、Co
膜及びTiN膜を順次スパッタリングにより全面に形成
し、450乃至550℃でのランプアニール(RTA:
rapid thermalannealing)を施すことにより、これらの
膜とワード線6、ビットライン拡散層4及びチャネルス
トップ拡散層7の露出部並びに周辺領域のトランジスタ
のゲート電極及びソース・ドレイン拡散層の表面とを反
応させる。この結果、図20に示すように、コバルトシ
リサイド膜24が形成される。その後、例えばCVD法
により層間絶縁膜9を全面に形成し、更に、配線(図示
せず)の形成等を行う。このようにして、第3の実施形
態に係るNOR型フラッシュメモリを製造することがで
きる。
実施形態に係る不揮発性半導体記憶装置(AND型フラ
ッシュメモリ)ついて説明する。第4の実施形態の回路
構成は、図38に示すものと同様である。一方、レイア
ウト及び断面構造が、夫々図39、図40に示す第2の
従来例と相違している。図21は、本発明の第4の実施
形態に係る不揮発性半導体記憶装置(AND型フラッシ
ュメモリ)の構成を示すレイアウト図である。また、図
22(a)は、図21中のI−I線に沿った断面図、
(b)は、図21中のII−II線に沿った断面図、
(c)は、図21中のIII−III線に沿った断面図
である。
ように、ビット線が半導体基板1の表面に形成されたビ
ットライン拡散層4から構成され、ワード線6は半導体
基板1上に絶縁膜を介して形成された半導体膜から構成
されている。ワード線6、その下のONO膜2及びその
下のフローティングゲート14の側方には、サイドウォ
ール8が形成されている。ワード線6上には、シリコン
窒化膜22が形成されている。そして、全面に層間絶縁
膜9が形成されている。また、半導体基板1の表面のビ
ットライン拡散層4、ワード線6、サイドウォール8又
は素子分離酸化膜12のいずれもが形成されていない領
域には、溝25が形成されている。本実施形態において
は、この溝25の底部にチャネルストップ拡散層7が形
成されている。層間絶縁膜9は溝25内にも埋め込まれ
ている。層間絶縁膜9は、例えばCVD法により形成さ
れたものである。なお、図21においては、ビットライ
ン拡散層4上のシリコン酸化膜5及びワード線6上のシ
リコン窒化膜22以外の絶縁膜(ONO膜2、サイドウ
ォール8、層間絶縁膜9及びトンネル酸化膜13)は省
略している。
ーンは、第4の実施形態では図39に示すものと若干相
違する。具体的には、図21に示すように、ワード線6
とチャネルストップ拡散層7とが直接接することはな
く、これらの間にサイドウォール8の幅に相当する隙間
が存在している。
いては、チャネルストップ拡散層7だけでなく、溝25
内に埋め込まれた層間絶縁膜9によっても、素子分離が
行われている。このため、高い耐圧を確保することがで
きる。また、溝25の形成に当たっては、図22(c)
に示すように、ワード線6間の溝25とワード線6との
間にサイドウォール8が存在し、また、ワード線6上に
シリコン窒化膜22が存在しているため、これらのサイ
ドウォール8及びシリコン窒化膜22、素子分離酸化膜
12並びにシリコン酸化膜5をマスクとすることによ
り、レジスト膜をマスクとする必要がない。このため、
ワード線6を容易に微細加工することも可能である。更
に、溝25を形成する際の損傷によるトランジスタ特性
のばらつきも生じにくい。
メモリの動作を示す模式図である。図23(a)はデー
タ「0」の書き込み動作を示し、(b)はデータ「0」
の消去動作を示す。また、図24はデータの読み出し動
作を示し、(a)は「1」のデータが記憶されている場
合を示し、(b)は「0」のデータが記憶されている場
合を示す。
示すように、ゲート電圧、ドレイン電圧及びソース電圧
が、夫々例えば−8V、6V、フローティングに設定さ
れる。また、基板の電位は0Vである。そして、フロー
ティングゲート14にトラップされていた電子がファウ
ラー・ノルドハイム(FN)トンネル電流により引き抜
かれる。
に示すように、ゲート電圧、ドレイン電圧及びソース電
圧が、夫々例えば10V、−8V、−8Vに設定され
る。また、基板の電位は、例えば−8Vに設定される。
そして、半導体基板からのファウラー・ノルドハイム
(FN)トンネル電流により電子がフローティングゲー
ト14にトラップされる。
び(b)に示すように、ゲート電圧、ドレイン電圧及び
ソース電圧が、夫々例えば3.3V、1.2V、0Vに
設定される。また、基板の電位は0Vである。そして、
フローティングゲート14に電子がトラップされていな
い場合には、図24(a)に示すように、反転層が形成
され、ソースに相当するビットライン拡散層4とドレイ
ンに相当するビットライン拡散層4とがチャネル20に
より接続され、これらのビットライン拡散層4間にソー
ス・ドレイン間電流が流れる。この結果、「0」のデー
タが読み出される。一方、フローティングゲート14に
電子がトラップされている場合には、図24(b)に示
すように、反転層が形成されず、チャネルも形成されな
いため、これらのビットライン拡散層4間にソース・ド
レイン間電流は流れない。この結果、「1」のデータが
読み出される。
ッシュメモリにおける溝25は、AND型フラッシュメ
モリの従来の製造方法に対して、第1の実施形態のよう
に、周辺領域のトランジスタのゲート電極(図示せず)
及びワード線6の側方にサイドウォール8を形成した
後、フラッシュメモリセル部のみを露出させるレジスト
膜並びにサイドウォール8、シリコン窒化膜22、素子
分離酸化膜12及びシリコン酸化膜5をマスクとして半
導体基板1をエッチングすることにより形成することが
できる。また、その他の構成要素の形成については、通
常の方法を採用すればよい。例えば、半導体基板1の表
面に素子分離酸化膜12を形成した後、半導体基板1上
にトンネル絶縁膜13を形成し、半導体基板1の表面に
ビットライン拡散層4を形成し、ビットライン拡散層4
上にシリコン絶縁膜5を形成し、トンネル絶縁膜13及
びシリコン絶縁膜5上にフローティングゲート14を形
成し、フローティングゲート14上にONO膜2を形成
し、全面にワード線6となる導電層及びシリコン窒化膜
22(パターニング前)を順次形成すればよい。その後
は、第1の実施形態と同様の工程を行えばよい。更に、
チャネルストップ拡散層7を形成するためのイオン注入
を斜め注入により行って、図25に示すように、チャネ
ルストップ拡散層7を溝25の側部にも形成してもよ
い。図25は、本発明の第4の実施形態に係る不揮発性
半導体記憶装置(AND型フラッシュメモリ)の変形例
の構造を示す図であって、(a)は図21中のI−I線
に沿った断面図、(b)は図21中のII−II線に沿
った断面図、(c)は図21中のIII−III線に沿
った断面図である。
実施形態に係る不揮発性半導体記憶装置(AND型フラ
ッシュメモリ)ついて説明する。第5の実施形態の回路
構成は、図38に示すものと同様である。一方、レイア
ウト及び断面構造が、第2の従来例及び第4の実施形態
と相違している。図26は、本発明の第5の実施形態に
係る不揮発性半導体記憶装置(AND型フラッシュメモ
リ)の構成を示すレイアウト図である。また、図27
(a)は、図26中のI−I線に沿った断面図、(b)
は、図26中のII−II線に沿った断面図、(c)
は、図26中のIII−III線に沿った断面図であ
る。
に、コバルトシリサイド膜24が形成されている。ま
た、半導体基板1の表面のビットライン拡散層4、ワー
ド線6又は素子分離酸化膜12のいずれもが形成されて
いない領域に、溝26が形成されている。本実施形態に
おいては、この溝26の底部にチャネルストップ拡散層
7が形成されている。サイドウォール8は、ビットライ
ン拡散層4間では、図27(b)に示すように、溝26
内に形成され、ワード線6間では、図27(c)に示す
ように、ワード線6及びその上のコバルトシリサイド膜
24の側方から溝26の底部にわたって形成されてい
る。また、層間絶縁膜9は溝26内にも埋め込まれてい
る。層間絶縁膜9は、第4の実施形態と同様に、例えば
CVD法により形成されたものである。なお、図26に
おいては、ビットライン拡散層4上のシリコン酸化膜5
以外の絶縁膜(ONO膜2、サイドウォール8、層間絶
縁膜9及びトンネル酸化膜13)は省略している。
いては、チャネルストップ拡散層7だけでなく、溝26
内に埋め込まれた層間絶縁膜9によっても、素子分離が
行われている。また、溝26の形成に当たっては、図2
7(c)に示すように、フォトリソグラフィ技術を採用
してワード線6をパターニングする際に被加工膜とフォ
トレジスト膜との間に形成する反射防止膜(図示せ
ず)、素子分離酸化膜12及びシリコン酸化膜5をマス
クとすることにより、レジスト膜をマスクとする必要が
ない。このため、第4の実施形態と同様の効果が得られ
る。
ッシュメモリにおける溝26は、AND型フラッシュメ
モリの従来の製造方法に対して、第2の実施形態のよう
に、ワード線6及びその上のシリコン窒化膜22を形成
した後、フラッシュメモリセル部のみを露出させるレジ
スト膜並びにシリコン窒化膜22、素子分離酸化膜12
及びシリコン酸化膜5をマスクとして、半導体基板1を
エッチングすることにより形成することができる。ま
た、その他の構成要素の形成については、通常の方法を
採用すればよい。そして、第2の実施形態と同様の工程
を行えばよい。
実施形態に係る不揮発性半導体記憶装置(AND型フラ
ッシュメモリ)ついて説明する。第6の実施形態の回路
構成は、図38に示すものと同様である。一方、レイア
ウト及び断面構造が、第2の従来例並びに第4及び第5
の実施形態と相違している。図28は、本発明の第6の
実施形態に係る不揮発性半導体記憶装置(AND型フラ
ッシュメモリ)の構成を示すレイアウト図である。図2
9(a)は、図28中のI−I線に沿った断面図、
(b)は、図28中のII−II線に沿った断面図、
(c)は、図28中のIII−III線に沿った断面図
である。
だけでなく、ビットライン拡散層4上にも、コバルトシ
リサイド膜24が形成されている。ビットライン拡散層
4上にシリコン酸化膜5は形成されていない。また、第
4の実施形態と同様に、半導体基板1の表面のビットラ
イン拡散層4、素子分離酸化膜12又はワード線6のい
ずれもが形成されていない領域に、溝26が形成されて
いる。本実施形態においては、この溝26の底部にチャ
ネルストップ拡散層7が形成されている。サイドウォー
ル8は、ビットライン拡散層4間では、図29(b)に
示すように、溝23内においてビットライン拡散層4上
のコバルトシリサイド膜24の下端より下方に形成さ
れ、ワード線6間では、図29(c)に示すように、コ
バルトシリサイド膜24の下端から溝26の底部にわた
って形成されている。更に、コバルトシリサイド膜24
は、チャネルストップ拡散層7上においてサイドウォー
ル8に囲まれた領域にも形成されている。なお、図28
においては、ビットライン拡散層4上のシリコン酸化膜
5以外の絶縁膜(ONO膜2、サイドウォール8、層間
絶縁膜9及びトンネル酸化膜13)は省略している。
いては、第5の実施形態と同様の作用及び効果が得られ
るとともに、ビットライン拡散層4上にコバルトシリサ
イド膜24が形成されているため、ビット線の低抵抗化
を図ることができる。また、チャネルストップ拡散層7
上にもコバルトシリサイド膜24が形成されているが、
このコバルトシリサイド膜24とワード線6及びビット
ライン拡散層4との間にはサイドウォール8が介在して
いるため、これらの間の短絡の発生が防止される。
ッシュメモリにおける溝26は、AND型フラッシュメ
モリの従来の製造方法に対して、第3の実施形態のよう
に、ワード線6及びその上のシリコン窒化膜22を形成
した後、フラッシュメモリセル部のみを露出させるレジ
スト膜並びにシリコン窒化膜22、素子分離酸化膜12
及びシリコン酸化膜5をマスクとして、半導体基板1を
エッチングすることにより形成することができる。ま
た、その他の構成要素の形成については、通常の方法を
採用すればよい。そして、第3の実施形態と同様の工程
を行えばよい。例えば、シリコン酸化膜5をオーバーエ
ッチング及びフッ酸処理等により除去した後、サイサイ
ドプロセスを行うことにより、第6の実施形態の構造を
得ることができる。
て記載する。
板の表面に形成された拡散層からなる複数本のビット線
と、前記半導体基板の上方に形成された導電層からな
り、平面視で、前記複数本のビット線と交差する複数本
のワード線と、を有する不揮発性半導体記憶装置であっ
て、前記ワード線上に形成された第1の絶縁膜と、前記
ワード線に沿って形成された第2の絶縁膜と、を更に有
し、隣り合う2本のワード線間において、平面視で、前
記2本のワード線上に形成された第1の絶縁膜及び隣り
合う2本のビット線により画定された領域内の半導体基
板の表面に、前記第2の絶縁膜に整合するようにして溝
が形成され、前記溝の底部にチャネルストップ拡散層が
形成され、前記溝内に絶縁膜が埋め込まれていることを
特徴とする不揮発性半導体記憶装置。
ォールであることを特徴とする付記1に記載の不揮発性
半導体記憶装置。
板の表面に形成された拡散層からなる複数本のビット線
と、前記半導体基板の上方に形成された導電層からな
り、平面視で、前記複数本のビット線と交差する複数本
のワード線と、を有する不揮発性半導体記憶装置であっ
て、隣り合う2本のワード線間において、平面視で、前
記2本のワード線及び隣り合う2本のビット線により画
定された領域内の半導体基板の表面に溝が形成され、前
記溝の底部にチャネルストップ拡散層が形成され、各ワ
ード線の側方に前記溝の底部まで延びるサイドウォール
が形成され、前記溝内に絶縁膜が埋め込まれていること
を特徴とする不揮発性半導体記憶装置。
ード線に整合するようにして形成されていることを特徴
とする付記3に記載の不揮発性半導体記憶装置。
ード線から離間して形成されていることを特徴とする付
記3に記載の不揮発性半導体記憶装置。
ネルストップ拡散層の前記サイドウォールから露出した
領域上に形成されたシリサイド膜を更に有することを特
徴とする付記3乃至5のいずれか1項に記載の不揮発性
半導体記憶装置。
が前記溝の側部にも形成されていることを特徴とする付
記1乃至6のいずれか1項に記載の不揮発性半導体記憶
装置。
であることを特徴とする付記1乃至7のいずれか1項に
記載の不揮発性半導体記憶装置。
であることを特徴とする付記1乃至7のいずれか1項に
記載の不揮発性半導体記憶装置。
れた第1の酸化膜、窒化膜及び第2の酸化膜からなる積
層体を形成する工程と、前記半導体基板の表面に拡散層
からなる複数本のビット線を形成する工程と、前記複数
本のビット線上に第1の絶縁膜を形成する工程と、全面
に導電層及び第2の絶縁膜を順次形成する工程と、前記
導電層及び前記第2の絶縁膜を、平面視で、前記複数本
のビット線と交差する複数本のワード線の平面形状に加
工する工程と、前記ワード線の側方に第3の絶縁膜から
なるサイドウォールを形成する工程と、前記第1の絶縁
膜、前記第2の絶縁膜及びサイドウォールをマスクとし
て前記半導体基板の表面をエッチングすることにより、
溝を形成する工程と、前記溝の底部にイオン注入により
チャネルストップ拡散層を形成する工程と、前記溝内に
第4の絶縁膜を埋め込む工程と、を有することを特徴と
する不揮発性半導体記憶装置の製造方法。
れた第1の酸化膜、窒化膜及び第2の酸化膜からなる積
層体を形成する工程と、前記半導体基板の表面に拡散層
からなる複数本のビット線を形成する工程と、前記複数
本のビット線上に第1の絶縁膜を形成する工程と、全面
に導電層及び第2の絶縁膜を順次形成する工程と、前記
導電層及び前記第2の絶縁膜を、平面視で、前記複数本
のビット線と交差する複数本のワード線の平面形状に加
工する工程と、前記第1の絶縁膜及び前記第2の絶縁膜
をマスクとして前記半導体基板の表面をエッチングする
ことにより、溝を形成する工程と、前記溝の底部にイオ
ン注入によりチャネルストップ拡散層を形成する工程
と、前記ワード線の側方に前記溝の底部まで延びる第3
の絶縁膜からなるサイドウォールを形成する工程と、前
記溝内に第4の絶縁膜を埋め込む工程と、を有すること
を特徴とする不揮発性半導体記憶装置の製造方法。
れた第1の酸化膜、窒化膜及び第2の酸化膜からなる積
層体を形成する工程と、前記半導体基板の表面に拡散層
からなる複数本のビット線を形成する工程と、前記複数
本のビット線上に第1の絶縁膜を形成する工程と、全面
に導電層及び第2の絶縁膜を順次形成する工程と、前記
導電層及び前記第2の絶縁膜を、平面視で、前記複数本
のビット線と交差する複数本のワード線の平面形状に加
工する工程と、前記導電層及び前記第2の絶縁膜を覆う
と共に、平面視で、隣り合う2本のワード線間で前記2
本のワード線から離間した領域に開口部が形成されたレ
ジスト膜を形成する工程と、前記第1の絶縁膜及び前記
レジスト膜をマスクとして前記半導体基板の表面をエッ
チングすることにより、溝を形成する工程と、前記溝の
底部にイオン注入によりチャネルストップ拡散層を形成
する工程と、前記溝内に第4の絶縁膜を埋め込む工程
と、を有することを特徴とする不揮発性半導体記憶装置
の製造方法。
縁膜を形成する工程と、前記半導体基板の表面に拡散層
からなる複数本のビット線を形成する工程と、前記複数
本のビット線上に第1の絶縁膜を形成する工程と、前記
トンネル絶縁膜及び前記第1の絶縁膜上にフローティン
グゲートを形成する工程と、前記フローティングゲート
上に順次積層された第1の酸化膜、窒化膜及び第2の酸
化膜からなる積層体を形成する工程と、全面に導電層及
び第2の絶縁膜を順次形成する工程と、前記導電層及び
前記第2の絶縁膜を、平面視で、前記複数本のビット線
と交差する複数本のワード線の平面形状に加工する工程
と、前記ワード線の側方に第3の絶縁膜からなるサイド
ウォールを形成する工程と、前記第1の絶縁膜、前記第
2の絶縁膜及びサイドウォールをマスクとして前記半導
体基板の表面をエッチングすることにより、溝を形成す
る工程と、前記溝の底部にイオン注入によりチャネルス
トップ拡散層を形成する工程と、前記溝内に第4の絶縁
膜を埋め込む工程と、を有することを特徴とする不揮発
性半導体記憶装置の製造方法。
縁膜を形成する工程と、前記半導体基板の表面に拡散層
からなる複数本のビット線を形成する工程と、前記複数
本のビット線上に第1の絶縁膜を形成する工程と、前記
トンネル絶縁膜及び前記第1の絶縁膜上にフローティン
グゲートを形成する工程と、前記フローティングゲート
上に順次積層された第1の酸化膜、窒化膜及び第2の酸
化膜からなる積層体を形成する工程と、全面に導電層及
び第2の絶縁膜を順次形成する工程と、前記導電層及び
前記第2の絶縁膜を、平面視で、前記複数本のビット線
と交差する複数本のワード線の平面形状に加工する工程
と、前記第1の絶縁膜及び前記第2の絶縁膜をマスクと
して前記半導体基板の表面をエッチングすることによ
り、溝を形成する工程と、前記溝の底部にイオン注入に
よりチャネルストップ拡散層を形成する工程と、前記ワ
ード線の側方に前記溝の底部まで延びる第3の絶縁膜か
らなるサイドウォールを形成する工程と、前記溝内に第
4の絶縁膜を埋め込む工程と、を有することを特徴とす
る不揮発性半導体記憶装置の製造方法。
する工程と前記第4の絶縁膜を埋め込む工程との間に、
前記第2の絶縁膜を除去する工程と、前記ワード線上に
シリサイド膜を形成する工程と、を有することを特徴と
する付記11又は14に記載の不揮発性半導体記憶装置
の製造方法。
する工程は、全面に前記第3の絶縁膜を形成する工程
と、前記第3の絶縁膜を異方性エッチングすると共に、
前記第1の絶縁膜を除去する工程と、を有することを特
徴とする付記11又は14に記載の不揮発性半導体記憶
装置の製造方法。
エッチングすると共に、前記第1の絶縁膜を除去する工
程と前記第4の絶縁膜を埋め込む工程との間に、前記第
2の絶縁膜を除去する工程と、前記ワード線上、前記ビ
ット線上及び前記チャネルストップ拡散層の前記サイド
ウォールから露出した領域上にシリサイド膜を形成する
工程と、を有することを特徴とする付記16に記載の不
揮発性半導体記憶装置の製造方法。
縁膜を形成する工程と、前記半導体基板の表面に拡散層
からなる複数本のビット線を形成する工程と、前記複数
本のビット線上に第1の絶縁膜を形成する工程と、前記
トンネル絶縁膜及び前記第1の絶縁膜上にフローティン
グゲートを形成する工程と、前記フローティングゲート
上に順次積層された第1の酸化膜、窒化膜及び第2の酸
化膜からなる積層体を形成する工程と、全面に導電層及
び第2の絶縁膜を順次形成する工程と、前記導電層及び
前記第2の絶縁膜を、平面視で、前記複数本のビット線
と交差する複数本のワード線の平面形状に加工する工程
と、前記導電層及び前記第2の絶縁膜を覆うと共に、平
面視で、隣り合う2本のワード線間で前記2本のワード
線から離間した領域に開口部が形成されたレジスト膜を
形成する工程と、前記第1の絶縁膜及び前記レジスト膜
をマスクとして前記半導体基板の表面をエッチングする
ことにより、溝を形成する工程と、前記溝の底部にイオ
ン注入によりチャネルストップ拡散層を形成する工程
と、前記溝内に第4の絶縁膜を埋め込む工程と、を有す
ることを特徴とする不揮発性半導体記憶装置の製造方
法。
層を形成する工程と前記第4の絶縁膜を埋め込む工程と
の間に、前記第2の絶縁膜を除去する工程と、前記ワー
ド線上にシリサイド膜を形成する工程と、を有すること
を特徴とする付記12又は18に記載の不揮発性半導体
記憶装置の製造方法。
層を形成する工程と前記第4の絶縁膜を埋め込む工程と
の間に、前記第1の絶縁膜を除去する工程と、前記第2
の絶縁膜を除去する工程と、前記ワード線上、前記ビッ
ト線上及び前記チャネルストップ拡散層の前記サイドウ
ォールから露出した領域上にシリサイド膜を形成する工
程と、を有することを特徴とする付記12又は18に記
載の不揮発性半導体記憶装置の製造方法。
基板の表面に形成された拡散層からなる複数本のビット
線と、前記半導体基板の上方に形成された導電層からな
り、平面視で、前記複数本のビット線と交差する複数本
のワード線と、を有する不揮発性半導体記憶装置を製造
する方法であって、前記複数本のビット線上及び前記複
数本のワード線上に絶縁膜を形成しておき、前記絶縁膜
をマスクとして前記半導体基板をエッチングすることに
より、溝を形成する工程と、前記溝の底部にイオン注入
によりチャネルストップ拡散層を形成する工程と、前記
溝内に第4の絶縁膜を埋め込む工程と、を有することを
特徴とする不揮発性半導体記憶装置の製造方法。
基板の表面に形成された拡散層からなる複数本のビット
線と、前記半導体基板の上方に形成された導電層からな
り、平面視で、前記複数本のビット線と交差する複数本
のワード線と、を有する不揮発性半導体記憶装置を製造
する方法であって、前記複数本のビット線上に絶縁膜を
形成し、前記複数本のワード線上にレジスト膜を形成し
ておき、前記絶縁膜及び前記レジスト膜をマスクとして
前記半導体基板をエッチングすることにより、溝を形成
する工程と、前記溝の底部にイオン注入によりチャネル
ストップ拡散層を形成する工程と、前記溝内に第4の絶
縁膜を埋め込む工程と、を有することを特徴とする不揮
発性半導体記憶装置の製造方法。
によりチャネルストップ拡散層を形成する工程におい
て、前記溝の側部にもイオン注入によりチャネルストッ
プ拡散層を形成することを特徴とする付記10乃至22
のいずれか1項に記載の不揮発性半導体記憶装置の製造
方法。
半導体基板をエッチングすることにより、溝を形成する
ことができる。従って、その溝の底部にチャネルストッ
プ拡散層を形成し、溝内に絶縁膜を埋め込むことによ
り、ビット線間に高い耐圧を確保することが可能であ
る。また、その際のマスクを絶縁膜のみとすることによ
り、ワード線を微細に加工することができる。つまり、
高い耐圧を確保しながら、微細化を可能にすることがで
きる。更に、サイドウォールをマスクとして半導体基板
をエッチングする場合には、エッチングの際に生じる半
導体基板の損傷によるトランジスタ特性のばらつきを低
く抑えることができる。更にまた、溝を形成した後に、
その溝の側部にもチャネルストップ拡散層を形成する場
合には、トランジスタのナロー効果(狭チャネル効果)
を低減することができる。
記憶装置(NOR型フラッシュメモリ)の構成を示すレ
イアウト図である。
シュメモリの構造を示す断面図である。
シュメモリを製造する方法を示す断面図である。
型フラッシュメモリを製造する方法を示す図であって、
図3に示す工程の次工程を示す断面図である。
型フラッシュメモリを製造する方法を示す図であって、
図4に示す工程の次工程を示す断面図である。
型フラッシュメモリを製造する方法を示す図であって、
図5に示す工程の次工程を示す断面図である。
型フラッシュメモリを製造する方法を示す図であって、
図6に示す工程の次工程を示す断面図である。
型フラッシュメモリを製造する方法を示す図であって、
図7に示す工程の次工程を示す断面図である。
である。
示す模式図である。
体記憶装置(NOR型フラッシュメモリ)の構成を示す
レイアウト図である。
ッシュメモリの構造を示す断面図である。
ッシュメモリを製造する方法を示す断面図である。
R型フラッシュメモリを製造する方法を示す図であっ
て、図13に示す工程の次工程を示す断面図である。
R型フラッシュメモリを製造する方法を示す図であっ
て、図14に示す工程の次工程を示す断面図である。
体記憶装置(NOR型フラッシュメモリ)の構成を示す
レイアウト図である。
ッシュメモリの構造を示す断面図である。
ッシュメモリを製造する方法を示す断面図である。
R型フラッシュメモリを製造する方法を示す図であっ
て、図18に示す工程の次工程を示す断面図である。
R型フラッシュメモリを製造する方法を示す図であっ
て、図19に示す工程の次工程を示す断面図である。
体記憶装置(AND型フラッシュメモリ)の構成を示す
レイアウト図である。
ッシュメモリの構造を示す断面図である。
図である。
示す模式図である。
る。
体記憶装置(AND型フラッシュメモリ)の構成を示す
レイアウト図である。
ッシュメモリの構造を示す断面図である。
体記憶装置(AND型フラッシュメモリ)の構成を示す
レイアウト図である。
ッシュメモリの構造を示す断面図である。
示す回路図である。
示すレイアウト図である。
図、(b)は、図31中のII−II線に沿った断面
図、(c)は、図31中のIII−III線に沿った断
面図である。
す断面図である。
方法を示す図であって、図33に示す工程の次工程を示
す断面図である。
方法を示す図であって、図34に示す工程の次工程を示
す断面図である。
方法を示す図であって、図35に示す工程の次工程を示
す断面図である。
方法を示す図であって、図36に示す工程の次工程を示
す断面図である。
を示す回路図である。
を示すレイアウト図である。
図、(b)は、図39中のII−II線に沿った断面
図、(c)は、図39中のIII−III線に沿った断
面図である。
リを製造する方法を示す断面図である。
シュメモリを製造する方法を示す図であって、図42に
示す工程の次工程を示す断面図である。
Claims (10)
- 【請求項1】 半導体基板と、 前記半導体基板の表面に形成された拡散層からなる複数
本のビット線と、 前記半導体基板の上方に形成された導電層からなり、平
面視で、前記複数本のビット線と交差する複数本のワー
ド線と、 を有する不揮発性半導体記憶装置であって、 前記ワード線上に形成された第1の絶縁膜と、 前記ワード線に沿って形成された第2の絶縁膜と、 を更に有し、 隣り合う2本のワード線間において、 平面視で、前記2本のワード線上に形成された第1の絶
縁膜及び隣り合う2本のビット線により画定された領域
内の前記半導体基板の表面に、前記第1の絶縁膜及び前
記第2の絶縁膜に整合するようにして溝が形成され、 前記溝の底部にチャネルストップ拡散層が形成され、 前記溝内に絶縁膜が埋め込まれていることを特徴とする
不揮発性半導体記憶装置。 - 【請求項2】 半導体基板と、 前記半導体基板の表面に形成された拡散層からなる複数
本のビット線と、 前記半導体基板の上方に形成された導電層からなり、平
面視で、前記複数本のビット線と交差する複数本のワー
ド線と、 を有する不揮発性半導体記憶装置であって、 隣り合う2本のワード線間において、 平面視で、前記2本のワード線及び隣り合う2本のビッ
ト線により画定された領域内の前記半導体基板の表面に
溝が形成され、 前記溝の底部にチャネルストップ拡散層が形成され、 各ワード線の側方に前記溝の側壁面を覆うサイドウォー
ルが形成され、 前記溝内に絶縁膜が埋め込まれていることを特徴とする
不揮発性半導体記憶装置。 - 【請求項3】 前記溝は、平面視で、前記ワード線から
離間して形成されていることを特徴とする請求項2に記
載の不揮発性半導体記憶装置。 - 【請求項4】 半導体基板上に順次積層された第1の酸
化膜、窒化膜及び第2の酸化膜からなる積層体を形成す
る工程と、 前記半導体基板の表面に拡散層からなる複数本のビット
線を形成する工程と、 前記複数本のビット線上に第1の絶縁膜を形成する工程
と、 全面に導電層及び第2の絶縁膜を順次形成する工程と、 前記導電層及び前記第2の絶縁膜を、平面視で、前記複
数本のビット線と交差する複数本のワード線の平面形状
に加工する工程と、 前記ワード線の側方に第3の絶縁膜からなるサイドウォ
ールを形成する工程と、 前記第1の絶縁膜、前記第2の絶縁膜及びサイドウォー
ルをマスクとして前記半導体基板の表面をエッチングす
ることにより、溝を形成する工程と、 前記溝の底部にイオン注入によりチャネルストップ拡散
層を形成する工程と、 前記溝内に第4の絶縁膜を埋め込む工程と、 を有することを特徴とする不揮発性半導体記憶装置の製
造方法。 - 【請求項5】 半導体基板上に順次積層された第1の酸
化膜、窒化膜及び第2の酸化膜からなる積層体を形成す
る工程と、 前記半導体基板の表面に拡散層からなる複数本のビット
線を形成する工程と、 前記複数本のビット線上に第1の絶縁膜を形成する工程
と、 全面に導電層及び第2の絶縁膜を順次形成する工程と、 前記導電層及び前記第2の絶縁膜を、平面視で、前記複
数本のビット線と交差する複数本のワード線の平面形状
に加工する工程と、 前記第1の絶縁膜及び前記第2の絶縁膜をマスクとして
前記半導体基板の表面をエッチングすることにより、溝
を形成する工程と、 前記溝の底部にイオン注入によりチャネルストップ拡散
層を形成する工程と、 前記ワード線の側方に前記溝の底部まで延びる第3の絶
縁膜からなるサイドウォールを形成する工程と、 前記溝内に第4の絶縁膜を埋め込む工程と、 を有することを特徴とする不揮発性半導体記憶装置の製
造方法。 - 【請求項6】 半導体基板上に順次積層された第1の酸
化膜、窒化膜及び第2の酸化膜からなる積層体を形成す
る工程と、 前記半導体基板の表面に拡散層からなる複数本のビット
線を形成する工程と、 前記複数本のビット線上に第1の絶縁膜を形成する工程
と、 全面に導電層及び第2の絶縁膜を順次形成する工程と、 前記導電層及び前記第2の絶縁膜を、平面視で、前記複
数本のビット線と交差する複数本のワード線の平面形状
に加工する工程と、 前記導電層及び前記第2の絶縁膜を覆うと共に、平面視
で、隣り合う2本のワード線間で前記2本のワード線か
ら離間した領域に開口部が形成されたレジスト膜を形成
する工程と、 前記第1の絶縁膜及び前記レジスト膜をマスクとして前
記半導体基板の表面をエッチングすることにより、溝を
形成する工程と、 前記溝の底部にイオン注入によりチャネルストップ拡散
層を形成する工程と、 前記溝内に第4の絶縁膜を埋め込む工程と、 を有することを特徴とする不揮発性半導体記憶装置の製
造方法。 - 【請求項7】 半導体基板上にトンネル絶縁膜を形成す
る工程と、 前記半導体基板の表面に拡散層からなる複数本のビット
線を形成する工程と、 前記複数本のビット線上に第1の絶縁膜を形成する工程
と、 前記トンネル絶縁膜及び前記第1の絶縁膜上にフローテ
ィングゲートを形成する工程と、 前記フローティングゲート上に順次積層された第1の酸
化膜、窒化膜及び第2の酸化膜からなる積層体を形成す
る工程と、 全面に導電層及び第2の絶縁膜を順次形成する工程と、 前記導電層及び前記第2の絶縁膜を、平面視で、前記複
数本のビット線と交差する複数本のワード線の平面形状
に加工する工程と、 前記ワード線の側方に第3の絶縁膜からなるサイドウォ
ールを形成する工程と、 前記第1の絶縁膜、前記第2の絶縁膜及びサイドウォー
ルをマスクとして前記半導体基板の表面をエッチングす
ることにより、溝を形成する工程と、 前記溝の底部にイオン注入によりチャネルストップ拡散
層を形成する工程と、 前記溝内に第4の絶縁膜を埋め込む工程と、 を有することを特徴とする不揮発性半導体記憶装置の製
造方法。 - 【請求項8】 半導体基板上にトンネル絶縁膜を形成す
る工程と、 前記半導体基板の表面に拡散層からなる複数本のビット
線を形成する工程と、 前記複数本のビット線上に第1の絶縁膜を形成する工程
と、 前記トンネル絶縁膜及び前記第1の絶縁膜上にフローテ
ィングゲートを形成する工程と、 前記フローティングゲート上に順次積層された第1の酸
化膜、窒化膜及び第2の酸化膜からなる積層体を形成す
る工程と、 全面に導電層及び第2の絶縁膜を順次形成する工程と、 前記導電層及び前記第2の絶縁膜を、平面視で、前記複
数本のビット線と交差する複数本のワード線の平面形状
に加工する工程と、 前記第1の絶縁膜及び前記第2の絶縁膜をマスクとして
前記半導体基板の表面をエッチングすることにより、溝
を形成する工程と、 前記溝の底部にイオン注入によりチャネルストップ拡散
層を形成する工程と、 前記ワード線の側方に前記溝の底部まで延びる第3の絶
縁膜からなるサイドウォールを形成する工程と、 前記溝内に第4の絶縁膜を埋め込む工程と、 を有することを特徴とする不揮発性半導体記憶装置の製
造方法。 - 【請求項9】 半導体基板上にトンネル絶縁膜を形成す
る工程と、 前記半導体基板の表面に拡散層からなる複数本のビット
線を形成する工程と、 前記複数本のビット線上に第1の絶縁膜を形成する工程
と、 前記トンネル絶縁膜及び前記第1の絶縁膜上にフローテ
ィングゲートを形成する工程と、 前記フローティングゲート上に順次積層された第1の酸
化膜、窒化膜及び第2の酸化膜からなる積層体を形成す
る工程と、 全面に導電層及び第2の絶縁膜を順次形成する工程と、 前記導電層及び前記第2の絶縁膜を、平面視で、前記複
数本のビット線と交差する複数本のワード線の平面形状
に加工する工程と、 前記導電層及び前記第2の絶縁膜を覆うと共に、平面視
で、隣り合う2本のワード線間で前記2本のワード線か
ら離間した領域に開口部が形成されたレジスト膜を形成
する工程と、 前記第1の絶縁膜及び前記レジスト膜をマスクとして前
記半導体基板の表面をエッチングすることにより、溝を
形成する工程と、 前記溝の底部にイオン注入によりチャネルストップ拡散
層を形成する工程と、 前記溝内に第4の絶縁膜を埋め込む工程と、 を有することを特徴とする不揮発性半導体記憶装置の製
造方法。 - 【請求項10】 前記溝の底部にイオン注入によりチャ
ネルストップ拡散層を形成する工程において、前記溝の
側部にもイオン注入によりチャネルストップ拡散層を形
成することを特徴とする請求項4乃至9のいずれか1項
に記載の不揮発性半導体記憶装置の製造方法。
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