JP2003337841A - Ｂｗｂ伝送配線設計システム - Google Patents
Ｂｗｂ伝送配線設計システムInfo
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- G06F30/39—Circuit design at the physical level
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K3/0005—Apparatus or processes for manufacturing printed circuits for designing circuits by computer
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【課題】 ＢＷＢ配線設計システムに関し、特にＢＷＢ
とそれに実装される複数のプリント回路基板とで構成さ
れるシステム全体の超高速動作を保証するＢＷＢ伝送配
線設計システムを提供する。 【解決手段】 複数の基板からなるＢＷＢシステム全体
の配線管理を行なう管理手段と、前記管理手段と通信し
ながら前記複数の基板の各々を個別に配線設計する設計
手段と、を備えるＢＷＢ伝送配線設計システムであっ
て、前記管理手段は、ＢＷＢシステム全体の所定の設計
目標値を前記設計手段に提示すると共に、前記設計手段
から逐次配信される設計情報に基づいて前記設計目標値
の達成可否の判断結果も提示し、前記設計手段は、提示
された前記設計目標値及び前記判断結果を参照しながら
自己の配線設計を完成させる。
とそれに実装される複数のプリント回路基板とで構成さ
れるシステム全体の超高速動作を保証するＢＷＢ伝送配
線設計システムを提供する。 【解決手段】 複数の基板からなるＢＷＢシステム全体
の配線管理を行なう管理手段と、前記管理手段と通信し
ながら前記複数の基板の各々を個別に配線設計する設計
手段と、を備えるＢＷＢ伝送配線設計システムであっ
て、前記管理手段は、ＢＷＢシステム全体の所定の設計
目標値を前記設計手段に提示すると共に、前記設計手段
から逐次配信される設計情報に基づいて前記設計目標値
の達成可否の判断結果も提示し、前記設計手段は、提示
された前記設計目標値及び前記判断結果を参照しながら
自己の配線設計を完成させる。
Description
【０００１】
【発明の属する技術分野】本発明はＢＷＢ (Back Wirin
g Board) 配線設計システムに関し、特にＢＷＢとそれ
に実装される複数のプリント回路基板（ＰＣＢ；Printe
d Circuit Board）とで構成されるシステム全体の超高
速動作を保証するＢＷＢ伝送配線設計システム及びその
設計方法に関するものである。
g Board) 配線設計システムに関し、特にＢＷＢとそれ
に実装される複数のプリント回路基板（ＰＣＢ；Printe
d Circuit Board）とで構成されるシステム全体の超高
速動作を保証するＢＷＢ伝送配線設計システム及びその
設計方法に関するものである。
【０００２】
【従来の技術】近年、通信トラヒックの増加や高速化に
伴って伝送路上のデータも高速且つ大容量化している。
そのため、通信装置についても高速化や大容量化が必須
となっており、とりわけ通信装置内部のＢＷＢ伝送には
従来の６００Ｍｂｐｓによる数百チャネルレベルの伝送
から近年では３Ｇｂｐｓによる千チャネルレベルの伝送
の必要性が出てきている。
伴って伝送路上のデータも高速且つ大容量化している。
そのため、通信装置についても高速化や大容量化が必須
となっており、とりわけ通信装置内部のＢＷＢ伝送には
従来の６００Ｍｂｐｓによる数百チャネルレベルの伝送
から近年では３Ｇｂｐｓによる千チャネルレベルの伝送
の必要性が出てきている。
【０００３】この場合、高速で長距離信号伝送を行なう
ＬＳＩや低消費電力化等の要因により、ＢＷＢ上で伝送
される信号の種類は従来のシングルエンド信号（アース
層を基準とした１本の信号）から差動信号（Ｐ／Ｎ (Po
sitive/Negative) の２本のペア信号）へと変遷しつつ
あり、それだけでも信号パターンの本数は単純に２倍と
なる。
ＬＳＩや低消費電力化等の要因により、ＢＷＢ上で伝送
される信号の種類は従来のシングルエンド信号（アース
層を基準とした１本の信号）から差動信号（Ｐ／Ｎ (Po
sitive/Negative) の２本のペア信号）へと変遷しつつ
あり、それだけでも信号パターンの本数は単純に２倍と
なる。
【０００４】従って、より厳しい配線スペースの中でパ
ターン長、ビアホール (Via hole)、基板材料、部品固
有値、等の様々な要因を考慮し、より厳密な伝送損失管
理や遅延時間管理を行なったＰＣＢ設計が必要になって
いる。一方、従来におけるＢＷＢの信号速度及び配線密
度はこのような厳密な管理を必要とせず、プリント基板
の材料も例えばＦＲ−４のような単一のガラスエポキシ
材料で実現可能であった。
ターン長、ビアホール (Via hole)、基板材料、部品固
有値、等の様々な要因を考慮し、より厳密な伝送損失管
理や遅延時間管理を行なったＰＣＢ設計が必要になって
いる。一方、従来におけるＢＷＢの信号速度及び配線密
度はこのような厳密な管理を必要とせず、プリント基板
の材料も例えばＦＲ−４のような単一のガラスエポキシ
材料で実現可能であった。
【０００５】そのため、プラグインユニット（ＰＩＵ；
Plug-In Unit）のパターン長やＢＷＢのパターン長の管
理だけで所望の伝送特性を実現することができ、例えば
ＰＩＵのパターン長は１００ｍｍ±２０ｍｍ、ＢＷＢの
パターン長は８００ｍｍ±２０ｍｍというレベルでの設
計が可能であった。
Plug-In Unit）のパターン長やＢＷＢのパターン長の管
理だけで所望の伝送特性を実現することができ、例えば
ＰＩＵのパターン長は１００ｍｍ±２０ｍｍ、ＢＷＢの
パターン長は８００ｍｍ±２０ｍｍというレベルでの設
計が可能であった。
【０００６】図１には、従来のＢＷＢ構成の一例を示し
ている。図１において、ＢＷＢ１には２枚のＰＩＵ２及
び６が各々のシートコネクタ３及び７によってＢＷＢ１
側に装着されている。従来では６００Ｍｂｐｓの信号伝
送速度を保証するシングルエンドタイプの配線パターン
が使用されていた。
ている。図１において、ＢＷＢ１には２枚のＰＩＵ２及
び６が各々のシートコネクタ３及び７によってＢＷＢ１
側に装着されている。従来では６００Ｍｂｐｓの信号伝
送速度を保証するシングルエンドタイプの配線パターン
が使用されていた。
【０００７】ここで、シングルエンドタイプの配線パタ
ーンとは、信号線毎に１本の信号パターンを割り当て
て、その信号アースには共通のアースパターンを使用す
るものである。例えば、ＢＷＢ１上に数百チャネルの信
号を配線する場合、数百チャネル数分の配線パターン５
を施した信号層と共通のアースパターンとなるアース層
が設けられていた。
ーンとは、信号線毎に１本の信号パターンを割り当て
て、その信号アースには共通のアースパターンを使用す
るものである。例えば、ＢＷＢ１上に数百チャネルの信
号を配線する場合、数百チャネル数分の配線パターン５
を施した信号層と共通のアースパターンとなるアース層
が設けられていた。
【０００８】なお、図中、ＰＩＵ２には送信ＬＳＩ４
が、そしてＰＩＵ６には受信ＬＳＩ８がそれぞれ搭載さ
れている。従って、信号パターンの配線設計には各ＰＩ
Ｕ２及び６上の送信ＬＳＩ４と受信ＬＳＩ８との間の配
線長を考慮した設計がなされていた。
が、そしてＰＩＵ６には受信ＬＳＩ８がそれぞれ搭載さ
れている。従って、信号パターンの配線設計には各ＰＩ
Ｕ２及び６上の送信ＬＳＩ４と受信ＬＳＩ８との間の配
線長を考慮した設計がなされていた。
【０００９】図２は、ＢＷＢやＰＩＵ等を含む従来の伝
送配線設計における配線設計マージンの一例を示したも
のである。従来の６００Ｍｂｐｓの信号伝送を対象とす
る場合、信号送受信端のトランシーバ等のＬＳＩ素子情
報の許容値から求められる伝送損失や伝送遅延時間は、
それらをＢＷＢ、ＰＩＵ１及び２、ビアホール（ＶＩ
Ａ）、及びコネクタ部品（ＣＮ）等の全ての部品の配線
に必要な値に対して十分な余裕、すなわち大きな配線設
計マージン、を有していた。
送配線設計における配線設計マージンの一例を示したも
のである。従来の６００Ｍｂｐｓの信号伝送を対象とす
る場合、信号送受信端のトランシーバ等のＬＳＩ素子情
報の許容値から求められる伝送損失や伝送遅延時間は、
それらをＢＷＢ、ＰＩＵ１及び２、ビアホール（ＶＩ
Ａ）、及びコネクタ部品（ＣＮ）等の全ての部品の配線
に必要な値に対して十分な余裕、すなわち大きな配線設
計マージン、を有していた。
【００１０】図３は、従来の伝送配線設計システムの一
例を示したものである。上述したように、従来はもとも
と大きな配線設計マージンを有していたため、ＢＷＢや
各ＰＩＵ毎に個別の配線条件を与えて、それぞれ独立し
た伝送配線設計システム１１〜１３によって配線設計を
行なうことが可能であった。本例では各ＰＩＵの設計に
配線長１００±２０ｍｍが配分され、一方ＢＷＢの設計
には配線長８００±２０ｍｍが配分されている。各配線
長にはそれぞれ十分な設計マージンを有する値が用いら
れ、例え一部のＰＩＵに多少オーバスペックとなる場合
が生じたとしてもＢＷＢ及びＰＩＵ等を含む装置全体で
問題となることはなかった。
例を示したものである。上述したように、従来はもとも
と大きな配線設計マージンを有していたため、ＢＷＢや
各ＰＩＵ毎に個別の配線条件を与えて、それぞれ独立し
た伝送配線設計システム１１〜１３によって配線設計を
行なうことが可能であった。本例では各ＰＩＵの設計に
配線長１００±２０ｍｍが配分され、一方ＢＷＢの設計
には配線長８００±２０ｍｍが配分されている。各配線
長にはそれぞれ十分な設計マージンを有する値が用いら
れ、例え一部のＰＩＵに多少オーバスペックとなる場合
が生じたとしてもＢＷＢ及びＰＩＵ等を含む装置全体で
問題となることはなかった。
【００１１】
【発明が解決しようとする課題】しかしながら、ＢＷＢ
上の信号伝送速度がギガビット（Ｇｂｐｓ）レベル以上
になると、前述した配線長のみならずビアホールの損失
量や遅延時間、及びコネクタ固有の損失量や遅延時間も
考慮する必要があり、従来のように配線長の管理だけで
は設計できない状況が生じてきた。
上の信号伝送速度がギガビット（Ｇｂｐｓ）レベル以上
になると、前述した配線長のみならずビアホールの損失
量や遅延時間、及びコネクタ固有の損失量や遅延時間も
考慮する必要があり、従来のように配線長の管理だけで
は設計できない状況が生じてきた。
【００１２】また、高周波領域における損失量をより低
減するには従来のＦＲ−４以外のプリント材料、例えば
低誘電基板材料等、を選択する必要性があり、パターン
の単位長あたりの損失量や遅延時間が従来とは異なって
くるため、配線設計の管理が一層難しくなる傾向にあっ
た。
減するには従来のＦＲ−４以外のプリント材料、例えば
低誘電基板材料等、を選択する必要性があり、パターン
の単位長あたりの損失量や遅延時間が従来とは異なって
くるため、配線設計の管理が一層難しくなる傾向にあっ
た。
【００１３】図４は、３Ｇｂｐｓの信号伝送を対象とす
るＢＷＢ構成の一例を示している。本例のように、１つ
の信号伝送に２本のペア線（Ｐ／Ｎ；Positive/Negativ
e）を使用し、さらに近年の大容量化・小型化等の要求
により１つの装置に数千チャネルを収容する場合、ＢＷ
Ｂ上の配線数は従来と比べて大幅に増加しており、従来
手法による配線設計自体が困難となる問題があった。
るＢＷＢ構成の一例を示している。本例のように、１つ
の信号伝送に２本のペア線（Ｐ／Ｎ；Positive/Negativ
e）を使用し、さらに近年の大容量化・小型化等の要求
により１つの装置に数千チャネルを収容する場合、ＢＷ
Ｂ上の配線数は従来と比べて大幅に増加しており、従来
手法による配線設計自体が困難となる問題があった。
【００１４】図５及び６は、ＢＷＢやＰＩＵ等を含む現
状の配線設計マージンの一例を示したものである。現在
のように３Ｇｂｐｓの信号伝送を対象とする場合、図５
の（ａ）（図２と同じ）に示すような従来の配線設計マ
ージンでは到底足りず、その配線設計が不可能であっ
た。そのため、図５の（ｂ）に示すようにプリント材料
を変えて例えばＬＸ等の低誘電基材を使用するが、それ
でも配線設計後に許容されるマージンはほぼゼロという
状態であった。
状の配線設計マージンの一例を示したものである。現在
のように３Ｇｂｐｓの信号伝送を対象とする場合、図５
の（ａ）（図２と同じ）に示すような従来の配線設計マ
ージンでは到底足りず、その配線設計が不可能であっ
た。そのため、図５の（ｂ）に示すようにプリント材料
を変えて例えばＬＸ等の低誘電基材を使用するが、それ
でも配線設計後に許容されるマージンはほぼゼロという
状態であった。
【００１５】図６には、図５の（ｂ）の低誘電基材を使
用し、トランシーバＬＳＩの送信振幅レベル及びその受
信感度を基準とする場合のＢＷＢやＰＩＵ等の各部品の
伝送損失配分の一例を示している。
用し、トランシーバＬＳＩの送信振幅レベル及びその受
信感度を基準とする場合のＢＷＢやＰＩＵ等の各部品の
伝送損失配分の一例を示している。
【００１６】上述したことから、図３に示す従来の伝送
配線設計システムで各ＰＩＵ１、ＰＩＵ２，及びＢＷＢ
をそれぞれ物理的に分離して単独で設計していたので
は、システム全体の動作が所望の基準を満足できなくな
るという問題があった。その結果、各部品毎の再設計と
その後の全体動作の確認とが頻繁に繰り返され、非常に
効率の悪い開発状況が将来していた。
配線設計システムで各ＰＩＵ１、ＰＩＵ２，及びＢＷＢ
をそれぞれ物理的に分離して単独で設計していたので
は、システム全体の動作が所望の基準を満足できなくな
るという問題があった。その結果、各部品毎の再設計と
その後の全体動作の確認とが頻繁に繰り返され、非常に
効率の悪い開発状況が将来していた。
【００１７】一例として、図７には図３の伝送配線設計
システムで個別に設計した各部品の配線長と遅延時間と
の集計例を示している。本例では、ＰＩＵ１としてＡＤ
Ｍ装置 (Add Drop Multiplexer) を、そしてＰＩＵ２と
してＭＵＸ装置 (Multiplexer) をそれぞれ使用してい
る。図中、組１４１は「１４１」という番号の配線グル
ープを示しており、そのうちの１４１Ａ及び１４１Ｂ、
１４１Ｃ及び１４１Ｄ、・・・、１４１Ｇ及び１４１
Ｈ、はそれぞれ配線ペアを構成する。
システムで個別に設計した各部品の配線長と遅延時間と
の集計例を示している。本例では、ＰＩＵ１としてＡＤ
Ｍ装置 (Add Drop Multiplexer) を、そしてＰＩＵ２と
してＭＵＸ装置 (Multiplexer) をそれぞれ使用してい
る。図中、組１４１は「１４１」という番号の配線グル
ープを示しており、そのうちの１４１Ａ及び１４１Ｂ、
１４１Ｃ及び１４１Ｄ、・・・、１４１Ｇ及び１４１
Ｈ、はそれぞれ配線ペアを構成する。
【００１８】ここには、ＡＤＭ装置、ＭＵＸ装置、及び
ＢＷＢ毎に個別に設計された配線長及び遅延時間の設計
値をもちより、それらを集計して各配線ペア毎にシステ
ム全体としての良否判定を行なった結果を示している。
右欄の遅延時間の差及び減衰量がその集計結果である。
ここで、「遅延時間の差」は各配線ペアを構成する２線
間の遅延時間の差を示しており、受信時における差動信
号の有効信号長を与える。また、「減衰量」は、図６で
示したように配線ペア毎にシステム全体の減衰量を示す
ものである。
ＢＷＢ毎に個別に設計された配線長及び遅延時間の設計
値をもちより、それらを集計して各配線ペア毎にシステ
ム全体としての良否判定を行なった結果を示している。
右欄の遅延時間の差及び減衰量がその集計結果である。
ここで、「遅延時間の差」は各配線ペアを構成する２線
間の遅延時間の差を示しており、受信時における差動信
号の有効信号長を与える。また、「減衰量」は、図６で
示したように配線ペア毎にシステム全体の減衰量を示す
ものである。
【００１９】本例において、配線ペア１４１Ａ及び１４
１Ｂの減衰量が他のものと比べて１１．０８３及び１
１．０２７（ｄＢ）と大きく、要注意（ＮＧ）になって
いる。この場合は、ＡＤＭ装置、ＭＵＸ装置、及びＢＷ
Ｂの各々に再配分する減衰量の計算を行い、その結果に
従って各部品毎の再設計がなされる。このように、先ず
各部品の設計結果を集計し、次に非常に多くの配線ペア
の１本々につき良否判定を行ない、それが装置全体とし
てＮＧならば再び各装置に戻って個々の配線設計をやり
直すという煩雑な設計プロセスを踏むことになり、非常
に効率の悪い開発を強いられていた。
１Ｂの減衰量が他のものと比べて１１．０８３及び１
１．０２７（ｄＢ）と大きく、要注意（ＮＧ）になって
いる。この場合は、ＡＤＭ装置、ＭＵＸ装置、及びＢＷ
Ｂの各々に再配分する減衰量の計算を行い、その結果に
従って各部品毎の再設計がなされる。このように、先ず
各部品の設計結果を集計し、次に非常に多くの配線ペア
の１本々につき良否判定を行ない、それが装置全体とし
てＮＧならば再び各装置に戻って個々の配線設計をやり
直すという煩雑な設計プロセスを踏むことになり、非常
に効率の悪い開発を強いられていた。
【００２０】そこで本発明の目的は、上記問題点に鑑
み、３Ｇｂｐｓ信号伝送のように超高速のＢＷＢ伝送シ
ステムの設計に際し、ＬＳＩ素子情報に基づいて設定さ
れる伝送損失や遅延時間等の設計目標値をシステム全体
で管理しながら、それと同時並行して各部品毎の配線設
計を可能にするＢＷＢ伝送配線設計システムを提供する
ことにある。
み、３Ｇｂｐｓ信号伝送のように超高速のＢＷＢ伝送シ
ステムの設計に際し、ＬＳＩ素子情報に基づいて設定さ
れる伝送損失や遅延時間等の設計目標値をシステム全体
で管理しながら、それと同時並行して各部品毎の配線設
計を可能にするＢＷＢ伝送配線設計システムを提供する
ことにある。
【００２１】
【課題を解決するための手段】本発明によれば、複数の
基板からなるＢＷＢシステム全体の配線管理を行なう管
理手段と、前記管理手段と通信しながら前記複数の基板
の各々を個別に配線設計する設計手段と、を備えるＢＷ
Ｂ伝送配線設計システムであって、前記管理手段は、Ｂ
ＷＢシステム全体の所定の設計目標値を前記設計手段に
提示すると共に、前記設計手段から逐次配信される設計
情報に基づいて前記設計目標値の達成可否の判断結果も
提示し、前記設計手段は、提示された前記設計目標値及
び前記判断結果を参照しながら自己の配線設計を完成さ
せるＢＷＢ伝送配線設計システムが提供される。
基板からなるＢＷＢシステム全体の配線管理を行なう管
理手段と、前記管理手段と通信しながら前記複数の基板
の各々を個別に配線設計する設計手段と、を備えるＢＷ
Ｂ伝送配線設計システムであって、前記管理手段は、Ｂ
ＷＢシステム全体の所定の設計目標値を前記設計手段に
提示すると共に、前記設計手段から逐次配信される設計
情報に基づいて前記設計目標値の達成可否の判断結果も
提示し、前記設計手段は、提示された前記設計目標値及
び前記判断結果を参照しながら自己の配線設計を完成さ
せるＢＷＢ伝送配線設計システムが提供される。
【００２２】前記管理手段は、さらに前記設計目標値の
達成に有用なメッセージを前記設計手段に提示する。ま
た、前記管理手段は、前記複数の基板に渡る信号配線の
送受信端に設けられる信号伝送用ＬＳＩのＬＳＩ素子情
報を管理するＬＳＩ情報管理部と、前記ＢＷＢシステム
で使用する部品情報を管理する部品情報管理部と、前記
ＢＷＢシステムで使用する基板情報を管理する基板情報
管理部と、を有する。
達成に有用なメッセージを前記設計手段に提示する。ま
た、前記管理手段は、前記複数の基板に渡る信号配線の
送受信端に設けられる信号伝送用ＬＳＩのＬＳＩ素子情
報を管理するＬＳＩ情報管理部と、前記ＢＷＢシステム
で使用する部品情報を管理する部品情報管理部と、前記
ＢＷＢシステムで使用する基板情報を管理する基板情報
管理部と、を有する。
【００２３】前記管理手段は、前記設計目標値として前
記ＬＳＩ素子情報に基づく該当信号配線の許容伝送損失
値及び許容伝送遅延時間を前記設計手段に提示し、前記
設計手段から逐次配信される設計情報と当該設計情報に
該当する前記部品情報及び基板情報とによって前記複数
の基板全体の設計伝送損失値及び設計伝送遅延時間を算
出し、それを前記許容伝送損失値及び許容伝送遅延時間
と比較することで前記設計目標値の達成可否を判断す
る。
記ＬＳＩ素子情報に基づく該当信号配線の許容伝送損失
値及び許容伝送遅延時間を前記設計手段に提示し、前記
設計手段から逐次配信される設計情報と当該設計情報に
該当する前記部品情報及び基板情報とによって前記複数
の基板全体の設計伝送損失値及び設計伝送遅延時間を算
出し、それを前記許容伝送損失値及び許容伝送遅延時間
と比較することで前記設計目標値の達成可否を判断す
る。
【００２４】
【発明の実施の形態】図８は、本発明によるＢＷＢ伝送
配線設計システムの基本的な構成例を図式的に示したも
のである。また、図９は、本発明によるＢＷＢ伝送配線
設計システムをその機能ブロックで示したものである。
センター側の伝送配線管理システム２０は、ＬＳＩ情報
管理部２５、基板情報管理部２４、及び部品情報管理部
２６を備える。また、クライアント側の個々の伝送配線
設計システム２１〜２３は、伝送配線管理システム２０
にＬＡＮ (Local Area Network) 等を介して接続され
る。ＬＳＩ情報管理部２５は、ＬＳＩ素子情報を元に決
められる装置全体の設計目標値を伝送損失及び遅延時間
という共通のパラメータで管理する。
配線設計システムの基本的な構成例を図式的に示したも
のである。また、図９は、本発明によるＢＷＢ伝送配線
設計システムをその機能ブロックで示したものである。
センター側の伝送配線管理システム２０は、ＬＳＩ情報
管理部２５、基板情報管理部２４、及び部品情報管理部
２６を備える。また、クライアント側の個々の伝送配線
設計システム２１〜２３は、伝送配線管理システム２０
にＬＡＮ (Local Area Network) 等を介して接続され
る。ＬＳＩ情報管理部２５は、ＬＳＩ素子情報を元に決
められる装置全体の設計目標値を伝送損失及び遅延時間
という共通のパラメータで管理する。
【００２５】また基板情報管理部２４は、基板材料やそ
の層構成によって変化するパターン／ビアホールの基本
損失量及び遅延時間を情報テーブルとして管理する。そ
して、部品情報管理部２６は、ＢＷＢやＰＩＵ等の各部
品の仕様及び使用するピン配列等により変化する基本損
失量や遅延時間を情報テーブルとして管理する。
の層構成によって変化するパターン／ビアホールの基本
損失量及び遅延時間を情報テーブルとして管理する。そ
して、部品情報管理部２６は、ＢＷＢやＰＩＵ等の各部
品の仕様及び使用するピン配列等により変化する基本損
失量や遅延時間を情報テーブルとして管理する。
【００２６】伝送配線管理システム２０の損失・遅延解
析部３１は、ＬＳＩ情報管理部２５、基板情報管理部２
４、及び部品情報管理部２６からの情報を元に装置全体
の許容伝送損失及び許容伝搬遅延を解析して所望の設計
目標値を定める。演算部３２は、各伝送配線設計システ
ム２１〜２３の入力部３４から随時配信される現在のＰ
ＣＢ設計データを、基板情報管理部２４及び部品情報管
理部２６からの基本情報を使って演算し、その集計結果
により現時点におけるシステム全体の設計伝送損失及び
設計伝搬遅延を求める。
析部３１は、ＬＳＩ情報管理部２５、基板情報管理部２
４、及び部品情報管理部２６からの情報を元に装置全体
の許容伝送損失及び許容伝搬遅延を解析して所望の設計
目標値を定める。演算部３２は、各伝送配線設計システ
ム２１〜２３の入力部３４から随時配信される現在のＰ
ＣＢ設計データを、基板情報管理部２４及び部品情報管
理部２６からの基本情報を使って演算し、その集計結果
により現時点におけるシステム全体の設計伝送損失及び
設計伝搬遅延を求める。
【００２７】比較部３３は、前記設計伝送損失及び設計
伝搬遅延を設計目標値である許容伝送損失及び許容伝搬
遅延と比較することでその良否判断を行なう。なお、伝
送配線管理システム２０の側では、配信される現状のＰ
ＣＢ設計データに基づいて部品間で複雑に絡み合う設計
要素間の調整を行い、それにより部品毎の設計目標値を
適宜修正又は再配分する。
伝搬遅延を設計目標値である許容伝送損失及び許容伝搬
遅延と比較することでその良否判断を行なう。なお、伝
送配線管理システム２０の側では、配信される現状のＰ
ＣＢ設計データに基づいて部品間で複雑に絡み合う設計
要素間の調整を行い、それにより部品毎の設計目標値を
適宜修正又は再配分する。
【００２８】上記判断結果やそれによる必要な設計条件
の指示は、演算部３２がただちに各伝送配線設計システ
ム２１〜２３に提示して公開する。伝送配線設計システ
ム２１〜２３は、提示された判断結果や設計条件の指示
に基づいて、現状の設計を継続しながらその過程で必要
な変更を加える。
の指示は、演算部３２がただちに各伝送配線設計システ
ム２１〜２３に提示して公開する。伝送配線設計システ
ム２１〜２３は、提示された判断結果や設計条件の指示
に基づいて、現状の設計を継続しながらその過程で必要
な変更を加える。
【００２９】このように、現状の設計値の要否が即座に
判明するため、各伝送配線設計システム２１〜２３は他
の伝送配線設計システムの設計状況を意識することなく
早期に最終製品を完成させることができる。一方、伝送
配線管理システム２０の側でも、設計情報の共有化によ
って後戻りのない効率的な開発環境を提供し、システム
全体としての実現解を早期に提供可能となる。
判明するため、各伝送配線設計システム２１〜２３は他
の伝送配線設計システムの設計状況を意識することなく
早期に最終製品を完成させることができる。一方、伝送
配線管理システム２０の側でも、設計情報の共有化によ
って後戻りのない効率的な開発環境を提供し、システム
全体としての実現解を早期に提供可能となる。
【００３０】以降では、本願発明の実施例について説明
する。図１０及び１１は、本発明のＢＷＢ伝送配線設計
システムにおける設計情報及び設計作業の流れを併せて
図式的に示したものである。 （１）先ず、ステップＳ１０１で共通ライブラリの設定
を行なう。ここでは、伝送損失値の換算係数となる基本
情報を整備する。その基本情報にはＬＳＩ素子情報２
５、部品基本情報２６、及び基板基本情報２４があり、
各情報には多様な設計に対応できるように追加のデータ
が随時蓄積されていく。なお、共通ライブラリの情報は
センター側の伝送配線管理システム２０を介してクライ
アント側の各伝送配線設計システム２１〜２３からも必
要に応じて参照できる。
する。図１０及び１１は、本発明のＢＷＢ伝送配線設計
システムにおける設計情報及び設計作業の流れを併せて
図式的に示したものである。 （１）先ず、ステップＳ１０１で共通ライブラリの設定
を行なう。ここでは、伝送損失値の換算係数となる基本
情報を整備する。その基本情報にはＬＳＩ素子情報２
５、部品基本情報２６、及び基板基本情報２４があり、
各情報には多様な設計に対応できるように追加のデータ
が随時蓄積されていく。なお、共通ライブラリの情報は
センター側の伝送配線管理システム２０を介してクライ
アント側の各伝送配線設計システム２１〜２３からも必
要に応じて参照できる。
【００３１】図１２〜１５には、設計情報２４〜２６の
具体例を示している。ここで、各図中の値は３Ｇｂｐｓ
信号伝送時の値である。図１２には、ＬＳＩ素子情報２
５の一例を示している。主に、トランシーバ用ＬＳＩと
して差動形式のＬＶＤ (Low Voltage Differential) が
用いられる。ＬＳＩ−Ａの例では送信側の出力振幅が８
００ｍＶであり、受信側の入力感度が２００ｍＶであ
る。従って、ＬＳＩ−Ａを使用した場合に入出力間で許
容される電圧減衰値は６００ｍＶである。
具体例を示している。ここで、各図中の値は３Ｇｂｐｓ
信号伝送時の値である。図１２には、ＬＳＩ素子情報２
５の一例を示している。主に、トランシーバ用ＬＳＩと
して差動形式のＬＶＤ (Low Voltage Differential) が
用いられる。ＬＳＩ−Ａの例では送信側の出力振幅が８
００ｍＶであり、受信側の入力感度が２００ｍＶであ
る。従って、ＬＳＩ−Ａを使用した場合に入出力間で許
容される電圧減衰値は６００ｍＶである。
【００３２】図１３には、部品基本情報２６の一例を示
している。ここには伝送路中に存在する部品としてシー
トコネクタ（ＣＮ）の例を示している。図１３の（Ａ）
はシートコネクタ（ＣＮ）を通過する信号の伝送損失及
び伝送遅延時間の例を示しており、図１３の（Ｂ）はそ
れと対応するシートコネクタの内部配線の例を示してい
る。例えば、ＣＮ−Ａを使用する場合、その１列目のペ
ア線を通過する信号の伝送損失は０．４５ｄＢであり、
その伝送遅延時間は１５０ｐｓである。なお、図１３の
（Ｂ）に示すペア線は、２本の線路長が互いに等しくな
るように内部配線されている。
している。ここには伝送路中に存在する部品としてシー
トコネクタ（ＣＮ）の例を示している。図１３の（Ａ）
はシートコネクタ（ＣＮ）を通過する信号の伝送損失及
び伝送遅延時間の例を示しており、図１３の（Ｂ）はそ
れと対応するシートコネクタの内部配線の例を示してい
る。例えば、ＣＮ−Ａを使用する場合、その１列目のペ
ア線を通過する信号の伝送損失は０．４５ｄＢであり、
その伝送遅延時間は１５０ｐｓである。なお、図１３の
（Ｂ）に示すペア線は、２本の線路長が互いに等しくな
るように内部配線されている。
【００３３】図１４には、基板基本情報２４の一例を示
している。基板基本情報２４には基板材質、配線層、ビ
アホール等の配線条件や伝送特性が示される。図１４の
（Ａ）には基板材質と配線層との関係を示しており、図
１４の（Ｂ）はそれと対応する基板配線断面図の例を示
している。例えば、基板材質として低誘電基材のＬＸを
使用した場合、層構成Ａのペア線を用いると配線伝送損
失係数は０．００１ｄＢ／ｍｍである。この場合、１ｍ
ｍ当り０．００１ｄＢの損失が発生する。
している。基板基本情報２４には基板材質、配線層、ビ
アホール等の配線条件や伝送特性が示される。図１４の
（Ａ）には基板材質と配線層との関係を示しており、図
１４の（Ｂ）はそれと対応する基板配線断面図の例を示
している。例えば、基板材質として低誘電基材のＬＸを
使用した場合、層構成Ａのペア線を用いると配線伝送損
失係数は０．００１ｄＢ／ｍｍである。この場合、１ｍ
ｍ当り０．００１ｄＢの損失が発生する。
【００３４】別の例として、図１５にはビアホールの例
を示している。図１５の（Ａ）は基板材質とビアホール
との関係を示しており、図１５の（Ｂ）はそれと対応す
るビアホールの主幹部と分岐部の例を示している。例え
ば、基板材質として低誘電基材のＬＸを使用した場合、
穴径がφ０．６５のビアホールを使用するとその主幹長
でのＶＩＡ伝送損失係数は０．０１ｄＢ／ｍｍである。
を示している。図１５の（Ａ）は基板材質とビアホール
との関係を示しており、図１５の（Ｂ）はそれと対応す
るビアホールの主幹部と分岐部の例を示している。例え
ば、基板材質として低誘電基材のＬＸを使用した場合、
穴径がφ０．６５のビアホールを使用するとその主幹長
でのＶＩＡ伝送損失係数は０．０１ｄＢ／ｍｍである。
【００３５】（２）次に、ステップＳ１０２で許容値を
設定する。この場合、伝送配線管理システム２０は、Ｌ
ＳＩ素子情報２５（図１２参照）から入手した情報に基
づいて装置で使用するＬＳＩ素子に適合した伝送路許容
損失値を算出する。ここでは、ＬＳＩ素子としてＬＳＩ
−Ａを採用すると、伝送路許容損失値は下記式で求めら
れる。伝送路許容損失値〔dB〕＝２０Log（入力感度〔m
V〕／出力振幅〔mV〕）
設定する。この場合、伝送配線管理システム２０は、Ｌ
ＳＩ素子情報２５（図１２参照）から入手した情報に基
づいて装置で使用するＬＳＩ素子に適合した伝送路許容
損失値を算出する。ここでは、ＬＳＩ素子としてＬＳＩ
−Ａを採用すると、伝送路許容損失値は下記式で求めら
れる。伝送路許容損失値〔dB〕＝２０Log（入力感度〔m
V〕／出力振幅〔mV〕）
【００３６】ここで、入力感度２００ｍＶ及び出力振幅
８００ｍＶから伝送路許容損失値は１２．０４ｄＢとな
る。算出された許容値は許容値ライブラリに「許容伝送
損失」の値として格納後、各クライアントに通知され
る。なお、この許容値は各配線設計作業の参考情報とな
るように各伝送配線設計システム２１〜２３から参照で
きる。
８００ｍＶから伝送路許容損失値は１２．０４ｄＢとな
る。算出された許容値は許容値ライブラリに「許容伝送
損失」の値として格納後、各クライアントに通知され
る。なお、この許容値は各配線設計作業の参考情報とな
るように各伝送配線設計システム２１〜２３から参照で
きる。
【００３７】（３）ステップＳ１０３ではクライアント
側の各伝送配線設計システム２１〜２３において配線設
計を行なう。その際、通知された許容伝送損失値に基づ
き、担当するＰＩＵやＢＷＢ等の基板の配線設計を実行
する。実際の配線設計では、使用する低誘電基材等の基
板の材質やその層構成（厚さ寸法含む）、配線長、ビア
ホールの配置、シートコネクタ等の採用部品等による最
終製品の特性を、装置構成全体を考慮しながら決定して
いく。
側の各伝送配線設計システム２１〜２３において配線設
計を行なう。その際、通知された許容伝送損失値に基づ
き、担当するＰＩＵやＢＷＢ等の基板の配線設計を実行
する。実際の配線設計では、使用する低誘電基材等の基
板の材質やその層構成（厚さ寸法含む）、配線長、ビア
ホールの配置、シートコネクタ等の採用部品等による最
終製品の特性を、装置構成全体を考慮しながら決定して
いく。
【００３８】（４）ステップＳ１０４では、それらの配
線設計情報がセンター側の伝送配線管理システム２０に
随時蓄積される。各伝送配線設計システム２１〜２３の
配線設計情報は、その設計の途中でも伝送配線管理シス
テム２０に逐次配信され、上述した実際の配線設計の設
計情報として蓄積されていく。また、各伝送配線設計シ
ステム２１〜２３はその設計状態が一部未定の場合であ
っても、その時点における設計情報をセンター側に配信
する。
線設計情報がセンター側の伝送配線管理システム２０に
随時蓄積される。各伝送配線設計システム２１〜２３の
配線設計情報は、その設計の途中でも伝送配線管理シス
テム２０に逐次配信され、上述した実際の配線設計の設
計情報として蓄積されていく。また、各伝送配線設計シ
ステム２１〜２３はその設計状態が一部未定の場合であ
っても、その時点における設計情報をセンター側に配信
する。
【００３９】例えば、部品配置状態において実線長が不
明の場合に、そのマンハッタン長を線長として配信す
る。また、ビアホールの仕様とその接続層が未定の場合
や採用するシートコネクタの列数等が未定の場合に、考
えられる最大の値やデフォルト値が配信される。センタ
ー側の情報は、配線設計作業中でも各伝送配線設計シス
テム２１〜２３から参照でき、配線設計の参考とされ
る。
明の場合に、そのマンハッタン長を線長として配信す
る。また、ビアホールの仕様とその接続層が未定の場合
や採用するシートコネクタの列数等が未定の場合に、考
えられる最大の値やデフォルト値が配信される。センタ
ー側の情報は、配線設計作業中でも各伝送配線設計シス
テム２１〜２３から参照でき、配線設計の参考とされ
る。
【００４０】図１６〜１８には、上述した伝送配線設計
システム２１〜２３における配線設計及びその設計情報
の配信の一例を図式的に示している。図１６は設計情報
の配信の一例を示しており、ここではクライアント側の
伝送配線設計システム２１がＰＩＵ１の配線設計を担当
し、伝送配線設計システム２２がＢＷＢの配線設計を担
当し、そして伝送配線設計システム２３がＰＩＵ２の配
線設計を担当している。
システム２１〜２３における配線設計及びその設計情報
の配信の一例を図式的に示している。図１６は設計情報
の配信の一例を示しており、ここではクライアント側の
伝送配線設計システム２１がＰＩＵ１の配線設計を担当
し、伝送配線設計システム２２がＢＷＢの配線設計を担
当し、そして伝送配線設計システム２３がＰＩＵ２の配
線設計を担当している。
【００４１】各々の伝送配線設計システム２１〜２３
は、センター側から最初に通知される許容伝送損失値に
基づいて担当基板の配線設計を開始し、その結果得られ
た設計情報をセンター側の伝送配線管理システム２０に
逐次配信する。例えば、伝送配線設計システム２２はＢ
ＷＢの設計情報として部品情報、配線情報、ビアホール
情報等を配信する。伝送配線管理システム２０では、受
信した配信情報を全設計情報として各設計情報毎に整理
して蓄積する。
は、センター側から最初に通知される許容伝送損失値に
基づいて担当基板の配線設計を開始し、その結果得られ
た設計情報をセンター側の伝送配線管理システム２０に
逐次配信する。例えば、伝送配線設計システム２２はＢ
ＷＢの設計情報として部品情報、配線情報、ビアホール
情報等を配信する。伝送配線管理システム２０では、受
信した配信情報を全設計情報として各設計情報毎に整理
して蓄積する。
【００４２】図１７には伝送配線設計システム２１にお
けるＰＩＵ１の配線設計の具体例を、そして図１８には
その配線設計の結果得られたＰＩＵ１設計情報の一例を
示している。図１７には、送信ＬＳＩ４とシートコネク
タ３とを接続する配線情報（ネットＮｏ．Ｓｉｇｎａｌ
−１）が示されており、それらは図１８に示すＰＩＵ１
設計情報一覧のネットＮｏ．Ｓｉｇｎａｌ−１の行に各
情報項目として示されている。
けるＰＩＵ１の配線設計の具体例を、そして図１８には
その配線設計の結果得られたＰＩＵ１設計情報の一例を
示している。図１７には、送信ＬＳＩ４とシートコネク
タ３とを接続する配線情報（ネットＮｏ．Ｓｉｇｎａｌ
−１）が示されており、それらは図１８に示すＰＩＵ１
設計情報一覧のネットＮｏ．Ｓｉｇｎａｌ−１の行に各
情報項目として示されている。
【００４３】例えば、使用する送信ＬＳＩ４のタイプは
ＬＳＩ−Ａであり、使用するシートコネクタ３のタイプ
はＣＮ−Ａの２列ペアである。また、送信ＬＳＩ４とビ
アホールＶＩＡ１との間の配線１は配線層がＬ６（表
層）で配線長が１５ｍｍであり、ビアホールＶＩＡ１と
ビアホールＶＩＡ２との間の配線２は配線層がＬ３（内
層）で配線長が１２４ｍｍである。そして、ビアホール
ＶＩＡ１及びビアホールＶＩＡ２のいずれも主幹長は
２．０５ｍｍ及び分岐長は０．２７ｍｍである。配線情
報であるネットＮｏ．Ｓｉｇｎａｌ−１に関するこれら
の情報は、ＰＩＵ１の設計情報としてセンター側に配信
される。
ＬＳＩ−Ａであり、使用するシートコネクタ３のタイプ
はＣＮ−Ａの２列ペアである。また、送信ＬＳＩ４とビ
アホールＶＩＡ１との間の配線１は配線層がＬ６（表
層）で配線長が１５ｍｍであり、ビアホールＶＩＡ１と
ビアホールＶＩＡ２との間の配線２は配線層がＬ３（内
層）で配線長が１２４ｍｍである。そして、ビアホール
ＶＩＡ１及びビアホールＶＩＡ２のいずれも主幹長は
２．０５ｍｍ及び分岐長は０．２７ｍｍである。配線情
報であるネットＮｏ．Ｓｉｇｎａｌ−１に関するこれら
の情報は、ＰＩＵ１の設計情報としてセンター側に配信
される。
【００４４】（５）次にステップＳ１０５では、センタ
ー側の伝送配線管理システム２０が設計伝送損失計算を
行なう。伝送配線管理システム２０は、配信される設計
情報と前述した共通ライブラリからの情報とにより、Ｐ
ＩＵやＢＷＢ等の全部品の設計情報を集計し、全ての基
板にわたる伝送路全長の伝送損失量を「設計伝送損失」
として算出する。伝送損失の算出タイミングは、配信さ
れた設計情報を受信するごとに実施し、常に最新の設計
状態の損失値が計算される。伝送損失計算は、対象のネ
ット（ネットＮｏ．ｘｘｘｘ）全てにわたって同様に行
われる。
ー側の伝送配線管理システム２０が設計伝送損失計算を
行なう。伝送配線管理システム２０は、配信される設計
情報と前述した共通ライブラリからの情報とにより、Ｐ
ＩＵやＢＷＢ等の全部品の設計情報を集計し、全ての基
板にわたる伝送路全長の伝送損失量を「設計伝送損失」
として算出する。伝送損失の算出タイミングは、配信さ
れた設計情報を受信するごとに実施し、常に最新の設計
状態の損失値が計算される。伝送損失計算は、対象のネ
ット（ネットＮｏ．ｘｘｘｘ）全てにわたって同様に行
われる。
【００４５】以降の処理で、各基板を組合せた全長の設
計伝送路損失を算出した結果、許容伝送損失値が設計伝
送損失値以上であれば設計は完了する。反対に、許容伝
送損失値が設計伝送損失値未満であれば、各クライアン
トに対して配線設計の改善通知がなされる。
計伝送路損失を算出した結果、許容伝送損失値が設計伝
送損失値以上であれば設計は完了する。反対に、許容伝
送損失値が設計伝送損失値未満であれば、各クライアン
トに対して配線設計の改善通知がなされる。
【００４６】全伝送路の損失計算は次のように行なわれ
る。センター側ではこれを設計伝送損失値として算出す
る。 全伝送路損失〔dB〕＝ PIU1損失〔dB〕 ＋ BWB損失〔d
B〕 ＋ PIU2損失〔dB〕 PIU1損失〔dB〕 ＝ 配線損失〔dB〕 ＋ VIA損失〔dB〕
＋ CN損失〔dB〕
る。センター側ではこれを設計伝送損失値として算出す
る。 全伝送路損失〔dB〕＝ PIU1損失〔dB〕 ＋ BWB損失〔d
B〕 ＋ PIU2損失〔dB〕 PIU1損失〔dB〕 ＝ 配線損失〔dB〕 ＋ VIA損失〔dB〕
＋ CN損失〔dB〕
【００４７】ここで、
配線損失〔dB〕 ＝表層全配線長〔mm〕×表層損失係数
〔dB/mm〕＋内層全配線長〔mm〕×内層損失係数〔dB/m
m〕 VIA損失〔dB〕 ＝VIA1主幹長〔mm〕×VIA主幹長損失係
数〔dB/mm〕＋VIA1分岐長〔mm〕×VIA分岐長損失係数
〔dB/mm〕＋VIA2主幹長〔mm〕×VIA主幹長損失係数〔dB
/mm〕＋VIA2分岐長〔mm〕×VIA分岐長損失係数〔dB/m
m〕 CN損失〔dB〕 ＝使用数〔個〕×使用CN(列)損失係数〔d
B/個〕 である。
〔dB/mm〕＋内層全配線長〔mm〕×内層損失係数〔dB/m
m〕 VIA損失〔dB〕 ＝VIA1主幹長〔mm〕×VIA主幹長損失係
数〔dB/mm〕＋VIA1分岐長〔mm〕×VIA分岐長損失係数
〔dB/mm〕＋VIA2主幹長〔mm〕×VIA主幹長損失係数〔dB
/mm〕＋VIA2分岐長〔mm〕×VIA分岐長損失係数〔dB/m
m〕 CN損失〔dB〕 ＝使用数〔個〕×使用CN(列)損失係数〔d
B/個〕 である。
【００４８】全伝送路の損失計算は、伝送配線設計シス
テム２１〜２３がそれぞれ担当する各基板毎の損失量を
算出してそれらの集計によって求められる。以下に、前
述したＰＩＵ１のネットＮｏ．Ｓｉｇｎａｌ−１の全伝
送路損失計算の具体例を示す。なお、この計算で用いる
値には図１３〜１５に示す値を使用する。
テム２１〜２３がそれぞれ担当する各基板毎の損失量を
算出してそれらの集計によって求められる。以下に、前
述したＰＩＵ１のネットＮｏ．Ｓｉｇｎａｌ−１の全伝
送路損失計算の具体例を示す。なお、この計算で用いる
値には図１３〜１５に示す値を使用する。
【００４９】先ず、配線損失、ＶＩＡ損失、及びＣＮ損
失のそれぞれについて算出する。 配線損失〔dB〕＝表層全配線長15〔mm〕×表層損失係数
0.02〔dB/mm〕＋内層全配線長124〔mm〕×内層損失係数
0.02〔dB/mm〕＝2.78〔dB〕 VIA損失〔dB〕 ＝VIA1主幹長2.05〔mm〕× VIA主幹長損
失係数0.01〔dB/mm〕＋VIA1分岐長0.27〔mm〕× VIA分
岐長損失係数0.10〔dB/mm〕＋VIA2主幹長2.05〔mm〕×
VIA主幹長損失係数0.01〔dB/mm〕＋VIA2分岐長0.27〔m
m〕× VIA分岐長損失係数0.10〔dB/mm〕＝0.095〔dB〕 CN損失〔dB〕 ＝使用数1〔個〕×使用CN(列)損失係数
0.6〔dB/個〕＝0.6〔dB〕
失のそれぞれについて算出する。 配線損失〔dB〕＝表層全配線長15〔mm〕×表層損失係数
0.02〔dB/mm〕＋内層全配線長124〔mm〕×内層損失係数
0.02〔dB/mm〕＝2.78〔dB〕 VIA損失〔dB〕 ＝VIA1主幹長2.05〔mm〕× VIA主幹長損
失係数0.01〔dB/mm〕＋VIA1分岐長0.27〔mm〕× VIA分
岐長損失係数0.10〔dB/mm〕＋VIA2主幹長2.05〔mm〕×
VIA主幹長損失係数0.01〔dB/mm〕＋VIA2分岐長0.27〔m
m〕× VIA分岐長損失係数0.10〔dB/mm〕＝0.095〔dB〕 CN損失〔dB〕 ＝使用数1〔個〕×使用CN(列)損失係数
0.6〔dB/個〕＝0.6〔dB〕
【００５０】その結果、ＰＩＵ１の損失は、上記配線損
失値、ＶＩＡ損失値、及びＣＮ損失値の合計値３．４７
５ｄＢで求められる。同様に、ネットＮｏ．Ｓｉｇｎａ
ｌ−１の信号に関する他の伝送配線設計システム２１〜
２３が担当するＢＷＢ及びＰＩＵ２の各伝送路の損失を
算出し、それらを全て合計することで全伝送路損失が求
まる。
失値、ＶＩＡ損失値、及びＣＮ損失値の合計値３．４７
５ｄＢで求められる。同様に、ネットＮｏ．Ｓｉｇｎａ
ｌ−１の信号に関する他の伝送配線設計システム２１〜
２３が担当するＢＷＢ及びＰＩＵ２の各伝送路の損失を
算出し、それらを全て合計することで全伝送路損失が求
まる。
【００５１】図１９には、上記の計算によって求めた設
計伝送損失値の一例、及びそれらを許容伝送損失と比較
した良否判断の一例を示している。例えば、ネットＮ
ｏ．Ｓｉｇｎａｌ−１に関して、上述したようにＰＩＵ
１の損失は３．４７５ｄＢである。また、ＢＷＢの損失
が６ｄＢ及びＰＩＵ２の損失が２．５２５ｄＢより、ネ
ットＮｏ．Ｓｉｇｎａｌ−１の設計伝送損失は、それら
を合計して１２ｄＢと求まる。この場合、設計伝送損失
はその許容伝送損失値１２．０４ｄＢよりも小さいため
その判定結果は「Ｇｏｏｄ」となる。
計伝送損失値の一例、及びそれらを許容伝送損失と比較
した良否判断の一例を示している。例えば、ネットＮ
ｏ．Ｓｉｇｎａｌ−１に関して、上述したようにＰＩＵ
１の損失は３．４７５ｄＢである。また、ＢＷＢの損失
が６ｄＢ及びＰＩＵ２の損失が２．５２５ｄＢより、ネ
ットＮｏ．Ｓｉｇｎａｌ−１の設計伝送損失は、それら
を合計して１２ｄＢと求まる。この場合、設計伝送損失
はその許容伝送損失値１２．０４ｄＢよりも小さいため
その判定結果は「Ｇｏｏｄ」となる。
【００５２】（６）次に、ステップＳ１０６ではこれま
でに算出した設計伝送損失値を公開する。センター側の
伝送配線管理システム２０は、上述した設計伝送損失値
がクライアント側の伝送配線設計システム２１〜２３か
らもいつでも参照できるようにしておく。公開される情
報は計算のたびに最新の状態に更新される。
でに算出した設計伝送損失値を公開する。センター側の
伝送配線管理システム２０は、上述した設計伝送損失値
がクライアント側の伝送配線設計システム２１〜２３か
らもいつでも参照できるようにしておく。公開される情
報は計算のたびに最新の状態に更新される。
【００５３】（７）ステップＳ１０７では、許容伝送損
失値と設計伝送損失値との比較によって良否判定を行な
う。伝送配線管理システム２０は、設計伝送損失値が算
出されると最初に設定した許容伝送損失値と比較して
「Ｇｏｏｄ」又は「Ｎｏ Ｇｏｏｄ」の判断を行なう。
この比較は対象となる全てのネット（ネットＮｏ．ｘｘ
ｘ）について実行される（図１９参照）。
失値と設計伝送損失値との比較によって良否判定を行な
う。伝送配線管理システム２０は、設計伝送損失値が算
出されると最初に設定した許容伝送損失値と比較して
「Ｇｏｏｄ」又は「Ｎｏ Ｇｏｏｄ」の判断を行なう。
この比較は対象となる全てのネット（ネットＮｏ．ｘｘ
ｘ）について実行される（図１９参照）。
【００５４】（８）ステップＳ１０８では、これまでの
算出情報に基づいて各基板の許容値を見直す。そのた
め、各伝送配線設計システム２１〜２３に設計値と許容
値との比較結果を通知する際に、併せて各基板の配線設
計状態と関連する必要な設計変更案も提示する。例え
ば、「あなたの担当の基板の現状の損失量ＸＸｄＢをＹ
ＹｄＢまで抑えなさい」や「ＣＮのピン配列を１列目か
ら２列目のペア線に変更しなさい」等のメッセージが対
応する伝送配線設計システム２１〜２３のディスプレイ
上に表示される。
算出情報に基づいて各基板の許容値を見直す。そのた
め、各伝送配線設計システム２１〜２３に設計値と許容
値との比較結果を通知する際に、併せて各基板の配線設
計状態と関連する必要な設計変更案も提示する。例え
ば、「あなたの担当の基板の現状の損失量ＸＸｄＢをＹ
ＹｄＢまで抑えなさい」や「ＣＮのピン配列を１列目か
ら２列目のペア線に変更しなさい」等のメッセージが対
応する伝送配線設計システム２１〜２３のディスプレイ
上に表示される。
【００５５】（９）ステップＳ１０９では、クライアン
ト側の伝送配線設計システム２１〜２３が通知された比
較結果や設計変更案に基づいて配線設計の調整を行な
う。伝送配線設計システム２１〜２３は、センター側か
ら参照できる設計伝送損失値やセンター側からの指示に
従って設計内容の調整及び変更を行なう。本作業は、設
計伝送損失量が許容伝送損失値を満足するまで、且つセ
ンター側からの指示がなくなるまで続行される。
ト側の伝送配線設計システム２１〜２３が通知された比
較結果や設計変更案に基づいて配線設計の調整を行な
う。伝送配線設計システム２１〜２３は、センター側か
ら参照できる設計伝送損失値やセンター側からの指示に
従って設計内容の調整及び変更を行なう。本作業は、設
計伝送損失量が許容伝送損失値を満足するまで、且つセ
ンター側からの指示がなくなるまで続行される。
【００５６】（１０）ステップＳ１１０で設計が完了す
る。すなわち、ステップ９においてセンター側の伝送配
線管理システム２０が設計損失量が許容値を満足し、且
つ改善の必要が無いと判断した時に設計は完了する。
る。すなわち、ステップ９においてセンター側の伝送配
線管理システム２０が設計損失量が許容値を満足し、且
つ改善の必要が無いと判断した時に設計は完了する。
【００５７】
【発明の効果】以上説明したように、本発明によればシ
ステム全体として共通の目標値（伝送損失・遅延時間）
を設定し、部品・基板情報データベースと各ＰＣＢの設
計状態（パターン長・ビアホール数・コネクタの使用
列、等）を用いて伝送損失・遅延時間を計算し、常時目
標値と比較しながら設計することにより、従来の設計手
法では実現出来なかった３Ｇｂｐｓ／１０００ｃｈとい
った最高速ＢＷＢソリューションの設計を実現可能とし
ている。
ステム全体として共通の目標値（伝送損失・遅延時間）
を設定し、部品・基板情報データベースと各ＰＣＢの設
計状態（パターン長・ビアホール数・コネクタの使用
列、等）を用いて伝送損失・遅延時間を計算し、常時目
標値と比較しながら設計することにより、従来の設計手
法では実現出来なかった３Ｇｂｐｓ／１０００ｃｈとい
った最高速ＢＷＢソリューションの設計を実現可能とし
ている。
【００５８】また、各ＰＣＢの設計情報、システム全体
の設計情報（要求値に対するマージンの有無）、システ
ム全体から見た各ＰＣＢの設計状態をクライアント側の
システムで共有することにより、後戻りのない効率的な
開発環境が提供可能となり、さらにシステム全体として
の実現解も早期に提供可能となる。
の設計情報（要求値に対するマージンの有無）、システ
ム全体から見た各ＰＣＢの設計状態をクライアント側の
システムで共有することにより、後戻りのない効率的な
開発環境が提供可能となり、さらにシステム全体として
の実現解も早期に提供可能となる。
【図１】６００ｂｐｓ信号伝送のＢＷＢ構成の一例を示
した図である。
した図である。
【図２】６００ｂｐｓ信号伝送の配線設計マージンの一
例を示した図である。
例を示した図である。
【図３】従来の伝送配線設計システムの一例を示した図
である。
である。
【図４】３Ｇｂｐｓ信号伝送のＢＷＢ構成の一例を示し
た図である。
た図である。
【図５】３Ｇｂｐｓ信号伝送の配線設計マージンの一例
を示した図である。
を示した図である。
【図６】３Ｇｂｐｓ信号伝送の伝送損失配分の一例を示
した図である。
した図である。
【図７】図３の伝送配線設計システムによる配線長と遅
延時間との集計例を示した図である。
延時間との集計例を示した図である。
【図８】本発明による超高速ＢＷＢ伝送配線設計システ
ムの基本的な構成例を図式的に示した図である。
ムの基本的な構成例を図式的に示した図である。
【図９】本発明による超高速ＢＷＢ伝送配線設計システ
ムをその機能ブロックで示した図である。
ムをその機能ブロックで示した図である。
【図１０】本発明の超高速ＢＷＢ伝送配線設計システム
における設計情報及び設計作業の流れ（１）を図式的に
示した図である。
における設計情報及び設計作業の流れ（１）を図式的に
示した図である。
【図１１】本発明の超高速ＢＷＢ伝送配線設計システム
における設計情報及び設計作業の流れ（２）を図式的に
示した図である。
における設計情報及び設計作業の流れ（２）を図式的に
示した図である。
【図１２】ＬＳＩ素子情報一例を示した図である。
【図１３】部品基本情報の一例を示した図である。
【図１４】基板基本情報の一例を示した図である。
【図１５】基板基本情報の別の例を示した図である。
【図１６】設計情報の配信例を示した図である。
【図１７】ＰＩＵ１の配線設計の具体例を示した図であ
る。
る。
【図１８】ＰＩＵ１設計情報の一例を示した図である。
【図１９】全伝送路損失値及びその良否判断の一例を示
した図である。
した図である。
１…ＢＷＢ
２…ＰＩＵ１
３、７…シートコネクタ
４、８…ＬＳＩ
５…配線パターン
６…ＰＩＵ２
１１〜１３、２１〜２３…伝送配線設計システム
２０…伝送配線管理システム２０
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 岡田 晃
神奈川県川崎市中原区上小田中４丁目１番
１号 富士通株式会社内
Ｆターム(参考） 5B046 AA08 BA04 CA06 GA01 KA06
Claims (5)
- 【請求項１】 複数の基板からなるＢＷＢシステム全体
の配線管理を行なう管理手段と、前記管理手段と通信し
ながら前記複数の基板の各々を個別に配線設計する設計
手段と、を備えるＢＷＢ伝送配線設計システムであっ
て、 前記管理手段は、ＢＷＢシステム全体の所定の設計目標
値を前記設計手段に提示すると共に、前記設計手段から
逐次配信される設計情報に基づいて前記設計目標値の達
成可否の判断結果も提示し、 前記設計手段は、提示された前記設計目標値及び前記判
断結果を参照しながら自己の配線設計を完成させる、こ
とを特徴とするＢＷＢ伝送配線設計システム。 - 【請求項２】 前記管理手段は、さらに前記設計目標値
の達成に有用なメッセージを前記設計手段に提示する、
請求項１記載のシステム。 - 【請求項３】 前記管理手段は、前記複数の基板に渡る
信号配線の送受信端に設けられる信号伝送用ＬＳＩのＬ
ＳＩ素子情報を管理するＬＳＩ情報管理部を有し、 前記管理手段は、前記設計目標値として前記ＬＳＩ素子
情報に基づく該当信号配線の許容伝送損失値及び許容伝
送遅延時間を前記設計手段に提示する、請求項１記載の
システム。 - 【請求項４】 前記管理手段は、さらに前記ＢＷＢシス
テムで使用する部品情報を管理する部品情報管理部と、
前記ＢＷＢシステムで使用する基板情報を管理する基板
情報管理部と、を有し、 前記設計手段から逐次配信される設計情報と当該設計情
報に該当する前記部品情報及び基板情報とによって前記
複数の基板全体の設計伝送損失値及び設計伝送遅延時間
を算出し、それを前記許容伝送損失値及び許容伝送遅延
時間と比較することで前記設計目標値の達成可否の判断
を行なう、請求項３記載のシステム。 - 【請求項５】 前記ＬＳＩ情報管理部、部品情報管理
部、及び基板情報管理部は、前記設計手段から逐次配信
される設計情報をリアルタイムに収集し、随時必要な情
報の更新を行なう、請求項４記載のシステム。
Priority Applications (2)
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|---|---|---|---|
| JP2002144756A JP4063585B2 (ja) | 2002-05-20 | 2002-05-20 | Ｂｗｂ伝送配線設計システム |
| US10/299,334 US6883157B2 (en) | 2002-05-20 | 2002-11-19 | BWB transmission wiring design system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002144756A JP4063585B2 (ja) | 2002-05-20 | 2002-05-20 | Ｂｗｂ伝送配線設計システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003337841A true JP2003337841A (ja) | 2003-11-28 |
| JP4063585B2 JP4063585B2 (ja) | 2008-03-19 |
Family
ID=29417081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002144756A Expired - Fee Related JP4063585B2 (ja) | 2002-05-20 | 2002-05-20 | Ｂｗｂ伝送配線設計システム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6883157B2 (ja) |
| JP (1) | JP4063585B2 (ja) |
Cited By (5)
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| JP2006090788A (ja) * | 2004-09-22 | 2006-04-06 | Fujitsu Ltd | 伝送マージンの検証装置、その検証方法及び検証プログラム |
| JP2008129761A (ja) * | 2006-11-20 | 2008-06-05 | Nec Computertechno Ltd | 配線層決定システム、配線層決定方法、および、配線層決定プログラム。 |
| WO2009037739A1 (ja) * | 2007-09-18 | 2009-03-26 | Fujitsu Limited | プリント回路板間設計処理装置、プリント回路板間設計処理プログラムおよびプリント回路板間設計処理方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7254421B2 (en) * | 2004-04-16 | 2007-08-07 | Archteck, Inc. | Configurable wireless computer communication attenuation device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5436846A (en) * | 1990-05-29 | 1995-07-25 | Grumman Aerospace Corporation | Method of facilitating construction of a microwave system by appropriate measurements or determination of parameters of selected individual microwave components to obtain overall system power response |
| US5410551A (en) * | 1992-01-02 | 1995-04-25 | Andahl Corporation | Net verification method and apparatus |
| JPH0618619A (ja) | 1992-07-01 | 1994-01-28 | Dainippon Printing Co Ltd | 集積回路クロック信号遅れ検証方法 |
| JPH08297689A (ja) | 1995-04-26 | 1996-11-12 | Hitachi Ltd | ノイズ対策設計支援方法及びその装置 |
| JPH09274623A (ja) | 1996-04-08 | 1997-10-21 | Oki Electric Ind Co Ltd | 伝送線路シミュレーションシステムとそれを用いた伝送線路シミュレーション方法 |
| JPH1092938A (ja) * | 1996-09-10 | 1998-04-10 | Fujitsu Ltd | レイアウト方法、レイアウト装置、及び、データベース |
| US6138266A (en) * | 1997-06-16 | 2000-10-24 | Tharas Systems Inc. | Functional verification of integrated circuit designs |
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-
2002
- 2002-05-20 JP JP2002144756A patent/JP4063585B2/ja not_active Expired - Fee Related
- 2002-11-19 US US10/299,334 patent/US6883157B2/en not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| US20030217349A1 (en) | 2003-11-20 |
| US6883157B2 (en) | 2005-04-19 |
| JP4063585B2 (ja) | 2008-03-19 |
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