JPH09274623A - 伝送線路シミュレーションシステムとそれを用いた伝送線路シミュレーション方法 - Google Patents
伝送線路シミュレーションシステムとそれを用いた伝送線路シミュレーション方法Info
- Publication number
- JPH09274623A JPH09274623A JP8085483A JP8548396A JPH09274623A JP H09274623 A JPH09274623 A JP H09274623A JP 8085483 A JP8085483 A JP 8085483A JP 8548396 A JP8548396 A JP 8548396A JP H09274623 A JPH09274623 A JP H09274623A
- Authority
- JP
- Japan
- Prior art keywords
- transmission line
- circuit
- model
- simulation
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 設計上流段階の伝送線路シミュレーションに
おける精度向上と工数の削減を実現する。 【解決手段】 設計段階でシンボル化された素子と結線
が入力されると、表示制御部1は、表示部2に結線の適
用基板の物理形状と配線トポロジを表示し、結線のプロ
パティを入力部3を介して選択させる。プロパティは電
磁界シミュレータ6に与えられ、該電磁界シミュレータ
6は結線の線路定数を計算し、線路モデルを作成する。
素子シンボルは置換部5に与えられ、置換部5はデバイ
スモデルを素子ライブラリ5aから抽出する。線路モデ
ルとデバイスモデルは、組合せ部7で組合わされて評価
対象回路の等価回路が形成される。回路シミュレータ8
が、その等価回路に対して、遅延や反射特性等の伝送線
路解析を行う。
おける精度向上と工数の削減を実現する。 【解決手段】 設計段階でシンボル化された素子と結線
が入力されると、表示制御部1は、表示部2に結線の適
用基板の物理形状と配線トポロジを表示し、結線のプロ
パティを入力部3を介して選択させる。プロパティは電
磁界シミュレータ6に与えられ、該電磁界シミュレータ
6は結線の線路定数を計算し、線路モデルを作成する。
素子シンボルは置換部5に与えられ、置換部5はデバイ
スモデルを素子ライブラリ5aから抽出する。線路モデ
ルとデバイスモデルは、組合せ部7で組合わされて評価
対象回路の等価回路が形成される。回路シミュレータ8
が、その等価回路に対して、遅延や反射特性等の伝送線
路解析を行う。
Description
【0001】
【発明の属する技術分野】本発明は、基板単体及び装置
システム全体における伝送線路シミュレーションに係わ
り、部品配置条件、配布線条件の設定と、システム内の
機能分割及び性能評価等とについて、設計の上流(方式
設計、回路設計)段階で評価する伝送線路シミュレーシ
ョンシステムと、それを用いた伝送線路シミュレーショ
ン方法に関するものである。
システム全体における伝送線路シミュレーションに係わ
り、部品配置条件、配布線条件の設定と、システム内の
機能分割及び性能評価等とについて、設計の上流(方式
設計、回路設計)段階で評価する伝送線路シミュレーシ
ョンシステムと、それを用いた伝送線路シミュレーショ
ン方法に関するものである。
【0002】
【従来の技術】ボールグリッドアレイやマルチチップモ
ジュールを搭載する基板、プリント基板自体、及びバッ
クワイヤボード等の種々の基板設計、或いは装置の設計
を行うために、電子計算機が用いられる。電子計算機を
ベースにした装置設計及び基板設計において、伝送線路
解析を行う場合、(1)基板設計完了後の実配線パター
ンによって、シミュレーションを行う方法と、(2)回
路設計の前に実験、或いは直接回路シミュレーションを
行う方法と、(3)PCB−CADと回路シミュレーシ
ョンを組み合わせて行う方法とがある。ここで、(1)
〜(3)の方法の概略を説明する。
ジュールを搭載する基板、プリント基板自体、及びバッ
クワイヤボード等の種々の基板設計、或いは装置の設計
を行うために、電子計算機が用いられる。電子計算機を
ベースにした装置設計及び基板設計において、伝送線路
解析を行う場合、(1)基板設計完了後の実配線パター
ンによって、シミュレーションを行う方法と、(2)回
路設計の前に実験、或いは直接回路シミュレーションを
行う方法と、(3)PCB−CADと回路シミュレーシ
ョンを組み合わせて行う方法とがある。ここで、(1)
〜(3)の方法の概略を説明する。
【0003】(1) 実配線パターンによるシミュレー
ション 図2は、従来のシミュレーション方法(その1)を示す
図である。PCB−CADで配置・配線設計を行う前
に、遅延制限と、最大配線長規制や最大分岐長規制等の
反射ノイズ規制と、導体間隔規制や平行配線規制等のク
ロストーク制限とを、手計算、回路設計者のノウハウ或
いは従来設計の流用等で求める(図2のS1)。それら
各規制や制限が、設計ルールとしてPCB−CADに定
義される。(S2)。PCB−CADは、この設計ルー
ルに基づいて、配置・配線設計を行う(S3)。そし
て、設計完了後の実配線パターンにより、遅延及びノイ
ズシミュレーションを行う(S4)。シミュレーション
S4の結果、エラーがあれば、PCB−CADのパター
ンエディタを用いて修正を行う(S5)。エラーが無く
なるまで、シミュレーションS4と修正S5とを繰り返
す。
ション 図2は、従来のシミュレーション方法(その1)を示す
図である。PCB−CADで配置・配線設計を行う前
に、遅延制限と、最大配線長規制や最大分岐長規制等の
反射ノイズ規制と、導体間隔規制や平行配線規制等のク
ロストーク制限とを、手計算、回路設計者のノウハウ或
いは従来設計の流用等で求める(図2のS1)。それら
各規制や制限が、設計ルールとしてPCB−CADに定
義される。(S2)。PCB−CADは、この設計ルー
ルに基づいて、配置・配線設計を行う(S3)。そし
て、設計完了後の実配線パターンにより、遅延及びノイ
ズシミュレーションを行う(S4)。シミュレーション
S4の結果、エラーがあれば、PCB−CADのパター
ンエディタを用いて修正を行う(S5)。エラーが無く
なるまで、シミュレーションS4と修正S5とを繰り返
す。
【0004】(2) 実験で条件設定するシミュレーシ
ョン 図3は、従来のシミュレーション方法(その2)を示す
図である。事前の実験によってノイズ量と遅延値を把握
し(図3のS11)、最悪のケースのノイズ量と遅延値
を、回路設計時の回路図の中にプロパティとして、信号
線に与えて条件設定し(S12)、これを設計ルールと
してPCB−CADに定義する。または、(1)の方法
と同様に直接、PCB−CADに設計ルールを定義す
る。以降の処理は、(1)の方法と同じである。
ョン 図3は、従来のシミュレーション方法(その2)を示す
図である。事前の実験によってノイズ量と遅延値を把握
し(図3のS11)、最悪のケースのノイズ量と遅延値
を、回路設計時の回路図の中にプロパティとして、信号
線に与えて条件設定し(S12)、これを設計ルールと
してPCB−CADに定義する。または、(1)の方法
と同様に直接、PCB−CADに設計ルールを定義す
る。以降の処理は、(1)の方法と同じである。
【0005】(3) 回路シミュレーションによって条
件設定するシミュレーション 図4は、従来のシミュレーション方法(その3)を示す
図である。事前に回路シミュレーションでノイズ量及び
遅延値を把握し(図4のS21)、最悪のケースのノイ
ズ量と遅延値を、回路設計時の回路図の中にプロパティ
として信号線に与えて条件設定を行い(S22)。これ
を設計ルールとしてPCB−CADに定義する。また
は、(1)の方法と同様に、PCB−CADに設計ルー
ルを定義する。以降の処理は、(1)の方法と同じであ
る。
件設定するシミュレーション 図4は、従来のシミュレーション方法(その3)を示す
図である。事前に回路シミュレーションでノイズ量及び
遅延値を把握し(図4のS21)、最悪のケースのノイ
ズ量と遅延値を、回路設計時の回路図の中にプロパティ
として信号線に与えて条件設定を行い(S22)。これ
を設計ルールとしてPCB−CADに定義する。また
は、(1)の方法と同様に、PCB−CADに設計ルー
ルを定義する。以降の処理は、(1)の方法と同じであ
る。
【0006】
【発明が解決しようとする課題】しかしながら、従来の
伝送線路シミュレーション方法では、次のような課題が
あった。従来の(1)の方法で、すべての条件を手計算
で行うには、マクスウェルの電磁界方程式を解く必要が
あり、膨大な時間がかかると共に、計算違いでの間違っ
た設計条件出しにより、設計品質が劣る場合がある。そ
のため、配置・配線後の確認シミュレーションS4でエ
ラーが多発し、シミュレーションとレイアウト修正S5
を何回も繰り返すことになる。つまり、設計期間が必要
以上に伸びる。さらに、修正作業は難易度が高く、変更
できないパターンがでる可能性がある。一方、ノウハウ
によった設定では、熟練者以外はノウハウがないので、
設計者が限定されるという課題があった。
伝送線路シミュレーション方法では、次のような課題が
あった。従来の(1)の方法で、すべての条件を手計算
で行うには、マクスウェルの電磁界方程式を解く必要が
あり、膨大な時間がかかると共に、計算違いでの間違っ
た設計条件出しにより、設計品質が劣る場合がある。そ
のため、配置・配線後の確認シミュレーションS4でエ
ラーが多発し、シミュレーションとレイアウト修正S5
を何回も繰り返すことになる。つまり、設計期間が必要
以上に伸びる。さらに、修正作業は難易度が高く、変更
できないパターンがでる可能性がある。一方、ノウハウ
によった設定では、熟練者以外はノウハウがないので、
設計者が限定されるという課題があった。
【0007】従来の(2)の方法では、基板の物理構造
或いは適用デバイスごとに実験基板を開発する必要があ
るため、実験基板の設計・製造コストが増大すると共
に、その実験工数が増大するという問題があった。従来
の(3)の方法では、シミュレーションモデルを人手で
SPICE記述する必要があるので、人手工数が増大す
る。人手入力ミスの可能性もあり、品質低下に繋がる可
能性があるという課題があった。
或いは適用デバイスごとに実験基板を開発する必要があ
るため、実験基板の設計・製造コストが増大すると共
に、その実験工数が増大するという問題があった。従来
の(3)の方法では、シミュレーションモデルを人手で
SPICE記述する必要があるので、人手工数が増大す
る。人手入力ミスの可能性もあり、品質低下に繋がる可
能性があるという課題があった。
【0008】
【課題を解決するための手段】第1及び第2の発明は、
前記課題を解決するために、伝送線路シミュレーション
システムにおいて、次のような入力部、表示手段、電磁
界シミュレータ、置換部、組合せ部、及び回路シミュレ
ータを備えている。入力部は、設計上流段階の評価対象
回路の素子シンボルと該素子シンボルに接続された結線
とを入力する機能を有している。表示手段は、結線用ラ
インを配置する適用基板の断面における物理形状及び寸
法と該結線用ラインの配線方法とをそれぞれ選択設定さ
せるためのプロパティメニューを表示するものである。
電磁界シミュレータは、プロパティメニューの表示の結
果で設定されたプロパティに基づき線路定数を計算し、
結線に対応する線路モデルを求めるものである。置換部
は、予め素子の特性を示すデバイスモデルを複数格納し
た素子ライブリから、素子シンボルに対応するデバイス
モデルを抽出し、入力された素子シンボルを抽出したデ
バイスモデルに置換える機能を有している。組合せ部
は、線路モデルとデバイスモデルとを組合せて評価対象
回路の等価回路を作成する構成である。回路シミュレー
タは、等価回路に対する伝送線路解析を行うものであ
る。
前記課題を解決するために、伝送線路シミュレーション
システムにおいて、次のような入力部、表示手段、電磁
界シミュレータ、置換部、組合せ部、及び回路シミュレ
ータを備えている。入力部は、設計上流段階の評価対象
回路の素子シンボルと該素子シンボルに接続された結線
とを入力する機能を有している。表示手段は、結線用ラ
インを配置する適用基板の断面における物理形状及び寸
法と該結線用ラインの配線方法とをそれぞれ選択設定さ
せるためのプロパティメニューを表示するものである。
電磁界シミュレータは、プロパティメニューの表示の結
果で設定されたプロパティに基づき線路定数を計算し、
結線に対応する線路モデルを求めるものである。置換部
は、予め素子の特性を示すデバイスモデルを複数格納し
た素子ライブリから、素子シンボルに対応するデバイス
モデルを抽出し、入力された素子シンボルを抽出したデ
バイスモデルに置換える機能を有している。組合せ部
は、線路モデルとデバイスモデルとを組合せて評価対象
回路の等価回路を作成する構成である。回路シミュレー
タは、等価回路に対する伝送線路解析を行うものであ
る。
【0009】第3の発明は、伝送線路シミュレーション
方法において、基板の回路設計段階で作成した回路図の
クリティカルネットに対し、第1の発明または第2の発
明の伝送線路シミュレーションシステムを用いて伝送線
路解析を行い、規格を満足する結線の配線条件を決定し
た後、該配線条件を、実際の基板のレイアウトを行うレ
イアウトツールに対して定義するようにしている。第4
の発明は、伝送線路シミュレーション方法において、設
計された論理回路図中のすべてのネットに対し、第1の
発明または第2の発明の伝送線路シミュレーションシス
テムを用いて伝送線路解析を行い、線路遅延と反射とク
ロストークを含んだ信号伝送波形をそれぞれ求め、該信
号伝送波形を論理シミュレーションのテストパターンと
して使用するようにしている。
方法において、基板の回路設計段階で作成した回路図の
クリティカルネットに対し、第1の発明または第2の発
明の伝送線路シミュレーションシステムを用いて伝送線
路解析を行い、規格を満足する結線の配線条件を決定し
た後、該配線条件を、実際の基板のレイアウトを行うレ
イアウトツールに対して定義するようにしている。第4
の発明は、伝送線路シミュレーション方法において、設
計された論理回路図中のすべてのネットに対し、第1の
発明または第2の発明の伝送線路シミュレーションシス
テムを用いて伝送線路解析を行い、線路遅延と反射とク
ロストークを含んだ信号伝送波形をそれぞれ求め、該信
号伝送波形を論理シミュレーションのテストパターンと
して使用するようにしている。
【0010】第1及び第2の発明によれば、以上のよう
に伝送線路シミュレーションシステムを構成したので、
入力部により、入力された評価対象回路の素子シンボル
と結線が入力される。表示手段により、適用基板の断面
における物理形状及び寸法と配線方法とを設定するため
のプロパティメニューが表示される。プロパティメニュ
ーの表示の結果で設定されたプロパティに基づき、電磁
界シミュレータより、結線に対応する線路モデルが求め
らる。一方、置換部により、入力されている素子シンボ
ルに対応するデバイスモデルが抽出され、該素子シンボ
ルがデバイスモデルに置換される。組合せ部は、線路モ
デルとデバイスモデルとを組合せて評価対象回路の等価
回路を作成する。そして、回路シミュレータにより、そ
の等価回路に対する伝送線路解析が行われる。
に伝送線路シミュレーションシステムを構成したので、
入力部により、入力された評価対象回路の素子シンボル
と結線が入力される。表示手段により、適用基板の断面
における物理形状及び寸法と配線方法とを設定するため
のプロパティメニューが表示される。プロパティメニュ
ーの表示の結果で設定されたプロパティに基づき、電磁
界シミュレータより、結線に対応する線路モデルが求め
らる。一方、置換部により、入力されている素子シンボ
ルに対応するデバイスモデルが抽出され、該素子シンボ
ルがデバイスモデルに置換される。組合せ部は、線路モ
デルとデバイスモデルとを組合せて評価対象回路の等価
回路を作成する。そして、回路シミュレータにより、そ
の等価回路に対する伝送線路解析が行われる。
【0011】第3の発明によれば、基板の回路設計段階
で作成した回路図のクリティカルネットに対し、第1ま
たは第2の発明の伝送線路シミュレーションシステムが
用いられ、伝送線路解析が行われる。伝送線路解析の結
果から、規格を満足する結線の配線条件が決定され、該
配線条件がレイアウトツールに定義される。第4の発明
によれば、設計された論理回路図中のすべてのネットに
対し、第1の発明または第2の発明の伝送線路シミュレ
ーションシステムが用いられ、伝送線路解析が行われ
る。伝送線路解析の結果、線路遅延と反射とクロストー
クを含んだ信号伝送波形がそれぞれ求められ、それが論
理シミュレーションのテストパターンとして使用され
る。従って、前記課題が解決できるのである。
で作成した回路図のクリティカルネットに対し、第1ま
たは第2の発明の伝送線路シミュレーションシステムが
用いられ、伝送線路解析が行われる。伝送線路解析の結
果から、規格を満足する結線の配線条件が決定され、該
配線条件がレイアウトツールに定義される。第4の発明
によれば、設計された論理回路図中のすべてのネットに
対し、第1の発明または第2の発明の伝送線路シミュレ
ーションシステムが用いられ、伝送線路解析が行われ
る。伝送線路解析の結果、線路遅延と反射とクロストー
クを含んだ信号伝送波形がそれぞれ求められ、それが論
理シミュレーションのテストパターンとして使用され
る。従って、前記課題が解決できるのである。
【0012】
【発明の実施の形態】第1の実施形態 図1は、本発明の第1の実施形態を示すスケマティック
キャプチャの構成ブロック図である。装置や基板の設計
の上流において、伝送線路シミュレーションでそれらの
性能評価及び雑音解析を行う場合、バックパネル、コネ
クタ及びケーブルを介しての基板間のシミュレーション
を行う必要がある。図1のスケマティックキャプチャ
は、伝送線路シミュレーションシステムであり、従来人
手でコーディングしていた評価回路モデルを、自動的に
作成することができる。
キャプチャの構成ブロック図である。装置や基板の設計
の上流において、伝送線路シミュレーションでそれらの
性能評価及び雑音解析を行う場合、バックパネル、コネ
クタ及びケーブルを介しての基板間のシミュレーション
を行う必要がある。図1のスケマティックキャプチャ
は、伝送線路シミュレーションシステムであり、従来人
手でコーディングしていた評価回路モデルを、自動的に
作成することができる。
【0013】このスケマティックキャプチャは、表示制
御部1を備えている。表示制御部1には、該表示制御部
1と相俟って表示手段を構成する表示部2と、設計上流
段階の素子シンボルと結線等を入力する入力部3が、接
続されている。表示制御部1は、入力部3から入力され
た情報に基づき、表示部2の表示内容を制御するもので
あり、表示制御部1の出力側に、情報管理部4が接続さ
れている。情報管理部4に、置換部5と電磁界シミュレ
ータ6が接続されている。置換部5は、素子ライブラリ
5aから素子やコネクタのデバイスモデルである等価回
路を得るようになっている。素子ライブラリ5aは、予
め、各素子シンボルに対応して等価回路化されたデバイ
スモデルを格納するとともに、3次元の電磁界シミュレ
ーションで挿入損失特性を得ることのできるL型、π型
またはT型のラダーモデルもしくはSパラメータで形成
されたコネクタの等価モデルも格納している。置換部5
と電磁界シミュレータ6の出力側が組合せ部7に接続さ
れている。組合せ部7には、回路シミュレータ8が接続
されている。
御部1を備えている。表示制御部1には、該表示制御部
1と相俟って表示手段を構成する表示部2と、設計上流
段階の素子シンボルと結線等を入力する入力部3が、接
続されている。表示制御部1は、入力部3から入力され
た情報に基づき、表示部2の表示内容を制御するもので
あり、表示制御部1の出力側に、情報管理部4が接続さ
れている。情報管理部4に、置換部5と電磁界シミュレ
ータ6が接続されている。置換部5は、素子ライブラリ
5aから素子やコネクタのデバイスモデルである等価回
路を得るようになっている。素子ライブラリ5aは、予
め、各素子シンボルに対応して等価回路化されたデバイ
スモデルを格納するとともに、3次元の電磁界シミュレ
ーションで挿入損失特性を得ることのできるL型、π型
またはT型のラダーモデルもしくはSパラメータで形成
されたコネクタの等価モデルも格納している。置換部5
と電磁界シミュレータ6の出力側が組合せ部7に接続さ
れている。組合せ部7には、回路シミュレータ8が接続
されている。
【0014】図5は、図1のスケマティックキャプチャ
のハードウエア構成例を示す図である。図1のスケマテ
ィックキャプチャは、例えば図5のように、プロセッサ
11を備えている。プロセッサ11は表示制御部1、情
報管理部4、置換部5、電磁界シミュレータ6、組合せ
部7、及び回路シミュレータ8を構成するものである。
プロセッサ11を中心にしてグラフィックディスプレイ
12と、マウス13aを接続したキーボード13bと、
ディスク装置14とで構成されている。グラフィックデ
ィスプレイ12が表示部2であり、マウス13aとキー
ボード13bが入力部3に相当する。スケマティックキ
ャプチャは、例えばローカルエリアネットワーク15に
接続されている。
のハードウエア構成例を示す図である。図1のスケマテ
ィックキャプチャは、例えば図5のように、プロセッサ
11を備えている。プロセッサ11は表示制御部1、情
報管理部4、置換部5、電磁界シミュレータ6、組合せ
部7、及び回路シミュレータ8を構成するものである。
プロセッサ11を中心にしてグラフィックディスプレイ
12と、マウス13aを接続したキーボード13bと、
ディスク装置14とで構成されている。グラフィックデ
ィスプレイ12が表示部2であり、マウス13aとキー
ボード13bが入力部3に相当する。スケマティックキ
ャプチャは、例えばローカルエリアネットワーク15に
接続されている。
【0015】図6は、図1による伝送線路シミュレーシ
ョンの評価対象回路を示す斜視図であり、図7(a),
(b)は、図1の動作原理を説明する図である。図7
(a)は図6のシンボル表現であり、同図(b)はプロ
パティメニューである。これらの図6及び図7(a),
(b)を参照しつつ、スケマティックキャプチャを用い
た伝送線路シミュレーションを説明する。図6のよう
に、プリント基板A上のドライバIC21とプリント基
板B上のレシーバIC22とをコネクタ23を介して接
続する場合、それらをシンボル化すると図7(a)のよ
うになる。設計上流段階で図7(a)に対応する情報を
入力部3を介して、スケマティックキャプチャに入力す
ると、表示制御部1は、表示部2であるディスプレイ1
2を制御して、図7(b)に示す伝送線路プロパティメ
ニューを表示する。
ョンの評価対象回路を示す斜視図であり、図7(a),
(b)は、図1の動作原理を説明する図である。図7
(a)は図6のシンボル表現であり、同図(b)はプロ
パティメニューである。これらの図6及び図7(a),
(b)を参照しつつ、スケマティックキャプチャを用い
た伝送線路シミュレーションを説明する。図6のよう
に、プリント基板A上のドライバIC21とプリント基
板B上のレシーバIC22とをコネクタ23を介して接
続する場合、それらをシンボル化すると図7(a)のよ
うになる。設計上流段階で図7(a)に対応する情報を
入力部3を介して、スケマティックキャプチャに入力す
ると、表示制御部1は、表示部2であるディスプレイ1
2を制御して、図7(b)に示す伝送線路プロパティメ
ニューを表示する。
【0016】伝送線路プロパティメニューには、伝送線
路を適用する基板の断面(クロスセクション)における
物理的形状の型が示され、例えばマウス13aでクリッ
ク選択できるようになっている。その上、ラインの幅
W、厚さT、接地層からの距離H等及び比誘電率εr等
も、入力できる表示になっている。さらに、配線方法の
例と配線長等が、配線トポロジとして表示される。オペ
レータは、表示されたプロパティメニューに対して、マ
ウス13aでクリック選択するか、キーボード13bで
条件入力するかして、結線のプロパティを設定して付与
する。この付与されたプロパティとドライバIC21と
レシーバIC22の情報が情報管理部4に与えられる。
情報管理部4は、ドライバIC21とレシーバIC22
の情報を置換部5に渡す。置換部5は、予め、各素子シ
ンボルに対応して等価回路化されたデバイスモデルを格
納している素子ライブラリ5aから、各IC21,22
に対応するモデルと、コネクタ23に対応するモデルを
抽出する。一方、付与されたプロパティは、情報管理部
4から電磁界シミュレータ6に渡される。電磁界シミュ
レータ6は、プロパティの基板情報等に基づいた計算
で、結線の線路定数R,L,G,Cを求め、これを線路
モデルとする。
路を適用する基板の断面(クロスセクション)における
物理的形状の型が示され、例えばマウス13aでクリッ
ク選択できるようになっている。その上、ラインの幅
W、厚さT、接地層からの距離H等及び比誘電率εr等
も、入力できる表示になっている。さらに、配線方法の
例と配線長等が、配線トポロジとして表示される。オペ
レータは、表示されたプロパティメニューに対して、マ
ウス13aでクリック選択するか、キーボード13bで
条件入力するかして、結線のプロパティを設定して付与
する。この付与されたプロパティとドライバIC21と
レシーバIC22の情報が情報管理部4に与えられる。
情報管理部4は、ドライバIC21とレシーバIC22
の情報を置換部5に渡す。置換部5は、予め、各素子シ
ンボルに対応して等価回路化されたデバイスモデルを格
納している素子ライブラリ5aから、各IC21,22
に対応するモデルと、コネクタ23に対応するモデルを
抽出する。一方、付与されたプロパティは、情報管理部
4から電磁界シミュレータ6に渡される。電磁界シミュ
レータ6は、プロパティの基板情報等に基づいた計算
で、結線の線路定数R,L,G,Cを求め、これを線路
モデルとする。
【0017】図8は、図6に対応する伝送線路シミュレ
ーションモデルを示す図である。組合せ部7は、IC2
1のモデルM21とコネクタ23のモデルM23の間
に、線路定数R,L,G,Cの求められた線路モデルL
Aを挿入し、IC22のモデルM22とコネクタ23の
モデルM23の間に、線路定数R,L,G,Cの求めら
れた線路モデルLBを挿入する。これにより、図6に対
応する伝送線路シミュレーションモデルが、図8のよう
に組立てられる。伝送線路シミュレーションモデルは、
例えばトランジスタの入出力バッファ回路や、ビヘイビ
アモデルで表現される。
ーションモデルを示す図である。組合せ部7は、IC2
1のモデルM21とコネクタ23のモデルM23の間
に、線路定数R,L,G,Cの求められた線路モデルL
Aを挿入し、IC22のモデルM22とコネクタ23の
モデルM23の間に、線路定数R,L,G,Cの求めら
れた線路モデルLBを挿入する。これにより、図6に対
応する伝送線路シミュレーションモデルが、図8のよう
に組立てられる。伝送線路シミュレーションモデルは、
例えばトランジスタの入出力バッファ回路や、ビヘイビ
アモデルで表現される。
【0018】図9(a)〜(d)は、図8のモデルに対
する伝送特性の解析結果を示す図であり、図9(a)
は、対象回路の等価回路、同図(b)は反射特性、同図
(c)はクロストークノイズ評価、及び同図(d)が損
失評価を、それぞれ示している。伝送線路シミュレーシ
ョンモデルに対し、回路シミュレータ8は、反射特性評
価とクロストークノイズ評価と損失評価等の伝送線路解
析を行う。図9(b)のように、反射特性評価では、ド
ライバIC21における図9(a)の測定点P1での波
形と、レシーバIC22における測定点P2での波形が
時間情報とともに得られる。クロストークノイズ評価で
は、図9(c)のように、パターン間隔と遠端クロスト
ーク電圧の間の関係が得られる。損失評価では、図9
(d)のように、パターン長とレシーバ電圧間の関係が
得られる。
する伝送特性の解析結果を示す図であり、図9(a)
は、対象回路の等価回路、同図(b)は反射特性、同図
(c)はクロストークノイズ評価、及び同図(d)が損
失評価を、それぞれ示している。伝送線路シミュレーシ
ョンモデルに対し、回路シミュレータ8は、反射特性評
価とクロストークノイズ評価と損失評価等の伝送線路解
析を行う。図9(b)のように、反射特性評価では、ド
ライバIC21における図9(a)の測定点P1での波
形と、レシーバIC22における測定点P2での波形が
時間情報とともに得られる。クロストークノイズ評価で
は、図9(c)のように、パターン間隔と遠端クロスト
ーク電圧の間の関係が得られる。損失評価では、図9
(d)のように、パターン長とレシーバ電圧間の関係が
得られる。
【0019】回路シミュレータ8による伝送線路解析の
結果から、動作特性等に要求されている性能を満足でき
るかどうかが判定できる。また、伝送線路解析の結果か
ら、図6の構成を実現するためのレイアウト条件の配布
線基準を設定できるようになる。さらに、反射やクロス
トーク等の雑音評価を行い、雑音による誤動作を防止す
るための配線条件を設計の上流で決定することも可能で
あり、後工程での品質低下を避けることができる。以上
のように、この第1の実施形態では、表示制御部1、表
示部2、入力部3、情報管理部4、置換部5、電磁界シ
ミュレータ6、及び組合せ部7を備え、ライブラリ5a
を参照して素子やコネクタの等価回路を抽出し、伝送線
路プロパティメニューを表示して線路定数を求め、伝送
線路シミュレーションモデルを自動的に作成するように
している。そのため、解析精度が良く設計品質が向上す
る。配布線基準の作成期間が大幅に短縮できる。配布線
基準の品質向上により、配置配線後のエラー件数を減ず
る等の利点があるばかりでなく、さらに、トータルの設
計期間が大幅に削減できるという利点がある。
結果から、動作特性等に要求されている性能を満足でき
るかどうかが判定できる。また、伝送線路解析の結果か
ら、図6の構成を実現するためのレイアウト条件の配布
線基準を設定できるようになる。さらに、反射やクロス
トーク等の雑音評価を行い、雑音による誤動作を防止す
るための配線条件を設計の上流で決定することも可能で
あり、後工程での品質低下を避けることができる。以上
のように、この第1の実施形態では、表示制御部1、表
示部2、入力部3、情報管理部4、置換部5、電磁界シ
ミュレータ6、及び組合せ部7を備え、ライブラリ5a
を参照して素子やコネクタの等価回路を抽出し、伝送線
路プロパティメニューを表示して線路定数を求め、伝送
線路シミュレーションモデルを自動的に作成するように
している。そのため、解析精度が良く設計品質が向上す
る。配布線基準の作成期間が大幅に短縮できる。配布線
基準の品質向上により、配置配線後のエラー件数を減ず
る等の利点があるばかりでなく、さらに、トータルの設
計期間が大幅に削減できるという利点がある。
【0020】第2の実施形態 基板の回路設計途中において、クロックや制御信号等を
伝達するクリティカルネットに対して、伝送線路シミュ
レーションによる基板内の雑音解析を行う場合と、伝送
線路波形による論理シミュレーションを行う場合とがあ
る。従来は、設計者のノウハウ、或いは、厳しい設計ル
ールを与えることで安全サイドの設計を行っていた。こ
れは、過剰品質になると共に設計難易度が増すので、設
計期間が増大する原因になっていた。この第2の実施形
態では、図1に示されたスケマティックキャプチャを使
用して、回路図中に直接解析パラメータをプロパティで
設定し、回路シミュレーションを行って、反射及びクロ
ストーク等の雑音評価から配線条件を決定する伝送線路
シミュレーション方法である。この伝送線路シミュレー
ション方法を、以下に説明する。図10(a)(b)
は、本発明の第2の実施形態を示すクリティカルネット
の回路図であり、図1のスケマティックキャプチャで解
析を行うクリティカルネットが示されている。図10
(a)は、クリティカルネットの回路図であり、同図
(b)が同図(a)の等価回路である。
伝達するクリティカルネットに対して、伝送線路シミュ
レーションによる基板内の雑音解析を行う場合と、伝送
線路波形による論理シミュレーションを行う場合とがあ
る。従来は、設計者のノウハウ、或いは、厳しい設計ル
ールを与えることで安全サイドの設計を行っていた。こ
れは、過剰品質になると共に設計難易度が増すので、設
計期間が増大する原因になっていた。この第2の実施形
態では、図1に示されたスケマティックキャプチャを使
用して、回路図中に直接解析パラメータをプロパティで
設定し、回路シミュレーションを行って、反射及びクロ
ストーク等の雑音評価から配線条件を決定する伝送線路
シミュレーション方法である。この伝送線路シミュレー
ション方法を、以下に説明する。図10(a)(b)
は、本発明の第2の実施形態を示すクリティカルネット
の回路図であり、図1のスケマティックキャプチャで解
析を行うクリティカルネットが示されている。図10
(a)は、クリティカルネットの回路図であり、同図
(b)が同図(a)の等価回路である。
【0021】図10(a)のように、複数のIC31〜
35を搭載する基板の回路設計段階で、例えばIC32
〜34間にクリティカルネット36がある場合、スケマ
ティックキャプチャは、そのクリティカルネット36と
該ネットに接続されたIC32〜34のシンボルに対応
する図10(b)の等価回路を作成する。つまり、スケ
マティックキャプチャは、第1の実施形態と同様にし
て、ディスプレイ12に基板の断面と配線トポロジから
なるプロパティメニューを表示させる。入力部3を使用
してクリティカルネット36のプロパティが付与され
る。さらに、スケマティックキャプチャは、入力された
設計回路に対して、図10(b)の等価回路を作成する
とともに、回路シミュレータ8を用いて、伝送線路解析
を行う。即ち、各IC31〜34のシンボルに対応した
デバイスモデルを格納しているライブラリ5aから、等
価回路化されたモデルを抽出してシンボルに置換え、プ
ロパティに基づく電磁界シミュレータ6の計算で、結線
の線路定数R,L,G,Cを求め、これを線路モデルと
する。これらを組合せ部7が合成し、図10(b)の伝
送線路シミュレーションモデルを作成する。さらに、ス
ケマティックキャプチャは、回路シミュレータ8を用い
て、反射特性評価とクロストークノイズ評価と損失評価
等の伝送線路評価等の伝送線路解析を行う。伝送線路解
析の結果、実波形に近い信号伝送波形が得られる。
35を搭載する基板の回路設計段階で、例えばIC32
〜34間にクリティカルネット36がある場合、スケマ
ティックキャプチャは、そのクリティカルネット36と
該ネットに接続されたIC32〜34のシンボルに対応
する図10(b)の等価回路を作成する。つまり、スケ
マティックキャプチャは、第1の実施形態と同様にし
て、ディスプレイ12に基板の断面と配線トポロジから
なるプロパティメニューを表示させる。入力部3を使用
してクリティカルネット36のプロパティが付与され
る。さらに、スケマティックキャプチャは、入力された
設計回路に対して、図10(b)の等価回路を作成する
とともに、回路シミュレータ8を用いて、伝送線路解析
を行う。即ち、各IC31〜34のシンボルに対応した
デバイスモデルを格納しているライブラリ5aから、等
価回路化されたモデルを抽出してシンボルに置換え、プ
ロパティに基づく電磁界シミュレータ6の計算で、結線
の線路定数R,L,G,Cを求め、これを線路モデルと
する。これらを組合せ部7が合成し、図10(b)の伝
送線路シミュレーションモデルを作成する。さらに、ス
ケマティックキャプチャは、回路シミュレータ8を用い
て、反射特性評価とクロストークノイズ評価と損失評価
等の伝送線路評価等の伝送線路解析を行う。伝送線路解
析の結果、実波形に近い信号伝送波形が得られる。
【0022】スケマティックキャプチャを使用すること
で、伝送線路解析結果の信号伝送波形は、クリティカル
ネットの配線条件が決定できる。決定した配線条件が、
要求されている動作条件の性能を満足できるかできない
かの判定、或いは、実現するためのレイアウト条件(配
布線基準)を設定することが可能である。また、反射や
クロストーク等の雑音評価を行い、雑音による誤動作を
防止するレイアウト条件(配布線基準)を設計上流段階
で決定することができる。このレイアウト条件をレイア
ウトを行うレイアウトツールに定義することで、後工程
での品質低下を防止できる。以上のように、この第2の
実施形態では、プリント基板等の回路設計段階で、クロ
ック回路や制御信号回路等のクリティカルネットについ
て、第1の実施形態のスケマティックキャプチャで自動
的に伝送線路シミュレーションモデルを作成し、伝送線
路解析を行うので、解析精度が良くなり、設計品質が向
上する。設計上流での配布線条件出しによって、設計期
間が大幅に短縮する。配布線基準の品質向上ができ、配
置配線後のエラーが減少する。その上、システムの性能
をキープするための最適な設計ルールが作成できる。
で、伝送線路解析結果の信号伝送波形は、クリティカル
ネットの配線条件が決定できる。決定した配線条件が、
要求されている動作条件の性能を満足できるかできない
かの判定、或いは、実現するためのレイアウト条件(配
布線基準)を設定することが可能である。また、反射や
クロストーク等の雑音評価を行い、雑音による誤動作を
防止するレイアウト条件(配布線基準)を設計上流段階
で決定することができる。このレイアウト条件をレイア
ウトを行うレイアウトツールに定義することで、後工程
での品質低下を防止できる。以上のように、この第2の
実施形態では、プリント基板等の回路設計段階で、クロ
ック回路や制御信号回路等のクリティカルネットについ
て、第1の実施形態のスケマティックキャプチャで自動
的に伝送線路シミュレーションモデルを作成し、伝送線
路解析を行うので、解析精度が良くなり、設計品質が向
上する。設計上流での配布線条件出しによって、設計期
間が大幅に短縮する。配布線基準の品質向上ができ、配
置配線後のエラーが減少する。その上、システムの性能
をキープするための最適な設計ルールが作成できる。
【0023】なお、本発明は、上記実施形態に限定され
ず種々の変形が可能である。上記第1の実施形態では、
プリント基板に搭載したマルチチップモジュール間の接
続に適した設計例を示しているが、プリント基板→バッ
クパネル→プリント基板、或いはプリント基板→ケーブ
ル→プリント基板等の伝送媒体を介した装置全体の伝送
特性評価にも適用が可能である。一方、第2の実施形態
では、クリティカルネットのみの配線条件評価に適用し
た例を示しているが、設計回路の全回路を配線条件評価
の対象にすることもできる。図11(a),(b)は、
全回路を対象にした伝送線路シミュレーションの例を示
す図であり、同図(a)が通常の論理シミュレーショ
ン、及び同図(b)が条件評価したシミュレーションを
示している。設計回路の図11(a)の全回路C30を
配線条件評価の対象にすると、図11(b)のような等
価回路がモデルM30が得られる。そして、伝送線路解
析により、全回路における実波形に近い伝送線路シミュ
レーション波形Hが得られる。この信号伝送波形Hを図
示しない論理シミュレータにおけるテストパターンとし
て用いると、通常の論理シミュレーション結果K1に対
して、波形なまりやリンギングの影響を加味した正確な
遅延情報に基づいた論理シミュレーション結果K2が得
られる。
ず種々の変形が可能である。上記第1の実施形態では、
プリント基板に搭載したマルチチップモジュール間の接
続に適した設計例を示しているが、プリント基板→バッ
クパネル→プリント基板、或いはプリント基板→ケーブ
ル→プリント基板等の伝送媒体を介した装置全体の伝送
特性評価にも適用が可能である。一方、第2の実施形態
では、クリティカルネットのみの配線条件評価に適用し
た例を示しているが、設計回路の全回路を配線条件評価
の対象にすることもできる。図11(a),(b)は、
全回路を対象にした伝送線路シミュレーションの例を示
す図であり、同図(a)が通常の論理シミュレーショ
ン、及び同図(b)が条件評価したシミュレーションを
示している。設計回路の図11(a)の全回路C30を
配線条件評価の対象にすると、図11(b)のような等
価回路がモデルM30が得られる。そして、伝送線路解
析により、全回路における実波形に近い伝送線路シミュ
レーション波形Hが得られる。この信号伝送波形Hを図
示しない論理シミュレータにおけるテストパターンとし
て用いると、通常の論理シミュレーション結果K1に対
して、波形なまりやリンギングの影響を加味した正確な
遅延情報に基づいた論理シミュレーション結果K2が得
られる。
【0024】
【発明の効果】以上詳細に説明したように、第1及び第
2の発明によれば、入力部、表示手段、電磁界シミュレ
ータ、置換部、組合せ部及び回路シミュレータを、伝送
線路シミュレーションシステムに備えているので、適切
な伝送線路シミュレーションモデルが自動的に作成され
る。そのため、解析精度が良く設計品質が向上する。配
布線基準の作成期間が大幅に短縮できる。配布線基準の
品質向上により、配置配線後のエラー件数を減ずる等の
効果があるばかりでなく、さらに、トータルの設計期間
が大幅に削減できるという効果が期待できる。第3の発
明によれば、クリティカルネットに対し、第1の発明ま
たは第2の発明の伝送線路シミュレーションシステムを
用いて伝送線路解析を行い、規格を満足する結線の配線
条件を決定した後、該配線条件をレイアウトツールに対
して定義するようにしているので、解析精度が良くな
り、設計品質が向上する。さらに、設計上流での配布線
条件出しによって、設計期間が大幅に短縮する。配布線
基準の品質向上ができ、配置配線後のエラーが減少す
る。その上、システムの性能をキープするための最適な
設計ルールが作成できる等の効果を奏する。
2の発明によれば、入力部、表示手段、電磁界シミュレ
ータ、置換部、組合せ部及び回路シミュレータを、伝送
線路シミュレーションシステムに備えているので、適切
な伝送線路シミュレーションモデルが自動的に作成され
る。そのため、解析精度が良く設計品質が向上する。配
布線基準の作成期間が大幅に短縮できる。配布線基準の
品質向上により、配置配線後のエラー件数を減ずる等の
効果があるばかりでなく、さらに、トータルの設計期間
が大幅に削減できるという効果が期待できる。第3の発
明によれば、クリティカルネットに対し、第1の発明ま
たは第2の発明の伝送線路シミュレーションシステムを
用いて伝送線路解析を行い、規格を満足する結線の配線
条件を決定した後、該配線条件をレイアウトツールに対
して定義するようにしているので、解析精度が良くな
り、設計品質が向上する。さらに、設計上流での配布線
条件出しによって、設計期間が大幅に短縮する。配布線
基準の品質向上ができ、配置配線後のエラーが減少す
る。その上、システムの性能をキープするための最適な
設計ルールが作成できる等の効果を奏する。
【0025】第4の発明によれば、設計された論理回路
図中のすべてのネットに対し、第1の発明または第2の
発明の伝送線路シミュレーションシステムが用いられ、
伝送線路解析が行われる。伝送線路解析の結果、線路遅
延と反射とクロストークを含んだ信号伝送波形がそれぞ
れ求められ、それが論理シミュレーションのテストパタ
ーンとして使用される。そのため、波形なまりやリンギ
ングの影響を加味した正確な遅延情報で論理シミュレー
ションを行うことができる。
図中のすべてのネットに対し、第1の発明または第2の
発明の伝送線路シミュレーションシステムが用いられ、
伝送線路解析が行われる。伝送線路解析の結果、線路遅
延と反射とクロストークを含んだ信号伝送波形がそれぞ
れ求められ、それが論理シミュレーションのテストパタ
ーンとして使用される。そのため、波形なまりやリンギ
ングの影響を加味した正確な遅延情報で論理シミュレー
ションを行うことができる。
【図1】本発明の第1の実施形態を示すスケマティック
キャプチャの構成ブロック図である。
キャプチャの構成ブロック図である。
【図2】従来のシミュレーション方法(その1)を示す
図である。
図である。
【図3】従来のシミュレーション方法(その2)を示す
図である。
図である。
【図4】従来のシミュレーション方法(その3)を示す
図である。
図である。
【図5】図1のスケマティックキャプチャのハードウエ
ア構成例を示す図である。
ア構成例を示す図である。
【図6】図1による伝送線路シミュレーションの評価対
象回路を示す斜視図である。
象回路を示す斜視図である。
【図7】図1の動作原理を説明する図である。
【図8】図6に対応する伝送線路シミュレーションモデ
ルを示す図である。
ルを示す図である。
【図9】図8のモデルに対する伝送特性の解析結果を示
す図である。
す図である。
【図10】本発明の第2の実施形態を示すクリティカル
ネットの回路図である。
ネットの回路図である。
【図11】全回路を対象にした伝送線路シミュレーショ
ンの例を示す図である。
ンの例を示す図である。
1 表示制御部 2 表示部 3 入力部 5 置換部 5a 素子ライブラリ 6 電磁界シミュレータ 7 組合せ部 8 回路シミュレータ M21,M22 ドライバモデル,レシーバモデル M23 コネクタモデル LA,LB 線路モデル
Claims (4)
- 【請求項1】 設計上流段階の評価対象回路の素子シン
ボルと該素子シンボルに接続された結線とを入力する入
力部と、 前記結線用ラインを配置する適用基板の断面における物
理形状及び寸法と該結線用ラインの配線方法とをそれぞ
れ選択設定させるためのプロパティメニューを表示する
表示手段と、 前記プロパティメニューの表示の結果で設定されたプロ
パティに基づき線路定数を計算し、前記結線に対応する
線路モデルを求める電磁界シミュレータと、 予め素子の特性を示すデバイスモデルを複数格納した素
子ライブリから、前記素子シンボルに対応するデバイス
モデルを抽出し、前記入力された素子シンボルを該抽出
したデバイスモデルに置換える置換部と、 前記線路モデルと前記デバイスモデルとを組合せて前記
評価対象回路の等価回路を作成する組合せ部と、 前記等価回路に対する伝送線路解析を行う回路シミュレ
ータとを、 備えたことを特徴とする伝送線路シミュレーションシス
テム。 - 【請求項2】 前記素子ライブラリは、予め、3次元の
電磁界シミュレーションで挿入損失特性を得ることので
きるL型、π型またはT型のラダーモデルもしくはSパ
ラメータで形成されたコネクタの等価モデルを格納し、
前記置換部は、前記結線にコネクタが介在する場合に
は、該コネクタに対応する前記素子シンボルをそのコネ
クタの等価モデルに置換する構成にしたことを特徴とす
る請求項1記載の伝送線路シミュレーションシステム。 - 【請求項3】 基板の回路設計段階で作成した回路図の
クリティカルネットに対し、請求項1または2記載の伝
送線路シミュレーションシステムを用いて伝送線路解析
を行い、規格を満足する前記結線の配線条件を決定した
後、該配線条件を、実際の基板のレイアウトを行うレイ
アウトツールに対して定義することを特徴とする伝送線
路シミュレーション方法。 - 【請求項4】 設計された論理回路図中のすべてのネッ
トに対し、請求項1または2記載の伝送線路シミュレー
ションシステムを用いて伝送線路解析を行い、線路遅延
と反射とクロストークを含んだ信号伝送波形をそれぞれ
求め、該信号伝送波形を論理シミュレーションのテスト
パターンとして使用することを特徴とする伝送線路シミ
ュレーション方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8085483A JPH09274623A (ja) | 1996-04-08 | 1996-04-08 | 伝送線路シミュレーションシステムとそれを用いた伝送線路シミュレーション方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8085483A JPH09274623A (ja) | 1996-04-08 | 1996-04-08 | 伝送線路シミュレーションシステムとそれを用いた伝送線路シミュレーション方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09274623A true JPH09274623A (ja) | 1997-10-21 |
Family
ID=13860169
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8085483A Pending JPH09274623A (ja) | 1996-04-08 | 1996-04-08 | 伝送線路シミュレーションシステムとそれを用いた伝送線路シミュレーション方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09274623A (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6546528B1 (en) | 1999-04-21 | 2003-04-08 | Nec Corporation | System and method for evaluation of electric characteristics of printed-circuit boards |
US6757880B2 (en) | 2001-06-13 | 2004-06-29 | Fujitsu Limited | Logical circuit designing device, logical circuit designing method, storage medium and program |
US6883157B2 (en) | 2002-05-20 | 2005-04-19 | Fujitsu Limited | BWB transmission wiring design system |
JP2006526883A (ja) * | 2003-03-06 | 2006-11-24 | サンミナエスシーアイ コーポレイション | バイア構造の高周波性能を最適化する方法 |
JP2007219667A (ja) * | 2006-02-14 | 2007-08-30 | Nec Corp | 共振周波数算出装置および共振周波数算出方法 |
JP2010061208A (ja) * | 2008-09-01 | 2010-03-18 | Fujitsu Ltd | 信号伝送システム評価装置、信号伝送システム評価プログラム、信号伝送システム設計方法 |
JP2010061207A (ja) * | 2008-09-01 | 2010-03-18 | Fujitsu Ltd | 信号伝送システム評価装置、信号伝送システム評価プログラム、信号伝送システム設計方法 |
CN104636307A (zh) * | 2015-01-08 | 2015-05-20 | 中国航空无线电电子研究所 | 支持fc协议16g通讯速率的串行数据通道的制作方法 |
KR101635610B1 (ko) * | 2015-05-15 | 2016-07-05 | 주식회사 휴윈 | 인쇄회로기판 전자장 및 회로 분석 시스템 및 방법 |
-
1996
- 1996-04-08 JP JP8085483A patent/JPH09274623A/ja active Pending
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6546528B1 (en) | 1999-04-21 | 2003-04-08 | Nec Corporation | System and method for evaluation of electric characteristics of printed-circuit boards |
US7120893B2 (en) | 1999-04-21 | 2006-10-10 | Nec Corporation | System and method for evaluation of electric characteristics of printed-circuit boards |
US6757880B2 (en) | 2001-06-13 | 2004-06-29 | Fujitsu Limited | Logical circuit designing device, logical circuit designing method, storage medium and program |
US6883157B2 (en) | 2002-05-20 | 2005-04-19 | Fujitsu Limited | BWB transmission wiring design system |
JP2006526883A (ja) * | 2003-03-06 | 2006-11-24 | サンミナエスシーアイ コーポレイション | バイア構造の高周波性能を最適化する方法 |
JP2007219667A (ja) * | 2006-02-14 | 2007-08-30 | Nec Corp | 共振周波数算出装置および共振周波数算出方法 |
JP4614094B2 (ja) * | 2006-02-14 | 2011-01-19 | 日本電気株式会社 | 共振周波数算出装置および共振周波数算出方法 |
JP2010061208A (ja) * | 2008-09-01 | 2010-03-18 | Fujitsu Ltd | 信号伝送システム評価装置、信号伝送システム評価プログラム、信号伝送システム設計方法 |
JP2010061207A (ja) * | 2008-09-01 | 2010-03-18 | Fujitsu Ltd | 信号伝送システム評価装置、信号伝送システム評価プログラム、信号伝送システム設計方法 |
CN104636307A (zh) * | 2015-01-08 | 2015-05-20 | 中国航空无线电电子研究所 | 支持fc协议16g通讯速率的串行数据通道的制作方法 |
KR101635610B1 (ko) * | 2015-05-15 | 2016-07-05 | 주식회사 휴윈 | 인쇄회로기판 전자장 및 회로 분석 시스템 및 방법 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
Agarwal et al. | Modeling and analysis of crosstalk noise in coupled RLC interconnects | |
US6253359B1 (en) | Method for analyzing circuit delays caused by capacitive coupling in digital circuits | |
US6915249B1 (en) | Noise checking method and apparatus | |
Mondal et al. | Expression of Concern: Reducing pessimism in RLC delay estimation using an accurate analytical frequency dependent model for inductance | |
US20050086615A1 (en) | Computer aided design method and apparatus for modeling and analyzing on-chip interconnect structures | |
US7280953B2 (en) | Noise countermeasure determination method and apparatus and storage medium | |
JPH09274623A (ja) | 伝送線路シミュレーションシステムとそれを用いた伝送線路シミュレーション方法 | |
JP4136495B2 (ja) | 方向性結合器を含む回路の設計支援装置、その設計支援プログラム、及び回路の設計方法 | |
US6678874B1 (en) | Computer-aided design (CAD) tool | |
JP2005158075A (ja) | 相互接続対応の集積回路設計 | |
WO1999059089A1 (fr) | Procede et dispositif de controle du bruit | |
EP1276060A2 (en) | Method of designing a timing budget | |
WO1998038671A2 (en) | Improved method for manufacturing a circuit on a circuit substrate | |
KR19980042821A (ko) | 설계 파라미터를 설정하는 프린트 회로 기판용 캐드 장치 | |
JP2004054522A (ja) | 半導体装置の同時スイッチングノイズ評価方法 | |
JP2002259481A (ja) | ノイズ対策決定方法及び装置、記憶媒体並びにコンピュータプログラム | |
US7065480B2 (en) | Noise countermeasure determination method and apparatus and storage medium | |
Kashif et al. | Signal integrity problems in electronic designing | |
US20100057389A1 (en) | Evaluating apparatus, a recording medium storing an evaluating program, and method for designing signal transmission system | |
JP2002092059A (ja) | プリント配線基板の配線設計システム | |
JP2630218B2 (ja) | 回路設計装置 | |
Simovich et al. | Delay and reflection noise macromodeling for signal integrity management of PCBs and MCMs | |
JP2003030250A (ja) | プリント基板設計工数見積りシステムと見積りプログラム | |
US7313509B2 (en) | Simulation method and apparatus, and computer-readable storage medium | |
JPH07182405A (ja) | クロストークの解析方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030909 |