JP2003280031A - Liquid crystal device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は液晶装置に関するも
のである。さらに詳しくは、液晶装置の液晶装置用基板
を検査するための信号を入出力するための端子の配置構
造に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal device. More specifically, it relates to an arrangement structure of terminals for inputting and outputting a signal for inspecting a liquid crystal device substrate of a liquid crystal device.
【０００２】[0002]
【従来の技術】液晶の配向状態などを利用して情報を表
示する液晶装置では、画素がマトリクス状に形成された
矩形の画素部（画面表示領域）、この画素部の外側領域
に形成されたデータ線駆動回路、および同じく画素部の
外側領域に形成された走査線駆動回路を備える液晶装置
用基板と、この液晶装置用基板に対向配置される対向基
板とから概略構成されている。対向基板と液晶装置用基
板とは、ギャップ材含有のシール層によって所定のセル
ギャップを隔てて貼り合わされているとともに、このシ
ール層の内側領域に液晶が封入されている。2. Description of the Related Art In a liquid crystal device that displays information by utilizing the orientation state of liquid crystal, pixels are formed in a rectangular pixel portion (screen display area) formed in a matrix and in an area outside the pixel portion. The liquid crystal device substrate includes a data line driving circuit and a scanning line driving circuit that is also formed in an outer region of the pixel portion, and an opposing substrate that is arranged to face the liquid crystal device substrate. The counter substrate and the liquid crystal device substrate are bonded to each other with a gap layer containing a seal layer with a predetermined cell gap therebetween, and liquid crystal is sealed in the inner region of the seal layer.
【０００３】液晶装置用基板の側において、前記の画素
部に構成されている画素は、データ線駆動回路および走
査線駆動回路からデータ線および走査線を介してそれぞ
れ供給される画像信号および走査信号に基づいて表示を
行う。従って、データ線あるいは走査線にオープンある
いはショートなどの不具合があると、該当する画素全て
が表示欠陥となる。On the liquid crystal device substrate side, the pixels formed in the above-mentioned pixel portion are supplied with image signals and scanning signals from the data line driving circuit and the scanning line driving circuit through the data lines and the scanning lines, respectively. Display based on. Therefore, if the data line or the scanning line has a defect such as an open or a short circuit, all the corresponding pixels become a display defect.
【０００４】そこで、液晶装置用基板には検査回路を形
成するとともに、該検査回路との間で検査用信号を入出
力するための入出力信号端子を形成しておき、対向基板
と液晶装置用基板との貼り合わせ工程を行う前に、これ
らの入出力信号端子に検査プローブを当ててデータ線や
走査線のオープンあるいはショートの検査を行う。この
ような検査用の入出力信号端子は、従来、表示に寄与し
ない基板外周側、たとえば、シール層の外周側領域のう
ち、走査線駆動回路に隣接する領域などに形成されてい
る。Therefore, an inspection circuit is formed on the liquid crystal device substrate, and an input / output signal terminal for inputting / outputting an inspection signal to / from the inspection circuit is formed in advance. Before the bonding step with the substrate, an inspection probe is applied to these input / output signal terminals to inspect the data lines and scanning lines for open or short. Conventionally, such input / output signal terminals for inspection are formed on the outer peripheral side of the substrate that does not contribute to display, for example, on the outer peripheral side region of the seal layer, in a region adjacent to the scanning line drive circuit.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、従来の
液晶装置用基板では、シール層の外周領域には入出力信
号端子を配置すべき十分な余裕があったが、表示の高精
細化などの要求に対応して、画素数を増やしていくと、
走査線駆動回路を形成すべき領域を拡張する必要が生じ
ていく。しかるに従来は、走査線駆動回路に隣接する領
域には検査用信号の入出力信号端子が形成されているた
め、この方向には走査線駆動回路を形成する領域を拡張
できないという問題点がある。However, in the conventional liquid crystal device substrate, there is a sufficient margin for arranging the input / output signal terminals in the outer peripheral region of the seal layer, but there is a demand for high definition display. Corresponding to, when the number of pixels is increased,
It is necessary to expand the area where the scan line driving circuit is formed. However, conventionally, since the input / output signal terminal for the inspection signal is formed in the area adjacent to the scanning line driving circuit, there is a problem that the area where the scanning line driving circuit is formed cannot be expanded in this direction.
【０００６】以上の問題点に鑑みて、本発明の課題は、
検査終了後には使用することがない検査用の入出力信号
端子の形成位置を最適化して、駆動回路を形成すべき領
域の拡張を図ることのできる液晶装置を実現することに
ある。In view of the above problems, the object of the present invention is to
An object of the present invention is to realize a liquid crystal device capable of expanding the region where a drive circuit is to be formed by optimizing the formation positions of input / output signal terminals for inspection which are not used after the inspection.
【０００７】[0007]
【課題を解決するための手段】上記課題を解決するため
に、本発明では、複数のデータ線および複数の走査線に
よってマトリクス状に形成された複数の画素からなる画
素部と、該画素部の外側領域のうち前記データ線の少な
くとも一方端側に形成されたデータ線駆動回路と、前記
画素部の外側領域のうち前記走査線の少なくとも一方側
に形成された走査線駆動回路とを備える液晶装置用基板
と、該液晶装置用基板に対向配置される対向基板と、前
記画素部と前記データ線駆動回路および前記走査線駆動
回路との間に前記画素部の外周縁に沿って、且つ前記対
向基板と前記液晶装置用基板との間に形成されたギャッ
プ材含有のシール層とを有する液晶装置であって、前記
液晶装置用基板における前記シール層の下層側には、前
記画素部のコーナー部に途切れ部分をもって当該画素部
の外周縁に沿って形成されたギャップ制御領域と、該ギ
ャップ制御領域の前記途切れ部分に形成された入出力信
号端子とを備えていることを特徴とする。In order to solve the above problems, according to the present invention, a pixel portion composed of a plurality of pixels formed in a matrix by a plurality of data lines and a plurality of scanning lines, and the pixel portion A liquid crystal device including a data line driving circuit formed on at least one end side of the data line in the outer region, and a scanning line driving circuit formed on at least one side of the scanning line in the outer region of the pixel portion. Substrate, a counter substrate arranged to face the liquid crystal device substrate, the pixel portion and the data line driving circuit and the scanning line driving circuit along the outer peripheral edge of the pixel portion, and the counter substrate. A liquid crystal device having a gap material-containing seal layer formed between a substrate and the liquid crystal device substrate, wherein a corner of the pixel portion is provided below the seal layer in the liquid crystal device substrate. And gap control region formed along the outer peripheral edge of the pixel portion has a partial break in parts, characterized in that it includes input and output signal terminal formed at the discontinuity portion of the gap control region.
【０００８】本発明において、検査用の入出力信号端子
は、液晶装置の完成後は使用しないので、シール層の下
層側に形成することにより、デッドスペースであったシ
ール層の形成領域を有効利用できる。従って、検査用の
入出力信号端子が占有していた部分を省くことができる
ので、液晶装置用基板を大型化せずに、かつ、画素部や
シール層が占めている部分を縮小することなく、駆動回
路の形成領域を拡張することができる。それ故、駆動回
路に対してはそれを構成するＴＦＴのチャネル幅の拡張
などによる動作速度の向上、あるいは大規模回路の導入
などを行うことができる。逆にいえば、検査用の入出力
信号端子が従来占有していた部分を省いた分、液晶装置
用基板の周辺部分を縮小できるので、同じ大きさの表示
領域を有しながらも周辺部分が狭い液晶装置を構成する
ことができる。しかも、検査用の入出力信号端子の形成
によって、シール層の形成領域に凹凸が形成されても、
これらの検査用の入出力信号端子が形成されているの
は、画素部の外周縁に沿って形成されたギャップ制御領
域の途切れ部分であるため、液晶装置用基板と対向基板
とのセルギャップは、ギャップ制御領域によって高い精
度で確保できる。また、検査用の入出力信号端子は最終
的にはシール層で覆われ、液晶側や対向基板から完全に
絶縁分離された状態になるので、検査用の入出力信号端
子を介しての対向基板と液晶装置用基板との間の無用な
ショートの発生を防止できる。In the present invention, since the input / output signal terminal for inspection is not used after the liquid crystal device is completed, it is formed on the lower layer side of the seal layer, so that the formation area of the seal layer, which was a dead space, can be effectively used. it can. Therefore, it is possible to omit the portion occupied by the input / output signal terminals for inspection, without increasing the size of the liquid crystal device substrate and reducing the portion occupied by the pixel portion and the seal layer. The formation area of the drive circuit can be expanded. Therefore, with respect to the drive circuit, it is possible to improve the operation speed by expanding the channel width of the TFTs forming the drive circuit or to introduce a large-scale circuit. Conversely, since the peripheral portion of the liquid crystal device substrate can be reduced by omitting the portion that was conventionally occupied by the input / output signal terminal for inspection, the peripheral portion has the same size as the display area. A narrow liquid crystal device can be constructed. Moreover, even if unevenness is formed in the seal layer formation region due to the formation of the input / output signal terminal for inspection,
The input / output signal terminals for these inspections are formed in the gap control region formed along the outer peripheral edge of the pixel portion. Therefore, the cell gap between the liquid crystal device substrate and the counter substrate is With the gap control region, it can be secured with high accuracy. Also, since the input / output signal terminals for inspection are finally covered with the sealing layer and are completely insulated and separated from the liquid crystal side and the counter substrate, the counter substrate through the input / output signal terminals for inspection is used. It is possible to prevent an unnecessary short circuit between the liquid crystal device substrate and the liquid crystal device substrate.
【０００９】本発明において、前記対向基板には、前記
シール層の内周縁に沿って表示画面見切り用のブラック
マトリクスが形成され、前記液晶装置用基板側には、前
記画素部に対して前記データ線駆動回路とは反対側の領
域で前記表示画面見切り用のブラックマトリクスに重な
る領域に、前記検査用の入出力信号端子との間で検査用
信号を入出力する検査回路を備えていることが好まし
い。このように構成すると、シール層の周辺部分におい
て検査回路が占有していたスペースを省くことができる
ので、駆動回路の形成領域を拡張することができる。ま
た、表示画面見切り用のブラックマトリクスに重なる領
域は、従来、デッドスペースであり、そこに検査回路を
形成したので、画素部やシール層が占めている部分を縮
小する必要はない。In the present invention, a black matrix for partitioning a display screen is formed on the counter substrate along the inner peripheral edge of the seal layer, and the data matrix for the pixel portion is provided on the liquid crystal device substrate side. An inspection circuit for inputting / outputting an inspection signal to / from the inspection input / output signal terminal may be provided in an area on the opposite side of the line driving circuit to the display screen parting black matrix. preferable. According to this structure, the space occupied by the inspection circuit in the peripheral portion of the seal layer can be omitted, so that the formation region of the drive circuit can be expanded. Further, the area overlapping the black matrix for dividing the display screen is a dead space in the related art, and the inspection circuit is formed there. Therefore, it is not necessary to reduce the area occupied by the pixel portion and the seal layer.
【００１０】本発明において、前記走査線の両端側に形
成された２つの走査線駆動回路を電気的に接続する信号
配線、実装端子から前記データ線駆動回路に延びる信号
配線、および実装端子から前記走査線駆動回路に延びる
信号配線は、いずれも前記シール層よりも基板外周側を
通っていることが好ましい。シール層の形成領域に検査
用の入出力信号端子を形成した上に、このシール層の形
成領域に前記の信号配線も通すと、シール層の形成領域
に大きな凹凸が形成されてしまい、ギャップ制御領域に
よっては、液晶装置用基板と対向基板とのセルギャップ
を高い精度で確保できなくなるおそれがある。しかるに
本発明では、前記の信号配線をシール層よりも基板外周
側を通しているので、このような問題点を解消できる。In the present invention, signal wirings electrically connecting two scanning line driving circuits formed at both ends of the scanning lines, signal wirings extending from the mounting terminals to the data line driving circuit, and the mounting terminals to the above It is preferable that all signal wirings extending to the scanning line driving circuit pass through the outer peripheral side of the substrate with respect to the sealing layer. If input / output signal terminals for inspection are formed in the seal layer formation area and the above-mentioned signal wiring is also passed through this seal layer formation area, large unevenness is formed in the seal layer formation area, and gap control is performed. Depending on the region, it may not be possible to secure the cell gap between the liquid crystal device substrate and the counter substrate with high accuracy. However, in the present invention, since the above-mentioned signal wiring is passed through the outer peripheral side of the substrate with respect to the seal layer, such a problem can be solved.
【００１１】本発明において、前記検査用の入出力信号
端子は、前記データ線、前記走査線、または前記各画素
の画素スイッチング用の薄膜トランジスタを形成する工
程の一部を兼用して形成された導電膜、たとえば、前記
薄膜トランジスタのドレイン電極である画素電極と同時
形成されたＩＴＯ膜で構成することが好ましい。このよ
うに、従来からある工程をそのまま兼用して検査用の入
出力信号端子を形成すれば、製造コストを抑えることが
できる。しかも、ＩＴＯ膜のように硬質の膜で検査用の
入出力信号端子を形成すれば、検査プローブを検査用の
入出力信号端子に当てても検査用の入出力信号端子が傷
付くことがない。それ故、検査プローブを当てたことが
起因で検査用の入出力信号端子の表面に突起（傷）が形
成されることがないので、この突起がシール層を突き抜
けて、液晶装置用基板と対向基板とをショートさせると
いう不具合の発生を防止できる。In the present invention, the input / output signal terminal for inspection is formed by also performing a part of the step of forming the data line, the scanning line, or the pixel switching thin film transistor of each pixel. It is preferable to form the film, for example, an ITO film formed simultaneously with the pixel electrode which is the drain electrode of the thin film transistor. As described above, the manufacturing cost can be suppressed by forming the input / output signal terminal for inspection by using the existing process as it is. Moreover, if the inspection input / output signal terminal is formed of a hard film such as an ITO film, the inspection input / output signal terminal is not damaged even when the inspection probe is applied to the inspection input / output signal terminal. . Therefore, no protrusion (scratch) is formed on the surface of the input / output signal terminal for inspection due to the application of the inspection probe, and this protrusion penetrates the seal layer and faces the liquid crystal device substrate. It is possible to prevent the occurrence of the problem of short-circuiting with the substrate.
【００１２】このような突起に起因するショートを防止
するという観点からすれば、前記検査用の入出力信号端
子は、クロム膜、チタン膜、またはタンタル膜などの硬
質の金属膜、あるいはその合金膜であってもよい。From the viewpoint of preventing a short circuit caused by such a protrusion, the input / output signal terminal for inspection has a hard metal film such as a chromium film, a titanium film, or a tantalum film, or an alloy film thereof. May be
【００１３】本発明において、前記検査用の入出力信号
端子は、たとえば、前記データ線および前記走査線のう
ちの少なくとも一方の信号配線のオープンまたはショー
トを検出するための信号を入出力するための信号線検査
用端子、前記データ線駆動回路に構成されたサンプルホ
ールド回路のリーク電流を検出するための信号を出力す
るためのサンプルホールド回路検査用端子、あるいは前
記データ線駆動回路および前記走査線駆動回路のうちの
少なくとも一方の駆動回路に構成されているシフトレジ
スタ回路から出力された信号を検出するためのシフトレ
ジスタ回路検査用端子として用いられる。In the present invention, the inspection input / output signal terminal is used for inputting / outputting a signal for detecting an open or short circuit of a signal wire of at least one of the data line and the scanning line. A signal line inspecting terminal, a sample and hold circuit inspecting terminal for outputting a signal for detecting a leak current of a sample and hold circuit formed in the data line driving circuit, or the data line driving circuit and the scanning line driving It is used as a shift register circuit inspection terminal for detecting a signal output from a shift register circuit included in at least one of the driving circuits.
【００１４】[0014]
【発明の実施の形態】添付図面を参照して、本発明の実
施の形態について説明する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described with reference to the accompanying drawings.
【００１５】（液晶装置の全体構成）図１および図２
は、それぞれ、本発明を適用した液晶装置の平面図、お
よびそのＨ−Ｈ′線における断面図である。(Overall Structure of Liquid Crystal Device) FIGS. 1 and 2
3A is a plan view of a liquid crystal device to which the present invention is applied, and FIG. 6B is a cross-sectional view taken along the line H-H '.
【００１６】これらの図に示すように、液晶装置ＬＰ
は、後述する画素がマトリクス状に形成された矩形の画
素部２１（画面表示領域）、この画素部２１の外側領域
に形成されたデータ線駆動回路２２、および同じく画素
部２１の両側に形成された一対の走査線駆動回路２３を
備える液晶装置用基板ＡＭと、この液晶装置用基板ＡＭ
に対向配置された対向基板ＯＰとから概略構成されてい
る。図１においては、走査線駆動回路２３が走査線の両
端側に形成されているが、片側のみで構成してもよい。
また、データ線駆動回路２２はデータ線の片側のみに形
成されているが、他端にも形成されている場合もある。As shown in these figures, the liquid crystal device LP
Is formed in a rectangular pixel portion 21 (screen display area) in which pixels to be described later are formed in a matrix, a data line driving circuit 22 formed in an area outside the pixel portion 21, and both sides of the pixel portion 21. A liquid crystal device substrate AM including a pair of scanning line drive circuits 23, and the liquid crystal device substrate AM
The counter substrate OP is arranged so as to oppose to each other. In FIG. 1, the scanning line drive circuit 23 is formed on both end sides of the scanning line, but it may be formed on only one side.
Further, although the data line drive circuit 22 is formed only on one side of the data line, it may be formed on the other end as well.
【００１７】対向基板ＯＰと液晶装置用基板ＡＭとは、
画素部２１とデータ線駆動回路２２および走査線駆動回
路２３との間に相当する領域で画素部２１の外周縁に沿
って形成されたギャップ材含有のシール層ＧＳによって
所定のセルギャップを隔てて貼り合わされているととも
に、このシール層ＧＳの内側領域に液晶ＬＣが封入され
ている。ここで、シール層ＧＳは部分的に途切れている
ので、この途切れ部分によって、液晶注入口２４１が構
成されている。このため、液晶装置ＬＰでは、対向基板
ＯＰと液晶装置用基板ＡＭとを貼り合わせた後、シール
層ＧＳの内側領域を減圧状態にすれば、液晶注入口２４
１から液晶ＬＣを減圧注入でき、液晶ＬＣを封入した
後、液晶注入口２４１を封止剤２４２で塞いだ構成にな
っている。シール層ＧＳには、エポキシ樹脂や各種の紫
外線硬化樹脂などを用いることができ、それに配合され
るギャップ材としては直径約２μｍ〜約６μｍの円筒や
球状のグラスファイバーあるいはガラスビーズなどを用
いることができる。The counter substrate OP and the liquid crystal device substrate AM are
A predetermined cell gap is separated by a sealing layer GS containing a gap material formed along the outer peripheral edge of the pixel portion 21 in a region corresponding to the pixel portion 21 and the data line driving circuit 22 and the scanning line driving circuit 23. The liquid crystal LC is adhered and the liquid crystal LC is sealed in the inner region of the seal layer GS. Here, since the seal layer GS is partially discontinuous, the discontinuous portion constitutes the liquid crystal injection port 241. Therefore, in the liquid crystal device LP, if the inner region of the seal layer GS is depressurized after the counter substrate OP and the liquid crystal device substrate AM are bonded together, the liquid crystal injection port 24 is obtained.
The liquid crystal LC can be injected under reduced pressure from No. 1, and the liquid crystal injection port 241 is closed with the sealant 242 after the liquid crystal LC is sealed. The sealing layer GS may be made of epoxy resin or various ultraviolet curable resins, and as the gap material to be mixed therein, a cylindrical or spherical glass fiber or glass beads having a diameter of about 2 μm to about 6 μm may be used. it can.
【００１８】ここで、対向基板ＯＰは液晶装置用基板Ａ
Ｍよりも小さいので、液晶装置用基板ＡＭの周辺部分
は、対向基板ＯＰの外周縁よりはみ出た状態に貼り合わ
される。従って、シール層ＧＳは、対向基板ＯＰからみ
れば基板外周縁に沿って形成されているが、液晶装置用
基板ＡＭからみれば、基板外周縁からかなり内側に形成
されている。このシール層ＧＳと基板外周縁との間がい
わゆる額縁領域２６であり、この額縁領域２６を利用し
て、データ線駆動回路２２および走査線駆動回路２３が
構成されている。それ故、走査線駆動回路２３およびデ
ータ線駆動回路２２は、対向基板ＯＰの外側に位置して
おり、対向基板ＯＰとは対向していない。Here, the counter substrate OP is the liquid crystal device substrate A.
Since the size is smaller than M, the peripheral portion of the liquid crystal device substrate AM is attached so as to protrude from the outer peripheral edge of the counter substrate OP. Therefore, the seal layer GS is formed along the outer peripheral edge of the substrate when viewed from the counter substrate OP, but is formed considerably inward from the outer peripheral edge of the substrate when viewed from the liquid crystal device substrate AM. A so-called frame region 26 is located between the seal layer GS and the outer peripheral edge of the substrate, and the frame region 26 is used to configure the data line drive circuit 22 and the scanning line drive circuit 23. Therefore, the scanning line drive circuit 23 and the data line drive circuit 22 are located outside the counter substrate OP and do not face the counter substrate OP.
【００１９】液晶装置用基板ＡＭでは、データ線駆動回
路２２の側の辺部分には定電源ＶＤＤＸ、ＶＳＳＸ、Ｖ
ＤＤＹ、ＶＳＳＹ、変調画像信号（画像信号線ＶＩＤ１
〜ＶＩＤ６）、各種信号（スタート信号ＤＹ、クロック
信号ＣＬＹ、その反転クロック信号ＣＬＹバー、スター
ト信号ＤＸ、クロック信号ＣＬＸ１〜ＣＬＸ４、および
その反転クロック信号ＣＬＸ１バー〜ＣＬＸ４バー）な
どが入力されるアルミニウム膜等の金属膜、金属シリサ
イド膜、あるいはＩＴＯ膜等の導電膜からなる多数の実
装端子２５が構成されている。これらの実装端子２５か
らは、走査線駆動回路２３およびデータ線駆動回路２２
を駆動するためのアルミニウム膜等の低抵抗な金属膜や
金属シリサイド膜からなる複数の信号配線２８がそれぞ
れ引き回され、これらの信号配線２８はシール層ＧＳよ
り基板外周側を通っている。また、画素部２１を挟んで
対向する一対の走査線駆動回路２３同士を電気的に接続
する信号配線２９も、画素部２１に対して走査線駆動回
路２２が形成されている側とは反対側領域においてシー
ル層ＧＳより基板外周側を通っている。なお、液晶装置
用基板ＡＭと対向基板ＯＰとの間では、実装端子２５か
ら外部入力される対向電極電位ＬＣＣＯＭが上下導通材
３１を介して対向基板ＯＰに供給されている。In the liquid crystal device substrate AM, constant power sources VDDX, VSSX, V are provided on the side portion on the data line drive circuit 22 side.
DDY, VSSY, modulated image signal (image signal line VID1
To VID6), various signals (start signal DY, clock signal CLY, its inverted clock signal CLY bar, start signal DX, clock signals CLX1 to CLX4, and its inverted clock signals CLX1 bar to CLX4 bar) and the like. A large number of mounting terminals 25 are formed of a metal film such as the above, a metal silicide film, or a conductive film such as an ITO film. From these mounting terminals 25, the scanning line driving circuit 23 and the data line driving circuit 22 are connected.
A plurality of signal wirings 28 made of a low resistance metal film such as an aluminum film or a metal silicide film for driving the wirings are routed around, and these signal wirings 28 extend from the seal layer GS to the outer peripheral side of the substrate. Further, the signal wiring 29 that electrically connects the pair of scanning line driving circuits 23 facing each other with the pixel portion 21 interposed therebetween is also on the side opposite to the side where the scanning line driving circuit 22 is formed with respect to the pixel portion 21. In the region, it passes through the outer peripheral side of the substrate from the seal layer GS. Note that, between the liquid crystal device substrate AM and the counter substrate OP, the counter electrode potential LCCOM externally input from the mounting terminal 25 is supplied to the counter substrate OP via the vertical conducting material 31.
【００２０】対向基板ＯＰには、液晶装置用基板ＡＭの
側に形成されている各画素の画素電極に対して液晶ＬＣ
を挟んで対向する共通電極５１と、各画素を囲むように
形成されたブラックマトリクスＢＭ１とが形成されてい
る。また、対向基板ＯＰには、シール層ＧＳの内周縁に
沿って表示画面見切り用のブラックマトリクスＢＭ２も
形成されている。The counter substrate OP has a liquid crystal LC for the pixel electrodes of each pixel formed on the liquid crystal device substrate AM side.
A common electrode 51 facing each other across the pixel and a black matrix BM1 formed so as to surround each pixel are formed. A black matrix BM2 for parting the display screen is also formed on the counter substrate OP along the inner peripheral edge of the seal layer GS.
【００２１】（液晶装置用基板および画素部の構成）図
３は、本形態の液晶装置に用いられる駆動回路内蔵型の
液晶装置用基板のブロック図である。(Structures of Liquid Crystal Device Substrate and Pixel Section) FIG. 3 is a block diagram of a liquid crystal device substrate having a built-in drive circuit used in the liquid crystal device of the present embodiment.
【００２２】図３からわかるように、液晶装置用基板Ａ
Ｍでは、透明基板の上に複数の走査線Ｙ（Ｙ1 、Ｙ2 ・
・・）と複数のデータ線Ｘ（Ｘ1 、Ｘ2 ・・・）とによ
って複数の画素ＰＸがマトリクス状に構成されている。As can be seen from FIG. 3, the substrate A for liquid crystal device is used.
In M, a plurality of scanning lines Y (Y 1 , Y 2 ,
..) and a plurality of data lines X (X 1 , X 2 ...) Form a plurality of pixels PX in a matrix.
【００２３】いずれの画素ＰＸも、それを取り出して図
４および図５に示すように、走査線Ｙおよびデータ線Ｘ
に接続する画素スイッチング用の薄膜トランジスタ（以
下、ＴＦＴという。）ＴＦＴ６０が形成されている。こ
のＴＦＴ６０のドレイン電極は、対向基板ＯＰの対向電
極５１との間に液晶ＬＣを挟んで液晶セルを構成する画
素電極９ａである。なお、液晶セルに対しては、前段の
走査線や容量線３ｄを利用して保持容量ＣＡＰが構成さ
れている。All the pixels PX are taken out and as shown in FIGS. 4 and 5, the scanning line Y and the data line X are extracted.
A pixel switching thin film transistor (hereinafter referred to as a TFT) TFT 60 connected to the pixel is formed. The drain electrode of the TFT 60 is a pixel electrode 9a that forms a liquid crystal cell with the liquid crystal LC sandwiched between the drain electrode and the counter electrode 51 of the counter substrate OP. For the liquid crystal cell, the storage capacitor CAP is configured by using the scanning line and the capacitance line 3d in the previous stage.
【００２４】画素スイッチング用のＴＦＴ６０は、図５
および図１４（Ｄ）からわかるように、走査線Ｙの一部
であるゲート電極３ａと、データ線Ｘとしてのソース電
極６ａに第１の層間絶縁膜４の第１のコンタクトホール
５ａを介して電気的に接続するソース領域１ｂ、１ｄ
と、第１の層間絶縁膜４およびこの第１の層間絶縁膜４
の上層側の第２の層間絶縁膜７に形成された第２のコン
タクトホール８ａを介してＩＴＯ膜からなる画素電極９
ａが電気的に接続するドレイン領域１ｃ、１ｅとを備え
ている。The pixel switching TFT 60 is shown in FIG.
Further, as can be seen from FIG. 14D, the gate electrode 3a which is a part of the scanning line Y and the source electrode 6a as the data line X are provided through the first contact hole 5a of the first interlayer insulating film 4. Source regions 1b, 1d electrically connected
And the first interlayer insulating film 4 and the first interlayer insulating film 4
The pixel electrode 9 made of an ITO film through the second contact hole 8a formed in the second interlayer insulating film 7 on the upper layer side.
a includes drain regions 1c and 1e electrically connected to each other.
【００２５】（駆動回路の構成）再び図３において、液
晶装置用基板ＡＭに構成されているデータ線駆動回路２
２は、Ｘ側シフトレジスタ回路２２１、バッファ回路２
２２、Ｘ側シフトレジスタ回路２２１からバッファ回路
２２２を介して出力された信号に基づいて動作するＴＦ
ＴからなるアナログスイッチＳ1 、Ｓ2 、Ｓ3 ・・・を
備えるサンプルホールド回路２２４、および６相に展開
された各画像信号に対応する６本の画像信号線ＶＩＤ１
〜ＶＩＤ６が構成されている。(Structure of Driving Circuit) Referring again to FIG. 3, the data line driving circuit 2 formed on the liquid crystal device substrate AM.
2 is an X-side shift register circuit 221 and a buffer circuit 2
22, TF that operates based on the signal output from the X-side shift register circuit 221 via the buffer circuit 222
A sample and hold circuit 224 including analog switches S 1 , S 2 , S 3 ... Composed of T, and 6 image signal lines VID 1 corresponding to the image signals expanded in 6 phases.
~ VID6 is configured.
【００２６】図６は、図３に示す液晶装置用基板に構成
した検査回路などの等価回路図、図７は、液晶装置用基
板に構成したデータ線駆動回路で生成されるパルスのタ
イミングチャート図である。FIG. 6 is an equivalent circuit diagram of the inspection circuit and the like formed on the liquid crystal device substrate shown in FIG. 3, and FIG. 7 is a timing chart diagram of pulses generated by the data line drive circuit formed on the liquid crystal device substrate. Is.
【００２７】図６に示すように、データ線駆動回路２２
のＸ側シフトレジスタ回路２２１は、たとえば、共通の
スタート信号ＤＸが各系列毎に入力される４系列で構成
されており、各段は１つの転送用のインバータ２２６
と、転送用のクロックドインバータ２２７と、帰還用の
クロックドインバータ２２８とから構成され、スタティ
ック型の構成をとる。帰還用のクロックドインバータ２
２８がないダイナミック型の構成をとってもかまわな
い。また、クロックドインバーター２２７、２２８をト
ランスミッションゲートとインバータで構成しても良い
ことは言うまでもない。ここで、Ｘ側シフトレジスタ回
路２２１には、図１を参照して説明したように、実装端
子２５を介して外部からスタート信号ＤＸが供給される
とともに、各段のクロックドインバータ２２７、２２８
には、クロック信号ＣＬＸ１〜ＣＬＸ４、およびその反
転クロック信号ＣＬＸ１バー〜ＣＬＸ４バーが供給され
る。従って、図７に示すように、Ｘ側シフトレジスタ回
路２２１では、スタート信号ＤＸが入力された以降、わ
ずかに位相のずれたクロック信号ＣＬＸ１〜ＣＬＸ４、
およびその反転クロック信号ＣＬＸ１バー〜ＣＬＸ４バ
ーの立ち上がりエッジに同期して、信号がシフトしてい
き、シフト信号（サンプルホールド回路２２４のアナロ
グスイッチＳ1 、Ｓ2 、Ｓ3 ・・・を駆動するためのビ
ット信号Ｑ1 、Ｑ 2 、Ｑ3 ・・・）が生成され、出力さ
れていく。そして、図３において、Ｘ側シフトレジスタ
回路２２１からバッファ回路２２２を介してサンプルホ
ールド回路２２４に位相がわずかにずれたビット信号Ｑ
1 、Ｑ2 、Ｑ3 ・・・が出力されると、このビット信号
Ｑ1 、Ｑ2 、Ｑ3 ・・・に基づいて、各アナログスイッ
チＳ 1 、Ｓ2 、Ｓ3 ・・・が動作する。その結果、画像
信号線ＶＩＤ１〜ＶＩＤ６を介して供給される変調画像
信号は、所定のタイミングでデータ線Ｘ1 、Ｘ2 、Ｘ 3
・・・に取り込まれ、走査線Ｙ1 、Ｙ2 、Ｙ3 ・・・に
介して供給される走査信号により選択された各画素ＰＸ
に保持されることになる。As shown in FIG. 6, the data line drive circuit 22
The X-side shift register circuit 221 of the
Consists of 4 series in which start signal DX is input for each series
Each stage has one transfer inverter 226.
, Clocked inverter 227 for transfer, and feedback
It consists of a clocked inverter 228 and a static inverter.
It has a hook-shaped configuration. Clocked inverter for feedback 2
I don't mind using a dynamic configuration without 28.
Yes. In addition, clocked inverters 227 and 228 are turned on.
May consist of lance mission gate and inverter
Needless to say. Here, X side shift register times
The path 221 includes the mounting end as described with reference to FIG.
A start signal DX is externally supplied via the child 25.
Together with the clocked inverters 227, 228 of each stage
Are clock signals CLX1 to CLX4 and its inverse.
Clock signal CLX1 bar ~ CLX4 bar is supplied
It Therefore, as shown in FIG.
On the road 221, after the start signal DX is input,
Clock signals CLX1 to CLX4, which are slightly out of phase
And its inverted clock signals CLX1 to CLX4
Signal is shifting in synchronization with the rising edge of
Shift signal (analog of the sample and hold circuit 224).
Switch S1 , S2 , S3 ... to drive
Signal Q1 , Q 2 , Q3 ...) is generated and output
Going away. Then, in FIG. 3, the X-side shift register
From the circuit 221 to the sample circuit via the buffer circuit 222.
The bit signal Q whose phase is slightly shifted to the field circuit 224.
1 , Q2 , Q3 ... is output, this bit signal
Q1 , Q2 , Q3 Based on ...
Chi S 1 , S2 , S3 ... works. As a result, the image
Modulated image supplied via signal lines VID1 to VID6
The signal is a data line X at a predetermined timing.1 , X2 , X 3
... taken in and scanning line Y1 , Y2 , Y3 To ...
Each pixel PX selected by the scanning signal supplied via
Will be held in.
【００２８】走査線駆動回路部２３でも、同様に、スタ
ート信号ＤＹ、クロック信号ＣＬＹ、およびその反転ク
ロック信号ＣＬＹバーに基づいてシフト信号（走査信
号）を生成、出力していくＹ側シフトレジスタ２３１が
構成されている。Similarly, in the scanning line driving circuit section 23, a Y-side shift register 231 that produces and outputs a shift signal (scanning signal) based on the start signal DY, the clock signal CLY, and its inverted clock signal CLY bar. Is configured.
【００２９】（ギャップ制御領域の構成）図８および図
９はそれぞれ、図１に示す液晶装置のコーナー部分付近
ＡＡの拡大図、およびコーナー部分付近ＢＢの拡大図で
ある。(Structure of Gap Control Region) FIGS. 8 and 9 are an enlarged view of a corner portion AA and a corner portion BB of the liquid crystal device shown in FIG. 1, respectively.
【００３０】このように構成した液晶装置用基板１を、
図１に示すように、シール層ＧＳを用いて所定のセルギ
ャップを介して対向基板ＯＰと貼り合わせるにあたっ
て、本形態では、液晶装置用基板ＡＭにおけるシール層
ＧＳの下層側には、画素部２１の外周縁に沿うようにギ
ャップ制御領域４１、４２、４３、４４が構成されてい
る。ここで、ギャップ制御領域４１、４２、４３、４４
は、画素部２１のコーナー部分２１０に途切れ部分４０
をもつように構成されている。The liquid crystal device substrate 1 having the above-mentioned structure is
As shown in FIG. 1, when the sealing layer GS is used to bond to the counter substrate OP via a predetermined cell gap, in the present embodiment, the pixel portion 21 is provided below the sealing layer GS in the liquid crystal device substrate AM. The gap control regions 41, 42, 43, 44 are formed along the outer peripheral edge of the. Here, the gap control regions 41, 42, 43, 44
Is a broken portion 40 at the corner portion 210 of the pixel portion 21.
Is configured to have.
【００３１】このようなギャップ制御領域のうち、図
８、図９および図１４（Ｄ）に示すように、画素部２１
と走査線駆動回路２３との間に形成されたギャップ制御
領域４２、４３は、各走査線Ｙの表面側に、データ線Ｘ
と同時形成された配線層４２１、４３１を重ねることに
よって画素部２１の辺に沿って構成されている。Of such a gap control region, as shown in FIG. 8, FIG. 9 and FIG.
The gap control regions 42 and 43 formed between the scanning line driving circuit 23 and the scanning line driving circuit 23 are formed on the front surface side of each scanning line Y and the data line X.
And the wiring layers 421 and 431 formed at the same time are overlapped with each other to be configured along the sides of the pixel portion 21.
【００３２】また、図８および図１４（Ｄ）に示すよう
に、画素部２１に対して走査線駆動回路２２が形成され
ている側とは反対側の辺のギャップ制御領域４４は、配
線層４４１を走査線Ｙと同時形成するとともに、この配
線層４４１の表面側に、データ線Ｘと同時形成された配
線層４４２を重ねることによって画素部２１の辺に沿っ
て構成されている。Further, as shown in FIGS. 8 and 14D, the gap control region 44 on the side opposite to the side where the scanning line drive circuit 22 is formed with respect to the pixel portion 21 is a wiring layer. 441 is formed at the same time as the scanning line Y, and the wiring layer 442 formed at the same time as the data line X is overlapped on the front surface side of the wiring layer 441 so as to be formed along the side of the pixel portion 21.
【００３３】さらに、図９および図１４（Ｄ）に示すよ
うに、画素部２１とデータ線駆動回路２２との間に形成
されたギャップ制御領域４１は、サンプルホールド回路
２２４から画素部２１に向かって延びるデータ線Ｘの下
層側に、走査線Ｙと同時形成された配線層４１１を形成
しておくことにより画素部２１の辺に沿って構成されて
いる。Further, as shown in FIG. 9 and FIG. 14D, the gap control region 41 formed between the pixel section 21 and the data line drive circuit 22 extends from the sample hold circuit 224 toward the pixel section 21. A wiring layer 411 formed at the same time as the scanning line Y is formed on the lower layer side of the data line X that extends along the side of the pixel portion 21.
【００３４】このように構成したギャップ制御領域４
１、４２、４３、４４では、シール層ＧＳの下層側にお
いて、２つの配線層が２段重ねになっているので、周囲
より１段高い。また、これらの配線層の重なり部分は、
隣合う配線層との間にわずかな隙間を介して並んでいる
ので、全体として平坦な領域を構成している。従って、
これらのギャップ制御領域４１、４２、４３、４４にシ
ール層ＧＳを形成すれば、それに含まれるギャップ材
は、液晶装置用基板ＡＭのギャップ制御領域ＧＳと対向
基板ＯＰとの間で、液晶装置用基板ＡＭと対向基板ＯＰ
とのセルギャップを高い精度で規定することになる。The gap control region 4 thus configured
In Nos. 1, 42, 43, and 44, the two wiring layers are stacked in two layers on the lower layer side of the seal layer GS, so that the wiring layers are one step higher than the surroundings. Also, the overlapping part of these wiring layers is
Since they are lined up with a slight gap between adjacent wiring layers, they form a flat region as a whole. Therefore,
When the seal layer GS is formed in these gap control regions 41, 42, 43, 44, the gap material contained in the seal layer GS is used for the liquid crystal device between the gap control region GS of the liquid crystal device substrate AM and the counter substrate OP. Substrate AM and counter substrate OP
The cell gap between and will be defined with high accuracy.
【００３５】（ギャップ制御領域４１の改良例）図１０
に示すように、データ線駆動回路２２の側では、基板外
周縁から画素部２１に向かって形成されたＸ側シフトレ
ジスタ回路２２１、バッファ回路２２２、画像信号線Ｖ
ＩＤ１〜ＶＩＤ６、サンプルホールド回路２２４のう
ち、画像信号線ＶＩＤ１〜ＶＩＤ６の形成領域からサン
プルホールド回路２２４の形成領域に至る領域を利用し
てギャップ制御領域４１を構成してもよい。すなわち、
バッファ回路２２２とサンプルホールド回路２２４とを
接続する多数のサンプリング信号入力用配線パターン２
２５、および画像信号線ＶＩＤ１〜ＶＩＤ６とサンプル
ホールド回路２２４とを接続する画像信号サンプリング
用配線パターン２２６のいずれについても、データ線Ｘ
と同時形成された配線層４１２と、走査線Ｙと同時形成
された配線層４１３との２段重ねにしておき、これらの
重なり部分でギャップ制御領域４１を構成してもよい。
ここで、画像信号線ＶＩＤ１〜ＶＩＤ６の形成領域もシ
ール層ＧＳの下層側に配置すれば、画像信号線ＶＩＤ１
〜ＶＩＤ６とサンプルホールド回路２２４とを接続する
画像信号サンプリング用配線パターン２２６が画像信号
線ＶＩＤ１〜ＶＩＤ６と重なる部分２１７でも配線層が
２段重ねになるので、ギャップ制御に利用できる。(Improvement Example of Gap Control Region 41) FIG.
As shown in FIG. 7, on the data line driving circuit 22 side, the X-side shift register circuit 221, the buffer circuit 222, and the image signal line V formed from the outer peripheral edge of the substrate toward the pixel portion 21.
Of the ID1 to VID6 and the sample hold circuit 224, the gap control area 41 may be configured by using the area from the formation area of the image signal lines VID1 to VID6 to the formation area of the sample hold circuit 224. That is,
Many sampling signal input wiring patterns 2 for connecting the buffer circuit 222 and the sample hold circuit 224
25 and the image signal sampling wiring pattern 226 that connects the image signal lines VID1 to VID6 and the sample hold circuit 224.
The wiring layer 412 formed simultaneously with the wiring line 412 and the wiring layer 413 formed simultaneously with the scanning line Y may be stacked in two stages, and the gap control region 41 may be formed by the overlapping portion thereof.
Here, if the formation regions of the image signal lines VID1 to VID6 are also arranged on the lower layer side of the seal layer GS, the image signal lines VID1
Since the wiring layers for the image signal sampling wiring pattern 226 for connecting the VID6 to the sample and hold circuit 224 overlap the image signal lines VID1 to VID6, the wiring layers are two-tiered and can be used for gap control.
【００３６】このようにしてギャップ制御領域４１を構
成すると、シール層ＧＳよりも内側部分にサンプルホー
ルド回路２２４が配置された構成になる分、シール層Ｇ
Ｓよりも外側部分においてＸ側シフトレジスタ回路２２
１およびバッファ回路２２２の形成領域の幅Ｌ４を拡張
できる。また、サンプルホールド回路２２４を配置した
部分は、表示画面見切り用のブラックマトリクスＢＭ２
で隠れている部分を有効利用しているので、サンプルホ
ールド回路２２４の幅Ｌ５も拡張できることなる。それ
故、本形態によれば、液晶装置ＬＰの表示の品位を高め
ることを目的に、データ線駆動回路２２に対してはそれ
を構成するＴＦＴのチャネル幅の拡張によるオン電流の
増大（動作速度の向上）、あるいは大規模回路の導入な
どを行うことができる。すなわち、本形態の液晶装置Ｌ
Ｐでは、液晶装置用基板ＡＭを大型化せずに、かつ、画
素部２１やシール層ＧＳが占めている部分を縮小するこ
となく、データ線駆動回路２２の形成領域を実質的に拡
張することができる。また、逆にいえば、シール層ＧＳ
よりも内側部分にサンプルホールド回路２２４を配置
し、かつ、シール層ＧＳの下層側に画像信号線ＶＩＤ１
〜ＶＩＤ６を配置したので、シール層ＧＳの外側にはＸ
側シフトレジスタ回路２２１とバッファ回路２２２だけ
を構成すればよい。それ故、液晶装置用基板ＡＭの周辺
部分を縮小できるので、同じ大きさの表示領域を有しな
がらも周辺部分が狭い液晶装置ＬＰを構成することがで
きる。When the gap control region 41 is formed in this manner, the sample-hold circuit 224 is arranged inside the seal layer GS, which is equivalent to the seal layer G.
The X-side shift register circuit 22 in the portion outside S
1 and the width L4 of the formation region of the buffer circuit 222 can be expanded. Further, the portion where the sample hold circuit 224 is arranged is a black matrix BM2 for parting the display screen.
Since the hidden portion is effectively used, the width L5 of the sample hold circuit 224 can be expanded. Therefore, according to this embodiment, for the purpose of improving the display quality of the liquid crystal device LP, the on-current of the data line driving circuit 22 is increased due to the expansion of the channel width of the TFT (operating speed). Improvement), or the introduction of a large-scale circuit. That is, the liquid crystal device L of the present embodiment
In P, the formation area of the data line drive circuit 22 is substantially expanded without increasing the size of the liquid crystal device substrate AM and without reducing the area occupied by the pixel portion 21 and the seal layer GS. You can Conversely speaking, the seal layer GS
A sample hold circuit 224 is arranged on the inner side of the image signal line VID1 on the lower layer side of the seal layer GS.
Since ~ VID6 is arranged, X is provided outside the seal layer GS.
Only the side shift register circuit 221 and the buffer circuit 222 need be configured. Therefore, since the peripheral portion of the liquid crystal device substrate AM can be reduced, a liquid crystal device LP having a display region of the same size but a narrow peripheral portion can be configured.
【００３７】なお、データ線駆動回路２２全体をシール
層ＧＳの内側に形成すると、そこに印加される直流成分
の電位の影響を受けて液晶の劣化や配向の乱れを招くお
それがあるが、本形態では、シール層ＧＳの内側であっ
ても表示画面見切り用のブラックマトリクスＢＭ２で覆
われている部分にサンプルホールド回路２２４を配置し
たので、たとえ液晶の配向に乱れが生じたとしても、表
示の品位を落とさないという利点がある。また、データ
線駆動回路２２の一部をシール層ＧＳに重ねるといって
も、シール層ＧＳに含まれるギャップ材は、あくまで配
線層と対向基板との間に介在し、データ線駆動回路２２
を構成するＴＦＴが形成されている領域を避けているの
で、ギャップ材によってデータ線駆動回路２２が損傷す
ることもない。しかも、ギャップ制御領域４１に形成し
た配線層同士をコンタクトホールを介して上下に導通さ
せれば、この部分ではデータ線Ｘや走査線Ｙを冗長配線
構造にでき、これらの信号配線がギャップ材によって断
線するという不具合を確実に防止できる。さらに、液晶
装置用基板ＡＭの外周領域にアルミニウム層などを形成
し、そこにシール層ＧＳを形成する構成では、シール層
ＧＳを光硬化させる場合には対向基板ＯＰの方から紫外
線を照射しなければならず、対向基板ＯＰとしては光透
過性のかなり高い石英基板などを使用せざるを得ないと
いう制約がある。これに対して、本形態では、液晶装置
用基板ＡＭの側から紫外線を照射しても配線層同士の隙
間を通って紫外線がシール層ＧＳに到達し、硬化させる
ので、対向基板ＯＰの光透過性についての要求を緩和で
きる。それ故、本形態によれば、対向基板ＯＰとして安
価なガラス基板を使用できるという利点もある。If the entire data line drive circuit 22 is formed inside the seal layer GS, the potential of the direct current component applied to the data line drive circuit 22 may influence the deterioration of the liquid crystal and the disorder of the alignment. In the mode, since the sample hold circuit 224 is arranged in the portion covered with the black matrix BM2 for dividing the display screen even inside the seal layer GS, even if the alignment of the liquid crystal is disturbed, the display It has the advantage of not degrading quality. Even if a part of the data line drive circuit 22 is overlaid on the seal layer GS, the gap material included in the seal layer GS is present only between the wiring layer and the counter substrate, and the data line drive circuit 22 is not provided.
Since the area where the TFTs forming the above is formed is avoided, the data line driving circuit 22 is not damaged by the gap material. Moreover, if the wiring layers formed in the gap control region 41 are electrically connected vertically through the contact holes, the data lines X and the scanning lines Y can have a redundant wiring structure in this portion, and these signal wirings can be formed by the gap material. The problem of disconnection can be reliably prevented. Further, in a configuration in which an aluminum layer or the like is formed in the outer peripheral area of the liquid crystal device substrate AM and the seal layer GS is formed thereon, when the seal layer GS is photocured, the counter substrate OP must be irradiated with ultraviolet rays. Therefore, there is a constraint that a quartz substrate or the like having a considerably high light transmittance must be used as the counter substrate OP. On the other hand, in the present embodiment, even when ultraviolet rays are irradiated from the liquid crystal device substrate AM side, the ultraviolet rays reach the seal layer GS through the gap between the wiring layers and cure, so that the light transmission of the counter substrate OP is performed. The demand for sex can be relaxed. Therefore, according to this embodiment, there is also an advantage that an inexpensive glass substrate can be used as the counter substrate OP.
【００３８】（検査回路の構成）図１に示すように、本
形態の液晶装置用基板ＡＭでは、さらに、画素部２１に
対してデータ線駆動回路２２が形成されている側とは反
対側において、前記の表示画面見切り用のブラックマト
リクスＢＭ２に重なる領域には、データ線Ｘに対する検
査回路７０も形成されている。(Structure of Inspection Circuit) As shown in FIG. 1, in the liquid crystal device substrate AM of the present embodiment, further, on the side opposite to the side where the data line drive circuit 22 is formed with respect to the pixel portion 21. An inspection circuit 70 for the data line X is also formed in the area overlapping the black matrix BM2 for dividing the display screen.
【００３９】この検査回路７０は、図３および図６に示
すように、ＴＦＴａ1 、ａ2 ・・・（検査用スイッチン
グ回路）と、これらのＴＦＴａ1 、ａ2 、ａ3 ・・・を
介してデータ線Ｘ1 、Ｘ2 ・・・に対して電気的に接続
する４本の検査用信号配線ｂ 1 、ｂ2 、ｂ3 、ｂ4 と、
ＴＦＴａ1 、ａ2 ・・・のゲートに導電接続する２本の
検査用信号配線ｃ1 、ｃ2 とを有する。The inspection circuit 70 is shown in FIGS. 3 and 6.
So that the TFTa1 , A2 ... (Switch for inspection
Circuit) and these TFTa1 , A2 , A3 ...
Through data line X1 , X2 ... electrically connected to
4 inspection signal wires b 1 , B2 , B3 , BFour When,
TFTa1 , A2 Two conductively connected to the gate of
Signal wiring for inspection c1 , C2 Have and.
【００４０】検査用信号配線ｂ1 、ｂ2 、ｂ3 、ｂ4
は、これらの配線に沿って並ぶＴＦＴａ1 、ａ2 、ａ3
・・・のうち、４つおきのＴＦＴａ1 、ａ2 、ａ3 ・・
・に接続している。すなわち、検査用信号配線ｂ1 はＴ
ＦＴａ1 、ａ1+4N・・（Ｎは正の自然数。）を介してデ
ータ線Ｘ1 、Ｘ1+4N・・に接続し、検査用信号配線ｂ2
はＴＦＴａ2 、ａ2+4N・・を介してデータ線Ｘ2 、Ｘ
2+4N・・に接続し、検査用信号配線ｂ3 はＴＦＴａ3 、
ａ3+4N・・を介してデータ線Ｘ3 、Ｘ3+4N・・に接続
し、第４の検査用信号配線ｂ4 はＴＦＴａ4 、ａ4+4N・
・を介してデータ線Ｘ 4 、Ｘ4+4N・・に接続している。
いずれの検査用信号配線ｂ1 、ｂ2 、ｂ3 、ｂ 4もそれ
ぞれ、端部には検査用の入出力信号端子ＣＸ1 、ＣＸ
2 、ＣＸ3 、ＣＸ4（信号線検査用端子／サンプルホー
ルド回路検査用端子）を備える。Signal wiring for inspection b1 , B2 , B3 , BFour
Are TFTa lined up along these wirings.1 , A2 , A3
... of every fourth TFTa1 , A2 , A3 ・ ・
・ Connected to. That is, the inspection signal wiring b1 Is T
FTa1 , A1 + 4N.. (where N is a positive natural number)
Data line X1 , X1 + 4N.., signal wiring for inspection b connected to2
Is TFTa2 , A2 + 4N.. through data line X2 , X
2 + 4N.., signal wiring for inspection b connected to3 Is TFTa3 ,
a3 + 4N.. through data line X3 , X3 + 4N・ ・ Connected to
Then, the fourth inspection signal wiring bFour Is TFTaFour , A4 + 4N・
· Through data line X Four , X4 + 4N.. is connected to.
Any inspection signal wiring b1 , B2 , B3 , B FourAlso that
Input / output signal terminal CX for inspection at each end1 , CX
2 , CX3 , CXFour(Signal line inspection terminal / sample ho
Field test terminal).
【００４１】検査用信号配線ｃ1 、ｃ2 は、これらの配
線に沿って並ぶＴＦＴａ1 、ａ2 、ａ3 ・・・のうち、
４つのＴＦＴを１つのグループとして、各グループに交
互に接続している。すなわち、検査用信号配線ｃ1 はＴ
ＦＴａ1 、ａ2 、ａ3 、ａ4、ａ1+8N、ａ2+8N、
ａ3+8N、ａ4+8Nのゲートに接続し、検査用信号配線ｃ2
はＴＦＴａ5 、ａ6 、ａ7 、ａ8 、ａ5+8N、ａ5+8N、ａ
5+8N、ａ5+8Nのゲートに接続している。いずれの検査用
信号配線ｃ1 、ｃ2 もそれぞれ、端部に検査用の入出力
信号端子ＴＸ1 、ＴＸ2 （信号線検査用端子／サンプル
ホールド回路検査用端子）を備える。Of the TFTs a 1 , a 2 , a 3 ... Arranged along these wirings, the inspection signal wirings c 1 , c 2 are
Four TFTs are set as one group and are alternately connected to each group. That is, the inspection signal wiring c 1 is T
FTa 1 , a 2 , a 3 , a 4 , a 1 + 8N , a 2 + 8N ,
Connect to the gates of a 3 + 8N and a 4 + 8N , and inspect signal wiring c 2
Is TFT a 5 , a 6 , a 7 , a 8 , a 5 + 8N , a 5 + 8N , a
It is connected to the gates of 5 + 8N and a 5 + 8N . Each of the inspection signal wirings c 1 and c 2 has inspection input / output signal terminals TX 1 and TX 2 (signal line inspection terminal / sample and hold circuit inspection terminal) at its ends.
【００４２】さらに、データ線駆動回路２２のＸ側シフ
トレジスタ回路２２１から引き出された検査用信号配線
も、図１に示すように、検査用の入出力信号端子ＸＥＰ
1 、ＸＥＰ2 、ＸＥＰ3 、ＸＥＰ4 （シフトレジスタ回
路検査用端子）を備え、走査線駆動回路２３のＹ側シフ
トレジスタ回路２３１から引き出された検査用信号配線
も検査用の入出力信号端子ＹＥＰ1 、ＹＥＰ2 （シフト
レジスタ回路検査用端子）を備えている。Further, as shown in FIG. 1, the inspection signal wiring drawn from the X-side shift register circuit 221 of the data line drive circuit 22 also has an inspection input / output signal terminal XEP.
1 , XEP 2 , XEP 3 , XEP 4 (shift register circuit inspection terminals) are provided, and the inspection signal wiring drawn from the Y-side shift register circuit 231 of the scanning line drive circuit 23 is also an input / output signal terminal for inspection YEP. 1 , YEP 2 (shift register circuit inspection terminal) are provided.
【００４３】本形態において、これらの検査用の入出力
信号端子ＣＸ1 、ＣＸ2 、ＣＸ3 、ＣＸ4 、ＴＸ1 、Ｔ
Ｘ2 、ＸＥＰ1 、ＸＥＰ2 、ＸＥＰ3 、ＸＥＰ4 、ＹＥ
Ｐ1、ＹＥＰ2 は、いずれも、図１、図８、図９、図１
０に示すように、画素部２１の外周縁に沿って形成され
たギャップ制御領域４１、４２、４３、４４の画素部２
１のコーナー部分２１０に相当する領域の途切れ部分４
０に形成され、シール層ＧＳで覆われている。但し、こ
れらの検査用の入出力信号端子ＣＸ1 、ＣＸ2、ＣＸ
3 、ＣＸ4 、ＴＸ1 、ＴＸ2 、ＸＥＰ1 、ＸＥＰ2 、Ｘ
ＥＰ3 、ＸＥＰ4、ＹＥＰ1 、ＹＥＰ2 を用いての検査
工程は、あくまで液晶装置ＬＰの製造途中、すなわち液
晶装置用基板ＡＭを製造した後、シール層ＧＳを形成す
る前に行うため、検査工程の後にこれらの検査用の入出
力信号端子を覆うようにシール層ＧＳを形成しても、支
障がない。In this embodiment, the input / output signal terminals CX 1 , CX 2 , CX 3 , CX 4 , TX 1 , T for these inspections are used.
X 2 , XEP 1 , XEP 2 , XEP 3 , XEP 4 , YE
P 1 and YEP 2 are all shown in FIGS. 1, 8, 9 and 1.
0, the pixel portion 2 of the gap control regions 41, 42, 43, 44 formed along the outer peripheral edge of the pixel portion 21.
A discontinuity part 4 of the area corresponding to the corner part 210 of 1
0, and is covered with a sealing layer GS. However, these inspection input / output signal terminals CX 1 , CX 2 , CX
3 , CX 4 , TX 1 , TX 2 , XEP 1 , XEP 2 , X
Since the inspection process using EP 3 , XEP 4 , YEP 1 , and YEP 2 is performed only during the manufacturing of the liquid crystal device LP, that is, after manufacturing the liquid crystal device substrate AM and before forming the seal layer GS, the inspection process is performed. There is no problem even if the seal layer GS is formed so as to cover these inspection input / output signal terminals after the process.
【００４４】このように検査用の入出力信号端子ＣＸ
1 、ＣＸ2 、ＣＸ3 、ＣＸ4 、ＴＸ1、ＴＸ2 、ＸＥＰ1
、ＸＥＰ2 、ＸＥＰ3 、ＸＥＰ4 、ＹＥＰ1 、ＹＥＰ2
は、液晶装置ＬＰの完成後は使用しないので、シール
層ＧＳの下層側に形成すれば、それまではデッドスペー
スであったシール層ＧＳの形成領域を有効利用できる。
それ故、検査用の入出力信号端子ＣＸ1 、ＣＸ2 、ＣＸ
3 、ＣＸ4 、ＴＸ1 、ＴＸ2 、ＸＥＰ1 、ＸＥＰ2 、Ｘ
ＥＰ3 、ＸＥＰ4 、ＹＥＰ1 、ＹＥＰ2 が従来占有して
いた部分を省くことができるので、走査線駆動回路２３
やデータ線駆動回路２２に対してはそれを構成するＴＦ
Ｔのチャネル幅の拡張による動作速度の向上、あるいは
大規模回路の導入などを行うことができる。すなわち、
本形態の液晶装置ＬＰでは、液晶装置用基板ＡＭを大型
化せずに、かつ、画素部２１やシール層ＧＳが占めてい
る部分を縮小することなく、走査線駆動回路２３やデー
タ線駆動回路２２の形成領域を実質的に拡張することが
できる。また、逆にいえば、検査用の入出力信号端子Ｃ
Ｘ1 、ＣＸ2 、ＣＸ3 、ＣＸ4 、ＴＸ1 、ＴＸ2 、ＸＥ
Ｐ1 、ＸＥＰ2 、ＸＥＰ3 、ＸＥＰ4 、ＹＥＰ1 、ＹＥ
Ｐ2 が従来占有していた部分を省いた分、液晶装置用基
板ＡＭの周辺部分（額縁領域２６）を縮小できるので、
同じ大きさの表示領域を有しながらも周辺部分が狭い液
晶装置ＬＰを構成することができる。しかも、検査用の
入出力信号端子ＣＸ1 、ＣＸ2 、ＣＸ3、ＣＸ4 、ＴＸ1
、ＴＸ2 、ＸＥＰ1 、ＸＥＰ2 、ＸＥＰ3 、ＸＥＰ
4 、ＹＥＰ 1 、ＹＥＰ2 の形成によって、この部分に凹
凸が形成されても、これらの検査用の入出力信号端子Ｃ
Ｘ1 、ＣＸ2 、ＣＸ3 、ＣＸ4 、ＴＸ1 、ＴＸ2 、ＸＥ
Ｐ1、ＸＥＰ2 、ＸＥＰ3 、ＸＥＰ4 、ＹＥＰ1 、ＹＥ
Ｐ2 が形成されているのは、画素部２１の外周縁に沿っ
て形成されたギャップ制御領域４１、４２、４３、４４
の途切れ部分４０であるため、液晶装置用基板ＡＭと対
向基板ＯＰとのセルギャップの精度を低下させることが
ない。しかも、これらの検査用の入出力信号端子は、ギ
ャップ制御領域よりも低く形成されているので、セルギ
ャップの精度に何等影響されることがない。また、検査
用の入出力信号端子ＣＸ1 、ＣＸ2 、ＣＸ3 、ＣＸ4 、
ＴＸ1 、ＴＸ2 、ＸＥＰ1 、ＸＥＰ2 、ＸＥＰ3 、ＸＥ
Ｐ4 、ＹＥＰ1 、ＹＥＰ2 は最終的にはシール層ＧＳで
覆われ、液晶側や対向基板ＯＰから完全に絶縁分離され
た状態になるので、これらの検査用の入出力信号端子を
介しての対向基板ＯＰと液晶装置用基板ＡＭとの間の無
用なショートの発生を防止できる。In this way, the input / output signal terminal CX for inspection is used.
1 , CX2 , CX3 , CXFour , TX1, TX2 , XEP1
, XEP2 , XEP3 , XEPFour , YEP1 , YEP2
Is not used after the liquid crystal device LP is completed.
If it is formed on the lower layer side of the layer GS, the dead space until then is formed.
The formation area of the seal layer GS, which has been a mask, can be effectively used.
Therefore, the input / output signal terminal CX for inspection1 , CX2 , CX
3 , CXFour , TX1 , TX2 , XEP1 , XEP2 , X
EP3 , XEPFour , YEP1 , YEP2 Traditionally occupied
Since it is possible to omit the part that has been used, the scanning line drive circuit 23
And the TF that constitutes the data line drive circuit 22.
Increase in operating speed by expanding the channel width of T, or
Large-scale circuits can be introduced. That is,
In the liquid crystal device LP of this embodiment, the liquid crystal device substrate AM has a large size.
And is occupied by the pixel portion 21 and the seal layer GS.
The scanning line drive circuit 23 and the data without reducing the
It is possible to substantially expand the formation area of the contact line drive circuit 22.
it can. Conversely speaking, the input / output signal terminal C for inspection
X1 , CX2 , CX3 , CXFour , TX1 , TX2 , XE
P1 , XEP2 , XEP3 , XEPFour , YEP1 , YE
P2 Since the parts that were previously occupied by the
Since the peripheral portion (frame area 26) of the plate AM can be reduced,
Liquid that has a display area of the same size but a narrow peripheral area
A crystallizer LP can be constructed. Moreover, for inspection
Input / output signal terminal CX1 , CX2 , CX3, CXFour , TX1
, TX2 , XEP1 , XEP2 , XEP3 , XEP
Four , YEP 1 , YEP2 Due to the formation of
Even if a protrusion is formed, these inspection input / output signal terminals C are used.
X1 , CX2 , CX3 , CXFour , TX1 , TX2 , XE
P1, XEP2 , XEP3 , XEPFour , YEP1 , YE
P2 Are formed along the outer peripheral edge of the pixel portion 21.
Formed gap control regions 41, 42, 43, 44
Since it is the discontinuous portion 40 of the liquid crystal device substrate AM,
It is possible to reduce the accuracy of the cell gap with the substrate OP.
Absent. Moreover, these input / output signal terminals for inspection are
Since it is formed lower than the cap control area,
There is no influence on the accuracy of the cap. Also inspection
Input / output signal terminal CX1 , CX2 , CX3 , CXFour ,
TX1 , TX2 , XEP1 , XEP2 , XEP3 , XE
PFour , YEP1 , YEP2 Is finally the sealing layer GS
Covered and completely isolated from the liquid crystal side and counter substrate OP
Input and output signal terminals for these inspections.
Between the counter substrate OP and the liquid crystal device substrate AM via
It is possible to prevent unnecessary short circuit.
【００４５】（液晶装置用基板の検査方法）このような
構成の液晶装置ＬＰの製造工程のうち、そのデータ線Ｘ
1 、Ｘ2 ・・・のオープンやショートなどを検査する方
法を、図６を参照して説明する。(Inspection Method of Liquid Crystal Device Substrate) In the manufacturing process of the liquid crystal device LP having such a structure, the data line X
A method of inspecting 1 , 2 , X 2, ... For open or short will be described with reference to FIG.
【００４６】本形態において、データ線Ｘのオープンや
ショートを検査する工程は、液晶装置ＬＰの製造工程の
途中工程、すなわち、検査用の入出力信号端子ＣＸ1 、
ＣＸ 2 、ＣＸ3 、ＣＸ4 、およびＴＦＴ駆動用信号入力
端子ＴＸ1 、ＴＸ2 の表面側がシール層ＧＳで覆われず
に開放状態にあるうちに行われる。In this embodiment, the data line X is opened and
The process of inspecting the short circuit is the same as the manufacturing process of the liquid crystal device LP.
I / O signal terminal CX for intermediate process, that is, inspection1 ,
CX 2 , CX3 , CXFour , And TFT drive signal input
Terminal TX1 , TX2 The surface side of is not covered with the sealing layer GS
It is done while it is open.
【００４７】まず、データ線Ｘ1 、Ｘ2 ・・・における
断線の有無を検査するには、画像信号線ＶＩＤ１〜ＶＩ
Ｄ６のいずれにもたとえばＤＣ５Ｖを印加する。この状
態で、データ線駆動回路２２および走査線駆動回路２３
を、液晶装置ＬＰで表示を行う場合と同様に駆動する。
この間、検査プローブを用いて検査用の入出力信号端子
ＴＸ1 からハイレベルの信号（ゲート電位）を検査用配
線ｃ1 を介してＴＦＴａ1 、ａ2 、ａ3 、ａ4 、
ａ1+8N、ａ2+8N、ａ3+8N、ａ4+8Nのゲートに供給する。
このとき、検査用の入出力信号端子ＴＸ2 からは、ロー
レベルの信号（ゲート電位）を検査用配線ｃ2 を介して
ＴＦＴａ5 、ａ6 、ａ7 、ａ8 、ａ5+8N、ａ6+ 8N、ａ
7+8N、ａ8+8Nのゲートに供給し、それらをオフ状態（高
インピーダンス状態）にしておく。このように設定して
おくと、Ｘ側シフトレジスタ回路２２１からのビット信
号Ｑ1 、Ｑ2 、Ｑ3 、Ｑ4 、Ｑ1+8N、Ｑ2+8N、Ｑ3+8N、
Ｑ4+8Nに対応して、サンプルホールド回路２２１の各ア
ナログスイッチＳ1 、Ｓ2 、Ｓ3 、Ｓ4 、Ｓ1+8N、Ｓ
2+8N、Ｓ3+8N、Ｓ4+8Nが順次オンし、画像信号線ＶＩＤ
１〜ＶＩＤ６の電位がデータ線Ｘ1 、Ｘ2 、Ｘ3 、Ｘ
4 、Ｘ1+8N、Ｘ2+8N、Ｘ3+8N、Ｘ 4+8Nから検査用配線ｂ
1 、ｂ2 、ｂ3 、ｂ4 を介して検査用の入出力信号端子
ＣＸ1 、ＣＸ2 、ＣＸ3 、ＣＸ4 に時系列的に出力され
ることになる。従って、検査用の入出力信号端子ＣＸ
1 、ＣＸ2 、ＣＸ3 、ＣＸ4 に検査プローブを当てて検
査信号を検出していくと、データ線Ｘ1 、Ｘ2 、Ｘ3 、
Ｘ4 、Ｘ1+8N、Ｘ2+8N、Ｘ3+8N、Ｘ4+8Nのオープンを検
査できる。すなわち、データ線Ｘ1 、Ｘ2 、Ｘ 3 、Ｘ
4 、Ｘ1+8N、Ｘ2+8N、Ｘ3+8N、Ｘ4+8Nのいずれかに断線
が生じていると、検査用の入出力信号端子ＣＸ1 、ＣＸ
2 、ＣＸ3 、ＣＸ4 から検出される検査用出力信号に
は、該当するデータ線Ｘに対応するタイミングで異常信
号が出現するので、いずれのデータ線Ｘに断線があるの
かを検出できる。なお、データ線Ｘ5、Ｘ6 、Ｘ7 、Ｘ8
、Ｘ5+8N、Ｘ6+8N、Ｘ7+8N、Ｘ8+8Nについてオープン
の有無を検査する際には、上記の設定とは逆に、検査用
の入出力信号端子ＴＸ2 からハイレベルの信号（ゲート
電位）を検査用配線ｃ2 を介してＴＦＴａ5 、ａ6 、ａ
7 、ａ8 、ａ5+8N、ａ6+8N、ａ7+8N、ａ8+8Nのゲートに
供給する。このとき、検査用の入出力信号端子ＴＸ1 か
らは、ローレベルの信号（ゲート電位）を検査用配線ｃ
1 を介してＴＦＴａ1 、ａ2 、ａ3 、ａ4 、ａ1+8N、ａ
2+8N、ａ3+8N、ａ 4+8Nのゲートに供給し、それらをオフ
状態（高インピーダンス状態）にしておく。First, the data line X1 , X2 In
Image signal lines VID1 to VI can be used to inspect the presence or absence of disconnection.
For example, DC5V is applied to any of D6. This state
In this state, the data line driving circuit 22 and the scanning line driving circuit 23
Are driven in the same manner as when the liquid crystal device LP performs display.
During this period, I / O signal terminals for inspection using the inspection probe
TX1 From the high level signal (gate potential) for inspection
Line c1 Via TFTa1 , A2 , A3 , AFour ,
a1 + 8N, A2 + 8N, A3 + 8N, A4 + 8NSupply to the gate.
At this time, the input / output signal terminal TX for inspection2 From the low
Level signal (gate potential) for inspection wiring c2 Through
TFTaFive , A6 , A7 , A8 , A5 + 8N, A6+ 8N, A
7 + 8N, A8 + 8NFeed them to their gates and turn them off (high
Impedance state). Set like this
If set, the bit signal from the X side shift register circuit 221
Issue Q1 , Q2 , Q3 , QFour , Q1 + 8N, Q2 + 8N, Q3 + 8N,
Q4 + 8NCorresponding to
Analog switch S1 , S2 , S3 , SFour , S1 + 8N, S
2 + 8N, S3 + 8N, S4 + 8NSequentially turn on, and the image signal line VID
The potential of 1 to VID6 is the data line X1 , X2 , X3 , X
Four , X1 + 8N, X2 + 8N, X3 + 8N, X 4 + 8NTo inspection wiring b
1 , B2 , B3 , BFour Input / output signal terminal for inspection via
CX1 , CX2 , CX3 , CXFour Are output in chronological order to
Will be. Therefore, the input / output signal terminal CX for inspection
1 , CX2 , CX3 , CXFour Apply the inspection probe to the
When the inspection signal is detected, the data line X1 , X2 , X3 ,
XFour , X1 + 8N, X2 + 8N, X3 + 8N, X4 + 8NThe opening of the
You can check. That is, the data line X1 , X2 , X 3 , X
Four , X1 + 8N, X2 + 8N, X3 + 8N, X4 + 8NDisconnection to any of
I / O signal terminal CX for inspection1 , CX
2 , CX3 , CXFour Output signal for inspection detected from
Is an error signal at the timing corresponding to the corresponding data line X.
No. appears, so which data line X has a disconnection
Can be detected. The data line XFive, X6 , X7 , X8
, X5 + 8N, X6 + 8N, X7 + 8N, X8 + 8NAbout open
When inspecting for the presence of
I / O signal terminal TX2 High level signal from (gate
Potential) for inspection wiring c2 Via TFTaFive , A6 , A
7 , A8 , A5 + 8N, A6 + 8N, A7 + 8N, A8 + 8NAt the gate of
Supply. At this time, the input / output signal terminal TX for inspection1 Or
Et al. Send a low-level signal (gate potential) to the inspection wiring c.
1 Via TFTa1 , A2 , A3 , AFour , A1 + 8N, A
2 + 8N, A3 + 8N, A 4 + 8NFeed the gates of and turn them off
Keep the state (high impedance state).
【００４８】次に、隣り合うデータ線Ｘ間のショートの
有無を検査するには、画像信号線ＶＩＤ１〜ＶＩＤ６の
いずれにも電圧を印加しない。また、データ線駆動回路
２２および走査線駆動回路２３をオフ状態にしておく。
さらに、検査プローブを用いて検査用の入出力信号端子
ＴＸ1 、ＴＸ2 のいずれからもハイレベルの信号（ゲー
ト電位）を検査用配線ｃ1 、ｃ2 に印加して全てのＴＦ
Ｔａ1 、ａ2 、ａ3 ・・・をオン状態（低インピーダン
ス状態）にしておく。この状態で、検査プローブを用い
て検査用の入出力信号端子ＣＸ1 、ＣＸ3 にハイレベル
の信号を印加し、検査用の入出力信号端子ＣＸ2 、ＣＸ
4 にローレベルの信号を印加して、これらの検査用の入
出力信号端子ＣＸ1 、ＣＸ2 、ＣＸ3 、ＣＸ4 に電流が
流れるか否かを検出する。ここで、隣合うデータ線Ｘ間
でショートがあれば、該当するデータ線Ｘに接続する検
査用の入出力信号端子ＣＸ1 、ＣＸ2 、ＣＸ3 、ＣＸ4
から電流が検出されるので、いずれかのデータ線Ｘ間で
ショートが生じていることを検出できる。Next, in order to inspect whether there is a short circuit between the adjacent data lines X, no voltage is applied to any of the image signal lines VID1 to VID6. Further, the data line driving circuit 22 and the scanning line driving circuit 23 are turned off.
Further, a high-level signal (gate potential) is applied to the inspection wirings c 1 and c 2 from both the inspection input / output signal terminals TX 1 and TX 2 by using the inspection probe and all TFs are applied.
The Ta 1 , a 2 , a 3 ... Are kept in the ON state (low impedance state). In this state, by applying a high level signal to the input and output signal terminals CX 1, CX 3 for inspection using an inspection probe, input and output signal terminals CX 2, CX for inspection
A low-level signal is applied to 4 to detect whether or not a current flows through these inspection input / output signal terminals CX 1 , CX 2 , CX 3 , and CX 4 . If there is a short circuit between the adjacent data lines X, the input / output signal terminals CX 1 , CX 2 , CX 3 , CX 4 for inspection, which are connected to the corresponding data lines X, are used.
Since the current is detected from, it is possible to detect that a short circuit has occurred between any of the data lines X.
【００４９】次に、データ線駆動回路２２に構成したサ
ンプルホールド回路２２４の漏れ電流を検査するには、
画像信号線ＶＩＤ１〜ＶＩＤ６のいずれにもたとえばＤ
Ｃ１２Ｖを印加する。この状態で、データ線駆動回路２
２および走査線駆動回路２３のいずれをもオフ状態とす
る。そして、検査プローブを用いて検査用の入出力信号
端子ＴＸ1 から入力する検査用信号をハイレベルとする
一方、検査用の入出力信号端子ＴＸ2 から入力する検査
用信号をローレベルとする。この状態で、検査用の入出
力信号端子ＣＸ1 、ＣＸ2 、ＣＸ3 、ＣＸ4 に検査プロ
ーブをあてて、これらの検査用の入出力信号端子ＣＸ
1 、ＣＸ2 、ＣＸ3 、ＣＸ4 から電流の検出を行えば、
サンプルホールド回路のアナログスイッチＳ1 、Ｓ2 、
Ｓ3 、Ｓ4、Ｓ1+8N、Ｓ2+8N、ａ3+8N、ａ4+8Nの漏れ電
流を検出できる。これに対して、検査用の入出力信号端
子ＴＸ2 から入力する検査用信号をハイレベルとする一
方、検査用の入出力信号端子ＴＸ1 から入力する検査用
信号をローレベルにした状態で、検査用の入出力信号端
子ＣＸ1 、ＣＸ2 、ＣＸ3 、ＣＸ4 から電流の検出を行
えば、サンプルホールド回路２２４のアナログスイッチ
Ｓ5 、Ｓ6 、Ｓ7 、Ｓ 8 、Ｓ5+8N、Ｓ5+8N、ａ5+8N、ａ
5+8Nの漏れ電流を検出することができる。Next, the data line drive circuit 22 has a
To check the leakage current of the sample hold circuit 224,
For example, D is applied to any of the image signal lines VID1 to VID6.
Apply C12V. In this state, the data line drive circuit 2
2 and the scanning line drive circuit 23 are turned off.
It Then, using the inspection probe, input / output signals for inspection
Terminal TX1 Make the inspection signal input from the high level
On the other hand, the input / output signal terminal TX for inspection2 Inspection to enter from
The signal for use is set to low level. In this state, access for inspection
Force signal terminal CX1 , CX2 , CX3 , CXFour Inspection professional
I / O signal terminal CX for these inspections
1 , CX2 , CX3 , CXFour If the current is detected from
Analog switch S of sample hold circuit1 , S2 ,
S3 , SFour, S1 + 8N, S2 + 8N, A3 + 8N, A4 + 8NLeakage
The flow can be detected. On the other hand, the input / output signal end for inspection
Child TX2 Set the inspection signal input from the
I / O signal terminal TX for inspection1 For inspection input from
Input / output signal end for inspection with the signal at low level
Child CX1 , CX2 , CX3 , CXFour Current is detected from
For example, the analog switch of the sample hold circuit 224
SFive , S6 , S7 , S 8 , S5 + 8N, S5 + 8N, A5 + 8N, A
5 + 8NIt is possible to detect the leakage current.
【００５０】次に、検査回路７０の漏れ電流を検査する
には、画像信号線ＶＩＤ１〜ＶＩＤ６のいずれにもたと
えばＤＣ１２Ｖを印加する。また、データ線駆動回路２
２ではサンプルホールド回路２２４の全てのアナログス
イッチＳ1 、Ｓ2 、Ｓ3 、Ｓ 4 ・・・をオン状態にす
る。走査線駆動回路２３についてはオフ状態にしてお
く。この状態で、検査プローブを用いて検査用の入出力
信号端子ＴＸ1 、ＴＸ2 のいずれからもローレベルの信
号（ゲート電位）を検査用配線ｃ1 、ｃ2 を介して全て
のＴＦＴａ1 、ａ2 、ａ3 ・・・のゲートに供給し、そ
れら全てをオフ状態（高インピーダンス状態）にしてお
く。この状態で、検査用の入出力信号端子ＣＸ1 、ＣＸ
2 、ＣＸ3 、ＣＸ4 に検査プローブを当てて、これらの
検査用の入出力信号端子ＣＸ1 、ＣＸ2 、ＣＸ3 、ＣＸ
4 から電流の検出を行えば、検査回路７０の漏れ電流を
検出することができる。Next, the leakage current of the inspection circuit 70 is inspected.
The image signal lines VID1 to VID6.
For example, DC 12V is applied. In addition, the data line drive circuit 2
In 2, all analog hold of sample hold circuit 224
Itch S1 , S2 , S3 , S Four Turn on ...
It The scanning line drive circuit 23 is turned off.
Ku. In this state, input / output for inspection using the inspection probe
Signal terminal TX1 , TX2 Low-level
Signal (gate potential) for inspection wiring c1 , C2 All through
TFTa1 , A2 , A3 Supply to the gate of
Leave all of them in the off state (high impedance state)
Ku. In this state, input / output signal terminal CX for inspection1 , CX
2 , CX3 , CXFour Apply an inspection probe to these
Input / output signal terminal CX for inspection1 , CX2 , CX3 , CX
Four If the current is detected from the leakage current of the inspection circuit 70,
Can be detected.
【００５１】また、データ線駆動回路２２のＸ側シフト
レジスタ回路２２１、および走査線駆動回路２３のＹ側
シフトレジスタ回路２３１について検査する場合には、
これらのシフトレジスタ回路にスタート信号ＤＸ、ＤＹ
およびクロック信号ＣＬＸ１〜ＣＬＸ４、その反転クロ
ック信号ＣＬＸ１バー〜ＣＬＸ４バー、ＣＬＹ、および
その反転クロック信号ＣＬＹバーを供給する。その結
果、Ｘ側シフトレジスタ回路２２１では、図７に示すよ
うに、わずかに位相のずれたクロック信号ＣＬＸ１〜Ｃ
ＬＸ４、およびその反転クロック信号ＣＬＸ１バー〜Ｃ
ＬＸ４バーに基づいて、４つの系列毎にシフトパルスが
生成されるので、その最終段に電気的に接続されている
検査用の入出力信号端子ＸＥＰ1 、ＸＥＰ2 、ＸＥＰ
3 、ＸＥＰ4に検査プローブを当てて、これらの検査用
の入出力信号端子ＸＥＰ1 、ＸＥＰ2、ＸＥＰ3 、ＸＥ
Ｐ4 からの出力を監視すればよい。同様に、Ｙ側シフト
レジスタ回路２３１についても、その最終段に電気的に
接続されている検査用の入出力信号端子ＹＥＰ1 、ＹＥ
Ｐ2 に検査プローブを当てて、これらの検査用の入出力
信号端子ＹＥＰ1 、ＹＥＰ2 からの出力を監視すればよ
い。When inspecting the X side shift register circuit 221 of the data line driving circuit 22 and the Y side shift register circuit 231 of the scanning line driving circuit 23,
Start signals DX and DY are applied to these shift register circuits.
And clock signals CLX1 to CLX4, inverted clock signals thereof CLX1 bar to CLX4 bar, CLY, and inverted clock signal CLY bar thereof. As a result, in the X-side shift register circuit 221, as shown in FIG. 7, the clock signals CLX1 to CLX1 to CX are slightly shifted in phase.
LX4 and its inverted clock signal CLX1 bar to C
Since shift pulses are generated for every four series based on the LX4 bar, input / output signal terminals XEP 1 , XEP 2 , XEP for inspection electrically connected to the final stage thereof.
3 , by applying an inspection probe to XEP 4 , input / output signal terminals XEP 1 , XEP 2 , XEP 3 , XE for these inspections
The output from P 4 can be monitored. Similarly, the input / output signal terminals YEP 1 and YE for inspection, which are electrically connected to the final stage of the Y-side shift register circuit 231, are also used.
It suffices to apply an inspection probe to P 2 and monitor the outputs from these input / output signal terminals YEP 1 and YEP 2 for inspection.
【００５２】（液晶装置用基板ＡＭの製造方法）本形態
に係る液晶装置用基板の製造方法を、図１１ないし図１
４を参照して説明する。これらの図は、本形態の液晶装
置用基板の製造方法を示す工程断面図であり、いずれの
図においても、その左側部分には図５のＡ−Ａ′線にお
ける断面（画素ＴＦＴ部の断面）、中央部分には図８の
Ｃ−Ｃ′線における断面（ギャップ制御領域の断面）、
右側部分には図８のＢ−Ｂ′線における断面（検査用の
入出力信号端子部の断面）を示してある。(Method for Manufacturing Liquid Crystal Device Substrate AM) A method for manufacturing a liquid crystal device substrate according to the present embodiment will be described with reference to FIGS.
This will be described with reference to FIG. These drawings are process cross-sectional views showing the method for manufacturing a substrate for a liquid crystal device of the present embodiment, and in each of the drawings, the left side portion is a cross section taken along the line AA ′ in FIG. ), A cross section along the line CC ′ in FIG. 8 (cross section of the gap control region),
A cross section (cross section of the input / output signal terminal portion for inspection) taken along the line BB ′ of FIG. 8 is shown on the right side portion.
【００５３】まず、図１１（Ａ）に示すように、ガラス
基板、たとえば無アリカリガラスや石英などからなる透
明な絶縁基板１０の表面に直接、あるいは絶縁基板１０
の表面に形成した下地保護膜（図示せず。）の表面全体
に、減圧ＣＶＤ法などにより厚さが約２００オングスト
ローム〜約２０００オングストローム、好ましくは約１
０００オングストロームのポリシリコン膜からなる半導
体膜１を形成した後、図１１（Ｂ）に示すように、それ
をフォトリソグラフィ技術を用いて、パターニングし、
画素ＴＦＴ部の側に島状の半導体膜１ａ（能動層）を形
成する。これに対して、ギャップ制御領域および検査用
の入出力信号端子の側では半導体膜１を完全に除去す
る。前記の半導体膜の形成は、アモルファスシリコン膜
を堆積した後、５００℃〜７００℃の温度で１時間〜７
２時間、好ましくは４時間〜６時間の熱アニールを施し
てポリシリコン膜を形成したり、ポリシリコン膜を堆積
した後、シリコンを打ち込み、非晶質化した後、熱アニ
ールにより再結晶化してポリシリコン膜を形成する方法
を用いてもよい。First, as shown in FIG. 11A, directly on the surface of a glass substrate, for example, a transparent insulating substrate 10 made of alkali-free glass or quartz, or the insulating substrate 10 is used.
A thickness of about 200 angstroms to about 2000 angstroms, preferably about 1 angstrom, is formed on the entire surface of a base protective film (not shown) formed on the surface of the substrate by a low pressure CVD method or the like.
After forming the semiconductor film 1 made of a polysilicon film having a thickness of 000 angstroms, as shown in FIG. 11B, it is patterned by using a photolithography technique,
An island-shaped semiconductor film 1a (active layer) is formed on the side of the pixel TFT section. On the other hand, the semiconductor film 1 is completely removed on the side of the gap control region and the input / output signal terminal for inspection. The semiconductor film is formed by depositing an amorphous silicon film and then at a temperature of 500 ° C. to 700 ° C. for 1 hour to 7 hours.
Thermal annealing is performed for 2 hours, preferably 4 hours to 6 hours to form a polysilicon film, or after depositing a polysilicon film, silicon is implanted to amorphize and then recrystallized by thermal annealing. A method of forming a polysilicon film may be used.
【００５４】次に、図１１（Ｃ）に示すように、熱酸化
法などにより半導体膜１ａの表面に厚さが約５００オン
グストローム〜約１５００オングストロームのシリコン
酸化膜からなるゲート絶縁膜２を形成する。あるいは、
熱酸化膜を約５０オングストローム〜約１０００オング
ストローム、好ましくは３００オングストローム形成し
た後、全面にＣＶＤ法などによりシリコン酸化膜を約１
００オングストローム〜約１０００オングストローム、
好ましくは５００オングストローム堆積し、それらによ
りゲート絶縁膜２を形成してもよい。また、ゲート絶縁
膜２をさらに高耐圧化するためにシリコン窒化膜を用い
てもよい。Next, as shown in FIG. 11C, a gate insulating film 2 made of a silicon oxide film having a thickness of about 500 Å to about 1500 Å is formed on the surface of the semiconductor film 1a by a thermal oxidation method or the like. . Alternatively,
After forming a thermal oxide film of about 50 angstroms to about 1000 angstroms, preferably 300 angstroms, a silicon oxide film of about 1 is formed on the entire surface by a CVD method or the like.
00 angstroms to about 1000 angstroms,
The gate insulating film 2 may be formed by depositing preferably 500 Å. Further, a silicon nitride film may be used to further increase the breakdown voltage of the gate insulating film 2.
【００５５】次に、図１１（Ｄ）に示すように、ゲート
電極などを形成するためのポリシリコン膜３を絶縁基板
１０全面に形成した後、リンを熱拡散し、ポリシリコン
膜３を導電化する。または、リンをポリシリコン膜３の
成膜と同時に導入したドープトシリコン膜を用いてもよ
い。Next, as shown in FIG. 11D, after the polysilicon film 3 for forming the gate electrode and the like is formed on the entire surface of the insulating substrate 10, phosphorus is thermally diffused to make the polysilicon film 3 conductive. Turn into. Alternatively, a doped silicon film in which phosphorus is introduced at the same time as the polysilicon film 3 is formed may be used.
【００５６】次に、ポリシリコン膜３をフォトリソグラ
フィ技術を用いて、図１２（Ａ）に示すようにパターニ
ングし、画素ＴＦＴ部の側にゲート電極３ａ（走査線
Ｙ）を形成する。これに対して、ギャップ制御領域の側
にはポリシリコン膜を下層側の配線層３ｃ（走査線Ｙ、
配線層４１１、４４１、４１３）として残し、検査用の
入出力信号端子部の側にはポリシリコン膜を検査用配線
３ｂ（検査用信号配線ｂ 1 、ｂ2 、ｂ3 、ｂ4 、ｃ1 、
ｃ2 ）として残す。Next, the polysilicon film 3 is formed by photolithography.
As shown in Fig. 12 (A), the pattern
Gate electrode 3a (scan line
Y) is formed. On the other hand, the side of the gap control area
A polysilicon film on the lower wiring layer 3c (scanning line Y,
Wiring layers 411, 441, 413) for inspection purposes
Polysilicon film on the input / output signal terminal side for inspection wiring
3b (inspection signal wiring b 1 , B2 , B3 , BFour , C1 ,
c2 Leave as).
【００５７】次に、図１２（Ｂ）に示すように、画素Ｔ
ＦＴ部および駆動回路のＮチャネルＴＦＴ部の側には、
ゲート電極３ａをマスクとして、約０．１×１０13／ｃ
ｍ2〜約１０×１０13／ｃｍ2 のドーズ量で低濃度の不
純物イオン１００（リンイオン等）の打ち込みを行い、
画素ＴＦＴ部の側には、ゲート電極３ａに対して自己整
合的に低濃度のソース領域１ｂ、および低濃度のドレイ
ン領域１ｃを形成する。ここで、ゲート電極３ａの真下
に位置しているため、不純物イオン１００が導入されな
かった部分は半導体膜１ａのままのチャネル領域とな
る。このようにしてイオン打ち込みを行った際には、ゲ
ート電極３ａとして形成されていたポリシリコン、ギャ
ップ制御領域において下層側の配線層３ｃとして形成さ
れていたポリシリコン、および検査用の入出力信号端子
部の検査用配線３ｂとして形成されていたポリシリコン
膜にも不純物が導入されるので、それらはさらに導電化
することになる。Next, as shown in FIG. 12B, the pixel T
On the side of the FT section and the N-channel TFT section of the drive circuit,
About 0.1 × 10 13 / c using the gate electrode 3a as a mask
Implanting low-concentration impurity ions 100 (phosphorus ions, etc.) at a dose amount of m 2 to about 10 × 10 13 / cm 2 ,
A low-concentration source region 1b and a low-concentration drain region 1c are formed on the pixel TFT section side in a self-aligned manner with respect to the gate electrode 3a. Here, since it is located right below the gate electrode 3a, the portion where the impurity ions 100 are not introduced becomes the channel region of the semiconductor film 1a as it is. When the ion implantation is performed in this manner, the polysilicon formed as the gate electrode 3a, the polysilicon formed as the lower wiring layer 3c in the gap control region, and the input / output signal terminal for inspection Impurities are also introduced into the polysilicon film formed as the inspection wiring 3b of the portion, so that they become more conductive.
【００５８】次に、図１２（Ｃ）に示すように、画素Ｔ
ＦＴ部では、ゲート電極３ａより幅の広いレジストマス
ク１０２を形成して高濃度の不純物イオン１０１（リン
イオン等）を約０．１×１０15／ｃｍ2 〜約１０×１０
15／ｃｍ2 のドーズ量で打ち込み、高濃度のソース領域
１ｄおよびドレイン領域１ｅを形成する。Next, as shown in FIG.
In the FT portion, a resist mask 102 having a width wider than that of the gate electrode 3a is formed so that high-concentration impurity ions 101 (phosphorus ions or the like) are contained at about 0.1 × 10 15 / cm 2 to about 10 × 10.
Implantation is performed with a dose amount of 15 / cm 2 to form high-concentration source region 1d and drain region 1e.
【００５９】これらの不純物導入工程に代えて、低濃度
の不純物の打ち込みを行わずにゲート電極３ａより幅の
広いレジストマスク１０２を形成した状態で高濃度の不
純物（リンイオン等）を打ち込み、オフセット構造のソ
ース領域およびドレイン領域を形成してもよい。また、
ゲート電極３ａの上に高濃度の不純物（リンイオン等）
を打ち込んで、セルフアライン構造のソース領域および
ドレイン領域を形成してもとよいことは勿論である。Instead of these impurity introduction steps, a high-concentration impurity (phosphorus ion or the like) is implanted while the resist mask 102 wider than the gate electrode 3a is formed without implanting a low-concentration impurity, and an offset structure is formed. The source region and the drain region may be formed. Also,
High-concentration impurities (phosphorus ions, etc.) on the gate electrode 3a
It is needless to say that the source region and the drain region having a self-aligned structure may be formed by implanting.
【００６０】また、図示を省略するが、周辺駆動回路の
ＰチャネルＴＦＴ部を形成するために、前記画素部およ
びＮチャネルＴＦＴ部をレジストで被覆保護て、ゲート
電極をマスクとして、約０．１×１０15／ｃｍ2 〜約１
０×１０15／ｃｍ2 のドーズ量でボロンイオン等を打ち
込むことにより、自己整合的にＰチャネルのソース・ド
レイン領域を形成する。なお、ＮチャネルＴＦＴ部の形
成時と同様に、ゲート電極をマスクとして、約０．１×
１０13／ｃｍ2 〜約１０×１０13／ｃｍ2 のドーズ量で
低濃度の不純物（ボロンイオン等）を導入して、ポリシ
リコン膜に低濃度領域を形成した後、ゲート電極よりの
幅の広いマスクを形成して高濃度の不純物（ボロンイオ
ン等）を約０．１×１０15／ｃｍ2 〜約１０×１０15／
ｃｍ2 のドーズ量で打ち込み、ＬＤＤ構造（ライトリー
・ドープト・ドレイン構造）のソース領域およびドレイ
ン領域を形成してもよい。また、低濃度の不純物の打ち
込みを行わずに、ゲート電極より幅の広いマスクを形成
した状態で高濃度の不純物（ボロンイオン等）を打ち込
み、オフセット構造のソース領域およびドレイン領域を
形成してもよい。これらのイオン打ち込み工程によっ
て、ＣＭＯＳ化が可能になり、周辺駆動回路の同一基板
内への内蔵化が可能となる。Although not shown, in order to form the P-channel TFT portion of the peripheral driving circuit, the pixel portion and the N-channel TFT portion are covered and protected with a resist, and the gate electrode is used as a mask to set the thickness of about 0.1. × 10 15 / cm 2 to about 1
By implanting boron ions or the like at a dose of 0 × 10 15 / cm 2 , P-channel source / drain regions are formed in a self-aligned manner. As in the case of forming the N-channel TFT section, the gate electrode is used as a mask to form about 0.1 ×.
After a low-concentration impurity (boron ion or the like) is introduced with a dose amount of 10 13 / cm 2 to about 10 × 10 13 / cm 2 to form a low-concentration region in the polysilicon film, A wide mask is formed to remove high-concentration impurities (such as boron ions) from about 0.1 × 10 15 / cm 2 to about 10 × 10 15 /
The source and drain regions of the LDD structure (lightly doped drain structure) may be formed by implanting with a dose amount of cm 2 . Further, without implanting low-concentration impurities, a high-concentration impurity (boron ion or the like) may be implanted with a mask wider than the gate electrode to form the source and drain regions of the offset structure. Good. By these ion implantation steps, a CMOS can be realized, and a peripheral drive circuit can be incorporated in the same substrate.
【００６１】次に、図１３（Ａ）に示すように、ゲート
電極３ａ、下層側の配線層３ｃ、および検査用配線３ｂ
の表面側にＣＶＤ法などによりたとえば８００℃程度の
温度条件下で厚さが約５０００オングストローム〜約１
５０００オングストロームのＮＳＧ膜（ボロンやリンを
含まないシリケートガラス膜）などからなる第１の層間
絶縁膜４を形成する。Next, as shown in FIG. 13A, the gate electrode 3a, the lower wiring layer 3c, and the inspection wiring 3b.
The thickness of the surface of the substrate is about 5000 angstrom to about 1 under the temperature condition of about 800 ° C. by the CVD method or the like.
A first interlayer insulating film 4 made of a 5000 angstrom NSG film (a silicate glass film containing no boron or phosphorus) is formed.
【００６２】次に、図１３（Ｂ）に示すように、フォト
リソグラフィ技術を用いて、画素ＴＦＴ部の側では第１
の層間絶縁膜４のうち、ソース領域１ｄに対応する部分
にコンタクトホール５ａをそれぞれ形成する。Next, as shown in FIG. 13B, the first portion is formed on the pixel TFT portion side by using the photolithography technique.
Contact holes 5a are formed in portions of the interlayer insulating film 4 corresponding to the source regions 1d.
【００６３】次に、図１３（Ｃ）に示すように、第１の
層間絶縁膜４の表面側に、ソース電極を構成するための
アルミニウム膜６をスパッタ法などで形成する。アルミ
ニウムなどの金属膜の他に、金属シリサイド膜や金属合
金膜を用いてもよい。Next, as shown in FIG. 13C, an aluminum film 6 for forming a source electrode is formed on the surface side of the first interlayer insulating film 4 by a sputtering method or the like. In addition to a metal film such as aluminum, a metal silicide film or a metal alloy film may be used.
【００６４】次に、図１３（Ｄ）に示すように、フォト
リソグラフィ技術を用いて、アルミニウム膜６をパター
ニングし、画素ＴＦＴ部では、データ線Ｘの一部として
ソース電極６ａを形成する。併せて、ギャップ制御領域
の側では上層側の配線層６ｃ（データ線Ｘ、配線層４１
２、４２１、４３１、４４２）を形成する。なお、検査
用の入出力信号端子部の側ではアルミニウム膜６を完全
に除去する。Next, as shown in FIG. 13D, the aluminum film 6 is patterned by using the photolithography technique, and the source electrode 6a is formed as a part of the data line X in the pixel TFT section. At the same time, on the side of the gap control region, the upper wiring layer 6c (data line X, wiring layer 41
2, 421, 431, 442) are formed. The aluminum film 6 is completely removed on the side of the input / output signal terminal portion for inspection.
【００６５】次に、図１４（Ａ）に示すように、ソース
電極６ａおよび上層側の配線層６ｃの表面側に、ＣＶＤ
法などによりたとえば４００℃程度の温度条件下で厚さ
が約５００オングストローム〜約１５０００オングスト
ロームのＢＰＳＧ膜（ボロンやリンを含むシリケートガ
ラス膜）と、約１００オングストローム〜約３０００オ
ングストロームのＮＳＧ膜の少なくとも２層を含む第２
の層間絶縁膜７を形成する。Next, as shown in FIG. 14A, CVD is performed on the surface side of the source electrode 6a and the upper wiring layer 6c.
At least 2 of a BPSG film (silicate glass film containing boron and phosphorus) having a thickness of about 500 Å to about 15,000 Å and an NSG film having a thickness of about 100 Å to about 3,000 Å under a temperature condition of about 400 ° C. Second including layers
The inter-layer insulating film 7 is formed.
【００６６】次に、図１４（Ｂ）に示すように、画素Ｔ
ＦＴ部の側では、フォトリソグラフィ技術およびドライ
エッチング法などを用いて、第２の層間絶縁膜７および
第１の層間絶縁膜４のうち、ドレイン領域１ｅに対応す
る部分に第２のコンタクトホール８ａを形成する。ま
た、検査用信号入力端子部の側では、第２の層間絶縁膜
７および第１の層間絶縁膜４に大きなコンタクトホール
８ｂを形成し、検査用配線３ｂを露出させる。Next, as shown in FIG. 14B, the pixel T
On the FT portion side, the second contact hole 8a is formed in a portion of the second interlayer insulating film 7 and the first interlayer insulating film 4 corresponding to the drain region 1e by using a photolithography technique and a dry etching method. To form. On the side of the inspection signal input terminal portion, a large contact hole 8b is formed in the second interlayer insulating film 7 and the first interlayer insulating film 4 to expose the inspection wiring 3b.
【００６７】次に、図１４（Ｃ）に示すように、第２の
層間絶縁膜７の表面側に、ドレイン電極を構成するため
の厚さが約４００オングストローム〜約２０００オング
ストロームのＩＴＯ膜９（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘ
ｉｄｅ）をスパッタ法などで形成した後、図１４（Ｄ）
に示すように、フォトリソグラフィ技術を用いて、ＩＴ
Ｏ膜９をパターニングし、画素ＴＦＴ部には画素電極９
ａを形成する。また、検査用信号入力端子部では、検査
用信号入力端子９ｂ（検査用の入出力信号端子ＣＸ1 、
ＣＸ2 、ＣＸ3 、ＣＸ4 、ＴＸ1 、ＴＸ2 、ＸＥＰ1 、
ＸＥＰ2 、ＸＥＰ3 、ＸＥＰ4 、ＹＥＰ1 、ＹＥＰ2 ）
を形成する。ここで、画素電極９ａとしては、ＩＴＯ膜
に限らず、ＳｎＯX 膜やＺｎＯX 膜などの高融点の金属
酸化物などからなる透明電極材料を使用することも可能
であり、これらの材料であれば、コンタクトホール内で
のステップカバレージも実用に耐えるものである。Next, as shown in FIG. 14C, on the surface side of the second interlayer insulating film 7, the ITO film 9 (having a thickness of about 400 angstroms to about 2000 angstroms for forming the drain electrode) is formed. Indium Tin Ox
(FIG. 14D) after forming the (ide) by a sputtering method or the like.
As shown in, IT using photolithography technology
The O film 9 is patterned, and the pixel electrode 9 is formed in the pixel TFT section.
a is formed. In the inspection signal input terminal portion, the inspection signal input terminal 9b (inspection input / output signal terminal CX 1 ,
CX 2 , CX 3 , CX 4 , TX 1 , TX 2 , XEP 1 ,
XEP 2 , XEP 3 , XEP 4 , YEP 1 , YEP 2 )
To form. Here, the pixel electrode 9a, is not limited to the ITO film, it is also possible to use a transparent electrode material made of refractory metal oxides such as SnO X film and ZnO X film, any of these materials For example, step coverage in the contact hole is also practical.
【００６８】このようにして液晶装置用基板ＡＭを製造
した後は、前記の検査工程を行い、この検査工程を終え
た後に、シール層ＧＳを構成すべきポリイミドなどのシ
ール材を印刷などの方法によって形成するシール層形成
工程、液晶装置用ＡＭと対向基板ＯＰとを貼り合わせる
貼り合わせ工程、液晶装置用基板ＡＭと対向基板ＯＰと
の間に液晶封入孔２４１から液晶を封入する液晶封入工
程、この液晶封入孔２４１を封止材２４２で塞ぐ封止工
程などを順次行って、液晶装置１を形成する。従って、
検査工程が終了した後には検査用信号入力端子９ｂがシ
ール層ＧＳで覆われることになるが、これらの検査用信
号入力端子９ｂは検査工程に用いる他に使用することが
ないので、検査用信号入力端子９ｂをシール層ＧＳの下
層側に埋め込んでも差し支えない。After the liquid crystal device substrate AM is manufactured in this manner, the above-mentioned inspection step is performed, and after this inspection step is completed, a method such as printing a sealing material such as polyimide for forming the sealing layer GS. A sealing layer forming step for forming the liquid crystal device AM, a bonding step for bonding the liquid crystal device AM and the counter substrate OP, and a liquid crystal sealing process for sealing the liquid crystal from the liquid crystal sealing hole 241 between the liquid crystal device substrate AM and the counter substrate OP, The liquid crystal device 1 is formed by sequentially performing a sealing step of closing the liquid crystal sealing hole 241 with the sealing material 242. Therefore,
After the inspection process is completed, the inspection signal input terminals 9b are covered with the seal layer GS. However, since these inspection signal input terminals 9b are not used other than for the inspection process, the inspection signal input terminals 9b are not used. The input terminal 9b may be embedded in the lower layer side of the seal layer GS.
【００６９】ここで、検査用信号入力端子９ｂはＩＴＯ
膜なので、検査工程において検査用信号入力端子９ｂに
検査用プローブを当てても、検査用信号入力端子９ｂの
表面に傷が付いて端子表面に突起が形成されるというこ
とがない。かかる突起がシール層ＧＳを突き破って対向
基板ＯＰに触れると、液晶装置用基板ＡＭと対向基板Ｏ
Ｐとの間でショートが発生するおそれがあるが、本形態
では、検査用信号入力端子９ｂには硬いＩＴＯ膜を用い
たので、このような不具合が発生しない。Here, the inspection signal input terminal 9b is made of ITO.
Since it is a film, even if the inspection probe is applied to the inspection signal input terminal 9b in the inspection process, the surface of the inspection signal input terminal 9b is not scratched and a protrusion is not formed on the surface of the terminal. When the protrusion penetrates the seal layer GS and touches the counter substrate OP, the liquid crystal device substrate AM and the counter substrate O are formed.
Although a short circuit may occur with P, in the present embodiment, since a hard ITO film is used for the inspection signal input terminal 9b, such a problem does not occur.
【００７０】なお、検査用プローブを当てても傷付かな
いものであれば、検査用信号入力端子９ｂについてはＩ
ＴＯ膜に限らず、クロム膜、チタン膜、あるいはタンタ
ル膜などの金属膜、あるいはその合金膜であってもよ
い。この場合に、このような金属膜がデータ線Ｘ、走査
線Ｙ、または各画素ＰＸの画素スイッチング用のＴＦＴ
６０に用いられておれば、それらの形成工程を兼用して
成膜すれば、製造コストを低減することができる。ま
た、検査用信号入力端子９ｂを構成するクロム膜、チタ
ン膜、あるいはタンタル膜などの金属膜をデータ線Ｘ、
走査線Ｙ、または各画素ＰＸの画素スイッチング用のＴ
ＦＴ６０の形成工程とは別の工程で成膜してもよい。If the inspection probe is not scratched, the inspection signal input terminal 9b will be I.
Not limited to the TO film, a chromium film, a titanium film, a metal film such as a tantalum film, or an alloy film thereof may be used. In this case, such a metal film is used for the data line X, the scanning line Y, or the pixel switching TFT of each pixel PX.
If it is used for 60, the manufacturing cost can be reduced by forming the film by also using those forming steps. In addition, a metal film such as a chromium film, a titanium film, or a tantalum film forming the inspection signal input terminal 9b is formed on the data line X,
Scan line Y or T for pixel switching of each pixel PX
The film may be formed in a step different from the step of forming the FT60.
【００７１】（製造方法の改良例）上記形態では、図１
３（Ａ）に示すように、ポリシリコン膜３をパターニン
グして、それを導電化したものを検査用の入出力信号端
子部において検査用配線３ｂ（検査用信号配線ｂ1 、ｂ
2 、ｂ3 、ｂ4 、ｃ1 、ｃ2 ）として用いたが、検査用
配線３ｂについては、データ線Ｘと同時形成されたアル
ミニウム膜を利用してもよい。但し、検査用配線３ｂを
構成するアルミニウム膜と、検査用の入出力信号端子９
ｂを構成するＩＴＯ膜とは電気的な接続が悪い。そこ
で、本例では、図１５（Ａ）に示す工程までは、図１３
（Ａ）を参照して説明した工程までと同様に行い、図１
５（Ｂ）に示すように、第１の層間絶縁膜４にコンタク
トホール５ａを形成する際に、併せて、検査用の入出力
信号端子部の側にもコンタクトホール５ｂを形成する。
そして、図１５（Ｃ）に示すように、第１の層間絶縁膜
４の表面側に、データ線（ソース電極）を構成するため
のアルミニウム膜６をスパッタ法などで形成した後、図
１５（Ｄ）に示すように、フォトリソグラフィ技術を用
いて、アルミニウム膜６をパターニングする際に、検査
用入出力端子部の側にもアルミニウム膜６を検査用信号
配線６ｂとして残す。(Improvement Example of Manufacturing Method) In the above-mentioned embodiment, FIG.
As shown in FIG. 3 (A), the polysilicon film 3 is patterned to make it conductive, and the wiring for inspection 3b (inspection signal wirings b 1 and b 1) is formed at the input / output signal terminal portion for inspection.
2, b 3, b 4, c 1, c 2) as was used for the test wiring 3b, may be used an aluminum film, which is the data line X and the simultaneously formed. However, the aluminum film forming the inspection wiring 3b and the input / output signal terminal 9 for inspection
The electrical connection to the ITO film forming b is poor. Therefore, in this example, up to the step shown in FIG.
1A to 1C are performed in the same manner as the steps described with reference to FIG.
As shown in FIG. 5B, when the contact hole 5a is formed in the first interlayer insulating film 4, the contact hole 5b is also formed on the side of the input / output signal terminal portion for inspection.
Then, as shown in FIG. 15C, after the aluminum film 6 for forming the data line (source electrode) is formed on the surface side of the first interlayer insulating film 4 by the sputtering method or the like, As shown in D), when the aluminum film 6 is patterned by using the photolithography technique, the aluminum film 6 is left as the inspection signal wiring 6b also on the inspection input / output terminal portion side.
【００７２】それ以降は、前記の形態に関して図１４
（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）を参照して説明した工
程と同様に、まず、第２の層間絶縁膜７および第１の層
間絶縁膜４に大きなコンタクトホール８ｂを形成して、
検査用配線３ｂを露出させる（図１６（Ａ）、（Ｂ）参
照。）。次に、図１６（Ｃ）に示すように、第２の層間
絶縁膜７の表面側に、ドレイン電極を構成するための厚
さが約４００オングストローム〜約２０００オングスト
ロームのＩＴＯ膜９をスパッタ法などで形成した後、図
１６（Ｄ）に示すように、フォトリソグラフィ技術を用
いて、ＩＴＯ膜９をパターニングし、検査用信号入力端
子９ｂ（検査用の入出力信号端子ＣＸ1 、ＣＸ2 、ＣＸ
3 、ＣＸ4 、ＴＸ1 、ＴＸ2 、ＸＥＰ1 、ＸＥＰ2 、Ｘ
ＥＰ3 、ＸＥＰ4 、ＹＥＰ1 、ＹＥＰ2 ）を形成する。From then on, FIG.
Similar to the steps described with reference to (A), (B), (C), and (D), first, a large contact hole 8b is formed in the second interlayer insulating film 7 and the first interlayer insulating film 4. do it,
The inspection wiring 3b is exposed (see FIGS. 16A and 16B). Next, as shown in FIG. 16C, an ITO film 9 having a thickness of about 400 angstroms to about 2000 angstroms for forming a drain electrode is formed on the surface side of the second interlayer insulating film 7 by a sputtering method or the like. 16D, the ITO film 9 is patterned by using the photolithography technique, and the inspection signal input terminal 9b (inspection input / output signal terminals CX 1 , CX 2 , CX) is formed.
3 , CX 4 , TX 1 , TX 2 , XEP 1 , XEP 2 , X
EP 3 , XEP 4 , YEP 1 , YEP 2 ) are formed.
【００７３】このように構成すれば、ポリシリコン膜か
らなる検査用配線３ｂに対してアルミニウム膜からなる
検査用配線６ｂを設けた２層構造になるので、電気的な
特性が向上する。しかも、アルミニウム膜からなる検査
用配線３ｂは、ポリシリコン膜からなる検査用配線３ｂ
を介して、ＩＴＯ膜からなる検査用の入出力信号端子９
ｂに電気的に接続しているので、アルミニウム膜とＩＴ
Ｏ膜との電気的な接続が悪いという問題が表面化しな
い。According to this structure, since the inspection wiring 3b made of the polysilicon film is provided with the inspection wiring 6b made of the aluminum film, the two-layer structure is formed, so that the electrical characteristics are improved. Moreover, the inspection wiring 3b made of the aluminum film is the inspection wiring 3b made of the polysilicon film.
I / O signal terminal 9 for inspection made of ITO film through
Since it is electrically connected to b, the aluminum film and IT
The problem of poor electrical connection with the O film does not surface.
【００７４】（液晶装置の使用例）上記実施の形態に係
る液晶装置を透過型で構成した場合の電子機器への使用
例を、図１７ないし図２１を参照して説明する。(Example of Use of Liquid Crystal Device) An example of use of the liquid crystal device according to the above-described embodiment in an electronic device when the liquid crystal device is of a transmissive type will be described with reference to FIGS. 17 to 21.
【００７５】上記形態の液晶装置を用いて構成される電
子機器は、図１７のブロック図に示すように、表示情報
出力源１０００、表示情報処理回路１００２、表示駆動
装置１００４、液晶装置１００６、クロック発生回路１
００８、および電源回路１０１０を含んで構成される。
表示情報出力源１０００は、ＲＯＭ、ＲＡＭなどのメモ
リ、画像信号などを同調して出力する同調回路などを含
んで構成され、クロック発生回路１００８からのクロッ
ク信号に基づいて表示情報を処理して出力する。この表
示情報出力回路１００２は、たとえば増幅・極性反転回
路、相展開回路。ローテーション回路、ガンマ補正回
路、あるいはクランプ回路等を含んで構成され、液晶装
置１００６を駆動する。電源回路１０１０は、上述の各
回路に電力を供給する。As shown in the block diagram of FIG. 17, an electronic apparatus constructed by using the liquid crystal device of the above-mentioned form has a display information output source 1000, a display information processing circuit 1002, a display drive device 1004, a liquid crystal device 1006, a clock. Generation circuit 1
008, and a power supply circuit 1010.
The display information output source 1000 includes a memory such as a ROM and a RAM, a tuning circuit that tunes and outputs an image signal and the like, and processes and outputs display information based on a clock signal from the clock generation circuit 1008. To do. The display information output circuit 1002 is, for example, an amplification / polarity inversion circuit or a phase expansion circuit. It is configured to include a rotation circuit, a gamma correction circuit, a clamp circuit, or the like, and drives the liquid crystal device 1006. The power supply circuit 1010 supplies electric power to each circuit described above.
【００７６】このような構成の電子機器としては、図１
８に示す液晶プロジェクタ、図１９に示すマルチメディ
ア対応のパーソナルコンピュータ（ＰＣ）、およびエン
ジニアリング・ワークステーション（ＥＷＳ）、図２０
に示すページャ、あるいは携帯電話、ワードプロセッ
サ、テレビ、ビューファインダ型またはモニタ直視型の
ビデオテープレコーダ、電子手帳、電子卓上計算機、カ
ーナビゲーション装置、ＰＯＳ端末、タッチパネルを備
える装置などを挙げることができる。An electronic device having such a configuration is shown in FIG.
20, a personal computer (PC) for multimedia, and an engineering workstation (EWS) shown in FIG.
And a mobile phone, a word processor, a television, a viewfinder type or a monitor direct-viewing type video tape recorder, an electronic notebook, an electronic desk calculator, a car navigation device, a POS terminal, a device including a touch panel, and the like.
【００７７】図１８に示す投写型表示装置は、液晶装置
をライトバルブとして用いた投写型プロジェクタであ
り、たとえば３枚プリズム方式の光学系を用いている。
図１８において、液晶プロジェクタ１１００では、白色
光源のランプユニット１１０２から出射された投写光が
ライトガイド１１０４の内部で、複数のミラー１１０６
および２枚のダイクロイックミラー１１０８によって、
Ｒ、Ｇ、Ｂの３原色に分離され（光分離手段）、それぞ
れの色の画像を表示する３枚の液晶装置１１１０Ｒ、１
１１０Ｇ、１１１０Ｂに導かれる。そして、それぞれの
液晶装置１１１０Ｒ、１１１０Ｇ、１１１０Ｂによって
変調された光は、ダイクロイックプリズム１１１２（光
合成手段）に３方向から入射される。ダイクロイックプ
リズム１１１２では、レッドＲおよびブルーＢの光が９
０°曲げられ、グリーンＧの光は直進するので、各色の
光が合成され、投写レンズ１１１４を通してスクリーン
などにカラー画像が投写される。The projection type display device shown in FIG. 18 is a projection type projector using a liquid crystal device as a light valve, and uses, for example, a three-prism optical system.
18, in the liquid crystal projector 1100, the projection light emitted from the lamp unit 1102 of the white light source is provided inside the light guide 1104, and a plurality of mirrors 1106 are provided.
And two dichroic mirrors 1108
Three liquid crystal devices 1110R and 1110R that separate the three primary colors of R, G, and B (light separation means) and display images of the respective colors.
Guided to 110G and 1110B. Then, the lights modulated by the respective liquid crystal devices 1110R, 1110G, and 1110B are incident on the dichroic prism 1112 (light combining means) from three directions. In the dichroic prism 1112, the light of red R and blue B is 9
Since the green G light is bent by 0 ° and goes straight, the lights of the respective colors are combined, and a color image is projected on a screen or the like through the projection lens 1114.
【００７８】図１９に示すパーソナルコンピュータ１２
００は、キーボード１２０２を備える本体部１２０４
と、液晶装置１２０６（液晶表示画面）とを有する。The personal computer 12 shown in FIG.
00 is a main body 1204 including a keyboard 1202
And a liquid crystal device 1206 (liquid crystal display screen).
【００７９】図２０に示すページャ１３００は、金属製
のフレーム１３０２内に、液晶装置用基板１３０４、バ
ックライト１３０６ａを備えたライトガイド１３０６、
回路基板１３０８、第１および第２のシールド板１３１
０、１３１２、２つの弾性電導体１３１４、１３１６、
およびフィルムキャリヤテープ１３１８を有する。２つ
の弾性電導体１３１４、１３１６、およびフィルムキャ
リヤテープ１３１８は、液晶装置用基板１３０４と回路
基板とを接続するものである。A pager 1300 shown in FIG. 20 has a light guide 1306 having a liquid crystal device substrate 1304 and a backlight 1306a in a metal frame 1302.
Circuit board 1308, first and second shield plates 131
0, 1312, two elastic conductors 1314, 1316,
And a film carrier tape 1318. The two elastic conductors 1314 and 1316 and the film carrier tape 1318 connect the liquid crystal device substrate 1304 and the circuit substrate.
【００８０】ここで、液晶装置用基板１３０４は、２枚
の透明基板１３０４ａ、１３０４ｂの間に液晶を封入し
たもので、これにより少なくともドットマトリクス型の
液晶装置が構成される。一方の透明基板には図２１に示
す駆動回路１００４、あるいはこれに加えて表示情報処
理回路１００２を構成することができる。液晶装置用基
板１３０４に搭載されない回路は、液晶装置用基板１３
０４の外付け回路とされ、図２０に示す例であれば、回
路基板１３０８に搭載できる。Here, the liquid crystal device substrate 1304 is one in which liquid crystal is sealed between two transparent substrates 1304a and 1304b, and at least a dot matrix type liquid crystal device is constituted by this. The drive circuit 1004 shown in FIG. 21 or the display information processing circuit 1002 in addition to this can be formed on one transparent substrate. Circuits not mounted on the liquid crystal device substrate 1304 are the liquid crystal device substrate 13
In the example shown in FIG. 20, it can be mounted on the circuit board 1308.
【００８１】図２０はページャの構成を示すものである
から、液晶装置用基板１３０４以外に回路基板１３０８
が必要であるが、電子機器用の一部品として液晶装置が
使用される場合であって、透明基板上に表示駆動回路が
搭載される場合には、その液晶装置としての最小単位は
液晶装置用基板１３０４である。あるいは、液晶装置用
基板１３０４を筐体としての金属フレーム１３０２に固
定したものを、電子機器用の一部品である液晶装置とし
て用いることもできる。これらに代えて、図２１に示す
ように、液晶装置用基板１３０４を構成する２枚の透明
基板１３０４ａ、１３０４ｂの一方に、金属の導電膜が
形成されたポリイミドテープ１３２２にＩＣチップ１３
２４を実装したＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐ
ａｃｋａｇｅ）１３２０を接続して、電子接続用の一部
品である液晶装置として使用することもできる。Since FIG. 20 shows the structure of the pager, a circuit board 1308 is provided in addition to the liquid crystal device board 1304.
However, when the liquid crystal device is used as one component for electronic equipment and the display drive circuit is mounted on the transparent substrate, the minimum unit of the liquid crystal device is the liquid crystal device. The substrate 1304. Alternatively, the liquid crystal device substrate 1304 fixed to a metal frame 1302 as a housing can be used as a liquid crystal device which is one component for electronic equipment. Instead of these, as shown in FIG. 21, the IC chip 13 is formed on a polyimide tape 1322 having a conductive film of metal formed on one of the two transparent substrates 1304a and 1304b constituting the liquid crystal device substrate 1304.
TCP (Tape Carrier P
It can also be used as a liquid crystal device, which is one component for electronic connection, by connecting an ackage 1320.
【００８２】なお、本発明は上記実施例に限定されるこ
となく、配線層形成領域にシール層を形成するという本
発明の要旨の範囲内で種々変形した形態で実施が可能で
ある。The present invention is not limited to the above embodiments, but can be implemented in various modified forms within the scope of the present invention of forming the seal layer in the wiring layer forming region.
【００８３】[0083]
【発明の効果】以上のとおり、本発明に係る液晶装置に
おいては、液晶装置用基板におけるシール層の下層側に
は、画素部の外周縁に沿って形成されたギャップ制御領
域の途切れ部分に検査用の入出力信号端子が形成されて
いることに特徴を有する。従って、本発明によれば、検
査用の入出力信号端子は、液晶装置の完成後は使用しな
いので、シール層の下層側に形成することにより、デッ
ドスペースであったシール層の形成領域を有効利用でき
る。従って、検査用の入出力信号端子が占有していた部
分を省くことができるので、液晶装置用基板を大型化せ
ずに、かつ、画素部やシール層が占めている部分を縮小
することなく、駆動回路の形成領域を拡張することがで
きる。それ故、駆動回路に対しては大規模回路の導入な
どを行うことができる。また、周辺部分が狭い液晶装置
を構成することができる。しかも、検査用の入出力信号
端子の形成によって、シール層の形成領域に凹凸が形成
されても、これらの検査用の入出力信号端子が形成され
ているのは、画素部の外周縁に沿って形成されたギャッ
プ制御領域の途切れ部分であるため、液晶装置用基板と
対向基板とのセルギャップは、ギャップ制御領域によっ
て高い精度で確保できる。また、検査用の入出力信号端
子は最終的にはシール層で覆われ、液晶側や対向基板か
ら完全に絶縁分離された状態になるので、検査用の入出
力信号端子を介しての対向基板と液晶装置用基板との間
の無用なショートの発生を防止できる。As described above, in the liquid crystal device according to the present invention, the gap control region formed along the outer peripheral edge of the pixel portion is inspected on the lower side of the seal layer in the liquid crystal device substrate. It is characterized in that an input / output signal terminal for is formed. Therefore, according to the present invention, since the input / output signal terminal for inspection is not used after the liquid crystal device is completed, by forming it on the lower layer side of the seal layer, the formation area of the seal layer, which was a dead space, is effective. Available. Therefore, it is possible to omit the portion occupied by the input / output signal terminals for inspection, without increasing the size of the liquid crystal device substrate and reducing the portion occupied by the pixel portion and the seal layer. The formation area of the drive circuit can be expanded. Therefore, it is possible to introduce a large-scale circuit into the drive circuit. Further, it is possible to configure a liquid crystal device having a narrow peripheral portion. In addition, even if unevenness is formed in the seal layer formation region due to the formation of the inspection input / output signal terminals, these inspection input / output signal terminals are formed along the outer peripheral edge of the pixel portion. Since the gap control region is formed by the gap, the cell gap between the liquid crystal device substrate and the counter substrate can be secured with high accuracy by the gap control region. Also, since the input / output signal terminals for inspection are finally covered with the sealing layer and are completely insulated and separated from the liquid crystal side and the counter substrate, the counter substrate through the input / output signal terminals for inspection is used. It is possible to prevent an unnecessary short circuit between the liquid crystal device substrate and the liquid crystal device substrate.
【００８４】本発明において、表示画面見切り用のブラ
ックマトリクスに重なる領域に検査回路を形成した場合
には、シール層の周辺部分において検査回路が占有して
いたスペースを省くことができるので、駆動回路の形成
領域を拡張することができる。また、表示画面見切り用
のブラックマトリクスに重なる領域は、従来、デッドス
ペースであり、そこに検査回路を形成したので、画素部
やシール層が占めている部分を縮小する必要はない。In the present invention, when the inspection circuit is formed in the region overlapping with the black matrix for parting the display screen, the space occupied by the inspection circuit in the peripheral portion of the seal layer can be omitted. The formation area of can be expanded. Further, the area overlapping the black matrix for dividing the display screen is a dead space in the related art, and the inspection circuit is formed there. Therefore, it is not necessary to reduce the area occupied by the pixel portion and the seal layer.
【００８５】本発明において、信号配線をシール層より
も基板外周側を通すように構成した場合には、シール層
の形成領域に凹凸が形成されるのを防ぐことができるの
で、液晶装置用基板と対向基板とのセルギャップを制御
しやすいという利点がある。In the present invention, when the signal wiring is configured to pass through the outer peripheral side of the seal layer with respect to the seal layer, it is possible to prevent unevenness from being formed in the seal layer formation region. There is an advantage that the cell gap between the counter substrate and the counter substrate can be easily controlled.
【図１】本発明を適用した液晶装置の平面図である。FIG. 1 is a plan view of a liquid crystal device to which the present invention is applied.
【図２】図１のＨ−Ｈ′線における断面図である。FIG. 2 is a sectional view taken along the line HH ′ of FIG.
【図３】図１に示す液晶装置に用いた液晶装置用基板の
構成を示すブロック図である。3 is a block diagram showing a configuration of a liquid crystal device substrate used in the liquid crystal device shown in FIG.
【図４】図３に示す液晶装置用基板に構成した画素の等
価回路図である。4 is an equivalent circuit diagram of a pixel formed on the liquid crystal device substrate shown in FIG.
【図５】図３に示す液晶装置用基板に構成した画素の拡
大図である。5 is an enlarged view of a pixel formed on the liquid crystal device substrate shown in FIG.
【図６】図３に示す液晶装置用基板に構成した検査回路
などの等価回路図である。6 is an equivalent circuit diagram such as an inspection circuit formed on the liquid crystal device substrate shown in FIG.
【図７】図３に示す液晶装置用基板に構成したデータ線
駆動回路で生成されるパルスのタイミングチャートであ
る。7 is a timing chart of pulses generated by the data line driving circuit formed on the liquid crystal device substrate shown in FIG.
【図８】図１に示す液晶装置のコーナー部分付近ＡＡの
拡大図である。8 is an enlarged view of a corner portion AA of the liquid crystal device shown in FIG.
【図９】図１に示す液晶装置のコーナー部分付近ＢＢの
拡大図である。9 is an enlarged view of a corner portion BB near the corner of the liquid crystal device shown in FIG.
【図１０】図１に示す液晶装置のコーナー部分付近ＢＢ
の別の拡大図である。FIG. 10 is a corner portion BB of the liquid crystal device shown in FIG.
It is another enlarged view of FIG.
【図１１】図３に示す液晶装置用基板の製造方法を示す
工程断面図である。11 is a process cross-sectional view showing the method of manufacturing the substrate for liquid crystal device shown in FIG.
【図１２】図３に示す液晶装置用基板の製造方法におい
て、図１１に示す工程に続いて行う各工程の工程断面図
である。12 is a process cross-sectional view of each process performed subsequent to the process shown in FIG. 11 in the method for manufacturing a substrate for a liquid crystal device shown in FIG.
【図１３】図３に示す液晶装置用基板の製造方法におい
て、図１２に示す工程に続いて行う各工程の工程断面図
である。13 is a process cross-sectional view of each process performed subsequent to the process shown in FIG. 12 in the method for manufacturing a substrate for a liquid crystal device shown in FIG.
【図１４】図３に示す液晶装置用基板の製造方法におい
て、図１３に示す工程に続いて行う各工程の工程断面図
である。14 is a process cross-sectional view of each process performed subsequent to the process shown in FIG. 13 in the method for manufacturing a substrate for a liquid crystal device shown in FIG.
【図１５】図３に示す液晶装置用基板の別の製造方法に
おいて、図１４に示す工程に代えて行う各工程の工程断
面図である。15 is a process cross-sectional view of each process performed in place of the process shown in FIG. 14 in another method for manufacturing the liquid crystal device substrate shown in FIG.
【図１６】図３に示す液晶装置用基板の別の製造方法に
おいて、図１５に示す工程に続いて行う各工程の工程断
面図である。16 is a process cross-sectional view of each process performed subsequent to the process shown in FIG. 15 in another manufacturing method of the liquid crystal device substrate shown in FIG.
【図１７】本発明を適用した液晶装置を用いた電子機器
のブロック図である。FIG. 17 is a block diagram of an electronic device using a liquid crystal device to which the present invention is applied.
【図１８】本発明を適用した液晶装置を用いた投写型表
示装置の光学系を示す説明図である。FIG. 18 is an explanatory diagram showing an optical system of a projection display device using a liquid crystal device to which the invention is applied.
【図１９】本発明を適用した液晶装置を用いたパーソナ
ルコンピュータの説明図である。FIG. 19 is an explanatory diagram of a personal computer using a liquid crystal device to which the present invention is applied.
【図２０】本発明を適用した液晶装置を用いたページャ
の説明図である。FIG. 20 is an explanatory diagram of a pager using a liquid crystal device to which the present invention has been applied.
【図２１】図２０のページャに用いた液晶表示基板の説
明図である。21 is an explanatory diagram of a liquid crystal display substrate used in the pager of FIG.
２１ 画素部
２２ データ線駆動回路
２３ 走査線駆動回路
２５ 実装端子
２６ 額縁領域
２８、２９ 信号配線
４０ ギャップ制御領域の途切れ部分
４１、４２、４３、４４ ギャップ制御領域
６０ 画素スイッチング用のＴＦＴ
２１０ 画素部のコーナー部分
２２１ Ｘ側シフトレジスタ回路
２２４ サンプルホールド回路
ＡＭ 液晶装置用基板
ＢＭ１ ブラックマトリクス
ＢＭ２ 表示画面見切り用のブラックマトリクス
ＣＸ1 、ＣＸ2 、ＣＸ3 、ＣＸ4 検査用の入出力信号
端子ＧＳ シール層
ＬＣ 液晶
ＬＰ 液晶装置
ＯＰ 対向基板
ＰＸ 画素
Ｑ1 、Ｑ2 、Ｑ3 ・・・ ビット信号
Ｓ1 、Ｓ2 、Ｓ3 ・・・ アナログスイッチＴＸ1 、Ｔ
Ｘ2 検査用の入出力信号端子
ＶＩＤ１〜ＶＩＤ６ 画像信号線
Ｘ（Ｘ1 、Ｘ2 ・・・） データ線
ＸＥＰ1 、ＸＥＰ2 、ＸＥＰ3 、ＸＥＰ4 検査用の入
出力信号端子Ｙ（Ｙ1 、Ｙ2 ・・・） 走査線
ＹＥＰ1 、ＹＥＰ2 検査用の入出力信号端子
ａ1 、ａ2 ・・・検査用ＴＦＴ（検査用スイッチング回
路）ｂ1 、ｂ2 、ｂ3 、ｂ4 検査用信号配線ｃ1 、ｃ
2 検査用信号配線21 Pixel Part 22 Data Line Driving Circuit 23 Scanning Line Driving Circuit 25 Mounting Terminal 26 Frame Regions 28, 29 Signal Wiring 40 Gap Control Region Discontinuities 41, 42, 43, 44 Gap Control Region 60 Pixel Switching TFT 210 Pixel Unit Corner portion 221 X side shift register circuit 224 Sample hold circuit AM Liquid crystal device substrate BM1 Black matrix BM2 Display screen cutout black matrix CX 1 , CX 2 , CX 3 , CX 4 Input / output signal terminal GS inspection layer LC Liquid crystal LP Liquid crystal device OP Opposing substrate PX Pixels Q 1 , Q 2 , Q 3 ... Bit signals S 1 , S 2 , S 3 ... Analog switches TX 1 , T
Output signal terminal of X 2 for inspection VID1~VID6 image signal lines X (X 1, X 2 ··· ) data lines XEP 1, XEP 2, XEP 3 , XEP 4 output signal terminal Y for inspection (Y 1 , Y 2 ...) Scanning lines YEP 1 , YEP 2 test input / output signal terminals a 1 , a 2 ... Test TFT (test switching circuit) b 1 , b 2 , b 3 , b 4 test Signal wiring c 1 , c
2 Signal wiring for inspection
─────────────────────────────────────────────────────
─────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成１５年４月１７日（２００３．４．１
７）[Submission date] April 17, 2003 (2003.4.1)
7)
【手続補正１】[Procedure Amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】特許請求の範囲[Name of item to be amended] Claims
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【特許請求の範囲】[Claims]
【手続補正２】[Procedure Amendment 2]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００７[Correction target item name] 0007
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【０００７】[0007]
【課題を解決するための手段】上記課題を解決するため
に、本発明では、複数の画素からなる画素部と、データ
線駆動回路及び走査線駆動回路とを備える液晶装置用基
板と、該液晶基板と該液晶基板に対向する対向基板との
間に形成されたシール層とを有する液晶装置であって、
前記液晶装置用基板における前記シール層の下層側に
は、当該画素部の外周縁に沿って形成されたギャップ制
御領域を備えており、前記液晶装置用基板側には、前記
画素部と前記シール層の形成領域の間の領域に、前記デ
ータ線駆動回路のサンプルホールド回路が形成されてい
ることを特徴とする。In order to solve the above problems, according to the present invention, a substrate for a liquid crystal device having a pixel portion including a plurality of pixels, a data line driving circuit and a scanning line driving circuit, and the liquid crystal A liquid crystal device having a substrate and a sealing layer formed between a counter substrate facing the liquid crystal substrate,
A gap control region formed along the outer peripheral edge of the pixel portion is provided on the lower side of the seal layer in the liquid crystal device substrate, and the pixel portion and the seal are provided on the liquid crystal device substrate side. A sample hold circuit of the data line drive circuit is formed in a region between the layer formation regions.
【手続補正３】[Procedure 3]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００８[Correction target item name] 0008
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【０００８】上記構成によれば、シール層よりも内側部
分にサンプルホールド回路が配置された構成になる分、
シール層よりも外側部分においてＸ側シフトレジスタ回
路およびバッファ回路の形成領域の幅を拡張できる。ま
た、サンプルホールド回路を配置した部分は、表示画面
見切り用のブラックマトリクスで隠れている部分を有効
利用しているので、サンプルホールド回路の幅も拡張で
きることなる。それ故、本形態によれば、液晶装置の表
示の品位を高めることを目的に、データ線駆動回路に対
してはそれを構成するＴＦＴのチャネル幅の拡張による
オン電流の増大（動作速度の向上）、あるいは大規模回
路の導入などを行うことができる。すなわち、本形態の
液晶装置では、液晶装置用基板を大型化せずに、かつ、
画素部やシール層が占めている部分を縮小することな
く、データ線駆動回路の形成領域を実質的に拡張するこ
とができる。According to the above structure, since the sample hold circuit is arranged inside the seal layer,
The width of the formation region of the X-side shift register circuit and the buffer circuit can be expanded in the portion outside the seal layer. Further, since the portion where the sample hold circuit is arranged effectively uses the portion hidden by the black matrix for dividing the display screen, the width of the sample hold circuit can be expanded. Therefore, according to this embodiment, for the purpose of improving the display quality of the liquid crystal device, the on-current of the data line driving circuit is increased by the expansion of the channel width of the TFT constituting it (improvement of the operating speed. ), Or the introduction of a large-scale circuit. That is, in the liquid crystal device of the present embodiment, without increasing the size of the liquid crystal device substrate,
The formation region of the data line driver circuit can be substantially expanded without reducing the portion occupied by the pixel portion and the seal layer.
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H089 LA41 QA11 QA12 QA14 TA03 TA09 TA13 2H091 FA35Y GA03 GA09 GA13 LA11 LA12 2H092 GA33 GA37 GA41 GA59 JA25 JB52 JB77 MA56 NA29 NA30 PA04 PA06 PA09 2H093 NC22 NC34 NC59 ND42 ND53 ND56 NE03 NE07 ─────────────────────────────────────────────────── ─── Continued front page F-term (reference) 2H089 LA41 QA11 QA12 QA14 TA03 TA09 TA13 2H091 FA35Y GA03 GA09 GA13 LA11 LA12 2H092 GA33 GA37 GA41 GA59 JA25 JB52 JB77 MA56 NA29 NA30 PA04 PA06 PA09 2H093 NC22 NC34 NC59 ND42 ND53 ND56 NE03 NE07
Claims (9)
ってマトリクス状に形成された複数の画素からなる画素
部と、該画素部の外側領域のうち前記データ線の少なく
とも一方端側に形成されたデータ線駆動回路と、前記画
素部の外側領域のうち前記走査線の少なくとも一方側に
形成された走査線駆動回路とを備える液晶装置用基板
と、該液晶装置用基板に対向配置される対向基板と、前
記画素部と前記データ線駆動回路および前記走査線駆動
回路との間に前記画素部の外周縁に沿って、且つ前記対
向基板と前記液晶装置用基板との間に形成されたギャッ
プ材含有のシール層とを有する液晶装置であって、 前記液晶装置用基板における前記シール層の下層側に
は、前記画素部のコーナー部に途切れ部分をもって当該
画素部の外周縁に沿って形成されたギャップ制御領域
と、該ギャップ制御領域の前記途切れ部分に形成された
入出力信号端子とを備えていることを特徴とする液晶装
置。1. A pixel portion composed of a plurality of pixels formed in a matrix by a plurality of data lines and a plurality of scanning lines, and at least one end side of the data line in an outer region of the pixel portion. A liquid crystal device substrate including a data line driving circuit and a scanning line driving circuit formed on at least one side of the scanning line in an outer region of the pixel portion, and a counter substrate arranged to face the liquid crystal device substrate. And a gap material formed between the pixel portion and the data line driving circuit and the scanning line driving circuit along the outer peripheral edge of the pixel portion and between the counter substrate and the liquid crystal device substrate. A liquid crystal device having a sealing layer containing, wherein the liquid crystal device substrate is formed along the outer peripheral edge of the pixel portion with a discontinuity at a corner portion of the pixel portion on the lower layer side of the sealing layer. A liquid crystal device comprising a gap control region which is, that and an output signal terminal formed at the discontinuity portion of the gap control region.
前記シール層の内周縁に沿って表示画面見切り用のブラ
ックマトリクスが形成され、 前記液晶装置用基板側には、前記画素部に対して前記デ
ータ線駆動回路とは反対側の領域で前記表示画面見切り
用のブラックマトリクスに重なる領域に、前記入出力信
号端子との間で検査用信号を入出力する検査回路を備え
ていることを特徴とする液晶装置。2. The counter substrate according to claim 1, wherein
A black matrix for partitioning the display screen is formed along the inner periphery of the seal layer, and the display screen is provided on the substrate side for the liquid crystal device in a region opposite to the data line driving circuit with respect to the pixel unit. A liquid crystal device, comprising an inspection circuit for inputting / outputting an inspection signal to / from the input / output signal terminal in a region overlapping with a black matrix for parting.
の両端側に形成された２つの走査線駆動回路を電気的に
接続する信号配線、実装端子から前記データ線駆動回路
に延在する信号配線、および実装端子から前記走査線駆
動回路に延在する信号配線は、いずれも前記シール層よ
りも基板外周側を通っていることを特徴とする液晶装
置。3. The signal line according to claim 1, wherein the signal line electrically connects two scanning line driving circuits formed on both ends of the scanning line, and the signal extending from the mounting terminal to the data line driving circuit. The liquid crystal device, wherein the wiring and the signal wiring extending from the mounting terminal to the scanning line driving circuit pass through the outer peripheral side of the substrate with respect to the sealing layer.
前記入出力信号端子は、前記データ線、前記走査線、ま
たは前記各画素の画素スイッチング用の薄膜トランジス
タを形成する工程の一部を兼用して形成された導電膜か
らなることを特徴とする液晶装置。4. The method according to any one of claims 1 to 3,
The liquid crystal device, wherein the input / output signal terminal is formed of a conductive film that is also formed as part of the data line, the scan line, or a step of forming a pixel switching thin film transistor of each pixel. .
は、前記薄膜トランジスタのドレイン電極である画素電
極と同時形成されたＩＴＯ膜からなることを特徴とする
液晶装置。5. The liquid crystal device according to claim 4, wherein the input / output signal terminal is formed of an ITO film formed simultaneously with a pixel electrode which is a drain electrode of the thin film transistor.
前記入出力信号端子は、クロム膜、チタン膜、およびタ
ンタル膜からなる群から選ばれた金属膜、あるいはその
合金からなることを特徴とする液晶装置。6. The method according to any one of claims 1 to 3,
The liquid crystal device, wherein the input / output signal terminal is made of a metal film selected from the group consisting of a chromium film, a titanium film, and a tantalum film, or an alloy thereof.
前記入出力信号端子は、前記データ線および前記走査線
のうちの少なくとも一方の信号配線のオープンまたはシ
ョートを検出するための信号を入出力するための信号線
検査用端子であることを特徴とする液晶装置。7. The method according to any one of claims 1 to 6,
The input / output signal terminal is a signal line inspection terminal for inputting / outputting a signal for detecting an open or short circuit of a signal wiring of at least one of the data line and the scanning line. Liquid crystal device.
前記入出力信号端子は、前記データ線駆動回路に構成さ
れたサンプルホールド回路のリーク電流を検出するため
の信号を出力するためのサンプルホールド回路検査用端
子であることを特徴とする液晶装置。8. The method according to any one of claims 1 to 6,
The liquid crystal device, wherein the input / output signal terminal is a sample hold circuit inspection terminal for outputting a signal for detecting a leak current of a sample hold circuit configured in the data line drive circuit.
前記入出力信号端子は、前記データ線駆動回路および前
記走査線駆動回路のうちの少なくとも一方の駆動回路に
構成されているシフトレジスタ回路から出力された信号
を検出するためのシフトレジスタ回路検査用端子である
ことを特徴とする液晶装置。9. The method according to claim 1, wherein
The input / output signal terminal is a shift register circuit inspection terminal for detecting a signal output from a shift register circuit included in at least one of the data line driving circuit and the scanning line driving circuit. Is a liquid crystal device.
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|---|---|---|---|---|
| US7796217B2 (en) | 2004-09-09 | 2010-09-14 | Sharp Kabushiki Kaisha | Liquid crystal display panel, method of inspecting the same, and inspection apparatus used for the same |
-
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