JP2003273482A - 回路基板及びその製造方法及び電子装置 - Google Patents

回路基板及びその製造方法及び電子装置

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Abstract

(57)【要約】 【課題】 本発明は半導体装置等の電子部品が搭載され
る回路基板及びその製造方法及びこの回路基板を具備す
る電子装置に関し、高い生産性及び信頼性を実現するこ
とを課題とする。 【解決手段】 補強材として機能するコア層１を内設し
た回路基板において、コア層１を炭素繊維と絶縁性樹脂
４との複合構造とし、かつ炭素繊維を複数の炭素繊維が
一の方向に配設された第１の炭素繊維群２と、この一の
方向と直交するよう配設された第２の炭素繊維群３とに
より構成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は回路基板及びその製
造方法及び電子装置に係り、特に半導体装置等の電子部
品が搭載される回路基板及びその製造方法、及びこの回
路基板を具備する電子装置に関する。
【０００２】例えば、携帯端末装置に代表される電子機
器の小型化，高性能化に伴い、この電子機器に搭載され
る電子素子（例えば、半導体装置）、及びこの電子素子
を実装する回路基板に対し、小型薄型化，高性能化，及
び高信頼性化が強く要求されるようになってきている。
そこで、これらの要求に対応すべく、電子素子を回路基
板に実装する実装方法として電子素子を回路基板に直接
実装する、いわゆるベアチップ実装が多用されるように
なってきている。また、電子素子の多ピン化に伴い、こ
れを搭載する回路基板も高密度化する必要が生じ、よっ
て回路基板の多層化が行われるようになっている。
【０００３】
【従来の技術】この回路基板を多層化する方法として、
コア材の片面もしくは両面に、薄膜形成技術を用いて絶
縁層と導体層を交互に積み重ねたビルトアップ方式の多
層配線基板（いわゆるビルトアップ基板）が実施されて
いる。このビルトアップ基板のコア材としては、一般に
はプリント板（例えば、ガラス-エポキシ基板）が用い
られている。
【０００４】ビルトアップ基板は、薄膜形成技術を用い
て絶縁層と導体層とを積層形成した構成であるため、微
細なパターン形成が可能である。このため、ビルトアッ
プ基板にはベアチップを直接実装すること（ベアチップ
実装）ができる。しかしながら、コア材としてプリント
基板を用いたビルトアップ基板では、半導体チップをベ
アチップ実装しようとした場合、熱膨張係数が約3.5ppm
/℃のシリコンチップを、熱膨張係数12〜20ppm/℃のビ
ルトアップ基板上に直接実装するため、アンダーフィル
を施しても両者の熱膨張の差により接続部に熱応力が発
生し、接続信頼性が低下するという問題があった。
【０００５】このような応力を緩和するために、アンダ
ーフィルに用いる接着剤の弾性率を下げて応力緩和を図
る方法等も実施されている。しかしながら、チップサイ
ズの大型化が進めば、これらの方法によっても接続信頼
性を充分に確保することができなくなることは明白であ
る。そこで、ビルトアップ基板に対して更に高い接続信
頼性を確保するには、ビルトアップ基板自体の熱膨張係
数を下げることが必要不可欠となっている。
【０００６】このため従来では、ビルトアップ基板のコ
ア材として、プリント板よりも熱膨張率の小さい金属や
セラミックを用いることが行われていた。このコア材の
具体的な材料としては、金属としてはアルミニウム、
銅、ケイ素鋼、ニッケル−鉄合金、ＣＩＣ（銅／インバ
ー／銅クラッド材）が一般的であり、またセラミックと
しは窒化アルミニウムが一般的であった。
【０００７】
【発明が解決しようとする課題】しかしながら、従来ビ
ルトアップ基板のコア材として用いられていた上記材料
の殆どは、熱膨張率が半導体チップ（Ｓｉ）よりも大き
く、また熱膨張率がマッチングするものはインバー、コ
バール、ケイ素鋼等の合金やＣＩＣのようなクラッド材
に限られていた。しかしながら、これらの材料は熱膨張
率がマッチングは良いものの、比重が大きく重量物にな
る。このため、回路基板が大型化しその重量が増大する
と、回路基板の搬送やハンドリング等が困難となるとい
う問題点生じる。
【０００８】また、Ｓｉの熱膨張率に比較的近いモリブ
デン、タングステンのような比重の大きい高融点金属で
は、孔加工や薄板化が困難であり、また基板が大型かす
ると上記と同様に重量物となってしまいハンドリング性
等に問題が生じる。更に、セラミックスにしても、窒化
アルミニウムなどはＳｉの熱膨張に近似しているが、孔
加工は至難であり、スルーホールやビアを形成するには
コファイアで作製しなければならず、大きな基板が得ら
れなく、コストも高くなってしまう。
【０００９】本発明は上記の点に鑑みてなされたもので
あり、高い生産性及び信頼性を実現できる回路基板及び
その製造方法及び電子装置を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】上記の課題を解決するた
めに本発明では、次に述べる各手段を講じたことを特徴
とするものである。
【００１１】請求項１記載の発明は、補強材として機能
するコア層を内設した回路基板において、該コア層を、
炭素繊維を含む構成としたことを特徴とするものであ
る。
【００１２】上記発明によれば、コア層が炭素繊維を含
む構成としため、回路基板の熱膨張変化を小さくできる
と共に機械的強度を向上することができる。これによ
り、回路基板に変形（歪み，反り等）が発生することを
防止でき、回路基板に実装される電子部品等との接続信
頼性を向上させることができる。
【００１３】また、請求項２記載の発明は、請求項１記
載の回路基板において、前記コア層は、前記炭素繊維と
絶縁性樹脂との複合構造であることを特徴とするもので
ある。
【００１４】上記発明によれば、炭素繊維と絶縁性樹脂
との複合割合を調整することによりコア層の熱膨張率及
び強度の調整を行なうことが可能となる。また、炭素繊
維は絶縁性樹脂により固められるため、コア層を剛体
（板状の部材）として用いることができ、回路基板の製
造時における取り扱いを容易化できる。
【００１５】また上記発明において、前記炭素繊維の含
有量は３０〜８０体積％の範囲とすることが望ましい。
【００１６】また、請求項３記載の発明は、請求項１ま
たは２記載の回路基板において、前記炭素繊維は、複数
の炭素繊維が一の方向に配設された第１の炭素繊維群
と、前記一の方向と交差する方向に配設された第２の炭
素繊維群とにより構成されることを特徴とするものであ
る。
【００１７】上記発明によれば、コア層に配設される炭
素繊維が、交差するよう異なる方向に配設された第１及
び第２の炭素繊維群により構成されるため、第１及び第
２の炭素繊維群の配設量及び交差角度により、コア層の
熱膨張率及び強度を第１及び第２の炭素繊維群の配設方
向毎に調整することが可能となる。
【００１８】また、請求項４記載の発明は、請求項３記
載の回路基板において、前記炭素繊維は、前記第１の炭
素繊維群と前記第２の炭素繊維群とが、メッシュ状、ク
ロス状、及び不織布状からなる群から選択される一の形
態とされていることを特徴とするものである。
【００１９】上記発明によれば、炭素繊維が第１及び第
２の炭素繊維群をメッシュ状、クロス状、または不織布
状とした構成であるため、この形態の炭素繊維は広く用
いられているものであり、よってコア層（回路基板）の
コスト低減を図ることができる。
【００２０】また、請求項５記載の発明は、請求項１乃
至４のいずれか１項に記載の回路基板において、前記コ
ア層の少なくとも片側に、電気的絶縁性を有する絶縁層
と、所定のパターンで配線が形成された配線層とを形成
してなることを特徴とするものである。
【００２１】上記発明によれば、コア層に絶縁層及び配
線層を形成しても、回路基板全体としての熱膨張はコア
層により規制されているため反り・曲がり等の変形が発
生することはない。このため、微細化・高密度化された
電子部品であっても、高い接続信頼性を持って実装する
ことが可能となる。
【００２２】また上記発明において、前記コア層にスル
ーホール電極を形成すると共に、前記配線層を前記コア
層の両面に形成し、このコア層の両面に形成された前記
配線層間を、前記スルーホール電極により接続した構成
としてもよい。
【００２３】また上記発明において、前記絶縁性樹脂
は、ポリサルホン、ポリエーテルサルホン、ポリフェニ
ルサルホン、ポリフタルアミド、ポリアミドイミド、ポ
リケトン、ポリアセタール、ポリイミド、ポリカーボネ
ート、変性ポリフェニレンエーテル、ポリブチレンテレ
フタレート、ポリアリレート、ポリスルホン、ポリフェ
ニレンスルフィド、ポリエーテルエーテルケトン、テト
ラフルオロエチレン、エポキシ、及びビスマレイミド系
樹脂からなる群から選択される材料を用いることができ
る。
【００２４】また、請求項６記載の発明に係る回路基板
の製造方法は、炭素繊維と絶縁性樹脂との複合構造とさ
れたコア層を形成する工程と、該コア層を貫通する第１
の貫通孔を形成する工程と、前記貫通孔が形成されたコ
ア層を、電気的絶縁性を有する樹脂で封止することによ
り絶縁層を形成する工程と、前記絶縁層の前記第１の貫
通孔の形成位置と対応する位置に、第２の貫通孔を形成
する工程と、該第２の貫通孔の内壁、及び前記絶縁層の
表裏面の少なくとも一方の面に導体を形成する工程とを
有することを特徴とするものである。
【００２５】上記発明によれば、炭素繊維と絶縁性樹脂
との複合構造とされたコア層を形成する際に、炭素繊維
の配設の仕方や、炭素繊維と絶縁性樹脂との割合を調整
することにより、コア層の熱膨張率を調整することが可
能となる。
【００２６】また、コア層に第１の貫通孔を形成した後
に絶縁層を形成し、第１の貫通孔が形成された位置と対
応する絶縁層の所定位置に第２の貫通孔を形成したこと
により、第２の貫通孔の形成処理を容易に行なうことが
でき、回路基板の製造を容易化することができる。
【００２７】また、請求項７記載の発明は、請求項６記
載の回路基板の製造方法において、更に、前記導体が形
成された前記絶縁層の面上に、絶縁層と配線層と順次ビ
ルドアップする工程を有していることを特徴とするもの
である。
【００２８】また、請求項８記載の発明は、請求項６ま
たは７記載の回路基板の製造方法において、前記コア層
を形成する工程では、前記炭素繊維と前記絶縁性樹脂と
の複合割合を可変することにより熱膨張率の調整処理を
行なうことを特徴とするものである。
【００２９】また、請求項９記載の発明は、請求項６乃
至８のいずれか１項に記載の回路基板の製造方法におい
て、前記コア層を形成する工程では、前記炭素繊維を第
１の炭素繊維群と第２の炭素繊維群に分け、該第１及び
第２の炭素繊維群の編み方により熱膨張率の調整処理を
行なうことを特徴とするものである。
【００３０】上記請求項７乃至請求項９の発明によれ
ば、熱膨張率及び強度を調整されたコア層上に絶縁層及
び配線層が形成されるため、配線を高精度に形成するこ
とができ、これにより端子ピッチが狭ピッチ化された高
密度化された電子機器の実装に対応することが可能とな
る。
【００３１】また、請求項１０記載の発明に係る電子装
置は、請求項１乃至５のいずれか１項に記載の回路基板
と、該回路基板に実装された電子部品とを具備すること
を特徴とするものである。
【００３２】上記発明によれば、回路基板の変形（歪
み，反り等）はコア層により防止されているため、電子
部品を高い接続信頼性を持って回路基板に実装すること
ができ、よって電子装置の信頼性及び歩留りの向上を図
るこができる。
【００３３】上記発明において、前記回路基板のコア層
の熱膨張率は、前記電子部品の熱膨張率と略等しく設定
することが望ましい。
【００３４】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。
【００３５】図１乃至図９は、本発明の第１実施例であ
る回路基板の製造方法を製造手順に沿って示す図であ
る。
【００３６】図１は、コア層１を示している。このコア
層１は炭素繊維に絶縁性樹脂４を含浸させて板状に固形
化したものであり、0.05〜0.5ｍｍ程度の厚さを有して
いる。また、炭素繊維は絶縁性樹脂４により固められた
板状体であるため、コア層１を剛体として用いることが
できる。よって、これから説明する回路基板の製造過程
において、容易にコア層１を取り扱うことができる。
【００３７】また、炭素繊維は、一の方向（Ｘ方向）に
配設された第１の炭素繊維群２と、この第１の炭素繊維
群２と交差する方向（Ｙ方向）に配設された第２の炭素
繊維群３とにより構成されている。本実施例では、図１
１に拡大して示すように、第１の炭素繊維群２と第２の
炭素繊維群３が直交するよう構成されている。尚、第１
の炭素繊維群２と第２の炭素繊維群３の交差角度は直角
に限定されるものではなく、適宜設定が可能なものであ
る。
【００３８】また本実施例では、第１の炭素繊維群２は
第２の炭素繊維群３の上部に配設された状態（この状態
をメッシュ状という）とされており、従って各炭素繊維
群２，３を構成する個々の炭素繊維は略直線形状を有し
ている。しかしながら、第１の炭素繊維群２と第２の炭
素繊維群３の交差のさせ方は、これに限定されるもので
はない。
【００３９】例えば、図１２に示すように、第１の炭素
繊維群２と第２の炭素繊維群３とを交互に編んでクロス
状としてもよく、また図示しないが不織布状に編んだ構
成としてもよい。このように第１の炭素繊維群２と第２
の炭素繊維群３をメッシュ状、クロス状、または不織布
状としたものは市場に流通しており比較的安価に入手す
ることができるものであるため、よってコア層１を低コ
ストで製造することができる。
【００４０】また、上記のように第１及び第２の炭素繊
維群２，３は、絶縁性樹脂４を含浸することにより固化
される。この時に用いられる絶縁性樹脂４は、例えばポ
リサルホン、ポリエーテルサルホン、ポリフェニルサル
ホン、ポリフタルアミド、ポリアミドイミド、ポリケト
ン、ポリアセタール、ポリイミド、ポリカーボネート、
変性ポリフェニレンエーテル、ポリブチレンテレフタレ
ート、ポリアリレート、ポリスルホン、ポリフェニレン
スルフィド、ポリエーテルエーテルケトン、テトラフル
オロエチレン、エポキシ、及びビスマレイミド系樹脂等
を用いることができる。
【００４１】上記のように、コア層１を第１及び第２の
炭素繊維群２，３と絶縁性樹脂４とを含む複合構成とし
たことにより、コア層１の熱膨張変化を小さくできると
共に機械的強度を向上させることができる。これは、炭
素繊維（第１の炭素繊維群２及び第２の炭素繊維群３）
が低熱膨張率材料であり、かつ従来用いられていたコア
材（例えば、プリント板）に比べて機械的強度が強いこ
とによる。
【００４２】従って、後述するようにこのコア層１をコ
ア材として製造される回路基板２０Ａ，２０Ｂ（図１
０，図１６，図１７参照）についても、熱膨張変化を小
さくでき、かつ機械的強度を向上させることができる。
これにより、回路基板２０Ａ，２０Ｂに変形（歪み，反
り等）が発生することを防止でき、回路基板２０Ａ，２
０Ｂに電子部品（半導体チップ２１，２４等）を実装す
る際の接続信頼性を向上させることができる。
【００４３】また、コア層１は、その熱膨張率及び機械
的強度を調整することが可能である。このコア層１の熱
膨張率及び機械的強度の調整は、炭素繊維（第１の炭素
繊維群２及び第２の炭素繊維群３）と絶縁性樹脂４との
複合割合を可変することにより調整することができる。
具体的には、絶縁性樹脂４の含有量に対して炭素繊維の
含有量を増すことにより、熱膨張率の低減及び機械的強
度の向上を図ることができる。この際、炭素繊維の含有
量は３０〜８０体積％の範囲とすることが望ましい。
【００４４】また、コア層１の熱膨張率及び機械的強度
は、第１の炭素繊維群２と第２の炭素繊維群３の編み方
によっても調整することができる。即ち、図１１に示し
たように第１の炭素繊維群２と第２の炭素繊維群３をメ
ッシュ状に編んだ構成では、第１及び第２の炭素繊維群
２，３を構成する炭素繊維が直線状となっているため、
引っ張り力を印加しても第１及び第２の炭素繊維群２，
３が伸びることはない。よって、コア層１の引っ張り強
度は強くなる。
【００４５】これに対し、図１２に示すクロス状や不織
布状に第１及び第２の炭素繊維群２，３を編んだ構成で
は、編んだ状態で各炭素繊維群２，３は曲がった状態と
なっている（メッシュ状のように直線状になっていな
い）。よって、熱膨張が発生した場合、或いは外力が印
加された場合、曲がった各炭素繊維群２，３が伸びる分
だけコア層１は変形する。このように、コア層１の熱膨
張量及び変形量は、各炭素繊維群２，３の編み方により
調整することが可能である。
【００４６】また、コア層１の機械的強度に方向性を持
たせることも可能である。これについて、図１１を用い
て説明する。図中矢印Ｙ方向に延在する第１の炭素繊維
群２は、この延在方向である矢印Ｙ方向に対する機械的
強度は強い。しかしながら、図中矢印Ｘ方向から力が印
加された場合は容易に折れ曲がってしまう。
【００４７】即ち、第１の炭素繊維群２は矢印Ｙ方向に
対する機械的強度は強いが、矢印Ｘ方向に対する機械的
強度は弱い。同様の理由により、図中矢印Ｘ方向に延在
する第２の炭素繊維群３は、矢印Ｘ方向に対する機械的
強度は強いが、矢印Ｙ方向に対する機械的強度は弱い。
【００４８】従って、上記の特性を利用することによ
り、コア層１の機械的強度に方向性を持たせることがで
きる。即ち、第１または２の炭素繊維群２，３が、コア
層１に対し機械的強度を出したい方向に延在するよう配
置することにより、コア層１に対し所望する方向に強度
出しを行なうことができる。
【００４９】上記のように、コア層１の熱膨張率及び機
械的強度は任意の大きさに調整することが可能である。
本実施例で製造される回路基板２０Ａは、後述するよう
にＳｉよりなる半導体チップ２１，２４を搭載するもの
である（図１６参照）。このため、コア層１の熱膨張率
は、半導体チップ２１，２４と、マザーボード２６（半
導体チップ２１，２４を有する半導体装置３０Ａが実装
される）との中間の熱膨張率となるよう調整されてい
る。
【００５０】一方、炭素繊維はその繊維の延在方向（長
さ方向）に対して熱伝導性が高く、これを横切る方向に
対する熱伝導性が低いことが知られている。即ち、図１
１に示した第１の炭素繊維群２を例に上げると、第１の
炭素繊維群２は図中矢印Ｙ方向に対する熱伝導性は高い
（絶縁性樹脂４に対して高い）が、図中矢印Ｘ方向に対
する熱伝導性は低い。よって、この熱伝導特性を利し、
第１の炭素繊維群２及び第２の炭素繊維群３を放熱部材
としても機能させることにより、コア層１を放熱板とし
ても用いることも可能である。
【００５１】尚、上記のように本実施例では、コア層１
が二つの炭素繊維群２，３から構成された例を示してい
るが、これを炭素繊維群の配設方向は、コア層１に対し
強度出しを行ないたい方向に単数或いは複数個（３個以
上）配設することも可能である。例えば、５方向に対し
コア層１の強度出しを行ないたい場合には、強度出しを
行ないたい５方向のそれぞれに延在するよう炭素繊維群
を設ける。これにより、所望する５方向に対し、コア層
１の機械的強度を向上させることができる。
【００５２】上記構成とされたコア層１は、図２に示す
ように、第１の貫通孔５が形成される。この第１の貫通
孔５は、例えばコア層１に約1000個程度形成される。
尚、このコア層１の個数は、後述する導体層８，１４等
の配線引き回しとの兼ね合いでその形成数及び形状が決
められる。尚、本実施例では、第１の貫通孔５の形状は
円筒状とし、その直径はφ0.5ｍｍとした。
【００５３】第１の貫通孔５が形成されると、コア層１
は所定の脱脂・洗浄処理が行われる。この処理が終了す
ると、続いてコア層１には、図３に示すように封止樹脂
６が配設される。この封止樹脂６は、例えば真空プレス
により、200℃、30minの条件で、コア層１からの厚さが
0.05ｍｍとなるように熱可塑性ポリイミドシートを両面
にラミネートすることにより形成される。この際、封止
樹脂６は第１の貫通孔５内にも進入し、よって第１の貫
通孔５はこの封止樹脂６により閉塞される。
【００５４】封止樹脂６が形成されると、続いて第２の
貫通孔７の形成処理が行なわれる。図４に示されるよう
に、第２の貫通孔７は封止樹脂６の第１の貫通孔５の形
成と対応する位置に、具体的には第１の貫通孔５の形成
位置内に形成される。この第２の貫通孔７の孔径（直
径）は、本実施例ではφ0.2ｍｍとしている。
【００５５】また、本実施例では、第２の貫通孔７の形
成にＵＶ−ＹＧＡレーザを用いている。しかしながら、
第２の貫通孔７の形成方法はＵＶ−ＹＧＡレーザに限定
されるものではなく、炭酸ガスレーザ、エキシマレー
ザ、プラズマを用いるドライエッチング法、または穴径
は機械的ドリル法等を用いることも可能である。
【００５６】上記にように、本実施例ではコア層１に予
め第１の貫通孔５を形成しておき、この第１の貫通孔５
内に第２の貫通孔７を形成する構成としているため、コ
ア層１に直接第２の貫通孔７を形成する構成に比べ、第
２の貫通孔７の形成処理を容易に行なうことができ回路
基板製造の容易化を図ることができる。
【００５７】上記のように封止樹脂６に第２の貫通孔７
が形成されると、続いて第１の導体層８及びスルーホー
ル電極９の形成処理が行なわれる。この第１の導体層８
及びスルーホール電極９の形成は、例えばメッキ法等を
用いて一括的に形成される。この第１の導体層８及びス
ルーホール電極９を構成する金属材料としては、銅が好
適に用いられる。しかしながら、各導体８，９を構成す
る金属材料はこれに限定されるものではなく、金，銀、
ニッケル等を用いることも可能である。
【００５８】一方、本実施例では、図５に示すように第
１の導体層８を封止樹脂６の上面及び下面の双方に形成
した構成としている。しかしながら、第１の導体層８は
必ずしも封止樹脂６の双方に形成する必要はなく、例え
ば図１７に示す半導体装置３０Ｂに適用する回路基板２
０Ｂを形成する場合には、第１の導体層８を封止樹脂６
の片面のみに形成する構成としてもよい。
【００５９】上記のように第１の導体層８及びスルーホ
ール電極９が形成されると、続いて絶縁層１０の形成処
理が実施される。図６は、絶縁層１０が形成された状態
を示している。
【００６０】この絶縁層１０としては、ポリイミド樹
脂、エポキシ樹脂、ビスマレイミド・トリアジン樹脂等
の耐熱性、絶縁性に優れた樹脂を用いることができる。
また、絶縁層１０の形成方法としては、例えばトランス
ファーモールド法を用いることができるが、これに限定
されものではない。また、この絶縁層１０の形成時に、
スルーホール電極９内の孔も絶縁層１０により埋められ
る。
【００６１】続いて、上記のように絶縁層１０が形成さ
れると、続いて図７に示すように、絶縁層１０にビア孔
１１が形成される。このビア孔１１は、前記した第１の
導体層８の形成位置と対応するよう構成されている。
【００６２】ビア孔１１の形成は、前記した第２の貫通
孔７と同様に、UV-YAGレーザ，炭酸ガスレーザ、エキシ
マレーザ、プラズマを用いるドライエッチング法、また
は穴径は機械的ドリル法等を用いることができる。ビア
孔１１が形成されることにより、第１の導体層８はビア
孔１１を介して外部に露出した状態となる．続いて、ビ
ア孔１１が形成された絶縁層１０の表面及び第１の導体
層８上に、無電解メッキ法により銅めっきを行なうこと
によりメッキシード層１２を形成する。そして、このメ
ッキシード層１２上に例えばポジ型のレジスト塗布し、
その後に露光・焼付け・現像処理を行なうことにより所
定パターンのレジスト１３を形成する。図８は、メッキ
シード層１２及びレジスト１３が形成された状態を示し
ている。
【００６３】次に、メッキシード層１２上に電解めっき
法を用いて銅メッキを行い，第２の導体層１４を形成す
る。その後、レジスト１３を剥離すると共にメッキシー
ド層１２をパネルエッチングする。この時に使用するエ
ッチング液としては、例えば過酸化水素水と硫酸の混合
液を用いることができる。これにより、図９に示すよう
に、コア層１上に封止樹脂６及び絶縁層１０を介して第
２の導体層１４が形成された回路基板が形成される。
【００６４】続いて、上記した図６乃至図９に示す工程
を、積層しようとする導体層の数に対応する回数繰り返
し実施する。図１０は、本実施例による製造方法で製造
された回路基板２０Ａを示している。同図に示す例で
は、導体層を４層積層形成した構成とされている（第１
の導体層８，第２の導体層１４，第３の導体層１６，第
４の導体層１７）。しかしながら、導体層の積層数はこ
れに限定されるものではなく、任意に積層形成できるも
のである。
【００６５】また、最上層である第４の導体層１７の上
部所定位置には、表面絶縁膜１８が形成されている。こ
の表面絶縁膜１８は、先ず上面全面に絶縁性樹脂よりな
るオーバーコート層を形成し、このオーバーコート層を
スクリーン印刷とフォトリソ法を併用して外部接続され
る電極部分を除去することにより形成される。この絶縁
性樹脂としては、エポキシ系、ポリイミド系、アクリル
系、ＢＴ系等の電気的及び熱的に優れている樹脂を用い
ることが可能である。
【００６６】尚、以下の説明において、積層された各導
体層８，１４，１６，１７、絶縁層１０、及びビア電極
１５を総称してビルドアップ層１９というものとする。
図１０に示す回路基板２０Ａでは、ビルドアップ層１９
はコア層１の上面及び下面にそれぞれ形成された構成と
されている。
【００６７】上記のようにして製造された回路基板２０
Ａは、従来の製造方法で製造された有機コアプリント配
線板に比べ反り量が少なかった。具体的には、従来の製
造方法で製造された有機コアプリント配線板では、チッ
プ搭載エリア20ｍｍスパンで約30μmの反りが発生して
いたが、本実施例に係る回路基板２０Ａでは同エリアで
10μm以下と良好であった。
【００６８】これは、本実施例に係る回路基板２０Ａ
が、熱膨張率の小さく機械的強度の強い第１の炭素繊維
群２及び第２の炭素繊維群３よりなるコア層１を内設し
ていることによる。よって、コア層１にビルドアップ層
１９を形成しても、回路基板２０Ａの全体としての熱膨
張はコア層１により規制されるため、回路基板２０Ａに
反り・曲がり等の変形が発生することを防止できる。よ
って、微細化・高密度化された電子部品を実装する基板
として回路基板２０Ａを用いても、高い接続信頼性を持
って実装することが可能となる。
【００６９】次に、本発明の第２実施例である回路基板
の製造方法について説明する。図１３乃至図１５は、第
２実施例である回路基板の製造方法を説明するための図
である。尚、図１３乃至図１５において、第１実施例で
ある回路基板の製造方法の説明に用いた図１乃至図９に
示した構成と同一構成については同一符号を付してその
説明を省略する。また、第１実施例である回路基板の製
造方法の内、図１乃至図７に示した工程は、本実施例に
係る回路基板の製造方法と同一である。よって、以下の
説明では、絶縁層１０にビア孔１１が形成された以降の
製造工程について説明するものとする。
【００７０】本実施例では、図１３に示すようにビア孔
１１にビア電極１５を形成する。よって、ビア電極１５
は第１の導体層８と電気的に接続された状態となる。こ
のビア電極１５は、ビア孔１１内に銅ペーストを充填
し、バフ研磨によって余分な部分を除去することにより
形成する。従って、ビア電極１５の上面は、絶縁層１０
の上面と面一となる。尚、このビア電極１５の余分な部
分を除去処理は、バフ研磨以外にもバイブレーションサ
ンダーやベルトサンダー等の研磨機を用いることも可能
である。
【００７１】続いて、ビア電極１５の上面及び絶縁層１
０の表面上に、無電解メッキ法により銅めっきを行なう
ことによりメッキシード層１２を形成する。そして、こ
のメッキシード層１２上に例えばポジ型のレジスト塗布
し、その後に露光・焼付け・現像処理を行なうことによ
り所定パターンのレジスト１３を形成する。図１４は、
メッキシード層１２及びレジスト１３が形成された状態
を示している。
【００７２】次に、メッキシード層１２上に電解めっき
法を用いて銅メッキを行い，第２の導体層１４を形成す
る。その後、レジスト１３を剥離すると共にメッキシー
ド層１２をパネルエッチングする。この時に使用するエ
ッチング液としては、例えば過酸化水素水と硫酸の混合
液を用いることができる。これにより、図１５に示すよ
うに、コア層１上に封止樹脂６及び絶縁層１０を介して
第２の導体層１４が形成された回路基板が形成される。
続いて、上記した図６，図７，図１３乃至図９に示す工
程を、積層しようとする導体層の数に対応する回数繰り
返し実施する。
【００７３】上記した本実施例に係る製造方法によって
も、第１実施例と同様に、コア層１上にビルドアップ層
１９が形成された回路基板２０Ａを製造することができ
る。
【００７４】図１６は、上記ようにして製造された回路
基板２０Ａを用いた半導体装置３０Ａを示している。同
図に示す半導体装置３０Ａは、回路基板２０Ａの上部に
半導体チップ２１を搭載すると共に、下部にも半導体チ
ップ２４を搭載した構成とされている。
【００７５】半導体チップ２１は、バンプ２２を用いて
回路基板２０Ａのビルドアップ層１９にフリップチップ
接合されている。同様に、半導体チップ２４もバンプ２
５を用いて回路基板２０Ａのビルドアップ層１９にフリ
ップチップ接合されている。尚、半導体チップ２１と回
路基板２０Ａとの間には、熱応力等によりバンプ２２が
損傷するのを防止するためにアンダーフィルレジン２３
が介装されている。更に、回路基板２０Ａの下部に位置
するビルドアップ層１９には、外部接続端子となる半田
ボール２７が設けられている。
【００７６】上記構成とされた半導体装置３０Ａは、マ
ザーボード２６に表面実装される。この際、上記したよ
うに本実施例では、コア層１の熱膨張率が半導体チップ
２１，２４とマザーボード２６との中間の熱膨張率とな
るよう調整している。これにより、半導体チップ２１，
２４を回路基板２０Ａに搭載する時、及び半導体装置３
０Ａをマザーボード２６に実装する時において、回路基
板２０Ａに変形（歪み，反り等）が発生することを防止
できる。このため、半導体チップ２１，２４を回路基板
２０Ａに搭載するときの信頼性、及び半導体装置３０Ａ
をマザーボード２６に実装するときの実装信頼性を向上
させることができる。
【００７７】また本発明者は、アンダーフィルレジン２
３を除去した構成の半導体装置３０Ａをマザーボード２
６に実装したものについて、−65℃、30min〜＋125℃、
30minを１サイクルとし、これを 1000サイクル繰り返す
熱サイクル試験を行った。その結果、本実施例に係る半
導体装置３０Ａでは接続抵抗変化率が＋10％以下であ
り、よってバンプ２２，半田ボール２７にクラックや剥
がれは発生しなかった。
【００７８】これに対し、参考例として実施した従来の
有機コア基板では、1000サイクル後には、チップコーナ
ー部の半田ボールとマザーボード２６のパッド界面にク
ラックが観察された。このように、コア層１を有した回
路基板２０Ａを用いることにより、従来の有機コア基板
に比べ、高い信頼性を得ることができることが認められ
た。図１７は、他の構成の半導体装置３０Ｂを示してい
る。同図に示す半導体装置３０Ｂは、ＰＧＡ(Pin Grid
Array)タイプの半導体装置であり、よって回路基板２０
Ｂにピン２８が立設された構成とされている。また、他
の回路基板３１とＦＰＣ２９により接続された構成とも
されている。この半導体装置３０Ｂは、コア層１の片面
にのみビルドアップ層１９を形成した回路基板２０Ｂを
用いている。このように、ビルドアップ層１９は必ずし
もコア層１の両面に形成する必要はなく、コア層1の片
面にのみ形成する構成としてもよい。
【００７９】尚、上記した実施例では回路基板２０Ａ，
２０Ｂを半導体チップ２１，２４を実施する基板に適用
した例について説明したが、本発明の適用は半導体チッ
プ実装用基板に限定されるものではなく、各種電子部
品，電子素子の搭載用基板として広く適用することがで
きるものである。
【００８０】以上の説明に関し、更に以下の項を開示す
る。
【００８１】(付記１) 補強材として機能するコア層を
内設した回路基板において、該コア層を、炭素繊維を含
む構成としたことを特徴とする回路基板。
【００８２】(付記２) 付記１記載の回路基板におい
て、前記コア層は、前記炭素繊維と絶縁性樹脂との複合
構造であることを特徴とする回路基板。
【００８３】(付記３) 付記２記載の回路基板におい
て、前記炭素繊維の含有量が３０〜８０体積％の範囲で
あることを特徴とする回路基板。
【００８４】(付記４) 付記１乃至３のいずれか１項に
記載の回路基板において、前記炭素繊維は、複数の炭素
繊維が一の方向に配設された第１の炭素繊維群と、前記
一の方向と交差する方向に配設された第２の炭素繊維群
とにより構成されることを特徴とする回路基板。
【００８５】(付記５) 付記４記載の回路基板におい
て、前記炭素繊維は、前記第１の炭素繊維群と前記第２
の炭素繊維群とが、メッシュ状、クロス状、及び不織布
状からなる群から選択される一の形態とされていること
を特徴とする回路基板。
【００８６】(付記６) 付記１乃至５のいずれか１項に
記載の回路基板において、前記コア層の少なくとも片側
に、電気的絶縁性を有する絶縁層と、所定のパターンで
配線が形成された配線層とを形成してなることを特徴と
する回路基板。
【００８７】(付記７) 付記６記載の回路基板におい
て、前記コア層にスルーホール電極を形成すると共に、
前記配線層を前記コア層の両面に形成し、該コア層の両
面に形成された前記配線層間を、前記スルーホール電極
により接続したことを特徴とする回路基板。
【００８８】(付記８) 付記２乃至７のいずれか１項に
記載の回路基板において、前記絶縁性樹脂は、ポリサル
ホン、ポリエーテルサルホン、ポリフェニルサルホン、
ポリフタルアミド、ポリアミドイミド、ポリケトン、ポ
リアセタール、ポリイミド、ポリカーボネート、変性ポ
リフェニレンエーテル、ポリブチレンテレフタレート、
ポリアリレート、ポリスルホン、ポリフェニレンスルフ
ィド、ポリエーテルエーテルケトン、テトラフルオロエ
チレン、エポキシ、及びビスマレイミド系樹脂からなる
群から選択されることを特徴とする回路基板。
【００８９】(付記９) 炭素繊維と絶縁性樹脂との複合
構造とされたコア層を形成する工程と、該コア層を貫通
する第１の貫通孔を形成する工程と、前記貫通孔が形成
されたコア層を、電気的絶縁性を有する樹脂で封止する
ことにより絶縁層を形成する工程と、前記絶縁層の前記
第１の貫通孔の形成位置と対応する位置に、第２の貫通
孔を形成する工程と、該第２の貫通孔の内壁、及び前記
絶縁層の表裏面の少なくとも一方の面に導体を形成する
工程とを有することを特徴とする回路基板の製造方法。
【００９０】(付記１０) 付記９記載の回路基板の製造
方法において、更に、前記導体が形成された前記絶縁層
の面上に、絶縁層と配線層と順次ビルドアップする工程
を有していることを特徴とする回路基板の製造方法。
【００９１】(付記１１) 付記９または１０記載の回路
基板の製造方法において、前記コア層を形成する工程で
は、前記炭素繊維と前記絶縁性樹脂との複合割合を可変
することにより熱膨張率の調整処理を行なうことを特徴
とする回路基板の製造方法。
【００９２】(付記１２) 付記９乃至１１のいずれか１
項に記載の回路基板の製造方法において、前記コア層を
形成する工程では、前記炭素繊維を第１の炭素繊維群と
第２の炭素繊維群に分け、該第１及び第２の炭素繊維群
の編み方により熱膨張率の調整処理を行なうことを特徴
とする回路基板の製造方法。
【００９３】(付記１３) 付記１乃至８のいずれか１項
に記載の回路基板と、該回路基板に実装された電子部品
とを具備することを特徴とする電子装置。 (付記１４) 付記１３記載の電子装置において、前記回
路基板のコア層の熱膨張率を、前記電子部品の熱膨張率
と略等しく設定したことを特徴とする電子装置。
【００９４】
【発明の効果】上述の如く本発明によれば、次に述べる
種々の効果を実現することができる。
【００９５】請求項１記載の発明によれば、回路基板に
変形（歪み，反り等）が発生することを防止でき、よっ
て回路基板に実装される電子部品等との接続信頼性を向
上させることができる。
【００９６】また、請求項２記載の発明によれば、コア
層の熱膨張率及び強度の調整を行なうことが可能となる
と共に、回路基板の製造時における取り扱いを容易化で
きる。
【００９７】また、請求項３記載の発明によれば、コア
層の熱膨張率及び強度を第１及び第２の炭素繊維群の配
設方向毎に調整することが可能となるため、回路基板の
熱膨張率及び強度を、実装される電子部品に対応するよ
う調整することが可能となる。
【００９８】また、請求項４記載の発明によれば、炭素
繊維が第１及び第２の炭素繊維群をメッシュ状、クロス
状、または不織布状とすることにより、コア層（回路基
板）のコスト低減を図ることができる。
【００９９】また、請求項５記載の発明によれば、コア
層に絶縁層及び配線層を形成しても回路基板に変形が生
じることはないため、微細化・高密度化された電子部品
を高い接続信頼性を持って実装することができる。
【０１００】また、請求項６記載の発明によれば、炭素
繊維と絶縁性樹脂との複合構造とされたコア層を形成す
る際に、炭素繊維の配設の仕方や、炭素繊維と絶縁性樹
脂との割合を調整することにより、コア層の熱膨張率を
調整することが可能となる。
【０１０１】また、コア層に第１の貫通孔を形成した後
に絶縁層を形成し、第１の貫通孔が形成された位置と対
応する絶縁層の所定位置に第２の貫通孔を形成したこと
により、第２の貫通孔の形成処理を容易に行なうことが
でき、回路基板の製造を容易化することができる。
【０１０２】また、請求項７乃至請求項９の発明によれ
ば、熱膨張率及び強度を調整されたコア層上に絶縁層及
び配線層が形成されるため、配線を高精度に形成するこ
とができ、これにより端子ピッチが狭ピッチ化された高
密度化された電子機器の実装に対応することが可能とな
る。
【０１０３】また、請求項１０記載の発明によれば、回
路基板の変形（歪み，反り等）はコア層により防止され
ているため、電子部品を高い接続信頼性を持って回路基
板に実装することができ、よって電子装置の信頼性及び
歩留りの向上を図るこができる。
【図面の簡単な説明】
【図１】本発明の第１実施例である回路基板の製造方法
を説明するための図であり、コア層を形成する工程を説
明するための図である。
【図２】本発明の第１実施例である回路基板の製造方法
を説明するための図であり、コア層に第１の貫通孔を形
成する工程を説明するための図である。
【図３】本発明の第１実施例である回路基板の製造方法
を説明するための図であり、コア層に封止樹脂を配設す
る工程を説明するための図である。
【図４】本発明の第１実施例である回路基板の製造方法
を説明するための図であり、封止樹脂に第２の貫通孔を
形成する工程を説明するための図である。
【図５】本発明の第１実施例である回路基板の製造方法
を説明するための図であり、第１の導体層及びスルーホ
ール電極を形成する工程を説明するための図である。
【図６】本発明の第１実施例である回路基板の製造方法
を説明するための図であり、封止樹脂上に絶縁層を形成
する工程を説明するための図である。
【図７】本発明の第１実施例である回路基板の製造方法
を説明するための図であり、絶縁層にビア孔を形成する
工程を説明するための図である。
【図８】本発明の第１実施例である回路基板の製造方法
を説明するための図であり、絶縁層及びビア孔表面にメ
ッキシールド層を形成すると共にレジストを形成する工
程を説明するための図である。
【図９】本発明の第１実施例である回路基板の製造方法
を説明するための図であり、第２の導体層及びビア電極
を形成する工程を説明するための図である。
【図１０】本発明の一実施例である回路基板を示す断面
図である。
【図１１】第１の炭素繊維群と第２の炭素繊維群との配
設方法の一例を示す図である（その１）。
【図１２】第１の炭素繊維群と第２の炭素繊維群との配
設方法の一例を示す図である（その２）。
【図１３】本発明の第２実施例である回路基板の製造方
法を説明するための図であり、ビア孔にビア電極を形成
する工程を説明するための図である。
【図１４】本発明の第２実施例である回路基板の製造方
法を説明するための図であり、ビア電極が形成された絶
縁層上にメッキシールド層を形成すると共にレジストを
形成する工程を説明するための図である。
【図１５】本発明の第２実施例である回路基板の製造方
法を説明するための図であり、第２の導体層を形成する
工程を説明するための図である。
【図１６】本発明の第１実施例である電子装置を説明す
るための図である。
【図１７】本発明の第２実施例である電子装置を説明す
るための図である。
【符号の説明】
１ コア層 ２ 第１の炭素繊維群 ３ 第２の炭素繊維群 ４ 絶縁性樹脂 ５ 第１の貫通孔 ６ 封止樹脂 ７ 第２の貫通孔 ８ 第１の導体層 ９ スルーホール電極 １０ 絶縁層 １１ ビア孔 １２ メッキシード層 １３ レジスト １４ 第２の導体層 １５ ビア電極 １６ 第３の導体層 １７ 第４の導体層 １８ 表面絶縁膜 １９ ビルドアップ層 ２０Ａ，２０Ｂ 回路基板 ２１，２４ 半導体チップ ２２，２５ バンプ ２６ マザーボード ３０Ａ，３０Ｂ 半導体装置
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０５Ｋ 3/46 Ｈ０１Ｌ 23/14 Ｒ Ｆターム(参考） 5E317 AA24 BB01 BB12 CC31 CC44 CD15 CD18 CD25 CD32 CD40 GG05 5E346 AA02 AA12 AA15 AA25 AA38 AA43 BB01 CC08 CC32 DD01 DD22 DD33 EE33 FF04 HH11

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 補強材として機能するコア層を内設した
    回路基板において、 該コア層を、炭素繊維を含む構成としたことを特徴とす
    る回路基板。
  2. 【請求項２】 請求項１記載の回路基板において、 前記コア層は、前記炭素繊維と絶縁性樹脂との複合構造
    であることを特徴とする回路基板。
  3. 【請求項３】 請求項１または２記載の回路基板におい
    て、 前記炭素繊維は、複数の炭素繊維が一の方向に配設され
    た第１の炭素繊維群と、前記一の方向と交差する方向に
    配設された第２の炭素繊維群とにより構成されることを
    特徴とする回路基板。
  4. 【請求項４】 請求項３記載の回路基板において、 前記炭素繊維は、前記第１の炭素繊維群と前記第２の炭
    素繊維群とが、メッシュ状、クロス状、及び不織布状か
    らなる群から選択される一の形態とされていることを特
    徴とする回路基板。
  5. 【請求項５】 請求項１乃至４のいずれか１項に記載の
    回路基板において、 前記コア層の少なくとも片側に、電気的絶縁性を有する
    絶縁層と、所定のパターンで配線が形成された配線層と
    を形成してなることを特徴とする回路基板。
  6. 【請求項６】 炭素繊維と絶縁性樹脂との複合構造とさ
    れたコア層を形成する工程と、 該コア層を貫通する第１の貫通孔を形成する工程と、 前記貫通孔が形成されたコア層を、電気的絶縁性を有す
    る樹脂で封止することにより絶縁層を形成する工程と、 前記絶縁層の前記第１の貫通孔の形成位置と対応する位
    置に、第２の貫通孔を形成する工程と、 該第２の貫通孔の内壁、及び前記絶縁層の表裏面の少な
    くとも一方の面に導体を形成する工程とを有することを
    特徴とする回路基板の製造方法。
  7. 【請求項７】 請求項６記載の回路基板の製造方法にお
    いて、 更に、前記導体が形成された前記絶縁層の面上に、絶縁
    層と配線層と順次ビルドアップする工程を有しているこ
    とを特徴とする回路基板の製造方法。
  8. 【請求項８】 請求項６または７記載の回路基板の製造
    方法において、 前記コア層を形成する工程では、前記炭素繊維と前記絶
    縁性樹脂との複合割合を可変することにより熱膨張率の
    調整処理を行なうことを特徴とする回路基板の製造方
    法。
  9. 【請求項９】 請求項６乃至８のいずれか１項に記載の
    回路基板の製造方法において、 前記コア層を形成する工程では、前記炭素繊維を第１の
    炭素繊維群と第２の炭素繊維群に分け、該第１及び第２
    の炭素繊維群の編み方により熱膨張率の調整処理を行な
    うことを特徴とする回路基板の製造方法。
  10. 【請求項１０】 請求項１乃至５のいずれか１項に記載
    の回路基板と、 該回路基板に実装された電子部品とを具備することを特
    徴とする電子装置。
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Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006114606A (ja) * 2004-10-13 2006-04-27 Mitsubishi Electric Corp プリント配線板用基材、プリント配線板及びプリント配線板用基材の製造方法
JP2007103605A (ja) * 2005-10-03 2007-04-19 Fujitsu Ltd 多層配線基板及びその製造方法
WO2007122821A1 (ja) * 2006-04-20 2007-11-01 Sumitomo Bakelite Co., Ltd. 半導体装置
JP2008066375A (ja) * 2006-09-05 2008-03-21 Mitsubishi Electric Corp 高放熱基板及びその製造方法
JP2008519452A (ja) * 2004-11-04 2008-06-05 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 集積回路のナノチューブをベースにした基板
KR100847003B1 (ko) * 2006-11-21 2008-07-17 대덕전자 주식회사 인쇄 회로 기판을 위한 탄소 섬유 보강재
US7521799B2 (en) 2005-04-19 2009-04-21 Renesas Technology Corp. Semiconductor device and method of manufacturing the same
JP2009094415A (ja) * 2007-10-12 2009-04-30 Fujitsu Ltd 配線基板およびその製造方法
JP2009529790A (ja) * 2006-03-06 2009-08-20 ステイブルコール，インコーポレイティド 導電性抑制コアを有する印刷配線基板の製造プロセス
US8148647B2 (en) 2006-08-23 2012-04-03 Mitsubishi Electric Corporation Printed circuit board and method of manufacturing the same
JP2012133302A (ja) * 2010-12-17 2012-07-12 Samsung Mobile Display Co Ltd 表示装置及び有機発光表示装置
USRE45637E1 (en) 2005-08-29 2015-07-28 Stablcor Technology, Inc. Processes for manufacturing printed wiring boards
US9332632B2 (en) 2014-08-20 2016-05-03 Stablcor Technology, Inc. Graphene-based thermal management cores and systems and methods for constructing printed wiring boards
KR101858182B1 (ko) * 2011-04-11 2018-05-16 삼성디스플레이 주식회사 유기 발광 표시 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1140902A (ja) * 1997-07-18 1999-02-12 Cmk Corp プリント配線板及びその製造方法
JPH11147286A (ja) * 1997-09-12 1999-06-02 Toray Ind Inc 複合成形品および電気・電子機器用部材
JPH11286073A (ja) * 1998-04-01 1999-10-19 Nitto Boseki Co Ltd プリント配線基板用ガラス織布基材及びプリント配線 基板用積層板
JP2000138453A (ja) * 1998-10-29 2000-05-16 Shinko Electric Ind Co Ltd 配線基板
WO2000064668A1 (fr) * 1999-04-23 2000-11-02 Sakase Adtech Co., Ltd. Materiau composite a base de resine renforcee par des fibres, et possedant un coefficient reduit d'expansion lineaire

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1140902A (ja) * 1997-07-18 1999-02-12 Cmk Corp プリント配線板及びその製造方法
JPH11147286A (ja) * 1997-09-12 1999-06-02 Toray Ind Inc 複合成形品および電気・電子機器用部材
JPH11286073A (ja) * 1998-04-01 1999-10-19 Nitto Boseki Co Ltd プリント配線基板用ガラス織布基材及びプリント配線 基板用積層板
JP2000138453A (ja) * 1998-10-29 2000-05-16 Shinko Electric Ind Co Ltd 配線基板
WO2000064668A1 (fr) * 1999-04-23 2000-11-02 Sakase Adtech Co., Ltd. Materiau composite a base de resine renforcee par des fibres, et possedant un coefficient reduit d'expansion lineaire

Cited By (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006114606A (ja) * 2004-10-13 2006-04-27 Mitsubishi Electric Corp プリント配線板用基材、プリント配線板及びプリント配線板用基材の製造方法
JP2008519452A (ja) * 2004-11-04 2008-06-05 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 集積回路のナノチューブをベースにした基板
US8681500B2 (en) 2004-11-04 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit nanotube-based subsrate
US9299681B2 (en) 2005-04-19 2016-03-29 Renesas Electronics Corporation Semiconductor device and method of manufacturing
US7791204B2 (en) 2005-04-19 2010-09-07 Renesas Technology Corp. Semiconductor device and method of manufacturing the same
US9496153B2 (en) 2005-04-19 2016-11-15 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US7521799B2 (en) 2005-04-19 2009-04-21 Renesas Technology Corp. Semiconductor device and method of manufacturing the same
US8581410B2 (en) 2005-04-19 2013-11-12 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US9831166B2 (en) 2005-04-19 2017-11-28 Renesas Electronics Corporation Semiconductor device
US10714415B2 (en) 2005-04-19 2020-07-14 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US8822269B2 (en) 2005-04-19 2014-09-02 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US8018066B2 (en) 2005-04-19 2011-09-13 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US8928147B2 (en) 2005-04-19 2015-01-06 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US10283444B2 (en) 2005-04-19 2019-05-07 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US9576890B2 (en) 2005-04-19 2017-02-21 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US8314495B2 (en) 2005-04-19 2012-11-20 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US8575757B2 (en) 2005-04-19 2013-11-05 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
USRE45637E1 (en) 2005-08-29 2015-07-28 Stablcor Technology, Inc. Processes for manufacturing printed wiring boards
US8257542B2 (en) 2005-10-03 2012-09-04 Fujitsu Limited Multilevel interconnection board and method of fabricating the same
US7622184B2 (en) 2005-10-03 2009-11-24 Fujitsu Limited Multilevel interconnection board and method of fabricating the same
JP2007103605A (ja) * 2005-10-03 2007-04-19 Fujitsu Ltd 多層配線基板及びその製造方法
KR101477604B1 (ko) * 2006-03-06 2014-12-30 스테블코, 인코포레이티드 전기 도전성 제한 코어를 갖는 인쇄 배선 기판을 제조하는 방법
JP2009529790A (ja) * 2006-03-06 2009-08-20 ステイブルコール，インコーポレイティド 導電性抑制コアを有する印刷配線基板の製造プロセス
WO2007122821A1 (ja) * 2006-04-20 2007-11-01 Sumitomo Bakelite Co., Ltd. 半導体装置
US8629556B2 (en) 2006-04-20 2014-01-14 Sumitomo Bakelite Co., Ltd. Semiconductor device
US8148647B2 (en) 2006-08-23 2012-04-03 Mitsubishi Electric Corporation Printed circuit board and method of manufacturing the same
JP2008066375A (ja) * 2006-09-05 2008-03-21 Mitsubishi Electric Corp 高放熱基板及びその製造方法
KR100847003B1 (ko) * 2006-11-21 2008-07-17 대덕전자 주식회사 인쇄 회로 기판을 위한 탄소 섬유 보강재
JP2009094415A (ja) * 2007-10-12 2009-04-30 Fujitsu Ltd 配線基板およびその製造方法
KR101839954B1 (ko) * 2010-12-17 2018-03-20 삼성디스플레이 주식회사 표시 장치 및 유기 발광 표시 장치
JP2012133302A (ja) * 2010-12-17 2012-07-12 Samsung Mobile Display Co Ltd 表示装置及び有機発光表示装置
KR101858182B1 (ko) * 2011-04-11 2018-05-16 삼성디스플레이 주식회사 유기 발광 표시 장치
US9332632B2 (en) 2014-08-20 2016-05-03 Stablcor Technology, Inc. Graphene-based thermal management cores and systems and methods for constructing printed wiring boards

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