JP2003270667A - Drive circuit, active matrix panel, and display panel - Google Patents

Drive circuit, active matrix panel, and display panel

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JP2003270667A
JP2003270667A JP2003000406A JP2003000406A JP2003270667A JP 2003270667 A JP2003270667 A JP 2003270667A JP 2003000406 A JP2003000406 A JP 2003000406A JP 2003000406 A JP2003000406 A JP 2003000406A JP 2003270667 A JP2003270667 A JP 2003270667A
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JP
Japan
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clock signal
shift register
thin film
formation region
signal line
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Withdrawn
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JP2003000406A
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Japanese (ja)
Inventor
Norio Ozawa
徳郎 小澤
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Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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Publication date
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  • Liquid Crystal (AREA)
  • Shift Register Type Memory (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Thin Film Transistor (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To realize an active matrix panel which realizes narrowing the pitch of unit cells on a drive circuit side by optimizing arrangement of thin film transistors of a shift register. <P>SOLUTION: In a source line drive circuit 40 of the active matrix panel, TFTs (thin film transistors) constituting clocked inverters 3a and 4a of a unit shift register A1 of the drive circuit are formed in thin film transistor forming areas 300a to 300d, and one end sides of thin film transistor forming areas having thin film transistors of different conduction types formed thereon are brought close to each other, and the other end sides are placed in opposite directions. Thus, the thin film transistors are omnipresent by conduction types, and a pitch P2 of formation of unit shift registers is narrowed. <P>COPYRIGHT: (C)2003,JPO

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は液晶表示パネルなど
のアクティブマトリクスパネルに関し、特に、その駆動
回路側の構造技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an active matrix panel such as a liquid crystal display panel, and more particularly to a structure technology of its drive circuit side.

【０００２】[0002]

【従来の技術】液晶の配向状態などを利用して情報を表
示するフラット型表示パネルのうち、アクティブマトリ
クス方式の液晶表示パネルにおいては、その全体構成を
図１３にブロック図で示すように、画素マトリクス２
２，ソース線駆動回路１２およびゲート線駆動回路２１
が同一の透明基板１１の上に形成されて、表示装置の小
型化，高精細化および低コスト化が図られている。ここ
で、ソース線駆動回路１２はシフトレジスタ１３，サン
プルホールド回路１７，１８，１９およびビデオ信号線
１４，１５，１６を有する一方、ゲート線駆動回路２１
はシフトレジスタ２０および必要に応じてバッファ回路
２３を有する。また、画素マトリクス２２は、ソース線
駆動回路１２に接続された複数のソース線２６，２７，
２８・・・と、ゲート線駆動回路２１に接続された複数
のゲート線２４，２５・・・と、これらのゲート線およ
びソース線の交点に形成された複数の画素３２，３３・
・・とを有し、各画素３２，３３・・・には薄膜トラン
ジスタ（ＴＦＴ）２９と液晶セル３０とを有する。さら
に、ソース線駆動回路１２の側には、そのシフトレジス
タ１３にクロック信号を入力すべきクロック信号線３４
が配置されている一方、ゲート線駆動回路２１の側に
は、そのシフトレジスタ２０にクロック信号を入力すべ
きクロック信号線３７が配置されている。なお、３５，
３６はソース線駆動回路１２およびゲート線駆動回路２
１にスタート信号を入力するスタート信号線である。2. Description of the Related Art Among flat type display panels that display information by utilizing the alignment state of liquid crystal, an active matrix type liquid crystal display panel has a pixel structure as shown in a block diagram of FIG. Matrix 2
2, source line drive circuit 12 and gate line drive circuit 21
Are formed on the same transparent substrate 11 to achieve downsizing, high definition, and cost reduction of the display device. Here, the source line drive circuit 12 has a shift register 13, sample hold circuits 17, 18, 19 and video signal lines 14, 15, 16 while a gate line drive circuit 21.
Has a shift register 20 and, if necessary, a buffer circuit 23. Further, the pixel matrix 22 includes a plurality of source lines 26, 27 connected to the source line drive circuit 12,
28, a plurality of gate lines 24, 25 connected to the gate line drive circuit 21, and a plurality of pixels 32, 33 formed at the intersections of these gate lines and source lines.
., And each pixel 32, 33 ... Has a thin film transistor (TFT) 29 and a liquid crystal cell 30. Further, on the source line drive circuit 12 side, a clock signal line 34 to which a clock signal should be input to the shift register 13 is provided.
On the other hand, a clock signal line 37 for inputting a clock signal to the shift register 20 is arranged on the gate line drive circuit 21 side. In addition, 35,
36 is a source line drive circuit 12 and a gate line drive circuit 2
1 is a start signal line for inputting a start signal.

【０００３】ここで、シフトレジスタ１３，２０は、１
ビット当たり、図１４（ａ）に示すように、クロック信
号ＣＫＡのうちのクロック信号ＣＬＡで駆動される単位
シフトレジスタ１ａ、またはクロック信号ＣＬＡと逆相
のクロック信号ＣＬＡ＊で駆動される単位シフトレジス
タ１ｂで構成され、これらの単位シフトレジスタ１ａ，
１ｂがシフト方向に交互に配置されている。これらの単
位シフトレジスタ１ａ，１ｂのうち、単位シフトレジス
タ１ａは１つのインバータ２と２つのクロックドインバ
ータ３ａ，４ａで構成され、単位シフトレジスタ１ｂは
１つのインバータ２と２つのクロックドインバータ３
ｂ，３ａで構成されている。そのうち、インバータ２
は、図１４（ｂ）に示すように、ｐ型ＴＦＴ２０１とｎ
型ＴＦＴ２０２とからなるＣＭＯＳ構造になっている。
また、クロックドインバータ３ａ，４ａは、図１４
（ｃ）に示すように、ｐ型ＴＦＴ３０１ａ，３０２ａと
ｎ型ＴＦＴ４０１ａ，４０２ａとから構成されてクロッ
ク信号ＣＬＡで駆動可能になっているのに対して、クロ
ックドインバータ３ｂ，４ｂは、図１４（ｄ）に示すよ
うに、ｐ型ＴＦＴ３０１ｂ，３０２ｂとｎ型ＴＦＴ４０
１ｂ，４０２ｂとから構成されて逆相のクロック信号Ｃ
ＬＡ＊で駆動可能になっている。Here, the shift registers 13 and 20 are
As shown in FIG. 14A, the unit shift register 1a driven by the clock signal CLA of the clock signals CKA or the unit shift register driven by the clock signal CLA * having a phase opposite to that of the clock signal CLA per bit 1b, and these unit shift registers 1a,
1b are alternately arranged in the shift direction. Of these unit shift registers 1a and 1b, the unit shift register 1a is composed of one inverter 2 and two clocked inverters 3a and 4a, and the unit shift register 1b is composed of one inverter 2 and two clocked inverters 3.
b, 3a. Among them, the inverter 2
Is the p-type TFT 201 and n as shown in FIG.
It has a CMOS structure including a type TFT 202.
Further, the clocked inverters 3a and 4a are the same as those shown in FIG.
As shown in (c), it is composed of p-type TFTs 301a and 302a and n-type TFTs 401a and 402a and can be driven by a clock signal CLA, while the clocked inverters 3b and 4b are shown in FIG. As shown in d), the p-type TFTs 301b and 302b and the n-type TFT 40 are
1b and 402b, and a clock signal C of opposite phase
It can be driven by LA *.

【０００４】このため、従来のアクティブマトリクスパ
ネルにおいては、たとえば、図１５に示すように、ソー
ス線駆動回路８０のシフトレジスタ８１のうち、クロッ
クドインバータ３ａ，４ａのｐ型ＴＦＴ３０１ａ，３０
２ａとｎ型ＴＦＴ４０１ａ，４０２ａとは、基板の外周
縁側（矢印Ｘの方向）から画素マトリクスの形成領域側
（矢印Ｙの方向）に向かって配置された２列の薄膜トラ
ンジスタ形成領域８０３ａ，８０４ａにそれぞれ形成さ
れている。Therefore, in the conventional active matrix panel, for example, as shown in FIG. 15, of the shift register 81 of the source line drive circuit 80, the p-type TFTs 301a, 30 of the clocked inverters 3a, 4a are included.
2a and the n-type TFTs 401a and 402a are respectively arranged in two rows of thin film transistor formation regions 803a and 804a arranged from the outer peripheral edge side (direction of arrow X) of the substrate toward the pixel matrix formation region side (direction of arrow Y). Has been formed.

【０００５】[0005]

【発明が解決しようとする課題】このような構成の液晶
表示パネルにおいては、その表示品位を高める目的に、
画素ピッチを狭小化して画素の微細化が図られつつある
が、その画素ピッチはソース線駆動回路８０の単位セル
のピッチＰ１１に規定された状態にある。ここで、シフ
トレジスタ８１のクロックドインバータ３ａ，４ａは４
つのＴＦＴで構成されているのに対して、アナログスイ
ッチ部８５は、ソース線駆動回路８０の単位セル毎にｎ
型ＴＦＴ８５ａ，８５ｂ・・・のみで構成され、また、
バッファ回路８７のインバータ回路８７ａ，８７ｂは、
それぞれ相補型ＴＦＴで構成されているため、ソース線
駆動回路８０の単位セルのピッチＰ１１はＴＦＴの形成
密度が高いシフトレジスタ８１における単位シフトレジ
スタの形成ピッチＰ１２に規定されている。In the liquid crystal display panel having such a structure, the purpose is to improve the display quality,
Although the pixel pitch is being narrowed to miniaturize the pixel, the pixel pitch is in a state defined by the pitch P11 of the unit cells of the source line driving circuit 80. Here, the clocked inverters 3a and 4a of the shift register 81 are
While the analog switch unit 85 is composed of two TFTs, the analog switch unit 85 has n units for each unit cell of the source line drive circuit 80.
Type TFTs 85a, 85b ...
The inverter circuits 87a and 87b of the buffer circuit 87 are
Since each is composed of complementary TFTs, the unit cell pitch P11 of the source line driving circuit 80 is defined as the unit shift register formation pitch P12 in the shift register 81 where the TFT formation density is high.

【０００６】しかしながら、従来のアクティブマトリク
スパネルにおいては、シフトレジスタ８１の構造上の制
約があって、ソース線駆動回路８０の単位セルのピッチ
Ｐ１１（画素ピッチ）を狭小化できないという問題点が
ある。すなわち、シフトレジスタ８１の製造プロセスの
うちのイオン打ち込み工程において、薄膜トランジスタ
形成領域８０３ａ，８０４ａのうち、導電型の異なるｐ
型ＴＦＴ３０１ａ，３０２ａとｎ型ＴＦＴ４０１ａ，４
０２ａとを形成する領域には逆導電型の不純物をそれぞ
れ導入する必要があるため、ｐ型ＴＦＴ３０１ａ，３０
２ａとｎ型ＴＦＴ４０１ａ，４０２ａとの間に所定の間
隔、たとえば、１０数μｍ以上の間隔を設ける必要があ
る。従って、いずれの薄膜トランジスタ形成領域８０３
ａ，８０４ａも、その基板の辺方向（矢印Ｚの方向）に
おける長さ寸法が長くなってしまう。However, in the conventional active matrix panel, there is a problem that the pitch P11 (pixel pitch) of the unit cells of the source line drive circuit 80 cannot be narrowed due to the structural restriction of the shift register 81. That is, in the ion implantation step of the manufacturing process of the shift register 81, p of different conductivity types is formed in the thin film transistor formation regions 803a and 804a.
Type TFTs 301a and 302a and n type TFTs 401a and 4a
Since it is necessary to introduce impurities of opposite conductivity type into the regions for forming the p-type TFTs 301a and 30a,
It is necessary to provide a predetermined space, for example, a space of 10's of μm or more between the 2a and the n-type TFTs 401a, 402a. Therefore, which thin film transistor formation region 803
Also in a and 804a, the length dimension in the side direction (direction of arrow Z) of the substrate becomes long.

【０００７】また、ソース線駆動回路の動作速度を向上
する目的に、図１６に示すソース線駆動回路９０のよう
に、そのシフトシフトレジスタ９１に対して基板の外周
縁側（矢印Ｘの方向）に２系列のクロック信号線９３，
９４を設ける一方、そこから供給されるクロック信号Ｃ
ＫＡ，ＣＫＢによってシフトシフトレジスタ９１を２系
列駆動可能なように、シフトレジスタ９１をＡ系列のシ
フトレジスタ９１ａおよびＢ系列のシフトレジスタ９１
ｂに２系列化する場合がある。しかしながら、この場合
であっても、基板の外周縁側（矢印Ｘの方向）の薄膜ト
ランジスタ形成領域９０３ａおよび画素マトリクスの形
成領域側（矢印Ｙの方向）の薄膜トランジスタ形成領域
９０３ｂはイオン打ち込み工程における制約上、導電型
の異なるｐ型ＴＦＴとｎ型ＴＦＴとの間に１０数μｍ以
上の間隔を設ける必要があるため、いずれの薄膜トラン
ジスタ形成領域９０３ａ，９０４ａも、基板の辺方向
（矢印Ｚの方向）における長さ寸法が長くなってしま
う。従って、シフトレジスタ９１における単位シフトレ
ジスタの形成ピッチＰ１２を狭小化することができな
い。なお、図１６において、クロック信号線９３，９４
は、それぞれ、クロック信号ＣＬＡ，ＣＬＢをシフトレ
ジスタ９１に対して供給するクロック信号線９３１，９
４１と、クロック信号ＣＬＡ，ＣＬＢに対して逆相のク
ロック信号ＣＬＡ＊，ＣＬＢ＊をシフトレジスタ９１に
供給するクロック信号線９３２，９４２とから構成さ
れ、かつ、クロック信号ＣＫＡ（ＣＬＡ，ＣＬＡ＊）と
クロック信号ＣＫＢ（ＣＬＢ，ＣＬＢ＊）とは互いに９
０°のずれをもっている。Further, in order to improve the operation speed of the source line drive circuit, as in the source line drive circuit 90 shown in FIG. 16, the shift line shift register 91 is located on the outer peripheral side of the substrate (in the direction of arrow X). Two series of clock signal lines 93,
While providing 94, the clock signal C supplied from there
The shift register 91 is an A-series shift register 91a and a B-series shift register 91 so that the shift shift register 91 can be driven in two series by KA and CKB.
There are cases in which there are two series in b. However, even in this case, the thin film transistor formation region 903a on the outer peripheral edge side (direction of arrow X) of the substrate and the thin film transistor formation region 903b of the pixel matrix formation region side (direction of arrow Y) are restricted by the ion implantation process. Since it is necessary to provide a space of 10 and several μm or more between the p-type TFT and the n-type TFT having different conductivity types, any of the thin film transistor formation regions 903a and 904a is long in the side direction of the substrate (direction of arrow Z). The size becomes longer. Therefore, the formation pitch P12 of the unit shift register in the shift register 91 cannot be narrowed. Note that in FIG. 16, clock signal lines 93 and 94
Are clock signal lines 931 and 9 for supplying clock signals CLA and CLB to the shift register 91, respectively.
41 and clock signal lines 932 and 942 for supplying clock signals CLA * and CLB * having a phase opposite to that of the clock signals CLA and CLB to the shift register 91, and the clock signal CKA (CLA, CLA *). And the clock signal CKB (CLB, CLB *) are 9
It has a deviation of 0 °.

【０００８】以上の問題点に鑑みて、本発明の課題は、
シフトレジスタを構成する薄膜トランジスタの配置構造
を最適化して、駆動回路側の単位セルを狭ピッチ化可能
なアクティブマトリクスパネルを実現することにある。In view of the above problems, the object of the present invention is to:
It is an object to realize an active matrix panel capable of narrowing the pitch of the unit cells on the drive circuit side by optimizing the arrangement structure of the thin film transistors forming the shift register.

【０００９】[0009]

【課題を解決するための手段】上記課題を解決するため
に、本発明において講じた手段は、同一基板上の画素マ
トリクスの形成領域と基板の外周縁との間に形成されて
各画素の表示動作を駆動するソース線駆動回路およびゲ
ート線駆動回路のうちの少なくとも一方側の駆動回路に
おいて、そのシフトレジスタには、その１ビットに相当
する単位シフトレジスタ当たり、少なくとも、第１導電
型および第２導電型の薄膜トランジスタで構成されてク
ロック信号線から入力されたクロック信号に基づいて駆
動される２つのクロックドインバータ回路が形成されて
おり、第１導電型および第２導電型の薄膜トランジスタ
を、クロックドインバータ回路の形成領域において、同
じクロックドインバータ回路の同じ導電型の薄膜トラン
ジスタ毎に基板の外周縁側から画素マトリクスの形成領
域側に向かって４列に配列された薄膜トランジスタ形成
領域に形成すると共に、これらの薄膜トランジスタ形成
領域のうち、異なる導電型の薄膜トランジスタが形成さ
れた薄膜トランジスタ形成領域の一方端側同士を互いに
近接させる一方、それらの他方端側を互いに反対方向に
位置するようにすることである。すなわち、導電型の異
なる薄膜トランジスタの形成領域同士を基板の外周縁側
から画素マトリクスの形成領域側の方向でも分離するこ
とである。Means for Solving the Problems In order to solve the above-mentioned problems, means taken in the present invention are provided between a pixel matrix forming region on the same substrate and an outer peripheral edge of the substrate to display each pixel. In a drive circuit on at least one side of a source line drive circuit and a gate line drive circuit that drives an operation, the shift register has at least a first conductivity type and a second conductivity type per unit shift register corresponding to one bit thereof. Two clocked inverter circuits each formed of a conductive type thin film transistor and driven based on a clock signal input from a clock signal line are formed. The first conductive type thin film transistor and the second conductive type thin film transistor are connected to the clocked inverter circuit. In the formation area of the inverter circuit, the thin film transistors of the same conductivity type of the same clocked inverter circuit are formed on the substrate. The thin film transistor formation regions are arranged in four rows from the peripheral side toward the pixel matrix formation region side, and one end side of these thin film transistor formation regions in which thin film transistors of different conductivity types are formed. One is to make them close to each other while the other ends are to be positioned in opposite directions. That is, it is to separate the formation regions of thin film transistors having different conductivity types from each other in the direction of the pixel matrix formation region side from the outer peripheral edge side of the substrate.

【００１０】また、本発明においては、シフトレジスタ
形成領域を基板の外周縁側の第１のシフトレジスタ形成
領域と画素マトリクスの形成領域側の第２のシフトレジ
スタ形成領域とに分離し、これらのシフトレジスタ形成
領域に、シフトレジスタを第１および第２のシフトレジ
スタとして分割して形成しておくことが好ましい。Further, in the present invention, the shift register forming area is divided into a first shift register forming area on the outer peripheral edge side of the substrate and a second shift register forming area on the pixel matrix forming area side, and these shifts are performed. It is preferable that the shift register is divided and formed as the first and second shift registers in the register formation region.

【００１１】この場合には、クロック信号線からのクロ
ック信号をシフトレジスタに供給するクロック信号入力
線を、第１のシフトレジスタ側と第２のシフトレジスタ
側との間で同寸法、かつ、最短寸法で構成する目的に、
シフトレジスタにクロック信号を供給するクロック信号
線のうち、第１のシフトレジスタ形成領域に形成された
第１のシフトレジスタにクロック信号を供給する第１の
クロック信号線を第１のシフトレジスタ形成領域に対し
て隣接する位置に並列配置し、第２のシフトレジスタ形
成領域に形成された第２のシフトレジスタにクロック信
号を供給する第２のクロック信号線を第２のシフトレジ
スタ形成領域に対して隣接する位置に並列配置すること
が好ましい。また、第１のクロック信号線と第２のクロ
ック信号線とを対応する各シフトレジスタ形成領域に対
して略等距離を隔てた位置に配置することが好ましい。In this case, the clock signal input line for supplying the clock signal from the clock signal line to the shift register has the same size and the shortest length between the first shift register side and the second shift register side. For the purpose of composing dimensions,
Among the clock signal lines for supplying the clock signal to the shift register, the first clock signal line for supplying the clock signal to the first shift register formed in the first shift register forming region is the first shift register forming region. A second clock signal line which is arranged in parallel to a position adjacent to the second shift register forming region and supplies a clock signal to the second shift register formed in the second shift register forming region with respect to the second shift register forming region. It is preferable to arrange them in parallel at adjacent positions. Further, it is preferable that the first clock signal line and the second clock signal line are arranged at positions substantially equidistant from the corresponding shift register forming regions.

【００１２】さらに、シフトレジスタ形成領域をクロッ
ク信号線が通らないようにして、単位シフトレジスタの
形成ピッチを狭小化する目的に、第１のクロック信号線
を第１のシフトレジスタ形成領域に対して基板の外周縁
側に形成し、第２のクロック信号線を第２のシフトレジ
スタ形成領域に対して画素マトリクスの形成領域側に形
成しておくことが好ましい。Further, in order to prevent the clock signal line from passing through the shift register formation region and to narrow the formation pitch of the unit shift register, the first clock signal line is set to the first shift register formation region. It is preferable that the second clock signal line is formed on the outer peripheral edge side of the substrate and is formed on the pixel matrix formation region side with respect to the second shift register formation region.

【００１３】また、シフトレジスタを構成する薄膜トラ
ンジスタの動作特性を現状のままで、駆動回路の動作速
度を高める目的に、第１クロック信号線と第２のクロッ
ク信号線からは位相がずれた系列毎のクロック信号を供
給し、これらの系列毎のクロック信号に対応して、第１
および第２のシフトレジタも系列化しておくことが好ま
しい。同様の目的に、第１または第２のクロック信号線
を、位相がずれた系列毎のクロック信号が供給される複
数のクロック信号線から構成し、これらの系列毎のクロ
ック信号に対応して、第１または第２のシフトレジタの
側も系列化しておくことが好ましい。Further, for the purpose of increasing the operating speed of the drive circuit while keeping the operating characteristics of the thin film transistors forming the shift register as they are, the series of phases shifted from the first clock signal line and the second clock signal line are provided. Of the clock signal of each series,
It is preferable that the second shift register is also serialized. For the same purpose, the first or second clock signal line is composed of a plurality of clock signal lines to which the clock signals for each series having a phase shift are supplied, and corresponding to the clock signals for each series, It is preferable that the first or second shift register is also serialized.

【００１４】[0014]

【作用】上記手段を講じた本発明に係るアクティブマト
リクスパネルにおいて、ソース線駆動回路またはゲート
線駆動回路のシフトレジスタでは、そのクロックドイン
バータ回路を構成する第１導電型および第２導電型の薄
膜トランジスタを、同じクロックドインバータ回路の同
じ導電型の薄膜トランジスタ毎に、基板の外周縁側から
画素マトリクスの形成領域側に向かって配置された４列
の薄膜トランジスタ形成領域に形成してあり、これらの
薄膜トランジスタ形成領域のうち、異なる導電型の薄膜
トランジスタが形成された薄膜トランジスタ形成領域同
士の一方端側同士を互いに近接させる一方、それらの他
方端側を互いに反対方向に向けてあるため、導電型の異
なる薄膜トランジスタの形成領域同士を基板の外周縁側
から画素マトリクスの形成領域側の方向でも分離してあ
る。従って、導電型の異なる薄膜トランジスタの形成領
域同士は、近接し合った状態のままで、互いに異なる領
域に偏在している。それ故、薄膜トランジスタを形成す
るにあたっての支障がなく、しかも、回路要素の形成密
度が高いシフトレジスタの形成ピッチを狭小化できる。
その結果、駆動回路の単位セルのピッチを狭小化して、
画素マトリクスを微細化できる。In the active matrix panel according to the present invention having the above means, the first conductive type and second conductive type thin film transistors forming the clocked inverter circuit in the shift register of the source line driving circuit or the gate line driving circuit. Are formed in four rows of thin film transistor forming regions arranged from the outer peripheral edge side of the substrate toward the pixel matrix forming region side for each thin film transistor of the same conductivity type in the same clocked inverter circuit. Among the thin film transistor formation regions where the thin film transistors having different conductivity types are formed, one end sides of the thin film transistor formation regions are brought close to each other, and the other end sides of the thin film transistor formation regions are oriented in directions opposite to each other. Pixel matrix from the outer peripheral side of the substrate They are separated in the direction of the formation region side. Therefore, the formation regions of the thin film transistors having different conductivity types are unevenly distributed in the regions different from each other while keeping the close proximity to each other. Therefore, there is no obstacle in forming the thin film transistor, and the formation pitch of the shift register having high circuit element formation density can be narrowed.
As a result, the pitch of the unit cells of the drive circuit is narrowed,
The pixel matrix can be miniaturized.

【００１５】さらに、シフトレジスタ形成領域を基板の
外周縁側の第１のシフトレジスタ形成領域と画素マトリ
クスの形成領域側の第２のシフトレジスタ形成領域とに
分割した場合には、駆動回路の単位セルのピッチを実質
的に狭ピッチ化できるので、画素マトリクスを微細化で
きる。Further, when the shift register forming region is divided into a first shift register forming region on the outer peripheral edge side of the substrate and a second shift register forming region on the pixel matrix forming region side, a unit cell of the drive circuit is formed. Since the pitch can be substantially narrowed, the pixel matrix can be miniaturized.

【００１６】[0016]

【実施例】つぎに、添付図面を参照して、本発明の実施
例について説明する。Embodiments of the present invention will now be described with reference to the accompanying drawings.

【００１７】〔実施例１〕図１は本発明の実施例１に係
るアクティブマトリクスパネル（液晶表示パネル）のソ
ース線駆動回路側における薄膜トランジスタおよび配線
層の配置を示す構成図、図２はそのブロック図、図３は
その回路図である。ここで、本例のアクティブマトリク
スパネルの全体構成は、図１３に示すブロック図と概ね
同様であるため、以下の説明では、ソース線駆動回路の
構成についてのみ詳述する。[Embodiment 1] FIG. 1 is a block diagram showing the arrangement of thin film transistors and wiring layers on the source line drive circuit side of an active matrix panel (liquid crystal display panel) according to Embodiment 1 of the present invention, and FIG. 2 is a block diagram thereof. 3 and 4 are circuit diagrams thereof. Here, the overall configuration of the active matrix panel of the present example is substantially the same as the block diagram shown in FIG. 13, and therefore, in the following description, only the configuration of the source line drive circuit will be described in detail.

【００１８】これらの図において、本例のアクティブマ
トリクスパネルのソース線駆動回路４０は、図１５に示
した従来のソース線駆動回路と同様に、シフトレジスタ
４０の駆動方式が２系列化されている。ソース線駆動回
路４０は、画素マトリクスおよびゲート線駆動回路（い
ずれも、図示せず。）と共に同一の透明基板上に形成さ
れて、画素マトリクスの各画素の表示動作を駆動する。
ここで、ソース線駆動回路４０は基板の外周縁から画素
マトリクスの形成領域までの間に形成されており、本例
において、シフトレジスタ４１は、基板の外周縁側（矢
印Ｘの方向）の第１のシフトレジスタ形成領域４２ａ
と、画素マトリクスの形成領域側（矢印Ｙの方向）の第
２のシフトレジスタ形成領域４２ｂとに、それぞれ、単
位シフトレジスタＡ１，Ａ２，Ａ３・・・からなるＡ系
列のシフトレジスタ４１ａ（第１のシフトレジスタ）
と、単位シフトレジスタＢ１，Ｂ２，Ｂ３・・・からな
るＢ系列のシフトレジスタ４１ｂ（第１のシフトレジス
タ）とに分割して形成されている。また、Ａ系列および
Ｂ系列のシフトレジスタ４１ａ，４１ｂにクロック信号
ＣＫＡ，ＣＫＢを供給するクロック信号線のうち、Ａ系
列のシフトレジスタ４１ａにクロック信号ＣＫＡを供給
するＡ系列のクロック信号線４３（第１のクロック信号
線）は、第１のシフトレジスタ形成領域４１ａに対して
隣接する位置に並列配置され、Ｂ系列のシフトレジスタ
４１ｂにクロック信号ＣＫＢを供給するＢ系列のクロッ
ク信号線４４（第２のクロック信号線）は、第２のシフ
トレジスタ形成領域４２ｂに対して隣接する位置に並列
配置されている。ここで、Ａ系列のクロック信号線４３
は第１のシフトレジスタ形成領域４２ａに対して基板の
外周縁側（矢印Ｘの方向）に形成され、Ｂ系列のクロッ
ク信号線４４は第２のシフトレジスタ形成領域４２ｂに
対して画素マトリクスの形成領域側（矢印Ｙの方向）に
形成されている。さらに、Ａ系列のクロック信号線４３
とＢ系列のクロック信号線４４とは、対応する第１また
は第２のシフトレジスタ形成領域４２ａ，４２ｂに対し
て略等距離を隔てた位置にある。このため、Ａ系列のク
ロック信号線４３とＡ系列のシフトレジスタ４１ａとを
接続するクロック信号入力線４９ａと、Ｂ系列のクロッ
ク信号線４４とＢ系列のシフトレジスタ４１ｂとを接続
するクロック信号入力線４９ｂの配線長さが略同寸法、
かつ、最短寸法に設計されて、クロック信号ＣＫＡ，Ｃ
ＫＢに同期のずれが発生しないようになっている。In these figures, in the source line drive circuit 40 of the active matrix panel of this example, as in the conventional source line drive circuit shown in FIG. 15, the drive system of the shift register 40 is divided into two series. . The source line drive circuit 40 is formed on the same transparent substrate together with the pixel matrix and the gate line drive circuit (neither is shown), and drives the display operation of each pixel of the pixel matrix.
Here, the source line drive circuit 40 is formed between the outer peripheral edge of the substrate and the pixel matrix formation region, and in this example, the shift register 41 is the first peripheral edge of the substrate (in the direction of arrow X). Shift register forming region 42a
, And the second shift register formation region 42b on the pixel matrix formation region side (direction of arrow Y), respectively, is an A-series shift register 41a (first shift register 41a) including unit shift registers A1, A2, A3 ,. Shift register)
And a B-series shift register 41b (first shift register) including unit shift registers B1, B2, B3 ,. Further, among the clock signal lines that supply the clock signals CKA and CKB to the A-series and B-series shift registers 41a and 41b, the A-series clock signal line 43 (the second one) that supplies the clock signal CKA to the A-series shift register 41a. 1 clock signal line) is arranged in parallel at a position adjacent to the first shift register formation region 41a and supplies the clock signal CKB to the B series shift register 41b. Clock signal line) is arranged in parallel at a position adjacent to the second shift register formation region 42b. Here, the clock signal line 43 of the A series
Is formed on the outer peripheral side of the substrate (in the direction of arrow X) with respect to the first shift register formation region 42a, and the B-series clock signal line 44 is formed with respect to the second shift register formation region 42b in the pixel matrix formation region. It is formed on the side (direction of arrow Y). Furthermore, the clock signal line 43 of the A series
And the B-series clock signal line 44 are located at positions substantially equidistant from the corresponding first or second shift register formation regions 42a and 42b. Therefore, a clock signal input line 49a connecting the A-series clock signal line 43 and the A-series shift register 41a, and a clock signal input line connecting the B-series clock signal line 44 and the B-series shift register 41b. The wiring length of 49b is approximately the same,
Moreover, the clock signals CKA and C are designed to have the shortest dimensions.
The deviation of synchronization does not occur in KB.

【００１９】また、第２のシフトレジスタ形成領域４２
ｂに対して画素マトリクスの形成領域側（矢印Ｙの方
向）には、シフトレジスタ４１から出力されたビット信
号を、サンプルホールド部のアナログスイッチ４５の側
に向けて送出するためのビット信号出力線４６が形成さ
れ、その途中位置には、ビット信号を増幅し、また、ビ
ット信号出力線４６が交差するＢ系列のクロック信号線
４４からのノイズの影響を緩和する機能も発揮するバッ
ファ回路４７が、２つのインバータ４７ａ，４７ｂによ
って構成されている。ここで、Ｂ系列のクロック信号線
４４からのノイズの影響を緩和すべきバッファ回路４７
としては、多結晶シリコン層で形成された高抵抗のビッ
ト信号出力線４６に寄生する抵抗Ｒと、ビット信号出力
線４６とアルミニウム配線層たるクロック信号線４４と
の間に介在する層間絶縁膜４８によって構成される寄生
容量Ｃとを利用してバッファ回路を構成することもでき
る。Further, the second shift register forming region 42
A bit signal output line for sending the bit signal output from the shift register 41 toward the analog switch 45 side of the sample hold unit on the pixel matrix formation region side (direction of arrow Y) with respect to b. 46 is formed, and a buffer circuit 47 is provided in the middle of the buffer circuit 47. The buffer circuit 47 amplifies the bit signal and also mitigates the influence of noise from the B-series clock signal line 44 where the bit signal output line 46 intersects. It is composed of two inverters 47a and 47b. Here, a buffer circuit 47 that should mitigate the influence of noise from the B-series clock signal line 44
As for the resistance R parasitic on the high resistance bit signal output line 46 formed of a polycrystalline silicon layer, and the interlayer insulating film 48 interposed between the bit signal output line 46 and the clock signal line 44 which is an aluminum wiring layer. It is also possible to configure the buffer circuit by using the parasitic capacitance C configured by.

【００２０】また、クロックドゲートなども採用でき
る。Also, a clocked gate or the like can be adopted.

【００２１】また、本例において、Ａ系列のクロック信
号線４３は、互いに逆相のクロック信号ＣＬＡ，ＣＬＡ
＊が伝達される２つのクロック信号線４３１，４３２か
ら構成され、Ｂ系列のクロック信号線４４も、互いに逆
相のクロック信号ＣＬＢ，ＣＬＢ＊が伝達される２つの
クロック信号線４４１，４４２から構成されている。Further, in the present example, the A-sequence clock signal line 43 is provided with the clock signals CLA and CLA having opposite phases.
It is composed of two clock signal lines 431 and 432 through which * is transmitted, and the B-series clock signal line 44 is also composed of two clock signal lines 441 and 442 through which clock signals CLB and CLB * of opposite phases are transmitted. Has been done.

【００２２】これらのクロック信号線４３，４４のう
ち、クロック信号線４３１，４４１からは奇数番目の単
位シフトレジスタＡ１，Ａ３・・・，Ｂ１，Ｂ３・・・
にクロック信号ＣＬＡ，ＣＬＢが入力され、クロック信
号線４３２，４４２からは偶数番目の単位シフトレジス
タＡ２，Ａ４・・・，Ｂ２，Ｂ４・・・にクロック信号
ＣＬＡ＊，ＣＬＢ＊が入力される。ここで、Ａ系列およ
びＢ系列のシフトレジスタ４１ａ，４１ｂは、いずれ
も、図３に示すように、１つのインバータ２と２つのク
ロックドインバータ３ａ，４ａ（クロックドインバータ
３ｂ，４ｂ）によって、１ビット分の単位シフトレジス
タＡ１，Ａ２，Ａ３・・・，Ｂ１，Ｂ２，Ｂ３・・・が
構成されており、そのうち、奇数番目の単位シフトレジ
スタＡ１，Ａ３・・・，Ｂ１，Ｂ３・・・は、クロック
信号ＣＫＡ，ＣＫＢのうち、クロック信号ＣＬＡ，ＣＬ
Ｂによって駆動される一方、偶数番目の単位シフトレジ
スタＡ２，Ａ４・・・，Ｂ２，Ｂ４・・・は、クロック
信号ＣＫＡ，ＣＫＢのうち、クロック信号ＣＬＡ，ＣＬ
Ｂと逆相のクロック信号ＣＬＡ＊，ＣＬＢ＊によって駆
動される。ここで、インバータ２は、図１および図１４
（ｂ）に示すように、ｐ型ＴＦＴ２０１とｎ型ＴＦＴ２
０２とからなるＣＭＯＳ構造になっている。また、クロ
ックドインバータ３ａ，４ａは、図１および図１４
（ｃ）に示すように、２つのｐ型ＴＦＴ３０１ａ，３０
２ａとｎ型ＴＦＴ４０１ａ，４０２ａとから構成されて
クロック信号ＣＬＡ，ＣＬＢで駆動可能になっているの
に対して、クロックドインバータ３ｂ，４ｂは、図１お
よび図１４（ｄ）に示すように、２つのｐ型ＴＦＴ３０
１ｂ，３０２ｂとｎ型ＴＦＴ４０１ｂ，４０２ｂとから
構成されて逆相のクロック信号ＣＬＡ＊，ＣＬＢ＊で駆
動可能になっている。Of the clock signal lines 43, 44, the odd-numbered unit shift registers A1, A3 ..., B1, B3 ... From the clock signal lines 431, 441.
, And clock signals CLA *, CLB * are input from the clock signal lines 432, 442 to the even-numbered unit shift registers A2, A4 ..., B2, B4. Here, each of the A-series and B-series shift registers 41a and 41b is configured by one inverter 2 and two clocked inverters 3a and 4a (clocked inverters 3b and 4b) as shown in FIG. Bit shift unit shift registers A1, A2, A3 ..., B1, B2, B3 ... Are constituted, and odd-numbered unit shift registers A1, A3 ..., B1, B3. Are clock signals CLA and CL of the clock signals CKA and CKB.
While driven by B, the even-numbered unit shift registers A2, A4 ..., B2, B4 ... Are clock signals CLA, CL among the clock signals CKA, CKB.
It is driven by clock signals CLA * and CLB * having a phase opposite to that of B. Here, the inverter 2 has the configuration shown in FIGS.
As shown in (b), p-type TFT 201 and n-type TFT 2
02 has a CMOS structure. In addition, the clocked inverters 3a and 4a have the same structure as in FIG. 1 and FIG.
As shown in (c), two p-type TFTs 301a, 30
2a and n-type TFTs 401a and 402a and can be driven by clock signals CLA and CLB, the clocked inverters 3b and 4b, as shown in FIG. 1 and FIG. Two p-type TFTs 30
It is composed of 1b and 302b and n-type TFTs 401b and 402b, and can be driven by clock signals CLA * and CLB * of opposite phase.

【００２３】また、Ａ系列のクロック信号線８３からの
クロック信号ＣＫＡ（クロック信号ＣＬＡ，ＣＬＡ＊）
の位相と、Ｂ系列のクロック信号線８４からのクロック
信号ＣＫＢの位相（クロック信号ＣＬＢ，ＣＬＢ＊）と
は、図４に示すタイミングチャートのように、９０°ず
らしてある。このため、開始信号ＤＸが入力された以降
において、Ａ系列のシフトレジスタ４１ａの奇数番目の
単位シフトレジスタＡ１，Ａ３・・・は、クロック信号
ＣＬＡのパルス立ち下がりに対応してビット信号２５２
を出力する一方、Ａ系列のシフトレジスタ４１ａの偶数
番目の単位シフトレジスタＡ２，Ａ４・・・は、クロッ
ク信号ＣＬＡ＊のパルス立ち下がりに対応してビット信
号２５４を出力する。また、Ｂ系列のシフトレジスタ４
１ｂの奇数番目の単位シフトレジスタＢ１，Ｂ３・・・
は、クロック信号ＣＬＢのパルス立ち下がりに対応して
ビット信号２５３を出力する一方、Ｂ系列のシフトレジ
スタ４１ｂの偶数番目の単位シフトレジスタＢ２，Ｂ４
・・・は、クロック信号ＣＬＢ＊のパルス立ち下がりに
対応してビット信号２５５を出力する。そして、ビット
信号２５２〜２５５に基づいて、アナログスイッチ部４
５の各アナログスイッチが動作して、Ｖｉｄｅｏ信号線
（ｖｉｄｅｏ１，ｖｉｄｅｏ２，ｖｉｄｅｏ３）からの
各ビデオ信号Ｖを各ソース線にホールドする。このた
め、シフトレジスタ４１の薄膜トランジスタの動作を高
周波化することなく、ビット信号の実質的な送出タイミ
ングが高周波化されるので、ソース線駆動回路４０の動
作速度を高めることができる。Further, the clock signal CKA (clock signals CLA, CLA *) from the A-system clock signal line 83
And the phase of the clock signal CKB from the B-series clock signal line 84 (clock signals CLB, CLB *) are shifted by 90 ° as in the timing chart shown in FIG. Therefore, after the start signal DX is input, the odd-numbered unit shift registers A1, A3, ... Of the A-series shift register 41a correspond to the bit signal 252 corresponding to the pulse falling of the clock signal CLA.
On the other hand, the even-numbered unit shift registers A2, A4, ... Of the A-series shift register 41a output the bit signal 254 in response to the pulse falling of the clock signal CLA *. In addition, the B-series shift register 4
1b odd unit shift registers B1, B3 ...
Outputs the bit signal 253 in response to the pulse falling of the clock signal CLB, while the even-numbered unit shift registers B2 and B4 of the B-series shift register 41b.
... output the bit signal 255 in response to the pulse falling of the clock signal CLB *. Then, based on the bit signals 252 to 255, the analog switch unit 4
Each analog switch 5 operates to hold each video signal V from the video signal lines (video1, video2, video3) to each source line. Therefore, the operation timing of the source line drive circuit 40 can be increased because the substantial transmission timing of the bit signal is increased in frequency without increasing the operation frequency of the thin film transistor of the shift register 41.

【００２４】このような構成のアクティブマトリクスパ
ネルのソース線駆動回路４０における各ＴＦＴの配置構
造を、図５（ａ），図５（ｂ）および図６を参照して、
説明する。The arrangement structure of each TFT in the source line driving circuit 40 of the active matrix panel having such a configuration will be described with reference to FIGS. 5 (a), 5 (b) and 6.
explain.

【００２５】ここで、図５（ａ）は本例のアクティブマ
トリクスパネルのソース線駆動回路４０のうちのＡ系列
のシフトレジスタ４１ａの単位シフトレジスタＡ１にお
ける各ＴＦＴの配置を示す構成図、図５（ｂ）はその回
路図、図６はソース線駆動回路４０のうちのＢ系列のシ
フトレジスタ４１ｂの単位シフトレジスタＢ１における
各ＴＦＴと配線層との配置関係を示す平面図である。Here, FIG. 5A is a configuration diagram showing the arrangement of each TFT in the unit shift register A1 of the A-series shift register 41a of the source line drive circuit 40 of the active matrix panel of this embodiment, and FIG. 6B is a circuit diagram thereof, and FIG. 6 is a plan view showing an arrangement relationship between each TFT and a wiring layer in the unit shift register B1 of the B-series shift register 41b in the source line drive circuit 40.

【００２６】図５（ａ）および図５（ｂ）において、単
位シフトレジスタＡ１は１つのインバータ２と２つのク
ロックドインバータ３ａ，４ａとを有しているが、いず
れのクロックドインバータ３ａ，４ａも、ｐ型ＴＦＴ３
０１ａ，３０２ａとｎ型ＴＦＴ４０１ａ，４０２ａとで
構成されている。ここで、ｐ型ＴＦＴ３０１ａ，３０２
ａおよびｎ型ＴＦＴ４０１ａ，４０２ａが形成された各
薄膜トランジスタ形成領域３００ａ，３００ｂ，３００
ｃ，３００ｄは、基板の外周縁側から画素マトリクスの
形成領域側に向かって４列に配列されており、薄膜トラ
ンジスタ形成領域３００ａ，３００ｂ，３００ｃ，３０
０ｄのうち、薄膜トランジスタ形成クロックドインバー
タ３ａの側のｐ型ＴＦＴ３０１ａ，３０２ａが形成され
た薄膜トランジスタ形成領域３００ａの一方端と、その
ｎ型ＴＦＴ４０１ａ，４０２ａが形成された薄膜トラン
ジスタ形成領域３００ｂの一方端とは互いに近接し合い
ながら、それらの間に所定の間隔を設けてあるのに対し
て、他方端同士は反対方向に位置している。同様に、ク
ロックドインバータ４ａの側のｐ型ＴＦＴ３０１ａ，３
０２ａが形成された薄膜トランジスタ形成領域３００ｃ
の一方端と、そのｎ型ＴＦＴ４０１ａ，４０２ａが形成
された薄膜トランジスタ形成領域３００ｄの一方端とは
互いに近接し合いながら、それらの間には所定の間隔を
設けてあるのに対して、他方端同士は反対方向に位置し
ている。ここで、異なる導電型のＴＦＴが形成された薄
膜トランジスタ形成領域同士を異なる領域に偏在化させ
ているのは、ｐ型ＴＦＴ３０１ａ，３０２ａおよびｎ型
ＴＦＴ４０１ａ，４０２ａの製造プロセスでは、それら
を途中まで一括して形成して、そのうち、シリコン膜に
イオン注入する不純物のみを相違させてｎ型およびｐ型
のＴＦＴを順次形成していくときに、ｐ型の不純物をイ
オン注入する領域とｎ型の不純物をイオン注入する領域
とが近接しすぎていると、逆の導電型の不純物で汚染さ
れ、安定した特性を有するＴＦＴを形成できないためで
ある。しかしながら、その間隔を広げすぎると、結果的
には、単位シフトレジスタＡ１，Ａ２・・・の形成ピッ
チＰ２が拡張され、ソース線駆動回路４０の単位セルの
ピッチＰ１も拡張されてしまう。そこで、本例のアクテ
ィブマトリクスパネルのソース線駆動回路４０において
は、基板の外周縁側（矢印Ｘの方向）から画素マトリク
スの形成領域側（矢印Ｙの方向）に向かって４列に配列
された薄膜トランジスタ形成領域３００ａ〜３００ｄを
設け、これらの薄膜トランジスタ形成領域のうち、異な
る導電型の薄膜トランジスタが形成された薄膜トランジ
スタ形成領域の一方端側同士を互いに近接させている一
方、それらの他方端側を互いに反対方向に位置させるこ
とによって、異なる導電型のＴＦＴが形成された薄膜ト
ランジスタ形成領域同士を異なる領域に偏在化させなが
ら、単位シフトレジスタＡ１の基板の辺方向（矢印Ｚの
方向）の長さ寸法を短縮してある。また、他の単位シフ
トレジスタＡ２，Ａ３・・・，Ｂ２，Ｂ３・・・も同様
な構造になっている。たとえば、図６に示すように、単
位シフトレジスタＢ１において、ｐ型ＴＦＴ３０２ｂの
ドレインに対する接続孔と、ｎ型ＴＦＴ４０１ａに対す
る接続孔とは、基板の外周縁側から画素マトリクスの形
成領域側に向かって同一線上に位置するまで、薄膜トラ
ンジスタ形成領域３００ａと薄膜トランジスタ形成領域
３００ｂとの基板の辺方向に対する間隔および薄膜トラ
ンジスタ形成領域３００ｄと薄膜トランジスタ形成領域
３００ｃとの基板の辺方向に対する間隔を狭めて、単位
シフトレジスタＡ１，Ａ２・・・，Ｂ１，Ｂ２・・・形
成ピッチＰ２を狭めてある。また、インバータ２を構成
するｐ型ＴＦＴ２０１の形成位置をｐ型ＴＦＴ３０１
ａ，３０２ａが形成された薄膜トランジスタ形成領域３
００ａ，３００ｃに対応させていると共に、ｎ型ＴＦＴ
２０２の形成位置をｎ型ＴＦＴ４０１ａ，４０２ａが形
成された薄膜トランジスタ形成領域３００ｂ，３００ｄ
に対応させて、異なる導電型のＴＦＴが形成された薄膜
トランジスタ形成領域同士を異なる領域に偏在化させて
いる。In FIG. 5A and FIG. 5B, the unit shift register A1 has one inverter 2 and two clocked inverters 3a and 4a, but any of the clocked inverters 3a and 4a. P-type TFT3
01a, 302a and n-type TFTs 401a, 402a. Here, the p-type TFTs 301a and 302
Thin film transistor forming regions 300a, 300b, 300 in which a and n-type TFTs 401a, 402a are formed
The c and 300d are arranged in four rows from the outer peripheral edge side of the substrate toward the pixel matrix formation region side, and the thin film transistor formation regions 300a, 300b, 300c and 30 are formed.
Of 0d, one end of the thin film transistor formation region 300a where the p-type TFTs 301a and 302a are formed on the thin film transistor formation clocked inverter 3a side and one end of the thin film transistor formation region 300b where the n-type TFTs 401a and 402a are formed are While being close to each other, there is a predetermined spacing between them, while the other ends are located in opposite directions. Similarly, p-type TFTs 301a, 3 on the clocked inverter 4a side
02a formed thin film transistor forming region 300c
While one end and one end of the thin film transistor formation region 300d in which the n-type TFTs 401a and 402a are formed are close to each other, a predetermined space is provided between them, while the other ends are adjacent to each other. Are located in opposite directions. Here, the thin film transistor formation regions in which the TFTs of different conductivity types are formed are unevenly distributed in different regions in the manufacturing process of the p-type TFTs 301a and 302a and the n-type TFTs 401a and 402a. When the n-type and p-type TFTs are sequentially formed by differentiating only the impurities to be ion-implanted into the silicon film, a region into which the p-type impurities are ion-implanted and an n-type impurity are formed. This is because if it is too close to the ion-implanted region, it will be contaminated with impurities of opposite conductivity type, and a TFT having stable characteristics cannot be formed. However, if the interval is too wide, the formation pitch P2 of the unit shift registers A1, A2, ... Is expanded and the pitch P1 of the unit cells of the source line drive circuit 40 is also expanded. Therefore, in the source line drive circuit 40 of the active matrix panel of the present example, the thin film transistors arranged in four rows from the outer peripheral edge side (direction of arrow X) of the substrate toward the pixel matrix formation region side (direction of arrow Y). Forming regions 300a to 300d are provided, and one end side of the thin film transistor forming regions in which thin film transistors of different conductivity types are formed is close to each other, and the other end sides thereof are in opposite directions. By disposing the thin film transistor forming regions in which TFTs of different conductivity types are unevenly distributed in different regions, the length of the unit shift register A1 in the side direction (direction of arrow Z) of the substrate is shortened. There is. The other unit shift registers A2, A3 ..., B2, B3 ... Have the same structure. For example, as shown in FIG. 6, in the unit shift register B1, the connection hole for the drain of the p-type TFT 302b and the connection hole for the n-type TFT 401a are on the same line from the outer peripheral edge side of the substrate toward the pixel matrix formation region side. Until it is located in the unit shift registers A1 and A2, the distance between the thin film transistor formation region 300a and the thin film transistor formation region 300b in the lateral direction of the substrate and the distance between the thin film transistor formation region 300d and the thin film transistor formation region 300c in the lateral direction of the substrate are reduced. ..., B1, B2 ... Forming pitch P2 is narrowed. In addition, the formation position of the p-type TFT 201 forming the inverter 2 is set to the p-type TFT 301.
thin film transistor forming region 3 in which a and 302a are formed
00a, 300c and n-type TFT
The formation position of 202 is the thin film transistor formation regions 300b and 300d in which the n-type TFTs 401a and 402a are formed.
Corresponding to, the thin film transistor formation regions in which the TFTs of different conductivity types are formed are unevenly distributed in different regions.

【００２７】さらに、本例のアクティブマトリクスパネ
ルのソース線駆動回路４０においては、図６のＶ−Ｖ線
における断面図を図７に示すように、絶縁性の透明基板
１１の表面上に形成されたシリコン層１０３に対し、ｐ
型の不純物をイオン注入してクロックドインバータ４ａ
のｐ型ＴＦＴ３０１ａ，３０２ａを形成してあるが、そ
のうち、ｎ型ＴＦＴ３０１ａのソース１０１ａとｎ型Ｔ
ＦＴ３０２ａのドレイン１０２ａとを共通の高濃度の不
純物が導入されたシリコン領域１０３ａで共有化して、
その基板の辺方向に対する形成間隔をさらに狭めてあ
る。また、他のＴＦＴにおいても、同じ領域をＴＦＴの
ソースとドレインとが共有する構造が採用されている。
なお、図７において、１０４ａ，１０５ａはｎ型ＴＦＴ
３０１ａ，３０２ａの多結晶シリコンで構成されたゲー
ト電極であって、そのうち、ゲート電極１０４ａはそこ
から延出してクロック信号入力線４９ｂを構成してい
る。一方、１０６ａ，１０７ａは、アルミニウム配線層
であって、ｎ型ＴＦＴ４０１ａ，４０２ａに対してドレ
イン電位およびソース電位を供給するソース・ドレイン
配線層を構成している。なお、図８には、バッファ回路
４７およびアナログスイッチ部４５における各ＴＦＴお
よび配線層の配置構造を示してある。この図に示すよう
に、シフトレジスタ４１の側において単位シフトレジス
タＡ１，Ａ２・・・，Ｂ１，Ｂ２・・・の形成ピッチＰ
２が狭小化されたのに対応して、そこからのビット信号
出力線４６のピッチも狭小化されていると共に、ソース
線駆動回路４０の単位セルのピッチＰ１も狭小化されて
いる。Further, in the source line drive circuit 40 of the active matrix panel of the present example, it is formed on the surface of the insulating transparent substrate 11 as shown in the sectional view taken along line VV of FIG. P for the silicon layer 103
Type impurity is ion-implanted and clocked inverter 4a
P-type TFTs 301a and 302a are formed. Of these, the source 101a of the n-type TFT 301a and the n-type T
The drain 102a of the FT 302a is shared by the common silicon region 103a in which a high concentration impurity is introduced,
The formation interval in the side direction of the substrate is further narrowed. Also, in other TFTs, a structure in which the source and drain of the TFT share the same region is adopted.
In FIG. 7, 104a and 105a are n-type TFTs.
Of the gate electrodes 301a and 302a made of polycrystalline silicon, the gate electrode 104a extends therefrom to form a clock signal input line 49b. On the other hand, 106a and 107a are aluminum wiring layers and constitute source / drain wiring layers that supply drain potential and source potential to the n-type TFTs 401a and 402a. Note that FIG. 8 shows the layout structure of each TFT and wiring layer in the buffer circuit 47 and the analog switch section 45. As shown in this figure, the formation pitch P of the unit shift registers A1, A2 ..., B1, B2 ... On the shift register 41 side.
Corresponding to the narrowing of No. 2, the pitch of the bit signal output lines 46 from there is also narrowed, and the pitch P1 of the unit cells of the source line drive circuit 40 is also narrowed.

【００２８】以上のとおり、本例のアクティブマトリク
スパネルのソース線駆動回路４０においては、その単位
シフトレジスタＡ１，Ａ２・・・，Ｂ１，Ｂ２・・・が
基板の外周縁側（矢印Ｘの方向）から画素マトリクスの
形成領域側（矢印Ｙの方向）までの間に配置された２つ
のシフトレジスタ形成領域４２ａ，４２ｂに分割して形
成してあるため、ソース線駆動回路４０の単位セルのピ
ッチＰ１が小さい。また、ソース線駆動回路４０のう
ち、回路素子の形成密度が高い単位シフトレジスタＡ
１，Ａ２・・・，Ｂ１，Ｂ２・・・のクロックドシフト
レジスタ３ａ，３ｂ，４ａ，４ｂの形成領域において
は、それを構成するｐ型ＴＦＴ３０１ａ，３０２ａ，３
０１ｂ，３０２ｂおよびｎ型ＴＦＴ４０１ａ，４０２
ａ，４０１ｂ，４０２ｂの形成領域を、基板の外周縁側
（矢印Ｘの方向）から画素マトリクスの形成領域側（矢
印Ｙの方向）に向かって４列に配列し、かつ、異なる導
電型の薄膜トランジスタが形成された薄膜トランジスタ
形成領域の一方端側同士を互いに近接させている一方、
それらの他方端側を互いに反対方向に位置させているた
め、異なる導電型のＴＦＴが形成された薄膜トランジス
タ形成領域同士を異なる領域に偏在化させながら、単位
シフトレジスタＡ１，Ａ２・・・，Ｂ１，Ｂ２・・・の
基板の辺方向（矢印Ｚの方向）の長さ寸法を、従来の２
／３にまで短縮してある。このため、単位シフトレジス
タＡ１，Ａ２・・・，Ｂ１，Ｂ２・・・の形成ピッチＰ
２が狭小化されて、ソース線駆動回路４０の単位セルの
ピッチが狭小化されている。このため、ソース線駆動回
路４０の単位セルのピッチＰ１に規定される画素マトリ
クスの画素を微細化して表示の品位を向上することがで
きる。As described above, in the source line drive circuit 40 of the active matrix panel of this example, the unit shift registers A1, A2 ..., B1, B2 ... Are on the outer peripheral side of the substrate (in the direction of arrow X). To the pixel matrix forming region side (direction of arrow Y), the shift register forming regions 42a and 42b are formed by being divided, so that the unit cell pitch P1 of the source line driving circuit 40 is formed. Is small. Further, in the source line drive circuit 40, the unit shift register A in which the formation density of circuit elements is high.
, A2 ..., B1, B2 ... In the formation regions of the clocked shift registers 3a, 3b, 4a, 4b, the p-type TFTs 301a, 302a, 3 constituting them are formed.
01b, 302b and n-type TFTs 401a, 402
a, 401b, and 402b forming regions are arranged in four rows from the outer peripheral edge side (direction of arrow X) of the substrate toward the pixel matrix forming region side (direction of arrow Y), and thin film transistors of different conductivity types are arranged. While one end side of the formed thin film transistor formation region is close to each other,
Since the other end sides thereof are located in opposite directions, the unit shift registers A1, A2, ..., B1, while unevenly distributing the thin film transistor forming regions in which TFTs of different conductivity types are formed in different regions. The length dimension of the substrate B2 ... in the side direction (direction of arrow Z) is
It has been shortened to / 3. Therefore, the formation pitch P of the unit shift registers A1, A2 ..., B1, B2.
2 is narrowed, and the pitch of the unit cells of the source line drive circuit 40 is narrowed. Therefore, the pixels of the pixel matrix defined by the pitch P1 of the unit cells of the source line driving circuit 40 can be miniaturized to improve the display quality.

【００２９】また、シフトレジスタ４１にクロック信号
ＣＫＡ（ＣＬＡ，ＣＬＡ＊），ＣＫＢ（ＣＬＢ，ＣＬＢ
＊）を供給するＡ系列およびＢ系列のクロック信号線４
３，４４のうち、Ａ系列のクロック信号線４３を第１の
シフトレジスタ形成領域４２ａに対して隣接する位置に
並列配置し、Ｂ系列のクロック信号線４４を第２のシフ
トレジスタ形成領域４２ｂに対して隣接する位置に並列
配置しているため、各クロック信号線４３，４４からシ
フトレジスタ４１までのクロック信号入力線４９ａ，４
９ｂの配線長さが、略同寸法かつ最短寸法に設計されて
いる。このため、配線抵抗の差または寄生容量の差に起
因して、クロック信号ＣＫＡ，ＣＫＢの同期がずれると
いう問題が発生しないので、シフトレジスタ４１が誤動
作せず、アクティブマトリクスパネルの信頼性が高い。
また、Ａ系列のクロック信号線４３は第１のシフトレジ
スタ形成領域４２ａに対して基板の外周縁側に形成さ
れ、Ｂ系列のクロック信号線４４は第２のシフトレジス
タ形成領域４２ｂに対して画素マトリクスの形成領域側
（矢印Ｙの方向）に形成されているため、第１および第
２のシフトレジスタ形成領域４２ａ，４２ｂを、クロッ
ク信号入力線４９ａ，４９ｂが通過していないので、単
位シフトレジスタＡ１，Ｂ１，Ａ２，Ｂ２・・・をさら
に近接し合う状態で形成できる。Further, the shift register 41 is provided with clock signals CKA (CLA, CLA *), CKB (CLB, CLB).
A) and B-series clock signal lines 4 for supplying *)
Of the 3, 44, the A-series clock signal line 43 is arranged in parallel at a position adjacent to the first shift register formation region 42a, and the B-series clock signal line 44 is arranged in the second shift register formation region 42b. The clock signal input lines 49a, 4 from the clock signal lines 43, 44 to the shift register 41 are arranged in parallel at positions adjacent to each other.
The wiring length of 9b is designed to have substantially the same dimension and the shortest dimension. Therefore, the problem that the clock signals CKA and CKB are not synchronized due to the difference in wiring resistance or the difference in parasitic capacitance does not occur, so that the shift register 41 does not malfunction and the reliability of the active matrix panel is high.
Further, the A-series clock signal lines 43 are formed on the outer peripheral edge side of the substrate with respect to the first shift register formation region 42a, and the B-series clock signal lines 44 are formed with respect to the second shift register formation region 42b in the pixel matrix. Of the unit shift register A1 because the clock signal input lines 49a and 49b do not pass through the first and second shift register forming regions 42a and 42b. , B1, A2, B2 ... Can be formed in a state where they are closer to each other.

【００３０】〔実施例２〕図９は本発明の実施例２に係
るアクティブマトリクスパネル（液晶表示パネル）のソ
ース線駆動回路側のブロック図であり、図９にはそのシ
フトレジスタおよびクロック信号線の配置関係を示して
ある。ここで、本例のアクティブマトリクスパネルの全
体構成は、図１３に示すブロック図と同様であるため、
全体構成の説明は省略する。また、ソース線駆動回路を
構成するシフトレジスタ，バッファ回路およびアナログ
スイッチ部のうち、バッファ回路およびアナログスイッ
チ部の構成は、実施例１のアクティブマトリクスパネル
と同様であって、しかも、シフトレジスタ，バッファ回
路およびアナログスイッチ部を構成する回路要素も、実
施例１のアクティブマトリクスパネルと同様であるた
め、本例のアクティブマトリクスパネルについては、図
９のブロック図のみに基づいて説明する。[Embodiment 2] FIG. 9 is a block diagram of a source line drive circuit side of an active matrix panel (liquid crystal display panel) according to Embodiment 2 of the present invention. FIG. 9 shows the shift register and clock signal line thereof. The arrangement relationship of is shown. Here, since the overall configuration of the active matrix panel of this example is similar to the block diagram shown in FIG. 13,
The description of the overall configuration is omitted. Further, among the shift register, the buffer circuit, and the analog switch section which form the source line drive circuit, the configurations of the buffer circuit and the analog switch section are the same as those of the active matrix panel of the first embodiment, and moreover, the shift register and the buffer are also provided. Since the circuit elements constituting the circuit and the analog switch section are the same as those of the active matrix panel of the first embodiment, the active matrix panel of the present example will be described based only on the block diagram of FIG.

【００３１】図９において、本例のアクティブマトリク
スパネルのソース線駆動回路５０は４系列化されてお
り、ソース線駆動回路５０は、画素マトリクスおよびゲ
ート線駆動回路（いずれも、図示せず。）と共に同一の
透明基板上に形成されて、画素マトリクスの各画素の表
示動作を駆動する。また、ソース線駆動回路５０は、基
板の外周縁から画素マトリクスの形成領域までの間に形
成されており、そのシフトレジスタ５１は、基板の外周
縁側（矢印Ｘの方向）の第１のシフトレジスタ形成領域
５２ａと、画素マトリクスの形成領域側（矢印Ｙの方
向）の第２のシフトレジスタ形成領域５２ｂとに分割し
て形成されている。これらの第１および第２のシフトレ
ジスタ形成領域５２ａ，５２ｂのうち、第１のシフトレ
ジスタ形成領域５２ａには、単位シフトレジスタＡ１，
Ａ２・・・からなるＡ系列のシフトレジスタ５１ａおよ
び単位シフトレジスタＣ１，Ｃ２・・・からなるＣ系列
のシフトレジスタ５１ｃ（第１のシフトレジスタ）が交
互に形成されている一方、第２のシフトレジスタ形成領
域５２ｂには、単位シフトレジスタＢ１，Ｂ２・・・か
らなるＢ系列のシフトレジスタ５１ｂおよび単位シフト
レジスタＤ１，Ｄ２・・・からなるＤ系列のシフトレジ
スタ５１ｄ（第２のシフトレジスタ）が交互に形成され
ている。In FIG. 9, the source line driving circuit 50 of the active matrix panel of this example is made into four series, and the source line driving circuit 50 includes a pixel matrix and a gate line driving circuit (neither is shown). It is also formed on the same transparent substrate and drives the display operation of each pixel of the pixel matrix. Further, the source line driving circuit 50 is formed between the outer peripheral edge of the substrate and the pixel matrix formation region, and the shift register 51 thereof is the first shift register on the outer peripheral edge side (direction of arrow X) of the substrate. It is formed by being divided into a formation region 52a and a second shift register formation region 52b on the pixel matrix formation region side (direction of arrow Y). Of these first and second shift register formation regions 52a and 52b, the unit shift register A1,
The A-series shift register 51a composed of A2 ... and the C-series shift register 51c (first shift register) composed of the unit shift registers C1, C2 ... In the register formation area 52b, a B series shift register 51b including unit shift registers B1, B2 ... And a D series shift register 51d (second shift register) including unit shift registers D1, D2. They are formed alternately.

【００３２】ここで、Ａ系列のシフトレジスタ５１ａお
よびＣ系列のシフトレジスタ５１ｃに対してクロック信
号ＣＫＡ，ＣＫＣを供給するＡ系列のクロック信号線５
３およびＣ系列のクロック信号線５４（第１のクロック
信号線）は、第１のシフトレジスタ形成領域５１ａに対
して隣接する位置に並列配置され、Ｂ系列のシフトレジ
スタ５１ｂおよびＤ系列のシフトレジスタ５１ｄに対し
てクロック信号ＣＫＢ，ＣＫＤを供給するＢ系列のクロ
ック信号線５５およびＤ系列のクロック信号線５６（第
２のクロック信号線）は、第２のシフトレジスタ形成領
域５１ｂに対して隣接する位置に並列配置されている。
また、Ａ系列のクロック信号線５３およびＣ系列のクロ
ック信号線５４は第１のシフトレジスタ形成領域５２ａ
に対して基板の外周縁側（矢印Ｘの方向）に形成されて
いるのに対して、Ｂ系列のクロック信号線５５およびＤ
系列のクロック信号線５６は第２のシフトレジスタ形成
領域５２ｂに対して画素マトリクスの形成領域側（矢印
Ｙの方向）に形成されている。このため、Ａ系列のクロ
ック信号線５３（第１のクロック信号線）からＡ系列の
シフトレジスタ５１ａまでのクロック信号入力線５９ａ
の配線長さと、Ｂ系列のクロック信号線５５（第２のク
ロック信号線）からＢ系列のシフトレジスタ５１ｂまで
のクロック信号入力線５９ｂの配線長さとを、略同寸法
かつ最短寸法に設計するのが容易になっている。同様
に、Ｃ系列のクロック信号線５４（第１のクロック信号
線）からＣ系列のシフトレジスタ５１ｃまでのクロック
信号入力線５９ｃの配線長さと、Ｄ系列のクロック信号
線５６（第２のクロック信号線）からＤ系列のシフトレ
ジスタ５１ｄまでのクロック信号入力線５９ｄの配線長
さも、略同寸法かつ最短寸法に設計されている。また、
Ａ系列のクロック信号線５３とＣ系列のクロック信号線
５４とは近接し合って並列していると共に、Ｂ系列のク
ロック信号線５５とＤ系列のクロック信号線５６とは近
接し合って並列しているため、いずれのクロック信号入
力線５９ａ，５９ｂ，５９ｃ，５９ｄの配線長さも略同
寸法になっている。Here, the A-series clock signal line 5 for supplying the clock signals CKA and CKC to the A-series shift register 51a and the C-series shift register 51c.
The 3 and C series clock signal lines 54 (first clock signal lines) are arranged in parallel at positions adjacent to the first shift register formation region 51a, and the B series shift register 51b and the D series shift register are arranged. The B-series clock signal line 55 and the D-series clock signal line 56 (second clock signal line) that supply the clock signals CKB and CKD to the 51d are adjacent to the second shift register formation region 51b. Are arranged in parallel.
The A-series clock signal line 53 and the C-series clock signal line 54 are provided in the first shift register formation region 52a.
Is formed on the outer peripheral edge side of the substrate (in the direction of arrow X), while the B series clock signal lines 55 and D are formed.
The series clock signal line 56 is formed on the pixel matrix formation region side (direction of arrow Y) with respect to the second shift register formation region 52b. Therefore, the clock signal input line 59a from the A-series clock signal line 53 (first clock signal line) to the A-series shift register 51a.
And the wiring length of the clock signal input line 59b from the B-series clock signal line 55 (second clock signal line) to the B-series shift register 51b are designed to have substantially the same dimension and the shortest dimension. Has become easier. Similarly, the wiring length of the clock signal input line 59c from the C series clock signal line 54 (first clock signal line) to the C series shift register 51c and the D series clock signal line 56 (second clock signal). The wiring length of the clock signal input line 59d from the line) to the D-series shift register 51d is also designed to have substantially the same dimension and the shortest dimension. Also,
The A-series clock signal line 53 and the C-series clock signal line 54 are in close proximity to each other in parallel, and the B-series clock signal line 55 and the D-series clock signal line 56 are in close proximity to each other in parallel. Therefore, the wiring lengths of all the clock signal input lines 59a, 59b, 59c, 59d are substantially the same.

【００３３】なお、第２のシフトレジスタ形成領域５２
ｂに対して画素マトリクスの形成領域側（矢印Ｙの方
向）には、シフトレジスタ５１の各単位シフトレジスタ
からビット信号を、サンプルホールド部のアナログスイ
ッチ部６５の側に向けて送出するためのビット信号線６
６が形成され、その途中位置には、ビット信号を遅延さ
せて、ビット信号出力線６６が交差する側のＢ系列のク
ロック信号線５５およびＤ系列のクロック信号線５６か
らのノイズの影響を緩和する機能も発揮するバッファ回
路６７が、実施例１と同様に、２つのインバータなどに
よって構成されている。The second shift register forming region 52
Bits for sending a bit signal from each unit shift register of the shift register 51 toward the analog switch unit 65 side of the sample hold unit on the pixel matrix formation region side (direction of arrow Y) with respect to b. Signal line 6
6 is formed, and the bit signal is delayed at an intermediate position thereof to mitigate the influence of noise from the B series clock signal line 55 and the D series clock signal line 56 on the side where the bit signal output line 66 intersects. The buffer circuit 67 that also exerts the function to perform is configured by two inverters and the like as in the first embodiment.

【００３４】なお、本例においても、いずれのクロック
信号線５３，５４，５５，５６も、互いに逆相のクロッ
ク信号を供給する２本のクロック信号線で構成されてお
り、Ａ〜Ｄ系列のシフトレジスタ５１ａ〜５１ｄのう
ち、奇数番目の単位シフトレジスタＡ１，Ｃ１，Ｂ１，
Ｄ１・・・と、偶数番目の単位シフトレジスタＡ２，Ｃ
２，Ｂ２，Ｄ２・・・とは、互いに逆相のクロック信号
によって駆動される。また、Ａ系列のクロック信号線５
３からのクロック信号ＣＫＡの位相，Ｂ系列のクロック
信号線５５からのクロック信号ＣＫＢの位相，Ｃ系列の
クロック信号線５４からのクロック信号ＣＫＣの位相お
よびＤ系列のクロック信号線５６からのクロック信号Ｃ
ＫＤの位相は、互いに４５°ずつずらして、４系列化し
ての駆動が可能になっている。このため、シフトレジス
タ５１を構成する薄膜トランジスタの動作を高周波化す
ることなく、ソース線駆動回路５０の動作速度を高める
ことができる。Also in this example, each of the clock signal lines 53, 54, 55 and 56 is composed of two clock signal lines for supplying clock signals of opposite phases to each other, and is of the A to D series. Of the shift registers 51a to 51d, odd-numbered unit shift registers A1, C1, B1,
D1 ... and even-numbered unit shift registers A2 and C
2, B2, D2, ... Are driven by clock signals having opposite phases. In addition, the clock signal line 5 of A series
3, the phase of the clock signal CKA from the B series, the phase of the clock signal CKB from the B series clock signal line 55, the phase of the clock signal CKC from the C series clock signal line 54, and the clock signal from the D series clock signal line 56. C
The phases of KD can be shifted by 45 ° from each other and can be driven in four series. Therefore, the operation speed of the source line driving circuit 50 can be increased without increasing the frequency of the operation of the thin film transistor forming the shift register 51.

【００３５】また、本例のアクティブマトリクスパネル
のソース線駆動回路５０においても、実施例１と同様
に、図５（ｂ）に示す１ビット当たりの単位シフトレジ
スタ、たとえば、単位シフトレジスタＡ１は、１つのイ
ンバータ２と２つのクロックドインバータ３ａ，４ａと
を有し、そのうち、クロックドインバータ３ａは、図５
（ａ）に示すように、基板の外周縁側（矢印Ｘの方向）
から画素マトリクスの形成領域側（矢印Ｙの方向）に向
かって配列された４列の薄膜トランジスタ形成領域３０
０ａ，３００ｂ，３００ｃ，３００ｄに形成されてい
る。ここで、ｐ型ＴＦＴ３０１ａ，３０２ａが形成され
た薄膜トランジスタ形成領域３００ａ，そのｎ型ＴＦＴ
４０１ａ，４０２ａが形成された薄膜トランジスタ形成
領域３００ｂ，クロックドインバータ４ａの側のｎ型Ｔ
ＦＴ４０１ａ，４０２ａが形成された薄膜トランジスタ
形成領域３００ｄ，そのｐ型ＴＦＴ３０１ａ，３０２ａ
が形成された薄膜トランジスタ形成領域３００ｃの順序
に配列された薄膜トランジスタ形成領域３００ａ〜３０
０ｄのうち、異なる導電型のＴＦＴが形成された薄膜ト
ランジスタ形成領域３００ａと薄膜トランジスタ形成領
域３００ｂとは基板の辺方向に向かって近接した位置で
分離してあり、同様に、薄膜トランジスタ形成領域３０
０ｄと薄膜トランジスタ形成領域３００ｃも基板の辺方
向に向かって近接した位置で分離してある。また、他の
単位シフトレジスタＡ２，Ａ３・・・，Ｂ１，Ｂ２・・
・も同様な構造になっている。Also in the source line driving circuit 50 of the active matrix panel of this example, the unit shift register per bit shown in FIG. 5B, for example, the unit shift register A1 is similar to the first embodiment. It has one inverter 2 and two clocked inverters 3a and 4a, of which the clocked inverter 3a is shown in FIG.
As shown in (a), the peripheral edge side of the substrate (direction of arrow X)
From the pixel matrix formation region side (direction of arrow Y) to four columns of thin film transistor formation regions 30
0a, 300b, 300c, 300d. Here, the thin film transistor formation region 300a in which the p-type TFTs 301a and 302a are formed, and its n-type TFT
An n-type T on the side of the clocked inverter 4a in which the thin film transistor formation region 300b in which 401a and 402a are formed is formed.
Thin film transistor formation region 300d in which FTs 401a and 402a are formed, and p-type TFTs 301a and 302a thereof
Thin film transistor formation regions 300a to 30 arranged in the order of the thin film transistor formation region 300c in which
0d, the thin film transistor formation region 300a and the thin film transistor formation region 300b in which TFTs of different conductivity types are formed are separated at positions close to each other in the side direction of the substrate, and similarly, the thin film transistor formation region 30 is formed.
0d and the thin film transistor formation region 300c are also separated at positions close to each other in the lateral direction of the substrate. Further, other unit shift registers A2, A3 ..., B1, B2 ...
・ Has the same structure.

【００３６】このため、本例のアクティブマトリクスパ
ネルにおいても、実施例１と同様に、薄膜トランジスタ
形成領域３００ａと薄膜トランジスタ形成領域３００ｂ
との基板の辺方向に対する間隔および薄膜トランジスタ
形成領域３００ｄと薄膜トランジスタ形成領域３００ｃ
との基板の辺方向（矢印Ｚの方向）に対する間隔を狭め
て、単位シフトレジスタＡ１，Ａ２・・・，Ｂ１，Ｂ２
・・・形成ピッチＰ２を狭小化してある。さらに、シフ
トレジスタ７１は、基板の外周縁側の第１のシフトレジ
スタ形成領域５２ａと画素マトリクスの形成領域側の第
２のシフトレジスタ形成領域５２ｂとに、Ａ系列および
Ｃ系列のシフトレジスタ５１ａ，５１ｃとＢ系列および
Ｄ系列のシフトレジスタ５１ｂ，５１ｃとして並列状態
に分割して形成されているため、ソース線駆動回路５０
の単位セルのピッチＰ１は狭ピッチ化されている。従っ
て、画素マトリクスの画素ピッチを狭小化して、表示の
品位を向上することができる。ここで、Ａ系列〜Ｄ系列
のクロック信号線５３〜５６は、それぞれ対応するシフ
トレジスタ形成領域に対して隣接する位置に並列配置さ
れているため、各クロック信号線５３〜５６からシフト
レジスタ４１までのクロック信号入力線５９ａ〜５９ｄ
の配線長さが、各系列間で同寸法、かつ、最短寸法に設
計可能である。このため、配線抵抗の差または寄生容量
の差に起因してのクロック信号ＣＫＡ，ＣＫＢ，ＣＫ
Ｃ，ＣＫＤの同期のずれが発生することがない。それ
故、シフトレジスタ５１に誤動作が生じず、アクティブ
マトリクスパネルの信頼性が高い。しかも、シフトレジ
スタ４１を４系列駆動しているため、ソース線駆動回路
５０の動作速度をさらに高速化することができる。Therefore, also in the active matrix panel of this embodiment, as in the first embodiment, the thin film transistor forming region 300a and the thin film transistor forming region 300b are formed.
With respect to the substrate side direction, and the thin film transistor formation region 300d and the thin film transistor formation region 300c.
And the unit shift registers A1, A2, ..., B1, B2 by narrowing the distance between the substrate and the substrate in the side direction (direction of arrow Z).
... The formation pitch P2 is narrowed. Furthermore, the shift register 71 includes A-series and C-series shift registers 51a and 51c in the first shift register formation region 52a on the outer peripheral edge side of the substrate and the second shift register formation region 52b on the pixel matrix formation region side. And the B-series and D-series shift registers 51b and 51c are formed in parallel in a divided manner.
The unit cell pitch P1 is narrowed. Therefore, the pixel pitch of the pixel matrix can be narrowed to improve the display quality. Here, since the A-series to D-series clock signal lines 53 to 56 are arranged in parallel at positions adjacent to the corresponding shift register forming regions, the respective clock signal lines 53 to 56 to the shift register 41 are connected. Clock signal input lines 59a to 59d
The wiring length of each series can be designed to have the same dimension and the shortest dimension. Therefore, the clock signals CKA, CKB, CK caused by the difference in wiring resistance or the difference in parasitic capacitance.
There is no occurrence of synchronization deviation between C and CKD. Therefore, no malfunction occurs in the shift register 51, and the reliability of the active matrix panel is high. Moreover, since the shift register 41 is driven by four lines, the operating speed of the source line driving circuit 50 can be further increased.

【００３７】〔実施例３〕図１０は本発明の実施例３に
係るアクティブマトリクスパネル（液晶表示パネル）の
ソース線駆動回路側における薄膜トランジスタおよび配
線層の配置を示す構成図、図１１はそのブロック図、図
１２はその回路図である。本例のアクティブマトリクス
パネルの全体構成も、図１３に示すブロック図と同様で
あるため、全体構成の説明は省略する。また、ソース線
駆動回路を構成するシフトレジスタ，バッファ回路およ
びアナログスイッチ部のうち、バッファ回路およびアナ
ログスイッチ部の構成は、実施例１のアクティブマトリ
クスパネルと同様であって、しかも、シフトレジスタ，
バッファ回路およびアナログスイッチ部を構成する回路
要素も、実施例１のアクティブマトリクスパネルと同様
であるため、図１０には、シフトレジスタ側の構造のみ
を示してある。[Embodiment 3] FIG. 10 is a block diagram showing the arrangement of thin film transistors and wiring layers on the source line drive circuit side of an active matrix panel (liquid crystal display panel) according to Embodiment 3 of the present invention, and FIG. 11 is a block diagram thereof. FIG. 12 and FIG. 12 are circuit diagrams thereof. The overall configuration of the active matrix panel of this example is also the same as the block diagram shown in FIG. 13, and therefore the description of the overall configuration is omitted. Further, among the shift register, the buffer circuit, and the analog switch section which form the source line driving circuit, the configurations of the buffer circuit and the analog switch section are the same as those of the active matrix panel of the first embodiment, and moreover, the shift register,
Since the circuit elements constituting the buffer circuit and the analog switch section are also the same as those in the active matrix panel of the first embodiment, only the structure on the shift register side is shown in FIG.

【００３８】これらの図において、本例のソース線駆動
回路７０は１系列の駆動方式であって、ソース線駆動回
路７０は、画素マトリクスおよびゲート線駆動回路（い
ずれも、図示せず。）と共に同一の透明基板上に形成さ
れて、画素マトリクスの各画素の表示動作を駆動する。
また、ソース線駆動回路７０は、基板の外周縁から画素
マトリクスの形成領域までの間に形成されており、本例
においては、そのシフトレジスタ７１は、基板の外周縁
側の第１のシフトレジスタ形成領域７２ａと画素マトリ
クスの形成領域側の第２のシフトレジスタ形成領域７２
ｂとに分割されて形成されている。すなわち、第１およ
び第２のシフトレジスタ形成領域７２ａ，７２ｂのう
ち、第１のシフトレジスタ形成領域７２ａには、クロッ
ク信号ＣＫＡによって駆動される単位シフトレジスタＡ
１，Ａ４，Ａ５・・・からなる第１のシフトレジスタ７
１ａが形成されている一方、第２のシフトレジスタ形成
領域７２ｂには、同じクロック信号ＣＫＡによって駆動
される単位シフトレジスタＡ２，Ａ３，Ａ６・・・から
なる第２のシフトレジスタ７１ｂが形成されている。In these figures, the source line drive circuit 70 of the present example is a one-system drive system, and the source line drive circuit 70 is provided with a pixel matrix and a gate line drive circuit (both not shown). They are formed on the same transparent substrate and drive the display operation of each pixel of the pixel matrix.
Further, the source line drive circuit 70 is formed between the outer peripheral edge of the substrate and the pixel matrix formation region. In this example, the shift register 71 is formed as a first shift register on the outer peripheral edge side of the substrate. The second shift register formation region 72 on the region 72a and the formation region side of the pixel matrix
It is formed by being divided into b and b. That is, of the first and second shift register formation regions 72a and 72b, the first shift register formation region 72a has a unit shift register A driven by the clock signal CKA.
A first shift register 7 including 1, A4, A5 ...
While 1a is formed, a second shift register 71b including unit shift registers A2, A3, A6 ... Driven by the same clock signal CKA is formed in the second shift register formation region 72b. There is.

【００３９】ここで、第１のシフトレジスタ５１ａにク
ロック信号ＣＫＡを供給する第１のクロック信号線７３
は第１のシフトレジスタ形成領域７１ａに対して隣接す
る位置に並列配置されている一方、第２のシフトレジス
タ７１ｂにクロック信号ＣＫＡを供給する第２のクロッ
ク信号線７４は第２のシフトレジスタ形成領域７１ｂに
対して隣接する位置に並列配置されている。また、第１
のクロック信号線７３は第１のシフトレジスタ形成領域
７２ａに対して基板の外周縁側（矢印Ｘの方向）に形成
され、第２のクロック信号線７４は第２のシフトレジス
タ形成領域７２ｂに対して画素マトリクスの形成領域側
（矢印Ｙの方向）に形成されている。さらに、第１のク
ロック信号線７３から第１のシフトレジスタ７１ａまで
のクロック信号入力線７９ａの配線長さと、第２のクロ
ック信号線７４から第２のシフトレジスタ７１ｂまでの
クロック信号入力線７９ｂの配線長さとは、互いに同寸
法、かつ最短寸法に設計されている。また、第２のシフ
トレジスタ形成領域７２ｂに対して画素マトリクスの形
成領域側（矢印Ｙの方向）には、シフトレジスタ７１か
らのビット信号をアナログスイッチ部７５の側（画素マ
トリクスの側）に向けて送出するためのビット信号線７
６が形成され、その途中位置には、ビット信号を遅延さ
せて、ビット信号出力線７６が交差する第２のクロック
信号線７４からのノイズの影響を緩和する機能も発揮す
るバッファ回路７７が、実施例１と同様に、２つのイン
バータなどによって構成されている。なお、本例におい
ても、第１および第２のシフトレジスタ７１ａ，７１ｂ
は、いずれも実施例１と同様な回路要素から構成されて
いる一方、いずれのクロック信号線７３，７４も、互い
に逆相のクロック信号ＣＬＡ，ＣＬＡ＊を供給する２本
のクロック信号線７３１，７３２，７４１，７４２で構
成されて、第１のシフトレジスタ７１ａと第２のシフト
レジスタ７１ａとを互いに逆相のクロック信号ＣＬＡ，
ＣＬＡ＊によって駆動可能になっている。ここで、第１
および第２のクロック信号線７３，７４のいずれもを１
本のクロック信号線で構成することもできるが、第１お
よび第２のクロック信号線７３，７４を互いに逆相のク
ロック信号ＣＬＡ，ＣＬＡ＊に対応する２本のクロック
信号線で構成することによって、クロック信号線７３，
７４間の寄生容量などを等価にして、一方側のクロック
信号が他方側のクロック信号に比して遅延することを防
止してある。Here, the first clock signal line 73 for supplying the clock signal CKA to the first shift register 51a.
Are arranged in parallel at positions adjacent to the first shift register forming area 71a, while the second clock signal line 74 for supplying the clock signal CKA to the second shift register 71b is formed as the second shift register forming area. It is arranged in parallel at a position adjacent to the region 71b. Also, the first
Clock signal line 73 is formed on the outer peripheral edge side (direction of arrow X) of the substrate with respect to the first shift register formation region 72a, and the second clock signal line 74 is formed with respect to the second shift register formation region 72b. The pixel matrix is formed on the pixel matrix formation region side (direction of arrow Y). Furthermore, the wiring length of the clock signal input line 79a from the first clock signal line 73 to the first shift register 71a and the clock signal input line 79b from the second clock signal line 74 to the second shift register 71b. The wiring length is designed to have the same dimension and the shortest dimension. The bit signal from the shift register 71 is directed to the analog switch section 75 side (pixel matrix side) on the pixel matrix formation area side (direction of arrow Y) with respect to the second shift register forming area 72b. Bit signal line 7 for transmitting
6 is formed, and in the middle thereof, a buffer circuit 77 that also delays the bit signal to alleviate the effect of noise from the second clock signal line 74 where the bit signal output line 76 intersects, Similar to the first embodiment, it is composed of two inverters and the like. Note that, also in this example, the first and second shift registers 71a and 71b
Are both composed of circuit elements similar to those of the first embodiment, while both clock signal lines 73 and 74 are two clock signal lines 731 for supplying clock signals CLA and CLA * having mutually opposite phases. 732, 741 and 742, the first shift register 71a and the second shift register 71a are provided with clock signals CLA,
It can be driven by CLA *. Where the first
And both of the second clock signal lines 73 and 74 are set to 1
Although it may be configured with two clock signal lines, by configuring the first and second clock signal lines 73 and 74 with two clock signal lines corresponding to clock signals CLA and CLA * having mutually opposite phases, , Clock signal line 73,
Parasitic capacitances between 74 are made equal to prevent the clock signal on one side from being delayed as compared with the clock signal on the other side.

【００４０】また、本例のソース線駆動回路５０におい
ても、図５（ａ）および図５（ｂ）に示すように、１ビ
ット当たりの単位シフトレジスタ、たとえば、単位シフ
トレジスタＡ１のクロックドインバータ３ａを、基板の
外周縁側（矢印Ｘの方向）から画素マトリクスの形成領
域側（矢印Ｙの方向）に向かって配列された４列の薄膜
トランジスタ形成領域３００ａ，３００ｂ，３００ｃ，
３００ｄに形成してある。これらの薄膜トランジスタ形
成領域３００ａ〜３００ｄは、クロックドインバータ３
ａの側のｐ型ＴＦＴ３０１ａ，３０２ａが形成された薄
膜トランジスタ形成領域３００ａ，そのｎ型ＴＦＴ４０
１ａ，４０２ａが形成された薄膜トランジスタ形成領域
３００ｂ，クロックドインバータ４ａの側のｎ型ＴＦＴ
４０１ａ，４０２ａが形成された薄膜トランジスタ形成
領域３００ｄ，そのｐ型ＴＦＴ３０１ａ，３０２ａが形
成された薄膜トランジスタ形成領域３００ｃの順序に配
列されており、そのうち、異なる導電型の薄膜トランジ
スタが形成された薄膜トランジスタ形成領域の一方端側
同士は互いに近接している一方、それらの他方端側は互
いに反対方向に位置している。すなわち、異なる導電型
のＴＦＴが形成された薄膜トランジスタ形成領域３００
ａと薄膜トランジスタ形成領域３００ｂとは基板の辺方
向に向かって近接した位置で分離してあり、同様に、薄
膜トランジスタ形成領域３００ｄと薄膜トランジスタ形
成領域３００ｃも基板の辺方向に向かって近接した位置
で分離してある。また、他の単位シフトレジスタＡ２，
Ａ３・・・も同様な構造になっている。Also in the source line drive circuit 50 of this example, as shown in FIGS. 5A and 5B, a unit shift register per bit, for example, a clocked inverter of the unit shift register A1. 3a is a thin film transistor formation region 300a, 300b, 300c of four columns arranged from the outer peripheral edge side (direction of arrow X) of the substrate toward the pixel matrix formation region side (direction of arrow Y).
It is formed at 300d. These thin film transistor formation regions 300a to 300d are provided in the clocked inverter 3
The thin film transistor formation region 300a in which the p-type TFTs 301a and 302a on the side of a are formed, and its n-type TFT 40
N-type TFT on the side of the clocked inverter 4a, which is a thin film transistor forming region 300b in which 1a and 402a are formed
One of the thin film transistor formation regions 300d in which the thin film transistor formation regions 401a and 402a are formed and the thin film transistor formation region 300c in which the p-type TFTs 301a and 302a are formed are arranged. The end sides are close to each other, while their other end sides are located in opposite directions. That is, a thin film transistor formation region 300 in which TFTs of different conductivity types are formed
a and the thin film transistor formation region 300b are separated at positions close to each other in the side direction of the substrate, and similarly, the thin film transistor formation region 300d and the thin film transistor formation region 300c are also separated at positions close to each other in the side direction of the substrate. There is. In addition, another unit shift register A2
A3 ... Has a similar structure.

【００４１】このため、本例のアクティブマトリクスパ
ネルにおいては、実施例１と同様に、薄膜トランジスタ
形成領域３００ａと薄膜トランジスタ形成領域３００ｂ
との基板の辺方向に対する間隔および薄膜トランジスタ
形成領域３００ｄと薄膜トランジスタ形成領域３００ｃ
との基板の辺方向に対する間隔を狭めて、単位シフトレ
ジスタＡ１，Ａ２・・・の形成ピッチＰ２を狭めて、ソ
ース線駆動回路７０の単位セルのピッチＰ１を狭小化し
てある。また、シフトレジスタ７１は、基板の外周縁側
の第１のシフトレジスタ形成領域７２ａと、画素マトリ
クスの形成領域側の第２のシフトレジスタ形成領域７２
ｂとに並列状態に分割して形成してあるため、ソース線
駆動回路７０の単位セルのピッチＰ１はさらに狭ピッチ
化されている。従って、画素マトリクスの画素ピッチを
狭小化して、表示の品位を向上することができる。ここ
で、第１のクロック信号線７３は第１のシフトレジスタ
形成領域７２ａに対して隣接する位置に並列配置され、
第２のクロック信号線７４第２のシフトレジスタ形成領
域７２ｂに対して隣接する位置に並列配置されているた
め、各クロック信号線７３，７４からシフトレジスタ４
１までのクロック信号入力線７９ａ，７９ｂの配線長さ
が、各系列間で同寸法、かつ、最短寸法に設計されてい
る。このため、配線抵抗の差または寄生容量の差に起因
してのクロック信号ＣＫＡの同期ずれが発生しない。そ
れ故、シフトレジスタ７１に誤動作が生じないので、ア
クティブマトリクスパネルの信頼性が高い。Therefore, in the active matrix panel of this example, as in the first embodiment, the thin film transistor forming region 300a and the thin film transistor forming region 300b are formed.
With respect to the substrate side direction, and the thin film transistor formation region 300d and the thin film transistor formation region 300c.
, And the formation pitch P2 of the unit shift registers A1, A2, ... Is narrowed, and the pitch P1 of the unit cells of the source line drive circuit 70 is narrowed. The shift register 71 includes a first shift register formation region 72a on the outer peripheral edge side of the substrate and a second shift register formation region 72 on the pixel matrix formation region side.
Since it is formed in parallel with b, the unit cell pitch P1 of the source line drive circuit 70 is further narrowed. Therefore, the pixel pitch of the pixel matrix can be narrowed to improve the display quality. Here, the first clock signal line 73 is arranged in parallel at a position adjacent to the first shift register formation region 72a,
Second clock signal line 74 Since the second clock signal line 74 is arranged in parallel at a position adjacent to the second shift register forming region 72b, the shift register 4 is shifted from each clock signal line 73, 74.
The wiring lengths of the clock signal input lines 79a and 79b up to 1 are designed to have the same dimension and the shortest dimension in each series. Therefore, the clock signal CKA does not deviate in synchronization due to the difference in wiring resistance or the difference in parasitic capacitance. Therefore, since the shift register 71 does not malfunction, the reliability of the active matrix panel is high.

【００４２】なお、上記の構成を備える薄膜トランジス
タの配置構造については、ゲート線駆動回路側にも採用
できる。The arrangement structure of the thin film transistors having the above structure can also be adopted in the gate line driving circuit side.

【００４３】[0043]

【発明の効果】以上のとおり、本発明に係るアクティブ
マトリクスパネルにおいては、ソース線駆動回路または
ゲート線駆動回路のシフトレジスタの形成領域におい
て、そのクロックドインバータ回路を構成する第１導電
型および第２導電型の薄膜トランジスタを、基板の外周
縁側から画素マトリクスの形成領域側に向かって配置さ
れた４列の薄膜トランジスタ形成領域に形成し、これら
の薄膜トランジスタ形成領域のうち、異なる導電型の薄
膜トランジスタが形成された薄膜トランジスタ形成領域
同士の一方端側同士を互いに近接させる一方、それらの
他方端側を互いに反対方向に向けてあることに特徴を有
するため、以下の効果を奏する。As described above, in the active matrix panel according to the present invention, in the formation region of the shift register of the source line driving circuit or the gate line driving circuit, the first conductivity type and the first conductivity type forming the clocked inverter circuit are formed. The two-conductivity-type thin film transistors are formed in four rows of thin-film transistor formation regions arranged from the outer peripheral edge side of the substrate toward the pixel matrix formation region side, and among these thin film transistor formation regions, thin film transistors of different conductivity types are formed. Further, the thin film transistor forming regions are characterized in that one end sides thereof are brought close to each other and the other end sides thereof are oriented in mutually opposite directions, and therefore the following effects are obtained.

【００４４】 導電型の異なる薄膜トランジスタの形
成領域同士を基板の外周縁側から画素マトリクスの形成
領域側の方向でも分離してあるため、導電型の異なる薄
膜トランジスタの形成領域同士を、近接し合った状態の
ままで、互いに異なる領域に偏在させることができる。
それ故、薄膜トランジスタのイオン注入工程などに支障
がなく、しかも、回路要素の形成密度が高いシフトレジ
スタの形成ピッチを狭めることができるので駆動回路の
単位セルのピッチを狭小化して、画素マトリクスを微細
化できる。Since the thin film transistor forming regions having different conductivity types are separated from each other in the direction from the outer peripheral edge side of the substrate to the pixel matrix forming region side, the thin film transistor forming regions having different conductivity types are close to each other. Up to this point, they can be unevenly distributed in different areas.
Therefore, the ion implantation process of the thin film transistor is not hindered, and the formation pitch of the shift register having a high circuit element formation density can be narrowed, so that the pitch of the unit cells of the drive circuit can be narrowed and the pixel matrix can be made finer. Can be converted.

【００４５】 シフトレジスタは、基板の外周縁から
画素マトリクスの形成領域までの間に並列配置された第
１および第２のシフトレジスタ形成領域に分割して形成
されているため、駆動回路の単位セルのピッチは狭小化
される。従って、画素マトリクスの画素ピッチを狭小化
して表示の品位を向上することができる。Since the shift register is divided into the first and second shift register formation regions which are arranged in parallel between the outer peripheral edge of the substrate and the pixel matrix formation region, the unit cell of the drive circuit is formed. The pitch of is narrowed. Therefore, the pixel pitch of the pixel matrix can be narrowed to improve the display quality.

【００４６】 第１のクロック信号線は第１のシフト
レジスタ形成領域に隣接して並列配置され、第２のクロ
ック信号線は第２のシフトレジスタ形成領域に隣接して
並列配置されているため、各クロック信号線からシフト
レジスタまでの配線長さを等しく、また最短寸法に設計
できる。このため、配線抵抗の差や寄生容量の差異に起
因してのクロック信号の同期のずれが発生しにくいの
で、シフトレジスタが誤動作せず、アクティブマトリク
スパネルの信頼性が高い。ここで、第１のクロック信号
線を第１のシフトレジスタ形成領域に対して基板の外周
縁側に形成し、第２のクロック信号線を第２のシフトレ
ジスタ形成領域に対して画素マトリクスの形成領域側に
形成した場合には、シフトレジスタ形成領域をクロック
信号線が通らないので、単位シフトレジスタの形成ピッ
チをさらに狭小化できる。Since the first clock signal line is arranged in parallel adjacent to the first shift register formation region and the second clock signal line is arranged parallel in adjacent to the second shift register formation region, The wiring length from each clock signal line to the shift register can be made equal and can be designed to be the shortest dimension. For this reason, since the clock signals are less likely to be out of synchronization due to the difference in wiring resistance or the difference in parasitic capacitance, the shift register does not malfunction, and the reliability of the active matrix panel is high. Here, the first clock signal line is formed on the outer peripheral side of the substrate with respect to the first shift register formation region, and the second clock signal line is formed with respect to the second shift register formation region in the pixel matrix formation region. When formed on the side, since the clock signal line does not pass through the shift register formation region, the formation pitch of the unit shift register can be further narrowed.

【００４７】 第１および第２のシフトレジスタを複
数に系列化した場合には、それを構成する回路要素の動
作を高速度化せずとも、駆動回路自身の動作速度を高め
ることができる。When the first and second shift registers are grouped into a plurality of series, the operation speed of the drive circuit itself can be increased without increasing the speed of the operation of the circuit elements forming the first and second shift registers.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の実施例１に係るアクティブマトリクス
パネルにおける２系列のソース線駆動回路の各構成部分
の配置を示す構成図である。FIG. 1 is a configuration diagram showing an arrangement of each component of a two-line source line drive circuit in an active matrix panel according to a first embodiment of the present invention.

【図２】図１に示すソース線駆動回路のブロック図であ
る。FIG. 2 is a block diagram of the source line driving circuit shown in FIG.

【図３】図１に示すソース線駆動回路の回路図である。FIG. 3 is a circuit diagram of the source line driving circuit shown in FIG.

【図４】図１に示すソース線駆動回路の各部に入出力さ
れる信号のタイミングチャート図である。FIG. 4 is a timing chart of signals input to and output from each unit of the source line driving circuit shown in FIG.

【図５】（ａ）は図１に示すソース線駆動回路のシフト
レジスタのうちの単位シフトレジスタにおける各構成部
分の配置を示す構成図、（ｂ）はその回路図である。5A is a configuration diagram showing an arrangement of each component in a unit shift register of the shift register of the source line driving circuit shown in FIG. 1, and FIG. 5B is a circuit diagram thereof.

【図６】図１に示すソース線駆動回路のシフトレジスタ
における各構成部分の配置を示す平面図である。6 is a plan view showing the arrangement of each component in the shift register of the source line driver circuit shown in FIG.

【図７】図６のＶ−Ｖ線における断面図である。7 is a sectional view taken along line VV of FIG.

【図８】図１に示すソース線駆動回路のアナロクスイッ
チ部における各構成部分の配置を示す平面図である。8 is a plan view showing the arrangement of each component in the analog switch section of the source line drive circuit shown in FIG. 1. FIG.

【図９】本発明の実施例２に係るアクティブマトリクス
パネルにおける４系列のソース線駆動回路のブロック図
である。FIG. 9 is a block diagram of four series of source line drive circuits in the active matrix panel according to the second embodiment of the present invention.

【図１０】本発明の実施例３に係るアクティブマトリク
スパネルにおける１系列のソース線駆動回路の各構成部
分の配置を示す構成図である。FIG. 10 is a configuration diagram showing an arrangement of each component of a series of source line drive circuits in an active matrix panel according to Example 3 of the present invention.

【図１１】図１０に示すソース線駆動回路のブロック図
である。11 is a block diagram of the source line drive circuit shown in FIG.

【図１２】図１０に示すソース線駆動回路の回路図であ
る。12 is a circuit diagram of the source line drive circuit shown in FIG.

【図１３】アクティブマトリクスパネルの全体構成を示
すブロック図である。FIG. 13 is a block diagram showing the overall configuration of an active matrix panel.

【図１４】（ａ）はシフトレジスタの回路図、（ｂ）は
そのインバータの構成図、（ｃ）および（ｄ）はそのク
ロックドインバータの構成図である。14A is a circuit diagram of a shift register, FIG. 14B is a configuration diagram of an inverter thereof, and FIGS. 14C and 14D are configuration diagrams of a clocked inverter thereof.

【図１５】従来のアクティブマトリクスパネルにおける
１系列のソース線駆動回路の各構成部分の配置を示す構
成図である。FIG. 15 is a configuration diagram showing an arrangement of each component of one series of source line drive circuits in a conventional active matrix panel.

【図１６】従来のアクティブマトリクスパネルにおける
２系列のソース線駆動回路の各構成部分の配置を示す構
成図である。FIG. 16 is a configuration diagram showing an arrangement of each component of a two-line source line drive circuit in a conventional active matrix panel.

【符号の説明】[Explanation of symbols]

１１・・・透明基板 １２，４０，５０，７０，８０，９０・・・ソース線駆
動回路 １３，２０，４１，５１，７１，８１，９１・・・シフ
トレジスタ １７，１８，１９・・・サンプルホールド回路 ２１・・・ゲート線駆動回路 ２２・・・画素マトリクス ２４，２５・・・ゲート線 ２６，２７，２８・・・ソース線 ２９・・・薄膜トランジスタ ３０・・・液晶セル ３４，３７，８３，８４，９３，９４・・・クロック信
号線 ４１ａ，５１ａ・・・Ａ系列のシフトレジスタ（第１の
シフトレジスタ） ４１ｂ，５１ｂ・・・Ｂ系列のシフトレジスタ（第２の
シフトレジスタ） ４２ａ，５２ａ，７２ａ・・・第２のシフトレジスタ形
成領域 ４２ｂ，５２ｂ，７２ｂ・・・第２のシフトレジスタ形
成領域 ４３，５３・・・Ａ系列のクロック信号線（第１のクロ
ック信号線） ４４，５５・・・Ｂ系列のクロック信号線（第２のクロ
ック信号線） ４５，６５，７５，８５・・・アナログスイッチ部 ４６，６６，６６ａ，６６ｂ，７６，８６・・・ビット
信号出力線 ４７，６７，７７・・・バッファ回路 ４９ａ，４９ｂ，５９ａ〜５９ｄ，７９ａ，７９ｂ，８
９ａ，８９ｂ・・・クロック信号入力線 ５１ｃ・・・Ｃ系列のシフトレジスタ（第１のシフトレ
ジスタ） ５１ｄ・・・Ｄ系列のシフトレジスタ（第２のシフトレ
ジスタ） ５４・・・Ｃ系列のクロック信号線（第１のクロック信
号線） ５６・・・Ｄ系列のクロック信号線（第２のクロック信
号線） ７３・・・第１のクロック信号線 ７４・・・第１のクロック信号線 ３００ａ，３００ｂ，３００ｃ，３００ｄ・・・薄膜ト
ランジスタ形成領域11 ... Transparent substrate 12, 40, 50, 70, 80, 90 ... Source line drive circuit 13, 20, 41, 51, 71, 81, 91 ... Shift register 17, 18, 19 ... Sample-hold circuit 21 ... Gate line drive circuit 22 ... Pixel matrix 24, 25 ... Gate lines 26, 27, 28 ... Source line 29 ... Thin film transistor 30 ... Liquid crystal cells 34, 37, 83, 84, 93, 94 ... Clock signal lines 41a, 51a ... A series shift register (first shift register) 41b, 51b ... B series shift register (second shift register) 42a , 52a, 72a ... Second shift register formation regions 42b, 52b, 72b ... Second shift register formation regions 43, 53 ... A series clock signal lines (second 44,55 ... B series clock signal lines (second clock signal lines) 45, 65, 75, 85 ... Analog switch portions 46, 66, 66a, 66b, 76, 86. ..Bit signal output lines 47, 67, 77 ... Buffer circuits 49a, 49b, 59a to 59d, 79a, 79b, 8
9a, 89b ... Clock signal input line 51c ... C series shift register (first shift register) 51d ... D series shift register (second shift register) 54 ... C series clock Signal line (first clock signal line) 56 ... D series clock signal line (second clock signal line) 73 ... First clock signal line 74 ... First clock signal line 300a, 300b, 300c, 300d ... Thin film transistor forming region

【手続補正書】[Procedure amendment]

【提出日】平成１５年２月３日（２００３．２．３）[Submission date] February 3, 2003 (2003.2.3)

【手続補正１】[Procedure Amendment 1]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】発明の名称[Name of item to be amended] Title of invention

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【発明の名称】駆動回路、アクティブマトリクスパネ
ル、及び表示パネルTitle: Drive circuit, active matrix panel, and display panel

【手続補正２】[Procedure Amendment 2]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】特許請求の範囲[Name of item to be amended] Claims

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【特許請求の範囲】[Claims]

【手続補正３】[Procedure 3]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】０００９[Correction target item name] 0009

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【０００９】[0009]

【課題を解決するための手段】本発明の第１の駆動回路
は、基板上に配置された画素領域と前記基板の外周縁と
の間に配置され、前記画素領域の各画素を駆動する駆動
回路であって、複数の単位シフトレジスタと、第１のク
ロック信号線と、第２のクロック信号線と、を含み、前
記複数の単位シフトレジスタは、第１のシフトレジスタ
形成領域に形成され、前記第１のクロック信号線からク
ロック信号が供給される複数の第１の単位シフトレジス
タと、第２のシフトレジスタ形成領域に形成され、前記
第２のクロック信号線からクロック信号が供給される複
数の第２の単位レジスタと、を含み、前記第１のシフト
レジスタ形成領域は、前記第２のシフトレジスタ形成領
域に対して前記外周側に形成され、前記第１のクロック
信号線は、前記第１のシフトレジスタ形成領域に対して
前記外周縁側に形成され、前記第２のクロック信号線
は、前記第２のシフトレジスタ形成領域に対して前記画
素領域側に形成されていること、 を特徴とする。上記
の駆動回路において、前記複数の第１の単位シフトレジ
スタ及び前記複数の第２のシフトレジスタの各々は前記
外周縁側から前記画素領域側に延びた第１の電源線及び
第２の電源線により規定されるピッチ幅内に配置されて
いることが好ましい。また、本発明の第２の駆動回路
は、基板上に配置された画素領域と前記基板の外周縁と
の間に配置され、前記画素領域の各画素を駆動する駆動
回路であって、複数の単位シフトレジスタと、第１のク
ロック信号線と、第２のクロック信号線と、第３のクロ
ック信号線と、第４のクロック信号線と、を含み、前記
複数の単位シフトレジスタは、第１のシフトレジスタ形
成領域に形成された、複数の第１の単位シフトレジスタ
と、複数の第３の単位シフトレジスタと、第２のシフト
レジスタ形成領域に形成された、複数の第２の単位シフ
トレジスタと、複数の第４のシフトレジスタと、を含
み、前記複数の第１の単位シフトレジスタには前記第１
のクロック信号線からクロック信号が供給され、前記複
数の第３の単位シフトレジスタには前記第３のクロック
信号線からクロック信号が供給され、前記複数の第２の
単位シフトレジスタには前記第２のクロック信号線から
クロック信号が供給され、前記複数の第４の単位シフト
レジスタには前記第４のクロック信号線からクロック信
号が供給され、前記第１のシフトレジスタ形成領域は、
前記第２のシフトレジスタ形成領域に対して前記外周側
に形成され、前記第１のクロック信号線及び前記第３の
クロック信号線は、前記第１のシフトレジスタ形成領域
に対して前記外周縁側に形成され、前記第２のクロック
信号線及び前記第４のクロック信号線は、前記第２のシ
フトレジスタ形成領域に対して前記画素領域側に形成さ
れていること、を特徴とする。上記の駆動回路におい
て、前記複数の第１の単位シフトレジスタの各々と前記
複数の第３の単位シフトレジスタの各々とは、互いに隣
接して配置され、前記複数の第２の単位シフトレジスタ
の各々と前記複数の第４の単位シフトレジスタの各々と
は、互いに隣接して配置されていることが好ましい。上
記の駆動回路において、前記第１のクロック信号線と前
記複数の第１の単位シフトレジスタの各々とを接続する
ために第１のクロック信号入力線が形成され、前記第２
のクロック信号線と前記複数の第２の単位シフトレジス
タの各々とを接続するために第２のクロック信号入力線
が形成され、前記第３のクロック信号線と前記複数の第
３の単位シフトレジスタの各々とを接続するために第３
のクロック信号入力線が形成され、前記第４のクロック
信号線と前記複数の第４の単位シフトレジスタの各々と
を接続するために第４のクロック信号入力線が形成さ
れ、前記第１のクロック信号入力線の長さ、前記第２の
クロック信号入力線の長さ、前記第３のクロック信号入
力線の長さ、及び前記第４のクロック信号入力線の長さ
は同じであることを特徴とする。本発明の第３の駆動回
路は、基板上に配置された画素領域と前記基板の外周縁
との間に配置され、前記画素領域の各画素を駆動する駆
動回路であって、複数の単位シフトレジスタと、第１の
クロック信号線と、第２のクロック信号線と、を含み、
前記複数の単位シフトレジスタは、第１のシフトレジス
タ形成領域に形成された複数の第１の単位シフトレジス
タと、第２のシフトレジスタ形成領域に形成された複数
の第２の単位シフトレジスタと、を含み、前記第１のシ
フトレジスタ形成領域は、前記第２のシフトレジスタ形
成領域に対して前記外周側に形成され、前記第１のクロ
ック信号線は、前記第１のシフトレジスタ形成領域に対
して前記外周縁側に形成され、前記第２のクロック信号
線は、前記第２のシフトレジスタ形成領域に対して前記
画素領域側に形成され、前記第１のクロック信号線と前
記複数の第１の単位シフトレジスタの各々とを接続する
ために第１のクロック信号入力線が形成され、前記第２
のクロック信号線と前記複数の第２の単位シフトレジス
タの各々とを接続するために第２のクロック信号入力線
が形成されていることを特徴とする。上記の駆動回路に
おいて、前記第１のクロック信号入力線の長さと前記第
２のクロック信号入力線の長さとは同じであることが好
ましい。本発明のアクティブマトリクスパネルは、上記
の駆動回路のいずれかを備えている。本発明の表示パネ
ルは、上記の駆動回路のいずれかを備えている。また、
本発明において講じた手段は、同一基板上の画素マトリ
クスの形成領域と基板の外周縁との間に形成されて各画
素の表示動作を駆動するソース線駆動回路およびゲート
線駆動回路のうちの少なくとも一方側の駆動回路におい
て、そのシフトレジスタには、その１ビットに相当する
単位シフトレジスタ当たり、少なくとも、第１導電型お
よび第２導電型の薄膜トランジスタで構成されてクロッ
ク信号線から入力されたクロック信号に基づいて駆動さ
れる２つのクロックドインバータ回路が形成されてお
り、第１導電型および第２導電型の薄膜トランジスタ
を、クロックドインバータ回路の形成領域において、同
じクロックドインバータ回路の同じ導電型の薄膜トラン
ジスタ毎に基板の外周縁側から画素マトリクスの形成領
域側に向かって４列に配列された薄膜トランジスタ形成
領域に形成すると共に、これらの薄膜トランジスタ形成
領域のうち、異なる導電型の薄膜トランジスタが形成さ
れた薄膜トランジスタ形成領域の一方端側同士を互いに
近接させる一方、それらの他方端側を互いに反対方向に
位置するようにすることである。すなわち、導電型の異
なる薄膜トランジスタの形成領域同士を基板の外周縁側
から画素マトリクスの形成領域側の方向でも分離するこ
とである。A first drive circuit of the present invention is a drive circuit arranged between a pixel region arranged on a substrate and an outer peripheral edge of the substrate and driving each pixel in the pixel region. A plurality of unit shift registers, a first clock signal line, and a second clock signal line, wherein the plurality of unit shift registers are formed in the first shift register forming region, A plurality of first unit shift registers to which a clock signal is supplied from the first clock signal line and a plurality of unit shift registers formed in a second shift register formation region and to which a clock signal is supplied from the second clock signal line. Second unit register, the first shift register forming region is formed on the outer peripheral side with respect to the second shift register forming region, and the first clock signal line is Is formed on the outer peripheral edge side with respect to the shift register forming region, and the second clock signal line is formed on the pixel region side with respect to the second shift register forming region. . In the above drive circuit, each of the plurality of first unit shift registers and the plurality of second shift registers includes a first power supply line and a second power supply line extending from the outer peripheral edge side to the pixel region side. It is preferably arranged within the defined pitch width. A second driving circuit of the present invention is a driving circuit which is arranged between a pixel region arranged on a substrate and an outer peripheral edge of the substrate, and which drives each pixel in the pixel region. A unit shift register, a first clock signal line, a second clock signal line, a third clock signal line, and a fourth clock signal line. A plurality of first unit shift registers, a plurality of third unit shift registers, and a plurality of second unit shift registers formed in a second shift register formation region And a plurality of fourth shift registers, wherein the plurality of first unit shift registers include the first
A clock signal is supplied from the clock signal line of the second unit shift register, a clock signal is supplied from the third clock signal line to the plurality of third unit shift registers, and a second clock is supplied to the plurality of second unit shift registers. A clock signal is supplied from the clock signal line, the clock signal is supplied to the plurality of fourth unit shift registers from the fourth clock signal line, and the first shift register formation region is
The first clock signal line and the third clock signal line are formed on the outer peripheral side with respect to the second shift register forming region, and the first clock signal line and the third clock signal line are provided on the outer peripheral side with respect to the first shift register forming region. The second clock signal line and the fourth clock signal line are formed on the pixel region side with respect to the second shift register formation region. In the above drive circuit, each of the plurality of first unit shift registers and each of the plurality of third unit shift registers are arranged adjacent to each other, and each of the plurality of second unit shift registers is arranged. And each of the plurality of fourth unit shift registers are preferably arranged adjacent to each other. In the above drive circuit, a first clock signal input line is formed to connect the first clock signal line and each of the plurality of first unit shift registers, and the second clock signal input line is formed.
Second clock signal input line is formed to connect the clock signal line to each of the plurality of second unit shift registers, and the third clock signal line and the plurality of third unit shift registers are formed. Third to connect with each of
Clock signal input line is formed, and a fourth clock signal input line is formed to connect the fourth clock signal line and each of the plurality of fourth unit shift registers, and the first clock signal input line is formed. The length of the signal input line, the length of the second clock signal input line, the length of the third clock signal input line, and the length of the fourth clock signal input line are the same. And A third drive circuit of the present invention is a drive circuit which is arranged between a pixel region arranged on a substrate and an outer peripheral edge of the substrate, and which drives each pixel in the pixel region. A register, a first clock signal line, and a second clock signal line,
The plurality of unit shift registers include a plurality of first unit shift registers formed in a first shift register forming area, a plurality of second unit shift registers formed in a second shift register forming area, And the first shift register formation region is formed on the outer peripheral side with respect to the second shift register formation region, and the first clock signal line is formed with respect to the first shift register formation region. Are formed on the outer peripheral edge side, the second clock signal line is formed on the pixel region side with respect to the second shift register formation region, and the first clock signal line and the plurality of first A first clock signal input line is formed to connect to each of the unit shift registers, and the second clock signal input line is formed.
A second clock signal input line is formed to connect the clock signal line to the respective ones of the plurality of second unit shift registers. In the above drive circuit, it is preferable that the first clock signal input line and the second clock signal input line have the same length. The active matrix panel of the present invention includes any of the above drive circuits. The display panel of the present invention includes any of the above drive circuits. Also,
Means taken in the present invention is at least a source line drive circuit and a gate line drive circuit which are formed between a pixel matrix formation region on the same substrate and an outer peripheral edge of the substrate to drive a display operation of each pixel. In the drive circuit on the one side, the shift register has a clock signal input from the clock signal line, which is composed of at least a first conductivity type thin film transistor and a second conductivity type thin film transistor per unit shift register corresponding to one bit. Two clocked inverter circuits driven based on the same are formed. The first conductivity type thin film transistor and the second conductivity type thin film transistor are formed in the same conductivity type of the same clocked inverter circuit in the formation region of the clocked inverter circuit. For each thin film transistor, four rows are arranged from the outer peripheral side of the substrate toward the pixel matrix formation region side. While forming in the thin film transistor forming regions arranged in a row, one end sides of the thin film transistor forming regions in which thin film transistors of different conductivity types are formed among these thin film transistor forming regions are brought close to each other, and the other end sides thereof are opposite to each other. It is to be located in the direction. That is, it is to separate the formation regions of thin film transistors having different conductivity types from each other in the direction of the pixel matrix formation region side from the outer peripheral edge side of the substrate.

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/36 Ｇ０９Ｇ 3/36 Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ６１４ ６１３Ａ Ｆターム(参考） 2H092 GA59 NA21 NA23 NA25 PA06 2H093 NA16 NC09 NC11 NC22 ND32 ND42 ND49 5C006 AC11 AC25 AF25 AF42 AF43 BB16 BC20 BF03 BF24 BF27 BF34 FA41 5C080 AA10 BB05 DD22 FF11 JJ02 JJ03 JJ04 5F110 AA04 BB02 BB04 CC02 EE09 EE28 GG02 HJ13 HL03 ─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. 7 Identification code FI theme code (reference) G09G 3/36 G09G 3/36 H01L 29/786 H01L 29/78 614 613A F term (reference) 2H092 GA59 NA21 NA23 NA25 PA06 2H093 NA16 NC09 NC11 NC22 ND32 ND42 ND49 5C006 AC11 AC25 AF25 AF42 AF43 BB16 BC20 BF03 BF24 BF27 BF34 FA41 5C080 AA10 BB05 DD22 FF11 JJ02 JJ03 JJ04 WG04 EE04HL0302

Claims (7)

【特許請求の範囲】[Claims] 【請求項１】 同一基板上の画素マトリクスの形成領域
と前記基板の外周縁との間に形成されて各画素の表示動
作を駆動するソース線駆動回路およびゲート線駆動回路
のうちの少なくとも一方側の駆動回路において、 そのシフトレジスタは、その１ビットに相当する単位シ
フトレジスタ当たり、少なくとも、第１導電型および第
２導電型の薄膜トランジスタで構成されてクロック信号
線から入力されたクロック信号に基づいて駆動される２
つのクロックドインバータ回路を有しており、前記第１
導電型および第２導電型の薄膜トランジスタは、前記ク
ロックドインバータ回路の形成領域において、同じクロ
ックドインバータ回路の同じ導電型の薄膜トランジスタ
毎に前記基板の外周縁側から前記画素マトリクスの形成
領域側に向かって４列に配列された薄膜トランジスタ形
成領域に形成され、これらの薄膜トランジスタ形成領域
のうち、異なる導電型の薄膜トランジスタが形成された
薄膜トランジスタ形成領域の一方端側同士は互いに近接
している一方、それらの他方端側は互いに反対方向に位
置していることを特徴とするアクティブマトリクスパネ
ル。1. A source line drive circuit and a gate line drive circuit which are formed between a pixel matrix formation region on the same substrate and an outer peripheral edge of the substrate to drive a display operation of each pixel. In the drive circuit of the above, the shift register is based on a clock signal input from the clock signal line, which is composed of at least a first conductivity type thin film transistor and a second conductivity type thin film transistor per unit shift register corresponding to one bit. Driven 2
1 clocked inverter circuit,
The conductivity type and second conductivity type thin film transistors are formed in the formation region of the clocked inverter circuit from the outer peripheral edge side of the substrate to the formation region side of the pixel matrix for each thin film transistor of the same conductivity type of the same clocked inverter circuit. One side of the thin film transistor formation areas formed in the thin film transistor formation areas arranged in four rows, in which thin film transistors of different conductivity types are formed, is close to each other, while the other end thereof is Active matrix panels characterized in that the sides are located in opposite directions. 【請求項２】 請求項１において、前記シフトレジスタ
の形成領域は、前記基板の外周縁側の第１のシフトレジ
スタ形成領域と前記画素マトリクスの形成領域側の第２
のシフトレジスタ形成領域とに分離されており、これら
のシフトレジスタ形成領域に、前記シフトレジスタは第
１および第２のシフトレジスタとして分割して形成され
ていることを特徴とするアクティブマトリクスパネル。2. The shift register formation region according to claim 1, wherein the shift register formation region is a first shift register formation region on the outer peripheral edge side of the substrate and a second shift register formation region on the pixel matrix formation region side.
An active matrix panel, wherein the shift register is divided into first and second shift registers in these shift register formation regions. 【請求項３】 請求項２において、前記シフトレジスタ
にクロック信号を供給するクロック信号線のうち、前記
第１のシフトレジスタ形成領域に形成された第１のシフ
トレジスタにクロック信号を供給する第１のクロック信
号線は、前記第１のシフトレジスタ形成領域に対して隣
接する位置に並列配置され、前記第２のシフトレジスタ
形成領域に形成された第２のシフトレジスタにクロック
信号を供給する第２のクロック信号線は、前記第２のシ
フトレジスタ形成領域に対して隣接する位置に並列配置
されていることを特徴とするアクティブマトリクスパネ
ル。3. The first shift register for supplying a clock signal to a first shift register formed in the first shift register formation region, of the clock signal lines for supplying a clock signal to the shift register. Second clock signal line is arranged in parallel at a position adjacent to the first shift register formation region, and supplies a clock signal to the second shift register formed in the second shift register formation region. 2. The active matrix panel according to claim 1, wherein the clock signal line is arranged in parallel at a position adjacent to the second shift register formation region. 【請求項４】 請求項３において、前記第１のクロック
信号線と前記第２のクロック信号線とは、対応する各シ
フトレジスタ形成領域に対して略等距離を隔てた位置に
配置されていることを特徴とするアクティブマトリクス
パネル。4. The third clock signal line according to claim 3, wherein the first clock signal line and the second clock signal line are arranged at positions substantially equidistant from the corresponding shift register forming regions. An active matrix panel characterized by the above. 【請求項５】 請求項３または請求項４において、前記
第１のクロック信号線は前記第１のシフトレジスタ形成
領域に対して前記基板の外周縁側に形成され、前記第２
のクロック信号線は前記第２のシフトレジスタ形成領域
に対して前記画素マトリクスの形成領域側に形成されて
いることを特徴とするアクティブマトリクスパネル。5. The third clock signal line according to claim 3, wherein the first clock signal line is formed on an outer peripheral edge side of the substrate with respect to the first shift register forming region,
The clock signal line is formed on the pixel matrix formation region side with respect to the second shift register formation region. 【請求項６】 請求項３ないし請求項５のいずれかの項
において、前記第１クロック信号線と前記第２のクロッ
ク信号線からは位相がずれた系列毎のクロック信号が供
給され、これらの系列毎のクロック信号に対応して、前
記第１および第２のシフトレジスタも系列化されている
ことを特徴とするアクティブマトリクスパネル。6. The clock signal according to claim 3, wherein the first clock signal line and the second clock signal line are supplied with clock signals for each series having a phase shift. An active matrix panel characterized in that the first and second shift registers are also grouped corresponding to a clock signal for each group. 【請求項７】 請求項３ないし請求項６のいずれかの項
において、前記第１および第２のクロック信号線のうち
の少なくとも一方側のクロック信号線は、位相がずれた
系列毎のクロック信号が供給される複数のクロック信号
線から構成され、これらの系列毎のクロック信号に対応
して、前記第１または第２のシフトレジスタの側も系列
化されていることを特徴とするアクティブマトリクスパ
ネル。7. The clock signal line according to claim 3, wherein the clock signal line on at least one side of the first and second clock signal lines is a clock signal for each series having a phase shift. , A plurality of clock signal lines supplied to the active matrix panel, and the first or second shift register side is also serialized corresponding to the clock signals of each series. .
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CN114141198A (en) * 2021-12-07 2022-03-04 合肥京东方卓印科技有限公司 Scanning driving circuit, maintenance method thereof and display device

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