JP2003258049A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 平面で細長い四角形となる半導体チップを製
造する際に、１枚の半導体ウェハから取得できる半導体
チップ数を向上させる。 【解決手段】 半導体チップ形成領域１Ａの短辺の延在
方向に対して平行な方向に延在するスクライブ領域ＳＣ
Ｔの幅を１枚の半導体ウェハ１から取得できる半導体チ
ップ数が減少しない程度に可能な限り広く設計し、半導
体チップ形成領域１Ａの長辺の延在方向に対して平行な
方向に延在するスクライブ領域ＳＣＹの幅は、半導体ウ
ェハ１を個々の半導体チップへ切断する工程時に半導体
チップ形成領域１Ａを切断してしまわない程度に狭く設
計する。
造する際に、１枚の半導体ウェハから取得できる半導体
チップ数を向上させる。 【解決手段】 半導体チップ形成領域１Ａの短辺の延在
方向に対して平行な方向に延在するスクライブ領域ＳＣ
Ｔの幅を１枚の半導体ウェハ１から取得できる半導体チ
ップ数が減少しない程度に可能な限り広く設計し、半導
体チップ形成領域１Ａの長辺の延在方向に対して平行な
方向に延在するスクライブ領域ＳＣＹの幅は、半導体ウ
ェハ１を個々の半導体チップへ切断する工程時に半導体
チップ形成領域１Ａを切断してしまわない程度に狭く設
計する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、半導体ウェハにおけるスクライブ領
域の設計方法およびそのスクライブ領域へのＴＥＧ（Te
st Element Group）を形成する配線の配置方法に適用し
て有効な技術に関するものである。
方法に関し、特に、半導体ウェハにおけるスクライブ領
域の設計方法およびそのスクライブ領域へのＴＥＧ（Te
st Element Group）を形成する配線の配置方法に適用し
て有効な技術に関するものである。
【０００２】
【従来の技術】半導体装置の製造工程において、半導体
ウェハの主面では、四角形状の複数の半導体チップ形成
領域がスクライブ領域（分割領域）を隔てて上下左右方
向に規則的に並んで配置される。また、スクライブ領域
には、製品評価用のＴＥＧを形成する配線や、マスクパ
ターンを正しく重ね合わせるためのアライメントマーク
が配置される。
ウェハの主面では、四角形状の複数の半導体チップ形成
領域がスクライブ領域（分割領域）を隔てて上下左右方
向に規則的に並んで配置される。また、スクライブ領域
には、製品評価用のＴＥＧを形成する配線や、マスクパ
ターンを正しく重ね合わせるためのアライメントマーク
が配置される。
【０００３】ここで、上記ＴＥＧについては、たとえば
１９９９年３月２０日、株式会社日刊工業新聞社発行、
半導体用語大辞典、ｐ１６２に記載がある。
１９９９年３月２０日、株式会社日刊工業新聞社発行、
半導体用語大辞典、ｐ１６２に記載がある。
【０００４】
【発明が解決しようとする課題】上記スクライブ領域の
幅は、縦方向および横方向で同一とされる場合が多い。
しかしながら、スクライブ領域の幅は、縦方向および横
方向で同一とする場合には以下のような課題があること
を本発明者らは見出した。
幅は、縦方向および横方向で同一とされる場合が多い。
しかしながら、スクライブ領域の幅は、縦方向および横
方向で同一とする場合には以下のような課題があること
を本発明者らは見出した。
【０００５】たとえば、ＬＣＤ（Liquid Crystal Displ
ay）ドライバとなる半導体チップにおいては、ＬＣＤの
水平方向または垂直方向の１列分の画素に相当する電極
を縦方向または横方向で１列に並べていることから、半
導体チップは細長い四角形となる。そのため、半導体チ
ップの短辺方向および長辺方向でスクライブ領域の幅を
同一とすると、短辺方向ではスクライブ領域の占める割
合が多くなり、半導体ウェハに無駄になってしまう領域
が多くなる課題があった。
ay）ドライバとなる半導体チップにおいては、ＬＣＤの
水平方向または垂直方向の１列分の画素に相当する電極
を縦方向または横方向で１列に並べていることから、半
導体チップは細長い四角形となる。そのため、半導体チ
ップの短辺方向および長辺方向でスクライブ領域の幅を
同一とすると、短辺方向ではスクライブ領域の占める割
合が多くなり、半導体ウェハに無駄になってしまう領域
が多くなる課題があった。
【０００６】また、本発明者らは、上記スクライブ領域
の幅を狭めることによって半導体チップの取得数を増加
させる技術を検討している。その中で、本発明者らは、
このスクライブ領域の幅を狭める技術においては、以下
のような課題が存在することを見出した。
の幅を狭めることによって半導体チップの取得数を増加
させる技術を検討している。その中で、本発明者らは、
このスクライブ領域の幅を狭める技術においては、以下
のような課題が存在することを見出した。
【０００７】すなわち、スクライブ領域には、ＴＥＧを
形成する配線およびアライメントマークが配置されるこ
とから、その幅を狭めることを図った場合、それら配線
およびアライメントマークの配置領域より狭めることが
できない課題があった。また、ダイシングにより個々の
半導体チップへと分割する際には、スクライブ領域に配
置された配線およびアライメントマークも切断されるこ
とから、それら配線およびアライメントマークの切り屑
が異物となって半導体チップに付着し、半導体装置の歩
留りを低下させてしまう課題があった。そのような切り
屑の発生を防ぐために、スクライブ領域の中心を避けて
ダイシングを行うと、所定の半導体チップ形成領域が削
られてしまい、半導体チップの取得数が減少してしまう
課題があった。
形成する配線およびアライメントマークが配置されるこ
とから、その幅を狭めることを図った場合、それら配線
およびアライメントマークの配置領域より狭めることが
できない課題があった。また、ダイシングにより個々の
半導体チップへと分割する際には、スクライブ領域に配
置された配線およびアライメントマークも切断されるこ
とから、それら配線およびアライメントマークの切り屑
が異物となって半導体チップに付着し、半導体装置の歩
留りを低下させてしまう課題があった。そのような切り
屑の発生を防ぐために、スクライブ領域の中心を避けて
ダイシングを行うと、所定の半導体チップ形成領域が削
られてしまい、半導体チップの取得数が減少してしまう
課題があった。
【０００８】本発明の目的は、半導体ウェハから細長い
四角形の半導体チップを製造する場合において、半導体
チップの取得数を増加できる技術を提供することにあ
る。
四角形の半導体チップを製造する場合において、半導体
チップの取得数を増加できる技術を提供することにあ
る。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１１】すなわち、本発明は、長辺および短辺から
なり半導体素子および前記半導体素子と電気的に接続す
る第１配線を有する複数のチップ形成領域、前記複数の
チップ形成領域を区画し前記短辺方向に延在する第１分
割領域、および前記複数のチップ形成領域を区画し前記
長辺方向に延在し前記第１分割領域より相対的に幅の狭
い第２分割領域とを有する半導体ウェハを用意する工程
と、前記第１分割領域を幅方向において配線形成領域と
切断領域とに分割する工程と、前記配線形成領域に第２
配線を形成した後、前記第２分割領域および前記切断領
域に沿って前記半導体ウェハを切断し、複数の半導体チ
ップを形成する工程とを含むものである。
なり半導体素子および前記半導体素子と電気的に接続す
る第１配線を有する複数のチップ形成領域、前記複数の
チップ形成領域を区画し前記短辺方向に延在する第１分
割領域、および前記複数のチップ形成領域を区画し前記
長辺方向に延在し前記第１分割領域より相対的に幅の狭
い第２分割領域とを有する半導体ウェハを用意する工程
と、前記第１分割領域を幅方向において配線形成領域と
切断領域とに分割する工程と、前記配線形成領域に第２
配線を形成した後、前記第２分割領域および前記切断領
域に沿って前記半導体ウェハを切断し、複数の半導体チ
ップを形成する工程とを含むものである。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００１３】本実施の形態の半導体装置は、たとえばＬ
ＣＤドライバであり、その製造方法を図１に示すフロー
チャートを用いて説明する。
ＣＤドライバであり、その製造方法を図１に示すフロー
チャートを用いて説明する。
【００１４】まず、本実施の形態のＬＣＤドライバを形
成する回路を設計する。次いで、半導体チップ形成領域
のレイアウトおよび前記回路を半導体チップ形成領域に
配置する際のレイアウトを設計する。また、半導体ウェ
ハを個々の半導体チップ形成領域に分割するスクライブ
領域のレイアウトを設計する。次に、これらのレイアウ
トを半導体ウェハへ転写するために用いるマスクを設計
する。その後、そのマスクを用いた半導体素子および配
線の形成工程（前工程）へと進む。
成する回路を設計する。次いで、半導体チップ形成領域
のレイアウトおよび前記回路を半導体チップ形成領域に
配置する際のレイアウトを設計する。また、半導体ウェ
ハを個々の半導体チップ形成領域に分割するスクライブ
領域のレイアウトを設計する。次に、これらのレイアウ
トを半導体ウェハへ転写するために用いるマスクを設計
する。その後、そのマスクを用いた半導体素子および配
線の形成工程（前工程）へと進む。
【００１５】図２は、半導体ウェハ１の主面（素子形成
面）上における半導体チップ形成領域１Ａおよびスクラ
イブ領域ＳＣＴ、ＳＣＹを示す平面図である。図２に示
すように、半導体チップ形成領域１Ａは平面で細長い四
角形となっており、長辺が半導体ウェハ１のオリエンテ
ーションフラットＯＦの延在方向に対して平行になり、
短辺がオリエンテーションフラットＯＦの延在方向に対
して垂直になるように配置されている。また、個々の半
導体チップ形成領域１Ａは、半導体チップ形成領域１Ａ
の短辺の延在方向に対して平行な方向に延在するスクラ
イブ領域（第１分割領域）ＳＣＴおよび半導体チップ形
成領域１Ａの長辺の延在方向に対して平行な方向に延在
するスクライブ領域（第２分割領域）ＳＣＹによって区
画されている。
面）上における半導体チップ形成領域１Ａおよびスクラ
イブ領域ＳＣＴ、ＳＣＹを示す平面図である。図２に示
すように、半導体チップ形成領域１Ａは平面で細長い四
角形となっており、長辺が半導体ウェハ１のオリエンテ
ーションフラットＯＦの延在方向に対して平行になり、
短辺がオリエンテーションフラットＯＦの延在方向に対
して垂直になるように配置されている。また、個々の半
導体チップ形成領域１Ａは、半導体チップ形成領域１Ａ
の短辺の延在方向に対して平行な方向に延在するスクラ
イブ領域（第１分割領域）ＳＣＴおよび半導体チップ形
成領域１Ａの長辺の延在方向に対して平行な方向に延在
するスクライブ領域（第２分割領域）ＳＣＹによって区
画されている。
【００１６】次に、上記前工程について図３〜図８を用
いて説明する。
いて説明する。
【００１７】まず、図３に示すように、たとえば単結晶
シリコンからなる半導体ウェハ１を熱処理して、その主
面に薄い酸化シリコン膜（パッド酸化膜）を形成する。
次いでこの酸化シリコン膜の上に窒化シリコン膜をＣＶ
Ｄ（Chemical Vapor Deposition）法で堆積した後、フ
ォトレジスト膜をマスクにしたドライエッチングで素子
分離領域の窒化シリコン膜と酸化シリコン膜とを除去す
る。酸化シリコン膜は、後の工程で素子分離溝の内部に
埋め込まれる酸化シリコン膜をデンシファイ（焼き締
め）するときなどに半導体ウェハ１に加わるストレスを
緩和する目的で形成される。また、窒化シリコン膜は酸
化されにくい性質を持つので、その下部（活性領域）の
半導体ウェハ１の表面の酸化を防止するマスクとして利
用される。
シリコンからなる半導体ウェハ１を熱処理して、その主
面に薄い酸化シリコン膜（パッド酸化膜）を形成する。
次いでこの酸化シリコン膜の上に窒化シリコン膜をＣＶ
Ｄ（Chemical Vapor Deposition）法で堆積した後、フ
ォトレジスト膜をマスクにしたドライエッチングで素子
分離領域の窒化シリコン膜と酸化シリコン膜とを除去す
る。酸化シリコン膜は、後の工程で素子分離溝の内部に
埋め込まれる酸化シリコン膜をデンシファイ（焼き締
め）するときなどに半導体ウェハ１に加わるストレスを
緩和する目的で形成される。また、窒化シリコン膜は酸
化されにくい性質を持つので、その下部（活性領域）の
半導体ウェハ１の表面の酸化を防止するマスクとして利
用される。
【００１８】続いて、ＣＶＤ法にて半導ウェハ１上に酸
化シリコン膜２を堆積した後、この酸化シリコン膜２の
膜質を改善するために、半導体ウェハ１を熱処理して酸
化シリコン膜２をデンシファイ（焼き締め）する。その
後、窒化シリコン膜をストッパに用いた化学的機械研磨
（Chemical Mechanical Polishing；ＣＭＰ）法でその
酸化シリコン膜２を研磨して溝の内部に残すことによ
り、表面が平坦化された素子分離溝３を形成する。次い
で、熱リン酸を用いたウェットエッチングで半導体ウェ
ハ１の活性領域上に残った窒化シリコン膜を除去した
後、半導体ウェハ１にｐ型の導電型を有する不純物イオ
ン（たとえばＢ（ホウ素））をイオン注入してｐ型ウェ
ル４を形成する。
化シリコン膜２を堆積した後、この酸化シリコン膜２の
膜質を改善するために、半導体ウェハ１を熱処理して酸
化シリコン膜２をデンシファイ（焼き締め）する。その
後、窒化シリコン膜をストッパに用いた化学的機械研磨
（Chemical Mechanical Polishing；ＣＭＰ）法でその
酸化シリコン膜２を研磨して溝の内部に残すことによ
り、表面が平坦化された素子分離溝３を形成する。次い
で、熱リン酸を用いたウェットエッチングで半導体ウェ
ハ１の活性領域上に残った窒化シリコン膜を除去した
後、半導体ウェハ１にｐ型の導電型を有する不純物イオ
ン（たとえばＢ（ホウ素））をイオン注入してｐ型ウェ
ル４を形成する。
【００１９】次に、図４に示すように、半導体ウェハ１
を熱処理することによって、ｐ型ウェル４の表面に清浄
なゲート酸化膜５を形成する。続いて、たとえばＣＶＤ
法により半導体ウェハ１の主面上に多結晶シリコン膜
６、ＷＳｉx（タングステンシリサイド）膜７および酸
化シリコン膜８を順次下層より堆積する。続いて、フォ
トリソグラフィ技術によりパターニングされたフォトレ
ジスト膜（図示は省略）をマスクとしたドライエッチン
グにより酸化シリコン膜８、ＷＳｉx膜７、多結晶シリ
コン膜６およびゲート酸化膜５をパターニングすること
により、ＷＳｉx膜７および多結晶シリコン膜６からな
るゲート電極９を形成する。
を熱処理することによって、ｐ型ウェル４の表面に清浄
なゲート酸化膜５を形成する。続いて、たとえばＣＶＤ
法により半導体ウェハ１の主面上に多結晶シリコン膜
６、ＷＳｉx（タングステンシリサイド）膜７および酸
化シリコン膜８を順次下層より堆積する。続いて、フォ
トリソグラフィ技術によりパターニングされたフォトレ
ジスト膜（図示は省略）をマスクとしたドライエッチン
グにより酸化シリコン膜８、ＷＳｉx膜７、多結晶シリ
コン膜６およびゲート酸化膜５をパターニングすること
により、ＷＳｉx膜７および多結晶シリコン膜６からな
るゲート電極９を形成する。
【００２０】次に、上記ゲート電極９の形成に用いたフ
ォトレジスト膜を除去した後、図５に示すように、ゲー
ト電極９をマスクとしてｐ型ウェル４にｎ型の導電型を
有する不純物、たとえばＡｓ（ヒ素）をイオン注入する
ことによりｎ-型半導体領域１０を形成する。
ォトレジスト膜を除去した後、図５に示すように、ゲー
ト電極９をマスクとしてｐ型ウェル４にｎ型の導電型を
有する不純物、たとえばＡｓ（ヒ素）をイオン注入する
ことによりｎ-型半導体領域１０を形成する。
【００２１】次に、図６に示すように、たとえばＣＶＤ
法により半導体ウェハ１上に酸化シリコン膜を堆積した
後、その酸化シリコン膜をＲＩＥ（Reactive Ion Etchi
ng）法により異方的にエッチングすることによって、ゲ
ート電極９の側壁にサイドウォールスペーサ１１を形成
する。続いて、ゲート電極９およびサイドウォールスペ
ーサ１１をマスクとしてｐ型ウェル４にｎ型の導電型を
有する不純物、たとえばＡｓをイオン注入することによ
り、ｎ+型半導体領域１２を形成する。ここまでの工程
により、ｎチャネル型ＭＩＳＦＥＴ（半導体素子）Ｑｎ
を形成することができる。
法により半導体ウェハ１上に酸化シリコン膜を堆積した
後、その酸化シリコン膜をＲＩＥ（Reactive Ion Etchi
ng）法により異方的にエッチングすることによって、ゲ
ート電極９の側壁にサイドウォールスペーサ１１を形成
する。続いて、ゲート電極９およびサイドウォールスペ
ーサ１１をマスクとしてｐ型ウェル４にｎ型の導電型を
有する不純物、たとえばＡｓをイオン注入することによ
り、ｎ+型半導体領域１２を形成する。ここまでの工程
により、ｎチャネル型ＭＩＳＦＥＴ（半導体素子）Ｑｎ
を形成することができる。
【００２２】次に、図７に示すように、ｎチャネル型Ｍ
ＩＳＦＥＴＱｎの上部に層間絶縁膜１３を形成し、続い
てフォトレジスト膜をマスクにして層間絶縁膜１３をド
ライエッチングすることにより、ｎ+型半導体領域１２
の上部にスルーホール１４を形成した後、層間絶縁膜１
３の上部に配線（第１配線）１５を形成する。配線１５
は、たとえば層間絶縁膜１３の上部にスパッタリング法
にてＷあるいはＡｌ合金などのメタル膜を堆積した後、
フォトレジスト膜をマスクにしたドライエッチングでこ
のメタル膜をパターニングすることによって形成するこ
とができる。なお、上記層間絶縁膜１３、スルーホール
１４および配線１５を形成する工程を複数回繰り返すこ
とによって、多層に配線を形成してもよい。
ＩＳＦＥＴＱｎの上部に層間絶縁膜１３を形成し、続い
てフォトレジスト膜をマスクにして層間絶縁膜１３をド
ライエッチングすることにより、ｎ+型半導体領域１２
の上部にスルーホール１４を形成した後、層間絶縁膜１
３の上部に配線（第１配線）１５を形成する。配線１５
は、たとえば層間絶縁膜１３の上部にスパッタリング法
にてＷあるいはＡｌ合金などのメタル膜を堆積した後、
フォトレジスト膜をマスクにしたドライエッチングでこ
のメタル膜をパターニングすることによって形成するこ
とができる。なお、上記層間絶縁膜１３、スルーホール
１４および配線１５を形成する工程を複数回繰り返すこ
とによって、多層に配線を形成してもよい。
【００２３】ここで、図８に示すように、上記配線１５
を形成する工程においては、スクライブ領域にＴＥＧ用
の配線（第２配線）１５Ａおよびマスクパターンを正し
く重ね合わせるためのアライメントマーク（図示は省
略）も形成される。本実施の形態において、スクライブ
領域ＳＣＴの幅は、１枚の半導体ウェハ１から取得でき
る半導体チップ数が減少しない程度に可能な限り広く設
計し、スクライブ領域ＳＣＹの幅は、半導体ウェハ１を
個々の半導体チップへ切断する工程時に半導体チップ形
成領域１Ａを切断してしまわない程度に狭く設計する。
また、上記配線１５Ａおよびアライメントマークはスク
ライブ領域ＳＣＹに配置せず、スクライブ領域ＳＣＴに
配置する。それにより、上記図２に示したように、半導
体チップ形成領域１Ａの長辺の延在方向に対して平行な
方向に延在するスクライブ領域ＳＣＹの本数は、半導体
チップ形成領域１Ａの短辺の延在方向に対して平行な方
向に延在するスクライブ領域ＳＣＴの本数よりも多くな
っていることから、半導体チップ形成領域１Ａの短辺の
延在方向において、さらに半導体チップ形成領域１Ａを
配置することが可能となる。すなわち、１枚の半導体ウ
ェハ１から取得できる半導体チップ数を増加することが
可能となる。さらに、スクライブ領域ＳＣＴの幅が広が
ることにより、配線１５Ａおよびアライメントマークを
余裕を持って配置することが可能となる。
を形成する工程においては、スクライブ領域にＴＥＧ用
の配線（第２配線）１５Ａおよびマスクパターンを正し
く重ね合わせるためのアライメントマーク（図示は省
略）も形成される。本実施の形態において、スクライブ
領域ＳＣＴの幅は、１枚の半導体ウェハ１から取得でき
る半導体チップ数が減少しない程度に可能な限り広く設
計し、スクライブ領域ＳＣＹの幅は、半導体ウェハ１を
個々の半導体チップへ切断する工程時に半導体チップ形
成領域１Ａを切断してしまわない程度に狭く設計する。
また、上記配線１５Ａおよびアライメントマークはスク
ライブ領域ＳＣＹに配置せず、スクライブ領域ＳＣＴに
配置する。それにより、上記図２に示したように、半導
体チップ形成領域１Ａの長辺の延在方向に対して平行な
方向に延在するスクライブ領域ＳＣＹの本数は、半導体
チップ形成領域１Ａの短辺の延在方向に対して平行な方
向に延在するスクライブ領域ＳＣＴの本数よりも多くな
っていることから、半導体チップ形成領域１Ａの短辺の
延在方向において、さらに半導体チップ形成領域１Ａを
配置することが可能となる。すなわち、１枚の半導体ウ
ェハ１から取得できる半導体チップ数を増加することが
可能となる。さらに、スクライブ領域ＳＣＴの幅が広が
ることにより、配線１５Ａおよびアライメントマークを
余裕を持って配置することが可能となる。
【００２４】また、本実施の形態においては、スクライ
ブ領域ＳＣＴは配線１５Ａが配置される配線形成領域Ｓ
ＣＴ１と後の工程で半導体ウェハ１を切断するための切
断領域ＳＣＴ２とに分割し、配線形成領域ＳＣＴ１に上
記配線１５Ａおよびアライメントマークを配置する。半
導体ウェハ１を個々の半導体チップへと切断する際に
は、切断領域ＳＣＴ２に沿って切断し、スクライブ領域
ＳＣＴをその幅方向における中心を通らないように切断
する。それにより、その切断工程によって、配線１５Ａ
およびアライメントマークの切り屑が発生してしまうこ
とを防ぐことができる。その結果、配線１５Ａおよびア
ライメントマークの切り屑が異物となって半導体チップ
に付着し、半導体チップの歩留りを低下させてしまうこ
とを防ぐことができる。
ブ領域ＳＣＴは配線１５Ａが配置される配線形成領域Ｓ
ＣＴ１と後の工程で半導体ウェハ１を切断するための切
断領域ＳＣＴ２とに分割し、配線形成領域ＳＣＴ１に上
記配線１５Ａおよびアライメントマークを配置する。半
導体ウェハ１を個々の半導体チップへと切断する際に
は、切断領域ＳＣＴ２に沿って切断し、スクライブ領域
ＳＣＴをその幅方向における中心を通らないように切断
する。それにより、その切断工程によって、配線１５Ａ
およびアライメントマークの切り屑が発生してしまうこ
とを防ぐことができる。その結果、配線１５Ａおよびア
ライメントマークの切り屑が異物となって半導体チップ
に付着し、半導体チップの歩留りを低下させてしまうこ
とを防ぐことができる。
【００２５】上記配線１５、１５Ａを形成した後、半導
体ウェハ１をスクライブ領域ＳＣＹおよび切断領域ＳＣ
Ｔ２に沿ってダイシングし、個々の半導体チップへと分
割して本実施の形態の半導体装置を製造する。なお、図
８中においてハッチングを付した領域は、実際にダイシ
ングされた領域を示すものである。
体ウェハ１をスクライブ領域ＳＣＹおよび切断領域ＳＣ
Ｔ２に沿ってダイシングし、個々の半導体チップへと分
割して本実施の形態の半導体装置を製造する。なお、図
８中においてハッチングを付した領域は、実際にダイシ
ングされた領域を示すものである。
【００２６】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【００２７】たとえば、前記実施の形態においては、半
導体チップ形成領域を長辺が半導体ウェハのオリエンテ
ーションフラットの延在方向に対して平行になり、短辺
がオリエンテーションフラットの延在方向に対して垂直
になるように配置する場合について例示したが、半導体
チップ形成領域を長辺が半導体ウェハのオリエンテーシ
ョンフラットの延在方向に対して垂直になり、短辺がオ
リエンテーションフラットの延在方向に対して平行にな
るように配置してもよい。その場合においても、半導体
チップ形成領域の短辺の延在方向に対して平行な方向に
延在するスクライブ領域の幅は、１枚の半導体ウェハか
ら取得できる半導体チップ数が減少しない程度に可能な
限り広く設計し、半導体チップ形成領域の長辺の延在方
向に対して平行な方向に延在するスクライブ領域の幅
は、半導体ウェハを個々の半導体チップへ切断する工程
時に半導体チップ形成領域を切断してしまわない程度に
狭く設計するものである。
導体チップ形成領域を長辺が半導体ウェハのオリエンテ
ーションフラットの延在方向に対して平行になり、短辺
がオリエンテーションフラットの延在方向に対して垂直
になるように配置する場合について例示したが、半導体
チップ形成領域を長辺が半導体ウェハのオリエンテーシ
ョンフラットの延在方向に対して垂直になり、短辺がオ
リエンテーションフラットの延在方向に対して平行にな
るように配置してもよい。その場合においても、半導体
チップ形成領域の短辺の延在方向に対して平行な方向に
延在するスクライブ領域の幅は、１枚の半導体ウェハか
ら取得できる半導体チップ数が減少しない程度に可能な
限り広く設計し、半導体チップ形成領域の長辺の延在方
向に対して平行な方向に延在するスクライブ領域の幅
は、半導体ウェハを個々の半導体チップへ切断する工程
時に半導体チップ形成領域を切断してしまわない程度に
狭く設計するものである。
【００２８】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下の通りである。 （１）平面で細長い四角形となる半導体チップを形成す
る際に、半導体チップ形成領域の短辺の延在方向に対し
て平行な方向に延在するスクライブ領域（第１分割領
域）の幅を１枚の半導体ウェハから取得できる半導体チ
ップ数が減少しない程度に可能な限り広く設計し、半導
体チップ形成領域の長辺の延在方向に対して平行な方向
に延在するスクライブ領域（第２分割領域）の幅を半導
体ウェハを個々の半導体チップへ切断する工程時に支障
が出ない程度に狭く設計するので、半導体チップ形成領
域の短辺の延在方向において、さらに半導体チップ形成
領域を配置することができる。すなわち、１枚の半導体
ウェハから取得できる半導体チップ数を増加することが
できる。 （２）平面で細長い四角形となる半導体チップを形成す
る際に、半導体チップ形成領域の短辺の延在方向に対し
て平行な方向に延在するスクライブ領域（第１分割領
域）をＴＥＧ用の配線が配置される配線形成領域と半導
体ウェハを切断するための切断領域とに分割し、前記配
線形成領域にＴＥＧ用の配線（第２配線）を配置するの
で、半導体ウェハを切断する工程において前記ＴＥＧ用
の配線の切り屑が発生してしまうことを防ぐことができ
る。すなわち、ＴＥＧ用の配線の切り屑が異物となって
半導体チップに付着し、半導体チップの歩留りを低下さ
せてしまうことを防ぐことができる。
表的なものによって得られる効果を簡単に説明すれば以
下の通りである。 （１）平面で細長い四角形となる半導体チップを形成す
る際に、半導体チップ形成領域の短辺の延在方向に対し
て平行な方向に延在するスクライブ領域（第１分割領
域）の幅を１枚の半導体ウェハから取得できる半導体チ
ップ数が減少しない程度に可能な限り広く設計し、半導
体チップ形成領域の長辺の延在方向に対して平行な方向
に延在するスクライブ領域（第２分割領域）の幅を半導
体ウェハを個々の半導体チップへ切断する工程時に支障
が出ない程度に狭く設計するので、半導体チップ形成領
域の短辺の延在方向において、さらに半導体チップ形成
領域を配置することができる。すなわち、１枚の半導体
ウェハから取得できる半導体チップ数を増加することが
できる。 （２）平面で細長い四角形となる半導体チップを形成す
る際に、半導体チップ形成領域の短辺の延在方向に対し
て平行な方向に延在するスクライブ領域（第１分割領
域）をＴＥＧ用の配線が配置される配線形成領域と半導
体ウェハを切断するための切断領域とに分割し、前記配
線形成領域にＴＥＧ用の配線（第２配線）を配置するの
で、半導体ウェハを切断する工程において前記ＴＥＧ用
の配線の切り屑が発生してしまうことを防ぐことができ
る。すなわち、ＴＥＧ用の配線の切り屑が異物となって
半導体チップに付着し、半導体チップの歩留りを低下さ
せてしまうことを防ぐことができる。
【図１】本発明の一実施の形態である半導体装置の製造
工程を示す説明図である。
工程を示す説明図である。
【図２】半発明の一実施の形態である半導体装置の製造
工程中における半導体チップ形成領域およびスクライブ
領域のレイアウトを説明する平面図である。
工程中における半導体チップ形成領域およびスクライブ
領域のレイアウトを説明する平面図である。
【図３】本発明の一実施の形態である半導体装置の製造
方法を説明する要部断面図である。
方法を説明する要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面
図である。
図である。
【図５】図４に続く半導体装置の製造工程中の要部断面
図である。
図である。
【図６】図５に続く半導体装置の製造工程中の要部断面
図である。
図である。
【図７】図６に続く半導体装置の製造工程中の要部断面
図である。
図である。
【図８】本発明の一実施の形態である半導体装置の製造
工程中の要部平面図である。
工程中の要部平面図である。
１ 半導体ウェハ
１Ａ 半導体チップ形成領域
２ 酸化シリコン膜
３ 素子分離溝
４ ｐ型ウェル
５ ゲート酸化膜
６ 多結晶シリコン膜
７ ＷＳｉx膜
８ 酸化シリコン膜
９ ゲート電極
１０ ｎ-型半導体領域
１１ サイドウォールスペーサ
１２ ｎ+型半導体領域
１３ 層間絶縁膜
１４ スルーホール
１５ 配線（第１配線）
１５Ａ 配線（第２配線）
ＯＦ オリエンテーションフラット
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ（半導体素子）
ＳＣＴ スクライブ領域（第１分割領域）
ＳＣＴ１ 配線形成領域
ＳＣＴ２ 切断領域
ＳＣＹ スクライブ領域（第２分割領域）
Claims (3)
- 【請求項１】 （ａ）長辺および短辺からなり半導体素
子および前記半導体素子と電気的に接続する第１配線を
有する複数のチップ形成領域と、前記複数のチップ形成
領域を区画し前記短辺方向に延在する第１分割領域と、
前記複数のチップ形成領域を区画し前記長辺方向に延在
し前記第１分割領域より相対的に幅の狭い第２分割領域
とを有する半導体ウェハを用意する工程、（ｂ）前記第
１分割領域を幅方向において配線形成領域と切断領域と
に分割する工程、（ｃ）前記配線形成領域に第２配線を
形成する工程、（ｄ）前記（ｃ）工程後、前記第２分割
領域および前記切断領域に沿って前記半導体ウェハを切
断し、複数の半導体チップを形成する工程、を含むこと
を特徴とする半導体装置の製造方法。 - 【請求項２】 （ａ）長辺および短辺からなり半導体素
子および前記半導体素子と電気的に接続する第１配線を
有する複数のチップ形成領域と、前記複数のチップ形成
領域を区画し前記短辺方向に延在する第１分割領域と、
前記複数のチップ形成領域を区画し前記長辺方向に延在
し前記第１分割領域より相対的に幅の狭い第２分割領域
とを有する半導体ウェハを用意する工程、（ｂ）前記第
１分割領域を幅方向において配線形成領域と切断領域と
に分割する工程、（ｃ）前記配線形成領域に第２配線を
形成する工程、（ｄ）前記（ｃ）工程後、前記第２分割
領域および前記切断領域に沿って前記半導体ウェハを切
断し、複数の半導体チップを形成する工程、を含み、前
記切断領域は、前記第１分割領域の幅方向の中心を含ま
ないことを特徴とする半導体装置の製造方法。 - 【請求項３】 （ａ）長辺および短辺からなり半導体素
子および前記半導体素子と電気的に接続する第１配線を
有する複数のチップ形成領域と、前記複数のチップ形成
領域を区画し前記短辺方向に延在する第１分割領域と、
前記複数のチップ形成領域を区画し前記長辺方向に延在
し前記第１分割領域より相対的に幅の狭い第２分割領域
とを有する半導体ウェハを用意する工程、（ｂ）前記第
１分割領域を幅方向において配線形成領域と切断領域と
に分割する工程、（ｃ）前記配線形成領域に前記半導体
素子および前記第１配線の評価用の第２配線を形成する
工程、（ｄ）前記（ｃ）工程後、前記第２分割領域およ
び前記切断領域に沿って前記半導体ウェハを切断し、複
数の半導体チップを形成する工程、を含むことを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002061327A JP2003258049A (ja) | 2002-03-07 | 2002-03-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002061327A JP2003258049A (ja) | 2002-03-07 | 2002-03-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003258049A true JP2003258049A (ja) | 2003-09-12 |
Family
ID=28670281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002061327A Pending JP2003258049A (ja) | 2002-03-07 | 2002-03-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003258049A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007214243A (ja) * | 2006-02-08 | 2007-08-23 | Renesas Technology Corp | 半導体装置の製造方法 |
| US7612419B2 (en) | 2004-03-26 | 2009-11-03 | Nec Electronics Corporation | Wafer, semiconductor chip, and semiconductor device |
| JP2011029498A (ja) * | 2009-07-28 | 2011-02-10 | Renesas Electronics Corp | 半導体装置の製造方法 |
| CN108933103A (zh) * | 2018-07-11 | 2018-12-04 | 宁波芯健半导体有限公司 | 一种超小尺寸芯片切割工艺 |
-
2002
- 2002-03-07 JP JP2002061327A patent/JP2003258049A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7612419B2 (en) | 2004-03-26 | 2009-11-03 | Nec Electronics Corporation | Wafer, semiconductor chip, and semiconductor device |
| JP2007214243A (ja) * | 2006-02-08 | 2007-08-23 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2011029498A (ja) * | 2009-07-28 | 2011-02-10 | Renesas Electronics Corp | 半導体装置の製造方法 |
| CN108933103A (zh) * | 2018-07-11 | 2018-12-04 | 宁波芯健半导体有限公司 | 一种超小尺寸芯片切割工艺 |
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