JP2003249826A - 差動回路及び増幅回路及びそれを用いた表示装置 - Google Patents

Abstract

(57)【要約】 【課題】振幅差偏差が小さく、フルレンジ駆動が可能
で、消費電力も小さい差動回路及び増幅回路の提供。 【解決手段】ｐ型のトランジス対１０１、１０２と、ｎ
型のトランジスタ対１０３、１０４とを含み、トランジ
スタ対１０１、１０２の共通接続されたソースと電源Ｖ
ＤＤ間には、電流源１０５とスイッチ１１１とが並列に
接続されており、トランジスタ対１０３、１０４の共通
接続されたソースと電源ＶＳＳ間には、電流源１０６と
スイッチ１２０とが並列に接続されており、それぞれの
トランジスタ対を、差動入力電圧を受ける差動対と、前
記差動対の負荷となるカレントミラー対とに切替え自在
とする接続切替手段（スイッチ１１２〜１１９）を備
え、前記２つのトランジスタ対のうち一方が差動対とな
るときに、他方がカレントミラー対となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、差動回路及び増幅
回路及びそれを用いた表示装置に関する。

【０００２】

【従来の技術】高電位側と低電位側のフルレンジ駆動の
ために、充電用アンプと放電用アンプの２つのアンプを
切り替えて駆動する駆動回路が知られている。しかしな
がら、この種の駆動回路を、液晶表示装置の駆動回路に
用いた場合、トランジスタ特性のばらつき等により、２
つのアンプそれぞれで出力偏差が生じる。このため、同
一階調の正極性と負極性の電圧振幅差の各出力間のばら
つき（振幅差偏差）が大きく、画質が低下する場合があ
った。なお、振幅差偏差とは、多出力の液晶駆動回路の
性能指標の１つであり、同一階調の正極性と負極性の電
圧振幅差の各出力間の偏差を意味する。各出力間の振幅
差偏差が小さいほど高画質となる。以下、充電用アンプ
と放電用アンプの２つのアンプを切り替えて駆動する構
成の従来の駆動回路について説明する。

【０００３】図１５は、充電用アンプと放電用アンプの
２つのアンプ（増幅回路）を備えた従来の駆動回路の構
成の一例を示す図である。すなわち、図１５には、ボル
テージフォロワ回路９１０と、ボルテージフォロワ回路
９２０を組み合わせた駆動回路が示されている。

【０００４】ボルテージフォロワ回路９１０は、ソース
が共通接続され、定電流源９１５とスイッチ９５１を介
して低位側電源（グランド電位）ＶＳＳに接続され、そ
れぞれのゲートに、入力端子電圧Ｖｉｎと出力端子電圧
Ｖｏｕｔとを差動入力し、差動対をなすｎチャネルトラ
ンジスタ９１３、９１４と、ソースがそれぞれ高位側電
源ＶＤＤに接続され、ゲートが共通接続され、それぞれ
のドレインがｎチャネルトランジスタ９１３、９１４の
ドレインにそれぞれ接続されているｐチャネルトランジ
スタ９１１、９１２を備えている。ｐチャネルトランジ
スタ９１２のドレインとソースは互いに接続されてお
り、ｐチャネルトランジスタ９１１、９１２は、カレン
トミラー回路を構成し、差動対の能動負荷として機能す
る。さらに、ｐチャネルトランジスタ９１１のドレイン
とｎチャネルトランジスタ９１３のドレインの接続点
（差動対の出力端）にゲートが接続され、ソースがスイ
ッチ９５２を介して高位側電源ＶＤＤに接続されている
ｐチャネルトランジスタ９１６を備えている。そして、
ｐチャネルトランジスタ９１６のドレインと出力端子と
の接続点と低位側電源ＶＳＳ間には定電流９１７とスイ
ッチ９５３とが直列形態に接続されている。

【０００５】ボルテージフォロワ回路９２０は、ソース
が共通接続され、定電流源９２５とスイッチ９６１を介
して高位側電源ＶＤＤに接続され、それぞれのゲートに
入力端子電圧Ｖｉｎと出力端子電圧Ｖｏｕｔを差動入力
し、差動対をなすｐチャネルトランジスタ９２３、９２
４と、ソースがそれぞれ低位側電源ＶＳＳに接続され、
ゲートが共通接続され、ドレインがｐチャネルトランジ
スタ９２３、９２４のドレインにそれぞれ接続されてい
るｎチャネルトランジスタ９２１、９２２を備えてい
る。ｎチャネルトランジスタ９２２のドレインとソース
は互いに接続され、ｎチャネルトランジスタ９２１、９
２２は、カレントミラー回路を構成し差動対の能動負荷
として機能する。さらに、ｎチャネルトランジスタ９２
１のドレインとｐチャネルトランジスタ９２３のドレイ
ンの接続点にゲートが接続され、ソースがスイッチ９６
２を介して低位側電源ＶＳＳに接続されているｎチャネ
ルトランジスタ９２６を備え、ｎチャネルトランジスタ
９２６のドレインと出力端子との接続点と高位側電源Ｖ
ＤＤ間には、定電流９２７とスイッチ９６３とが直列形
態に接続されている。

【０００６】回路９１０、９２０において、入力端子電
圧Ｖｉｎが差動回路の非反転入力端子（トランジスタ９
１３、９２３のゲート）に入力され、出力端子電圧Ｖｏ
ｕｔが差動回路の反転入力端子（トランジスタ９１４、
９２４のゲート）に入力されており、ボルテージフォロ
ワを構成している。

【０００７】ボルテージフォロワ回路９１０と９２０に
おけるスイッチ９５１、９５２、９５３、およびスイッ
チ９６１、９６２、９６３は、それぞれボルテージフォ
ロワ回路９１０、９２０の動作を制御するスイッチであ
る。

【０００８】ボルテージフォロワ回路９１０において、
出力端子Ｖｏｕｔの放電作用は、電流源９１７により一
定の放電能力となっているが、出力端子Ｖｏｕｔの充電
作用は、ｐチャネルトランジスタ９１６により高速充電
が可能である。

【０００９】一方、ボルテージフォロワ回路９２０にお
いて、出力端子Ｖｏｕｔの充電作用は、電流源９２７に
より一定の充電能力となっているが、出力端子Ｖｏｕｔ
の放電作用はｎチャネルトランジスタ９２６により高速
放電が可能である。

【００１０】したがって、駆動回路の出力端子に接続さ
れた負荷を、基準レベルに対して、高電位レベルへ駆動
するときには、スイッチ９５１、９５２、及び９５３を
オンとして、ボルテージフォロワ回路９１０を活性化
（動作）させ、低電位レベルへ駆動するときには、スイ
ッチ９６１、９６２、９６３をオンとして、ボルテージ
フォロワ回路９２０を活性化（動作）させることによ
り、高速駆動を実現することができる。

【００１１】また、ボルテージフォロワ回路９１０、９
２０は、それぞれ、トランジスタ９１３、９２３がオフ
するような入力電圧Ｖｉｎに対しては動作しないため、
それぞれ単独では、フルレンジ駆動（電源電圧範囲内の
全領域の駆動）はできない。そこで、２つのボルテージ
フォロワ回路９１０、９２０のそれぞれを切り替えて駆
動することにより、フルレンジ駆動が可能である。

【００１２】しかしながら、２つのボルテージフォロワ
回路９１０、９２０は、それぞれ製造プロセスに起因す
る素子特性のばらつきにより出力オフセットを生じる。

【００１３】出力オフセットの主な要因は、ボルテージ
フォロワ回路を構成する差動回路の差動対や、カレント
ミラー回路のペアトランジスタ同士の特性のずれによっ
て生じる場合が多い。

【００１４】そして、トランジスタの特性のずれは任意
に生じるため、２つのボルテージフォロワ回路９１０、
９２０の出力オフセットは個別に生じる。そのため、図
１５の駆動回路は、２つのボルテージフォロワ回路９１
０、９２０を切り替えて駆動したときにオフセットが大
きく変化する、という問題が生じる。

【００１５】特に、液晶表示装置の階調電圧の増幅用ア
ンプなどは、液晶の特性に合わせて設けられた階調レベ
ルの電圧間隔を保つことが階調表示を行うために重要で
ある。このため、このような増幅用アンプ（駆動回路）
には、出力オフセットが階調によって余り変化しない、
すなわち出力オフセットの階調間の偏差が十分小さいこ
とが求められている。

【００１６】しかしながら、図１５に示した駆動回路
を、液晶表示装置の階調電圧の増幅用アンプとして用い
ると、２つのボルテージフォロワ回路９１０、９２０を
切り替えて駆動したときに、出力オフセットが大きく変
化し、階調レベルの電圧間隔を十分保てない場合があ
る、という問題が生じる。

【００１７】上記問題点について、図１６を参照して更
に詳しく説明する。図１６は、基準レベルに対して、高
電位側の高位レベルＶＬ１と低電位側の低位レベルＶＬ
２を、図１５の駆動回路で駆動した場合の期待値と、オ
フセットを含む出力値を示した図である。高位レベルＶ
Ｌ１は、ボルテージフォロワ回路９１０で駆動し、低位
レベルＶＬ２はボルテージフォロワ回路９２０で駆動す
るものとし、それぞれのオフセットは、±ΔＶＬ１、±
ΔＶＬ２とする。そして、階調レベルの電圧間隔が保た
れるかは、２つの階調レベルの振幅差偏差が十分小さい
か否かによって判断することができる。

【００１８】図１６より、２つの電圧レベルＶＬ１、Ｖ
Ｌ２の振幅差偏差は、最大振幅差が ｛（VL1＋ΔVL1）−（VL2−ΔVL2）｝ …(1) であり、最小振幅差が、 ｛（VL1−ΔVL1）−（VL2＋ΔVL2）｝ …(2) である。

【００１９】したがって、振幅差偏差の最大値は、両者
の差（式（１）と（２）の差）から次式（３）で与えら
れる。 ｛２×（ΔVL1＋ΔVL2）｝ …(3)

【００２０】すなわち、図１５の駆動回路において、２
つのボルテージフォロワ回路９１０、９２０を切り替え
て駆動したときの振幅差偏差は、それぞれのボルテージ
フォロワ回路のオフセットの絶対値の和の２倍の偏差を
取り得る場合があることを示している。

【００２１】

【発明が解決しようとする課題】したがって、本発明が
解決しようとする課題は、振幅差偏差を小さくしなが
ら、フルレンジ駆動が可能であり、消費電力を縮減可能
とした差動回路及び増幅回路を提供することにある。

【００２２】また本発明が解決しようとする課題は、上
記回路を表示装置のデータ線駆動回路に用いることによ
り、画質を向上させる表示装置を提供することにある。

【００２３】

【課題を解決するための手段】上記課題あるいは他の課
題の少なくとも１つを解決する本発明に係る差動回路
は、第１のトランジスタ対と、前記第１のトランジスタ
対とは導電型の異なる第２のトランジスタ対と、を含
み、前記第１のトランジスタ対の出力対は、前記第２の
トランジスタ対の出力対にそれぞれ接続されており、前
記第１のトランジスタ対の共通テールと第１の電源との
間には電流源とスイッチとが並列に接続されており、前
記第２のトランジスタ対の共通テールと第２の電源との
間には電流源とスイッチとが並列に接続されており、そ
れぞれのトランジスタ対を、入力対から差動入力電圧を
受ける差動対と、入力対同士が接続され一方のトランジ
スタがダイオード接続され前記差動対の負荷となるカレ
ントミラー回路と、に切替え自在とする接続切替手段を
備え、前記第１と第２のトランジスタ対のうち一方のト
ランジスタ対が差動対とされるときに、他方のトランジ
スタ対はカレントミラー回路とされる。

【００２４】本発明の他のアスペクトに係る差動回路
は、第１導電型の第１のトランジスタ対と、第２導電型
の第２のトランジスタ対と、を含み、前記第１のトラン
ジスタ対のドレインは、前記第２のトランジスタ対のド
レインにそれぞれ接続されており、前記第１のトランジ
スタ対の共通接続されたソースと第１の電源との間に
は、第１電流源と第１のスイッチとが並列に接続されて
おり、前記第２のトランジスタ対の共通接続されたソー
スと第２の電源との間には、第２の電流源と第２のスイ
ッチとが並列に接続されており、前記第１のトランジス
タ対を、ソースが共通接続されて前記第１の電流源を介
して前記第１の電源に接続され、ゲートに差動入力電圧
を受ける差動対とし、前記第２のトランジスタ対を、ゲ
ート同士が接続され、ソースが前記第２のスイッチを介
して前記第２の電源に接続され、一方のトランジスタの
ゲートとドレインが接続されてなるカレントミラー回路
とする第１の接続構成と、前記第２のトランジスタ対
を、ソースが共通接続されて前記第２の電流源を介して
前記第２の電源に接続され、ゲートに差動入力電圧を受
ける差動対とし、前記第１のトランジスタ対を、ゲート
同士が接続され、ソースが前記第２のスイッチを介して
前記第１の電源に接続され、一方のトランジスタのゲー
トとドレインが接続されてなるカレントミラー回路とす
る第２の接続構成と、を取り得るものとし、前記第１の
接続構成から前記第２の接続構成、及び、前記第２の接
続構成から前記第１の接続構成への切替を制御する接続
切替手段を備えている。

【００２５】本発明において、前記第１のトランジスタ
対がｐチャネルトランジスタ対よりなり、前記第２のト
ランジスタ対がｎチャネルトランジスタ対よりなり、前
記第１の電源が高位側電源よりなり、前記第２の電源が
低位側電源よりなり、高位側電圧の駆動時には、前記ｎ
チャネルトランジスタ対を差動対とし、前記ｐチャネル
トランジスタ対をカレントミラー回路とし、低位側電圧
の駆動時には、前記ｐチャネルトランジスタ対が差動対
とし、前記ｎチャネルトランジスタ対をカレントミラー
回路とするように、前記接続切替手段の切替を制御す
る、ことを特徴とする。

【００２６】上記課題あるいは他の課題の少なくとも１
つを解決する本発明の他のアスペクトに係る増幅回路
は、上記本発明に係る差動回路と、差動回路の出力信号
を受けて出力端子を充電する充電用増幅段と、前記差動
回路の出力信号を受けて前記出力端子を放電する放電用
増幅段と、を備え、前記出力端子が、前記差動回路の差
動入力端子の反転入力端子に帰還入力される。

【００２７】本発明の他のアスペクトに係る増幅回路
は、本発明に係る差動回路を備え、前記差動回路は、入
力端子電圧と出力端子電圧とを差動入力し、前記差動回
路の出力信号に基づき前記出力端子の充電作用を行う充
電回路と、前記入力端子電圧を受けて出力バイアス電圧
を制御する第１のバイアス制御手段と、前記出力端子
と、低位側電源をなす第２の電源との間に接続され、前
記第１のバイアス制御手段から出力されるバイアス電圧
を入力とするフォロワトランジスタと、を備え、前記入
力端子電圧と前記出力端子電圧との電圧差に応じ能動素
子のフォロワ動作により前記出力端子の放電作用を行う
フォロワ型放電回路と、前記差動回路の出力信号に基づ
き前記出力端子の放電作用を行う放電回路と、前記入力
端子電圧を受けて出力バイアス電圧を制御する第２のバ
イアス制御手段と、高位側電源をなす第１の電源と前記
出力端子との間に接続され、前記第２のバイアス制御手
段のバイアス電圧を入力とするフォロワトランジスタ
と、を備え、前記入力端子電圧と前記出力端子電圧との
電圧差に応じ能動素子のフォロワ動作により前記出力端
子の充電作用を行うフォロワ型充電回路と、を備えてい
る。

【００２８】また上記課題あるいは他の課題の少なくと
も１つを解決する本発明の他のアスペクトに係る表示装
置は、入力端子電圧と出力端子電圧を入力とする本発明
に係る差動回路と、前記出力端子の充電及び放電を制御
する増幅段を備えた増幅回路をデータ線の駆動回路とし
て備えている。

【００２９】

【発明の実施の形態】本発明の実施の形態について説明
する。本発明に係る差動回路は、第１のトランジスタ対
（１０１、１０２）と、前記第１のトランジスタ対とは
導電型の異なる第２のトランジスタ対（１０３、１０
４）と、を含み、第１のトランジスタ対（１０１、１０
２）の出力対は、第２のトランジスタ対の出力対（１０
３、１０４）にそれぞれ接続されており、第１のトラン
ジスタ対（１０１、１０２）の共通テールと第１の電源
（ＶＤＤ）との間には電流源（１０５）とスイッチ（１
１１）とが並列に接続されており、第２のトランジスタ
対（１０３、１０４）の共通テールと第２の電源（ＶＳ
Ｓ）との間には電流源（１０６）とスイッチ（１２０）
とが並列に接続されており、それぞれのトランジスタ対
を、入力対から差動入力電圧を受ける差動対と、入力対
同士が接続され一方のトランジスタがダイオード接続さ
れ前記差動対の負荷となるカレントミラー回路と、に切
替え自在とするための手段（１１２〜１１９）を備え、
第１と第２のトランジスタ対のうち一方のトランジスタ
対が差動対とされるときに、他方のトランジスタ対はカ
レントミラー回路とされる。

【００３０】なお、上記回路構成は、ＣＭＯＳプロセス
が適用されるほか、バイポーラトランジスタにも適用で
きる。液晶表示装置の駆動回路の増幅回路として適用す
る場合、ＭＯＳトランジスタは、多結晶シリコン薄膜ト
ランジスタ（ｐｏｌｙ−ＳｉＴＦＴ）で構成してもよ
い。ｐｏｌｙ−Ｓｉ ＴＦＴは、電界効果移動度が高く
周辺回路を基板上に集積化できる。また上記構成の差動
回路において、トランジスタの出力対は、ＭＯＳトラン
ジスタの場合、ドレインの対であり、バイポーラトラン
ジスタの場合、コレクタの対に対応する。またトランジ
スタ対の入力対は、ＭＯＳトランジスタの場合、ゲート
の対であり、バイポーラトランジスタの場合、ベースの
対である。さらに、トランジスタ対の共通テールは、Ｍ
ＯＳトランジスタの場合、トランジスタ対の共通接続さ
れたソースであり、バイポーラトランジスタの場合に
は、トランジスタ対の共通接続されたエミッタである。

【００３１】本発明は、その好ましい一実施の形態にお
いて、ｎチャネルトランジスタペアと、ｐチャネルトラ
ンジスタペアとを含み、それぞれのペアが接続切替手段
により差動対とカレントミラー対とに切替自在とされて
おり、ペアの一方が差動対となるときに、他方がカレン
トミラー対となる。ｎチャネル型、ｐチャネル型のそれ
ぞれの導電型（極性）のトランジスタペアは、同一極性
のトランジスタ対同士でソースが共通接続され、その共
通接続ノード（節点）と電源間に、電流源とスイッチと
が並列に接続されている。上記差動回路を用いた増幅回
路では、高電位側電圧駆動時には、ｎチャネル差動対入
力、低電位側電圧駆動時には、ｐチャネル差動対入力と
なるように、前記接続切替手段の切替を制御する。

【００３２】本発明に係る差動回路によれば、ｎチャネ
ル差動対の差動回路と、ｐチャネル差動対の差動回路を
切替えた場合でも、安定状態において、素子特性のばら
つきによる、ＶｉｎＰとＶｉｎＭのずれの方向（プラス
側、マイナス側）を同じにすることができる。そのた
め、本発明の差動回路を用いた増幅回路は、素子特性の
ばらつきによる出力オフセットの方向が同じになり、振
幅差偏差を抑制することができる。またフルレンジ出力
が可能であり、消費電力も小さい。振幅差偏差とは、多
出力の液晶駆動回路の性能指標の１つであり、同一階調
の正極性と負極性の電圧振幅差の各出力間の偏差を意味
する。各出力間の振幅差偏差が小さいほど高画質とな
る。

【００３３】本発明に係る差動回路は、好ましくは、ソ
ースが共通接続されたｐ型の第１、第２のトランジスタ
（１０１、１０２）と、ドレインがｐチャネル型のトラ
ンジスタ対のドレインにそれぞれ接続され、ソースが共
通接続されたｎチャネル型の第３、第４のトランジスタ
（１０３、１０４）を備え、第１、第２のトランジスタ
（１０１、１０２）の共通接続されたソースと第１の電
源（ＶＤＤ）との間に、第１のスイッチ（１１１）と第
１の電流源（１０５）とが並列に接続され、第３、第４
のトランジスタの共通接続されたソースと第２の電源
（ＶＳＳ）との間に、第２のスイッチ（１２０）と第２
の電流源（１０６）とが並列に接続されている。第１、
第２のトランジスタ（１０１、１０２）のそれぞれのゲ
ートの間には、直列形態に接続された第３、第４のスイ
ッチ（１１２、１１３）を備え、第３、第４のトランジ
スタ（１０３、１０４）のそれぞれのゲートの間には、
直列形態に接続された第５、第６のスイッチ（１１８、
１１９）を備えている。第１のトランジスタ（１０１）
のゲートと第３のスイッチ（１１２）の接続節点と第１
の入力端子（１）との間には第７のスイッチ（１１４）
を備えている。第２のトランジスタ（１０２）のゲート
と第４のスイッチ（１１３）との接続節点と第２の入力
端子（２）との間には第８のスイッチ（１１５）を備え
ている。第３のトランジスタ（１０３）のゲートと第５
のスイッチ（１１８）の接続節点と第１の入力端子
（１）の間には第９のスイッチ（１１６）を備えてい
る。第４のトランジスタ（１０４）のゲートと第６のス
イッチ（１１９）の接続節点と第２の入力端子（２）の
間には第１０のスイッチ（１１７）を備えている。そし
て、第３と第４のスイッチ（１１２、１１３）の接続節
点と第５と第６のスイッチ（１１８、１１９）の接続節
点とが接続され、これらの共通接続節点は、第２と第４
のトランジスタ（１０２、１０４）のドレインの接続節
点に接続されている。そして、第１のトランジスタのド
レインと第３のトランジスタ（１０３）のドレインの接
続節点は、出力端子に接続されている。

【００３４】本発明に係る差動回路において、第１、第
３、第４、第９、及び第１０のスイッチ（１１１、１１
２、１１３、１１６、１１７）が導通状態とされ、第
２、第５、第６、第７、及び第８のスイッチ（１２０、
１１８、１１９、１１４、１１５）が非導通状態とされ
る第１の接続状態と、第１、第３、第４、第９、及び第
１０のスイッチ（１１１、１１２、１１３、１１６、１
１７）が非導通状態とされ、前記第２、第５、第６、第
７、及び第８のスイッチ（１２０、１１８、１１９、１
１４、１１５）が導通状態とされる第２の接続状態とに
切替制御される。

【００３５】本発明に係る差動回路において、図４を参
照すると、第１、第３、第４のスイッチ（１１１、１１
２、１１３）は、第１の制御信号の反転信号（Ｓ１Ｂ）
をゲートに入力する第１導電型のトランジスタよりな
り、第２、第５、第６のスイッチ（１２０、１１８、１
１９）は、第２の制御信号（Ｓ２）をゲートに入力とす
る第１導電型のトランジスタよりなり、前記第７、第８
のスイッチ（１１４、１１５）が第２の制御信号（Ｓ
２）とその反転信号（Ｓ２Ｂ）とをゲートにそれぞれ入
力とするＣＭＯＳトランスファゲートよりなり、第９、
第１０のスイッチ（１６、１１７）が第１の制御信号
（Ｓ１）とその反転信号（Ｓ１Ｂ）とをゲートにそれぞ
れ入力とするＣＭＯＳトランスファゲートよりなる。

【００３６】本発明に係る増幅回路（駆動回路）は、図
５を参照すると、差動回路の出力（３）に基づき出力端
子（２）の充電作用を行う充電用増幅段（５１０）と、
前記差動回路の出力（２）に基づき出力端子（２）の放
電作用を行う放電用増幅段（５２０）と、を備え、差動
回路には、出力端子電圧Ｖｏｕｔがその反転入力端子に
帰還入力される。

【００３７】本発明に係る増幅回路（駆動回路）は、そ
の好ましい一実施の形態において、図８を参照すると、
充電用増幅段（２１０）は、前記差動回路の出力信号
（３）をゲートに受け、ドレインが出力端子（２）に接
続された第５のトランジスタ（２１１）を備え、第５の
トランジスタのソースと高位側電源（ＶＤＤ）間にスイ
ッチ（２１３）を備え、第５のトランジスタ（２１１）
のドレインと低位側電源（ＶＳＳ）間に、直列に接続さ
れたスイッチ（２１４）と電流源（２１２）を備えてい
る。放電用増幅段（２２０）は、前記差動回路の出力信
号（３）をゲートに受け、ドレインが出力端子（２）に
接続された第６のトランジスタ（２２１）を備え、第６
のトランジスタ（２２１）のソースと低位側電源（ＶＳ
Ｓ）間にスイッチ（２２３）を備え、第６のトランジス
タ（２２１）のドレインと高位側電源ＶＤＤ間に、直列
に接続されたスイッチ（２２４）と電流源（２２２）を
備えている。高位側電源（ＶＤＤ）とトランジスタ（２
１１）のゲート間に、リセット用のスイッチ（５３１）
が接続されている。低位側電源（ＶＳＳ）とトランジス
タ（２２１）のゲート間にも、リセット用のスイッチ
（５４１）が接続されている。リセット用のスイッチ
（５３１）がオンされる期間、トランジスタ（２１１）
のゲート電圧（差動回路の出力信号）は、高位側電源電
圧ＶＤＤにリセットとされ、トランジスタ（２１１）を
オフ状態とし、その間、充電用増幅段（２１０）を非活
性とする。リセット用のスイッチ（５４１）がオンされ
る期間、トランジスタ（２２１）のゲート電圧（差動回
路の出力信号）は低位側電源電圧ＶＳＳにリセットさ
れ、トランジスタ（２２１）をオフ状態とし、その間、
放電用増幅段（２２０）を非活性とする。

【００３８】本発明に係る増幅回路（駆動回路）は、そ
の好ましい一実施の形態において、図１０を参照する
と、差動回路は、入力端子電圧と出力端子電圧とを差動
入力し、この差動回路の出力に基づき前記出力端子の充
電作用を行う充電回路（３１１）と、前記入力端子電圧
を受けて出力バイアス電圧を制御する第１のバイアス制
御手段（トランジスタ４１１、電流源４１４）と、前記
出力端子と低位側電源（ＶＳＳ）との間に接続され、前
記第１のバイアス制御手段から出力されるバイアス電圧
を入力とするフォロワトランジスタ（４１２）と、を備
え、前記入力端子電圧と前記出力端子電圧との電圧差に
応じ能動素子のフォロワ動作により前記出力端子の放電
作用を行うフォロワ型放電回路（４１０）と、前記差動
回路の出力に基づき前記出力端子の放電作用を行う放電
回路（３２１）と、前記入力端子電圧を受けて出力バイ
アス電圧を制御する第２のバイアス制御手段（４２１、
電流源４２４）と、高位側電源と前記出力端子との間に
接続され、前記第２のバイアス制御手段のバイアス電圧
を入力とするフォロワトランジスタ（４２２）と、を備
え、前記入力端子電圧と前記出力端子電圧との電圧差に
応じ能動素子のフォロワ動作により前記出力端子の充電
作用を行うフォロワ型充電回路（４２０）と、を備えて
いる。

【００３９】より詳細には、本発明に係る増幅回路（駆
動回路）は、その好ましい一実施の形態において、図１
０を参照すると、高位側電源ＶＤＤと前記出力端子
（２）との間に接続され、前記差動回路の出力信号
（３）をゲートに入力とする第７のトランジスタ（３１
１）を含む充電回路と、出力端子（２）と低位側電源
（ＶＳＳ）間に接続されるフォロワ構成の第８のトラン
ジスタ（４１２）と、入力端子（１）と低位側電源（Ｖ
ＳＳ）間に挿入され、定電流源（４１４）で駆動され、
ゲートが前記フォロワ構成のトランジスタ（４１２）の
ゲートに接続されるダイオード接続された第９のトラン
ジスタ（４１１）と、を有するフォロワ型放電回路（４
１０）を備えている。さらに、低位側電源（ＶＳＳ）と
前記出力端子（２）との間に接続され、前記差動回路の
出力信号（３）をゲートに入力する第１０のトランジス
タ（３２１）を含む放電回路と、出力端子（２）と高位
側電源（ＶＤＤ）間に接続されるフォロワ構成の第１１
のトランジスタ（４２２）と、高位側電源と入力端子
（１）間に挿入され、定電流源（４２４）で駆動され、
ゲートが前記フォロワ構成の第１１のトランジスタ（４
２２）のゲートに接続されるダイオード接続された第１
２のトランジスタ（４２１）と、を有するフォロワ型充
電回路（４２０）と、を備えている。充電回路（３１
１）と放電回路（３２１）の少なくとも一方は非活性に
制御するとともに、前記フォロワ型放電回路（４１
０）、及び前記フォロワ型充電回路（４２０）の活性化
と非活性化をそれぞれ制御する制御手段と、を備えてい
る。

【００４０】さらに、第７のトランジスタ（３１１）と
高位側電源（ＶＤＤ）の間にスイッチ（５３２）を備
え、フォロワ構成の第８のトランジスタ（４１２）と低
位側電源間にスイッチ（５５３）を備え、第９のトラン
ジスタ（４１１）と低位側電源間に、定電流源（４１
４）と直列に接続されるスイッチ（５５２）を備え、第
９のトランジスタ（４１１）と高位側電源間に、スイッ
チ（５５１）と定電流源（４１３）を備えている。さら
に、第１０のトランジスタ（３２１）と低位側電源（Ｖ
ＳＳ）の間にスイッチ（５４２）を備え、フォロワ構成
の第１１のトランジスタ（４２２）と高位側電源（ＶＤ
Ｄ）間にスイッチ（５６３）を備え、第１２のトランジ
スタ（４２１）と高位側電源（ＶＤＤ）間に、定電流源
（４２４）と直列に接続されるスイッチ（５６２）を備
え、第１２のトランジスタ（４２１）と低位側電源（Ｖ
ＳＳ）間に、スイッチ（５６１）と定電流源（４２３）
を備えている。また第７のトランジスタ（３１１）のゲ
ートと高位側電源（ＶＤＤ）の間に前記差動回路の出力
信号（３）をリセットするスイッチ（５３１）を備えて
いる。そして、第１０のトランジスタ（３２１）のゲー
トと低位側電源（ＶＳＳ）の間にも、前記差動回路の出
力信号（３）をリセットするスイッチ（５４２）を備え
ている。

【００４１】本発明に係る表示回路は、図１４を参照す
ると、充電用と放電用の増幅段を備えた上記増幅回路
を、例えばデータ線を駆動する出力回路（１００）とし
て備えている。

【００４２】

【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。図１は、本発明の第１の実施例の
構成を示す図である。

【００４３】図１を参照すると、この実施例に係る差動
回路は、ｐチャネルトランジスタ対１０１、１０２と、
ｎチャネルトランジスタ対１０３、１０４を備え、ｐチ
ャネルトランジスタ対１０１、１０２のソースは共通接
続され、その共通接続点（節点）と高位側電源ＶＤＤと
の間には、スイッチ１１１と定電流源１０５とが並列に
接続されており、ｐチャネルトランジスタ対１０１、１
０２のゲート間に直列に接続されたスイッチ１１２、１
１３を備え、ｐチャネルトランジスタ対１０１、１０２
のドレインとｎチャネルトランジスタ対１０３、１０４
のドレインとが互いに接続されている。

【００４４】ｎチャネルトランジスタ対１０３、１０４
のソースは共通接続され、その共通接続点と低位側電源
ＶＳＳとの間には、スイッチ１２０と定電流源１０６と
が並列に接続されて、ｎチャネルトランジスタ対１０
３、１０４のゲート間に直列に接続されたスイッチ１１
８、１１９を備えている。さらに、スイッチ１１２とｐ
チャネルトランジスタ１０１のゲートとの接続点と、ス
イッチ１１８とｎチャネルトランジスタ１０３のゲート
との接続点との間には直列に接続されたスイッチ１１４
と１１６を備えている。スイッチ１１３とｐチャネルト
ランジスタ１０２のゲートとの接続点と、スイッチ１１
９とｎチャネルトランジスタ１０４のゲートとの接続点
との間には直列に接続されたスイッチ１１５と１１７を
備えている。スイッチ１１３と１１２の接続点は、スイ
ッチ１１８と１１９の接続点と接続され、さらに、ｐチ
ャネルトランジスタ１０２のドレインとｎチャネルトラ
ンジスタ１０４のドレインの接続点に接続されている。
スイッチ１１４とスイッチ１１６の接続点と、スイッチ
１１５とスイッチ１１７の接続点に、差動入力端子Ｖｉ
ｎＰ、ＶｉｎＭがそれぞれ接続され、ｐチャネルトラン
ジスタ１０１のドレインとｎチャネルトランジスタ１０
３のドレインの接続点が出力端子ｄｆｏｕｔに接続され
ている。

【００４５】このように、この実施例に係る差動回路
は、ｐチャネルトランジスタ対１０１、１０２と、ｎチ
ャネルトランジスタ対１０３、１０４と、接続切替手段
（スイッチ１１１〜１２０）を含み、一方のトランジス
タ対が２つの入力電圧ＶｉｎＰ、ＶｉｎＭとを差動入力
する差動対となり、他方のトランジスタ対が前記差動対
の出力対に入力端と出力端がそれぞれ接続され負荷をな
すカレントミラー回路となる構成をなし、接続切替手段
により、前記差動対と前記カレントミラー回路の導電型
が切替わる。ｐチャネル型とｎチャネル型のトランジス
タ対のそれぞれのトランジスタ対が、接続切替手段によ
り、差動対とカレントミラー対とに切替ることが可能で
あり、一方が差動対となるときに、他方はカレントミラ
ー回路となる。

【００４６】図２は、この実施例に係る差動回路におい
て、接続切替手段をなす図１の各スイッチの制御の仕方
を説明するための図である。図２には、接続切替手段に
よる２つの接続状態（接続切替１、接続切替２）が示さ
れている。

【００４７】接続切替１では、スイッチ１１１、１１
２、１１３、１１６、１１７をオンとし、スイッチ１１
４、１１５、１１８、１１９、１２０をオフとする。

【００４８】このとき、ｎチャネルトランジスタ対１０
３、１０４は、共通接続されたソースが電流源１０６に
接続されて駆動され、２つの入力電圧ＶｉｎＰ、Ｖｉｎ
Ｍとをゲートから差動入力する差動対となり、ｐチャネ
ルトランジスタ対１０１、１０２は、ゲートが共通接続
され、トランジスタ１０２のドレインとゲートが接続さ
れ（ダイオード接続されたトランジスタ１０２はカレン
トミラーの電流入力側をなす）、差動対の出力対に、入
力端と出力端とがそれぞれ接続されて負荷をなすカレン
トミラー回路となり、差動回路に流れる電流は、電流源
１０６によって制御される。

【００４９】一方、接続切替２では、スイッチ１１１、
１１２、１１３、１１６、１１７をオフとし、スイッチ
１１４、１１５、１１８、１１９、１２０をオンとす
る。このときｐチャネルトランジスタ対１０１、１０２
が、２つの入力電圧ＶｉｎＰ、ＶｉｎＭとを差動入力す
る差動対となり、ｎチャネルトランジスタ対１０３、１
０４が差動対の出力対に入力端と出力端がそれぞれ接続
され負荷をなすカレントミラー回路となり、差動回路に
流れる電流は電流源１０５によって制御される。

【００５０】なお差動回路の出力信号は、トランジスタ
１０１のドレインとトランジスタ１０３のドレインの共
通接続点より取り出され、接続切替１と接続切替２の接
続状態に対して共通である。また差動回路は、差動対の
少なくとも一方のトランジスタがオフする差動入力電圧
に対して非活性となるので、安定状態における差動回路
が非活性とならないように接続切替１、２を制御するの
が好ましい。具体的には接続切替１では、ｎチャネルト
ランジスタ対１０３、１０４が差動対となるため、低位
電源ＶＳＳからｎチャネルトランジスタ対１０３、１０
４の閾値電圧分だけ高い電圧を下限としてそれより高電
位側の差動入力電圧（ＶｉｎＰ、ＶｉｎＭ）に対して動
作させるように制御する。接続切替２では、ｐチャネル
トランジスタ対１０１、１０２が差動対となるため、高
位電源ＶＤＤからｐチャネルトランジスタ対１０３、１
０４の閾値電圧分だけ低い電圧を上限としてそれより低
電位側の差動入力電圧（ＶｉｎＰ、ＶｉｎＭ）に対して
動作させるように制御する。さらに接続切替電圧Ｖｍを
設ける場合は、Ｖｍを上記上限と下限の間の電圧に設定
し、Ｖｍ以上の高電位側の差動入力電圧に対して接続切
替１の状態とし、Ｖｍ未満の低電位側の差動入力電圧に
対して接続切替１の状態となるように切替制御する。

【００５１】図３（Ａ）、図３（Ｂ）は、図２の接続切
替１、２における、図１の等価回路（差動回路の出力端
子は省略）である。本発明の差動回路の作用を説明す
る。なお、トランジスタ対１０１、１０２および１０
３、１０４はそれぞれ同極性同士でトランジスタ特性が
等しいものとする。また入力電圧ＶｉｎＰは、差動対が
動作可能な所定の電圧とし、入力電圧ＶｉｎＭは電位変
動が容易な電圧とする。このとき、図３（Ａ）、図３
（Ｂ）では、カレントミラー回路により等しいドレイン
電流が差動対トランジスタに流れ、差動対トランジスタ
のゲート・ソース間電圧が等しい状態で安定するため、
安定状態ではＶｉｎＰ＝ＶｉｎＭとなる。

【００５２】次に、本発明の一実施例において、製造プ
ロセス等により、同一極性のトランジスタ対の特性が互
いにずれた場合について説明する。ここでは、ｎチャネ
ルトランジスタ１０３の特性が標準特性からずれた場合
を例に説明する。

【００５３】図３（Ｃ）、図３（Ｄ）は、差動対および
カレントミラー回路をなすトランジスタ１０１、１０
２、１０３、１０４のそれぞれのゲート・ソース間電圧
に対するオン動作領域のドレイン電流特性（Ｉｄｓ−Ｖ
ｇｓ特性）を示した図である。図３（Ｃ）、図３（Ｄ）
において、実線は、標準特性、破線は、標準特性から閾
値電圧が増加方向にずれたｎチャネルトランジスタ１０
３の特性を示している。

【００５４】接続切替１では、図３（Ａ）、図３（Ｃ）
を参照すると、ｐチャネルトランジスタ１０１、１０２
がカレントミラー回路を構成し、差動対をなすｎチャネ
ルトランジスタ１０３、１０４に等しいドレイン電Ｉｄ
ｓ１０１、Ｉｄｓ１０２（Ｉｄｓ１０１＝Ｉｄｓ１０
２）を供給する。

【００５５】ｎＭＯＳ差動トランジスタ対１０３、１０
４のゲート・ソース間電圧は、それぞれ、ドレイン電流
Ｉｄｓ１０１、Ｉｄｓ１０２によって決まる。図３
（Ｃ）に示す例では、トランジスタ１０３のゲート・ソ
ース間電圧Ｖｇｓ１０３の方がトランジスタ１０４のゲ
ート・ソース間電圧Ｖｇｓ１０４よりも大きくなるよう
な入力電圧ＶｉｎＭが与えられた状態が、安定状態とな
る。

【００５６】このとき、ｎチャネルトランジスタ１０
３、１０４のゲート・ソース間電圧の差が入力電圧Ｖｉ
ｎＰ、ＶｉｎＭの電圧差となり、以下の関係が成り立
つ。 VinP−VinM＝Vgs103−Vgs104＞0 …(4)

【００５７】一方、接続切替２では、図３（Ｂ）、図３
（Ｄ）を参照すると、ｎチャネルトランジスタ１０３、
１０４はカレントミラー回路を構成し、差動対をなすｐ
チャネルトランジスタ１０１、１０２に異なるドレイン
電流Ｉｄｓ１０３、Ｉｄｓ１０４をそれぞれ供給する。
ｐＭＯＳ差動トランジスタ対１０１、１０２のゲート・
ソース間電圧（それぞれ負の値）は、それぞれドレイン
電流Ｉｄｓ１０３、Ｉｄｓ１０４によって決まる。図３
（Ｄ）に示す例では、トランジスタ１０２のゲート・ソ
ース間電圧Ｖｇｓ１０２の方がトランジスタ１０１のゲ
ート・ソース間電圧Ｖｇｓ１０１よりも絶対値が大きく
なるような入力電圧ＶｉｎＭが与えられた状態が安定状
態となる。このとき、ｐチャネルトランジスタ１０１、
１０２のゲート・ソース間電圧の差が、入力電圧Ｖｉｎ
Ｐ、ＶｉｎＭの電圧差となり、以下の関係が成り立つ。 VinP−VinM＝Vgs101−Vgs102＞0 …(5)

【００５８】以上より、接続切替１、２の安定状態にお
ける入力電圧ＶｉｎＰ、ＶｉｎＭの電圧差（ＶｉｎＰ−
ＶｉｎＭ）は、ともに正となる。

【００５９】これは、ｎチャネルトランジスタ１０３の
トランジスタ特性のずれに対して、接続切替１、２にお
ける、（ＶｉｎＰ−ＶｉｎＭ）のずれの方向が等しいこ
とを示しており、接続切替による（ＶｉｎＰ−Ｖｉｎ
Ｍ）のずれの偏差を小さく抑えることができる。

【００６０】特に、トランジスタ１０１、１０２、１０
３、１０４のそれぞれの極性のトランジスタサイズを同
じドレイン電流に対するＩｄｓ−Ｖｇｓ特性曲線の傾き
（ΔＩｄｓ／ΔＶｇｓの絶対値）が十分等しくなるよう
に設定することで、すなわち極性間のＩｄｓ−Ｖｇｓ特
性がほぼ線対称となるように設計することで、接続切替
１、２それぞれの（ＶｉｎＰ−ＶｉｎＭ）のずれの大き
さを十分等しくすることも可能である。

【００６１】上述の説明では、ｎチャネルトランジスタ
１０３の閾値電圧が増加方向にずれた場合（Ｖｔｎ＋Δ
Ｖｔｎ）を例に挙げて説明したが、トランジスタ１０
１、１０２、１０３、１０４のいずれかの素子が標準特
性からずれた場合であっても、接続切替１、２における
（ＶｉｎＰ−ＶｉｎＭ）のずれの方向は等しくなり、接
続切替を行っても、（ＶｉｎＰ−ＶｉｎＭ）のずれの偏
差を小さく抑えることができる。

【００６２】すなわち、本発明の差動回路は、差動対お
よびカレントミラー回路を構成する４つのトランジスタ
のいずれかが標準特性からずれた場合でも、接続切替
１、２における（ＶｉｎＰ−ＶｉｎＭ）のずれの方向は
等しくなり、接続切替を行っても（ＶｉｎＰ−Ｖｉｎ
Ｍ）のずれの偏差を小さく抑えることができる。

【００６３】なお、上記したような接続切替ではなく、
図３（Ａ）、図３（Ｂ）と同じ構成の２つの差動回路
を、別々に用意しておき、それぞれを切り替える場合に
は、差動対およびカレントミラー回路を構成するトラン
ジスタが８個となる（図１５の従来の回路を参照のこ
と）。かかる構成においては、トランジスタ特性のずれ
に対する２つの差動回路の（ＶｉｎＰ−ＶｉｎＭ）のず
れの方向が異なる場合が生じ、２つの差動回路の切替に
よる（ＶｉｎＰ−ＶｉｎＭ）のずれの偏差を小さく抑え
ることはできない。

【００６４】図４は、本発明の第２の実施例の構成を示
す図であり、図１の差動回路の各スイッチを、ＭＯＳト
ランジスタで構成した一例を示す図である。図４におい
て、スイッチ制御信号Ｓ１、Ｓ２は、ローレベル（Ｌ）
またはハイレベル（Ｈ）で制御される。

【００６５】そして（Ｓ１、Ｓ２）＝（Ｈ、Ｌ）と制御
すると接続切替１の状態となり、（Ｓ１、Ｓ２）＝
（Ｌ、Ｈ）と制御すると接続切替２の状態となる。なお
Ｓ１Ｂ、Ｓ２ＢはそれぞれＳ１、Ｓ２の反転信号とす
る。

【００６６】各スイッチは、接続、遮断が制御できれ
ば、任意のスイッチであってよい。図４では、トランジ
スタ数が少なく（素子数を縮減）、省面積となり得る構
成が示されている。まず、一端が高位側電源ＶＤＤ、低
位側電源ＶＳＳと接続されるスイッチ１１１とスイッチ
１２０は、それぞれ単体のｐチャネルトランジスタおよ
びｎチャネルトランジスタで構成することができる。

【００６７】またスイッチ１１２、１１３も、単体のｐ
チャネルトランジスタでそれぞれ構成してもよい。この
理由は、スイッチ１１２、１１３がオン状態となるの
が、接続切替１の状態であり、ｐチャネルトランジスタ
１０１、１０２がカレントミラー回路を構成する場合で
ある。そのときのｐチャネルトランジスタ１０１、１０
２のゲート電位は、高位側電源電圧ＶＤＤに比較的近い
一定の電位となるからである。例えば、電流源１０６の
電流値を小さく設定した場合の接続切替１の状態におけ
るｐチャネルトランジスタ１０１、１０２のゲートと高
位側電源端子ＶＤＤとの電位差は、ｐチャネルトランジ
スタ１０１、１０２の閾値電圧にかなり近い電圧とな
り、ｐチャネルトランジスタ１０１、１０２のゲート電
位は、電源電圧範囲に対して十分高位電源電圧ＶＤＤに
近いといえる。したがって、スイッチ１１２、１１３
を、単体のｐチャネルトランジスタで構成し、それぞれ
のゲートに低位側電源電圧ＶＳＳを与えてオンとし、高
位側電源電圧ＶＤＤを与えてオフとすれば十分スイッチ
として機能させることができる。

【００６８】同様にして、スイッチ１１８、１１９も単
体のｎチャネルトランジスタでそれぞれ構成してもよ
い。スイッチ１１８、１１９がオン状態となるのが、接
続切替２の状態でｎチャネルトランジスタ１０３、１０
４がカレントミラー回路を構成する場合で、そのときの
ｎチャネルトランジスタ１０３、１０４のゲート電位は
低位側電源電圧ＶＳＳに比較的近い一定の電位となるか
らである。

【００６９】なお、図１のスイッチ１１４、１１５、１
１６、１１７は、一端が入力端子１または２に接続され
ており入力電圧ＶｉｎＰ、ＶｉｎＭが任意の電圧で与え
られる場合には、ＣＭＯＳスイッチで構成される。

【００７０】図４において、電流源１０５は、ソースが
高位側電源ＶＤＤに接続され、ゲートにバイアス電圧Ｂ
ＩＡＳＰが入力され、ドレインが、トランジスタ１０１
と１０２の共通ソースに接続されているｐチャネルトラ
ンジスタよりなり、電流源１０６は、ソースが低位側電
源ＶＳＳに接続され、ゲートにバイアス電圧ＢＩＡＳＮ
が入力され、ドレインが、トランジスタ１０３と１０４
の共通ソースに接続されているｎチャネルトランジスタ
よりなる。バイアス電圧ＢＩＡＳＰ、ＢＩＡＳＮは必要
に応じてバイアスレベルを変化させてもよい。例えば差
動回路を停止させる場合には、（Ｓ１、Ｓ２）＝（Ｌ、
Ｌ）としてトランジスタ１１１、１２０をオフさせると
ともに、バイアス電圧ＢＩＡＳＰを高位側電源ＶＤＤに
切替え電流源トランジスタ１０５を非活性化し、バイア
ス電圧ＢＩＡＳＮを低位側電源電圧ＶＳＳに切替え、電
流源トランジスタ１０６を非活性化して差動回路内部の
電流を完全に遮断して電力消費を抑制することもでき
る。

【００７１】次に本発明の別の実施例について説明す
る。図５は、本発明の第３の実施例の構成を示す図であ
る。図５には、図１の差動回路を用いて構成した駆動回
路の構成が示されている。すなわち、図５において、ト
ランジスタ１０１、１０２、１０３、１０４、スイッチ
１１１〜１２０、電流源１０５、１０６からなる差動回
路は、図１に示したものと同一である。また図６は、図
５の駆動回路の制御の仕方の一例を示す図である。

【００７２】図５を参照すると、この駆動回路は、図１
に示した差動回路の出力を受けて動作する２つの増幅段
５１０、５２０を含む帰還型増幅回路である。図５にお
いて、差動回路の２つの入力端子（差動入力端子）に
は、入力電圧Ｖｉｎ（図１では入力電圧ＶｉｎＰ）と出
力電圧Ｖｏｕｔ（図１では入力電圧ＶｉｎＭ）が入力さ
れる。

【００７３】また増幅段５１０は、出力端子２を速やか
に充電する充電用増幅段であり、増幅段５２０は、出力
端子２を速やかに放電する放電用増幅段である。なお、
充電用増幅段５１０、放電用増幅段５２０の構成につい
ては、図８等を参照して、後に説明される。図６を参照
して、図５の駆動回路の動作について説明する。

【００７４】図６において、接続切替１の状態では差動
回路のスイッチ１１１、１１２、１１３、１１６、１１
７をオンとし、スイッチ１１４、１１５、１１８、１１
９、１２０をオフとし、増幅段５１０を活性化（動作可
能）、増幅段５２０を非活性化（停止）させる。

【００７５】そして、出力端子電圧Ｖｏｕｔが所望の電
圧より低電位のときに、入力端子電圧Ｖｉｎと出力端子
電圧Ｖｏｕｔの電圧差に応じた差動回路の動作および増
幅段５１０の充電作用により、出力端子電圧Ｖｏｕｔを
所望の電圧まで上昇させることができる。

【００７６】一方、接続切替２の状態では、差動回路の
スイッチ１１１、１１２、１１３、１１６、１１７をオ
フとし、スイッチ１１４、１１５、１１８、１１９、１
２０をオンとし、増幅段５１０を非活性化（停止）、増
幅段５２０を活性化（動作可能と）する。

【００７７】そして出力端子電圧Ｖｏｕｔが所望の電圧
より高電位のときに、入力端子電圧Ｖｉｎと出力端子電
圧Ｖｏｕｔの電圧差に応じた差動回路の動作および増幅
段５２０の放電作用により、出力端子電圧Ｖｏｕｔを所
望の電圧まで低下させることができる。

【００７８】なお、差動回路の出力が増幅段２１０、２
２０に対して共通となっているため、増幅段２１０、２
２０のそれぞれの動作開始時に、最適な差動回路の出力
電圧が異なる場合には、接続切替１および接続切替２の
それぞれの状態の開始時に、差動回路の出力電圧をそれ
ぞれの最適な電圧にリセットするリセット回路を設けて
もよい。

【００７９】また、図６では所望の電圧を駆動する１出
力期間において、接続切替１または接続切替２のいずれ
かの状態で駆動する場合を示したが、この場合は、高位
側電圧と低位側電圧を交互に駆動する応用例等に用いて
好適とされる。任意の電圧を任意の順番で駆動する場合
などでは、１出力期間の中で、接続切替１と接続切替２
を切り替えて駆動してもよい。この場合、少なくとも高
位側電圧の安定駆動時には接続切替１の状態とし、低位
側電圧の安定駆動時には接続切替２の状態となるように
制御する。

【００８０】図５に示した駆動回路において、差動回路
のｐチャネルトランジスタ対１０１、１０２およびｎチ
ャネルトランジスタ対１０３、１０４は、それぞれ同極
性同士トランジスタ特性が等しく、接続切替１、２の各
状態で、出力端子２に入力電圧Ｖｉｎと等しい電圧をＶ
ｏｕｔとして出力することができるように構成すれば、
このとき差動回路の２つの入力端子には、入力端子電圧
Ｖｉｎ（図１では入力電圧ＶｉｎＰ）と出力端子電圧Ｖ
ｏｕｔ（図１では入力電圧ＶｉｎＭ）が入力され、Ｖｉ
ｎ＝Ｖｏｕｔが安定状態となる。

【００８１】したがって、この場合、図３を参照して説
明した事項が、図５に示した駆動回路にもそのまま当て
はまり、製造プロセス等により差動回路の同極性トラン
ジスタ対の特性がずれた場合でも、接続切替１、２にお
ける、（Ｖｉｎ−Ｖｏｕｔ）のずれの方向は等しくな
り、接続切替を行っても、（Ｖｉｎ−Ｖｏｕｔ）のずれ
の偏差を小さく抑えることができる。

【００８２】なお、トランジスタ特性のずれは、増幅段
５１０、５２０においても生じる場合があるが、これに
よる影響は十分小さいため、差動回路のトランジスタ対
の特性がずれた場合を考慮すれば、作用の説明として十
分である。

【００８３】一方、図１５に示した駆動回路も、出力端
子２に入力電圧Ｖｉｎと等しい電圧をＶｏｕｔとして出
力することができるボルテージフォロワ回路であるが、
ボルテージフォロワ回路９０１、９０２がそれぞれ差動
回路を個別に含んで構成されているため、ボルテージフ
ォロワ回路９０１、９０２を切り替えて駆動した場合、
トランジスタ特性のずれに対する（Ｖｉｎ−Ｖｏｕｔ）
のずれの方向は任意であり、その偏差を小さく抑えるこ
とができない。

【００８４】すなわち、図５の駆動回路は、図１５の駆
動回路よりもトランジスタ特性のずれに対する（Ｖｉｎ
−Ｖｏｕｔ）のずれの偏差を小さく抑えることができ
る。特に液晶表示装置の階調電圧の増幅用アンプなど
は、液晶の特性に合わせて設けられた階調レベルの電圧
間隔を保つことが階調表示を行うために重要である。そ
のため、このような増幅用アンプ（駆動回路）は、出力
オフセットが階調によってあまり変化しない、すなわち
出力オフセットの階調間の偏差が十分小さいことが求め
られている。

【００８５】その点で、図５に示した駆動回路は、トラ
ンジスタ特性のずれに対する、（Ｖｉｎ−Ｖｏｕｔ）の
ずれの偏差を小さく抑えることができ、液晶表示装置の
階調電圧の増幅用アンプなどに好適である。

【００８６】図７は、図５の駆動回路の動作を説明する
ための図であり、基準レベルに対して高電位側の高位レ
ベルＶＬ１と低電位側の低位レベルＶＬ２を、図５の駆
動回路で駆動した場合の期待値とオフセットを含む出力
値を示した図である。図５の駆動回路のトランジスタ特
性のずれに対する（Ｖｉｎ−Ｖｏｕｔ）のずれの偏差に
ついて、図７を参照して、詳しく説明する。

【００８７】図７において、期待値はトランジスタ特性
のずれがない場合で、Ｖｏｕｔ＝Ｖｉｎであり、オフセ
ットを含む出力値は、トランジスタ特性のずれがある場
合のＶｏｕｔである。

【００８８】接続切替１、２の切り替えによるずれの偏
差を評価するため、高位レベルＶＬ１は、図５の駆動回
路を接続切替１の状態で駆動し、低位レベルＶＬ２は接
続切替２の状態で駆動するものとし、それぞれのオフセ
ットは±ΔＶＬ１、±ΔＶＬ２とする。

【００８９】階調レベルの電圧間隔が保たれるかは、２
つの階調レベルの振幅差偏差が十分小さいかどうかによ
って判断することができる。

【００９０】図５の駆動回路では、接続切替１、２にお
ける（Ｖｉｎ−Ｖｏｕｔ）のずれの方向は等しいことか
ら、図７における２つの電圧レベルＶＬ１、ＶＬ２の振
幅差偏差は、 ｛（VL1＋ΔVL1）−（VL2＋ΔVL2）｝ …(6) または ｛（VL1−ΔVL1）−（VL2−ΔVL2）｝ …(7) となる。

【００９１】したがって、振幅差偏差の最大値は、両者
の差の絶対値をとって求められ、次式（８）で与えられ
る。 ｜２×（ΔVL1−ΔVL2）｜ …(8)

【００９２】すなわち、図５に示した駆動回路におい
て、接続切替１と接続切替２を切り替えて駆動したとき
の振幅差偏差は、接続切替１、２の各状態において生じ
るオフセットの絶対値の差の２倍の偏差を取り得る場合
があることを示している。

【００９３】図１６の説明における図１５の駆動回路の
振幅差偏差の最大値｛２×（ΔVL1＋ΔVL2）｝（式
（３）参照）と比較すると、以下の関係は明らかであ
る。

【００９４】 ｜2×（ΔVL1−ΔVL2）｜≦｛2×（ΔVL1＋ΔVL2）｝ …(9)

【００９５】したがって、図５の駆動回路は、図１５の
駆動回路よりも、トランジスタ特性のずれに対する（Ｖ
ｉｎ−Ｖｏｕｔ）のずれの偏差を小さく抑えることがで
きることがわかる。

【００９６】また、接続切替１、２の各状態のオフセッ
トΔＶＬ１、ΔＶＬ２をできる限り等しくするため、Ｐ
ＭＯＳトランジスタ１０１、１０２と、ＮＭＯＳトラン
ジスタ１０３、１０４の極性間のＩｄｓ−Ｖｇｓ（ドレ
イン電流とゲート・ソース間電圧）特性がほぼ線対称と
なるように設計すれば、図５の駆動回路は、振幅差偏差
を十分小さくすることが可能である。

【００９７】さらに本発明の別の実施例について説明す
る。図８は、本発明の第４の実施例の構成を示す図であ
る。図８には、図１の差動回路を用いて構成した駆動回
路の構成が示されている。すなわち、図８において、ト
ランジスタ１０１、１０２、１０３、１０４、スイッチ
１１１〜１２０、電流源１０５、１０６からなる差動回
路は、図１に示したものと同一である。

【００９８】充電用の増幅段２１０は、差動回路の出力
信号３（トランジスタ１０１と１０３のドレインの接続
点ノードの電圧）をゲートに受け、ドレインが出力端子
２に接続されているｐチャネルトランジスタ２１１と、
トランジスタ２１１のソースと、高位側電源ＶＤＤとの
間に挿入されているスイッチ２１３と、トランジスタ２
１１のドレインと、低位側電源ＶＳＳとの間に、直列形
態に接続されている、スイッチ２１４及び電流源２１２
と、を備えている。出力端子２（トランジスタ２１１の
ドレイン出力）とトランジスタ２１１のゲート間には容
量Ｃ１が帰還接続されており、出力端子２の立ち上がり
電圧波形の波形整形が行われる。そして、高位側電源Ｖ
ＤＤとトランジスタ２１１のゲートと間に挿入されたス
イッチ５３１を有するリセット回路５３０を備えてい
る。

【００９９】放電用の増幅段２２０は、差動回路の出力
信号をゲートに受け、ドレインが出力端子２に接続され
ているｎチャネルトランジスタ２２１と、トランジスタ
２２１のソースと、低位側電源ＶＳＳ間に挿入されてい
るスイッチ２２３と、トランジスタ２２１のドレイン
と、高位側電源ＶＤＤとの間に、直列形態に接続されて
いる、スイッチ２２４及び電流源２２２を備えている。
出力端子２（トランジスタ２２１のドレイン出力）とト
ランジスタ２２１のゲート間には容量Ｃ２が帰還接続さ
れており、出力端子２の立ち下がり電圧波形の波形整形
が行われる。そして、低位側電源ＶＳＳとトランジスタ
２１のゲートとの間に挿入されたスイッチ５４１を有す
るリセット回路５４０を備えている。

【０１００】図８において、差動回路の出力端子３は増
幅段２１０、２２０に接続され、差動回路の出力に応じ
て増幅段２１０、２２０が動作し、入力端子電圧Ｖｉｎ
と等しい電圧を、出力端子２から出力電圧（出力端子電
圧）Ｖｏｕｔとして出力することができる。差動回路の
２つの入力端子には入力端子電圧Ｖｉｎ（図１では入力
電圧ＶｉｎＰ）と出力端子電圧Ｖｏｕｔ（図１では入力
電圧ＶｉｎＭ）が入力され、帰還型増幅回路の構成とな
っている。

【０１０１】また差動回路の出力（トランジスタ１０１
と１０３のドレインの接続点）は、増幅段２１０と２２
０とに対して共通とされている。そして、増幅段２１
０、２２０を動作させる前に、差動回路の出力信号３を
リセットするリセット回路５３０、５４０を設けてい
る。

【０１０２】図９は、図８に示した第４の実施例の駆動
回路における接続切替１の出力期間と接続切替２の出力
期間の各スイッチ制御の実施例を示したものである。以
下、図９を参照して、図８の駆動回路の動作について説
明する。

【０１０３】接続切替１の出力期間では、差動回路のス
イッチ１１１、１１２、１１３、１１６、１１７をオ
ン、スイッチ１１４、１１５、１１８、１１９、１２０
をオフとする。また出力期間の最初に、リセット回路５
３０のスイッチ５３１をオンとして、差動回路の出力３
を高位電源電圧ＶＤＤに十分短い時間（「リセット期
間」という）の間、プリチャージする。図９に、※１）
で示すように、このリセット期間は、差動回路の出力３
をリセットできるだけの時間でよい。この間、増幅段２
１０は、非活性とされる。

【０１０４】そして、スイッチ５３１をオフとしてリセ
ット期間を終了し、その後、スイッチ２１３、２１４を
オンとして、増幅段２１０を活性化（動作）させる。こ
のとき、図８の駆動回路は、図１６のボルテージフォロ
ワ回路９１０（スイッチ９５１、９５２、９５３がオン
した状態）と等価となる。したがって、接続切替１の出
力期間の駆動回路において、入力端子電圧ＶｉｎがＶｉ
ｎ＞Ｖｏｕｔとなると、差動回路の出力信号電圧が低下
して、ｐチャネルトランジスタ２１１がオンとなり、高
い充電能力で出力端子電圧ＶｏｕｔをＶｉｎまで高速に
引き上げることができる。

【０１０５】また、入力端子電圧ＶｉｎがＶｉｎ＜Ｖｏ
ｕｔとなると、差動回路の出力信号電圧が上昇して、ｐ
チャネルトランジスタ２１１がオフとなり、電流源２１
２の放電作用より、出力端子電圧ＶｏｕｔをＶｉｎまで
引き下げる。

【０１０６】この実施例のリセット回路５３０は、接続
切替１と接続切替２の接続状態の切替の前後での出力ノ
イズの発生を防ぐ作用効果がある。例えば、接続切替直
前に、差動回路の出力電圧が低電位であった場合、接続
切替直後に、入力端子電圧Ｖｉｎに関係なく増幅段２１
０のｐチャネルトランジスタ２１１が瞬間的にオンとな
るため、出力端子電圧Ｖｏｕｔが変化して、出力ノイズ
が発生する場合がある。

【０１０７】しかしながら、この実施例においては、リ
セット回路５３０により、差動回路の出力３を、ｐチャ
ネルトランジスタ２１１がオフ状態となるようにリセッ
トすることで、このような出力ノイズを防ぐことができ
る。図８では、スイッチ５３１によってリセットを行う
例を示したが、他の構成でもよいことは勿論である。差
動回路のスイッチ１１１、１１２、１１３、１１６、１
１７は、スイッチ２１３、２１４と同期してオンさせて
も構わない。

【０１０８】一方、接続切替２の出力期間では、差動回
路のスイッチ１１１、１１２、１１３、１１６、１１７
をオフ、スイッチ１１４、１１５、１１８、１１９、１
２０をオンとする。また出力期間の最初に、リセット回
路５４０のスイッチ５４１をオンとして、差動回路の出
力３を、低位電源電圧ＶＳＳに十分短いリセット期間の
間ディスチャージする。図９に、※１）で示すように、
このリセット期間は、差動段の出力をリセットできるだ
けの時間でよい。この間、増幅段２２０は非活性とされ
る。

【０１０９】そして、スイッチ５４１をオフとしてリセ
ット期間を終了し、その後、スイッチ２２３、２２４を
オンとして、増幅段２２０を活性化（動作）させる。こ
のとき、図８の駆動回路は、図１５のボルテージフォロ
ワ回路９２０（スイッチ９５１、９５２、９５３がオン
した状態）と等価となる。

【０１１０】したがって、接続切替２の出力期間の図８
の駆動回路において、入力端子電圧ＶｉｎがＶｉｎ＜Ｖ
ｏｕｔとなると、差動回路の出力信号電圧が上昇して、
ｎチャネルトランジスタ２２１がオンとなり、高い放電
能力で、ＶｏｕｔをＶｉｎまで高速に引き下げることが
できる。

【０１１１】また、入力端子電圧ＶｉｎがＶｉｎ＞Ｖｏ
ｕｔとなると、差動回路の出力信号電圧が低下し、ｎチ
ャネルトランジスタ２２１がオフとなり、電流源２２２
の充電作用より、出力端子電圧Ｖｏｕｔを入力端子電圧
Ｖｉｎまで引き上げる。

【０１１２】この実施例のリセット回路５４０は、接続
切替前後の出力ノイズを防ぐ作用効果がある。例えば、
接続切替直前に、差動回路の出力電圧が高電位であった
場合、接続切替直後に、入力端子電圧Ｖｉｎに関係な
く、増幅段２２０のｎチャネルトランジスタ２２１が瞬
間的にオンとなるため、Ｖｏｕｔが変化して出力ノイズ
が発生する場合がある。

【０１１３】しかしながら、この実施例では、リセット
回路５４０により、差動回路の出力３を、ｎチャネルト
ランジスタ２１１がオフ状態となるようにリセットする
ことにより、このような出力ノイズを防ぐことができ
る。なお、図８ではスイッチ５４１でリセットを行う例
を示したが、他の構成でもよいことは勿論である。差動
回路のスイッチ１１４、１１５、１１８、１１９、１２
０は、スイッチ２２３、２２４と同期してオンさせても
よい。

【０１１４】また図８の駆動回路は、図５の駆動回路と
同様の出力特性を有し、製造プロセス等により差動回路
のトランジスタ対の特性が標準特性からずれた場合であ
っても、接続切替１、２における（Ｖｉｎ−Ｖｏｕｔ）
のずれの方向は等しく、接続切替を行っても（Ｖｉｎ−
Ｖｏｕｔ）のずれの偏差を小さく抑えることが可能であ
る。このため、この駆動回路は、液晶表示装置の階調電
圧の増幅用アンプなどに好適である。

【０１１５】次に、本発明の第５の実施例について説明
する。図１０は、本発明の第５の実施例の構成を示す図
であり、図５の駆動回路の別の回路構成を示す図であ
る。図１０において、増幅段３１０は、図８の増幅段２
１０の電流源２１２とスイッチ２１４を、回路４１０に
置き換え、増幅段３２０は、図８の増幅段２２０の電流
源２２２とスイッチ２２４を、回路４２０に置き換えて
構成したものであり、その他の構成は、図８と同じであ
る。

【０１１６】図１０を参照すると、差動回路は、入力端
子１の電圧（入力端子電圧）Ｖｉｎと出力端子２の電圧
（出力端子電圧）Ｖｏｕｔを差動入力する。

【０１１７】増幅段３１０は、高位側電源ＶＤＤと、出
力端子２との間に接続され、前記差動回路の出力信号を
ゲートに入力とするｐチャネルトランジスタ３１１（充
電回路）と、出力端子２と、低位側電源ＶＳＳとの間に
接続されるフォロワ構成のｐチャネルトランジスタ４１
２と、入力端子１と低位側電源ＶＳＳ間に挿入され、定
電流源４１４で駆動され、ゲートがフォロワ構成のトラ
ンジスタ４１２のゲートに接続されるダイオード接続さ
れているｐチャネルトランジスタ４１１と、を有するフ
ォロワ型放電回路４１０と、を備えている。さらに、増
幅段３１０は、トランジスタ４１２と低位側電源ＶＳＳ
との間に挿入されたスイッチ５５３と、トランジスタ４
１１と低位側電源ＶＳＳとの間に、定電流源４１４と直
列に接続されるスイッチ５５２と、トランジスタ４１１
と高位側電源ＶＤＤとの間に、直列形態に接続されてい
るスイッチ４４１及び定電流源４１３と、を備えてい
る。

【０１１８】増幅段３２０は、低位側電源ＶＳＳと出力
端子２との間に接続され、差動回路の出力信号をゲート
に入力するｎチャネルトランジスタ３２１（放電回路）
と、出力端子２と高位側電源ＶＤＤ間に接続されるフォ
ロワ構成のｎチャネルトランジスタ４２２と、高位側電
源ＶＤＤと入力端子１間に挿入され、定電流源４２４で
駆動され、ゲートがフォロワ構成のトランジスタ４２３
のゲートに接続されるダイオード接続されているｎチャ
ネルトランジスタ４２１と、を有するフォロワ型充電回
路４２０と、を備えている。増幅段３２０は、トランジ
スタ４２２と高位側電源ＶＤＤ間に挿入されるスイッチ
５６３と、トランジスタ４２１と高位側電源ＶＤＤとの
間に、定電流源４２４と直列に接続されるスイッチ５６
２と、トランジスタ４２１と低位側電源ＶＳＳとの間
に、直列形態に接続されているスイッチ５６１及び定電
流源４２３、を備えている。図１０において、差動回路
以外の構成、すなわち差動回路とともに帰還型充電回路
を構成するトランジスタ３１１、差動回路とともに帰還
型放電回路を構成するトランジスタ３２１、ソースフォ
ロワ放電回路４１０、ソースフォロワ充電回路４２０に
ついては、文献（特願２０００−４０２０７９に基づく
優先権主張出願特願２００１−３７３３０２、本願出願
時未公開）にその詳細が記載されている。

【０１１９】図１０においても、差動回路の出力端子３
は、増幅段３１０、３２０に接続されており、差動回路
の出力に応じて、増幅段３１０、３２０が動作し、出力
端子２に、入力電圧Ｖｉｎと等しい電圧をＶｏｕｔとし
て出力することができる。

【０１２０】差動回路の２つの入力端子には、入力端子
電圧Ｖｉｎ（図１では入力電圧ＶｉｎＰ）と出力端子電
圧Ｖｏｕｔ（図１では入力電圧ＶｉｎＭ）が入力され、
帰還型増幅回路の構成となっている。また差動回路の出
力は増幅段３１０、３２０に対して共通となっており、
増幅段３１０、３２０を動作させる前に、差動回路の出
力をリセットするリセット回路５３０、５４０を設けて
いる。

【０１２１】ソースフォロワ放電回路４１０は、ダイオ
ード接続されソースに入力端子電圧Ｖｉｎを受けるｐチ
ャネルトランジスタ４１１と、ソースが出力端子２に接
続され、ゲートがｐチャネルトランジスタ４１１のゲー
トに接続され、ドレインがスイッチ５５３を介して低位
電源ＶＳＳに接続されたｐチャネルトランジスタ４１２
と、を含み、さらにｐチャネルトランジスタ４１１のソ
ースと高位側電源ＶＤＤとの間に、直列に接続されてい
る電流源４１３及びスイッチ５５１と、ｐチャネルトラ
ンジスタ４１１のドレインと低位電源ＶＳＳとの間に直
列に接続されている電流源４１４及びスイッチ５５２
と、を備え、構成されている。

【０１２２】ソースフォロワ放電回路４１０の動作につ
いて以下に簡単に説明する。なお、その詳細は、上記文
献（特願２０００−４０２０７９に基づく優先権主張出
願特願２００１−３７３３０２）等が参照される。

【０１２３】ソースフォロワ放電回路４１０の動作は、
スイッチ５５１、５５２、５５３で制御され、各スイッ
チがオンのとき動作可能となり、各スイッチがオフのと
き動作は停止する。

【０１２４】ソースフォロワ放電回路４１０が動作可能
な状態において、ｐチャネルトランジスタ４１１、４１
２のトランジスタ特性が等しく、電流源４１３、４１４
で制御される電流が等しい場合、トランジスタ４１１、
４１２のゲート電圧は、入力端子電圧Ｖｉｎからゲート
・ソース間電圧だけずれた電圧となる。このとき、Ｖｉ
ｎ＜Ｖｏｕｔであると、ｐチャネルトランジスタ４１２
のゲート・ソース間電圧は、閾値電圧よりも大きく、ソ
ースフォロワ動作によるｐチャネルトランジスタ４１２
の放電作用により、出力端子電圧Ｖｏｕｔを引き下げ
る。

【０１２５】そして出力端子電圧Ｖｏｕｔの低下によ
り、ｐチャネルトランジスタ４１２のゲート・ソース間
電圧は小さくなり閾値電圧付近となるところで、放電作
用は停止する。ここで、電流源４１３、４１４で制御さ
れる電流が十分小さい場合、ｐチャネルトランジスタ４
１１のゲート・ソース間電圧も、閾値電圧付近となるた
め、ｐチャネルトランジスタ４１２のソースフォロワ動
作により、出力端子電圧Ｖｏｕｔは入力端子電圧Ｖｉｎ
付近まで引き下げられる。

【０１２６】またＶｉｎ＞Ｖｏｕｔのときは、ｐチャネ
ルトランジスタ４１２のゲート・ソース間電圧は、トラ
ンジスタがオフとなる値になるため、出力端子電圧Ｖｏ
ｕｔの変動に寄与しない。

【０１２７】一方、ソースフォロワ充電回路４２０は、
ダイオード接続され、ソースに入力端子電圧Ｖｉｎを受
けるｎチャネルトランジスタ４２１と、ソースが出力端
子２に接続され、ゲートがｎチャネルトランジスタ４２
１のゲートに接続され、ドレインがスイッチ５６３を介
して高位側電源ＶＤＤに接続されたｎチャネルトランジ
スタ４２２と、を含み、さらにｎチャネルトランジスタ
４２１のソースと低位電源ＶＳＳとの間に直列に接続さ
れている電流源４２３及びスイッチ５６１と、ｎチャネ
ルトランジスタ４２１のドレインと高位電源ＶＤＤとの
間に直列に接続されている電流源４２４及びスイッチ５
６２を備えて構成されている。

【０１２８】ソースフォロワ充電回路４２０の動作につ
いて以下に簡単に説明する。ソースフォロワ充電回路４
２０の動作はスイッチ５６１、５６２、５６３で制御さ
れ、各スイッチがオンのとき動作可能となり、各スイッ
チがオフのとき動作は停止する。

【０１２９】ソースフォロワ充電回路４２０が動作可能
な状態において、ｎチャネルトランジスタ４２１、４２
２のトランジスタ特性が等しく、電流源４２３、４２４
で制御される電流が等しい場合、トランジスタ４２１、
４２２のゲート電圧は入力端子電圧Ｖｉｎからゲート・
ソース間電圧だけずれた電圧となる。このとき、Ｖｉｎ
＞Ｖｏｕｔであると、ｎチャネルトランジスタ４２２の
ゲート・ソース間電圧は閾値電圧よりも大きく、ソース
フォロワ動作によるｎチャネルトランジスタ４２２の充
電作用により、出力端子電圧Ｖｏｕｔを引き上げる。

【０１３０】そして、出力端子電圧Ｖｏｕｔの電圧上昇
により、ｎチャネルトランジスタ４２２のゲート・ソー
ス間電圧は小さくなり、閾値電圧付近となるところで、
充電作用は停止する。ここで、電流源４２３、４２４で
制御される電流が十分小さい場合、ｎチャネルトランジ
スタ４２１のゲート・ソース間電圧も閾値電圧付近とな
るため、ｎチャネルトランジスタ４２２のソースフォロ
ワ動作により、出力端子電圧Ｖｏｕｔは、入力端子電圧
Ｖｉｎ付近まで引き上げられる。

【０１３１】また、Ｖｉｎ＜Ｖｏｕｔのときは、ｎチャ
ネルトランジスタ４２２のゲート・ソース間電圧はトラ
ンジスタがオフとなる値になるため、出力端子電圧Ｖｏ
ｕｔの変動に寄与しない。

【０１３２】図１１は、図１０に示した駆動回路におけ
る接続切替１の出力期間と接続切替２の出力期間の各ス
イッチ制御の一例を示したものである。以下、図１１を
参照して図１０の駆動回路の作用を説明する。

【０１３３】まず接続切替１の出力期間では、差動回路
のスイッチ１１１、１１２、１１３、１１６、１１７を
オンとし、スイッチ１１４、１１５、１１８、１１９、
１２０をオフとする。

【０１３４】また出力期間の最初に、リセット回路５３
０のスイッチ５３１をオンとして、差動回路の出力３
を、高位電源電圧ＶＤＤに十分短いリセット期間に、プ
リチャージする。

【０１３５】そして、スイッチ５３１をオフとして、リ
セット期間を終了し、その後、スイッチ５３２、５５
１、５５２、５５３をオンとして、増幅段３１０を動作
させる。ここで、入力端子電圧Ｖｉｎが、Ｖｉｎ＞Ｖｏ
ｕｔであると、差動回路の出力が低下して、ｐチャネル
トランジスタ３１１がオンとなり、高い充電能力で、出
力端子電圧Ｖｏｕｔを、入力端子電圧Ｖｉｎまで、高速
に引き上げることができる。

【０１３６】また入力端子電圧Ｖｉｎが、Ｖｉｎ＜Ｖｏ
ｕｔであると、差動回路の出力３の電圧が上昇して、ｐ
チャネルトランジスタ３１１がオフとなり、回路４１０
の放電作用より、出力端子電圧Ｖｏｕｔを入力端子電圧
Ｖｉｎまで引き下げる。

【０１３７】ソースフォロワ放電回路４１０は、ソース
フォロワ放電作用をするため、入力端子電圧Ｖｉｎと出
力端子電圧Ｖｏｕｔの電圧差が大きいほど、その放電能
力は高く、出力端子電圧Ｖｏｕｔが入力端子電圧Ｖｉｎ
に近づくにつれて、その放電能力は低下する。

【０１３８】また、ソースフォロワ放電回路４１０のソ
ースフォロワ放電作用は、ＶｉｎとＶｏｕｔの電圧差に
応じて、遅延なく瞬時に動作する。このため、ｐチャネ
ルトランジスタ３１１の高速充電作用が、帰還構成の応
答遅延によりオーバーシュートを生じた場合でも、ソー
スフォロワ放電回路４１０は、速やかに、オーバーシュ
ートを抑え、出力端子電圧ＶｏｕｔをＶｉｎで安定させ
る作用をもつ。

【０１３９】したがって、図１０に示した駆動回路は、
出力安定化のための位相補償容量を必要としない、もし
くは、十分小さい位相補償容量を設けるだけで出力安定
化を実現することもできる。

【０１４０】一方、接続切替２の出力期間では、差動回
路のスイッチ１１１、１１２、１１３、１１６、１１７
をオフ、スイッチ１１４、１１５、１１８、１１９、１
２０をオンとする。また出力期間の最初に、リセット回
路５４０のスイッチ５４１をオンとして、差動回路の出
力３を低位電源電圧ＶＳＳに十分短いリセット期間の間
ディスチャージする。

【０１４１】そして、スイッチ５４１をオフとしてリセ
ット期間を終了し、その後、スイッチ５４２、５６１、
５６２、５６３をオンとして、増幅段３２０を動作させ
る。

【０１４２】ここで、入力端子電圧ＶｉｎがＶｉｎ＜Ｖ
ｏｕｔであると、差動回路の出力が上昇してｎチャネル
トランジスタ３２１がオンとなり、高い放電能力で、出
力端子電圧Ｖｏｕｔを入力端子電圧Ｖｉｎまで、高速に
引き下げることができる。

【０１４３】また入力端子電圧ＶｉｎがＶｉｎ＞Ｖｏｕ
ｔであると、差動回路の出力が低下してｎチャネルトラ
ンジスタ３２１がオフとなり、ソースフォロワ充電回路
４２０の充電作用より、出力端子電圧Ｖｏｕｔを、入力
端子電圧Ｖｉｎまで引き上げる。

【０１４４】ソースフォロワ充電回路４２０は、ソース
フォロワ充電作用をするため、ＶｉｎとＶｏｕｔの電圧
差が大きいほど充電能力は高く、ＶｏｕｔがＶｉｎに近
づくにつれ充電能力は低下する。また、ソースフォロワ
充電回路４２０のソースフォロワ充電作用は、Ｖｉｎと
Ｖｏｕｔの電圧差に応じて遅延なく瞬時に動作する。こ
のため、ｎチャネルトランジスタ３２１の高速放電作用
が、帰還構成の応答遅延によりアンダーシュートを生じ
た場合でも、ソースフォロワ充電回路４２０は、速やか
にアンダーシュートを抑え、出力端子電圧Ｖｏｕｔを入
力端子電圧Ｖｉｎで安定させる作用をもつ。

【０１４５】したがって、図１０に示した駆動回路は、
出力安定化のための位相補償容量を必要としない、もし
くは十分小さい位相補償容量を設けるだけで出力安定化
を実現することもできる。

【０１４６】このように、ボルテージフォロワ構成にお
いて、出力安定化のための位相補償容量を不要としてい
ることは、本発明の主たる特徴の１つをなしている。そ
して、十分小さい位相補償容量は、専ら波形整形用等に
用いられる。

【０１４７】なお、リセット回路５３０、５４０は、図
８の駆動回路と同様の原理で接続切替前後の出力ノイズ
を防ぐ効果がある。また、差動回路のスイッチ１１１、
１１２、１１３、１１６、１１７はスイッチ５３２、５
５１、５５２、５５３と同期してオンさせても構わな
い。同様に差動回路のスイッチ１１４、１１５、１１
８、１１９、１２０はスイッチ５４２、５６１、５６
２、５６３と同期してオンさせても構わない。

【０１４８】また図１０に示した駆動回路は、図５の駆
動回路と同様の出力特性を有し、製造プロセス等によ
り、差動回路のトランジスタ対の特性が標準特性からず
れた場合でも、接続切替１、２における（Ｖｉｎ−Ｖｏ
ｕｔ）のずれの方向は等しく、接続切替を行っても、
（Ｖｉｎ−Ｖｏｕｔ）のずれの偏差を小さく抑えること
が可能である。このため、図１０に示した駆動回路は、
液晶表示装置の階調電圧の増幅用アンプなどに好適であ
る。

【０１４９】図１２は、図１０に示した駆動回路の変形
例を示す図である。図１２において、差動回路以外の構
成については、文献（特願２０００−４０２０７９に基
づく優先権主張出願特願２００１−３７３３０２）に、
その詳細が記載されている。図１２は、図１０に示した
構成よりも、素子数を減らしたものであり、図１０の回
路４１０を回路４３０に置き換え、図１０の回路４２０
を回路４４０に置き換えた構成で、他の構成は図１０と
同じである。

【０１５０】図１２において、図１０に示した素子と同
じ作用をする素子の参照符号は同一としている。図１２
では、トランジスタ４２１のドレインとソースにドレイ
ンとソースがそれぞれ接続されたトランジスタ４１９
と、トランジスタ４１１のソースとドレインにソースと
ドレインがそれぞれ接続された４２９が追加されてお
り、それぞれのトランジスタ４１９、４２９のゲートに
は、所定のバイアス電圧ＢＮ、ＢＰを印加される。

【０１５１】図１３は、図１２の駆動回路における接続
切替１の出力期間と接続切替２の出力期間の各スイッチ
制御の例を示したものである。リセット回路５３０、５
４０の制御および作用は図１０、図１１と同様であるの
で省略し、リセット期間終了後について説明する。接続
切替１の出力期間では、リセット期間終了後スイッチ５
３２、５５３をオンとしてｐチャネルトランジスタ３１
１と回路４３０を動作させる。このときバイアス電圧Ｂ
Ｎはトランジスタ４１９がオフするように制御し、バイ
アス電圧ＢＰは高位電源ＶＤＤと入力端子１の間に電流
源４２５で制御される電流が流れるように制御する。こ
れにより回路４３０は図１０の回路４１０と等価とな
る。一方、接続切替２の出力期間では、リセット期間終
了後スイッチ５４２、５６３をオンとしてｎチャネルト
ランジスタ３２１と回路４４０を動作させる。このとき
バイアス電圧ＢＰはトランジスタ４２９がオフするよう
に制御し、バイアス電圧ＢＮは低位電源ＶＳＳと入力端
子１の間に電流源４１５で制御される電流が流れるよう
に制御する。これにより回路４４０は図１０の回路４２
０と等価となる。したがって、図１２の駆動回路は、図
１０の駆動回路と同様の性能を有する。

【０１５２】以下では、図８、図１０、図１２に示し
た、リセット回路５３０、５４０について付言してお
く。差動回路の出力３をリセットするリセット回路５３
０、５４０は、図８、図１０、図１２に示したスイッチ
５３１、５４１以外の構成であってもよい。図１７は、
図８に示した第４の実施例をなす増幅回路において、リ
セット回路５３０、５４０を別の構成とした一変形例を
示す図である。なお、図１７に示した回路構成におい
て、リセット回路５３０、５４０以外の構成は、図８に
示したものと同一である。

【０１５３】図１７を参照すると、リセット回路５３０
は、高位側電源ＶＤＤと、トランジスタ２１１のゲート
と容量Ｃ１の一端との接続点との間に挿入されたスイッ
チ５３１と、トランジスタ２１１のゲートと容量Ｃ１の
一端との接続点と、差動回路の出力端子３との間に挿入
されたスイッチ５３３とを備えて構成されている。一
方、リセット回路５４０は、低位側電源ＶＳＳとトラン
ジスタ２２１のゲートと容量Ｃ２の一端との接続点との
間に挿入されたスイッチ５４１と、トランジスタ２２１
のゲートと容量Ｃ１の一端との接続点と差動回路の出力
端子３との間に挿入されたスイッチ５４３とを備えて構
成されている。スイッチ５３３、５４３は、スイッチ５
３１、５４１のオン、オフの切替えによる充電と放電の
切替え時に、差動回路の出力３をリセットし、充電と放
電の切替え時に、出力端子電圧Ｖｏｕｔの不要な電圧変
動を防ぐ作用をもつ。

【０１５４】図１８は、リセット回路の動作、作用につ
いて説明するためのタイミング図であり、図１７のスイ
ッチ１１１〜１２０、２１３〜２１４、５３１、５３
３、５４１、５４３のオン・オフ制御の動作タイミング
が示されている。このうち、差動回路のスイッチ１１１
〜１２０については、図９に示したものと同一の制御が
行われるため、その説明を省略する。

【０１５５】図１８を参照すると、接続切替１の状態で
は、スイッチ２１３、２１４、５３３、５４１をオンと
し、スイッチ２２３、２２４、５３１、５４３をオフと
する。これにより、増幅段２１０による充電動作が可能
となる。このとき、増幅段２２０は非活性状態とされて
おり、トランジスタ２２１のゲートおよび容量Ｃ２は低
位側電源ＶＳＳに放電される。

【０１５６】一方、接続切替２の状態では、スイッチ２
１３、２１４、５３３、５４１をオフとし、スイッチ２
２３、２２４、５３１、５４３をオンとする。これによ
り、増幅段２２０による放電動作が可能となる。このと
き、増幅段２１０は非活性状態とされており、トランジ
スタ２１１のゲートおよび容量Ｃ１は高位側電源ＶＤＤ
に充電される。

【０１５７】接続切替１の状態から接続切替２の状態に
切り替わるとき（スイッチ５４３がオンし、スイッチ５
４１はオフする）、差動回路の出力端子３とトランジス
タ２２１のゲートは、接続切替１のときに低位側電源Ｖ
ＳＳに放電されていた容量Ｃ２によって、一旦、低位側
電源電圧ＶＳＳ付近まで引き下げられ、その後、入力端
子電圧Ｖｉｎに応じた放電動作を開始する。したがっ
て、増幅段２２０の動作は、接続切替２の状態への切替
前の差動回路の出力端子３の電位に影響されず、非活性
の状態から、速やかに動作を開始し、ノイズを発生する
ことはない。

【０１５８】また、接続切替２の状態から接続切替１の
状態に切り替わるときは（スイッチ５３３がオンし、ス
イッチ５３１はオフする）、差動回路の出力端子３とト
ランジスタ２１１のゲートは、接続切替２のときに高位
側電源ＶＤＤに充電されていた容量Ｃ１によって、一
旦、高位側電源電圧ＶＤＤ付近まで引き上げられ、その
後、入力端子電圧Ｖｉｎに応じた充電動作を開始する。
したがって、増幅段２１０の動作は、接続切替１への切
替前の差動回路の出力端子３の電位に影響されず、非活
性の状態から速やかに動作を開始し、ノイズを発生する
ことはない。

【０１５９】また、図１７のリセット回路５３０、５４
０は、図１８に示すように、リセット回路のスイッチの
制御を、差動回路のスイッチの制御と同期して行うこと
ができる。これにより、制御信号の数を縮減することが
できる。

【０１６０】なお、スイッチ２１３とスイッチ５３１
は、ともにトランジスタ２１１を非活性とする作用を行
っているため、スイッチ２１３を取り去り、トランジス
タ２１１のソースを高位側電源ＶＤＤに直接接続する構
成としてもよい。同様に、スイッチ２２３とスイッチ５
４１は、ともにトランジスタ２２１を非活性とする作用
を行っているため、スイッチ２２３を取り去り、トラン
ジスタ２２１のソースを低位側電源ＶＳＳに直接接続す
る構成としてもよい。

【０１６１】以上のように、図１７のリセット回路５３
０、５４０は、容量Ｃ１、Ｃ２を利用して、接続状態の
切替の前後での出力ノイズの発生を防ぐ構成としてい
る。そして、図１０および図１２に示した駆動回路につ
いても、トランジスタ３１１、３２１のゲートに最適な
容量をそれぞれ接続する場合などに、図１７に示した回
路と同様のリセット回路を適用することができる。ある
いは波形整形用の容量を設けていない場合でも、トラン
ジスタ２１１、２２１のサイズが大きく、ゲート容量が
ある程度大きい場合にも、図１７と同様のリセット回路
を適用することができる。

【０１６２】図１４は、本発明の第６の実施例を説明す
るための図であり、本発明の駆動回路で多出力の駆動回
路を構成した例を示す図である。この実施例は、液晶表
示装置の駆動回路として用いることができる。出力回路
１００としては、図５、図８、図１０、図１２等で説明
した各実施例の駆動回路を用いることができる。制御信
号は各駆動回路のスイッチを制御する。参照電圧ＶＨと
ＶＬ間に設けられた分圧抵抗のタップからアナログ階調
電圧が出力され、デコーダ３００と、出力端子群４００
と、出力段１００と、を備えて構成される。抵抗ストリ
ング２００の各端子（タップ）から生成した複数の階調
電圧の中から、各出力ごとに、映像デジタル信号に応じ
てデコーダ３００で階調電圧を選択し、出力回路１００
で増幅して、出力端子４００に接続されたデータ線を駆
動する。出力回路１００において、ｎチャネル差動対の
差動回路と、ｐチャネル差動対の差動回路を切替えた場
合でも、安定状態において、素子特性のばらつきによ
る、差動入力電圧のずれの方向を同じにすることがで
き、素子特性のばらつきによる出力オフセットの方向を
同じとし、振幅差偏差を抑制することができ、これによ
り、表示画質を向上している。

【０１６３】なお、上記実施例で説明した差動回路、増
幅回路（駆動回路）は、ＭＯＳトランジスタで構成され
ており、液晶表示装置の駆動回路では、例えば多結晶シ
リコンからなるＭＯＳトランジスタ（ＴＦＴ）で構成し
てもよい。また、上記実施例で説明した差動回路は、バ
イポーラトランジスタにも適用できることは勿論であ
る。この場合、高位側電源側のｐチャネルトランジスタ
１０１、１０２は、ｐｎｐトランジスタよりなり、低位
側電源側のｎチャネルトランジスタ１０３、１０４は、
ｎｐｎトランジスタよりなる。上記実施例では、集積回
路に適用した例を示したが、２対のトランジスタ対を、
差動対とカレントミラーとに切り替える回路構成は、デ
ィスクリート素子構成にも適用できることは勿論であ
る。

【０１６４】以上本発明を上記実施例に即して説明した
が、本発明は、上記実施例にのみ限定されるものではな
く、本願特許請求の範囲の各請求項の発明の範囲内で当
業者であればなし得るであろう各種変形、修正を含むこ
とは勿論である。

【０１６５】

【発明の効果】以上説明したように、本発明によれば、
互いに極性の異なる差動回路を切替えた場合でも、安定
状態において、素子特性のばらつきによる、差動入力電
圧ＶｉｎＰとＶｉｎＭのずれの方向（プラス側、マイナ
ス側）を同じとすることができ、このため、素子特性の
ばらつきによる出力オフセットの方向が同じとなり、振
幅差偏差を抑制することができる、という効果を奏す
る。

【０１６６】また、本発明によれば、高位側電圧の駆動
時には、ｎチャネルトランジスタ対を差動対とし、ｐチ
ャネルトランジスタ対をカレントミラー回路とし、低位
側電圧の駆動時には、ｐチャネルトランジスタ対を差動
対とし、ｎチャネルトランジスタ対をカレントミラー回
路とするように切替制御することにより、フルレンジ出
力が可能である、という効果を奏する。

【０１６７】さらに本発明によれば、２対のトランジス
タ対のうちの一対を差動対又はカレントミラーの一方、
他の対を差動対又はカレントミラーの他方と切替える構
成としたことより、回路規模を縮減し、低消費電力化を
図ることができる、という効果を奏する。

【０１６８】さらに、本発明によれば、増幅回路の振幅
差偏差の最大値を高電位側駆動時と低電位側駆動時の出
力オフセットの差の絶対値の２倍程度に抑えている。か
かる増幅回路を、表示装置のデータ線の駆動回路に用い
ることで、表示画質を向上させることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の構成を示す図である。

【図２】本発明の第１の実施例の接続切替の制御を示す
図である。

【図３】本発明の第１の実施例における接続切替１、２
における回路接続及び動作を説明するための図である。

【図４】本発明の第２の実施例の構成を示す図である。

【図５】本発明の第３の実施例の構成を示す図である。

【図６】本発明の第３の実施例の接続切替の制御を示す
図である。

【図７】本発明の第３の実施例の動作を説明するための
図である。

【図８】本発明の第４の実施例の構成を示す図である。

【図９】本発明の第４の実施例のスイッチ制御を示すタ
イミングチャートである。

【図１０】本発明の第５の実施例の構成を示す図であ
る。

【図１１】本発明の第５の実施例のスイッチ制御を示す
タイミングチャートである。

【図１２】本発明の第５の実施例の構成を示す図であ
る。

【図１３】本発明の第６の実施例のスイッチ制御を示す
タイミングチャートである。

【図１４】本発明の第６の実施例の構成を示す図であ
る。

【図１５】従来の差動回路の構成を示す図である。

【図１６】従来の差動回路における振幅差偏差を説明す
るための図である。

【図１７】本発明の第４の実施例の変形例を示す図であ
る。

【図１８】本発明の第４の実施例の変形例のスイッチ制
御を示すタイミングチャートである。

【符号の説明】 １ 入力端子 ２ 出力端子 ３ 差動回路の出力 １００ 出力回路 １０１、１０２、２１１、３１１、４１１、４１２、４
２９、９１１、９１２、９２３、９２４ ｐチャネルト
ランジスタ １０３、１０４、２２１、３２１、４２１、４２２、４
１９、９１３、９１４、９２１、９２２ ｎチャネルト
ランジスタ １０５、１０６、２１２、２２２、４１３、４１４、４
２３、４２４、９１５、９１７、９２５、９２７ 定電
流源 １１１〜１２０、２１３、２１４、２２３、２２４、５
３１、５３２、５４３、５４１、５４２、５４３、５５
１、５５２、５５３、５６１、５６２、５６３、９５
１、９５２、９５３、９６１、９６２、９６３ スイッ
チ ２００ 抵抗 ２１０ 増幅段（充電用） ２２０ 増幅段（放電用） ３００ スイッチ ３１０ 増幅段（充電用） ３２０ 増幅段（放電用） ４００ 出力端子群 ４１０、４３０ ソースフォロワ充電回路 ４２０、４４０ ソースフォロワ放電回路 ５１０ 増幅段（充電用） ５２０ 増幅段（放電用） ５３０、５４０ リセット回路 ９１０、９２０ ボルテージフォロワ回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/36 Ｇ０９Ｇ 3/36 Ｆターム(参考） 5C006 BC11 BF25 FA20 FA47 5C080 AA10 DD26 JJ03 JJ04 5J066 AA01 AA12 AA51 CA00 CA34 CA36 FA18 HA09 HA17 HA25 HA29 HA38 HA39 KA02 KA05 KA09 MA21 ND01 ND12 ND22 ND23 PD02 SA00 TA01 TA02 TA06 5J500 AA01 AA12 AA51 AC00 AC34 AC36 AF18 AH09 AH17 AH25 AH29 AH38 AH39 AK02 AK05 AK09 AM21 AS00 AT01 AT02 AT06 DN01 DN12 DN22 DN23 DP02

Claims (31)

【特許請求の範囲】
1. 【請求項１】第１導電型の第１のトランジスタ対と、 第２導電型の第２のトランジスタ対と、 を含み、 前記第１のトランジスタ対の出力対は、前記第２のトラ
   ンジスタ対の出力対にそれぞれ接続されており、 前記第１のトランジスタ対の共通テールと第１の電源と
   の間には、電流源とスイッチとが並列に接続されてお
   り、 前記第２のトランジスタ対の共通テールと第２の電源と
   の間には、電流源とスイッチとが並列に接続されてお
   り、 それぞれのトランジスタ対を、 電流源で駆動され、入力対から差動入力電圧を受ける差
   動対と、 入力対同士が接続され、一方のトランジスタがダイオー
   ド接続され、前記差動対の負荷となるカレントミラー回
   路と、 に切替え自在とする接続切替手段を備え、 前記第１と第２のトランジスタ対のうち一方のトランジ
   スタ対が差動対とされるときに、他方のトランジスタ対
   はカレントミラー回路とされる、ことを特徴とする差動
   回路。
2. 【請求項２】第１導電型の第１のトランジスタ対と、 第２導電型の第２のトランジスタ対と、 を含み、 前記第１のトランジスタ対のドレインは、前記第２のト
   ランジスタ対のドレインにそれぞれ接続されており、 前記第１のトランジスタ対の共通接続されたソースと第
   １の電源との間には、第１電流源と第１のスイッチとが
   並列に接続されており、 前記第２のトランジスタ対の共通接続されたソースと第
   ２の電源との間には、第２の電流源と第２のスイッチと
   が並列に接続されており、 前記第１のトランジスタ対を、共通接続されたソースが
   前記第１の電流源を介して前記第１の電源に接続され、
   ゲートに差動入力電圧を受ける差動対とし、 前記第２のトランジスタ対を、ゲート同士が接続され、
   共通接続されたソースが前記第２のスイッチを介して前
   記第２の電源に接続され、一方のトランジスタのゲート
   とドレインとが互いに接続されてなるカレントミラー回
   路とする第１の接続構成と、 前記第２のトランジスタ対を、共通接続されたソースが
   前記第２の電流源を介して前記第２の電源に接続され、
   ゲートに差動入力電圧を受ける差動対とし、 前記第１のトランジスタ対を、ゲート同士が接続され、
   共通接続されたソースが前記第１のスイッチを介して前
   記第１の電源に接続され、一方のトランジスタのゲート
   とドレインとが互いに接続されてなるカレントミラー回
   路とする第２の接続構成と、 を取り得るものとし、 前記第１の接続構成から前記第２の接続構成、及び、前
   記第２の接続構成から前記第１の接続構成への切替を制
   御する接続切替手段を備えている、ことを特徴とする差
   動回路。
3. 【請求項３】前記第１のトランジスタ対がｐチャネルト
   ランジスタ対よりなり、 前記第２のトランジスタ対がｎチャネルトランジスタ対
   よりなり、 前記第１の電源が高位側電源よりなり、 前記第２の電源が低位側電源よりなり、 高位側電圧の駆動時には、前記ｎチャネルトランジスタ
   対を差動対とし、前記ｐチャネルトランジスタ対をカレ
   ントミラー回路とし、 低位側電圧の駆動時には、前記ｐチャネルトランジスタ
   対が差動対とし、前記ｎチャネルトランジスタ対をカレ
   ントミラー回路とするように、前記接続切替手段の切替
   を制御する、ことを特徴とする請求項１又は２に記載の
   差動回路。
4. 【請求項４】ソースが共通接続されている第１導電型の
   第１、及び第２のトランジスタと、 ドレインが前記第１導電型のトランジスタ対のドレイン
   にそれぞれ接続され、ソースが共通接続されている、第
   ２導電型の第３、及び第４のトランジスタと、 前記第１、及び第２のトランジスタのソースの共通接続
   節点と、第１の電源との間に、並列形態に接続されてい
   る、第１のスイッチ及び第１の電流源と、 前記第３、及び第４のトランジスタのソースの共通接続
   節点と、第２の電源との間に、並列形態に接続されてい
   る、第２のスイッチ及び第２の電流源と、 前記第１、及び第２のトランジスタのそれぞれのゲート
   の間に、直列形態に接続されている第３、及び第４のス
   イッチと、 前記第３、及び第４のトランジスタのそれぞれのゲート
   の間に、直列形態に接続されている第５、及び第６のス
   イッチと、 前記第１のトランジスタのゲートと前記第３のスイッチ
   との接続節点と、第１の入力端子との間に挿入されてい
   る第７のスイッチと、 前記第２のトランジスタのゲートと前記第４のスイッチ
   との接続節点と、第２の入力端子との間に挿入されてい
   る第８のスイッチと、 前記第３のトランジスタのゲートと前記第５のスイッチ
   との接続節点と、前記第１の入力端子の間に挿入されて
   いる第９のスイッチと、 前記第４のトランジスタのゲートと前記第６のスイッチ
   との接続節点と、前記第２の入力端子との間に挿入され
   ている第１０のスイッチと、 を備え、 前記第３のスイッチと前記第４のスイッチとの接続節点
   と、前記第５のスイッチと前記第６のスイッチとの接続
   節点とが互いに接続され、その共通接続節点は、前記第
   ２のトランジスタのドレインと前記第４のトランジスタ
   のドレインとの接続節点に接続されており、 前記第１のトランジスタのドレインと前記第３のトラン
   ジスタのドレインとの接続節点が出力端子に接続されて
   いる、ことを特徴とする差動回路。
5. 【請求項５】前記第１、第３、第４、第９、及び第１０
   のスイッチが導通状態とされ、且つ前記第２、第５、第
   ６、第７、及び第８のスイッチが非導通状態とされる
   か、あるいは、 前記第１、第３、第４、第９、及び第１０のスイッチが
   非導通状態とされ、且つ前記第２、第５、第６、第７、
   及び第８のスイッチが導通状態とされる、ことを特徴と
   する請求項４に記載の差動回路。
6. 【請求項６】前記第１、第３、及び第４のスイッチは、
   第１の制御信号の反転信号をゲートに入力とする第１導
   電型のトランジスタよりなり、それぞれ前記第１の制御
   信号が第１の論理値のときにオンし、 前記第２、第５、及び第６のスイッチは、第２の制御信
   号をゲートに入力とする第２導電型のトランジスタより
   なり、それぞれ前記第２の制御信号が第１の論理値のと
   きにオンし、 前記第７、及び第８のスイッチは、前記第２の制御信号
   とその反転信号をゲートにそれぞれ入力とするＣＭＯＳ
   トランスファゲートよりなり、それぞれ前記第２の制御
   信号が第１の論理値のときにオンし、 前記第９、及び第１０のスイッチは、前記第１の制御信
   号とその反転信号とをゲートにそれぞれ入力とするＣＭ
   ＯＳトランスファゲートよりなり、それぞれ前記第１の
   制御信号が第１の論理値のときにオンする、ことを特徴
   とする請求項４に記載の差動回路。
7. 【請求項７】前記第１及び第２のトランジスタがｐチャ
   ネルトランジスタ対よりなり、 前記第３及び第４のトランジスタがｎチャネルトランジ
   スタ対よりなり、 前記第１の電源が高位側電源よりなり、 前記第２の電源が低位側電源よりなり、 高位側電圧の安定駆動時には、前記ｎチャネルトランジ
   スタ対を差動対とし、前記ｐチャネルトランジスタ対を
   カレントミラー回路とし、 低位側電圧の安定駆動時には、前記ｐチャネルトランジ
   スタ対を差動対とし、前記ｎチャネルトランジスタ対が
   カレントミラー回路となるように、前記第１、第３、第
   ４、第９、及び第１０のスイッチと、前記第２、第５、
   第６、第７、及び第８のスイッチの導通状態が切替を制
   御される、ことを特徴とする請求項４に記載の差動回
   路。
8. 【請求項８】請求項１乃至７のいずれか一に記載の差動
   回路と、 前記差動回路の出力信号を受けて出力端子を充電する充
   電用増幅段と、 前記差動回路の出力信号を受けて前記出力端子を放電す
   る放電用増幅段と、 を備え、 前記出力端子が、前記差動回路の差動入力端子の反転入
   力端子に帰還入力される、ことを特徴とする増幅回路。
9. 【請求項９】前記差動回路の出力信号を制御して、前記
   充電用増幅段を、所定の期間、非活性とする制御を行う
   第１のリセット回路を備えている、ことを特徴とする請
   求項８に記載の増幅回路。
10. 【請求項１０】前記差動回路の出力信号を制御して、前
    記放電用増幅段を、所定の期間、非活性とする制御を行
    う第２のリセット回路を備えている、ことを特徴とする
    請求項８に記載の増幅回路。
11. 【請求項１１】前記充電用増幅段が、前記差動回路の出
    力信号をゲートに受け、ドレインが前記出力端子に接続
    されている第１導電型の第５のトランジスタと、 前記第５のトランジスタのソースと、高位側電源をなす
    第１の電源との間に挿入されている第１１のスイッチ
    と、 前記第５のトランジスタのドレインと、低位側電源をな
    す第２の電源との間に、直列形態に接続されている、第
    １２のスイッチ及び第３の電流源と、 を備えている、ことを特徴とする請求項８に記載の増幅
    回路。
12. 【請求項１２】前記放電用増幅段が、前記差動回路の出
    力信号をゲートに受け、ドレインが前記出力端子に接続
    されている第２導電型の第６のトランジスタと、 前記第６のトランジスタのソースと、低位側電源をなす
    第２の電源との間に挿入されている第１３のスイッチ
    と、 前記第６のトランジスタのドレインと、高位側電源をな
    す第１の電源との間に、直列形態に接続されている、第
    １４のスイッチ及び第４の電流源を備えている、ことを
    特徴とする請求項８に記載の増幅回路。
13. 【請求項１３】前記第１の電源と前記第５のトランジス
    タのゲートとの間に挿入された第１５のスイッチを有す
    る第１のリセット回路を備えている、ことを特徴とする
    請求項１１に記載の増幅回路。
14. 【請求項１４】前記第２の電源と前記第６のトランジス
    タのゲートとの間に挿入された第１６のスイッチを有す
    る第２のリセット回路を備えている、ことを特徴とする
    請求項１２に記載の増幅回路。
15. 【請求項１５】請求項１乃至７のいずれか一に記載の差
    動回路を備え、 前記差動回路は、入力端子電圧と出力端子電圧とを差動
    入力し、 前記差動回路の出力信号に基づき前記出力端子の充電作
    用を行う充電回路と、 前記入力端子電圧を受けて出力バイアス電圧を制御する
    第１のバイアス制御手段と、前記出力端子と、低位側電
    源をなす第２の電源との間に接続され、前記第１のバイ
    アス制御手段から出力されるバイアス電圧を入力とする
    フォロワトランジスタと、を備え、前記入力端子電圧と
    前記出力端子電圧との電圧差に応じ能動素子のフォロワ
    動作により前記出力端子の放電作用を行うフォロワ型放
    電回路と、 前記差動回路の出力信号に基づき前記出力端子の放電作
    用を行う放電回路と、 前記入力端子電圧を受けて出力バイアス電圧を制御する
    第２のバイアス制御手段と、高位側電源をなす第１の電
    源と前記出力端子との間に接続され、前記第２のバイア
    ス制御手段のバイアス電圧を入力とするフォロワトラン
    ジスタと、を備え、前記入力端子電圧と前記出力端子電
    圧との電圧差に応じ能動素子のフォロワ動作により前記
    出力端子の充電作用を行うフォロワ型充電回路と、 を備えている、ことを特徴とする増幅回路。
16. 【請求項１６】請求項４乃至７のいずれか一に記載の差
    動回路を備え、 前記差動回路は、入力端子電圧と出力端子電圧とを差動
    入力し、 高位側電源をなす第１の電源と、前記出力端子との間に
    接続され、前記差動回路の出力信号をゲートに入力とす
    る第１導電型の第７のトランジスタを含む充電回路と、 前記出力端子と、低位側電源をなす第２の電源との間に
    接続されるフォロワ構成の第１導電型の第８のトランジ
    スタと、 前記入力端子と前記低位側電源間に挿入され、第５の定
    電流源で駆動され、ゲートが前記フォロワ構成の第８の
    トランジスタのゲートに接続されるダイオード接続され
    ている第１導電型の第９のトランジスタと、 を有するフォロワ型放電回路と、 前記低位側電源と前記出力端子との間に接続され、前記
    差動回路の出力信号をゲートに入力する第２導電型の第
    １０のトランジスタを含む放電回路と、 前記出力端子と高位側電源間に接続されるフォロワ構成
    の第２導電型の第１１のトランジスタと、 前記高位側電源と前記入力端子間に挿入され、第６の定
    電流源で駆動され、ゲートが前記フォロワ構成の第１１
    のトランジスタのゲートに接続されるダイオード接続さ
    れている第２導電型の第１２のトランジスタと、 を有するフォロワ型充電回路と、 を備えている、ことを特徴とする増幅回路。
17. 【請求項１７】前記フォロワ構成の第８のトランジスタ
    と前記低位側電源との間に挿入された第１７のスイッチ
    と、 前記第９のトランジスタと前記低位側電源との間に、前
    記第５の定電流源と直列に接続される第１８のスイッチ
    と、 前記第９のトランジスタと前記高位側電源との間に、直
    列形態に接続されている第１９のスイッチ及び第７の定
    電流源と、 を備え、 フォロワ構成の第１１のトランジスタと高位側電源間に
    挿入される第２０のスイッチと、 前記第１２のトランジスタと前記高位側電源との間に、
    前記第６の定電流源と直列に接続される第２１のスイッ
    チと、 前記第１２のトランジスタと前記低位側電源との間に、
    直列形態に接続されている第２２のスイッチ及び第８の
    定電流源と、 を備えている、ことを特徴とする請求項１６に記載の増
    幅回路。
18. 【請求項１８】前記第９のトランジスタのソースとドレ
    インに、ソースとドレインがそれぞれ接続され、ゲート
    に所定のバイアス電圧を入力する第１導電型の第１３の
    トランジスタと、 前記第１２のトランジスタのソースとドレインに、ソー
    スとドレインがそれぞれ接続され、ゲートに所定のバイ
    アス電圧を入力する第２導電型の第１４のトランジスタ
    と、 を備えている、ことを特徴とする請求項１６に記載の増
    幅回路。
19. 【請求項１９】前記高位側電源と前記第７のトランジス
    タのゲート間に挿入された第２３のスイッチを有する第
    １のリセット回路を備えている、ことを特徴とする請求
    項１６乃至１８のいずれか一に記載の増幅回路。
20. 【請求項２０】前記低位側電源と前記第１０のトランジ
    スタのゲート間に挿入された第２４のスイッチを有する
    第２のリセット回路を備えている、ことを特徴とする請
    求項１６乃至１９のいずれか一に記載の増幅回路。
21. 【請求項２１】前記第１のリセット回路が、前記第５の
    トランジスタのゲートと前記第１５のスイッチとの接続
    点と、前記差動回路の出力端子との間に挿入されている
    第２５のスイッチを備えている、ことを特徴とする請求
    項１３に記載の増幅回路。
22. 【請求項２２】前記第２のリセット回路が、前記第６の
    トランジスタのゲートと前記第１６のスイッチとの接続
    点と、前記差動回路の出力端子との間に挿入されている
    第２６のスイッチを備えている、ことを特徴とする請求
    項１４に記載の増幅回路。
23. 【請求項２３】前記第１のリセット回路が、前記第５の
    トランジスタのドレインとゲートとの間に接続されてい
    る容量を備えている、ことを特徴とする請求項１３又は
    ２１に記載の増幅回路。
24. 【請求項２４】前記第２のリセット回路が、前記第６の
    トランジスタのドレインとゲートとの間に接続されてい
    る容量を備えている、ことを特徴とする請求項１４又は
    ２２に記載の増幅回路。
25. 【請求項２５】前記第１、第３、第４、第９、第１０の
    スイッチがオン状態とされ、且つ前記第２、第５、第
    ６、第７、第８のスイッチがオフ状態とされる第１の接
    続状態の始まりの所定のリセット期間、前記第１５のス
    イッチがオンされ、その後、前記第１５のスイッチがオ
    フされ、前記第１１、第１２のスイッチがオンされ前記
    充電用増幅段が活性化される、ことを特徴とする請求項
    １３に記載の増幅回路。
26. 【請求項２６】前記第１、第３、第４、第９、及び第１
    ０のスイッチがオフ状態とされ、且つ前記第２、第５、
    第６、第７、及び第８のスイッチがオン状態とされる第
    ２の接続状態の始まりの所定のリセット期間、前記第１
    ６のスイッチがオンされ、その後、前記第１６のスイッ
    チがオフされ、前記第１３、第１４のスイッチがオンさ
    れ前記放電用増幅段が活性化される、ことを特徴とする
    請求項１４に記載の増幅回路。
27. 【請求項２７】前記第１、第３、第４、第９、第１０の
    スイッチがオン状態とされ、且つ前記第２、第５、第
    ６、第７、第８のスイッチがオフ状態とされる第１の接
    続状態では、前記第１１、第１２のスイッチがオン状態
    とされ、前記第１５のスイッチはオフ状態、前記第２５
    のスイッチはオン状態とされ、 前記第１、第３、第４、第９、及び第１０のスイッチが
    オフ状態とされ、且つ前記第２、第５、第６、第７、及
    び第８のスイッチがオン状態とされる第２の接続状態で
    は、前記第１１、第１２のスイッチはオフ状態とされ、
    前記第１５のスイッチはオン状態、前記第２５のスイッ
    チはオフ状態とされる、ことを特徴とする請求項２１に
    記載の増幅回路。
28. 【請求項２８】前記第１、第３、第４、第９、第１０の
    スイッチが導通状態とされ、且つ前記第２、第５、第
    ６、第７、第８のスイッチが非導通状態とされる第１の
    接続状態では、前記第１３、第１４のスイッチがオフ状
    態とされ、前記第１６のスイッチはオン状態、前記第２
    ６のスイッチはオフ状態とされ、 前記第１、第３、第４、第９、及び第１０のスイッチが
    非導通状態とされ、且つ前記第２、第５、第６、第７、
    及び第８のスイッチが導通状態とされる第２の接続状態
    では、前記第１３、第１４のスイッチがオン状態され、
    前記第１６のスイッチはオフ状態、前記第２６のスイッ
    チはオン状態とされる、ことを特徴とする請求項２２に
    記載の増幅回路。
29. 【請求項２９】前記第１１のスイッチが削除されてお
    り、前記第５のトランジスタのソースが、高位側電源を
    なす前記第１の電源に直接接続されている、ことを特徴
    とする請求項２７に記載の増幅回路。
30. 【請求項３０】前記第１６のスイッチが削除されてお
    り、前記第６のトランジスタのソースが、低位側電源を
    なす前記第２の電源に直接接続されている、ことを特徴
    とする請求項２８に記載の増幅回路。
31. 【請求項３１】請求項８乃至３０のいずれか一に記載の
    増幅回路をデータ線を駆動するための駆動回路として備
    えている、ことを特徴とする表示装置。