JP2003249591A - エリアｉｏ型半導体装置の配線基板の設計方法 - Google Patents
エリアｉｏ型半導体装置の配線基板の設計方法Info
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- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
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- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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Abstract
(57)【要約】
【課題】 高密度実装のフリップチップ型ＢＧＡの半導
体装置、特に、チップ上に複数のＩＯブロックが配置さ
れるエリアＩＯ型半導体装置の配線基板の設計におい
て、チップ設計時に配線基板まで考慮に入れてチップ設
計と配線基板設計を同時に且つ自動的に行なう、エリア
ＩＯ型半導体装置の配線基板の設計方法を提供するこ
と。 【解決手段】 グループ化された信号端子をランダムに
配置して成るチップを最低２層以上の信号配線層を持つ
多層配線基板にフリップチップ実装するエリアＩＯ型半
導体装置の配線基板の設計方法において、該エリアＩＯ
型半導体装置の配線基板の設計方法は、前記信号端子を
グループ化して成るＩＯブロックの配置の妥当性を検査
する初期設計部と、フリップチップＰＡＤから配線通過
位置までの配線を作成する１次設計部と、前記配線通過
位置からＢＧＡ ＰＡＤまでの配線を作成する２次設計
部とから構成したことにある。
体装置、特に、チップ上に複数のＩＯブロックが配置さ
れるエリアＩＯ型半導体装置の配線基板の設計におい
て、チップ設計時に配線基板まで考慮に入れてチップ設
計と配線基板設計を同時に且つ自動的に行なう、エリア
ＩＯ型半導体装置の配線基板の設計方法を提供するこ
と。 【解決手段】 グループ化された信号端子をランダムに
配置して成るチップを最低２層以上の信号配線層を持つ
多層配線基板にフリップチップ実装するエリアＩＯ型半
導体装置の配線基板の設計方法において、該エリアＩＯ
型半導体装置の配線基板の設計方法は、前記信号端子を
グループ化して成るＩＯブロックの配置の妥当性を検査
する初期設計部と、フリップチップＰＡＤから配線通過
位置までの配線を作成する１次設計部と、前記配線通過
位置からＢＧＡ ＰＡＤまでの配線を作成する２次設計
部とから構成したことにある。
Description
【０００１】
【発明の属する技術分野】本発明は、エリアＩＯ型半導
体装置の配線基板の設計方法に関する。更に詳述すれば
本発明は、複数のＩＯブロックが配置されたチップを備
えたフリップチップ型ＢＧＡ（Ball Grid Array）の
半導体装置において、それぞれのＩＯブロックに対応す
るチップパッドからＢＧＡパッドへの最適化された配線
をパッケージ基板に施すために用いられる、エリアＩＯ
型半導体装置の配線基板の設計方法に関するものであ
る。
体装置の配線基板の設計方法に関する。更に詳述すれば
本発明は、複数のＩＯブロックが配置されたチップを備
えたフリップチップ型ＢＧＡ（Ball Grid Array）の
半導体装置において、それぞれのＩＯブロックに対応す
るチップパッドからＢＧＡパッドへの最適化された配線
をパッケージ基板に施すために用いられる、エリアＩＯ
型半導体装置の配線基板の設計方法に関するものであ
る。
【０００２】
【従来の技術】フリップチップ型ＢＧＡは、高密度実装
の主流となる半導体装置である。このような半導体装置
には、チップに形成された電気素子を配線することによ
って回路が形成されるゲートアレイ型半導体装置があ
る。係るゲートアレイ型半導体装置では、配線基板（パ
ッケージ基板やインターポーザとも称される）上にチッ
プが配置され、この配線基板にチップパッドからＢＧＡ
パッドまでの配線が形成される。従来から、このフリッ
プチップ型ＢＧＡの半導体装置にあっては、チップ設計
と配線基板設計は別個に行なわれていた。一般には、チ
ップ設計後に配線基板設計が行なわれ、配線基板の配線
ができない場合には再度チップ設計に戻るという進め方
が行なわれていた。
の主流となる半導体装置である。このような半導体装置
には、チップに形成された電気素子を配線することによ
って回路が形成されるゲートアレイ型半導体装置があ
る。係るゲートアレイ型半導体装置では、配線基板（パ
ッケージ基板やインターポーザとも称される）上にチッ
プが配置され、この配線基板にチップパッドからＢＧＡ
パッドまでの配線が形成される。従来から、このフリッ
プチップ型ＢＧＡの半導体装置にあっては、チップ設計
と配線基板設計は別個に行なわれていた。一般には、チ
ップ設計後に配線基板設計が行なわれ、配線基板の配線
ができない場合には再度チップ設計に戻るという進め方
が行なわれていた。
【０００３】特開平９−６９５６８号公報は、ＡＳＩＣ
設計に用いられている自動配置配線ツールの基本的なア
ルゴリズムを損なうことなく、入・出力バッファの配置
の自由度を上げたフリップチップ構成のＡＳＩＣ設計を
自動化する方法を開示している。ＡＳＩＣとは、Applic
ation Specific Integrated Circuitの略であり、ユ
ーザーの注文に合わせて設計された特定用途向けのＩＣ
である。この公報記載の発明は、一列状に配置された入
・出力バッファ列を、チップのフロアプランに従い、チ
ップのＸ方向／Ｙ方向に沿うように自由に配置すること
を特徴としている。特に、上記公報の図２及び図８に示
されるように、グループ化された複数のＩＯブロックが
チップ上に配置されており、それぞれのＩＯブロックに
対応するチップパッドからパッケージ基板周縁の入・出
力バッファへの配線を施す設計方法が開示されている。
設計に用いられている自動配置配線ツールの基本的なア
ルゴリズムを損なうことなく、入・出力バッファの配置
の自由度を上げたフリップチップ構成のＡＳＩＣ設計を
自動化する方法を開示している。ＡＳＩＣとは、Applic
ation Specific Integrated Circuitの略であり、ユ
ーザーの注文に合わせて設計された特定用途向けのＩＣ
である。この公報記載の発明は、一列状に配置された入
・出力バッファ列を、チップのフロアプランに従い、チ
ップのＸ方向／Ｙ方向に沿うように自由に配置すること
を特徴としている。特に、上記公報の図２及び図８に示
されるように、グループ化された複数のＩＯブロックが
チップ上に配置されており、それぞれのＩＯブロックに
対応するチップパッドからパッケージ基板周縁の入・出
力バッファへの配線を施す設計方法が開示されている。
【０００４】特開２００１−１５６３７号公報は、配線
ルールの設計条件に基づいて配線案生成部で複数の配線
候補を作成、品質評価部で最適な配線候補を選択するこ
とにより設計を行なう設計手法を開示している。この方
法は、配線案生成部で複数の配線候補を作成し、品質評
価部でそれぞれの候補に対し配線長のバラツキ度を算出
し、このバラツキ度を評価基準として最適な配線設計を
自動で行なうものである。配線案生成部で複数の配線候
補を作成するため、中規模のＢＧＡであれば最適解が求
められると考えられる。しかしながら、大規模なＢＧＡ
（１０００ｐｉｎ超）を設計する際は、配線設計に要す
る時間が長くかかってしまう。更に、複雑なＩＯ配置の
チップ（エリアＩＯ）を搭載するための配線基板を設計
する際に、このアルゴリズムを用いて最適設計した解が
必ずしも最適にならないことや、設計が収束しないこと
も考えられる。
ルールの設計条件に基づいて配線案生成部で複数の配線
候補を作成、品質評価部で最適な配線候補を選択するこ
とにより設計を行なう設計手法を開示している。この方
法は、配線案生成部で複数の配線候補を作成し、品質評
価部でそれぞれの候補に対し配線長のバラツキ度を算出
し、このバラツキ度を評価基準として最適な配線設計を
自動で行なうものである。配線案生成部で複数の配線候
補を作成するため、中規模のＢＧＡであれば最適解が求
められると考えられる。しかしながら、大規模なＢＧＡ
（１０００ｐｉｎ超）を設計する際は、配線設計に要す
る時間が長くかかってしまう。更に、複雑なＩＯ配置の
チップ（エリアＩＯ）を搭載するための配線基板を設計
する際に、このアルゴリズムを用いて最適設計した解が
必ずしも最適にならないことや、設計が収束しないこと
も考えられる。
【０００５】特開平６−４５４４３号公報は、半導体集
積回路の自動配線処理において、配線混雑を均一化し、
更に最適化アルゴリズムを用いた経路決定処理におい
て、ＮＥＴ数及びＮＥＴ通過位置を限定することで処理
時間を短縮する階層化設計手法を開示している。この方
法は、配線領域の分割を再帰的に繰り返すことにより、
解決すべき問題規模を縮小化することで、経路決定の処
理時間の短縮を図ったものであるが、配線領域を再帰的
に分割していくため、分割するたびに通過位置ができる
と言う問題がある。なお、ＮＥＴとは、配線領域の再帰
的な分割を繰り返し、各々の分割階層において、分割線
上における同電位の回路端子の集合を指している。
積回路の自動配線処理において、配線混雑を均一化し、
更に最適化アルゴリズムを用いた経路決定処理におい
て、ＮＥＴ数及びＮＥＴ通過位置を限定することで処理
時間を短縮する階層化設計手法を開示している。この方
法は、配線領域の分割を再帰的に繰り返すことにより、
解決すべき問題規模を縮小化することで、経路決定の処
理時間の短縮を図ったものであるが、配線領域を再帰的
に分割していくため、分割するたびに通過位置ができる
と言う問題がある。なお、ＮＥＴとは、配線領域の再帰
的な分割を繰り返し、各々の分割階層において、分割線
上における同電位の回路端子の集合を指している。
【０００６】
【発明が解決しようとする課題】従来の、エリアＩＯ型
半導体装置の配線基板の設計方法には、以下に説明する
問題点があった。フリップチップ型ＢＧＡの半導体装置
にあっては、チップ設計と配線基板設計は別個に行なわ
れており、チップ設計後に配線基板設計が行なわれ、配
線基板の配線ができない場合には再度チップ設計に戻る
という進め方であった。
半導体装置の配線基板の設計方法には、以下に説明する
問題点があった。フリップチップ型ＢＧＡの半導体装置
にあっては、チップ設計と配線基板設計は別個に行なわ
れており、チップ設計後に配線基板設計が行なわれ、配
線基板の配線ができない場合には再度チップ設計に戻る
という進め方であった。
【０００７】従って本発明の目的は、前記した従来技術
の欠点を解消し、チップ設計時に配線基板まで考慮に入
れてチップ設計と配線基板設計を同時に且つ自動的に行
なう、エリアＩＯ型半導体装置の配線基板の設計方法を
提供することにある。
の欠点を解消し、チップ設計時に配線基板まで考慮に入
れてチップ設計と配線基板設計を同時に且つ自動的に行
なう、エリアＩＯ型半導体装置の配線基板の設計方法を
提供することにある。
【０００８】
【課題を解決するための手段】前記課題を解決する本出
願第１の発明のエリアＩＯ型半導体装置の配線基板の設
計方法は、グループ化された信号端子をランダムに配置
して成るチップを最低２層以上の信号配線層を持つ多層
配線基板にフリップチップ実装するエリアＩＯ型半導体
装置の配線基板の設計方法において、前記信号端子をグ
ループ化して成るＩＯブロックの配置の妥当性を検査す
る初期設計段階と、フリップチップＰＡＤから配線通過
位置までの配線を作成する１次設計段階と、前記配線通
過位置からＢＧＡ ＰＡＤまでの配線を作成する２次設
計段階とから構成した。
願第１の発明のエリアＩＯ型半導体装置の配線基板の設
計方法は、グループ化された信号端子をランダムに配置
して成るチップを最低２層以上の信号配線層を持つ多層
配線基板にフリップチップ実装するエリアＩＯ型半導体
装置の配線基板の設計方法において、前記信号端子をグ
ループ化して成るＩＯブロックの配置の妥当性を検査す
る初期設計段階と、フリップチップＰＡＤから配線通過
位置までの配線を作成する１次設計段階と、前記配線通
過位置からＢＧＡ ＰＡＤまでの配線を作成する２次設
計段階とから構成した。
【0００９】初期設計段階では、前記ＩＯブロック同士
の配置関係と前記ＩＯブロックからの配線引き出し情報
とを前記ＩＯブロック毎にデータ化し、且つ前記ＩＯブ
ロックから引き出される配線が通過するエリアでは前記
ＩＯブロック内の各信号端子から引き出される配線の配
置順位情報を前記ＩＯブロック毎にデータ化した。
の配置関係と前記ＩＯブロックからの配線引き出し情報
とを前記ＩＯブロック毎にデータ化し、且つ前記ＩＯブ
ロックから引き出される配線が通過するエリアでは前記
ＩＯブロック内の各信号端子から引き出される配線の配
置順位情報を前記ＩＯブロック毎にデータ化した。
【００１０】１次設計段階では、前記チップ側及び前記
多層配線基板側双方で、配置配線が可能となる信号/電
源/グランドを一纏めにしたグループをライブラリ化
し、且つ前記ＩＯブロック毎の配置ルール及び前記多層
配線基板での各層の配線レイアウトデータをライブラリ
化し、前記ＩＯブロック上に配線通過エリアを設定する
ようにした。配線通過エリアの設定は、前記チップエッ
ジに沿って四角形を作成し、該四角形と接する前記ＩＯ
ブロックを配線通過エリアとし、且つ前記四角形と接し
ない前記ＩＯブロックは手動で設定し、未設定の前記Ｉ
Ｏブロックに対して同様の作業を行なうことにより設定
した。
多層配線基板側双方で、配置配線が可能となる信号/電
源/グランドを一纏めにしたグループをライブラリ化
し、且つ前記ＩＯブロック毎の配置ルール及び前記多層
配線基板での各層の配線レイアウトデータをライブラリ
化し、前記ＩＯブロック上に配線通過エリアを設定する
ようにした。配線通過エリアの設定は、前記チップエッ
ジに沿って四角形を作成し、該四角形と接する前記ＩＯ
ブロックを配線通過エリアとし、且つ前記四角形と接し
ない前記ＩＯブロックは手動で設定し、未設定の前記Ｉ
Ｏブロックに対して同様の作業を行なうことにより設定
した。
【００１１】
【発明の実施の形態】本発明の実施の形態について以
下、図面を用いて詳述する。図１は、本発明のエリアＩ
Ｏ型半導体装置の配線基板の設計方法の一実施例を示す
設計フローチャートである。図２は、図１に示す設計方
法により作成できるエリアＩＯ型半導体装置について示
したものであって、（ａ）は半導体装置概略説明図、
（ｂ）は仮想断面説明図である。
下、図面を用いて詳述する。図１は、本発明のエリアＩ
Ｏ型半導体装置の配線基板の設計方法の一実施例を示す
設計フローチャートである。図２は、図１に示す設計方
法により作成できるエリアＩＯ型半導体装置について示
したものであって、（ａ）は半導体装置概略説明図、
（ｂ）は仮想断面説明図である。
【００１２】１は初期設計段階、２は１次設計段階、３
は２次設計段階、４はＩＯブロック情報入力部、５は配
線通過エリア入力部、６はチップＰＡＤ配置情報入力
部、７はＩＯブロック配置規則チェック部、８はＩＯブ
ロック配置規則収納部、９は配線パターン生成部、１０
はブロック別パターン記憶部、１１は設計条件入力部、
１２は配線規則チェック部、１３は個別配線通過位置情
報収納部、１４はパターン記憶部、１５はＢＧＡ ＰＡ
Ｄ配置情報入力部、１６は自動ＮＥＴ生成部、１７は配
線パターン生成部、１８は配線規則チェック部、１９は
全配線生成部、２０はディスプレイ表示部、２１はチッ
プ、２２はＩＯブロック、２３はチップＰＡＤ、２４は
多層配線基板、２５ははんだボールである。
は２次設計段階、４はＩＯブロック情報入力部、５は配
線通過エリア入力部、６はチップＰＡＤ配置情報入力
部、７はＩＯブロック配置規則チェック部、８はＩＯブ
ロック配置規則収納部、９は配線パターン生成部、１０
はブロック別パターン記憶部、１１は設計条件入力部、
１２は配線規則チェック部、１３は個別配線通過位置情
報収納部、１４はパターン記憶部、１５はＢＧＡ ＰＡ
Ｄ配置情報入力部、１６は自動ＮＥＴ生成部、１７は配
線パターン生成部、１８は配線規則チェック部、１９は
全配線生成部、２０はディスプレイ表示部、２１はチッ
プ、２２はＩＯブロック、２３はチップＰＡＤ、２４は
多層配線基板、２５ははんだボールである。
【００１３】初期設計段階１は、ＩＯブロックの配置の
妥当性をチェックする。１次設計段階２は、ＦＣ（フリ
ップチップ）ＰＡＤから配線通過位置までの配線を作成
する。２次設計段階３は、配線通過位置からＢＧＡ Ｐ
ＡＤまでの配線を作成する。
妥当性をチェックする。１次設計段階２は、ＦＣ（フリ
ップチップ）ＰＡＤから配線通過位置までの配線を作成
する。２次設計段階３は、配線通過位置からＢＧＡ Ｐ
ＡＤまでの配線を作成する。
【００１４】本発明の配線基板の設計方法は、チップ２
１上に２次元で配置されたチップＰＡＤ２３に対応する
ように内部接続端子が形成された多層配線基板２４の設
計手法で、その搭載するチップ２１はブロック化された
ＩＯ、つまりＩＯブロック２２を複数持ち、更にそのＩ
Ｏブロック２２がチップ２１上で自由に配置されている
エリアＩＯ型フリップチップである。又、このようなエ
リアＩＯ型フリップチップ２１を搭載する多層配線基板
２４は、２層以上の信号配線層を持つ多層配線基板であ
る。
１上に２次元で配置されたチップＰＡＤ２３に対応する
ように内部接続端子が形成された多層配線基板２４の設
計手法で、その搭載するチップ２１はブロック化された
ＩＯ、つまりＩＯブロック２２を複数持ち、更にそのＩ
Ｏブロック２２がチップ２１上で自由に配置されている
エリアＩＯ型フリップチップである。又、このようなエ
リアＩＯ型フリップチップ２１を搭載する多層配線基板
２４は、２層以上の信号配線層を持つ多層配線基板であ
る。
【００１５】以下、図１に基づいて設計方法を詳述す
る。先ず、設計の際に必要となるライブラリとして、
「ＩＯブロックライブラリ」と「ＩＯブロック配置規
則」を用意する。「ＩＯブロックライブラリ」は、ＩＯ
ブロック２２に関するライブラリである。ＩＯブロック
２２とは、チップ２１側及び多層配線基板２４側双方
で、配置配線が可能となる信号Ｓ／電源Ｖ／グランドＧ
を一まとめにしたグループのことであり、ＩＯブロック
２２内で信号／電源／グランドの数や、大きさ（例えば
４×４ＰＡＤ）が同じでも配置が異なれば別の種類のＩ
Ｏブロック２２とする。又、このＩＯブロック２２は、
多層配線基板２４において、単一信号層ですべての信号
が引き出せる方が望ましい。「ＩＯブロックライブラ
リ」には、チップＰＡＤ２３の配列と、これに対応する
ＩＯバッファの配列及びそのレイアウト情報や、これを
搭載する多層配線基板２４における引き出しレイアウト
情報や、ＩＯブロック２２内の各信号が多層配線基板２
４内で引き出される際に、どのような順番に並ぶかと言
う信号の再配置情報や、引き出す際に必要な幅に関する
情報が登録されている。特に引き出しレイアウト情報に
は、多層配線基板２４の各層での配線レイアウトデータ
が記憶されている。このことにより、どのような設計者
でも同程度の設計が容易に行なうことが可能である。拠
って、各層の配線レイアウトデータは、経験を積んだ設
計者が登録することが望ましい。
る。先ず、設計の際に必要となるライブラリとして、
「ＩＯブロックライブラリ」と「ＩＯブロック配置規
則」を用意する。「ＩＯブロックライブラリ」は、ＩＯ
ブロック２２に関するライブラリである。ＩＯブロック
２２とは、チップ２１側及び多層配線基板２４側双方
で、配置配線が可能となる信号Ｓ／電源Ｖ／グランドＧ
を一まとめにしたグループのことであり、ＩＯブロック
２２内で信号／電源／グランドの数や、大きさ（例えば
４×４ＰＡＤ）が同じでも配置が異なれば別の種類のＩ
Ｏブロック２２とする。又、このＩＯブロック２２は、
多層配線基板２４において、単一信号層ですべての信号
が引き出せる方が望ましい。「ＩＯブロックライブラ
リ」には、チップＰＡＤ２３の配列と、これに対応する
ＩＯバッファの配列及びそのレイアウト情報や、これを
搭載する多層配線基板２４における引き出しレイアウト
情報や、ＩＯブロック２２内の各信号が多層配線基板２
４内で引き出される際に、どのような順番に並ぶかと言
う信号の再配置情報や、引き出す際に必要な幅に関する
情報が登録されている。特に引き出しレイアウト情報に
は、多層配線基板２４の各層での配線レイアウトデータ
が記憶されている。このことにより、どのような設計者
でも同程度の設計が容易に行なうことが可能である。拠
って、各層の配線レイアウトデータは、経験を積んだ設
計者が登録することが望ましい。
【００１６】「ＩＯブロック配置規則」は、ＩＯブロッ
ク配置基準に関するライブラリである。このライブラリ
は、「個別のＩＯブロックの配置ルール」と「一般的な
ＩＯブロックの配置ルール」とにより構成されている。
「個別のＩＯブロックの配置ルール」には、どの面をチ
ップ２１の外側に向けるかと言うＩＯブロック２２の方
向性に関する情報、ＩＯブロック２２で設計可能な最小
チップＰＡＤ２３のピッチ、他のＩＯブロック２２をそ
のＩＯブロック２２の近辺に配置する際に最低空けるべ
き間隔、他のＩＯブロック２２をそのＩＯブロック２２
と接した状態で配置できるかと言う情報、そのＩＯブロ
ック２２が他のＩＯブロック２２の後ろ側（よりチップ
２１の内側）に入り込む際、空けるべきＰＡＤの数等が
登録されている。方向性に関する情報は、基本となるＩ
Ｏブロック２２を、９０度／１８０度／２７０度回転す
ることにより作成されるような、レイアウトを記述する
ために使用する情報であり、表1のようなフォーマット
を取る。例えば、ブロック名Ａ‘とあれば、参照する基
本ＩＯブロック２２はＡであり、このＩＯブロック２２
を９０度回転したものであることが分かる。このことに
より、１つのＩＯブロック２２を回転しただけのレイア
ウトを１つのレイアウト情報と、回転角で管理すること
ができる。
ク配置基準に関するライブラリである。このライブラリ
は、「個別のＩＯブロックの配置ルール」と「一般的な
ＩＯブロックの配置ルール」とにより構成されている。
「個別のＩＯブロックの配置ルール」には、どの面をチ
ップ２１の外側に向けるかと言うＩＯブロック２２の方
向性に関する情報、ＩＯブロック２２で設計可能な最小
チップＰＡＤ２３のピッチ、他のＩＯブロック２２をそ
のＩＯブロック２２の近辺に配置する際に最低空けるべ
き間隔、他のＩＯブロック２２をそのＩＯブロック２２
と接した状態で配置できるかと言う情報、そのＩＯブロ
ック２２が他のＩＯブロック２２の後ろ側（よりチップ
２１の内側）に入り込む際、空けるべきＰＡＤの数等が
登録されている。方向性に関する情報は、基本となるＩ
Ｏブロック２２を、９０度／１８０度／２７０度回転す
ることにより作成されるような、レイアウトを記述する
ために使用する情報であり、表1のようなフォーマット
を取る。例えば、ブロック名Ａ‘とあれば、参照する基
本ＩＯブロック２２はＡであり、このＩＯブロック２２
を９０度回転したものであることが分かる。このことに
より、１つのＩＯブロック２２を回転しただけのレイア
ウトを１つのレイアウト情報と、回転角で管理すること
ができる。
【００１７】
【表１】
【００１８】更に、他のＩＯブロック２２をそのＩＯブ
ロック２２の近辺に配置する際に、最低空けるべき間
隔、又、他のＩＯブロック２２をそのＩＯブロック２２
と接した状態で配置できるかと言う情報、そのＩＯブロ
ック２２が他のＩＯブロック２２の後ろ側（よりチップ
２１の内側）に入り込む際、空けるべきＰＡＤの数に関
する情報は、実際基板の設計者が設計を行ない、各ＩＯ
ブロック２２毎の組み合せで設計検査を行ない決定す
る。例えば、表２のように対応表を作成し、それぞれの
組み合わせでの配置間隔をデータ化しておく。このと
き、必ずしもすべてのＩＯブロック２２毎の組み合わせ
を試す必要はない。これは、実現できるＰＡＤピッチの
関係から、あるＰＡＤピッチで取ることができる最適な
ＩＯブロック２２の組み合せが決まるためである。又、
ＩＯブロック２２間の配置間隔は、必ず零以上の数を取
るため、未検討の組合せは負数（例えば−１）にしてお
けば良く、新規組み合わせが出てきた際は、その都度ラ
イブラリに追加して行けば良い。
ロック２２の近辺に配置する際に、最低空けるべき間
隔、又、他のＩＯブロック２２をそのＩＯブロック２２
と接した状態で配置できるかと言う情報、そのＩＯブロ
ック２２が他のＩＯブロック２２の後ろ側（よりチップ
２１の内側）に入り込む際、空けるべきＰＡＤの数に関
する情報は、実際基板の設計者が設計を行ない、各ＩＯ
ブロック２２毎の組み合せで設計検査を行ない決定す
る。例えば、表２のように対応表を作成し、それぞれの
組み合わせでの配置間隔をデータ化しておく。このと
き、必ずしもすべてのＩＯブロック２２毎の組み合わせ
を試す必要はない。これは、実現できるＰＡＤピッチの
関係から、あるＰＡＤピッチで取ることができる最適な
ＩＯブロック２２の組み合せが決まるためである。又、
ＩＯブロック２２間の配置間隔は、必ず零以上の数を取
るため、未検討の組合せは負数（例えば−１）にしてお
けば良く、新規組み合わせが出てきた際は、その都度ラ
イブラリに追加して行けば良い。
【００１９】
【表２】
【００２０】「一般的なＩＯブロックの配置ルール」に
は、「個別のＩＯブロックの配置ルール」ではカバーで
きない配置ルールを規定するものである。例えば、回転
角の異なるＩＯブロック２２間の間隔等が登録されてい
る。よって、「一般的なＩＯブロックの配置ルール」
と、「個別のＩＯブロック配置ルール」は多層配線基板
２４側からの制約条件となる。上記の事柄を踏まえ、ま
ず初期設計段階１でチップ設計を行なう。前述の「ＩＯ
ブラックライブラリ」から、使用するＩＯブロック２２
を選択する。このＩＯブロク２２をチップ２１のフロア
プランに従って適宜配置する。なお、使用するＩＯブロ
ック２２は、複数の種類が混在していても良い。チップ
２１上に、所望のＩＯブロック２２を所定の位置に全て
配置し終えると、「ＩＯブロック配置情報」が作成され
る。この「ＩＯブロック配置情報」はＩＯブロック情報
入力部４に入力される。
は、「個別のＩＯブロックの配置ルール」ではカバーで
きない配置ルールを規定するものである。例えば、回転
角の異なるＩＯブロック２２間の間隔等が登録されてい
る。よって、「一般的なＩＯブロックの配置ルール」
と、「個別のＩＯブロック配置ルール」は多層配線基板
２４側からの制約条件となる。上記の事柄を踏まえ、ま
ず初期設計段階１でチップ設計を行なう。前述の「ＩＯ
ブラックライブラリ」から、使用するＩＯブロック２２
を選択する。このＩＯブロク２２をチップ２１のフロア
プランに従って適宜配置する。なお、使用するＩＯブロ
ック２２は、複数の種類が混在していても良い。チップ
２１上に、所望のＩＯブロック２２を所定の位置に全て
配置し終えると、「ＩＯブロック配置情報」が作成され
る。この「ＩＯブロック配置情報」はＩＯブロック情報
入力部４に入力される。
【００２１】次に、多層配線基板２４側の「ＩＯブロッ
ク配置情報」を作成する必要がある。フリップチップ
（ＦＣ）は、半導体のチップ２１を反転して多層配線基
板２４に実装するため（図２参照）、単純にＸ軸反転若
しくはＹ軸反転することにより作成される。次に、配線
通過エリア入力部５にて「配線通過エリア」の入力を行
なう。図３は、配線通過エリアの入力に関する説明図で
ある。２６はノード、２７は四角形、２８は配線通過エ
リア、２９は信号層の第一層目、３０は信号層の第二層
目である。ＩＯブロック情報入力部４から「ＩＯブロッ
ク配置情報」を得て、全てのＩＯブロック２２を囲む四
角形２７を作成する。このとき、この四角形２７と接触
しているＩＯブロック２２は、接している個所が自動的
に「配線通過エリア２８」となる。また、この四角形２
７とＩＯブロック２２が接していない個所に関しては、
手動で「配線通過エリア２８」を入力する。なお、手動
で「配線通過エリア２８」を入力する際は、各ＩＯブロ
ック２２毎に「ＩＯブロックライブラリ」から多層配線
基板２４内で配線を引き出す際に必要な幅を読み込み、
それを先に作成した四角形２７上に配置することによ
り、「配線通過エリア２８」を入力する。これを「配線
通過エリア２８」が入力できなくなるまで繰り返す。こ
の際に、「配線通過エリア２８」の領域が重ならないよ
うに設置しなければならない。
ク配置情報」を作成する必要がある。フリップチップ
（ＦＣ）は、半導体のチップ２１を反転して多層配線基
板２４に実装するため（図２参照）、単純にＸ軸反転若
しくはＹ軸反転することにより作成される。次に、配線
通過エリア入力部５にて「配線通過エリア」の入力を行
なう。図３は、配線通過エリアの入力に関する説明図で
ある。２６はノード、２７は四角形、２８は配線通過エ
リア、２９は信号層の第一層目、３０は信号層の第二層
目である。ＩＯブロック情報入力部４から「ＩＯブロッ
ク配置情報」を得て、全てのＩＯブロック２２を囲む四
角形２７を作成する。このとき、この四角形２７と接触
しているＩＯブロック２２は、接している個所が自動的
に「配線通過エリア２８」となる。また、この四角形２
７とＩＯブロック２２が接していない個所に関しては、
手動で「配線通過エリア２８」を入力する。なお、手動
で「配線通過エリア２８」を入力する際は、各ＩＯブロ
ック２２毎に「ＩＯブロックライブラリ」から多層配線
基板２４内で配線を引き出す際に必要な幅を読み込み、
それを先に作成した四角形２７上に配置することによ
り、「配線通過エリア２８」を入力する。これを「配線
通過エリア２８」が入力できなくなるまで繰り返す。こ
の際に、「配線通過エリア２８」の領域が重ならないよ
うに設置しなければならない。
【００２２】ここで、全てのＩＯブロック２２に対して
「配線通過エリア２８」が設定されていなければ、新た
に未設定のＩＯブロック２２を囲む四角形２７を作成
し、同様の作業を繰り返すことにより、全てのＩＯブロ
ック２２に対し「配線通過エリア２８」を設定する。こ
の作業は通常、２回程度で済む。このようにして、いく
つかの四角形２７と、その線上に配置された「配線通過
エリア２８」群が形成されることになるが、この四角形
２７の数が多層配線基板２４で信号を引き出す際に必要
な信号層の数になる。又、外側に位置する四角形２７ほ
ど、チップ２１に近い方の信号層となる。
「配線通過エリア２８」が設定されていなければ、新た
に未設定のＩＯブロック２２を囲む四角形２７を作成
し、同様の作業を繰り返すことにより、全てのＩＯブロ
ック２２に対し「配線通過エリア２８」を設定する。こ
の作業は通常、２回程度で済む。このようにして、いく
つかの四角形２７と、その線上に配置された「配線通過
エリア２８」群が形成されることになるが、この四角形
２７の数が多層配線基板２４で信号を引き出す際に必要
な信号層の数になる。又、外側に位置する四角形２７ほ
ど、チップ２１に近い方の信号層となる。
【００２３】次に、設置された「配線通過エリア２８」
内に「ＩＯブロックライブラリ」から、各ＩＯブロック
２２の多層配線基板２４内における信号の再配置情報に
基づいて、「配線通過エリア２８」内に各ＩＯブロック
２２から引き出される配線が通過する位置情報とノード
２６とを設定する。よってノード２６は、実際に配線設
計する際の各配線の通過位置に置かれることになる。
又、外側に位置する四角形２７ほどチップ２１に近い信
号層で配線する為、ノード２６の配置場所（外側から何
番目の四角形上に配置されるか）により、自ずとノード
２６上を通る信号層が決定する。「ＩＯブロックライブ
ラリ」より、各ＩＯブロック２２の多層配線基板２４内
における信号の再配置情報を読み込み、この並びを対応
する「配線通過エリア２８」内に均等に配置することに
よって、各ＩＯブロック２２から引き出される配線が通
過する位置情報を求めることができる。また、この座標
上にノード２６を作成する。
内に「ＩＯブロックライブラリ」から、各ＩＯブロック
２２の多層配線基板２４内における信号の再配置情報に
基づいて、「配線通過エリア２８」内に各ＩＯブロック
２２から引き出される配線が通過する位置情報とノード
２６とを設定する。よってノード２６は、実際に配線設
計する際の各配線の通過位置に置かれることになる。
又、外側に位置する四角形２７ほどチップ２１に近い信
号層で配線する為、ノード２６の配置場所（外側から何
番目の四角形上に配置されるか）により、自ずとノード
２６上を通る信号層が決定する。「ＩＯブロックライブ
ラリ」より、各ＩＯブロック２２の多層配線基板２４内
における信号の再配置情報を読み込み、この並びを対応
する「配線通過エリア２８」内に均等に配置することに
よって、各ＩＯブロック２２から引き出される配線が通
過する位置情報を求めることができる。また、この座標
上にノード２６を作成する。
【００２４】次に、ＩＯブロック配置規則チェック部７
にて、検査を行なう。前述のように、ＩＯブロック２２
を囲む四角形２７の数が、多層配線基板２４の信号層数
を決定する。先に作成した四角形２７の数が、全てのＩ
Ｏブロック２２からの配線を引き出す際に必要とする信
号層数になるので、これが多層配線基板２４の信号層数
より多くならないように注意する必要がある。次に、チ
ップＰＡＤ配置情報入力部６より、実際のチップＰＡＤ
レイアウトを入力し、これとＩＯブロック情報入力部４
で入力されたブロック配置情報とを照合し、各ＩＯブロ
ック２２の所定位置に信号/電源/グランドが配置されて
いるかどうか、チェックを行なう。これは、予め電源/
グランドとして扱うＮＥＴ名を登録しておき、チップＰ
ＡＤ配置情報入力部６より入力されたＰＡＤ配置と、
「ＩＯブロック配置データ」と「ＩＯブロックライブラ
リ」より、チップＰＡＤ２３の配置ＤＡＴＡを作成す
る。このチップＰＡＤ配置データとチップＰＡＤ配置情
報入力部６より入力されたＰＡＤ配置を比較することに
より、各ＩＯブロック２２の所定の位置に信号/電源/グ
ランドが配置されているかチェックを行なう。
にて、検査を行なう。前述のように、ＩＯブロック２２
を囲む四角形２７の数が、多層配線基板２４の信号層数
を決定する。先に作成した四角形２７の数が、全てのＩ
Ｏブロック２２からの配線を引き出す際に必要とする信
号層数になるので、これが多層配線基板２４の信号層数
より多くならないように注意する必要がある。次に、チ
ップＰＡＤ配置情報入力部６より、実際のチップＰＡＤ
レイアウトを入力し、これとＩＯブロック情報入力部４
で入力されたブロック配置情報とを照合し、各ＩＯブロ
ック２２の所定位置に信号/電源/グランドが配置されて
いるかどうか、チェックを行なう。これは、予め電源/
グランドとして扱うＮＥＴ名を登録しておき、チップＰ
ＡＤ配置情報入力部６より入力されたＰＡＤ配置と、
「ＩＯブロック配置データ」と「ＩＯブロックライブラ
リ」より、チップＰＡＤ２３の配置ＤＡＴＡを作成す
る。このチップＰＡＤ配置データとチップＰＡＤ配置情
報入力部６より入力されたＰＡＤ配置を比較することに
より、各ＩＯブロック２２の所定の位置に信号/電源/グ
ランドが配置されているかチェックを行なう。
【００２５】次に、各ＩＯブロック２２毎に、隣接する
ＩＯブロック２２との間隔が、「ＩＯブロック配置規
則」に合うかどうかチェックする。これは、「ＩＯブロ
ック配置データ」内に記録されている各ＩＯブロック２
２において、そのＩＯブロック２２の近くにある他のＩ
Ｏブロック２２との間隔が、他のＩＯブロック２２をそ
のＩＯブロック２２の近辺に配置する際に、最低空ける
べき間隔を満たしているかチェックすることにより行な
う。このように、ＩＯブロック２２毎の配置ルールに基
づいて、各信号の配置が妥当かどうかをチェックするこ
とにより、所望のＰＡＤレイアウトで基板設計が可能か
どうか、チップ２１の設計段階で容易にチェックでき、
更に従来技術の様に配線設計する必要がないため、非常
にＴＡＴを短くすることができる。
ＩＯブロック２２との間隔が、「ＩＯブロック配置規
則」に合うかどうかチェックする。これは、「ＩＯブロ
ック配置データ」内に記録されている各ＩＯブロック２
２において、そのＩＯブロック２２の近くにある他のＩ
Ｏブロック２２との間隔が、他のＩＯブロック２２をそ
のＩＯブロック２２の近辺に配置する際に、最低空ける
べき間隔を満たしているかチェックすることにより行な
う。このように、ＩＯブロック２２毎の配置ルールに基
づいて、各信号の配置が妥当かどうかをチェックするこ
とにより、所望のＰＡＤレイアウトで基板設計が可能か
どうか、チップ２１の設計段階で容易にチェックでき、
更に従来技術の様に配線設計する必要がないため、非常
にＴＡＴを短くすることができる。
【００２６】次に、１次設計段階２によりＦＣ ＰＡＤ
から配線通過位置までの配線を作成する。先ず、配線パ
ターン生成部９において、各ＩＯブロック２２から先に
設定したノード２６までの間の配線を自動設計する。こ
れは、「ＩＯブロックライブラリ」より、各信号層のレ
イアウト情報を読み込み、これと対応するノード２６ま
での配線を行なう。なお、先に設定した四角形２７によ
り各ＩＯブロック２２毎に配線を引き出す際に使用する
多層配線基板２４内の信号層が決められているために、
ＩＯブロック２２−ノード２６間の配線は従来から知ら
れている”平面上の配線ルート最適化問題”により配線
できる。このことは、複数の信号層を持つ多層配線基板
２４を設計する際に問題となる”複数平面を通過する配
線ルートの最適化問題”を”平面上の配線ルート最適化
問題”に置き換えられることを意味しており、これによ
って従来からの技術が流用可能であり、３次元の問題を
２次元の問題で解くことができるため、大幅なＴＡＴ短
縮になる。なお、設計の際には、同じ四角形２７と関連
付けられたＩＯブロック２２の配置位置と、同四角形２
７より内側に配置された四角形２７に関連付けられたＩ
Ｏブロック２２との配置位置は、配線禁止領域として配
線が通過しないように構成する。
から配線通過位置までの配線を作成する。先ず、配線パ
ターン生成部９において、各ＩＯブロック２２から先に
設定したノード２６までの間の配線を自動設計する。こ
れは、「ＩＯブロックライブラリ」より、各信号層のレ
イアウト情報を読み込み、これと対応するノード２６ま
での配線を行なう。なお、先に設定した四角形２７によ
り各ＩＯブロック２２毎に配線を引き出す際に使用する
多層配線基板２４内の信号層が決められているために、
ＩＯブロック２２−ノード２６間の配線は従来から知ら
れている”平面上の配線ルート最適化問題”により配線
できる。このことは、複数の信号層を持つ多層配線基板
２４を設計する際に問題となる”複数平面を通過する配
線ルートの最適化問題”を”平面上の配線ルート最適化
問題”に置き換えられることを意味しており、これによ
って従来からの技術が流用可能であり、３次元の問題を
２次元の問題で解くことができるため、大幅なＴＡＴ短
縮になる。なお、設計の際には、同じ四角形２７と関連
付けられたＩＯブロック２２の配置位置と、同四角形２
７より内側に配置された四角形２７に関連付けられたＩ
Ｏブロック２２との配置位置は、配線禁止領域として配
線が通過しないように構成する。
【００２７】次に、「配置規則チェック部１２」におい
て配線についてチェックを行なう。これは、例えば配線
幅と絶縁間隔のチェック等を行ない、この規則に反する
ものは削除し、再度配線を行なうものである。ここで、
問題がなければ配線パターン記憶部１４にこの配線パタ
ーンを記憶する。この段階で、各ＩＯブロック２２か
ら、四角形２７上に配置されたノード２６までの配線が
各信号層毎に作成されていることになる。次に、２次設
計段階３により配線通過位置からＢＧＡ ＰＡＤまでの
配線を作成する。先ず、「自動ＮＥＴアサイン部１６」
にて、ノード２６と、ＢＧＡ ＰＡＤ間のＮＥＴを作成
する。そのために、ＢＧＡ ＰＡＤ配置情報入力部１５
からＢＧＡ ＰＡＤ情報を読み込む。このＢＧＡ ＰＡＤ
情報には、ＰＡＤが置かれるべき位置情報と、各ＰＡＤ
にアサインされているＮＥＴ名が入力されているものと
する。なお、ＮＥＴ名に関しては、配置位置が決定して
いるＮＥＴのみＮＥＴ名が入力されており、ＮＥＴが未
定の個所はダミーＮＥＴとして配置されており、例え
ば”Ｄ”と言うようなＮＥＴ名にしておく。
て配線についてチェックを行なう。これは、例えば配線
幅と絶縁間隔のチェック等を行ない、この規則に反する
ものは削除し、再度配線を行なうものである。ここで、
問題がなければ配線パターン記憶部１４にこの配線パタ
ーンを記憶する。この段階で、各ＩＯブロック２２か
ら、四角形２７上に配置されたノード２６までの配線が
各信号層毎に作成されていることになる。次に、２次設
計段階３により配線通過位置からＢＧＡ ＰＡＤまでの
配線を作成する。先ず、「自動ＮＥＴアサイン部１６」
にて、ノード２６と、ＢＧＡ ＰＡＤ間のＮＥＴを作成
する。そのために、ＢＧＡ ＰＡＤ配置情報入力部１５
からＢＧＡ ＰＡＤ情報を読み込む。このＢＧＡ ＰＡＤ
情報には、ＰＡＤが置かれるべき位置情報と、各ＰＡＤ
にアサインされているＮＥＴ名が入力されているものと
する。なお、ＮＥＴ名に関しては、配置位置が決定して
いるＮＥＴのみＮＥＴ名が入力されており、ＮＥＴが未
定の個所はダミーＮＥＴとして配置されており、例え
ば”Ｄ”と言うようなＮＥＴ名にしておく。
【００２８】自動ＮＥＴ生成部１６は、このダミーＮＥ
Ｔを手がかりにアサイン処理を行なって行く。初めに、
多層配線基板２４中央部を原点とし、各ＢＧＡ ＰＡＤ
が配置されている個所の角度と、原点からの距離を求め
る。この時に、中央からの距離と角度を求めるのはダミ
ーＮＥＴのみで良い。次に、先に設定した四角形２７上
に設定された各ノード２６毎に、配置されている個所の
角度と原点から距離を求める。次に、ノード２６、ＢＧ
Ａ ＰＡＤそれぞれの位置角と中心からの距離を基にし
て自動でＮＥＴをアサインする。例えば、先に求めた各
ＢＧＡ ＰＡＤとノード２６との位置角をそれぞれ昇順
で並び替え、並んだ順番に、ＢＧＡ ＰＡＤとノード２
６とを対応させることによりＮＥＴをアサインする。仮
に、同じ位置角に複数のＰＡＤが存在する場合には、同
じ位置角に存在する全てのＰＡＤとの距離を算出し、そ
れぞれのノード２６−ＢＧＡ ＰＡＤ間距離のばらつき
が小さくなるようにＮＥＴを決める。
Ｔを手がかりにアサイン処理を行なって行く。初めに、
多層配線基板２４中央部を原点とし、各ＢＧＡ ＰＡＤ
が配置されている個所の角度と、原点からの距離を求め
る。この時に、中央からの距離と角度を求めるのはダミ
ーＮＥＴのみで良い。次に、先に設定した四角形２７上
に設定された各ノード２６毎に、配置されている個所の
角度と原点から距離を求める。次に、ノード２６、ＢＧ
Ａ ＰＡＤそれぞれの位置角と中心からの距離を基にし
て自動でＮＥＴをアサインする。例えば、先に求めた各
ＢＧＡ ＰＡＤとノード２６との位置角をそれぞれ昇順
で並び替え、並んだ順番に、ＢＧＡ ＰＡＤとノード２
６とを対応させることによりＮＥＴをアサインする。仮
に、同じ位置角に複数のＰＡＤが存在する場合には、同
じ位置角に存在する全てのＰＡＤとの距離を算出し、そ
れぞれのノード２６−ＢＧＡ ＰＡＤ間距離のばらつき
が小さくなるようにＮＥＴを決める。
【００２９】仮に、ＢＧＡ ＰＡＤで同じ位置角に有る
ＰＡＤが３つあり、それぞれＢ１、Ｂ２、Ｂ３とする。
この時にＮＥＴアサインの対象になるノードＮ１、Ｎ
２、Ｎ３があるとすると、Ｂ１−Ｎ１、Ｂ１−Ｎ２、Ｂ
１−Ｎ３、Ｂ２−Ｎ１、Ｂ２−Ｎ２、Ｂ２−Ｎ３、Ｂ３
−Ｎ１、Ｂ３−Ｎ２、Ｂ３−Ｎ３間それぞれの距離を算
出し、ばらつきが小さくなるようにノード２６−ＢＧＡ
ＰＡＤ間のＮＥＴを決めれば良い。このようにして決
められたノード２６−ＢＧＡ ＰＡＤ間の結線情報を元
にノード２６−ＢＧＡ ＰＡＤ間の配線を行なう。この
際の配線設計も、先に述べた従来から知られている”平
面上の配線ルート最適化問題”を解くことにより配線す
ることができる。
ＰＡＤが３つあり、それぞれＢ１、Ｂ２、Ｂ３とする。
この時にＮＥＴアサインの対象になるノードＮ１、Ｎ
２、Ｎ３があるとすると、Ｂ１−Ｎ１、Ｂ１−Ｎ２、Ｂ
１−Ｎ３、Ｂ２−Ｎ１、Ｂ２−Ｎ２、Ｂ２−Ｎ３、Ｂ３
−Ｎ１、Ｂ３−Ｎ２、Ｂ３−Ｎ３間それぞれの距離を算
出し、ばらつきが小さくなるようにノード２６−ＢＧＡ
ＰＡＤ間のＮＥＴを決めれば良い。このようにして決
められたノード２６−ＢＧＡ ＰＡＤ間の結線情報を元
にノード２６−ＢＧＡ ＰＡＤ間の配線を行なう。この
際の配線設計も、先に述べた従来から知られている”平
面上の配線ルート最適化問題”を解くことにより配線す
ることができる。
【００３０】次に、「配線規則チェック部１８」におい
て配線についてチェックを行なう。これは、先ほどと同
様に、配線幅と絶縁間隔のチェック等を行い、この規則
に反するものは削除し、再度配線を行なう。ここで問題
なければ、先に作成したＩＯブロック２２−ノード２６
間の配線パターンと、今作成したノード２６−ＢＧＡ
ＰＡＤ間の配線パターンを繋ぎ合わせて、チップ２１−
ＢＧＡ間の配線を完成させ、最後にこれをディスプレイ
表示部２０でＣＲＴに描画することにより設計は完了す
る。
て配線についてチェックを行なう。これは、先ほどと同
様に、配線幅と絶縁間隔のチェック等を行い、この規則
に反するものは削除し、再度配線を行なう。ここで問題
なければ、先に作成したＩＯブロック２２−ノード２６
間の配線パターンと、今作成したノード２６−ＢＧＡ
ＰＡＤ間の配線パターンを繋ぎ合わせて、チップ２１−
ＢＧＡ間の配線を完成させ、最後にこれをディスプレイ
表示部２０でＣＲＴに描画することにより設計は完了す
る。
【００３１】
【発明の効果】本発明のエリアＩＯ型半導体装置の配線
基板の設計方法によれば、グループ化された信号端子を
ランダムに配置して成るチップを最低２層以上の信号配
線層を持つ多層配線基板にフリップチップ実装するエリ
アＩＯ型半導体装置の配線基板の設計方法において、前
記信号端子をグループ化して成るＩＯブロックの配置の
妥当性を検査する初期設計段階と、フリップチップＰＡ
Ｄから配線通過位置までの配線を作成する１次設計段階
と、前記配線通過位置からＢＧＡ ＰＡＤまでの配線を
作成する２次設計段階とから構成したので、高密度実装
のフリップチップ型ＢＧＡの半導体装置、特に、チップ
上に複数のＩＯブロックが配置されるエリアＩＯ型半導
体装置の設計において、チップ設計時に配線基板まで考
慮に入れてチップ設計と配線基板設計を同時に且つ自動
的に行なうことが可能であるという顕著な効果を発揮す
る。
基板の設計方法によれば、グループ化された信号端子を
ランダムに配置して成るチップを最低２層以上の信号配
線層を持つ多層配線基板にフリップチップ実装するエリ
アＩＯ型半導体装置の配線基板の設計方法において、前
記信号端子をグループ化して成るＩＯブロックの配置の
妥当性を検査する初期設計段階と、フリップチップＰＡ
Ｄから配線通過位置までの配線を作成する１次設計段階
と、前記配線通過位置からＢＧＡ ＰＡＤまでの配線を
作成する２次設計段階とから構成したので、高密度実装
のフリップチップ型ＢＧＡの半導体装置、特に、チップ
上に複数のＩＯブロックが配置されるエリアＩＯ型半導
体装置の設計において、チップ設計時に配線基板まで考
慮に入れてチップ設計と配線基板設計を同時に且つ自動
的に行なうことが可能であるという顕著な効果を発揮す
る。
【図１】本発明のエリアＩＯ型半導体装置の配線基板の
設計方法の一実施例を示す設計フローチャートである。
設計方法の一実施例を示す設計フローチャートである。
【図２】 図１に示す設計方法により作成できるエリア
ＩＯ型半導体装置について示したものであって、（ａ）
は半導体装置概略説明図、（ｂ）は仮想断面説明図であ
る。
ＩＯ型半導体装置について示したものであって、（ａ）
は半導体装置概略説明図、（ｂ）は仮想断面説明図であ
る。
【図３】 図１に示す設計方法に係わり、配線通過エリ
アの入力に関する説明図である。
アの入力に関する説明図である。
１ 初期設計段階
２ １次設計段階
３ ２次設計段階
４ ＩＯブロック情報入力部
５ 配線通過エリア入力部
６ チップＰＡＤ配置情報入力部
７ ＩＯブロック配置規則チェック部
８ ＩＯブロック配置規則収納部
９ 配線パターン生成部
１０ ブロック別パターン記憶部
１１ 設計条件入力部
１２ 配線規則チェック部
１３ 個別配線通過位置情報収納部
１４ パターン記憶部
１５ ＢＧＡ ＰＡＤ配置情報入力部
１６ 自動ＮＥＴ生成部
１７ 配線パターン生成部
１８ 配線規則チェック部
１９ 全配線生成部
２０ ディスプレイ表示部
２１ チップ
２２ ＩＯブロック
２３ チップＰＡＤ
２４ 多層配線基板
２５ はんだボール
２６ ノード
２７ 四角形
２８ 配線通過エリア
２９ 信号層の第一層目
３０ 信号層の第二層目
Claims (4)
- 【請求項１】グループ化された信号端子をランダムに配
置して成るチップを最低２層以上の信号配線層を持つ多
層配線基板にフリップチップ実装するエリアＩＯ型半導
体装置の配線基板の設計方法において、前記信号端子を
グループ化して成るＩＯブロックの配置の妥当性を検査
する初期設計段階と、フリップチップＰＡＤから配線通
過位置までの配線を作成する１次設計段階と、前記配線
通過位置からＢＧＡＰＡＤまでの配線を作成する２次設
計段階とから構成して成ることを特徴とするエリアＩＯ
型半導体装置の配線基板の設計方法。 - 【請求項２】初期設計段階は、前記ＩＯブロック同士の
配置関係と前記ＩＯブロックからの配線引き出し情報と
を前記ＩＯブロック毎にデータ化し、且つ前記ＩＯブロ
ックから引き出される配線が通過するエリアでは前記Ｉ
Ｏブロック内の各信号端子から引き出される配線の配置
順位情報を前記ＩＯブロック毎にデータ化することを特
徴とする請求項１記載のエリアＩＯ型半導体装置の配線
基板の設計方法。 - 【請求項３】１次設計段階は、前記チップ側及び前記多
層配線基板側双方で、配置配線が可能となる信号/電源/
グランドを一纏めにしたグループをライブラリ化し、且
つ前記ＩＯブロック毎の配置ルール及び前記多層配線基
板での各層の配線レイアウトデータをライブラリ化し、
前記ＩＯブロック上に配線通過エリアを設定することを
特徴とする請求項１記載のエリアＩＯ型半導体装置の配
線基板の設計方法。 - 【請求項４】配線通過エリアの設定は、前記チップエッ
ジに沿って四角形を作成し、該四角形と接する前記ＩＯ
ブロックを配線通過エリアとし、且つ前記四角形と接し
ない前記ＩＯブロックは手動で設定し、未設定の前記Ｉ
Ｏブロックに対して同様の作業を行なうことにより設定
することを特徴とする請求項３記載のエリアＩＯ型半導
体装置の配線基板の設計方法。
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