JP2003249076A - 昇圧電位発生回路及び制御方法 - Google Patents
昇圧電位発生回路及び制御方法Info
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Abstract
しても、半導体メモリ内部では、高速動作を可能にする
と共に、小型化をも可能にする昇圧電位発生回路を提供
する。 【解決手段】 容量MOSトランジスタとトランスファ
MOSトランジスタとを備え、メモリセルを含むDRA
Mに使用される昇圧電位発生回路において、容量MOS
トランジスタのゲート絶縁膜を、メモリセルを構成する
MOSトランジスタのゲート絶縁膜の膜厚よりも薄い膜
厚にすることにより、小面積で大容量の昇圧電位発生回
路を実現する。この場合、トランスファMOSトランジ
スタのゲート絶縁膜の厚さを容量MOSトランジスタの
ゲート絶縁膜の厚さを同等以上に厚くすることが好まし
い。
Description
特に、半導体メモリに使用される昇圧電位発生回路、そ
の制御方法、並びに、製造方法に関する。
メモリでは、メモリ容量が増大すると同時に、外部電源
から与えられる外部電源電圧が低下する傾向にある。更
に、半導体メモリに対しては、高速化の要求もある。こ
のような要求に応えるために、半導体メモリ内部に外部
電源電圧を昇圧する昇圧電位発生回路を設け、この昇圧
電位発生回路において外部電源電圧を半導体メモリに必
要な電圧まで昇圧し、内部のメモリセルにおける高速化
を実現している。
も大きくなることから、消費電流を少なくすることも必
要になっている。このため、昇圧電位発生回路は、半導
体メモリ中の複数の回路に設けられており、各昇圧電位
発生回路は使用される回路に必要となる電位に応じて設
計されるのが普通である。いずれにしても、昇圧電位発
生回路には、消費電流が小さいこと、チップ占有面積が
小さいこと、及び、種々の昇圧電位を簡単な設計変更だ
けで発生できることが好ましい。
2000-112547号公報(以下、引用例1と呼
ぶ)に記載されている。記載された昇圧電位発生回路
は、基板電位発生回路部と共に使用されており、昇圧電
位発生回路は昇圧電圧(VPP)をメモリアレイのワー
ド線及び周辺回路に供給し、他方、基板電位発生回路部
は、基板に対して所定の負電圧(VBB)をデバイス基
板に供給している。引用例1の場合、昇圧電位発生回路
で発生された昇圧電位(VPP)は基板電位発生回路部
に与えられ、この昇圧電位(VPP)から所望の電圧を
得るように構成されている。
回路部は、クロックを発生するリングオッシレータ等の
発振器と、チャージポンプ回路とによって構成されてい
る。この場合、チャージポンプ回路では、発振器からの
クロックと、クロックの反転信号を複数の容量素子及び
トランジスタに与えて、昇圧すると共に、電圧レベルを
クランプすることで昇圧電位が過度に高くならないよう
に制御している。
ジポンプ回路に使用されるトランジスタとして、ゲート
酸化膜(以下では、ゲート絶縁膜と呼ぶ)の薄いトラン
ジスタを用いることができる。しかしながら、引用例1
は、基板電位発生回路の構成について説明しているだけ
で、外部電圧(VDD)から昇圧電圧(VPP)を発生
する昇圧電位発生回路の構成について何等開示していな
い。
(以下、引用例2と呼ぶ)には、内部電圧発生部で発生
した昇圧電圧(VPP)を受けて動作する第1の内部回
路に、厚い膜厚のゲート絶縁膜を有するMOSFETを
設け、降圧電圧(VDL)を受けて動作する第2の内部
回路を薄い膜厚のゲート絶縁膜を有するMOSFETに
よって構成した半導体集積回路装置が開示されている。
しかしながら、引用例2は、昇圧電圧を受けて動作を行
う回路を開示しているだけで、昇圧電圧を発生する回路
の構成については開示していない。
下、引用例3と呼ぶ)には、不揮発性メモリの消去、書
込時に必要な高電圧を発生させるために使用される高電
圧発生回路が提案されている。この提案に係る高電圧発
生回路は、複数個のMOSトランジスタとこれらトラン
ジスタの相互接続ノードに接続された昇圧容量素子とを
備え、これら複数個の昇圧容量素子の絶縁膜として2種
類以上の厚さを有するものを使用している。引用例3に
よれば、パターン面積を小さく、低電圧動作可能な高電
圧発生回路を構成することができる。
AMに使用される昇圧電位発生回路に対する要求並びに
具体的な構成について、何等、開示していない。
る昇圧電位発生回路に対する具体的な構成並びに要求に
ついて説明する。
度化、小型化と共に、外部電源電圧、例えば、VDD
は、5Vから2V、或いは、1.8V程度まで低下して
いる。このように、外部電源電圧が1.8V程度まで低
下した場合、内部電圧発生回路の昇圧回路部では、昇圧
電圧(VPP)として、3.0V以上の電圧(具体的に
は、3.0V〜3.9V)を発生する必要がある。
電位発生回路は、発振器とチャージポンプ回路とによっ
て構成されており、当該チャージポンプ回路として、2
倍圧或いは3倍圧の昇圧電位発生回路が使用されてい
る。ここで、この種の昇圧回路部は、単に、ワード線に
昇圧電位を与えるだけでなく、シェアードMOSトラン
ジスタ、ビット線プリチャージMOSトランジスタ、セ
ンスアンプに対しても、昇圧電位或いはオーバードライ
ブ電位を供給するためにも使用されること、及び、これ
らの制御信号としても使用されることを考慮しておく必
要がある。
位発生回路を用いた前述した昇圧回路部の構成では、上
記したワード線昇圧電位(VPP)を含めた各種電源電
位をメモリアレイに充分に供給できない状況になってき
た。
は、上記したように、外部電源電圧が低くなっても、デ
ータのやり取りに関連するメモリセルのトランスファゲ
ート、センスアンプは昇圧電圧で動作させ、メモリセル
の書込レベルを充分確保した上で更に高速動作を行わせ
ている。
するMOSトランジスタには、昇圧電圧に耐える比較的
厚膜のゲート絶縁膜(例えば、6nm)を有するMOS
トランジスタが使用され、外部電源電圧で動作する周辺
回路部を構成するMOSトランジスタには、薄いゲート
絶縁膜(例えば、3.5nm)を有するMOSトランジ
スタが使用されるのが普通である。
線、メモリセル、及び、センスアンプを備えたDRAM
において、センスアンプを外部電源電圧の低下と共に低
くした場合、センスアンプの動作速度が遅くなってしま
うため、センスアンプは昇圧電圧で動作させる必要があ
る。また、ビット線のプリチャージ及びメモリセルの書
込動作を高速で行わせるために、これらのトランジスタ
の動作を制御するゲート電圧を昇圧しておく必要があ
る。この結果、メモリセルを構成するMOSトランジス
タのゲート酸化膜の膜厚は前述したように薄くできな
い。
する昇圧電位発生回路は、容量MOSトランジスタ及び
トランスファMOSトランジスタとを備えているが、こ
れらのMOSトランジスタは、昇圧電位が印加される関
係上、メモリセルのMOSトランジスタのゲート酸化膜
と等しい膜厚を有するMOSトランジスタによって構成
されるのが普通である。
した内部電源電位を発生するためには、単に、外部電源
電圧を2倍圧の昇圧電位を発生する昇圧電位発生回路を
用いただけでは、ワード線昇圧電位を初めとするDRA
Mに必要な各種電源電位を発生させることが出来ない。
例えば、外部電源電圧の低下と共に、この種、昇圧電位
発生回路に対しては、ワード線昇圧電位のほか、シェア
ードMOSトランジスタ、ビット線プリチャージMOS
トランジスタ、及び/又は、センスアンプのオーバード
ライブを制御する電位をも供給することが要求される傾
向にある。
発生回路では、3.0〜3.9V以上の高い昇圧電位を発
生させることも必要になるものと考えられる。
ために、従来と同様に、2倍圧の昇圧電位発生回路が使
用されるものと想定する。まず、昇圧電位発生回路の電
流効率は、通常、負荷電流と消費電流との比(即ち、負
荷電流/消費電流)であらわされるが、2倍圧の昇圧電
位発生回路を用いて、高い電圧を発生しようとすると、
発生される電圧が高くなるにしたがって、電流効率は急
激に低下する。この結果、2倍圧の昇圧電位発生回路を
用いて、高い昇圧電位を発生させた場合、電流効率の低
下を避けることができず、充分な電流供給能力が得られ
ないと言う欠点がある。また、2倍圧の昇圧電位発生回
路を用いて、充分な電流供給能力を得るためには、容量
MOSトランジスタを大きくする必要があり、結果的
に、チップサイズが大きくなってしまう。
いても電流効率が安定に保たれる3倍圧の昇圧電位発生
回路を使用することも考慮されている。しかしながら、
3倍圧の昇圧電位発生回路では、発生される電圧自体が
高いため、昇圧電位発生回路に使用されるMOSトラン
ジスタとして、高電圧に耐えるように、ゲート絶縁膜厚
の厚い容量MOSトランジスタを使用しなければならな
い。このことは、3倍圧の昇圧電位発生回路において
も、所望の容量値を得るための容量MOSトランジスタ
として、ゲート絶縁膜の厚いMOSトランジスタを使用
しなければならないことを意味している。
容量MOSトランジスタは、所望の容量値を実現するた
めにはその面積を大きくしなければならず、結果とし
て、チップサイズが大きくなってしまい、昇圧電位発生
回路を小面積で形成することはできないと言う欠点があ
る。
ケーリング則に従って、昇圧電位発生回路の容量MOS
トランジスタとトランスファMOSトランジスタとし
て、周辺回路に使用される膜厚の薄いゲート絶縁膜を有
するMOSトランジスタを使用することも考慮されるか
もしれない。
ジスタを使用した昇圧電位発生回路に使用した場合、高
い電位をゲート絶縁膜に与えることができないため、高
い昇圧電位を得ることが出来ず、したがって、高速動作
を行えず、これまた、半導体メモリの高速化の要求に応
えられないと言う欠点が生じる。
じて、2倍圧の昇圧電位だけでなく、種々の電位の発生
をも可能にする半導体メモリに適した昇圧電位発生回路
を提供することである。
ことなく、大きな電流供給能力を得ることができる昇圧
電位発生回路及びその制御方法を提供することである。
制しつつ、到達レベル、電流供給能力を高めることがで
き、昇圧電位発生回路として使用できる回路構成を提供
することである。
スタのゲート絶縁膜を最適化することにより、小面積且
つ高効率な昇圧電位発生回路を提供することである。
生回路を最適に駆動するための制御方法を提供すること
である。
ば、MOSトランジスタによって構成されたメモリセル
を含む半導体装置に使用される昇圧電位発生回路におい
て、容量素子として使用され、第1及び第2のノード間
に接続された容量MOSトランジスタと、前記第2のノ
ードに接続されたトランスファMOSトランジスタと、
更に、前記第2のノードに接続されたプリチャージMO
Sトランジスタとを備え、前記容量MOSトランジスタ
の前記第1及び第2のノード間の電位差が、前記容量M
OSトランジスタのゲート絶縁膜の耐圧を越えないよう
に、前記容量MOSトランジスタ、前記トランスファM
OSトランジスタ、及び、前記プリチャージMOSトラ
ンジスタのゲートが制御されることを特徴とする昇圧電
位発生回路が得られる。
は、前記メモリセルを構成するMOSトランジスタ、或
いは、前記トランスファMOSトランジスタのゲート絶
縁膜の膜厚より薄いゲート絶縁膜を有していることが望
ましい。
ンジスタ及び前記プリチャージMOSトランジスタのゲ
ートには、第1及び第2のクロックとして制御信号が与
えられ、前記トランスファMOSトランジスタのゲート
には、第3のクロックとして制御信号が与えられる構成
を備え、前記第1のクロックによって規定される前記容
量MOSトランジスタのチャージポンプ期間は、前記第
2のクロックによって規定されるプリチャージMOSト
ランジスタのプリチャージ期間とオーバーラップしない
ように制御されると共に、前記第3のクロックによって
規定されるトランスファ期間は、前記チャージポンプ期
間より短くなるように制御される。
Sトランジスタには、外部電源電圧が与えられる構成を
備え、前記トランスファMOSトランジスタからは、前
記外部電源電圧に対して2倍の電位を発生できる。
電圧を昇圧する昇圧電位発生回路において、第1及び第
2のノードの間に接続された第1の容量MOSトランジ
スタ、第3及び第4のノード間に接続された第2の容量
MOSトランジスタ、前記外部電源電圧が与えられる電
源端子と前記第2のノード間に接続された第1のプリチ
ャージMOSトランジスタ、及び、前記電源端子と第4
のノード間に接続された第2のプリチャージMOSトラ
ンジスタ、及び、前記第4のノードに接続されたトラン
スファMOSトランジスタとを備え、前記第2のノード
と前記第3のノードの間には、スイッチ回路が接続され
た構成を備え、前記トランスファMOSトランジスタか
らは前記外部電源電圧の3倍圧の電位を発生できること
を特徴とする昇圧電位発生回路が得られる。
トランジスタは、前記メモリセルを構成するMOSトラ
ンジスタ、或いは、前記トランスファMOSトランジス
タのゲート絶縁膜よりも薄いゲート絶縁膜を有するMO
Sトランジスタによって構成され、前記スイッチ回路
は、前記第2のノードと前記第3のノード間に接続され
た第1のMOSトランジスタと、第3のノードと接地間
に接続された第2及び第3のMOSトランジスタとによ
って構成される。
量MOSトランジスタ、前記第1のプリチャージMOS
トランジスタ、前記スイッチ回路、前記第2のプリチャ
ージMOSトランジスタ、及び、前記トランスファMO
Sトランジスタには、制御信号として、それぞれ、第
1、第2、第3、第4、及び、第5のクロックが与えら
れる構成を有し、前記第5のクロックで規定されるトラ
ンスファMOSトランジスタの電荷転送期間は、前記第
1のクロックで規定される第1の容量MOSトランジス
タのチャージポンプ期間と実質的にオーバーラップし、
前記第2及び第4のクロックで規定されるプリチャージ
期間と実質的にオーバーラップしないように、制御され
ることが望ましい。
ファMOSトランジスタは、PチャンネルMOSによっ
て構成され、前記スイッチ回路は、第2及び第3のノー
ド間に接続されたPチャンネルの第1のMOSトランジ
スタと、第3のノードと接地間に直列に接続されたNチ
ャンネルの第2及び第3のMOSトランジスタとを有し
ていることを特徴とする昇圧電位発生回路が得られる。
た膜厚を有するゲート絶縁膜を備えた容量MOSトラン
ジスタ、当該容量MOSトランジスタのゲート絶縁膜よ
り厚い膜厚を有するゲート絶縁膜を備えたトランスファ
MOSトランジスタ、及び、前記容量MOSトランジス
タと前記トランスファMOSトランジスタに結合された
プリチャージMOSトランジスタとを含む昇圧電位発生
回路の制御方法において、チャージポンプ期間を規定す
る第1のクロックを前記容量MOSトランジスタに供給
するステップ、前記第1のクロックによるチャージポン
プ期間の開始前に終了するようなプリチャージ期間を決
定する第2のクロックをプリチャージMOSトランジス
タに与えるステップ、及び、前記第1のクロックによる
チャージポンプ期間内に、電荷転送期間を規定する第3
のクロックを前記トランスファMOSトランジスタに供
給するステップとを備え、これによって、前記昇圧期間
内、容量MOSトランジスタに加わる電圧を制限するこ
とを特徴とする制御方法が得られる。
に係る昇圧電位発生回路20を含む回路構成を示し、図
2にその動作を説明するための波形図を示す。
0は、入力側にクロック発振器21を備え、出力側に容
量回路22とレベル検出回路23を備えている。クロッ
ク発振器21は外部電源電圧VDDとして1.8Vの電
圧が与えられ、この外部電源電圧VDDから第1、第
2、及び、第3のクロックIN1、IN2、及び、IN
3が後述するタイミングで与えられる。ここで、これら
第1乃至第3のクロックIN1、IN2、IN3は、制
御信号としての役割を有しているから、制御信号と呼ば
れても良い。
20の出力電圧を平滑して約2.9Vの内部昇圧電位V
PPを発生させ、半導体メモリの内部回路へ供給する。
また、レベル検出回路23は、内部昇圧電位VPPを検
出し、所定の電位VPP以上の昇圧電位が得られた場合
は、クロック発振器21へフィードバックし、クロック
発振器21の動作を中止させ、所定の電位以下の場合
は、クロック発振器21を動作させる。
レベル検出回路23は他の実施形態においても同様に使
用されるが、説明を簡略化するため、以下では説明を省
略する。
1、202を介して第1のクロックIN1を受けて昇
圧、即ち、チャージポンプ動作を行う容量素子としての
MOSトランジスタ(容量MOSトランジスタ)MC
1、当該容量MOSトランジスタMC1に接続されたト
ランスファMOSトランジスタMT1、及び、両トラン
ジスタMC1及びMT1の間に接続されたプリチャージ
トランジスタMP1とを備えている。また、図示されて
いるように、容量MOSトランジスタMC1は、基板側
ノード(第1のノードN1)と、ゲート側ノード(第2
のノードN2)との間に接続されている。
MP1のうち、トランジスタMC1、MP1は薄いゲー
ト絶縁膜を有するMOSトランジスタによって構成され
ており、他方、MT1は厚いゲート絶縁膜を有するMO
Sトランジスタによって構成されている。尚、トランス
ファMOSトランジスタMT1のゲート絶縁膜の厚さ
は、DRAM(ここでは、1トランジスタ、1セル型の
DRAM)のメモリセルを構成するMOSトランジスタ
のゲート絶縁膜の膜厚と同じであるものとする。この例
では、トランスファMOSトランジスタMT1及びDR
AMのメモリセルを構成するMOSトランジスタのゲー
ト絶縁膜(厚いゲート絶縁膜)の膜厚を6nmとする。
一方、薄いゲート絶縁膜とは、外部から供給される電源
電圧VDD以下の電圧で動作するMOSトランジスタに
使用されるゲート絶縁膜であり、その膜厚は、例えば、
3.5nmである。
明らかにするために、図1では、MOSトランジスタM
C1、MP1のゲート部分を細線によって示し、他方、
MOSトランジスタMT1のゲート部分を太線によって
示している。したがって、図示されたトランスファMO
SトランジスタMT1は、容量MOSトランジスタMC
1及びプリチャージMOSトランジスタMP1よりも厚
いゲート絶縁膜を有していることが図面上からも分か
る。また、図示されたMOSトランジスタはいずれもN
チャンネルMOSトランジスタである。
IN1がインバータ201、202を介して容量MOS
トランジスタMC1に与えられているが、これらインバ
ータ201、202はクロック発振器21内に設けられ
ても良いし、インバータ201、202の数は2つに限
定される必要もない。図示された例の場合、第1のクロ
ックIN1のハイレベル(VDD)期間に、容量MOS
トランジスタMC1はチャージポンプ動作を行うから、
第1のクロックIN1は容量MOSトランジスタMC1
のチャージポンプ期間を規定している。
P1のゲートには、クロック発振器21から、第2のク
ロックIN2が与えられており、ドレインには電源電圧
VD Dが与えられている。また、そのソースは容量MO
SトランジスタMC1とトランスファMOSトランジス
タMT1の共通接続点に接続されている。この構成で
は、第2のクロックIN2がハイレベル(2VDD)に
ある期間中、プリチャージMOSトランジスタMP1は
オン状態となり、容量MOSトランジスタMC1をプリ
チャージする。したがって、第2のクロックIN2はプ
リチャージ期間を規定し、図示された例の場合、プリチ
ャージ期間とチャージポンプ期間とはオーバーラップし
ていないことが分る。
T1のゲートには、クロック発振器21から第3のクロ
ックIN3が与えられ、当該第3のクロックIN3のハ
イレベル(3VDD)期間、トランスファMOSトラン
ジスタMT1はオン状態となり、電荷の転送が行われ
る。したがって、第3のクロックIN3はトランスファ
MOSトランジスタMT1の電荷転送期間を規定し、こ
の電荷転送期間はプリチャージ期間とオーバーラップし
ていない。
電位発生回路20の動作を更に具体的に説明する。ま
ず、クロック発振器21は、図2に示すように、0電位
からV DDまで変化する電圧振幅VDDの第1のクロッ
クIN1を発生する一方、2V DDからVDDの間で変
化する電圧振幅VDDの第2のクロックIN2、及び、
VDDから3VDDまで変化する電圧振幅2VDDの第
3のクロックIN3を発生する。
IN2が2VDDからVDDのレベルまで低下し、プリ
チャージが終了すると、第2のクロックIN2がVDD
のレベルにあり、プリチャージMOSトランジスタMP
1がオフ状態にある期間内に、第1のクロックIN1が
VDDのレベルまで上昇して、容量MOSトランジスタ
MC1をチャージポンプする。また、第1のクロックI
N1がVDDレベルにある期間中に、第3のクロックI
N3が3VDDの電位まで上昇する。この結果、トラン
スファMOSトランジスタMT1がオン状態となり、容
量MOSトランジスタMC1の電荷は、トランスファM
OSトランジスタMT1を介して半導体メモリの内部回
路に供給される。このように、第3のクロックIN3
は、第1のクロックIN1がVDDレベルにある期間内
に正確に立ち上がるように制御されている。換言すれ
ば、第1のクロックIN1のパルス幅は、第3のクロッ
クIN3のパルス幅よりも、前縁及び後縁において、各
マージン幅(例えば、0.5ns)だけ広くなってい
る。また、同様に第2のクロックIN2のローレベル期
間は第1のクロックIN1のハイレベル期間よりも広く
なるように制御されている。
3のクロックIN1〜IN3を発生すると共に、第1乃
至第3のクロックIN1〜IN3を前述したタイミング
関係で発生するクロック発振器21は、通常の回路技術
を用いて容易に実現できるから、ここでは、詳述しな
い。
びN2の電位の波形を第1〜第3のクロックIN1〜I
N3の波形と共に示している。図2からも明らかなよう
に、第1のクロックIN1の生成に先立ち、第2のクロ
ックIN2のレベルが2VD DレベルからVDDレベル
へ変化している。このことは、第1のクロックIN1が
立ち上がる前に、プリチャージMOSトランジスタMP
1によるプリチャージは終了して、当該プリチャージM
OSトランジスタMP1はオフ状態にあることを意味し
ている。
バータ201、202を介して、容量MOSトランジス
タMC1に与えられると、容量MOSトランジスタMC
1の第1のノード電位N1及び第2のノードN2の電位
は図2に示すように変化する。容量MOSトランジスタ
MC1は第2のノードN2の電位を常に第1のノードN
1より高くなるようにする。即ち、容量MOSトランジ
スタMC1の第1のノード電位N1は、第1のクロック
IN1と同様に、第1のクロックIN1に同期して接地
電位0とVDD電位との間で変化し、他方、容量MOS
トランジスタMC1の第2のノード電位N2は、プリチ
ャージMOSトランジスタMP1によりVDDの電位に
プリチャージされているから、図2に示すように、第1
のクロックIN1に同期してVDD電位と2VDD電位
の間で変化する。
1のノードN1電位の波形を参照すると、図1に示され
た昇圧電位発生回路20の構成では、第2のノードN2
電位と第1のノードN1電位との間の電位差は、常に、
VDDに維持されており、この電位差はVDDを超える
ことなく一定に保たれている。このため、容量MOSト
ランジスタMC1としては、メモリセルを構成するMO
Sトランジスタや、トランスファMOSトランジスタの
ゲート絶縁膜と比較して、膜厚の薄いゲート絶縁膜を有
するMOSトランジスタを使用して、所望の容量値を得
ることができる。このことは、小面積で所望の容量を有
する容量MOSトランジスタMC1を構成できることを
意味している。
ジスタMC1のゲート側ノードN2に接続されたトラン
スファMOSトランジスタMT1には、VDD(ローレ
ベル)と3VDD(ハイレベル)の電位の間で変化する
第3のクロックIN3が与えられている。図示された例
では、ゲート側ノード電位N2が2VDDの電位を取っ
ている期間内に、トランスファMOSトランジスタMT
1のゲートに供給されている第3のクロックIN3はハ
イレベルとなっている。この結果、第3のクロックIN
3のハイレベル期間中、トランスファMOSトランジス
タMT1はオン状態となって、容量MOSトランジスタ
MC1からの電荷を容量回路22に転送する。容量回路
22は、転送された電荷を平滑して、昇圧された電圧V
PPを発生する。図示された例では、上記した第1のク
ロックIN1のハイレベル期間は、昇圧期間を規定して
いる。他方、第2のクロックIN2のハイレベル期間
は、プリチャージMOSトランジスタMP1のプリチャ
ージ期間を規定しており、このプリチャージ期間は昇圧
期間と重ならないように調整されている。言い換えれ
ば、この例の場合、昇圧は、プリチャージされていない
期間に行われることが判る。また、第3のクロックIN
3のハイレベル期間は、トランスファMOSトランジス
タMT1の電荷転送期間を規定しており、昇圧期間より
短くなるように調整されている。
OSトランジスタMT1は、プリチャージMOSトラン
ジスタMP1によるブリチャージが完全に終了し、更に
昇圧された後、電荷を転送しているため、電荷の転送を
確実に行うことができる。また、トランスファMOSト
ランジスタMT1には、VDDより高い電位3VDDを
有する第3のクロックIN3が与えられ、この第3のク
ロックIN3によりオン状態となっている。図示された
例のように、トランスファMOSトランジスタMT1と
して、厚膜のゲート絶縁膜を有するMOSトランジスタ
を使用し、2V DDの電圧振幅を有する第3のクロック
IN3でトランスファMOSトランジスタを駆動するこ
とにより、迅速に電荷を転送できると共に充分な電流供
給能力を得ることができる。
ックIN1〜IN3を使用して、図示されたトランジス
タを制御することにより容量MOSトランジスタMC1
としては、薄膜のゲート絶縁膜を有するMOSトランジ
スタを使用できる。
いMOSトランジスタを容量MOSトランジスタとして
使用できることを意味している。薄膜のゲート絶縁膜を
有する容量MOSトランジスタは、小面積で大容量を実
現でき、チップサイズを縮小するのに有効である。例え
ば、厚さ3.5nmのゲート絶縁膜を有するMOSトラ
ンジスタを容量MOSトランジスタとして用いることに
より、メモリセルを構成するMOSトランジスタや、ト
ランスファMOSトランジスタに使用される厚さ6.0
nmのゲート絶縁膜を有するMOSトランジスタを容量
MOSトランジスタとして用いる場合に比較して、昇圧
電位発生回路に要する面積を30%程度縮小することが
できる。
用する場合、外部電源電圧VDDを1.8Vとし、所望
の昇圧電位を2.9V、トランスファMOSトランジス
タの閾値を0.5Vとすれば、昇圧されたノード電位N
2は2x1.8V(3.6V)となり、このとき、トラ
ンスファMOSトランジスタMT1のゲートレベル(I
N3)は3x1.8V(5.4V)となる。このとき、
トランスファMOSトランジスタMT1のゲート・ソー
ス間の電位は、閾値以上の電位差であり、ノードN2か
らの電荷の転送を迅速に行うことができる。
/立下りにマージンを与え、容量MOSトランジスタM
C1に印加される電位差をVDD以内とするように制御
することにより、容量MOSトランジスタMC1におけ
るゲート絶縁膜の膜厚の薄膜化を可能にしている。
ファMOSトランジスタMT1のゲート絶縁膜の膜厚を
厚いゲート膜厚としたが、図1、図2に示すように、ク
ロックIN3のハイレベルを2VDDとすることによっ
て、薄いゲート膜厚にすることができる。
スタMT1のゲート・ソース間電位は、2xVDD ―
VPP =2x1.8 − 2.9= 0.7Vとな
り、トランスファMOSトランジスタMT1はオン状態
となり、電荷を転送できる。
薄膜化することで、更に、小面積の昇圧電位発生回路が
得られる。逆に、プリチャージMOSトランジスタMP
1のゲート膜厚を厚くしても良い。しかし、昇圧電位が
内部回路に供給されると、大きな電圧変動が生じるた
め、トランスファMOSトランジスタMT1は厚いゲー
ト膜厚とすることが後述する他の実施形態を含めてより
好ましい。
態に係る昇圧電位発生回路20aは、トランスファMO
SトランジスタMT1として、厚膜のゲート絶縁膜を有
するPチャンネルMOSトランジスタが使用されている
以外、図1に示す昇圧電位発生回路20と同様である。
また、PチャンネルMOSトランジスタをトランスファ
MOSトランジスタMT1として使用している関係上、
当該PチャンネルMOSトランジスタのゲートに与えら
れる第3のクロックIN3は、図4に示すように、図2
の第3のクロックIN3とは、異なる極性を有してい
る。即ち、図4に示された第3のクロックIN3は2V
DDと0電位との間で変化する電圧振幅を有している。
図3に示す構成では、第3のクロックIN3によって、
図1の場合と同様に、外部電源電圧VDDの2倍圧の昇
圧電圧VPPを発生させることができる。
T1を薄膜化する場合は、図4の点線で示すように、V
DDをローレベルとする第3のクロックIN3を使用す
れば、全てのMOSトランジスタを薄膜化できる。しか
し、内部回路に供給された昇圧電位は内部回路で使用さ
れることにより、昇圧電位が大幅に低下する場合もあ
り、また、高い制御電圧を与え、高速に内部回路に供給
するためには、トランスファMOSトランジスタMT1
のゲート膜厚は厚膜がより好ましい。
に係る昇圧電位発生回路を説明する。
は、図1に示された構成に、レベル変換回路を接続した
構成を有し、外部電源電圧VDDの2倍圧の電位VPP
を発生する。昇圧電位発生回路20bは、図1と同様
に、容量MOSトランジスタMC1(以下、第1の容量
MOSトランジスタと呼ぶ)、プリチャージMOSトラ
ンジスタMP1(以下、第1のプリチャージMOSトラ
ンジスタと呼ぶ)、及び、トランスファトランジスタM
T1を備えると共に、第1乃至第6のMOSトランジス
タM1〜M6、第2の容量MOSトランジスタMC2に
よって構成されたレベル変換回路を有している。第1の
容量MOSトランジスタMC1には、インバータ20
1、202を介して、第1のクロックIN1が与えられ
ており、プリチャージMOSトランジスタMP1には、
第2のクロックIN2が与えられている。また、トラン
スファトランジスタMT1のゲートには、レベル変換回
路を介して第3のクロックIN3が供給され、且つ、第
2のプリチャージMOSトランジスタMP2のソースが
接続されている。第2のプリチャージMOSトランジス
タMP2のゲートには、第4のクロックIN4が供給さ
れている。
6のMOSトランジスタM1〜M6は、外部電源電圧V
DDより高い昇圧電圧VPPが与えられるため、厚膜の
ゲート絶縁膜を有するトランジスタによって構成されて
いる。
換回路を構成する第1、第3、及び、第4のMOSトラ
ンジスタM1、M3、及び、M4はPチャンネルMOS
トランジスタであり、残りのMOSトランジスタM2、
M5、及び、M6はNチャンネルMOSトランジスタで
ある。昇圧電位発生回路の出力端子と同じ電位が与えら
れるノードN3と、接地電位VSSとの間には、第1及
び第2のMOSトランジスタM1、M2が直列に接続さ
れると共に、第4及び第6のMOSトランジスタM4、
M6も直列に接続されている。更に、第1及び第2のM
OSトランジスタM1、M2の夫々のドレイン共通接続
点は、第2の容量MOSトランジスタMC2の基板側に
接続されている。一方、第4及び第6のMOSトランジ
スタM4、M6の共通接続点は、第1及び第2のMOS
トランジスタM1、M2のゲートに接続され、第3のM
OSトランジスタM3のゲートにも接続されている。
には、第3及び第5のMOSトランジスタM3、M5が
直列に接続され、その共通接続点は、第4のMOSトラ
ンジスタM4のゲートに接続されている。また、第5の
MOSトランジスタM5のソースは、第6のMOSトラ
ンジスタM6のゲートに接続され、当該第5のMOSト
ランジスタM5のソースには、第3のクロックIN3が
与えられている。更に、第5のMOSトランジスタM5
のゲートはVDDに接続されている。
ート側はノードN4を介してトランスファMOSトラン
ジスタMT1に接続され、且つ、当該ノードN4には、
第2のプリチャージMOSトランジスタMP2のソース
に接続されている。
リチャージMOSトランジスタMP1、MP2のドレイ
ン、及び、第5のMOSトランジスタM5のゲートに
は、外部電源電圧VDDが供給され、他方、第2及び第
6のMOSトランジスタM2及びM6のソースは、接地
電位VSS に接続されている。
動作を図6に示された波形図を参照して説明する。ま
ず、図5に示されているように、第1のクロックIN1
は、図2と同様に、電圧振幅VDDを有し、0レベル
(ローレベル)とVDDレベル(ハイレベル)の間で変
化し、他方、第2のクロックIN2は2VDDレベル
(ハイレベル)とVDDレベル(ローレベル)の間で変
化している。ここで、第1のクロックIN1のハイレベ
ル期間は第2のクロックIN2の低レベル期間より短く
なるように設定されている。更に、第3のクロックIN
3は0レベル(ローレベル)とVDDレベル(ハイレベ
ル)との間で変化し、そのハイレベル期間は、第1のク
ロックIN1のハイレベル期間より短くなるように調整
されている。更に、第4のクロックIN4は第1のクロ
ックIN1に対して逆極性を有しており、2VDDレベ
ル(ハイレベル)とVDD(ローレベル)との間で変化
する。上記した第1〜第4のクロックIN1〜IN4は
図1と同様にクロック発振器21によって発生される。
DD)を取り、第4のクロックIN4もハイレベル(2
VDD)の状態にある期間、第1及び第2のプリチャー
ジMOSトランジスタMP1、MP2がオンになる。こ
のとき、第1の容量MOSトランジスタMC1のノード
N1及びN2の電位は、図6に示すように、それぞれ0
及びVDDレベルになる。また、ノードN4はVDDの
レベルを取る。これは、第3のクロックIN3がローレ
ベルを取り、この状態では、第5、第4、及び、第2の
MOSトランジスタM5、M4、及び、M2がオンにな
り、第2の容量MOSトランジスタMC2のノードN5
がローレベル(Vss)になるからである。
ルに移行し、且つ、第1のクロックIN1がハイレベ
ル、第4のクロックIN4がローレベルになると、第1
及び第2のプリチャージMOSトランジスタMP1、M
P2はオフになる。この時、ノードN3の電位は、略V
PPの電位に保たれている。この状態で、第3のクロッ
クIN3がハイレベルになると、第6及び第1のMOS
トランジスタM6、M1がオンになり、結果として、ノ
ードN3を通して、昇圧電位VPPが第2の容量MOS
トランジスタMC2のノードN5に与えられる。このた
め、第2の容量MOSトランジスタMC2のゲート側電
位N4は、図6に示すように、VDD+V PPまで上昇
する。電位VPPは電位VDDよりも高いから、図6に
示すように、ノードN4に接続されたトランスファMO
SトランジスタMT1のゲートの電位は、2VDDを越
え、3VDDに近いレベルに達する。したがって、図1
と同様に、トランスファMOSトランジスタMT1は、
迅速に電荷を転送することができ、容量回路22を通し
て略一定の昇圧電位VPPを発生することができる。
OSトランジスタMT1を薄膜化することも可能であ
る。しかしながら、図4に関連して説明したように、内
部回路に供給された昇圧電位は内部回路で使用されるこ
とにより、昇圧電位が大幅に低下する場合もあり、ま
た、高い制御電圧を与え、高速に内部回路に供給するた
めには、トランスファMOSトランジスタMT1のゲー
ト膜厚は厚膜がより好ましい。
態に係る昇圧電位発生回路20cは、トランスファMO
SトランジスタMT1としてPチャンネルMOSトラン
ジスタを使用している点で、図5に示された昇圧電位発
生回路20bと相違している。この関係で、図7の回路
は、図5に示された第2のプリチャージMOSトランジ
スタMC2を含んでいない。また、図7に示された昇圧
電位発生回路20cでは、トランスファMOSトランジ
スタMT1のゲート電位であるノードN4の電位が図8
に示すように、接地電位0レベル(VSS)とVPPレ
ベルとの間で変化すること以外、図5及び6と同様であ
るので、説明を省略する。
かな通り、図7に示された構成によっても、2VDDの
電位に近い昇圧電位VPPを発生することができる。
おいても、トランスファMOSトランジスタMT1のゲ
ート絶縁膜の膜厚を薄膜化することができるが、トラン
スファMOSトランジスタMT1のゲート膜厚は厚膜が
より好ましいことは、前述した通りである。
態に係る昇圧電位発生回路20dは、複数の容量MOS
トランジスタ(ここでは、MC1、MC2)を含んだ構
成を備え、これによって、3倍圧の昇圧電圧VPPを発
生することができる。図示された例では、容量MOSト
ランジスタMC1(第1の容量MOSトランジスタと呼
ぶ)、及び、容量MOSトランジスタMC2(第2の容
量MOSトランジスタと呼ぶ)はともにメモリセルを構
成するMOSトランジスタ、或いは、トランスファMO
Sトランジスタのゲート酸化膜に比較して薄膜のゲート
酸化膜を有するMOSトランジスタによって構成されて
いる。
MC1の基板側及びゲート側のノードをそれぞれ第1及
び第2のノードN1、N2とし、第1のノードN1に
は、インバータを介して第1のクロックIN1が与えら
れ、他方、第2のノードN2は、第1のプリチャージM
OSトランジスタMP1に接続されている。第1のプリ
チャージMOSトランジスタMP1は薄膜のゲート絶縁
膜を有し、そのドレインには、外部電源電圧VDDが与
えられる一方、ゲートには、第2のクロックIN2が供
給されている。
SS)との間には、スイッチ回路として、厚膜のゲート
絶縁膜を有する第1〜第3のMOSトランジスタM1〜
M3が直列に接続されている。このうち、第1のMOS
トランジスタM1はPチャンネルMOSトランジスタで
あり、第2及び第3のMOSトランジスタM2、M3は
NチャンネルMOSトランジスタである。図に示されて
いるように、第1及び第3のMOSトランジスタM1、
M3のゲートには、第3のクロックIN3が与えられて
おり、第2のMOSトランジスタM2のゲートには、外
部電源電圧VD Dが供給されている。
OSトランジスタMC2は、基板側ノード(第3のノー
ド)N3とゲート側ノード(第4のノード)N4とを備
え、第3のノードN3は第1及び第2のMOSトランジ
スタM1、M2の共通接続点に接続されている。一方、
第4のノードN4はトランスファMOSトランジスタM
T1に接続されると共に、第2のプリチャージMOSト
ランジスタMP2のソースに接続されている。これら、
第2のプリチャージMOSトランジスタMP2及びトラ
ンスファMOSトランジスタMT1は厚膜のゲート絶縁
膜を有するMOSトランジスタによって構成されてい
る。
P2のドレインには、外部電源電圧VDDが供給されて
おり、そのゲートには、第4のクロックIN4が与えら
れ、また、トランスファMOSトランジスタMT1のゲ
ートには、第5のクロックIN5が与えられている。
IN5の波形と、各ノードN1〜N4における電位変化
が示されている。まず、第5のクロックIN5以外が与
えられていない場合、即ち、ローレベルにあって電荷が
転送されていない場合、第1乃至第4のノードN1、N
2、N3、N4の電位はそれぞれVDD、2VDD、2
VDD、及び3VDDに維持されている。
て与えられると、図10に示された第1及び第2のノー
ドN1、N2の波形からも明らかなように、第1のノー
ドN1の電位は、VDDレベルから0レベルに変化し、
他方、第2のノードN2の電位は、2VDDレベルから
VDDレベルに変化する。この状態では、第2のクロッ
クIN2及び第4のクロックIN4はローレベルにある
ため、第1及び第2のプリチャージMOSトランジスタ
MP1、MP2はオフに保たれている。
ルになると共に、第2、第4のクロックIN2、IN4
がハイレベルになると、第1及び第2のプリチャージM
OSトランジスタMP1、MP2がオン状態となり、こ
の結果、第1及び第2の容量MOSトランジスタMC
1、MC2は、外部電源電圧VDDによりプリチャージ
される状態になる。
になり、第2及び第3のMOSトランジスタM2、M3
が第3のクロックIN3によってオンになると、図10
に示されるように、第3及び第4のノードN3、N4の
電位がそれぞれ0及びVDDレベルまでそれぞれ低下す
る。以後、第2のクロックIN2がローレベルになるま
で、オン状態を継続し、第2及び第4のノードN2、N
4をVDDレベルに保持する。
及び、第4のクロックIN2、IN3、及びIN4がロ
ーレベルになると、第1、第2のプリチャージMOSト
ランジスタMP1、MP2がオフ状態になると共に、第
1のMOSトランジスタM1がオンとなり、第3のMO
SトランジスタM3がオフ状態になる。
と、第2のノードN2の電位により第3のノードN3が
充電されることにより、第3のノードN3の電位が接地
電位0から上昇し、この結果、第4のノードN4の電位
も、VDDから上昇し、チャージポンプが開始される。
になると、第1のノードN1及び第2のノードN2の電
位は、それぞれVDD及び2VDDに昇圧され、チャー
ジポンプ状態となる。このとき、第1のMOSトランジ
スタM1はオン状態にあるから、第3及び第4のノード
N3及びN4の電位は、ノードN2の電位の上昇に応じ
て、更に、上昇し、それぞれ、2VDD、3VDDにな
る。したがって、図示された例では、第1のクロックI
N1のローレベル期間は、チャージポンプ期間を規定し
ていることが分る。
クIN1がローレベルになり、第4のノードN4の電位
が3VDDに達すると、第5のクロックIN5がハイレ
ベルになる。このように、トランスファMOSトランジ
スタMT1は、第1のクロックIN1がローレベルの期
間に、オン状態となり、トランスファMOSトランジス
タMT1の電位は3VDDとなって電荷転送状態とな
る。
がローレベルになり、続いて、第1のクロックIN1が
ハイレベルになる。この時点では、第2及び第4のクロ
ックIN2、IN4で動作する第1及び第2のプリチャ
ージMOSトランジスタMP1、MP2はオフ状態にあ
り、他方、第3のクロックIN3で動作する第3のMO
SトランジスタM3はオン状態にある。この状態では、
第1のクロックIN1がハイレベルになると、第1及び
第2のノードN1、N2の電位が、それぞれV DDから
接地電位、2VDDからVDDへと低下する。この結
果、第3及び第4のノードN3、N4の電位も、それぞ
れ2VDDからVDDへ、3VDDから2VDDへと変
化する。
に、第2、第3、及び、第4のクロックIN2、IN
3、及び、IN4がハイレベルになると、第3及び第4
のノードN3、N4の電位は、それぞれVDDから0電
位へ、2VDDからVDDへと更に低下して、第1及び
第2の容量MOSトランジスタMC1、MC2はプリチ
ャージされる状態になる。以後、同様な動作が繰り返し
行われる。
IN1のローレベル期間中に、第5のクロックIN5が
ハイレベル(3VDD)になっている。このことは、ト
ランスファMOSトランジスタMT1の電荷転送期間
と、第1のクロックIN1のローレベル期間によって規
定されるチャージポンプ期間とがオーバーラップし、他
方、第1のクロックIN1のハイレベル期間、第2及び
第4のクロックIN2、IN4のハイレベル期間によっ
て規定されるプリチャージ期間と、電荷転送期間とが実
質上、オーバーラップしないように、制御されているこ
とが分る。
第5のクロックIN5とをオーバーラップしないように
制御しているが、第2の容量MOSトランジスタMC2
として厚膜のゲート酸化膜を有するMOSトランジスタ
を使用した場合、第1のクロックIN1と第5のクロッ
クIN5とが多少オーバーラップしても良い。
形態に係る昇圧電位発生回路20eは、第1乃至第3の
MOSトランジスタM1、M2、M3及びそのゲート接
続回路を変更した以外、図9に示された昇圧電位発生回
路20dと同様であり、図10と同じ波形図で動作す
る。即ち、図11に示された回路20eでは、第1〜第
3のMOSトランジスタM1、M2、M3を薄膜のゲー
ト絶縁膜を有するMOSトランジスタによって構成し、
第1及び第2のMOSトランジスタM1、M2のゲート
が外部電源電圧VDDを与える外部電源に共通に接続さ
れている点、及び、第3のクロックIN3が第3のMO
SトランジスタM3のゲートにだけ与えられている点
で、図9とは異なっている。この構成では、Pチャンネ
ルMOSによって構成された第1のMOSトランジスタ
M1のソース電位が、ゲート電位VD Dより、当該トラ
ンジスタの閾値電圧以上高くなった場合に、当該第1の
MOSトランジスタM1はオン状態になること以外、図
9の回路と同様である。図示された昇圧電位発生回路2
0eも、3倍圧の昇圧電位VPPを発生することができ
る。
別の実施形態(第7の実施形態)に係る昇圧電位発生回
路20fを説明する。図12に示された昇圧電位発生回
路20fは、図11と同様に3倍圧の昇圧電位VPPを
発生する回路である。具体的に説明すると、図12に示
された昇圧電位発生回路20fは、図11と同様に、メ
モリセルを構成するMOSトランジスタ、或いは、トラ
ンスファMOSトランジスタのゲート絶縁膜より薄膜の
ゲート絶縁膜を有する第1〜第3のMOSトランジスタ
M1、M2、M3によって構成され、第1及び第2のM
OSトランジスタM1、M2のゲートは外部電源電圧V
DDを与える外部電源に共通に接続される一方、第3の
MOSトランジスタM3に第3のクロックIN3が与え
られている。
T1として、ゲート絶縁膜の厚いPチャンネルMOSト
ランジスタが使用されている点で、前述した昇圧電位発
生回路20eと相違している。尚、第1のMOSトラン
ジスタM1はPチャンネルMOSトランジスタによって
構成され、第1及び第2の容量MOSトランジスタMC
1、MC2、第1及び第2のプリチャージMOSトラン
ジスタMP1、MP2が設けられている点は、図11と
同様である。
電位発生回路20fの動作を説明する。まず、トランス
ファMOSトランジスタMT1のゲートには、図10に
示された第5のクロックIN5に対して反転した極性を
有するクロックが第5のクロックIN5として与えられ
ている。更に、この例では、第5のクロックIN5とし
て、VDDの電位をローレベルとし、3VDDの電位を
ハイレベルとするクロックが使用され、当該第5のクロ
ックIN5は、第1のクロックIN1のハイレベル期間
よりも幅広いハイレベル期間を有している。トランスフ
ァMOSトランジスタMT1では、第5のクロックIN
5のローレベル期間に電荷の転送が行なわれるため、ト
ランスファMOSトランジスタMT1における電荷転送
時間は、第1のクロックIN1のハイレベル期間とオー
バーラップしないことが分る。
クIN2、IN3、IN4は図10に示された第2〜第
4のクロックとそれぞれ同様である。
ロックIN5がVDDから3VDDに変化して、トラン
スファMOSトランジスタMT1がオフ状態に保たれ
る。この状態で、第1のクロックIN1が0レベルから
VDDレベルに変化すると、図13に示すように、ノー
ドN1、N2の電位は、それぞれVDDから0へ、2V
DDからVDDへとそれぞれ変化する。
て、まず、第1のクロックIN1がハイレベルになる。
この結果、第1及び第2のノードN1及びN2の電位
は、それぞれVDDから0、2VDDからVDDへとそ
れぞれ低下する。続いて、第2、第3、及び、第4のク
ロックN2、N3、及び、N4がハイレベルになると、
プリチャージMOSトランジスタMP1、MP2、及
び、第3のMOSトランジスタM3はオン状態となり、
第3のノードN3は0電位に低下し、第2及び第4のノ
ードN2及びN4はVDDレベルにプリチャージされ
る。
ックIN4がローレベルになると、プリチャージMOS
トランジスタMP1、MP2、及び、第3のMOSトラ
ンジスタM3はオフ状態となり、第2、第3、及び、第
4のノードN2、N3、及び、N4は、それぞれ
VDD、0、及び、VDDレベルを保持する。
ルになると、ノードN1及びN2の電位がそれぞれV
DD及び2VDDになる。ノードN2の電位が2VDD
になると、第1のMOSトランジスタM1がオン状態に
なって、ノードN3、N4の電位がそれぞれ2VDD及
び3VDDに上昇する。この状態で、第5のクロックI
N5がローレベル(VDD)に低下すると、トランスフ
ァMOSトランジスタMT1がオン状態となって電荷が
転送される。
倍圧に昇圧された電位VPPを出力することができる。
/オフ動作を行うスイッチ素子としてのトランジスタを
介して、複数の容量MOSトランジスタMC1、MC2
を実質上直列に接続した構成により、それぞれの容量を
チャージポンプすることにより、加算された電圧が得ら
れ、3倍圧の昇圧電位VPPを発生することができる。
形態に係る昇圧電位発生回路20gは、正電位のVDD
及び接地電位VSSのほかに、−0.7V程度の基板電
圧(VBB)をも使用している点で、前述した実施形態
とは異なっている。
0gは、第1及び第2のクロックIN1、IN2をそれ
ぞれゲートで受けて動作する第1及び第2のMOSトラ
ンジスタM1、M2を備え、両MOSトランジスタM
1、M2は外部電源電圧VDD端子と接地電位VSSと
の間に直列に接続され、両MOSトランジスタM1、M
2の共通接続点であるノードN1は容量MOSトランジ
スタMC1の基板側に接続されている。また、ノードN
1と基板電位(VBB)との間には、第3及び第4のM
OSトランジスタM3、M4が直列に接続されている。
ここで、第3のMOSトランジスタM3のゲートには、
外部電源電圧VDDが供給され、他方、第4のMOSト
ランジスタM4のゲートには、第3のクロックIN3が
与えられている。これら第1乃至第4のMOSトランジ
スタM1〜M4は、薄いゲート絶縁膜を有しており、第
1のMOSトランジスタM1だけがPチャンネル、他の
MOSトランジスタM2〜M4はNチャンネルMOSト
ランジスタである。
はノードN2に接続され、当該ノードN2にはプリチャ
ージMOSトランジスタMP及びトランスファMOSト
ランジスタMTが接続されている。両MOSトランジス
タMP及びMTはNチャンネルMOSトランジスタであ
り、MTは厚膜のゲート絶縁膜を有している。MOSト
ランジスタMP及びMTのゲートには、それぞれ第4及
び第5のクロックIN4及びIN5が与えられている。
クIN1はVDDレベルとVSSレベルとの間で変化
し、第2のクロックIN2はVDDレベルとVBBレベ
ルとの間で変化する。更に、第3のクロックIN3はV
DDレベルとVBBレベルとの間で変化する振幅を有し
ている。
ックIN1がハイレベルを取るプリチャージ期間に、第
2のクロックIN2と第3のクロックIN3はハイレベ
ルとなり、第1のノードN1をVSSレベル及びVBB
レベルに引き下げる。
示すように、2VDDレベルとVD Dレベルとの間で変
化し、そのタイミングは第1のクロックIN1と同じタ
イミングである。また、第1のクロックIN1のローレ
ベル期間に、即ち、チャージポンプ期間にハイレベルに
なる第5のクロックIN5はVDDと3VDDとの間で
変化している。
電位がハイレベルの時、第1のノードN1はVSSレベ
ルにあり、第2のクロックIN2がローレベルに変わる
と、第2のMOSトランジスタM2はオフとなると共
に、第4のMOSトランジスタM4に与えられている第
3のクロックIN3がハイレベル(VDD)になって、
第4のMOSトランジスタM4は第3のMOSトランジ
スタM3と共にオンになり、結果として、図15に示す
ように、ノードN1の電位はVBBまで引き下げられ
る。このことは、一旦、VSS(接地電位)まで低下し
たノードN1の電位が更にVBBまで引き下げられ、プ
リチャージが行われることを意味している。
クIN1、IN3、IN4がローレベルに低下すると、
プリチャージ期間が完了し、第3及び第4のMOSトラ
ンジスタM3、M4、及び、プリチャージMOSトラン
ジスタMPはオフ状態となる。このとき、第1のMOS
トランジスタM1がオンとなって、第1のノードN1の
電位は、VDDレベルの方向に上昇し始め、チャージポ
ンプ期間となる。この期間中、第1のノードN1のレベ
ルがVBBからVDDに引上げられることにより、第2
のノードN2の電位は2VDD+VBBレベルまで上昇
していく。このとき、第5のクロックIN5が3VDD
に達すると、トランスファMOSトランジスタMTがオ
ンして、電荷の転送が行われる。
1の電位を一旦接地電位(VSS)まで、放電した後、
更に、負電位(VBB)まで引き下げることにより、直
接、負電位に引き下げる場合に比べて、負電源に対する
負荷を減少させることができる。したがって、図14に
示された昇圧電位発生回路20gはVBB電源を利用し
て、即ち、1個の容量MOSトランジスタだけを用い
て、2VDD+VBBの昇圧レベルを得ることができ
る。この場合、容量MOSトランジスタに印加される電
位差はVDDよりは大きくなるが、2VDDよりは小さ
いため薄膜ゲートを使用できる。
路を製造するためには、互いに異なるゲート絶縁膜を有
するMOSトランジスタを製作する必要がある。
互いに異なるMOSトランジスタを製作するために使用
されるマルチオキサイドプロセスについて説明する。ま
ず、図16(a)に示すように、シリコン基板31上
に、STI(shallow trenchisolation)により、選択
的に絶縁領域32を設ける。これによって、シリコン基
板31は互いに絶縁された複数の領域に区画される。次
に、シリコン基板31及び絶縁領域32の表面上に、第
1の絶縁膜33を形成する(図16(b))。
の絶縁膜33上に、選択的にレジスト膜34を塗布した
後、レジスト膜34によって覆われていない部分の第1
の絶縁膜33をエッチングして、シリコン基板31及び
絶縁領域32を部分的に露出させる(図16(d))。
この状態で、レジスト膜34を除去して、第1の絶縁膜
33を露出させ(図16(e))、露出した第1の絶縁
膜33、シリコン基板31、及び、絶縁領域32上に第
2の絶縁膜35を形成する。
35が積層された領域には、厚い絶縁膜が形成され、第
1の絶縁膜33が形成されていない領域には、薄い絶縁
膜が形成される。このように、マルチオキサイドプロセ
スを利用することにより、厚い絶縁膜及び薄い絶縁膜を
形成できる。また、これら厚い絶縁膜及び薄い絶縁膜を
昇圧電位発生回路を構成するMOSトランジスタのゲー
ト絶縁膜として利用することにより、前述した実施形態
に使用されるMOSトランジスタを製作することができ
る。
形態(第9の実施形態)に係る昇圧電位発生回路につい
て説明する。この実施形態に係る昇圧電位発生回路は、
ビット線センスアンプ(SA)のオーバードライブ電源
回路として使用されている。図示された例では、外部電
源電圧VDDを降圧して、内部降圧電位VDLを得るた
めの内部降圧回路41がオーバードライブ電源回路に接
続されている。この例では、外部電源を直接利用する代
わりに、内部降圧した電位VDLをオーバードライブ電
源回路に供給して、当該オーバードライブ電源回路によ
り昇圧電位VDARYは、駆動用MOSトランジスタM
Dを介してセンスアンプSAに与えられる。この構成で
は、外部電源のレベルの変動による昇圧電位VDARY
のレベル変動の影響を抑制できる。また、内部降圧回路
41を使用することにより、外部電源を利用した場合に
比較して、ビット線に必要な容量を有する容量MOSト
ランジスタMC1のゲート絶縁膜の膜厚を薄くすること
ができ、容量MOSトランジスタMC1に要する面積を
縮小することができる。
路は、内部降圧電位VDLと接地間に接続されたPチャ
ンネルの第1のMOSトランジスタM1とNチャンネル
の第2のMOSトランジスタM2との直列回路を備え、
両MOSトランジスタM1及びM2の共通接続点に、上
記した容量MOSトランジスタMC1が接続されてい
る。当該容量MOSトランジスタMC1のゲート側に
は、プリチャージMOSトランジスタMP1及びトラン
スファMOSトランジスタMT1が接続されている。更
に、図示された回路は、VDL電位を選択的に供給する
スイッチングMOSトランジスタMSを備えている。
のゲートには、第1のクロックIN 1、プリチャージMOSトランジスタMP1のゲートに
は、第2のクロックIN 2、トランスファMOSトランジスタMT1のゲートに
は、第3のクロックIN 3、スイッチングMOSトランジスタMSには、第4の
クロックIN4、及び、駆動用MOSトランジスタMD
には第5のクロックIN5が供給されている。
7の動作を説明すると、外部電源電圧VDDは内部降圧
回路41によりVDLに降圧されてオーバードライブ電
源回路に与えられている。この状態で、プリチャージM
OSトランジスタMP1には、プリチャージ(PRE)
期間、図18に示すように、第2のクロックIN2がハ
イレベルの状態にあり、プリチャージMOSトランジス
タMP1はオン状態となって、容量MOSトランジスタ
MC1をプリチャージする。また、この状態では第1の
クロックIN1がハイレベルにあるため、第1のMOS
トランジスタM1はオフの状態にある。
ロックIN2がローレベルになって、プレチャージ期間
からチャージポンプ期間に移行する。この期間中、第3
のクロックIN3がハイレベルになる。このチャージポ
ンプ期間、プリチャージMOSトランジスタMP1は第
2のクロックIN2によりオフとなり、第1のクロック
IN1のローレベルがACTV信号として第1及び第2
のMOSトランジスタM1、M2のゲートに入力され
る。この結果、第1のMOSトランジスタM1がオンと
なり、他方、第2のクロックIN2によりプリチャージ
MOSトランジスタMP1はオフとなり、トランスファ
MOSトランジスタMT1はオンとなる。したがって、
この期間中に昇圧が行われ、昇圧電位VDARYがトラ
ンスファMOSトランジスタMT1から出力される。
ベル状態にあるため、スイッチングMOSトランジスタ
MSはオフの状態にある。一方、駆動用MOSトランジ
スタMDが第5のクロックIN5により、オンの状態に
あり、オーバードライブの電荷がトランスファMOSト
ランジスタMT1から、駆動用MOSトランジスタMD
を介してセンスアンプ(SA)に供給される。
前後して、第1のクロックIN1、第2のクロックIN
2はハイレベル、第3のクロックIN3はローレベルに
変化し、更に、再書き込み期間を指示する信号が第4の
クロックIN4としてスイッチングMOSトランジスタ
MSに与えられ、当該スイッチングMOSトランジスタ
MSがオンとなって、VDL(ビット線ハイレベル供給
電源)に切り替えられる。切替終了により容量MOSト
ランジスタはプリチャージ状態になる。
電源回路は、VDLと昇圧されたオーバードライブ電源
電圧VDARYを選択的に供給できるため、従来のよう
に、オーバードライブ用電源線とVDL電源線を個別に
配線する必要がないと言う利点を備えている。
路を構成する容量MOSトランジスタのゲート絶縁膜
は、DRAMのメモリセルを構成するMOSトランジス
タのゲート絶縁膜より薄くしているが、同じ厚さであっ
ても良い。
容量MOSトランジスタのゲート絶縁膜の厚さを薄く
し、小面積で大きな容量を実現することができると言う
利点がある。また、本発明では、大きな容量を要する3
倍圧の昇圧電位発生回路を容易に構成できると言う利点
もある。
路を説明するための図である。
するための波形図である。
路を説明するための回路図である。
するための波形図である。
路を説明するための回路図である。
するための波形図である。
路を説明するための回路図である。
するための波形図である。
路を説明するための回路図である。
明するための波形図である。
回路を説明するための回路図である。
回路を説明するための回路図である。
説明するための波形図である。
回路を説明するための回路図である。
説明するための波形図である。
(f)は本発明に係る昇圧電位発生回路に使用されるM
OSトランジスタを製造する方法を工程順に説明するた
めの図である。
回路を説明するための回路図である。
説明するための波形図である。
タ MP1 プリチャージMOSトランジス
タ 20、20a〜20g 昇圧電位発生回路 21 クロック発振器 22 容量回路 201、202 インバータ M1〜M6 MOSトランジスタ
Claims (22)
- 【請求項1】 MOSトランジスタによって構成された
メモリセルを含む半導体装置に使用される昇圧電位発生
回路において、容量素子として使用され、第1及び第2
のノード間に接続された容量MOSトランジスタと、前
記第2のノードに接続されたトランスファMOSトラン
ジスタと、更に、前記第2のノードに接続されたプリチ
ャージMOSトランジスタとを備え、前記容量MOSト
ランジスタの前記第1及び第2のノード間の電位差が、
前記容量MOSトランジスタのゲート絶縁膜の耐圧を越
えないように、前記容量MOSトランジスタ、前記トラ
ンスファMOSトランジスタ、及び、前記プリチャージ
MOSトランジスタのゲートが制御されることを特徴と
する昇圧電位発生回路。 - 【請求項2】 請求項1において、前記容量MOSトラ
ンジスタは、前記メモリセルを構成するMOSトランジ
スタ、或いは、前記トランスファMOSトランジスタの
ゲート絶縁膜の膜厚より薄いゲート絶縁膜を有している
ことを特徴とする昇圧電位発生回路。 - 【請求項3】 請求項1又は2において、前記第1のノ
ードには、第1のクロックとして制御信号が与えられ、
前記プリチャージMOSトランジスタのゲートには、第
2のクロックとして制御信号が与えられ、更に、前記ト
ランスファMOSトランジスタのゲートには、第3のク
ロックとして制御信号が与えられる構成を備え、前記第
1のクロックによって規定される前記容量MOSトラン
ジスタのチャージポンプ期間は、前記第2のクロックに
よって規定されるプリチャージMOSトランジスタのプ
リチャージ期間とオーバーラップしないように制御され
ると共に、前記第3のクロックによって規定されるトラ
ンスファ期間は、前記チャージポンプ期間より短いこと
を特徴とする昇圧電位発生回路。 - 【請求項4】 請求項1乃至3のいずれかにおいて、前
記プリチャージMOSトランジスタには、外部電源電圧
が与えられる構成を備え、前記トランスファMOSトラ
ンジスタからは、前記外部電源電圧に対して2倍の電位
を発生できることを特徴とする昇圧電位発生回路。 - 【請求項5】 請求項4において、前記トランスファM
OSトランジスタは、前記メモリセルと同等の厚膜のゲ
ート絶縁膜を備え、当該トランスファMOSトランジス
タのゲートに与えられる第3のクロックは、前記外部電
源電圧の2倍の振幅を有していることを特徴とする昇圧
電位発生回路。 - 【請求項6】 請求項4において、前記トランスファM
OSトランジスタは、前記容量MOSトランジスタと同
等の薄膜のゲート絶縁膜を備え、当該トランスファMO
Sトランジスタのゲートに与えられる第3のクロック
は、前記外部電源電圧に等しい振幅を有していることを
特徴とする昇圧電位発生回路。 - 【請求項7】 外部電源電圧を昇圧する昇圧電位発生回
路において、第1及び第2のノードの間に接続された第
1の容量MOSトランジスタ、第3及び第4のノード間
に接続された第2の容量MOSトランジスタ、前記外部
電源電圧が与えられる電源端子と前記第2のノード間に
接続された第1のプリチャージMOSトランジスタ、前
記電源端子と第4のノード間に接続された第2のプリチ
ャージMOSトランジスタ、及び、前記第4のノードに
接続されたトランスファMOSトランジスタとを備え、
前記第2のノードと前記第3のノードの間には、スイッ
チ回路が接続された構成を備え、前記トランスファMO
Sトランジスタからは前記外部電源電圧の3倍圧の電位
を発生できることを特徴とする昇圧電位発生回路。 - 【請求項8】 請求項7において、前記第1及び第2の
容量MOSトランジスタは、前記メモリセルを構成する
MOSトランジスタ、或いは、前記トランスファMOS
トランジスタのゲート絶縁膜よりも薄いゲート絶縁膜を
有するMOSトランジスタによって構成されていること
を特徴とする昇圧電位発生回路。 - 【請求項9】 請求項7又は8において、前記スイッチ
回路は、前記第2のノードと前記第3のノード間に接続
された第1のMOSトランジスタと、第3のノードと接
地間に接続された第2及び第3のMOSトランジスタと
を有していることを特徴とする昇圧電位発生回路。 - 【請求項10】 請求項9において、前記第1のMOS
トランジスタは、PチャンネルMOSであり、他方、第
2及び第3のMOSトランジスタはNチャンネルMOS
であることを特徴とする昇圧電位発生回路。 - 【請求項11】 請求項10において、前記第1乃至第
3のMOSトランジスタは厚膜のゲート絶縁膜を有して
いることを特徴とする昇圧電位発生回路。 - 【請求項12】 請求項10において、前記第1乃至第
3のMOSトランジスタは薄膜のゲート絶縁膜を有して
いることを特徴とする昇圧電位発生回路。 - 【請求項13】 請求項7において、前記第1の容量M
OSトランジスタ、前記第1のプリチャージMOSトラ
ンジスタ、前記スイッチ回路、前記第2のプリチャージ
MOSトランジスタ、及び、前記トランスファMOSト
ランジスタには、制御信号として、それぞれ、第1、第
2、第3、第4、及び、第5のクロックが与えられる構
成を有し、前記第5のクロックで規定されるトランスフ
ァMOSトランジスタの電荷転送期間は、前記第1のク
ロックで規定される第1の容量MOSトランジスタのチ
ャージポンプ期間と実質的にオーバーラップし、前記第
2及び第4のクロックで規定されるプリチャージ期間と
実質的にオーバーラップしないことを特徴とする昇圧電
位発生回路。 - 【請求項14】 請求項13において、前記スイッチ回
路は、第2及び第4のクロックで規定されるプリチャー
ジ期間において、第2のノードと第3のノード間を非導
通とし、第3のノードをローレベルとし、前記チャージ
ポンプ期間においては、第2のノードと第3のノード間
を導通させることを特徴とする昇圧電位発生回路。 - 【請求項15】 請求項13において、前記トランスフ
ァMOSトランジスタは、PチャンネルMOSによって
構成され、前記スイッチ回路は、第2及び第3のノード
間に接続されたPチャンネルの第1のMOSトランジス
タと、第3のノードと接地間に直列に接続されたNチャ
ンネルの第2及び第3のMOSトランジスタとを有して
いることを特徴とする昇圧電位発生回路。 - 【請求項16】 請求項15において、前記第1及び第
2のMOSトランジスタのゲートは、共通に電源電圧端
子に接続される一方、前記第3のMOSトランジスタの
ゲートには、第3のクロックが与えられ、第2及び第4
のクロックで規定されるプリチャージ期間において第2
のノードと第3のノード間を非導通にすると共に、第3
のノードをローレベルとし、チャージポンプ期間におい
ては、第2のノードと第3のノード間を導通させること
を特徴とする昇圧電位発生回路。 - 【請求項17】 請求項16において、前記第1乃至第
3のMOSトランジスタ、並びに、前記第1及び第2の
容量MOSトランジスタは薄膜のゲート絶縁膜を有して
いることを特徴とする昇圧電位発生回路。 - 【請求項18】 請求項17において、前記第1のプリ
チャージMOSトランジスタは薄膜のゲート絶縁膜を有
し、他方、第2のプリチャージMOSトランジスタ及び
トランスファMOSトランジスタは厚膜のゲート絶縁膜
を有していることを特徴とする昇圧電位発生回路。 - 【請求項19】 予め定められた膜厚を有するゲート絶
縁膜を備えた容量MOSトランジスタ、当該容量MOS
トランジスタのゲート絶縁膜より厚い膜厚を有するゲー
ト絶縁膜を備えたトランスファMOSトランジスタ、及
び、前記容量MOSトランジスタと前記トランスファM
OSトランジスタに結合されたプリチャージMOSトラ
ンジスタとを含む昇圧電位発生回路の制御方法におい
て、チャージポンプ期間を規定する第1のクロックを前
記容量MOSトランジスタに供給するステップ、前記第
1のクロックによるチャージポンプ期間の開始前に終了
するようなプリチャージ期間を決定する第2のクロック
をプリチャージMOSトランジスタに与えるステップ、
及び、前記第1のクロックによるチャージポンプ期間内
に、電荷転送期間を規定する第3のクロックを前記トラ
ンスファMOSトランジスタに供給するステップとを備
え、これによって、前記昇圧期間内、容量MOSトラン
ジスタに加わる電圧を制限することを特徴とする制御方
法。 - 【請求項20】 請求項19において、前記第3のクロ
ックは第1のクロックに比較して大きい振幅を有してい
ることを特徴とする制御方法。 - 【請求項21】 請求項19又は20において、前記チ
ャージポンプ期間及びプリチャージ期間に、前記容量M
OSトランジスタに加わる電圧は、前記容量MOSトラ
ンジスタのゲート絶縁膜の耐圧より低くなるように制御
されることを特徴とする制御方法。 - 【請求項22】 MOSトランジスタによって構成され
たメモリセルを含む半導体装置に使用される昇圧電位発
生回路において、容量素子として使用され、第1及び第
2のノード間に接続された容量MOSトランジスタと、
前記第2のノードに接続されたトランスファMOSトラ
ンジスタと、更に、前記第2のノードに接続されたプリ
チャージMOSトランジスタとを備え、前記容量MOS
トランジスタの前記第1のノードに接続され、当該容量
MOSトランジスタを昇圧する回路と、第1のノードの
電位を接地電位以下の基板電位にする回路とを有してい
ることを特徴とする昇圧電位発生回路。
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JP (1) | JP4257064B2 (ja) |
KR (1) | KR100541128B1 (ja) |
TW (1) | TWI297529B (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2004066497A1 (ja) * | 2003-01-24 | 2004-08-05 | Sony Corporation | 比較回路、電源回路、集積回路、dc−dcコンバータ及びフラットディスプレイ装置 |
JP2008148544A (ja) * | 2006-12-06 | 2008-06-26 | Princeton Technology Corp | 昇圧回路とレベルシフター |
JP2008243281A (ja) * | 2007-03-27 | 2008-10-09 | Elpida Memory Inc | 電源電圧発生回路 |
US7576589B2 (en) | 2005-02-26 | 2009-08-18 | Samsung Electronics Co., Ltd. | Boost voltage generating circuit including additional pump circuit and boost voltage generating method thereof |
JP2009260909A (ja) * | 2008-04-15 | 2009-11-05 | Taiwan Semiconductor Manufacturing Co Ltd | 電圧ストレスを低減したゲート制御回路のための回路および方法 |
US10284184B2 (en) | 2016-04-28 | 2019-05-07 | Lapis Semiconductor Co., Ltd. | Booster circuit |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100536603B1 (ko) * | 2003-07-10 | 2005-12-14 | 삼성전자주식회사 | 선택 모드를 갖는 전하 펌프 회로 |
JP3951994B2 (ja) | 2003-09-16 | 2007-08-01 | ソニー株式会社 | 固体撮像装置およびカメラシステム |
US7400167B2 (en) * | 2005-08-16 | 2008-07-15 | Altera Corporation | Apparatus and methods for optimizing the performance of programmable logic devices |
US7382177B2 (en) * | 2004-10-25 | 2008-06-03 | Micron Technology, Inc. | Voltage charge pump and method of operating the same |
US7672174B2 (en) * | 2005-09-29 | 2010-03-02 | Hynix Semiconductor, Inc. | Equalizing circuit for semiconductor memory device |
KR20100049758A (ko) * | 2008-11-04 | 2010-05-13 | 삼성전자주식회사 | 승압 회로 및 이를 포함하는 반도체 장치 |
US8339185B2 (en) | 2010-12-20 | 2012-12-25 | Sandisk 3D Llc | Charge pump system that dynamically selects number of active stages |
JPWO2013128806A1 (ja) * | 2012-02-28 | 2015-07-30 | パナソニックIpマネジメント株式会社 | 昇圧回路 |
US8836412B2 (en) | 2013-02-11 | 2014-09-16 | Sandisk 3D Llc | Charge pump with a power-controlled clock buffer to reduce power consumption and output voltage ripple |
US8981835B2 (en) | 2013-06-18 | 2015-03-17 | Sandisk Technologies Inc. | Efficient voltage doubler |
US9024680B2 (en) | 2013-06-24 | 2015-05-05 | Sandisk Technologies Inc. | Efficiency for charge pumps with low supply voltages |
US9077238B2 (en) | 2013-06-25 | 2015-07-07 | SanDisk Technologies, Inc. | Capacitive regulation of charge pumps without refresh operation interruption |
US9007046B2 (en) | 2013-06-27 | 2015-04-14 | Sandisk Technologies Inc. | Efficient high voltage bias regulation circuit |
US9083231B2 (en) * | 2013-09-30 | 2015-07-14 | Sandisk Technologies Inc. | Amplitude modulation for pass gate to improve charge pump efficiency |
US9154027B2 (en) | 2013-12-09 | 2015-10-06 | Sandisk Technologies Inc. | Dynamic load matching charge pump for reduced current consumption |
US9917507B2 (en) | 2015-05-28 | 2018-03-13 | Sandisk Technologies Llc | Dynamic clock period modulation scheme for variable charge pump load currents |
US9647536B2 (en) | 2015-07-28 | 2017-05-09 | Sandisk Technologies Llc | High voltage generation using low voltage devices |
US9520776B1 (en) | 2015-09-18 | 2016-12-13 | Sandisk Technologies Llc | Selective body bias for charge pump transfer switches |
JP2019057661A (ja) | 2017-09-22 | 2019-04-11 | 東芝メモリ株式会社 | 半導体記憶装置 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06283667A (ja) | 1993-03-26 | 1994-10-07 | Toshiba Corp | 高電圧発生回路 |
JP3638641B2 (ja) * | 1994-10-05 | 2005-04-13 | 株式会社ルネサステクノロジ | 昇圧電位発生回路 |
JP3244601B2 (ja) * | 1994-12-09 | 2002-01-07 | 富士通株式会社 | 半導体集積回路 |
KR0142963B1 (ko) * | 1995-05-17 | 1998-08-17 | 김광호 | 외부제어신호에 적응 동작하는 승압회로를 갖는 반도체 메모리 장치 |
KR100244465B1 (ko) * | 1997-04-21 | 2000-02-01 | 김영환 | 동기식 승압전압 발생기 |
JPH11110992A (ja) | 1997-10-03 | 1999-04-23 | Toshiba Corp | 昇圧回路、半導体装置及びその製造方法 |
JP3853513B2 (ja) | 1998-04-09 | 2006-12-06 | エルピーダメモリ株式会社 | ダイナミック型ram |
US6166585A (en) * | 1998-08-31 | 2000-12-26 | Conexant Systems, Inc. | Methods and apparatus for a high efficiency charge pump that includes a MOSFET capacitor operating in an accumulation region |
JP2000112547A (ja) | 1998-10-05 | 2000-04-21 | Mitsubishi Electric Corp | 基板電圧発生回路および半導体集積回路装置 |
-
2002
- 2002-02-21 JP JP2002044533A patent/JP4257064B2/ja not_active Expired - Fee Related
-
2003
- 2003-02-20 US US10/372,000 patent/US6954386B2/en not_active Expired - Lifetime
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Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2004066497A1 (ja) * | 2003-01-24 | 2004-08-05 | Sony Corporation | 比較回路、電源回路、集積回路、dc−dcコンバータ及びフラットディスプレイ装置 |
US7576589B2 (en) | 2005-02-26 | 2009-08-18 | Samsung Electronics Co., Ltd. | Boost voltage generating circuit including additional pump circuit and boost voltage generating method thereof |
JP2008148544A (ja) * | 2006-12-06 | 2008-06-26 | Princeton Technology Corp | 昇圧回路とレベルシフター |
JP2010279246A (ja) * | 2006-12-06 | 2010-12-09 | Princeton Technology Corp | 昇圧回路とレベルシフター |
JP2008243281A (ja) * | 2007-03-27 | 2008-10-09 | Elpida Memory Inc | 電源電圧発生回路 |
US8493132B2 (en) | 2007-03-27 | 2013-07-23 | Elpida Memory, Inc. | Supply voltage generating circuit |
US8860499B2 (en) | 2007-03-27 | 2014-10-14 | Ps4 Luxco S.A.R.L. | Supply voltage generating circuit |
JP2009260909A (ja) * | 2008-04-15 | 2009-11-05 | Taiwan Semiconductor Manufacturing Co Ltd | 電圧ストレスを低減したゲート制御回路のための回路および方法 |
US10284184B2 (en) | 2016-04-28 | 2019-05-07 | Lapis Semiconductor Co., Ltd. | Booster circuit |
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