JP2003248329A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2003248329A JP2003248329A JP2002049796A JP2002049796A JP2003248329A JP 2003248329 A JP2003248329 A JP 2003248329A JP 2002049796 A JP2002049796 A JP 2002049796A JP 2002049796 A JP2002049796 A JP 2002049796A JP 2003248329 A JP2003248329 A JP 2003248329A
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【目的】 大面積で性能が高く、生産性の高い半導体装
置及びその製造方法を提供すること。 【構成】 複数分割して露光を行う半導体装置の製造
方法において、１枚目のマスクで一括露光にて形成した
位置合わせ用マークを用いて２枚目以降の複数マスクの
位置合わせを行い、分割露光を行う。ここで、前記位置
合わせ用マークは、Ａｌ、Ｃｒ、Ａｌ−Ｎｄ、Ｃｕに代
表される金属膜やＳｉ、ＳｉＯ２ 、ＳｉＮ膜の凹凸パ
ターンである。又、複数分割して露光を行う半導体装置
において、１枚目のマスクで一括露光にて形成した位置
合わせ用マークを用いて２枚目以降の複数マスクの位置
合わせを行い、分割露光を行う。
置及びその製造方法を提供すること。 【構成】 複数分割して露光を行う半導体装置の製造
方法において、１枚目のマスクで一括露光にて形成した
位置合わせ用マークを用いて２枚目以降の複数マスクの
位置合わせを行い、分割露光を行う。ここで、前記位置
合わせ用マークは、Ａｌ、Ｃｒ、Ａｌ−Ｎｄ、Ｃｕに代
表される金属膜やＳｉ、ＳｉＯ２ 、ＳｉＮ膜の凹凸パ
ターンである。又、複数分割して露光を行う半導体装置
において、１枚目のマスクで一括露光にて形成した位置
合わせ用マークを用いて２枚目以降の複数マスクの位置
合わせを行い、分割露光を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶ディスプレ
イ、プラズマディスプレイ、光検出装置、放射線検出装
置等に代表される半導体装置に関するものである。
イ、プラズマディスプレイ、光検出装置、放射線検出装
置等に代表される半導体装置に関するものである。
【０００２】
【従来の技術】近年、光検出装置、放射線検出装置や大
型の液晶ディスプレイ、プラズマディスプレイ等に代表
される半導体装置の製造で用いられる露光方式として
は、パターンを複数マスク及び複数領域に分割し、レン
ズを用い等倍又は拡大（１．２５倍）露光を行うステッ
パー( ステップ・アンド・リピート) 方式と、パターン
を一括でミラーを用いて等倍で露光するミラープロジェ
クション方式が一般的である。
型の液晶ディスプレイ、プラズマディスプレイ等に代表
される半導体装置の製造で用いられる露光方式として
は、パターンを複数マスク及び複数領域に分割し、レン
ズを用い等倍又は拡大（１．２５倍）露光を行うステッ
パー( ステップ・アンド・リピート) 方式と、パターン
を一括でミラーを用いて等倍で露光するミラープロジェ
クション方式が一般的である。
【０００３】特に、ミラープロジェクション方式は大面
積を一括で露光でき、且つ、露光強度分布が小さいこと
から大きなシェアを占めている。
積を一括で露光でき、且つ、露光強度分布が小さいこと
から大きなシェアを占めている。
【０００４】又、従来、ミラープロジェクション方式の
露光装置を用いても一括露光できない大面積半導体装置
に関しては分割露光を用いている。
露光装置を用いても一括露光できない大面積半導体装置
に関しては分割露光を用いている。
【０００５】図７は分割露光で作製した、従来の大面積
光検出装置基板の分割部分の模式的平面図である。
光検出装置基板の分割部分の模式的平面図である。
【０００６】大面積光検出装置は、光検出素子００１と
ＴＦＴ００２とが一対となった画素がマトリックス状に
配置されている。００３はＴＦＴの駆動電位を印加する
ためのゲート線、００４はＴＦＴより信号を不図示のア
ンプＩＣへと送る信号線、００５は光検出素子に共通電
位を印加するバイアス線である。ここでは、マスク上の
画素パターン部分を複数回露光し大面積光検出装置とし
ている。
ＴＦＴ００２とが一対となった画素がマトリックス状に
配置されている。００３はＴＦＴの駆動電位を印加する
ためのゲート線、００４はＴＦＴより信号を不図示のア
ンプＩＣへと送る信号線、００５は光検出素子に共通電
位を印加するバイアス線である。ここでは、マスク上の
画素パターン部分を複数回露光し大面積光検出装置とし
ている。
【０００７】従来のミラープロジェクション方式の大型
基板用露光装置では、分割露光パターン間の配列精度は
ステージの機械精度により決定し、３σ≦４．０ｕｍ程
度と大きいため、配線の断線や画素間のショート等が発
生していた。
基板用露光装置では、分割露光パターン間の配列精度は
ステージの機械精度により決定し、３σ≦４．０ｕｍ程
度と大きいため、配線の断線や画素間のショート等が発
生していた。
【０００８】
【発明が解決しようとする課題】上記のような従来例に
おいては次のような問題があった。
おいては次のような問題があった。
【０００９】即ち、大面積ガラス基板に分割露光を用い
た大面積光検出装置では、分割部分の機械精度による配
列精度（３σ≦４．０ｕｍ）が画素のパターンルール
（最小加工寸法３ｕｍ）と比較し低いため、分割部分で
は図７の２０１のような配線のズレや、図８の２０２の
ような配線の断線や２０３のような画素間のショート等
の歩留まり問題が発生していた。
た大面積光検出装置では、分割部分の機械精度による配
列精度（３σ≦４．０ｕｍ）が画素のパターンルール
（最小加工寸法３ｕｍ）と比較し低いため、分割部分で
は図７の２０１のような配線のズレや、図８の２０２の
ような配線の断線や２０３のような画素間のショート等
の歩留まり問題が発生していた。
【００１０】更に、実際に分割露光により得られる、上
述した配列精度は１回の露光により得られるものではな
く、一旦、露光、現像したテスト基板の配列精度をチェ
ックし、ステージ位置を機械的に補正し、数回の露光・
現像を行うことにより得られる。
述した配列精度は１回の露光により得られるものではな
く、一旦、露光、現像したテスト基板の配列精度をチェ
ックし、ステージ位置を機械的に補正し、数回の露光・
現像を行うことにより得られる。
【００１１】以上のような作業を上述した精度内に入る
まで行うものであり、毎回の作業時間は露光装置の光学
調整状態やステージ位置の状態等で作業時間は大きく変
動する。このため、分割露光時には配線の断線や画素間
のショート等の歩留まり問題が頻繁に発生し、且つ、タ
クトを大きく低下させる原因となっていた。
まで行うものであり、毎回の作業時間は露光装置の光学
調整状態やステージ位置の状態等で作業時間は大きく変
動する。このため、分割露光時には配線の断線や画素間
のショート等の歩留まり問題が頻繁に発生し、且つ、タ
クトを大きく低下させる原因となっていた。
【００１２】以上のように露光装置及びフォトマスクの
一括露光領域よりも大きい大面積光検出装置の従来の作
製方法では、配線の断線や画素間のショートによる歩留
まりの低下や欠陥による画像不良が避けられなかった。
一括露光領域よりも大きい大面積光検出装置の従来の作
製方法では、配線の断線や画素間のショートによる歩留
まりの低下や欠陥による画像不良が避けられなかった。
【００１３】本発明は上記問題に鑑みてなされたもの
で、その目的とする処は、大面積で性能が高く、生産性
の高い半導体装置及びその製造方法を提供することにあ
る。
で、その目的とする処は、大面積で性能が高く、生産性
の高い半導体装置及びその製造方法を提供することにあ
る。
【００１４】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、複数分割して露光を行う半導体装置の製
造方法において、１枚目のマスクで一括露光にて形成し
た位置合わせ用マークを用いて２枚目以降の複数マスク
の位置合わせを行い、分割露光を行うことを特徴とす
る。
め、本発明は、複数分割して露光を行う半導体装置の製
造方法において、１枚目のマスクで一括露光にて形成し
た位置合わせ用マークを用いて２枚目以降の複数マスク
の位置合わせを行い、分割露光を行うことを特徴とす
る。
【００１５】又、本発明は、複数分割して露光を行う半
導体装置において、１枚目のマスクで一括露光にて形成
した位置合わせ用マークを用いて２枚目以降の複数マス
クの位置合わせを行い、分割露光を行うことを特徴とす
る。
導体装置において、１枚目のマスクで一括露光にて形成
した位置合わせ用マークを用いて２枚目以降の複数マス
クの位置合わせを行い、分割露光を行うことを特徴とす
る。
【００１６】
【発明の実施の形態】以下に本発明の実施の形態を添付
図面に基づいて説明する。
図面に基づいて説明する。
【００１７】＜実施の形態１＞本発明の実施の形態１と
して、ガラス基板上に成膜した第１層目（金属又はＳｉ
膜）で位置合わせ用マークを作成し、第２層では既に形
成された位置合わせマークを用いて素子としての最下層
（基準層）を、良好な配列精度で形成する光検出装置の
製造方法について説明する。 （１）第１層目（位置合わせ用マーク）の形成 ガラス基板上に位置合わせ用親マークとして例えばＣｒ
をスパッタリング法により５００Ａ成膜し、図１のフォ
トマスクを用いて一括露光・エッチングを行い、図２の
ような位置合わせようマークを大型ガラス基板１０３上
に形成する。 （２）第２層目（素子の最下層）の形成 図３は第２層を形成するのに使用するフォトマスクの模
式的平面図である。
して、ガラス基板上に成膜した第１層目（金属又はＳｉ
膜）で位置合わせ用マークを作成し、第２層では既に形
成された位置合わせマークを用いて素子としての最下層
（基準層）を、良好な配列精度で形成する光検出装置の
製造方法について説明する。 （１）第１層目（位置合わせ用マーク）の形成 ガラス基板上に位置合わせ用親マークとして例えばＣｒ
をスパッタリング法により５００Ａ成膜し、図１のフォ
トマスクを用いて一括露光・エッチングを行い、図２の
ような位置合わせようマークを大型ガラス基板１０３上
に形成する。 （２）第２層目（素子の最下層）の形成 図３は第２層を形成するのに使用するフォトマスクの模
式的平面図である。
【００１８】素子としての最下層（基準層）を形成する
ために、例えばＡｌ−Ｎｄをスパッタリング法により１
５００Ａ成膜し、ＴＡＢ接続部Ａ（図４ａ）、画素部１
（図４ｂ）、画素部２（図４ｃ）、ＴＡＢ接続部Ｂ（図
４ｄ）の４回の分割露光を行う。
ために、例えばＡｌ−Ｎｄをスパッタリング法により１
５００Ａ成膜し、ＴＡＢ接続部Ａ（図４ａ）、画素部１
（図４ｂ）、画素部２（図４ｃ）、ＴＡＢ接続部Ｂ（図
４ｄ）の４回の分割露光を行う。
【００１９】マスク内は大きく３つ（ＴＡＢ接続部Ａ、
画素部、ＴＡＢ接続部Ｂ）のパターンが数ｍｍ間隔で配
置されており、各分割露光時に不必要なパターンは機械
的に遮光される。
画素部、ＴＡＢ接続部Ｂ）のパターンが数ｍｍ間隔で配
置されており、各分割露光時に不必要なパターンは機械
的に遮光される。
【００２０】又、マスクよりも大面積の素子をガラス上
に形成するために、本実施の形態では画素部は１つのマ
スクパターンを２個繋げて形成している。
に形成するために、本実施の形態では画素部は１つのマ
スクパターンを２個繋げて形成している。
【００２１】各露光時の露光位置合わせは、第１層目に
一括露光を用いてＣｒで形成した位置合わせ用マークを
用いて位置合わせを行う。
一括露光を用いてＣｒで形成した位置合わせ用マークを
用いて位置合わせを行う。
【００２２】ここで、図５を用いて位置合わせマークを
用いた位置合わせ方法に関して説明する。
用いた位置合わせ方法に関して説明する。
【００２３】図５ａは第１層目で形成した位置合わせマ
ークであり、図５ｂは第２層目用のフォトマスクに配置
した位置合わせマークである。ここで、図５ａは位置合
わせの基準となる親マークと呼び、図５ｂは子マークと
呼ぶ。位置合わせは基板上に形成された４つの親マーク
とマスクに配置された４つの子マークを重ねて観察し、
Ｘ，Ｙの各２本の子マークの中心に親マークの１本が配
置されるように（図５ｃ参照）オフセット（Ｘ，Ｙ）方
向や回転方向の位置補正を行うものである。
ークであり、図５ｂは第２層目用のフォトマスクに配置
した位置合わせマークである。ここで、図５ａは位置合
わせの基準となる親マークと呼び、図５ｂは子マークと
呼ぶ。位置合わせは基板上に形成された４つの親マーク
とマスクに配置された４つの子マークを重ねて観察し、
Ｘ，Ｙの各２本の子マークの中心に親マークの１本が配
置されるように（図５ｃ参照）オフセット（Ｘ，Ｙ）方
向や回転方向の位置補正を行うものである。
【００２４】４分割して露光を行った後、現像を行うこ
とでガラス基板上には図４ｅのような大面積素子が形成
される。 （３）第３層目以降（素子）の形成 第２層目では第１層目との位置合わせ用子マークとは別
に、第３層目以降の位置合わせ（重ね合わせ）用親マー
ク（図４ｅの１０７）を形成しておく。
とでガラス基板上には図４ｅのような大面積素子が形成
される。 （３）第３層目以降（素子）の形成 第２層目では第１層目との位置合わせ用子マークとは別
に、第３層目以降の位置合わせ（重ね合わせ）用親マー
ク（図４ｅの１０７）を形成しておく。
【００２５】従って、第３層目以降の露光は従来の重ね
合わせ時と同様に第２層目（基準層）に形成された親マ
ークを用いて位置合わせを行う。
合わせ時と同様に第２層目（基準層）に形成された親マ
ークを用いて位置合わせを行う。
【００２６】以上のように形成された光検出装置の画素
の繋ぎ部分の模式的平面図を図６に示す。従来例と異な
り、本実施の形態によると分割部分の配列精度が向上
し、配線の断線及び画素間のショートが発生しない。
の繋ぎ部分の模式的平面図を図６に示す。従来例と異な
り、本実施の形態によると分割部分の配列精度が向上
し、配線の断線及び画素間のショートが発生しない。
【００２７】ここでは、画素部分を同じパターンで２回
露光したが、更に大面積化する場合には同様の方法で
３，４，５，…回と露光回数を増やすことで容易に大面
積化ができる。
露光したが、更に大面積化する場合には同様の方法で
３，４，５，…回と露光回数を増やすことで容易に大面
積化ができる。
【００２８】以上のような製造方法によって、配線等の
パターン配列精度を３σ≦０．５ｕｍ程度と従来の１／
８以下に向上させることができ、配線の断線や出力ム
ラ、ライン欠陥が発生することなく大面積化が可能とな
った。
パターン配列精度を３σ≦０．５ｕｍ程度と従来の１／
８以下に向上させることができ、配線の断線や出力ム
ラ、ライン欠陥が発生することなく大面積化が可能とな
った。
【００２９】＜実施の形態２＞次に、本発明の実施の形
態２について図面を参照して説明する。
態２について図面を参照して説明する。
【００３０】本発明の実施の形態２として、現像によっ
て形成されたレジスト像による位置合わせ用マークを用
いて、素子としての最下層（基準層）を良好な配列精度
で形成する光検出装置の製造方法について説明する。 （１）レジスト像による位置合わせ用マークの形成 ガラス基板上に素子としての最下層（基準層）を形成す
るために、例えばＡｌ−Ｎｄをスパッタリング法により
１５００Ａ成膜する。フォトレジストを塗布し、図１の
フォトマスクを用いて一括露光・現像・ポストベーク行
い、図２のような位置合わせパターンのレジスト像を大
型ガラス基板１０３上に形成する。 （２）第１層目（素子の最下層）の形成 図３は第１層目（素子の最下層）を形成するのに使用す
るフォトマスクの模式的平面図である。
て形成されたレジスト像による位置合わせ用マークを用
いて、素子としての最下層（基準層）を良好な配列精度
で形成する光検出装置の製造方法について説明する。 （１）レジスト像による位置合わせ用マークの形成 ガラス基板上に素子としての最下層（基準層）を形成す
るために、例えばＡｌ−Ｎｄをスパッタリング法により
１５００Ａ成膜する。フォトレジストを塗布し、図１の
フォトマスクを用いて一括露光・現像・ポストベーク行
い、図２のような位置合わせパターンのレジスト像を大
型ガラス基板１０３上に形成する。 （２）第１層目（素子の最下層）の形成 図３は第１層目（素子の最下層）を形成するのに使用す
るフォトマスクの模式的平面図である。
【００３１】（１）でＡｌ−Ｎｄが成膜され、その上に
位置合わせマークがレジスト像にて形成された基板に、
再度レジストを塗布する。
位置合わせマークがレジスト像にて形成された基板に、
再度レジストを塗布する。
【００３２】素子としての最下層（基準層）を形成する
ために、（１）で一括露光で形成した位置あわせマーク
（レジスト像）を用い、ＴＡＢ接続部Ａ（図４ａ）、画
素部１（図４ｂ）、画素部２（図４ｃ）、ＴＡＢ接続部
Ｂ（図４ｄ）の４回の分割露光を行う。
ために、（１）で一括露光で形成した位置あわせマーク
（レジスト像）を用い、ＴＡＢ接続部Ａ（図４ａ）、画
素部１（図４ｂ）、画素部２（図４ｃ）、ＴＡＢ接続部
Ｂ（図４ｄ）の４回の分割露光を行う。
【００３３】４分割して露光を行った後、現像を行うこ
とでガラス基板上には図４ｅのような大面積素子が形成
される。
とでガラス基板上には図４ｅのような大面積素子が形成
される。
【００３４】又、一括露光で形成したレジスト像はこの
後の剥離工程でなくなる。 （３）第２層目以降（素子）の形成 第１層目ではレジスト像親マークとの位置合わせ用子マ
ークとは別に、第２層目以降の位置合わせ（重ね合わ
せ）用親マーク（図４ｅの１０７）を形成しておく。
後の剥離工程でなくなる。 （３）第２層目以降（素子）の形成 第１層目ではレジスト像親マークとの位置合わせ用子マ
ークとは別に、第２層目以降の位置合わせ（重ね合わ
せ）用親マーク（図４ｅの１０７）を形成しておく。
【００３５】従って、第２層目以降の露光は従来の重ね
合わせ時と同様に第１層目に形成された親マークを用い
て位置合わせを行う。
合わせ時と同様に第１層目に形成された親マークを用い
て位置合わせを行う。
【００３６】以上のように形成された光検出装置の画素
の繋ぎ部分の模式的平面図を図６に示す。従来例と異な
り、本実施の形態によると分割部分の配列精度が向上
し、配線の断線及び画素間のショートが発生しない。
の繋ぎ部分の模式的平面図を図６に示す。従来例と異な
り、本実施の形態によると分割部分の配列精度が向上
し、配線の断線及び画素間のショートが発生しない。
【００３７】ここでは、画素部分を同じパターンで２回
露光したが、更に大面積化する場合には同様の方法で
３，４，５，…回と露光回数を増やすことで容易に大面
積化ができる。
露光したが、更に大面積化する場合には同様の方法で
３，４，５，…回と露光回数を増やすことで容易に大面
積化ができる。
【００３８】以上のような製造方法によって、配線等の
パターン配列精度を３σ≦０．５ｕｍ程度と従来の１／
８以下に向上させることができ、配線の断線や出力ム
ラ、ライン欠陥が発生することなく大面積化が可能とな
った。
パターン配列精度を３σ≦０．５ｕｍ程度と従来の１／
８以下に向上させることができ、配線の断線や出力ム
ラ、ライン欠陥が発生することなく大面積化が可能とな
った。
【００３９】＜実施の形態３＞次に、本発明の実施の形
態３について図面を参照して説明する。
態３について図面を参照して説明する。
【００４０】本発明の実施の形態３として、ガラス基板
をエッチングして形成した位置合わせ用マークを用い
て、素子としての最下層（基準層）を良好な配列精度で
形成する光検出装置の製造方法について説明する。 （１）ガラス基板のエッチングによる位置合わせ用マー
クの形成 ガラス基板上にフォトレジストを塗布し、図１のフォト
マスクを用いて一括露光・現像・ポストベークを行う。
ＲＩＥを用いてガラスのエッチングを行い、図２のよう
な位置合わせパターンを大型ガラス基板１０３上に形成
する。 （２）第１層目（素子の最下層）の形成 図３は第１層を形成するのに使用するフォトマスクの模
式的平面図である。
をエッチングして形成した位置合わせ用マークを用い
て、素子としての最下層（基準層）を良好な配列精度で
形成する光検出装置の製造方法について説明する。 （１）ガラス基板のエッチングによる位置合わせ用マー
クの形成 ガラス基板上にフォトレジストを塗布し、図１のフォト
マスクを用いて一括露光・現像・ポストベークを行う。
ＲＩＥを用いてガラスのエッチングを行い、図２のよう
な位置合わせパターンを大型ガラス基板１０３上に形成
する。 （２）第１層目（素子の最下層）の形成 図３は第１層を形成するのに使用するフォトマスクの模
式的平面図である。
【００４１】素子としての最下層（基準層）を形成する
ために、例えばＡｌ−Ｎｄをスパッタリング法により１
５００Ａ成膜し、ＴＡＢ接続部Ａ（図４ａ）、画素部１
（図４ｂ）、画素部２（図４ｃ）、ＴＡＢ接続部Ｂ（図
４ｄ）の４回の分割露光を行う。
ために、例えばＡｌ−Ｎｄをスパッタリング法により１
５００Ａ成膜し、ＴＡＢ接続部Ａ（図４ａ）、画素部１
（図４ｂ）、画素部２（図４ｃ）、ＴＡＢ接続部Ｂ（図
４ｄ）の４回の分割露光を行う。
【００４２】４分割して露光を行った後、現像を行うこ
とでガラス基板上には図４ｅのような大面積素子が形成
される。 （３）第２層目以降（素子）の形成 第１層目では、ガラスで形成された位置合わせマーク用
の子マークとは別に、第２層目以降の位置合わせ（重ね
合わせ）用親マーク（図４ｅの１０７）を形成してお
く。
とでガラス基板上には図４ｅのような大面積素子が形成
される。 （３）第２層目以降（素子）の形成 第１層目では、ガラスで形成された位置合わせマーク用
の子マークとは別に、第２層目以降の位置合わせ（重ね
合わせ）用親マーク（図４ｅの１０７）を形成してお
く。
【００４３】従って、第２層目以降の露光は従来の重ね
合わせ時と同様に第１層目に形成された親マークを用い
て位置合わせを行う。
合わせ時と同様に第１層目に形成された親マークを用い
て位置合わせを行う。
【００４４】以上のように形成された光検出装置の画素
の繋ぎ部分の模式的平面図を図６に示す。従来例と異な
り、本実施の形態によると分割部分の配列精度が向上
し、配線の断線及び画素間のショートが発生しない。
の繋ぎ部分の模式的平面図を図６に示す。従来例と異な
り、本実施の形態によると分割部分の配列精度が向上
し、配線の断線及び画素間のショートが発生しない。
【００４５】ここでは、画素部分を同じパターンで２回
露光したが、更に大面積化する場合には同様の方法で
３，４，５，…回と露光回数を増やすことで容易に大面
積化ができる。
露光したが、更に大面積化する場合には同様の方法で
３，４，５，…回と露光回数を増やすことで容易に大面
積化ができる。
【００４６】以上のような製造方法によって、配線等の
パターン配列精度を３σ≦０．５ｕｍ程度と従来の１／
８以下に向上させることができ、配線の断線や出力ム
ラ、ライン欠陥が発生することなく大面積化が可能とな
った。
パターン配列精度を３σ≦０．５ｕｍ程度と従来の１／
８以下に向上させることができ、配線の断線や出力ム
ラ、ライン欠陥が発生することなく大面積化が可能とな
った。
【００４７】
【発明の効果】以上の説明で明らかなように、本発明に
よれば、露光装置及びフォトマスクの一括露光領域より
も大きい大面積ガラス基板を用い分割露光を行う製造方
法に関して、 分割露光間の配列精度を従来の約ｉ／８である３σ≦
０．５ｕｍとすることがができた。
よれば、露光装置及びフォトマスクの一括露光領域より
も大きい大面積ガラス基板を用い分割露光を行う製造方
法に関して、 分割露光間の配列精度を従来の約ｉ／８である３σ≦
０．５ｕｍとすることがができた。
【００４８】分割露光によるマスク繋ぎ部分における
配線の断線や画素のショート、配線のズレ等による出力
ムラ、ライン欠陥が発生することなく大面積化が可能と
なった。
配線の断線や画素のショート、配線のズレ等による出力
ムラ、ライン欠陥が発生することなく大面積化が可能と
なった。
【００４９】安定した工程タクトが得られ、生産性が
向上した。という効果が得られる。
向上した。という効果が得られる。
【図１】本発明の実施の形態１〜３で最初の位置合わせ
用親マークの形成で用いるフォトマスクの模式的平面図
である。
用親マークの形成で用いるフォトマスクの模式的平面図
である。
【図２】本発明の実施の形態１〜３で図１のフォトマス
クにより形成される位置合わせ用親マークの模式的配置
図である。
クにより形成される位置合わせ用親マークの模式的配置
図である。
【図３】本発明の実施の形態１〜３で素子として用いる
最下層（基準層）の形成で用いるフォトマスクの模式的
平面図である。
最下層（基準層）の形成で用いるフォトマスクの模式的
平面図である。
【図４】本発明の実施の形態１〜３で図３のフォトマス
クにより形成されるパターンの模式的配置図である。
クにより形成されるパターンの模式的配置図である。
【図５】本発明の実施の形態１〜３で用いる位置合わせ
用マークの模式的平面図である。
用マークの模式的平面図である。
【図６】本発明の実施の形態１〜３により形成された画
素の分割部分の模式的画素配置図である。
素の分割部分の模式的画素配置図である。
【図７】従来の分割露光で作製した大面積光検出装置の
分割露光部分の第１の模式的平面図である。
分割露光部分の第１の模式的平面図である。
【図８】従来の分割露光で作製した大面積光検出装置の
分割露光部分の第２の模式的平面図である。
分割露光部分の第２の模式的平面図である。
００１ 光検出素子
００２ ＴＦＴ
００３ ゲート線
００４ 信号線
００５ バイアス線
００６ 間隔
００７ ガラス基板
００８ 分割位置
１０１ 位置合わせ用親マーク
１０２ フォトマスク
１０３ 大型ガラス基板
１０４ ＴＡＢ接続部Ａ
１０５ 画素部
１０６ ＴＡＢ接続部Ｂ
１０７ 位置合わせ用子マーク及び次層以降用重ね合わ
せ用親マーク １０８ 位置合わせ用子マーク ２０１ 配線のズレ ２０２ 配線の断線 ２０３ 画素間のショート
せ用親マーク １０８ 位置合わせ用子マーク ２０１ 配線のズレ ２０２ 配線の断線 ２０３ 画素間のショート
Claims (10)
- 【請求項１】 複数分割して露光を行う半導体装置の製
造方法において、 １枚目のマスクで一括露光にて形成した位置合わせ用マ
ークを用いて２枚目以降の複数マスクの位置合わせを行
い、分割露光を行うことを特徴とする半導体装置の製造
方法。 - 【請求項２】 前記位置合わせ用マークは、Ａｌ、Ｃ
ｒ、Ａｌ−Ｎｄ、Ｃｕに代表される金属膜やＳｉ、Ｓｉ
Ｏ２ 、ＳｉＮ膜の凹凸パターンであることを特徴とす
る請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記位置合わせ用マークは、レジスト像
の凹凸パターンであることを特徴とする請求項１記載の
半導体装置の製造方法。 - 【請求項４】 前記位置合わせ用マークは、基板をエッ
チングした凹凸パターンであることを特徴とする請求項
１記載の半導体装置の製造方法。 - 【請求項５】 前記半導体装置は、ガラスを基板として
使用していることを特徴とする請求項１記載の半導体装
置の製造方法。 - 【請求項６】 複数分割して露光を行う半導体装置にお
いて、 １枚目のマスクで一括露光にて形成した位置合わせ用マ
ークを用いて２枚目以降の複数マスクの位置合わせを行
い、分割露光を行うことを特徴とする半導体装置。 - 【請求項７】 前記位置合わせ用マークは、Ａｌ、Ｃ
ｒ、Ａｌ−Ｎｄ、Ｃｕに代表される金属膜やＳｉ膜の凹
凸パターンであることを特徴とする請求項６記載の半導
体装置。 - 【請求項８】 前記位置合わせ用マークは、レジスト像
の凹凸パターンであることを特徴とする請求項６記載の
半導体装置。 - 【請求項９】 前記位置合わせ用マークは、基板をエッ
チングした凹凸パターンであることを特徴とする請求項
６記載の半導体装置。 - 【請求項１０】 前記半導体装置は、ガラスを基板とし
て使用していることを特徴とする請求項６に記載の半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002049796A JP2003248329A (ja) | 2002-02-26 | 2002-02-26 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002049796A JP2003248329A (ja) | 2002-02-26 | 2002-02-26 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003248329A true JP2003248329A (ja) | 2003-09-05 |
Family
ID=28662214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002049796A Pending JP2003248329A (ja) | 2002-02-26 | 2002-02-26 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003248329A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007142328A (ja) * | 2005-11-22 | 2007-06-07 | Renesas Technology Corp | 半導体装置の製造方法、マスクおよび半導体装置 |
| JP2007178538A (ja) * | 2005-12-27 | 2007-07-12 | Matsushita Electric Ind Co Ltd | フォトマスク、ショット重ね合わせ精度測定方法、及び半導体装置の製造方法 |
| JP2011158900A (ja) * | 2010-01-07 | 2011-08-18 | Hoya Corp | フォトマスクの製造方法、フォトマスク、及び表示装置の製造方法 |
| JP2013033870A (ja) * | 2011-08-02 | 2013-02-14 | Canon Inc | 半導体デバイスおよびその製造方法 |
| JP2013258284A (ja) * | 2012-06-12 | 2013-12-26 | Canon Inc | 走査露光装置、物品の製造方法、アライメント方法および走査露光方法 |
| JP2020527254A (ja) * | 2017-07-13 | 2020-09-03 | エルファウンドリー ソチエタ レスポンサビリタ リミタータ | フォトリソグラフィマスクを整列させる方法及び半導体材料のウェファの集積回路を製造する対応する工程 |
-
2002
- 2002-02-26 JP JP2002049796A patent/JP2003248329A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007142328A (ja) * | 2005-11-22 | 2007-06-07 | Renesas Technology Corp | 半導体装置の製造方法、マスクおよび半導体装置 |
| JP2007178538A (ja) * | 2005-12-27 | 2007-07-12 | Matsushita Electric Ind Co Ltd | フォトマスク、ショット重ね合わせ精度測定方法、及び半導体装置の製造方法 |
| JP4634929B2 (ja) * | 2005-12-27 | 2011-02-16 | パナソニック株式会社 | フォトマスク、ショット重ね合わせ精度測定方法、及び半導体装置の製造方法 |
| JP2011158900A (ja) * | 2010-01-07 | 2011-08-18 | Hoya Corp | フォトマスクの製造方法、フォトマスク、及び表示装置の製造方法 |
| JP2013033870A (ja) * | 2011-08-02 | 2013-02-14 | Canon Inc | 半導体デバイスおよびその製造方法 |
| US9024457B2 (en) | 2011-08-02 | 2015-05-05 | Canon Kabushiki Kaisha | Semiconductor device and method for manufacturing the same |
| JP2013258284A (ja) * | 2012-06-12 | 2013-12-26 | Canon Inc | 走査露光装置、物品の製造方法、アライメント方法および走査露光方法 |
| JP2020527254A (ja) * | 2017-07-13 | 2020-09-03 | エルファウンドリー ソチエタ レスポンサビリタ リミタータ | フォトリソグラフィマスクを整列させる方法及び半導体材料のウェファの集積回路を製造する対応する工程 |
| JP7249994B2 (ja) | 2017-07-13 | 2023-03-31 | エルファウンドリー エッセ．エッレ．エッレ | フォトリソグラフィマスクを整列させる方法及び半導体材料のウェファの集積回路を製造する対応する工程 |
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