JP2003243661A - 薄膜トランジスタとその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 基板に反りのないものを得ることができ、歩
留まりの向上を図る。 【解決手段】 基板上に形成された多結晶シリコンを半
導体層とするＭＩＳ型の薄膜トランジスタであって、そ
のゲート電極はそれに接続される配線層と別体に形成さ
れている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は薄膜トランジスタと
その製造方法に係り、たとえば、不純物の活性化アニー
ルにランプアニールを行う薄膜トランジスタとその製造
方法に関する。

【０００２】

【従来の技術】ガラス基板を用いた薄膜トランジスタの
製造方法において、不純物イオンの活性化アニールの方
法として、拡散炉を用いた熱処理によるアニールと、ラ
ンプ光を照射して行うランプアニールとがある。

【０００３】ランプアニールは一般的にはランプ光を基
板の上部および下部の両側から照射し、これにより、半
導体層にて光が吸収されて発熱し、不純物イオンが活性
化されるという原理に基づく。

【０００４】このランプアニールは半導体層にて光を吸
収し発熱するので半導体層のみを短時間に高温度に加熱
することができるため、ガラスのような比較的低温で軟
化する材料を基板に用いることが可能となる。また、半
導体層が高温度になる時間が短いので不純物イオンの横
方向への拡散量が小さく、微細化に適した技術となる。

【０００５】ゲート電極もしくはゲート電極パターンを
形成するために用いたホトレジストパターンを利用して
イオンインプラを行い不純物を注入することで自己整合
的にソース電極、ドレイン電極を形成することにより、
微細化に適した特徴を有効利用することができる。この
自己整合を行うためにはイオンインプラを行う前にゲー
ト電極が形成される必要があり、ゲート電極が形成され
た状態でランプアニールを行う必要がある。

【０００６】しかし、ランプ光を吸収する半導体層およ
びゲート電極において急速に高温化する一方で、ガラス
基板はランプ光が透過してしまい、結果として半導体層
およびゲート電極と基板間の温度差が大きくなり、局部
的な温度差により熱ストレスが発生してしまう。このよ
うな不均一な加熱を避けるために、全面に光吸収膜を形
成した後にランブアニールを行うことを特徴とする技術
が知られている（特開２０００−１３８１７７号公報参
照）。

【０００７】

【発明が解決しようとする課題】しかしながら、上記技
術は全面に光吸収膜を形成しても基板の裏表で温度差が
でき基板が反り歪む。さらに、熱伝導でガラス基板が暖
められ、ガラス点移転まで加熱されると歪んだ状態で塑
性変形を起こし、冷却しても歪んだままとなるため特に
耐熱性の弱いガラス基板においては必ずしも有効な手段
にはなり得なかった。本発明は、自己整合的にソース、
ドレイン電極を形成するためゲート電極を先に形成して
からランプアニールを行うプロセスをガラス基板に適用
する場合において、ガラス基板の歪みを抑えることので
きる薄膜トランジスタおよびその製造方法を提供するこ
とにある。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。 手段１．本発明による薄膜トランジスタは、たとえば、
基板上に形成された多結晶シリコンを半導体層とするＭ
ＩＳ型の薄膜トランジスタであって、そのゲート電極は
それに接続される配線層と別体に形成されていることを
特徴とするものである。

【０００９】手段２．本発明による薄膜トランジスタ
は、たとえば、基板上に形成された多結晶シリコンをラ
ンプアニールによって不純物イオンの活性化を行った薄
膜トランジスタであって、そのゲート電極は前記ランプ
アニールの後に形成される配線層と接続されていること
を特徴とするものである。

【００１０】手段３．本発明による薄膜トランジスタの
製造方法は、たとえば、基板上に多結晶シリコンを形成
する工程と、この多結晶シリコンの上方の面にゲート電
極を形成する工程と、このゲート電極をマスクとして該
多結晶シリコンに不純物をドープし、これをランプアニ
ールによって活性化する工程と、前記ゲート電極に接続
される配線層を形成する工程とを備えることを特徴とす
るものである。

【００１１】手段４．本発明による薄膜トランジスタの
製造方法は、たとえば、基板上に多結晶シリコンを形成
する工程と、この多結晶シリコンの上方の面にゲート電
極を形成する工程と、このゲート電極のパターン形成の
際のフォトレジストをマスクとして該多結晶シリコンに
不純物をドープし、これをランプアニールによって活性
化する工程と、前記ゲート電極に接続される配線層を形
成する工程とを備えることを特徴とするものである。

【００１２】手段５．本発明による薄膜トランジスタの
製造方法は、たとえば、手段４の構成を前提として、前
記ゲート電極のパターンは前記フォトレジストのパター
ンに対してオーバーエッチングされていることを特徴と
するものである。

【００１３】手段６．本発明による薄膜トランジスタの
製造方法は、たとえば、手段５の構成を前提として、前
記フォトレジストを除去した後、ゲート電極をマスクと
して前記不純物をドープして該ゲート電極の近傍の多結
晶シリコン中に低ドーズ量領域を形成することを特徴と
するものである。

【００１４】手段７．本発明による液晶表示装置は、た
とえば、液晶を介して対向配置される各基板のうち一方
の基板の液晶側の面に、並設された複数のゲート信号線
とこれら各ゲート信号線に交差されて並設された複数の
ドレイン信号線とで囲まれた領域を画素領域とし、該画
素領域に、ゲート信号線からの走査信号によって作動さ
れる多結晶シリコンを半導体層とする薄膜トランジスタ
と、この薄膜トランジスタを介してドレイン信号線から
の映像信号が供給される画素電極とを備え、前記薄膜ト
ランジスタのゲート電極とこのゲート電極と接続される
ゲート信号線は別体で形成されていることを特徴とする
ものである。

【００１５】手段８．本発明による液晶表示装置は、た
とえば、液晶を介して対向配置される各基板のうち一方
の基板の液晶側の面に、並設された複数のゲート信号線
とこれら各ゲート信号線に交差されて並設された複数の
ドレイン信号線とで囲まれた領域を画素領域とし、該画
素領域に、ゲート信号線からの走査信号によって作動さ
れる薄膜トランジスタと、この薄膜トランジスタを介し
てドレイン信号線からの映像信号が供給される画素電極
とを備え、前記薄膜トランジスタは、多結晶シリコンを
ランプアニールによって不純物イオンの活性化を行った
半導体層を有し、そのゲート電極は前記ランプアニール
の後に形成される前記ゲート信号線と接続されているこ
とを特徴とするものである。

【００１６】

【発明の実施の形態】以下、本発明による液晶表示装置
の実施例を図面を用いて説明をする。 実施例１． 《全体構成》図２は、本発明による液晶表示装置の一実
施例を示す全体構成図である。同図は等価回路で示して
いるが、実際の幾何学的配置に対応させて描いている。
液晶を介して互いに対向配置される一対の透明基板ＳＵ
Ｂ１、ＳＵＢ２があり、該液晶は一方の透明基板ＳＵＢ
１に対する他方の透明基板ＳＵＢ２の固定を兼ねるシー
ル材ＳＬによって封入されている。

【００１７】シール材ＳＬによって囲まれた前記一方の
透明基板ＳＵＢ１の液晶側の面には、そのｘ方向に延在
しｙ方向に並設されたゲート信号線ＧＬとｙ方向に延在
しｘ方向に並設されたドレイン信号線ＤＬとが形成され
ている。各ゲート信号線ＧＬと各ドレイン信号線ＤＬと
で囲まれた領域は画素領域を構成するとともに、これら
各画素領域のマトリクス状の集合体は液晶表示部ＡＲを
構成するようになっている。

【００１８】また、ｘ方向に並設される各画素領域のそ
れぞれにはそれら各画素領域内に走行された共通の容量
信号線ＣＬが形成されている。この容量信号線ＣＬは後
述の容量素子Ｃｓｔｇの一方の電極に接続されるもの
で、一定の電圧が印加されるようになっている。

【００１９】各画素領域には、その片側のゲート信号線
ＧＬからの走査信号によって作動される薄膜トランジス
タＴＦＴと、この薄膜トランジスタＴＦＴを介して片側
のドレイン信号線ＤＬからの映像信号が供給される画素
電極ＰＸが形成されている。そして、この画素電極ＰＸ
と前記容量信号線ＣＬとの間には前記容量素子Ｃｓｔｇ
が接続されている。この容量素子Ｃｓｔｇは画素電極Ｐ
Ｘに供給された映像信号を比較的長い時間蓄積させるた
め等に設けられたものである。該薄膜トランジスタＴＦ
Ｔはその半導体層が多結晶のたとえばＳｉ（ｐ−Ｓｉ）
から構成されたものとなっている。

【００２０】また、画素電極ＰＸは、他方の透明基板Ｓ
ＵＢ２の液晶側の面に各画素領域に共通に形成した対向
電極との間に電界を発生させ、この電界によって液晶の
光透過率を制御させるようになっている。

【００２１】前記ゲート信号線ＧＬのそれぞれの一端は
前記シール材ＳＬを超えて延在され、その延在端は透明
基板ＳＵＢ１の表面に形成された垂直走査駆動回路Ｖに
接続されるようになっている。この垂直走査駆動回路Ｖ
は多数のＭＩＳ型トランジスタとそれらを接続させる配
線層で形成されている。

【００２２】同様に、前記ドレイン信号線ＤＬのそれぞ
れの一端は前記シール材ＳＬを超えて延在され、その延
在端は透明基板ＳＵＢ２の表面に形成された映像信号駆
動回路Ｈｅに接続されるようになっている。この映像信
号駆動回路Ｈｅも多数のＭＩＳ型トランジスタとそれら
を接続させる配線層で形成されている。

【００２３】ここで、前記垂直走査駆動回路Ｖおよび映
像信号駆動回路Ｈｅを構成するＭＩＳ型トランジスタ
は、その半導体層が前記薄膜トランジスタＴＦＴのそれ
と同様に多結晶層で形成されている。このため、該ＭＩ
Ｓ型トランジスタの形成においては該薄膜トランジスタ
ＴＦＴの形成と並行してなされるのが通常である。

【００２４】また、ｘ方向に併設された各画素領域に共
通な前記容量信号線ＣＬはたとえば図中右側の端部で共
通に接続され、その接続線はシール材ＳＬを超えて延在
され、その延在端において端子ＣＬＴを構成している。
前記各ゲート信号線ＧＬは、垂直走査回路Ｖからの走査
信号によって、その一つが順次選択されるようになって
いる。

【００２５】また、前記各ドレイン信号線ＤＬのそれぞ
れには、映像信号駆動回路Ｈｅによって、前記ゲート信
号線ＧＬの選択のタイミングに合わせて映像信号が供給
されるようになっている。

【００２６】《画素の構成》図１は前記画素領域の一実
施例を示す平面図である。また、図３は図１のIII−III
線における断面図を示している。この画素領域は、たと
えば、そのｘ方向に走行する仮想の線によって２つに区
分され、上方の領域を光透過領域、下方の領域を光反射
領域として形成され、いわゆる光透過モードと光反射モ
ードを切り替えて使用できる液晶表示装置を構成してい
る。

【００２７】各図において、まず、透明基板ＳＵＢ１の
液晶側の面にはたとえばＳｉＮからなる下地層ＧＷ１が
形成され、さらにその上面にはＴＥＯＳで形成されたた
とえばＳｉＯ２からなる下地層ＧＷ２が形成されてい
る。これら各下地層は透明基板ＳＵＢ１に含まれるイオ
ン性不純物が後述の薄膜トランジスタＴＦＴに影響を及
ぼすのを回避するために形成されている。

【００２８】そして、この下地層ＧＷの表面には、たと
えばポリシリコン層からなる半導体層ＰＳが形成されて
いる。この半導体層ＰＳはたとえばプラズマＣＶＤ装置
によって成膜したアモルファスＳｉ膜をエキシマレーザ
によって多結晶化したものである。この半導体層ＰＳ
は、後述するゲート信号線ＧＬに隣接して形成される帯
状のパターンとして形成され、後述する薄膜トランジス
タＴＦＴの半導体層として用いられるようになる。

【００２９】そして、このように半導体層ＰＳが形成さ
れた透明基板ＳＵＢ１の表面には、該半導体層ＰＳをも
覆ってたとえばＳｉＯ_２あるいはＳｉＮからなる第１絶
縁膜ＧＩが形成されている。この第１絶縁膜ＧＩは前記
薄膜トランジスタＴＦＴのゲート絶縁膜として機能する
ようになっている。そして、第１絶縁膜ＧＩの中央を横
切るようにしてゲート電極ＧＴが形成されている。この
ゲート電極ＧＴは後述するゲート信号線ＧＬとは別個に
形成され、その機能を有する程度に最小限の面積で形成
されるようになっている。

【００３０】なお、このゲート電極ＧＴの形成後は、第
１絶縁膜ＧＩを介して不純物のイオン打ち込みをし、前
記半導体層ＰＳにおいて前記ゲート電極ＧＴのほぼ直下
を除く領域を導電化させることによって、薄膜トランジ
スタＴＦＴのソース領域Ｓおよびドレイン領域Ｄが形成
されるようになっている。

【００３１】また、第１絶縁膜ＧＩの上面には、図中ｘ
方向に延在しｙ方向に並設されるゲート信号線ＧＬが形
成され、このゲート信号線ＧＬは後述するドレイン信号
線ＤＬとともに矩形状の画素領域を画するようになって
いる。この場合、ゲート信号線ＧＬはその一部が画素領
域内に延在され、前記ゲート電極ＧＴと重畳されて電気
的な接続が図られるようになっている。なお、前記ゲー
ト電極ＧＴおよびゲート信号線ＧＬは耐熱性を有する導
電膜であればよく、たとえばＡｌ、Ｃｒ、Ｔａ、ＴｉＷ
等が選択される。

【００３２】また、画素領域の中央における第１絶縁膜
ＧＩの上面には図中ｘ方向に延在する容量信号線ＣＬが
形成され、この容量信号線ＣＬは画素領域の図中下側の
領域に延在する容量電極ＣＴと一体に形成されるように
なっている。この容量信号線ＣＬ（容量電極ＣＴ）はた
とえばゲート信号線ＧＬと同層でかつ同一の材料で形成
されている。

【００３３】前記ゲート信号線ＧＬ（ゲート電極ＧＴ）
および容量信号線ＣＬ（容量電極ＣＴ）をも被って前記
第１絶縁膜ＧＩの上面には第２絶縁膜ＩＮがたとえばＳ
ｉＯ _２あるいはＳｉＮによって形成されている。さら
に、この第２絶縁膜ＩＮの上面には、画素領域のほぼ半
分の領域（図中下側の領域）を占めるようにして画素電
極ＰＸ（Ｒ）が形成されている。この画素電極ＰＸ
（Ｒ）は反射膜を兼ね、それが形成された領域において
光反射部を形成するようになっている。

【００３４】ここで、この画素電極ＰＸ（Ｒ）は、たと
えば、Ｔｉ、Ａｌ−Ｓｉ、Ｔｉの順次積層体で構成さ
れ、そのうち反射膜として機能する上面のＴｉは除去さ
れ、光反射効率の良好なＡｌ面が露出されている。この
画素電極ＰＸ（Ｒ）は前記薄膜トランジスタＴＦＴに近
接する部分において、前記第２絶縁膜ＩＮおよび第１絶
縁膜ＧＩに形成されたコンタクトホールＣＨ１を通して
前記半導体層ＰＳと接続されている。

【００３５】画素電極ＰＸ（Ｒ）と接続される半導体層
ＰＳは薄膜トランジスタＴＦＴのソース領域Ｓに相当す
る部分となっており、これに対して該薄膜トランジスタ
ＴＦＴのドレイン領域Ｄは前記ゲート電極ＧＴと重畳さ
れる部分を間にして反対側の半導体層ＰＳの領域に形成
され、この部分にてコンタクトホールＣＨ２を通して後
述するドレイン信号線ＤＬに接続されるようになってい
る。

【００３６】また、この画素電極ＰＸ（Ｒ）は前記容量
電極ＣＴに重畳するようにして形成されることになり、
前記容量素子Ｃｓｔｇの一の電極を構成するようになっ
ている。これにより、容量素子Ｃｓｔｇは、該画素電極
ＰＸ（Ｒ）と前記容量電極ＣＴの間に形成される第２絶
縁膜ＩＮを誘電体膜とする容量素子を構成するようにな
っている。

【００３７】また、第２絶縁層ＩＮの上面には、図中ｙ
方向に延在しｘ方向に並設されるドレイン信号線ＤＬが
形成されている。このドレイン信号線ＤＬは前述したゲ
ート信号線ＧＬとで画素領域を画するようになってい
る。このドレイン信号線ＤＬは、たとえば前記画素電極
ＰＸ（Ｒ）の形成の際に、該画素電極ＰＸ（Ｒ）と同時
に形成されるようになっている。

【００３８】このドレイン信号線ＤＬは、上述したよう
に、その一部が第２絶縁膜ＩＮおよび第１絶縁膜ＧＩに
形成されたコンタクトホールＣＨ２を通して前記薄膜ト
ランジスタＴＦＴのドレイン領域（ドレイン信号線ＤＬ
と接続される側をドレイン領域とこの明細書では定義す
る）に接続されている。そして、このドイレン信号線Ｄ
Ｌおよび前記画素電極ＰＸ（Ｒ）をも覆って第２絶縁膜
ＩＮの上面には第３絶縁膜ＰＳＶ１および第４絶縁膜Ｐ
ＳＶ２が順次積層されて形成されている。

【００３９】第３絶縁膜ＰＳＶはたとえばＳｉＯ_２ある
いはＳｉＮにより形成され、第４絶縁膜ＰＳＶ２はたと
えば有機材料層により形成されている。ここで、第４絶
縁膜ＰＳＶ２を有機材料層にすることにより、その表面
を平坦化でき、液晶の配向を良好な状態とすることがで
きる。

【００４０】この第３絶縁膜ＰＳＶの上面にはたとえば
ＩＴＯ（Indium-Tin-Oxide）膜からなる透光性の材料の
画素電極ＰＸ（Ｔ）が形成され、この画素電極ＰＸ
（Ｔ）は画素領域の上方の部分にまで延在されて形成さ
れている。光反射領域を除く画素領域の約半分の領域は
この画素電極ＰＸ（Ｔ）によって光透過領域として形成
される。この画素電極ＰＸ（Ｔ）は薄膜トランジスタＴ
ＦＴに隣接する部分において前記第３絶縁膜ＰＳＶに形
成されたコンタクトホールＣＨ３を通して前記画素電極
ＰＸ（Ｒ）と接続されている。

【００４１】これにより、画素電極ＰＸ（Ｔ）は前記画
素電極ＰＸ（Ｒ）を介して薄膜トランジスタＴＦＴのソ
ース領域Ｓと接続されるようになり、該薄膜トランジス
タＴＦＴがオンした際にはドレイン信号線ＤＬからの映
像信号が該薄膜トランジスタＴＦＴを介して画素電極Ｐ
Ｘ（Ｒ）はもちろんのこと画素電極ＰＸ（Ｔ）にも供給
されるようになる。

【００４２】なお、前記画素電極ＰＸ（Ｒ）、ＰＸ
（Ｔ）は、これら画素電極ＰＸ（Ｒ）、ＰＸ（Ｔ）が形
成された透明基板ＳＵＢ１と液晶を介して対向配置され
る他の透明基板ＳＵＢ２の液晶側の面に各画素領域に共
通に形成された透光性の対向電極との間に電界を生じせ
しめ、この電界によって該液晶の光透過率を制御せしめ
るようになっている。

【００４３】《製造方法》次に、上述した液晶表示装置
の製造方法の一実施例を前記薄膜トランジスタＴＦＴを
中心として以下説明する。ガラス基板からなる透明基板
ＳＵＢ１上に、アルカリイオン拡散防止用のプラズマ窒
化シリコン膜からなる下地層ＧＷ１、プラズマＴＥＯＳ
ＳＩＯ_２膜からなる下地層ＧＷ２を、さらにアモルフ
ァスＳｉからなる半導体層をプラズマＣＶＤにて連続積
層する。その後、脱水素処理後エキシマレーザを照射し
Ｓｉ膜を結晶化させた後、ホトドライエッチによりＳｉ
膜をアイランド状に加工する。

【００４４】プラズマＴＥＯＳ ＳｉＯ_２膜を形成する
ことにより絶縁膜ＧＩを形成する。このＴＥＯＳ Ｓｉ
Ｏ_２膜上から、トランジスタのしきい値制御を目的とし
てボロン（Ｂ）を１０^１２／ｃｍ^２インプラでドープす
る。

【００４５】ゲート電極ＧＴとしてＭｏ−１．６ｗｔ％
Ｃｒ膜、またはＭｏ−８ｗｔ％Ｚｒ膜をスパッタリング
法にて成膜する。レジストパターンを形成後、燐酸、酢
酸、硝酸、水からなる混酸でウエットエッチングする。
この際、レジスト端面から片側で０．７５μｍ〜１．２
μｍにサイドエッチング幅を制御する。このまま、レジ
ストをマスクに燐を１×１０^１５／ｃｍ^２インプラドー
プし、ｎ^＋領域を形成する。

【００４６】ゲート電極ＧＩを用いることでｎ^＋領域と
ｎ⁻領域を自己整合で形成したＬＤＤ構造を形成するこ
とができる。この際、下地であるｐ−ＴＥＯＳ ＳｉＯ
_２膜上でｎ⁻領域相当をサイドエッチングするが、加工
法としてウエットエッチングを用いることにより、下地
へのダメージを与えることなく、十分な数さのＬＤＤ領
域を形成できる。

【００４７】イオン打ち込み後、ラピッドサーマルアニ
ール法（ＲＴＡ）にて活性化する。ここで、該方法を用
いるのは、加熱冷却を急速に行なうことによりアニール
時に透明基板ＳＵＢ１が充分に加熱される前に活性化を
終了させるためである。

【００４８】また、この時点でゲート信号線ＧＬ、およ
び容量電極ＣＴを形成した状態で前記方法による加熱を
行なった場合、連続して形成されるゲート信号線ＧＬと
面積が大きな容量電極ＣＴが大量の熱を吸収し、透明基
板ＳＵＢ１自体の温度がガラスの軟化点以上に上昇して
該透明基板ＳＵＢ１を変形させてしまうことになる。す
なわち、該変形量がゲート信号線ＧＬのパターンに起因
し、該パターンに起因した変形バラツキが透明基板ＳＵ
Ｂ１に発生することになる。

【００４９】図４はこの様子を説明した図である。図４
（ａ）はゲート信号線ＧＬが既に形成され、それに加熱
がなされた際の透明基板ＳＵＢ１の反り量を示している
のに対し、図４（ｂ）は最小限面積のゲート電極ＧＴし
か形成されておらず、それらに加熱がなされた場合でも
透明基板ＳＵＢ１に全く反りが生じていないことを示し
ている。

【００５０】この後、透明基板ＳＵＢ１の表面にたとえ
ば純Ｍｏ膜を成膜し、ゲート信号線ＧＬ、静電容量電
極、ゲート端子の形成を目的としてレジストパターンを
形成し、このレジストパターンをマスクとしてドライエ
ッチングする。この場合、ゲート電極ＧＴであるＭｏ−
Ｃｒ、あるいはＭｏ−Ｚｒ合金は該ドライエッチングに
対してエッチング選択比を有する必要がある。

【００５１】図５は、種々のエッチング材料に対するＳ
Ｆ_６ガスを用いたエッチングレートを示している。この
図から明らかとなるように、純Ｍｏのエッチングレート
が４ｎｍ／ｓであるのに対し、Ｍｏ−Ｃｒ、あるいはＭ
ｏ−Ｚｒ合金の場合０．２ｎｍ／ｓであり約１０以上の
選択比を有している。

【００５２】ここで、たとえばゲート電極ＧＴとしてＭ
ｏ−５０ｗｔ％Ｗ合金を用いた場合、純Ｍｏのドライエ
ッチングでは約２程度の選択比しかないため、該ドライ
エッチングでのオーバエッチング時にゲート電極ＧＴの
サイドエッチが進行してしまうことになる。このように
なった場合、ＬＤＤ領域とゲート電極ＧＴとの間にオフ
セットが生じ、該ゲート電極ＧＴからの電界が印加され
ず、キャリアが発生しない高抵抗領域が形成されること
になる。

【００５３】このことから、ゲート信号線ＧＬ等のエッ
チングレートはゲート電極ＧＴのそれに対して３以上の
選択比を有することが必要とされ、望ましくは１０以上
の選択比を有することが適当となる。ここで、１０以上
の選択比を有するためには、クロム（Ｃｒ）の添加量は
１ｗｔ％以上、ジルコニウム（Ｚｒ）の添加量は５ｗｔ
％以上とすればよい。

【００５４】その後、透明基板ＳＵＢ１の表面にたとえ
ばｐ−ＴＥＯＳ膜、あるいはプラズマＣＶＤ法によるＳ
ｉＮ膜を形成し、これを層間絶縁膜ＩＮとする。そし
て、この層間絶縁膜ＩＮにおいてフォトリソグラフィ技
術によるバッファドふっ酸（ＢＨＦ）を用いた選択エッ
チングにより、前記薄膜トランジスタＴＦＴのソース領
域Ｓの一部およびドレイン領域の一部を露出させるコン
タクトホールＣＨ１、そしてゲート端子の一部を露出さ
せる開口部を形成する。この場合、層間絶縁膜ＩＮと前
記コンタクトホールＣＨ等によって露出される純Ｍｏ膜
はバッファドふっ酸（ＢＨＦ）でのウエットエッチング
に対して充分な選択比を有するようになる。

【００５５】透明基板ＳＵＢ１の表面に、Ｔｉ（あるい
はＭｏ）、Ａｌ−Ｓｉ、Ｔｉ（あるいはＭｏ）を順次積
層させた金属層を形成し、フォトリソグラフィ技術によ
るドライエッチングを用いた選択エッチングによりドレ
イン信号線ＤＬ、ドレイン電極ＳＤ１、ソース電極ＳＤ
２を形成する。ドライエッチングに用いるガスとしては
ＢＣｌ_３とＣｌ_２を用いる。

【００５６】３層構造からなる前記金属層のうち下層の
Ｔｉ（あるいはＭｏ）はＳｉとＡｌの相互拡散のバリア
層として機能し、上層のＴｉ（あるいはＭｏ）はＡｌの
ヒロック防止のキャップ層あるいは後述する他の材料層
とのコンタクト層としての機能を有するようになってい
る。

【００５７】前記ソース電極ＳＤ２は画素領域の反射領
域の全域に及んで延在され、この延在部は反射電極を兼
ねる画素電極ＰＸ（Ｒ）として機能するようになってい
る。そして、反射電極として機能する部分の上層のＴｉ
（あるいはＭｏ）は選択エッチングにより除去されてそ
の下層のＡｌ−Ｓｉが露出されている。Ａｌ−Ｓｉは光
反射効率が極めて高いからである。なお、該選択エッチ
ングはたとえばＳＦ６ガス等のフッ素ガスを用いたドラ
イエッチングによってなされる。

【００５８】ここで、前記画素電極ＰＸ（Ｒ）に光散乱
機能を持たせるためには、その電極の下層の層間絶縁膜
ＩＮの表面にたとえばスルーホール等の凹凸を形成すれ
ばよい。これにより、画素電極ＰＸ（Ｒ）の表面には前
記凹凸が顕在化されて乱反射からなる反射光が得られ、
広い反射視野角特性を達成することができるようにな
る。

【００５９】また、ドレイン信号線ＤＬの材料のＡｌは
低抵抗で、該信号線の形成後のアニール処理で耐熱性を
有することが条件となる。このため、上述したようにＡ
ｌ−Ｓｉ合金等の耐ストレスマイグレーション性を有す
る材料が適する。この他に、Ａｌ−Ｃｕ−Ｓｉ等であっ
てもよく、またはＡｌ−Ｎｄ合金、Ａｌ−Ｙ合金等のよ
うに耐ヒロック性をも有する材料であってもよい。

【００６０】ただし、合金元素の添加量が多いほど耐熱
性は向上するが、比抵抗が高くなる傾向がある。配線抵
抗の観点から添加元素を低く抑える必要がある場合、上
下のバリア層とキャップ層のＴｉ膜またはＭｏ膜の膜厚
を１００ｎｍ程度と厚く形成することで、Ａｌの拡散と
その結果マイグレーションおよびヒロックを両層の途中
で止めることができる。

【００６１】保護膜ＰＳＶ１はプラズマＳｉＮ膜によっ
て形成している。また、その上層に塗布によって形成で
きる有機材料層からなる保護膜ＰＳＶ２を積層させてい
る。有機材料層として感光性のある材料を選択すること
ができ、このようにした場合、まず露光現像工程により
スルーホールを形成し、該有機材料層をマスクとして保
護膜ＰＳＶ１をドライエッチングすることにより、前記
ソース電極ＳＤ２にまで至るスルーホールＣＨ３を形成
することができる。

【００６２】透明基板ＳＵＢ１の表面にアモルファスイ
ンジウムスズオキサイド（ａ−ＩＴＯ）膜をたとえばス
パッタリングで形成し、フォトリソグラフィ技術による
選択エッチングにより透光性の材料からなる画素電極Ｐ
Ｘ（Ｔ）を形成する。この画素電極ＰＸ（Ｔ）は前記ス
ルーホールＣＨ３を通してソース電極ＳＤ２に電気的に
接続されるようになる。アモルファスインジウムスズオ
キサイド（ａ−ＩＴＯ）膜は室温で成膜できるため、成
膜時に加熱することなく、有機材料層からのガス放出を
防止でき、該ａ−ＩＴＯ膜の有機材料層に対する密着性
を強固に保つことができる。

【００６３】ここで、画素電極ＰＸ（Ｔ）をドイレン信
号線ＤＬに重ねて形成することで、画素領域の開口率を
最大に設定できるようになる。両者を一部重ねた場合、
ドイレン容量が増加し、これを防止するために、下層の
有機材料層の膜厚を約３μｍ以上に厚く設定することが
好ましい。また、ＳｉＮ膜からなる保護膜ＰＳＶ１の誘
電率が８．０と高いのに対して有機材料層からなる保護
膜ＰＳＶ２はその誘電率が３．０と低いため、ドレイン
信号線ＤＬと画素電極ＰＸ（Ｔ）の容量増加を低く抑え
ることができる。

【００６４】実施例２．この実施例では、前記ゲート信
号線ＧＬや容量信号線ＣＬ、周辺端子として、純Ｍｏの
代わりにＴｉを用いても良い。図５に示すドライエッチ
レートに関して、Ｔｉは純Ｍｏとほぼ同様なドライエッ
チレートを有する。したがって、ゲート電極ＧＴの材料
にＦ系ドライエッチング耐性を有するＭｏ−Ｃｒ膜又は
Ｍｏ−Ｚｒ合金を用いた場合、ゲート信号線ＧＬ等のＴ
ｉのドライエッチの選択比を１０以上に設定することが
できる。一方、純Ｔｉの比抵抗は約５０μΩｃｍと純Ｍ
ｏの約１０μΩｃｍの５倍と高いため、信号線形成のた
めの低抵抗配線形成のためには、信号線もＭｏ系合金層
を用いるのが好ましい。その他、容量電極ＣＴなどの比
較的大きい面積を占める電極をＴｉで形成することも好
ましい

【００６５】実施例３．この実施例では、ゲート電極Ｇ
Ｔ用の材料に純Ｔｉ、ゲート信号線ＧＬ等の材料に純Ｍ
ｏ又はＭｏ合金を適用しても良い。信号線を低抵抗化す
るためには、比抵抗が低く、薄い膜厚で低いシート抵抗
が実現できる純Ｍｏ又は、Ｍｏ−Ｗ合金が好ましい。両
者の比抵抗は純Ｍｏが約１０μΩｃｍ、Ｍｏ−Ｗ合金が
約１５μΩｃｍであり、信号線の形成には適している。

【００６６】ゲート電極ＧＴとして純Ｔｉを用いた場合
のＬＤＤ加工プロセスを以下に説明する。すなわち、純
Ｔｉのゲート電極ＧＴの形成はドライエッチングで行
う。ＢＣｌ _３ガスとＣｌ_２ガスを用い、下地のｐ−ＴＥ
ＯＳ膜との選択比を確保しつつ、ＬＤＤ長に相当する長
さをドライエッチでオーバーエッチングすれば良い。

【００６７】一方、ドライエッチングを２回に分けても
良い。すなわち、まず最初のドライエッチングでジャス
トエッチングし、これをマスクにリンをイオン打ち込み
し、ｎ^＋層を形成する。その後、レジストをＬＤＤの長
さ相当分だけ酸素アッシングにより後退させる。その
後、再度Ｔｉをドライエッチングで除去した後、これを
マスクにリンをイオン打ち込みし、ｎ⁻層を形成する。
次に残ったゲート電極上にレジストをフルアッシングに
よる除去する。

【００６８】ここで、レジストパターンの端面が垂直で
はなく、順テーバ形状に形成されている場合、レジスト
アッシング幅の制御が困難になる場合がある。この場
合、ハーフトーンホトマスクを用い、最初からレジスト
膜厚の厚い部分と薄い部分を形成しても良い。ＬＤＤ領
域形成用にアッシング除去する領域のみレジストを薄く
形成することで、アッシングによるレジスト後退長さ、
すなわちＬＤＤ長を基板面内で均一に制御することがで
きる。その後、ゲート信号線ＧＬ等の形成のため、純Ｍ
ｏ又はＭｏ−２０ｗｔ％Ｗ合金を成膜する。レジストを
形成後、これらを燐酸、酢酸、硝酸からなる混酸でウエ
ットエッチングする。

【００６９】図６に純Ｔｉ、純Ｍｏ、Ｍｏ−２０ｗｔ％
Ｗ合金の上記エッチング液でのエッチレートを示す。純
Ｔｉは上記燐酸系エッチング液でほとんどエッチングで
きず、純Ｍｏ、Ｍｏ−２０ｗｔ％Ｗともに１０以上のエ
ッチング選択比を確保することができる。したがって、
ゲート信号線ＧＬのウエットエッチング時に、ゲート電
極ＧＴのサイドエッチングによるゲートオフセットを生
じることを防止できる。

【００７０】実施例４．この実施例では、ゲート電極Ｇ
Ｔとして、メタルの代わりにインジウムスズオキサイド
（ＩＴＯ）を用いても良い。非晶質ＩＴＯ（ａ−ＩＴ
Ｏ）膜は蓚酸、燐酸等の弱酸で下地のｐ−ＴＥＯＳ膜と
の高いエッチング選択比を有して、ＬＤＤ長に相当する
サイドエッチングを実施する。このレジストをマスクに
リンをイオン打ち込みし、ｎ^＋領域を形成する。その
後、レジストを剥離してＩＴＯのゲート電極ＧＴをマス
クにリンをイオン打ち込みしてｎ⁻領域を形成する。

【００７１】その後、ＲＴＡ法で活性化アニールを実施
するが、可視波長領域ではＩＴＯは透明であるため、Ｒ
ＴＡによる光吸収加熱は少なく、したがって、ＲＴＡに
よってガラスが変形することがない。その後、ゲート信
号線ＧＬ、周辺端子、容量電極ＣＴの形成を目的とし
て、純Ｍｏ又はＭｏ−Ｗ合金を形成する。

【００７２】図６に示すように、ａ−ＩＴＯ膜とＭｏ、
及びＭｏ−Ｗ合金のウエットエッチング時のエッチレー
トはほぼ同様であり、選択比がない。しかし、ａ−ＩＴ
Ｏ膜はＲＴＡ加熱で多結晶ＩＴＯ（ｐｏｌｙ−ＩＴＯ）
に結晶化する。このｐｏｌｙ−ＩＴＯは蓚酸及び燐酸な
どの弱酸ではエッチングできなくなり、したがって、Ｍ
ｏ膜からなるゲート信号線ＧＬのウエットエッチングの
際、ゲート電極ＧＴとの選択性を実現できる。

【００７３】ＩＴＯ膜のウエットエッチングレートは、
一部結晶化が進むだけでエッチングレートが大幅に減少
するので、ＲＴＡの急速加熱冷却の熱履歴を経ただけで
Ｍｏ膜からなるゲート信号線ＧＬとの選択比は１０以上
となる。より完全に結晶化させるためには、２４０℃で
２０ｍｉｎの熱アニールをＲＴＡの予備加熱を兼ねてＲ
ＴＡ前に実施しても良い。Ｍｏ膜の代わりに純Ｔｉ膜を
第２ゲート層に用いても良い。Ｔｉを用いた場合、加工
はドライエッチングを用いている。

【００７４】図６に示すようにＩＴＯ膜とＴｉ膜との選
択比は１０以上と高いため、第１ゲート膜の膜減りはな
い。ＩＴＯ膜をゲート電極ＧＴとして用いた場合、透光
性の画素電極ＰＸ（Ｔ）をこのＩＴＯ膜を用いて形成し
ても良い。光透過性が良くＲＴＡ時の蓄熱の影響がない
ため、ゲート電極ＧＴだけでなく、比較的大きい面積が
必要な透過用の画素電極ＰＸ（Ｔ）を合わせて形成す
る。

【００７５】コンタクトホールをソース領域Ｓ、ドレイ
ン領域Ｄだけでなく、画素電極ＰＸ（Ｔ）上にも形成し
ておく。ソース電極からコンタクトホールを介して該画
素電極ＰＸ（Ｔ）に通電する。さらに、スルーホールＣ
Ｈ３を介してアルミニウム／モリブデン積層からなる画
素電極ＰＸ（Ｒ）にも電圧印加する。なお、図８に示す
ように、画素電極ＰＸ（Ｒ）下には保護膜ＰＳＶ２に凹
凸加工した拡散層を形成しておくことによって、視認性
を大幅に向上することができる。

【００７６】実施例５．この実施例では、ゲート電極Ｇ
Ｔに純Ｃｒ膜、ゲート信号線ＧＬとして純Ｍｏ膜を用い
ても良い。純Ｃｒはウエットエッチングにより、下地へ
のダメージ無しに１Ωｍのサイドエッチングを実施でき
る。イオン打ちこみによるｎ⁻層形成後、ＲＴＡを実施
する。その後ゲートバスラインようにＭｏ膜を形成し、
燐酸系エッチングを用いてウエットエッチングで加工す
る。燐酸系エッチング液ではＣｒはエッチングされない
ため、エッチング選択比を確保できる。しかし、Ｃｒ膜
はＲＴＡ実施中に表面に酸化クロム膜が形成されやす
く、除去することができない。

【００７７】図７はゲート電極ＧＴとＲＴＡ後の形成し
たゲート信号線ＧＬとのコンタクト抵抗を測定したグラ
フである。Ｃｒ／Ｍｏ積層部のコンタクト抵抗は、Ｃｒ
膜表面の酸化膜に起因して高くなる。Ｍｏ合金／純Ｍ
ｏ、Ｍｏ／ＴｉはＭｏ酸化物の抵抗値が低く、形成され
ても容易に除去できるため、両者のコンタクト抵抗は測
定限界以下になる。ＩＴＯは元々酸化物であるためＲＴ
Ａ時の表面酸化の影響は無く、表面に形成されるＭｏ酸
化物のコンタクト抵抗も小さい。

【００７８】実施例６．図２に示した走査信号駆動回路
Ｖあるいは映像信号駆動回路Ｈｅは、多数のＣＭＯＳト
ランジスタで形成されている。該ＣＭＯＳトランジスタ
を作成する場合、ｎＭＯＳ型と合わせてｐＭＯＳ型ＴＦ
Ｔを形成する。まず、ｐＭＯＳ形成領域のみ選択的に第
１ゲート電極をウエットエッチングで加工する。この
際、なるべくサイドエッチ幅が小さくなるようオーバー
エッチング時間を短く設定する。その後、酸素アッシン
グによりレジストをアッシングし後退させ、レジストの
オーバーハングのない状態にする。

【００７９】または、塩素系ドライエッチにより、ドラ
イエッチングしても良い。この場合、レジストも同時に
エッチングされ、レジストとＭｏ合金膜との同一端面が
形成されるため、レジストがオーバーハングになること
はない。その後、ポロン(Ｂ)をイオン打ち込みしてｐ^＋
領域を形成した後、レジストを剥離する。ｐＭＯＳでは
トランジスタ寿命は十分長いため、ＬＤＤを形成する必
要がない。

【００８０】次にｎＭＯＳ領域において、選択的に第１
ゲート電極をウエットエッチングで加工する。ｎＭＯＳ
ではＬＤＤを形成するため、前述のようにウエットエッ
チングにより、ＬＤＤ幅に相当する領域をサイドエッチ
ングする。以下は既述の実施例と同様にｎ^＋領域、ｎ⁻
領域にリン（Ｐ）イオンを打ち込む。ｐＭＯＳ、ｎＭＯ
Ｓとも形成した後、まとめてＲＴＡにて活性化アニール
を実施する。

【００８１】その後、第２ゲート膜として純Ｍｏ又はＴ
ｉ膜を成膜し、ゲートバスライン、負荷容量電極、周辺
端子電極をＳＦ６ガスをドライエッチングにて加工す
る。以下、既述の実施例と同様に、層間絶縁層、ソー
ス、ドレイン配線、反射電極、パッシベーション層、透
明電極を形成し、ポリシリコンＴＦＴ基板とする。

【００８２】

【発明の効果】以上説明したことから明らかなように、
本発明による薄膜トランジスタおよびその製造方法によ
れば、基板に反りのないものを得ることができ、歩留ま
りの向上を図ることができる。

【図面の簡単な説明】

【図１】 本発明による液晶表示装置の画素の一実施例
を示す平面図である。

【図２】 本発明による液晶表示装置の一実施例を示す
全体構成図である。

【図３】 図１のIII−III線における断面図である。

【図４】 本発明による効果を説明するための図であ
る。

【図５】 本発明による効果を説明するためのグラフで
ある。

【図６】 本発明による効果を説明するためのグラフで
ある。

【図７】 本発明による効果を説明するためのグラフで
ある。

【図８】 本発明による液晶表示装置の画素の一実施例
を示す断面図である。

【符号の説明】

ＳＵＢ１…透明基板、ＰＳ…他結晶Ｓｉ、ＧＬ…ゲート
信号線、ＧＴ…ゲート電極、ＤＬ…ドレイン信号線、Ｃ
Ｌ…容量信号線、ＣＴ…容量電極、ＴＦＴ…薄膜トラン
ジスタ、Ｃｓｔｇ…容量素子、ＰＸ（Ｒ）…画素電極
（反射電極）、ＰＸ（Ｔ）…画素電極（透光性の）、Ｇ
Ｉ…第１絶縁膜、ＩＮ…第２絶縁膜、ＰＳＶ１…第３絶
縁膜、ＰＳＶ２…第４絶縁膜。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 斎藤 裕 千葉県茂原市早野3300番地 株式会社日立 製作所ディスプレイグループ内 Ｆターム(参考） 2H092 JA25 JA40 KA04 KB04 KB12 KB22 KB24 MA05 MA08 MA17 MA27 MA28 NA19 NA29 4M104 AA01 AA08 AA09 BB02 BB13 BB14 BB16 BB17 BB36 CC01 CC05 DD09 DD16 DD17 DD37 DD62 DD64 DD65 DD80 DD91 EE03 EE16 EE17 FF17 FF22 GG09 GG19 HH02 HH03 HH20 5F110 AA23 AA26 AA30 BB01 BB02 BB04 CC02 DD02 DD13 DD14 EE03 EE04 EE06 EE07 EE38 EE44 FF02 FF03 FF30 GG02 GG13 GG32 HJ01 HJ13 HJ23 HL03 HL04 HL05 HL06 HL12 HM15 HM20 NN03 NN23 NN24 NN27 NN35 NN72 NN73 PP03 QQ04 QQ05 QQ09 QQ11

Claims (8)

【特許請求の範囲】
1. 【請求項１】 基板上に形成された多結晶シリコンを半
   導体層とするＭＩＳ型の薄膜トランジスタであって、 そのゲート電極はそれに接続される配線層と別体に形成
   されていることを特徴とする薄膜トランジスタ。
2. 【請求項２】 基板上に形成された多結晶シリコンをラ
   ンプアニールによって不純物イオンの活性化を行った薄
   膜トランジスタであって、 そのゲート電極は前記ランプアニールの後に形成される
   配線層と接続されていることを特徴とする薄膜トランジ
   スタ。
3. 【請求項３】 基板上に多結晶シリコンを形成する工程
   と、この多結晶シリコンの上方の面にゲート電極を形成
   する工程と、このゲート電極をマスクとして該多結晶シ
   リコンに不純物をドープし、これをランプアニールによ
   って活性化する工程と、前記ゲート電極に接続される配
   線層を形成する工程とを備えることを特徴とする薄膜ト
   ランジスタの製造方法。
4. 【請求項４】 基板上に多結晶シリコンを形成する工程
   と、この多結晶シリコンの上方の面にゲート電極を形成
   する工程と、このゲート電極のパターン形成の際のフォ
   トレジストをマスクとして該多結晶シリコンに不純物を
   ドープし、これをランプアニールによって活性化する工
   程と、前記ゲート電極に接続される配線層を形成する工
   程とを備えることを特徴とする薄膜トランジスタの製造
   方法。
5. 【請求項５】 前記ゲート電極のパターンは前記フォト
   レジストのパターンに対してオーバーエッチングされて
   いることを特徴とする請求項４に記載の薄膜トランジス
   タの製造方法。
6. 【請求項６】 前記フォトレジストを除去した後、ゲー
   ト電極をマスクとして前記不純物をドープして該ゲート
   電極の近傍の多結晶シリコン中に低ドーズ量領域を形成
   することを特徴とする請求項５に記載の薄膜トランジス
   タの製造方法。
7. 【請求項７】 液晶を介して対向配置される各基板のう
   ち一方の基板の液晶側の面に、並設された複数のゲート
   信号線とこれら各ゲート信号線に交差されて並設された
   複数のドレイン信号線とで囲まれた領域を画素領域と
   し、 該画素領域に、ゲート信号線からの走査信号によって作
   動される多結晶シリコンを半導体層とする薄膜トランジ
   スタと、この薄膜トランジスタを介してドレイン信号線
   からの映像信号が供給される画素電極とを備え、 前記薄膜トランジスタのゲート電極とこのゲート電極と
   接続されるゲート信号線は別体で形成されていることを
   特徴とする液晶表示装置。
8. 【請求項８】 液晶を介して対向配置される各基板のう
   ち一方の基板の液晶側の面に、並設された複数のゲート
   信号線とこれら各ゲート信号線に交差されて並設された
   複数のドレイン信号線とで囲まれた領域を画素領域と
   し、 該画素領域に、ゲート信号線からの走査信号によって作
   動される薄膜トランジスタと、この薄膜トランジスタを
   介してドレイン信号線からの映像信号が供給される画素
   電極とを備え、 前記薄膜トランジスタは、多結晶シリコンをランプアニ
   ールによって不純物イオンの活性化を行った半導体層を
   有し、 そのゲート電極は前記ランプアニールの後に形成される
   前記ゲート信号線と接続されていることを特徴とする薄
   膜トランジスタ。